KR900018811A - 멀티프로세서 시스템 - Google Patents

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KR900018811A
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Abstract

내용 없음

Description

멀티프로세서 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 멀티프로세서(multiprocessor)시스템의 개략적 블럭도, 제2A, 2B, 및 2C도는 제1도의 각각의 프로세서, A,B 및 C의 블럭도.

Claims (7)

  1. 다수의 프로세서가 상기 프로세서 사이의 데이타 소스 및 목적 프로세서 식별 번호를 교환하기 위한 시스템 버스에 연결되어 있고, 여기서 상기 프로세서 각각은, 상기 시스템 버스로 송신되는 데이타상의 에러 및 상기 시스템 버스로부터 수신되는 데이타 상의 에러를 검출하기 위한 수단과, 상기 송신된 데이타 상의 에러 검출에 응답하여 송신 에러 비트를 기억시키며, 상기 수신된 데이타 상의 에러 검출에 응답하여 수신 에러 비트를 기억시키기 위한 송신 및 수신 에러 비트 레지스타 수단과, 상기 데이타 상의 에러 검출에 응답하여 상기 시스템 버스로부터 수신된 소스 및 목적 프로세서의 식별번호를 기억시키기 위한 소오스 및 수신처 프로세서 번호 레지스터수단을 구비하는 멀티 프로세서 시스템에 있어서, 상기 멀티프로세서 시스템은, 상기 프로세서 각각의 송신 및 수신 에러비트 레지스타 수단과 상기 프로세서 각각의 소스 및 목적 프로세서 번호 레지스터 수단에 연결되어 상기 프로세서 각각의 송신 및 수신 에러비트 레지스타 수단의 내용과 상기 프로세서 각각의 소스 및 목적 프로세서 번호 레지스터 수단의 내용을 분석하며 상기 분석 결과에 따라 상기 시스템에서의 고장위치 지정을 하는 고장위치 지정 수단을 구비하는 것을 특징으로 하는 멀티프로세서 시스템.
  2. 제1항에 있어서, 상기 고장 위치지정 수단은 다수 결정을 근거로하여 적어도 세 개의 상기 프로세서의 송신 및 수신 에러 비트 레지스터 수단의 내용을 분석하는 것을 특징으로 하는 멀티프로세서 시스템.
  3. 제1항에 또는 제2항에 있어서, 상기 고장 위치지정 수단은 상기 소오스 레지스타의 송신 에러 비트 레지스터 수단과 상기 수신처 프로세서 및 제3프로세서의 수신 에러 비트 레지스터 수단에서 상기 에러 비트의 존재를 검출함으로서 상기 소스 프로세서에 고장 조건이 있는 것으로 판별하는 것을 특징으로 하는 멀티프로세서 시스템.
  4. 제1항.2항 또는 3항에 있어서, 상기 고장 위치 지정수단은 상기 제3프로세서에 배치되는 것을 특징으로 하는 멀티프로세서 시스템.
  5. 선행항중 어느 한 항에 있어서, 상기 고장 위치 지정수단은 상기 수신처 프로세서의 수신 에러 비트 레지스터수단에서 상기 에러 비트의 존재를 검출하고 상기 제3프로세서의 수신 에러 비트 레지스터 수단에서 상기 에러비트의 비존재를 검출함으로서 상기 제3프로세서의 착오 조건이 있는 것으로 판별하는 것을 특징으로 하는 멀티프로세서 시스템.
  6. 선행항중 어느 한 항에 있어서, 상기 고장 위치 지정수단은 상기 제3프로세서의 수신 에러 비트 레지스터 수단에서 상기 에러 비트의 존재를 검출하고 상기 수신처 프로세서의 수신 에러 비트 레지스터수단에서 상기 에러 비트의 비존재를 검출함으로서 상기 제3프로세서에 고장 조건이 있는 것으로 판별하는 것을 특징으로 하는 멀티프로세서 시스템.
  7. 선행항중 어느 한 항에 있어서, 상기 고장 위치 지정수단은 상기 소스 프로세서의 송신 에러 비트 레지스터수단에서 상기 에러 비트의 비존재를 검출하고 상기 수신처 프로세서 및제3프로세서의 수신 에러 비트 레지스터 수단에서 상기 에러 비트의 존재를 검출함으로서 상기 소스 프로세서에 고장 조건이 있는 것으로 판별하는 것을 특징으로 하는 멀티프로세서 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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