SE430733B - Sett och anordning for att under pagaende drift spara fel i ett berekningsforlopp - Google Patents
Sett och anordning for att under pagaende drift spara fel i ett berekningsforloppInfo
- Publication number
- SE430733B SE430733B SE8002239A SE8002239A SE430733B SE 430733 B SE430733 B SE 430733B SE 8002239 A SE8002239 A SE 8002239A SE 8002239 A SE8002239 A SE 8002239A SE 430733 B SE430733 B SE 430733B
- Authority
- SE
- Sweden
- Prior art keywords
- word
- information
- register
- mark
- words
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3089—Monitoring arrangements determined by the means or processing involved in sensing the monitored data, e.g. interfaces, connectors, sensors, probes, agents
- G06F11/3093—Configuration details thereof, e.g. installation, enabling, spatial arrangement of the probes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3041—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is an input/output interface
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Debugging And Monitoring (AREA)
- Detection And Correction Of Errors (AREA)
Description
8002239-5 10 15 20 25 FIGURBESKRIVNING Uppfinningen beskrivas närmare härnedan med hjälp av en utföringsform under hänvisning till bifogad ritning som visar en anordning för utfö- rande av sättet enligt uppfinningen.
FÖREDRAGEN UTFÖRINGSFORM Figuren visar en databearbetningsanläggning bestående av ett antal processorer 1a, 1b, 1c vilka står i förbindelse med varandra över ett gemensamt bussystem 2 genom var sin ingång 3 resp utgång 4. Varje pro- cessor i anläggningen är försedd med en markeringsanordning É som är identisk för samtliga processorer men endast vid processorn 1a visas i detalj. För att förenkla beskrivningen göres följande begränsningar: - en processor bearbetar endast en uppgift samtidigt - en processor och tillhörande markeringsanordning 5 avlyssnar så- ledes ingången 3 endast då processorn år ledig.
Markeringsanordningen 5 omfattar ett utgängsregister 7 som är inkopplat i den ütgäende ledningen och ett ingângsregister 6 som är inkopplat i den inkommande ledningen. Båda registren är så beskaffade att de utom bitpositionerna för meddelandeordet som skall vidarebefordras innefat- tar minst en ytterligare bitposition för ett eller flera binära tecken som skall tillfogas meddelandeordet som det kommer att förklaras.
Han önskar enligt exemplet tillfoga ett binärt kännetecken eller marke- ringsbit till varje ord som tillhör ett förlopp man önskar spåra. I 'fall endast ett förlopp skall spåras på samma gäng är det tillräckligt att tillfoga en binär märkbit t ex 1. Är det däremot nödvändigt att spåra flera förlopp samtidigt kan antalet märkbitar vara större för att på detta sätt möjliggöra märkning av ett flertal förlopp samtidigt.
Enligt exemplet kan man identifiera fyra olika varianter av förlopp.
Detta sker pâ sådant sätt, att man i det till utgângsregistret 7 10 15 20 25 8002239-s utmatade ordet avkänner enligt exemplet 2 bitar. Detta möjliggör igen- känningen av 4 olika förlopp. Identifieringen kan givetvis utbyggas så att en större del eller hela meddelandet mellan processorerna ut- nyttjas för identifiering av större antal förlopp. De för avkänningen nödvändiga bitarna t ex de tvâ första bitarna ledes parallellt med utgângsregistret till en identifierare 8 som vid överensstämmelse med ett av de 4 genom kontakter a-d valbara förloppen avger en binär etta på sin utgång, medan vid brist pâ överensstämmelse avger en binär nol- la pâ sin utgång. Vid överensstämmelse överförs ett logiskt 1-värde till ett markeringsregister 10 eller en för detta värde avsedd bitpo- sition i utgângsregistret 7 via ELLER-grinden 9.
Pâ överföringsbussen 2 är anordnad en utläsningsanordning 12 som tar emot samtliga meddelandeord som överförs mellan samtliga till bussen anslutna enheter och tillsammans med sina markeringsbitar inskriver dessa i ett register 13. Skulle meddelandeordet vara försett med en markeringsbit eller bitar öppnas en OCH-grind 15 och ordet inskrivs i ett minne 14, så att samtliga med markeringsbit försedda ord kan ut- läsas vid slutet av förloppet och kontrolleras huruvida de är korrekta eller inte.
Vid mottagning av med markeringsbit försedda ord vid en processor och utmatning av det genom det erhållna ordets bearbetning erhållna ordet måste detta förses med samma markeringsbit. Detta sker därigenom, att det inkommande ordet inskrivs i det inkommande registret 6 där en särskild bitposition är förbehâllen för en som markeringsbit fungeran- de logisk 1. Från denna position överförs en signal till utgângsre- gistret 7 via ELLER-grinden 9, så att detta aktiveras och på samma sätt som vid den ursprungliga märkningen tillfogar en logisk 1 till det i utgângsregistret 7 införda ordet som nu ärett helt annat ord än det vid ingången erhållna ordet. Under det fortsatta förloppet registreras det nya ordet i utläsningsanordningen 12 vid passering över bussen. När hela förloppet är slutfört utläses de efter varandra inskrivna orden och det blir lätt att verifiera det provade förloppet och bestämma vil- ka ord som är felaktiga. Dâ processorn blir ledig för nya uppgifter nollställs första hela inregistret 6, varefter processorn åter börjar lyssna efter insignaler pâ bussen.
Claims (2)
1. i soozzss-5 P A T E N T K R A V 1 Sätt att under pâgâende drift spâra ett fel i ett beräkningsförlopp i vilket varje beräkning ger ett delresultat och delresultaten tillsam- mans ger ett avsett slutresultat och i vilket ingår en serie överföringar av binära informationsord mellan ett antal elektriska funktionsenheter, vilka av det erhållna informationsordet bildar ett nytt informationsord för överföring till nästföljande krets exempelvis informationsöverföring mellan ett antal processorer, k ä n n e t e c k n a d därav att det första informationsordet i förloppet förses med ett markeringsord, i varje funk- tionsenhet avläses markeringsordet och fogas till det pä grund av det in- matade informationsordet erhållna nya informationsordet, varje informationsord avkänns vid överföringen och informationsordet som innehåller ett markeringsord kopieras i ett minne och ur minnet utläses samtliga informationsord som är försedda med ett bestämt markeringsord för att fastställa om det med markeringsordet försedda för- loppet var korrekt.
2. Anordning för att enligt sättet enligt patentkravet 1 under pâgâende drift spåra fel i ett beräkningsförlopp i vilket varje beräkning ger ett delresultat och delresultaten tillsammans ger ett avsett slutresultat och i vilket ingår en serie överföringar av binära informationsord mellan ett antal elektriska funktionsenheter, vilka av det erhållna informationsordet bildar ett nytt informationsord för överföring till nästföljande krets) k ä n n e t e c k n a d därav att den för varje funktionsenhet (1a, 1b, 10) mellan vilka överföring av informationsord sker är försedd med en markeringsanordning (5) som omfattar ett utmatningsregister (7) och en identifierare (8) som avkänner bestämda sifferpositioner i registret för att fastställa att ordet tillhör ett förlopp som skall undersökas och aktiverar ett markeringsregister (10) för att förse ett i registret (7) inskrivet ord med minst en markeringsbit (M) och att markeringsanord- ningen dessutom omfattar ett inmatningsregister (6) i vilket närvaron av en markering i ett inskrivet ord aktiverar markeringsregistret (10), sä att ett genom initiering av det inmatade ordet i utmatningsregistret upp- trädande ord kompletteras med nämnda minst en markeringsbit, varvid till förbindelseledningen mellan enheterna är ansluten en utläsningsanordning (12) med identifieringsorgan (13, 15) för identifiering av markeringsför- 8092239-5 5 sedda ord och minnesorgan (14) för att registrera dessa för senare ut-' Läsning.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE8002239A SE430733B (sv) | 1980-03-24 | 1980-03-24 | Sett och anordning for att under pagaende drift spara fel i ett berekningsforlopp |
EP81850048A EP0039665B1 (en) | 1980-03-24 | 1981-03-19 | A method and apparatus for tracing a sequence comprising a series of transfers of binary message words |
DE8181850048T DE3160762D1 (en) | 1980-03-24 | 1981-03-19 | A method and apparatus for tracing a sequence comprising a series of transfers of binary message words |
CA000373654A CA1154166A (en) | 1980-03-24 | 1981-03-23 | Method and apparatus for tracing a sequence comprising a series of transfers of binary message words words |
JP4180681A JPS56137452A (en) | 1980-03-24 | 1981-03-24 | Method and device for tracing error in data communication |
US06/545,819 US4481582A (en) | 1980-03-24 | 1983-10-27 | Method and apparatus for enabling the tracing of errors occuring in a series of transfers of binary message words |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE8002239A SE430733B (sv) | 1980-03-24 | 1980-03-24 | Sett och anordning for att under pagaende drift spara fel i ett berekningsforlopp |
Publications (2)
Publication Number | Publication Date |
---|---|
SE8002239L SE8002239L (sv) | 1981-09-25 |
SE430733B true SE430733B (sv) | 1983-12-05 |
Family
ID=20340583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE8002239A SE430733B (sv) | 1980-03-24 | 1980-03-24 | Sett och anordning for att under pagaende drift spara fel i ett berekningsforlopp |
Country Status (6)
Country | Link |
---|---|
US (1) | US4481582A (sv) |
EP (1) | EP0039665B1 (sv) |
JP (1) | JPS56137452A (sv) |
CA (1) | CA1154166A (sv) |
DE (1) | DE3160762D1 (sv) |
SE (1) | SE430733B (sv) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1983001851A1 (en) * | 1981-11-23 | 1983-05-26 | Burroughs Corp | Peripheral unit adapted to monitor input/output interface |
US4698785A (en) * | 1983-12-02 | 1987-10-06 | Desmond John P | Method and apparatus for detecting control system data processing errors |
JPH0477838A (ja) * | 1990-07-13 | 1992-03-11 | Fujitsu Ltd | 異常メッセージ検出処理装置 |
JP2833387B2 (ja) * | 1992-11-30 | 1998-12-09 | 日本電気株式会社 | 交換機バスモニタ回路 |
SE500940C2 (sv) * | 1993-02-10 | 1994-10-03 | Ellemtel Utvecklings Ab | Sätt och system för att i ett distribuerat operativsystem demontera en kedja av sammanlänkade processer |
US8117602B2 (en) * | 2008-04-01 | 2012-02-14 | Kaspersky Lab, Zao | Method and system for monitoring execution performance of software program product |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3659272A (en) * | 1970-05-13 | 1972-04-25 | Burroughs Corp | Digital computer with a program-trace facility |
US3810119A (en) * | 1971-05-04 | 1974-05-07 | Us Navy | Processor synchronization scheme |
FR2258668A1 (en) * | 1974-01-18 | 1975-08-18 | Labo Cent Telecommunicat | Data processor tracing unit - permits real time monitoring of system operation especially in telephone exchange systems |
US3995258A (en) * | 1975-06-30 | 1976-11-30 | Honeywell Information Systems, Inc. | Data processing system having a data integrity technique |
US4058851A (en) * | 1976-10-18 | 1977-11-15 | Sperry Rand Corporation | Conditional bypass of error correction for dual memory access time selection |
US4166211A (en) * | 1978-04-03 | 1979-08-28 | Burroughs Corporation | Error control system for named data |
US4282572A (en) * | 1979-01-15 | 1981-08-04 | Ncr Corporation | Multiprocessor memory access system |
FR2455838B1 (fr) * | 1979-05-04 | 1986-02-28 | Cit Alcatel | Systeme d'echange de messages codes entre stations |
-
1980
- 1980-03-24 SE SE8002239A patent/SE430733B/sv not_active IP Right Cessation
-
1981
- 1981-03-19 EP EP81850048A patent/EP0039665B1/en not_active Expired
- 1981-03-19 DE DE8181850048T patent/DE3160762D1/de not_active Expired
- 1981-03-23 CA CA000373654A patent/CA1154166A/en not_active Expired
- 1981-03-24 JP JP4180681A patent/JPS56137452A/ja active Granted
-
1983
- 1983-10-27 US US06/545,819 patent/US4481582A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CA1154166A (en) | 1983-09-20 |
EP0039665A1 (en) | 1981-11-11 |
DE3160762D1 (en) | 1983-09-22 |
SE8002239L (sv) | 1981-09-25 |
US4481582A (en) | 1984-11-06 |
JPS56137452A (en) | 1981-10-27 |
EP0039665B1 (en) | 1983-08-17 |
JPH0126094B2 (sv) | 1989-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4833619A (en) | Automatic logic design system | |
US2857100A (en) | Error detection system | |
US4462102A (en) | Method and apparatus for checking the parity of disassociated bit groups | |
DK78083A (da) | Udskifteligt interface-kredsloeb til et databehandlingsanlaeg | |
KR900018811A (ko) | 멀티프로세서 시스템 | |
WO1980000626A1 (en) | Data processing system having error detection and correction circuits | |
Khakbaz | A testable PLA design with low overhead and high fault coverage | |
US3183483A (en) | Error detection apparatus | |
SE430733B (sv) | Sett och anordning for att under pagaende drift spara fel i ett berekningsforlopp | |
US4385371A (en) | Approximate content addressable file system | |
US3555255A (en) | Error detection arrangement for data processing register | |
EP0390893A1 (en) | A bus data transmission verification system | |
US5835750A (en) | User transparent system using any one of a family of processors in a single socket | |
JPS62293341A (ja) | オペランドの精度を同定するための装置および方法 | |
US3845282A (en) | Apparatus and method for unambiguous counter reading | |
US3805243A (en) | Apparatus and method for determining partial memory chip categories | |
US3197738A (en) | Data processing system | |
US7882387B2 (en) | Reconfigurable device and control method thereof | |
JPS575153A (en) | Information processor | |
SU744577A1 (ru) | Устройство дл тестовой проверки пам ти | |
JPS61255451A (ja) | デ−タ処理装置 | |
GB1480208A (en) | Digital computers | |
Chaudhuri | An 0 (log n) parallel algorithm for strong connectivity augmentation problem | |
US3142817A (en) | Information comparison circuits | |
US3235714A (en) | Information handling apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NAL | Patent in force |
Ref document number: 8002239-5 Format of ref document f/p: F |
|
NUG | Patent has lapsed |
Ref document number: 8002239-5 Format of ref document f/p: F |