KR900008147B1 - 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명의 1실시예를 나타낸 단면도.
제2도는 제2도에 따른 실시예의 효과를 설명하기 위한 특성도.
제3도는 본 발명의 구체적인 예를 나타낸 단면도.
제4도는 종래 장치를 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 실명
1 : 반도체기관 2 : 절연막
3 : 게이트전극 4 : 피일드산화막
5 : 비도우프(nondope) CVD SiO2막 6 : BPSG막
7 : 실리콘층 8 : 소오스
9 : 드레인 11 : Al배선(Al막)
본 발명은 반도체장치에 관한 것으로, 특히 배선접촉부분을 개량한 반도체장치에 관한 것이다.
최근 집적회로소자의 미세화와 고집적화에 따라서 접촉부형성을 위한 자기정합접촉(SAC ; Self Aline Contact)기술과 접촉구멍에 대한 도전성물질의 파묻는 기술이 중요하게 되었는 바, 선택기상성장법에 의해 고불순물농도의 실리콘층을 접촉구멍에 파묻는 기술은 자기정합접촉(SAC)기술과 도전성물질의 파묻는 기술을 동시에 만족하기 때문에 주목되고 있다.
제4도는 상기한 바와 같은 종류의 접촉부에 관한 종래예에서, 여기서는 MOS 트랜지스터의 경우를 나타내고 있는데, 도면중 참조부호 1은 반도체기판이고, 2는 절연막, 3은 게이트전극, 4는 피일드산화막, 5는 비도우프(nondope) CVD SiO2막, 6은 BPSG (Boro-Phospho-Silicate Glass ; 붕소-인규산유리)막, 7은 실리콘층, 8,9는 각각 소오스, 드레인층이다. 이러한 구성의 특징은 BPSG(Boro-Phospho-Silicate Glass)막(6)과 실리콘층(7)이 접촉되어 있지 않은 것으로, 원래 이 기술은 새로운 기술이기 때문에 원리적으로 불분명하지만 적당하다고 생각되는 실리콘층(7)의 막두께라도 실리콘층(7)상의 알루미늄(Al)배선과 실리콘사이의 저항값이 변동되어서 사용에 견딜 수 없었다. 또한 높은 도우프(dope)의 선택기상성장법은 곤란하며, 특히 N형 Si층을 접촉구멍에 파묻는 경우 접촉구멍에 파묻힌 Si층과 Al배선 사이의 접촉특성이 비오믹(nonohmic)으로 되는 문제가 있었다.
한편, 접촉구멍내에 고불순물농도의 실리콘을 파묻을 경우 배선인 Al막과의 접촉특성을 오믹(ohmic)접합으로 하기 위해 실리콘층 불순물농도를 1×1O20Cm-3이상으로 할 필요가 있다. 그러나 선택기상 성장법에서 실리콘을 접촉구멍에 파묻을 경우 실리콘중 불순물농도를 높이기 위해 반응가스중의 PH3나 AsH3, B2H6등 도우핑가스농도를 높이면, 도우핑 가스농도의 변화가 직접 성장조건에 영향을 주고 만다. 따라서 선택기상성장법에 의한 실리콘중 불순물농도의 증대는 곤란하기 때문에 N형 실리콘층을 접촉구멍에 파묻을경우 선택성장된 실리콘층과 Al배선 사이의 접촉특성을 오믹(ohmic)접합으로 하는 것, 보다 구체적으로 기술하면 OV 바이어스시의 접촉저항을 감소시키는 것이 곤란하여, 0V 바이어스시의 접촉저항을 낮추는 기술의 개발이 요망되고 있다.
더우기 선택성장된 실리콘층과 Al 배선 사이의 접촉저항의 변동이 크고, 이 변동을 적게하는 기술의 개발도 요망되고 있다. 또 P형 실리콘층을 접속구멍에 파묻을 경우는 실리콘층과 Al배선 사이의 접촉특성은 쉽게 오믹특성을 나타내지만, 접촉저항을 낮추면 보다 더 높은 고속동작이 가능하게 되기 때문에 접촉저항을 낮추는 기술의 개발이 요망되고 있다.
본 발명은 상기한 실정을 감안하여 발명된 것으로, 접촉구멍에 선택성장시킨 실리콘층내의 불순물 농도가 일정하면서도 실리콘층과 금슥배선(알루미늄)사이의 접촉저항을 낮출 수가 있을 뿐만 아니라 저항의 변동을 적게 할 수 있는 구조를 갖춘 반도체장치를 제공함에 그 목적이 있다.
본 발명은 반도체기판상의 배선접촉부에 있어서, 상기 반도체기판상의 제l도전형 확산층상의 일부에 개구부를 갖춘 절연층이 그 절연층중의 불순물을 반도체중에 존재시킨 경우 그 반도체의 도전형을 제1도전형으로 하는 불순물을 함유한 실리콘산화물층을 갖추어 상기 개구부내의 제1도전형 반도체층이 상기 실리콘산화물층에 접하는 것을 특징으로 한다. 그리고 상기 개구부내의 제1도전형 반도체층이 상기 실리콘산화물층에 접함에 의해 접촉저항이 낮아질 뿐만 아니라 저항의 변동도 적어지게 되는 것이다.
이하 도면을 참조하여 본 발명의 1실시예를 설명한다.
제1도는 본 발명의 1실시예에 따른 배선접촉부를 도시한 단면도로서, 더구나 이러한 구성은 상기 제4도의 구성과 대응시킨 경우의 예이기 때문에 대응하는 부분에는 동일한 참조부호를 이용하고 있다.
즉, 제1도의 구성은 반도체기판(1)상의 제1도전형(이 경우 N형) 확산층(8)상의 일부에 개구부(접촉구멍)를 갖춘 절연층(5,6 ; 비도우프 CVD SiO2막, BPSG막)이 그 절연층중의 불순물을 반도체중에 존재시킨 경우 그 반도체의 도전형을 제1도전형으로 하는 불순물을 함유하는 실리콘산화물층(6 ; 절연층)을 갖추어 상기 개부내의 제1도전형 반도체층(7 ; 실리콘층)이 실리콘산화물층(6)에 접하는 것이 특징이다. 이와 같이하여 Al배선(11)의 접촉부가 구성된다.
또한 제2도는 층간절연막이 BPSG막(6)과 비도우프(nondope) CVD SiO2막(5)의 2층구조인 N형 확산층상의 접촉구멍내에 2×1O19Cm-3인 P 농도의 실리콘층(7)을 선택성장시킨 경우 OV 바이어스에서의 실리콘층(7)과 Al막(11) 사이의 접촉저항과 실리콘층의 두께(tvG)와의 관계를 도시한 것으로, 여기서 참조부호A는 비도우프 CVD SiO2막(5)과 BPSG막(6)과의 경계면을 나타낸다. 이 제2도로 부터 선택성장된 실리콘층(7)의 P 농도가 일정하여도 실리콘층(7)이 BPSG막(6)에 접하는 경우에는 접촉저항이 감소하고 있음이 분명한 바, 이와 같이 상기 접촉구멍에 선택적으로 파묻힌 실리콘층(7)과 Al배선(11)과의 접촉저항이 낮아지는 이유는 BPSG막(6)으로 부터의 P의 영향에 의해 선택적으로 파묻힌 실리콘층(7) 표면의 P 농도가 높아지기 때문이라고 생각된다.
한편, 제2도의 데이터는 1μm 규칙(최소구멍치수)의 접촉구멍에 대해서 측정한 것이며, 실리콘층(7)과 BPSG막(6)이 접하는 경우의 접촉저항은 실용상 충분히 낮은 것이다. 바꾸어 말하면 실용상 충분히 낮은 접촉저항을 얻기에는 선택성장시킨 실리콘층(7)과 예컨대 BPSG막(6)이 접하는 구조로 하면 좋다. 더구나 선택성장시킨 실리콘층중 불순물 농도는 5×10Cm-/이상인 것이 요망되는 바, 이 농도 이하의 불순물농도에서는 전체의 접촉저항이 높게 되어 집적회로소자의 기능을 저하시키게 된다. 또한 P형 확산층상의 접촉구멍의 경우도 상기와 동일한 것이라 말할 수 있다.
제3도는 제4도에 대응시킨 본 발명의 경우에 있어서의 구성도로서, 실리콘층(7)과 BPSG막(6)이 접속되어 있는 것이 특징인 바, 비도우프 CVD SiO2막(5)은 BPSG막(6)의 B라든지 P가 반도체기판측으로 확산되는 것을 방지하는 스톱퍼의 역활을 하고 있다.
다음에 본 발명의 구체예를 설명한다.
제1구체예
1μm 규칙(최소구멍부치수)의 이하에서 코아(core)부가 N챈널 MOS트랜지스터형인 256KSRAM을 시험제작한다. 이 경우 N챈널 NOS 트랜지스터의 소오스, 드레인의 접촉구멍에 H2, SiH2Cl2, HCl, PH3를 이용한 실리콘선택기상성장법에 의해 두께 1μm, P농도 4×1019Cm-3의 N형 실리콘을 선택적으로 성장시키고, 소오스, 드레인과 Al배선을 전기적으로 접속시키머, 층간절연막은 BPSG/비도우프 CVD SiO2의 2층구조하고, BPSG, 비도우프 CVD SiO2의 두께는 모두 0.5μm로 한다.
제2구체예
제1구체예에 있어서, 접촉구멍내에 선택적으로 성장시킨 실리콘중 P 농드를 3×1018Cm-3로 하여 256KSRAM을 시험제작한다
제 3 구체예
체1구체예에 있어서, 접촉구멍내에 실리콘층을 선택적으로 성장시키는 경우의 도우핑가스를 AsH3로 하고 실리콘층에 4×1019Cm-3의 As릍 도우프하여 256KSRAM을 시험제작한다.
제4구체예
제1구체예에 있어서, 층간필연막을 PSG(Phospho-Silicate Glass)/비도우프 CVD SiO2의 2층구조로 하고, 두께는 PSG/비도우프 CVD SiO2공히 0.5μm로서 256KSRAM을 시험제작한다.
제5구체예
제1구체예에 있어서, 코아(core)부가 P챈널 MOS트랜지스터인 256KSRAM을 시험제작한다. 선택기상성장을 행할 때 이용된 가스는 H2, SiH2Cl2, HCl, B2H6이며, 두께 1μm, B농도 4×1019Cm-3인 P형 실리콘을 접촉구멍내에 선택적으로 기상성장시키는 바, 이 경우 층간절연막은 BSG(Boro-Silicate Glass)/비도우프 CVD SiO2의 2층구조이며, BSG, 비도우프 CVD SiO2의 두께는 모두 0.5μm이다.
제1비교예
제1구체예에 있어서, 접촉구멍내에 선택적으로 성장시킨 실리콘층의 두께를 0.4μm로 하여 256KSRAM을 시험제작한다.
제2비교예
제1구체예에 있어서, 층간절연막을 BSG/비도우프 CVD SiO2의 2층구조로 하고, 두께는 BSG, 비도우프 CVD SiO2공히 0.5μm로 하여 256KSRAM을 시험제작한다.
제3비교예
제5구체예에 있어서, 접촉구멍내에 선택적으로 성장시킨 실리콘층의 두께를 0.4μm로 하여 256KSRAM을 시험제작한다.
다음에 이상 시험제작한 256KSRAM의 특성을 조사한다. 제 1∼제 5구체예는 본 발명에 따른 구체예인데, 그중 제1∼제4구체예는N형 접촉의 예이다.
또, 제2구체예는 실리콘층중 불순물농도가 4×1Ol8Cm-3이하인 경우의 예이고, 제3구체예는 실리콘층중 불순물을 As로 한 예이며, 제4구체예는 층간절연막을 PSG/비도우프 CVD SiO2로 한 예이다. 또한 제5구체예는 P형 접촉인 경우의 예이다.
그리고 제l, 제2비교예는 N형 접촉인 경우의 예인데, 그중 제1비교예는 실리콘층이 BPSG막에 접하지 않은 경우이고, 제2비교예는 층간절연막중에 P, As가 없는 예이다. 또 제3비교예는 P형 첩촉인 경우의 예이다.
상기한 바와 같이 시험제작한 256KSRAM의 동작 특성을 조사한 바, 구체예의 256KSRAM은 모두 동작했지만, 제1, 제3비교예에서는 일부의 비트는 동작했지만 그의 다른 비트는 동작하지 않았고, 완전히 동작한 칩은 없었다. 또 제2비교예에서는 모든 비트가 동작하지 않았다. 더우기 제1, 제3비교예에서는 접촉저항의 변동도 컸었다. 이것은 제1, 제3실시예에서는 코아부의 소오스, 드레인접촉부내의 실리콘층두께가 완전히 동일하지 않은 분포를 가지고 있기 때문에 제1비교에에서는 BPSG에 실리콘층이 접촉할 경우, 제3비교예에서는 BSG에 실리콘층이 접촉할 경우, 경우에 접촉부분의 저항이 낮아지며, 접촉저항이 낮아진 부분의 비트는 동작했지만, 실리콘층이 BPSG 또는 BSG에 접촉되지 않은 대부분의 비트에서는 접촉부분의 저항이 높아 동작하지 않았고, 제2비교예에서는 코아부의 모든 소오스, 드레인접촉부분의 저항이 높기 때문에 동작을 하지 않았다.
또한 구체예에서는 접촉저항의 변동이 제1, 제3비교예에 비해서 적었다. 상기한 점을 제조시의 원료에대한 제품의 비율면에서 보면, 비교예에서는 소자의 제조시 원료에 대한 제품의 비율은 0이며, 구체예와 비교해서 대폭으로 낮다. 또 제2구체예에서는전체의 접촉저항이 제1, 제3, 제4구체예의 약3배이기 때문에 동작속도가 제1, 제3, 제4구체예 보다늦었다.
이상과 같이 소오스, 드레인의 접촉구멍에 선택적으로 파묻힌 실리콘층과 Al배선 사이의 접촉저항이 낮아지고, 저항의 변동도 적어지게 되면, 집적회로소자의 특성이 대폭적으로 상승하는 것이 분명하다.
또한 접촉구멍에 선택적으로 파묻힌 실리콘층의 불순물농도를 4×1O18Cm-3이상으로 하면 더욱더 우수한 특성이 얻어지게 된다. 뿐만 아니라 N형 접촉, P형 접촉 어느 경우도 본 발명을 적용할 수 있음이 명백하다.
더구나 본 발명은 상기한 경우에 한정되지 않고 다양한 응용이 가능하다. 예컨대 본 발명에 있어서는 반도체기판(1)이 실리콘기관이고, 실리콘산화물층(6)이 인 또는 비스를 함유한 PSG, AsSG, BPSG, BAsSG, PAsSG, BPAsSG중 어느 것이며, 개구부내의 반도체층(7)이 선택기상성장법으로 선택적으로 개구부에 형성시킨 N형 실리콘인 경우 또는 반도체기판(1)이 실리콘기판이고, 실리콘산화물층(16)이 붕소를 함유한 BSG, BAsSG중 어느 것이며, 개구부내의 반도체층(7)이 선택기상성장법으로 선택적으로 개구부에 형성시킨 P형 실리콘층인 경우에 각각 좋은 결과가 얻어지게 된다.
이상 설명한 바와 같이 본 발명에 의하면 접촉구멍내에 선택적으로 파묻힌 반도체층과 금속배선 사이의접촉저항이 낮을 뿐만 아니라 저항의 변동도 적어지게 되고, 집적회로소자의 특성향상이 가능하게 되는 등의 이점을 갖춘 반도체장치가 제공될 수 있는 것이다.

Claims (4)

  1. 반도체기판상의 배선접촉부에 있어서, 상기 반도체기판상의 제1도전헝확산층 일부에 개구부를 갖춘 절연층이 그 절연층중의 불순물을 반도체중에 존재시킨 경우 그 반도체의 도전형을 제1도전형으로 하는 불순물을 함유한 실리콘산화물층을 갖추어 상기 개구부내의 제1도전형 반도체층이 상기 실리콘산화물층에 접하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 반드체기판이 실리콘기판이고, 실리콘산화물층이 인 또는 비소를 함유한 PSG, AsSG, BPSG, BAsSG, PAsSG, BPAsSG중 어느것이며, 개구부내의 반도체층이 선택기상성장법으로 형성된 N형 실리콘인 것을 특징으로 하는 반도체장치.
  3. 제l항에 있어서, 반도체기판이 실리콘기판이고, 실리콘산화물층이 붕소를 함유한 BSG, BAsSG중 어느 것이며, 개구부내의 반도체층이 선택기상성장법으로 형성된 P형 실리콘인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 개구부내의 제1도전형 반도체층 내부의 평균불순물농도가 4×1018Cm-3이상인 것을 특징으로 하는 반도체장치.
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