KR900006714Y1

KR900006714Y1 - 디지털 주파수 체배기의 입력기준 신호 발생회로

Info

Publication number: KR900006714Y1
Application number: KR2019860013449U
Authority: KR
Inventors: 최훈순
Original assignee: 삼성전자 주식회사; 한형수
Priority date: 1986-09-01
Filing date: 1986-09-01
Publication date: 1990-07-28
Also published as: KR880007120U

Abstract

내용 없음.

Description

디지털 주파수 체배기의 입력기준 신호 발생회로

제1도는 본 고안에 따른 회로도.

제2도는 제1도에 따른 파형도.

제3도는 제1도의 샘플링펄스회로에 대한 상태도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 제로크로스 검출기 2 : 2진 카운터

3 : 프리셋팅펄스 발생회로 4, 5 : JK형 플립플롭

6 : 샘플링 펄스회로 7 : 디지털주파수 체배기

IV₁~IV₅: 인버터 AD₁~AD₃: 앤드 게이트

본 고안은 임의의 아날로그 입력신호가 1주기내에서 n개의 제로크로스(Zero Cross)점을 갖더라도 1주기내에 1개의 샘플링펄스만 송출하도록 하여 상기 아날로그 입력신호를 정확하게 분석할 수 있도록 1개의 샘플링펄스를 만들어 주도록 된 디지털주파수 체배기의 입력기준신호 발생회로에 관한 것이다.

입력주파수를 정수배로 높혀주기 위해 사용되는 주파수체배기는 2배의 주파수출력이 얻어지는 더블러(Doubler)와 3배의 주파수출력이 얻어지는 트리플러(Tripler)로써 사용되고 있는 바, 여기서 입력주파수가 아날로그 입력신호로써 1주기내에서 갖게되는 제로크로스점은 1개~n개까지 발생하게 된다. 그러나, 이렇게 발생되는 제로크로스점은 입력주파수에 따라 1개 또는 그 이상으로 발생되므로 그에 대한 1주기의 길이가 다르게 되어 디지털주파수체배기의 입력기준신호단에 입력되고, 그에따라 디지털주파수체배기에 입력되는 임의의 아날로그 입력신호를 분석하는데 어려움이 발생되었다.

본 고안은 상기와 같은 사정을 감안하여 안출된 것으로, 임의의 아날로그 입력신호를 정확하게 분석하기 위해 1주기내에 n개의 펄스가 발생하더라도 1주기내에서 동일한 1개의 샘플링펄스를 송출하도록 된 디지털주파수체배기의 입력기준신호 발생회로를 제공함에 그 목적이 있다.

이하 본 고안의 구성 및 작용, 효과를 예시도면에 의거하여 설명하면 다음과 같다.

본 고안은 통상적인 제로크로스 검출기(1)가 복수개의 인버터(IV₁~IV₅)와 오아게이트(OR₁) 및 2진카운터(2)로 구성되는 프리셋팅 펄스발생회로(3)에 연결되고, 상기 프리셋팅 펄스발생회로(3)가 복수개의 앤드게이트(AD₁~AD₃)와 JK형 플립플롭(4)(5)으로 구성되는 샘플링 펄스회로(6)에 연결되며, 상기 샘플링 펄스회로(6)가 통상적으로 사용되는 디지털주파수체배기(7)의 입력기준신호단(IS)에 연결된 구조로 되어 있다.

미설명부호 AI는 아날로그입력단, CT는 제어신호단, CL는 클록단, A~D와 J.K.Q는 각 회로부의 입출력단을 나타낸다.

제1도는 상기한 구주로 되어있는 본 고안의 회로도로서, 입력주파수인 아날로그신호가 제2a도 내지 제2b도와 같은 신호로서 제로크로스검출기(1)에 공급된다.

그러면 제2a도와 같은 신호는 제로크로스검출기(1)를 통해 제2c도와 같은 신호로 변경하여 프리셋팅 펄스발생회로(3)에 있는 2진카운터(2)의 클록단에 공급되고, 이와달리 대부분 2개의 제로크로스점을 갖는 제2b도와 같은 신호는 제로크로스검출기(1)를 통해 제2d도와 같이 1주기내에 2개의 펄스신호로 변경되어 상기 2진카운터(2)의 클록단에 공급된다.

이때 입력주파수가 1주기내에 몇개의 제로크로스를 갖는가를 판별한 후에 판별된 신호를 프리셋트신호(A~D)프리셋트시켜 2진카운터(2)의 분주를 결정하게 된다.

따라서, 예컨대 제2c도와 같은 1주기내에 1개의 펄스신호가 2진카운터(2)의 클록단에 공급됨에 따라 제2e도와 같은 신호가 인터버(IV₅)와 앤드게이트(AD₁~AD₃)의 입력단에 각각 공급되는 바, 여기서 먼저 인버터(IV₅)를 통과한 반전신호는 제어신호(CL)와 함께 오아게이트(OR₁)에 공급되므로 그 출력신호가 펄스로우드신홀호써 2진카운터(2)에 공급되고, 또 샘플링펄스회로(6)에 있는 앤드게이트(AD₁)(AD₂)의 출력신호는 JK형 플립플롭(4)의 입력단(J₁)(K₁)에 각각 공급되며, 상기 앤드게이트(AD₃)의 출력신호는 JK형 플립플롭(5)의 입력단(J₂)에 공급되게 된다.

한편, 상기 제어신호(CL)는 JK형 플립플롭(5)의 리셋트단(R)과 통상적인 디지털주파수체배기(7)에 각각 공급되고, 또 클록신호(CL)는 JK형 플립플롭(4)(5)과 디지털주파수체배기(7)에 각각 공급된다.

따라서, JK형 플립플롭(4)의 출력신호(Q)는 제2(F)도와 같은 신호로써 앤드게이트(AD₃)의 입력단과 디지털주파수체배기(7)의 입력기준신호단(IS)에 공급되는데, 여기서 먼저 상기 입력기준신호단(IS)으로 공급되는 신호는 제2f도와 같이 입력신호의 1주기 동안만 하이상태로 유지시키는 펄스로서 공급되는 한편, 샘플링펄스회로(6)에서는 제2e도와 같은 신호를 공급받아 제2(F)도와 같은 신호를 송출하게 되는데, 이는 제3도와 같은 상태로 존재하게 된다. 즉, 샘플링펄스회로(6)는 제어신호를 받아 S_e상태로 있은 후 제2e도의 신호가 앤드게이트(AD₁~AD₃)에 공급되어 "1"상태에 있으면 S₁상태 가게되고, 또 S₁상태에서 "0"상태의 입력을 받으면 S₂상태로 가게되므로 S₂상태에서는 "1"의 입력을 받아 S₃상태로 가게 되는데 이때 상태에서는 입력에 무관하게 항상 S₃상태로 머물게 될 뿐만 아니라 제어신호(CT)를 받게되면 다시 S_e상태로 돌아가게 된다.

따라서, 샘플링펄스회로(6)는 복수개의 앤드게이트(AD₁~AD₃)와 JK형 플립플롭(4)(5)로 구성시키게 되는 바, 이는 1주기내에 N개의 펄스가 프리셋팅펄스 발생회로(3)의 2진카운터(2)를 통해 상기 샘플링펄스회로(6)에서 발생되어도 1주기내에 제2f도와 같이 일정한 한개의 샘플링펄스만을 디지털주파수체배기(7)의 입력기준신호단(IS)에 공급하게 되므로 전술한 바 있는 1개나 2개의 펄스를 발생시키는 동작과 동일한 동작을 실행하게 되어 그에 대한 아날로그 입력신호를 분석할 수 있게 된다.

상기한 바와같이 본 고안은 N개의 제로크로스점을 갖는 임의의 아날로그신호도 정확하게 분석할 수 있도록 N개의 제로크로스점이 발생되어도 일정한 한주기의 샘플링 펄스신호를 만들어서 디지털주파수체배기의 입력기준신호단에 공급할 수 있도록 입력기준신호 발생회로를 제공하는 것이다.

Claims

통상적인 제로크로스검출기(1)가 복수개의 인버터(IV₁~IV₅)와 오아게이트(OR₁) 및 2진카운터(2)로 구성되는 프리셋팅 펄스발생회로(3)에 연결되고, 상기 프리셋팅 펄스발생회로(3)가 복수개의 앤드게이트(AD₁~AD₃)와 JK형 플립플롭(4)(5)으로 구성되는 샘플링펄스회로(6)에 연결되며, 상기 샘플링펄스회로(6)가 통상적으로 사용되는 디지털주파수체배기(7)의 입력기준신호단(IS)에 연결된 것을 특징으로 하는 디지털주파수체배기의 입력기준신호 발생회로.