KR900005435B1 - 갈로아체의 연산회로 - Google Patents

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내용 없음.

Description

갈로아체의 연산회로

제1도, 제2도, 제3도 및 제4도는 각각 본 발명에 의한 갈로아체의 연산회로의 간략화한 예를 나타내는 개략블록도.

제5도는 본 발명의 일실시예의 개략블록도.

본 발명은 갈로아체(Galois field) GF(2^m)상의 원소인 디지탈워드의 승산 또는 재산을 행하는 연산회로에 관한 것으로서, 좀더 상세히 설명하면, 이 연산회로는 BCH 에러정정부호 및 이와 유사한 다른 부호의 부호화(符號化) 또는 복호화(復號化)에 사용된다.

종래, 하이파이가청신호를 처리하여 녹음하는 각종의 장치가 제안되어 있으며, 이 장치는 먼저 가청신호를 디지탈신호로 변환시키고, 다음에 녹음을 위하여 펄스부호변조(PCM) 신호로서 상기 디지탈신호를 부호화한다. 녹음된 PCM신호는 음질의 손실없이 하이파이아날로그신호로 변환된다.

재생 PCM신호에 에러가 수반될 때 발생할 수 있는 딱딱하는 소리를 제거하기 위하여, 녹음될 디지탈신호의 데이터워드는 에러정정을 위하여 예컨대 크로스인터리빙(cross-interleaving) 기술에 의해서 처음에 부호화되고, 에러정정워드가 형성되어 크로스인터리브 데이터워드를 수반한다. 그리고, 재생과 동시에 어떠한 랜덤에러도 에러정정워드를 사용하여 형성된 신드롬에 의해서 정정될 수 있으며, 어떤 버스트에러(예컨대, 드롭아웃으로 인한)도 크로스인터리빙기술에 의하여 다수의 에러정정워드를 확산시켜 효과적인 정정이 가능하게 된다.

상기와, 같은 에러정정기술의 예는 1981년 2월 2일에 출원한 미합중국 특허출원 제230,395호, 1981년 2월 23일에 출원한 동 제237,481호, 1981년 6월 2일에 출원한 동 제265,465호에 기재되어 있으며, 이들 특허출원인은 본원 출원인과 같다.

그러한 전형적인 기술에 있어서는 행렬식 에러정정부호화장치, 예컨대 BCH(Bose-Chaudhuri-Hocquenghen) 또는 RS(Reed-Solomon) 부호화가 사용된다. 이들 에러 정정부호화장치는 일반적으로 q차회전부호화 장치의 종류로서 이들 장치의 출력은 갈로아체 GF(2^m)의 원소의 조합으로 생각할 수 있는 것이다. 따라서, 특수한 연산회로가 갈로아체의 원소로서 데이터워드에 동작하도록 하는 것이 요구된다.

최근, 그러한 연산회로는 논리게이트의 복합레이로서 구성된다. 이들 회로는 일반적으로 설계가 매우 불규칙적이므로, 많은 수의 배선을 필요로 한다. 따라서, IC회로로 연산회로를 형성하는 것은 실용적이 못된다. 더욱이, 만약 그와 같은 회로가 반도체칩에 집적된다 하더라도 회로가 복잡해져서 넓은 면적의 칩을 요하게 된다.

본 발명의 목적은 갈로아체의 원소로 생각할 수 있는 디지탈데이터워드를 연산하기 위한 회로를 제공하는데 있으며, 따라서 이 회로는 간단한 구성으로 만들 수 있으며, 패턴이 규칙적이므로 IC반도체칩에 용이하게 집적시킬 수 있는 연산회로를 제공하는데 있다.

본 발명의 다른 목적은 디지탈데이터워드의 연산회로를 제공하는데 있으며, 이 회로에는 ROM(read-only memory) 또는 PLA(programmable logic array)와 가산회로를 사용하는 간단한 구성의 연산회로의 실현을 목적으로 하며, GF(2^m)가 위수(位數)(2^m-1)의 승법군(乘法群)을 이루고 있다는 것에 착안하여 이루어진 것이다.

본 발명에 의하면, 갈로아체 GF(2^m)의 원소 αⁱ및 α^j를 구성하는 디지탈데이터워드를 연산하는 연산회로가 배설되어 있다. 이 원소 αⁱ및 α^j는 ROM과 같은 변환회로의 입력으로 공급되며, 따라서 변환회로는 각 출력지수 i 및 j(기약근 α의 멱수 αⁱ및 α^j에서의 지수 i 및 j)를 제공한다. 이 지수 i 및 j는 가산조합회로의 가산회로에서 조합되며, 이들의 합 i+j는 역변환회로에 가하여진다. 이 회로는 상기 변환회로를 보완하는 방법으로 연산하며, 두 입력원소 αⁱ및 α^j의 승산에 따른 승산출력 α^(i+j)을 제공한다.

가산조합회로에 반전회로가 포함되어 변환회로와 가산회로사이에 연결되면, 한 원소 αⁱ가 다른 원소 α^j로 제산된 α^(i+j)를 구할 수 있다. 이 경우에 제수원소 α^j가 0인진 여부를 식별하므로 나누는 것(즉, α^j=0)을 피한다. 그리고, α^j=0인 겨우 계수 α^(i-j)를 0으로 변경시킨다.

다음에, 본 발명의 실시예에 대하여 상세하게 설명한다. 본 발명을 설명하기 전에 갈로아체에 대하여 간단하게 기술한다. 이 갈로아체 GF(P^m)는 벡터나 순회군의 어느것에 의하여 표현할 수 있다.

먼저, 벡터표현에 대하여 설명한다. 갈로아체 GF(P^m)는 GF(p)상의 m차의 기약다항식 F(x)를 법(法)으로 하는 다항식 환이다. 따라서 F(x)의 근을 α={x}({x}는 잉여류의 의미)라고 한다면, GF(P^m)의 원소는 다음과 같이 선형(線形) 결합으로 표현할 수 있다.

즉, GF(P^m)의 원소는 다음과 같은 다항식으로 표현할 수 있다.

간단히, 이 다항식은 다음과 같이 벡터로 표현할 수 있다.

다음에, 갈로아체 GF(P^m)를 순회군에 의하여 표현한다. GF(P^m)에서 원소 0을 제외한 나머지의 원소는 위수 P^m-1의 승법군(G)을 이룬다. 이 승법군은 순회군이다. 승법군(G)에 있어서, G에 속하는 모든 원소가 G의 어떤 원소 α에 멱수로 표현될 때, G를 순회군이라고 부르고, α를 원시원소라고 정의한다.

예컨대, GF(2)상의 기약다항식 F(x)=X³+X+1에 대하여, F(x)=0으로 하는 근 α를 생각한다. 즉, G(α)=α³+α+1=0(mod. α³+α+1)에서 각 원소의 코드는 다음표와 같이 된다.

이 경우, α의 멱수는 순회군에 의한 표현이다.

본원 출원인은 GF(2^m) 상에서 정의되는 에러검출, 정정부호로서 버스트에러 및 랜덤에러의 어느것에 대해서도 에러정정능력이 높고, 더욱이 에러검출의 간과 또는 잘못된 정정을 행할 염려가 없는 것을 앞서 제안한 바 있다.

이 부호에서는 m비트를 1워드로 하고, n워드로 1블록을 구성할 때, 다음의 패리티검사행렬 H에 의하여 K개의 체크워드를 발생하도록 되어 있다.

또, 4개(k=4)의 체크워드를 사용하는 경우를 예로 들면, 패티티검사 행렬 H는

로 된다. 수신된 데이터의 1블록을 열벡터 V=(Wn-1,Wn-2,….W1,W0)(여기서, Wi=Wi+ei,ei：에러패턴)로 하면 수신측에서 발생하는 4개의 신드롬 S₀,S₁,S₂,S₃은

로 된다. 이 에러정정부호는 한개의 에러정정블록내에 2워드에러까지의 에러정정이 가능하며, 에러로케이션을 알때는 4워드에러의 정정이 가능하다.

한 에러정정블록중에 4개의 체크워드(p=W3,q=W2,r=W1,s-W0)가 포함된다. 이 체크워드는 다음과 같이 구해진다.

여기서,

를 의미한다. 계산과정을 생략하고 결과만을 나타내면,

로 된다. 상기와 같이 얻어진 4개의 체크워드 p,q,r,s를 형성하는 것이 송신측에 설치된 부호기의 역할이다.

다음에, 상기와 같이 형성된 체크워드를 포함하는 데이터가 전송 및 수신된 경우의 에러정정알고리즘에 대하여 설명하면, 2워드에러(ei,ej)의 경우의 신드롬에 관한 식은,

상기 식을 변형하면,

이 식을 다시 변형하면, 아래와 같은 에러로케이션 다항식이 구하여진다：

여기서, 각 식의 계수를,

로 하면, 상기 식의 각 계수 A,B,C를 사용하여 2워드에러의 경우의 에러로케이션을 구할 수 있다.

(1) 에러가 없는 경우

A=B=C=0, S₀=0, S₃=0

(2) 1워드에러의 경우

A=B=C=0, S₀"`0, S<sub>3</sub>"`0

일때에 1워드에러로 판정된다.

의 관계로부터 에러로케이션 i를 알 수 있고, ei=S₀를 사용하여 에러가 정정된다.

(3) 2워드에러의 경우

2워드이상의 에러의 경우에는 A"`1, B"`0, C"`0이 성립하여, 그 에러판정이 매우 간단하게 된다. 또, 이때에 Aα²ⁱ+Bαⁱ+C=0(여기서 i-0∼(n-1)이 성립한다.

이 경우

로 하면, D-αⁱ+αⁱ,E=αⁱ·αⁱ이고, α₂ ⁱ+Dαⁱ+E=0로 된다.

여기서 두개의 에러로케이션의 차가 t즉 (j-i+t)라 하면, D=αⁱ(1+α^t), E=α^21+t)로 변형된다. 따라서,

로 된다. ROM에 (t-1∼(n-1))의 각각에 관한 α^-t및 α^t의 값을 미리 기입해 두고, ROM의 출력에서 구하여진(α^-T+α^T)와 수신워드에서 연산된

의 값과의 일치를 검출함으로써 t가 구하여진다. 만약, 이 일치관계가 성립하지 않으면, 3워드 이상의 에러인것이다. 상기 과정을 행하기 위해,

로 함으로써, αⁱ및 αⁱ는

로 되고, 에러로케이션 i 및 j가 구해진다. 에러패턴 ei,ej는

이 구하여지며, 상기와 같이 구한 에러로케이션의 에러정정이 행하여진다.

상기 에러검출정정부호에서는 1워드를 8비트(따라서 디지탈오디오와 같이 16비트를 1워드로 하는 경우에는 그 상위와 하위로 2분할하여 얻어지는 8비트)로 하고, 8비트의 GF(2⁸)를 사용하면 그 기약다항식은 F(x)=x⁸+x⁴+x³+x²+1로 표현된다. 이것은 위수 255의 순회군으로 되어 있다.

상기 부호화 및 복호화에서는 원소 αⁱ,αⁱ사이의 연산이 필요하게 된다. 본 발명은 이 경우의 승제산에 대하여 적용할 수 있다. 이하, 본 발명이 적용된 연산회로에 대하여 도면을 참조해서 설명한다.

제1도 내지 제4도의 각 도면에 있어서, (1A)는 원소 αⁱ가 공급될 때에 그 지수 i를 발생하는 변환 ROM를 나타내고, (1B)는 원소 α^j가 공급될 때에 그 지수 j를 발생하는 변환 ROM를 나타낸다. 지수 i,j는 각각 m비트의 2진코드이다. 또, (2)는 (mod.2^m-1)의 가산회로를 나타내고, (3)은 입력되는 지수를 갖는 멱수의 출력데이터를 발생하는 역변환 ROM를 나타낸다. ROM(1A)(1B)(3) 대신에 PLA를 사용해도 된다. 상기 변환회로(1A),(1B), 후술하는 변환회로(1) 및 역변환회로(3)은 임의로 액세스가능한 기억장치를 포함하며, 이 기억장치는 ROM를 사용한다.

제1도에 나타낸 구성은 변환 ROM(1A),(1B)의 각각에서 발생하는 지수 i,j가 가산회로(2)에서 가산된 출력(i+j)을 역변환 ROM(3)에 입력하고, 출력데이터로서 승산출력(α^i+j=αⁱ·α^j)을 얻을 수 있도록 한 것이다.

제2도에 나타낸 구성은 변환 ROM(1B)에서 출력되는 지수 j를 반전회로(4A)에 의하여 반전하여 가산회로(2)에 공급하고, 그 출력(i-j)을 역변환 ROM(3)에 공급하고, 출력데이터로서 제산출력(αⁱ ₂ ^j=αⁱ/α^j)을 얻도록 한 것이다. 상기 가산회로(2)와 반전회로(4A)는 가산조합회로를 구성한다.

제3도에 나타낸 구성은 변환 ROM(1A)에서 출력되는 지수 i를 가산조합회로의 반전회로(4B)에 의하여 반전하여 가산회로(2)에 공급하고, 그 출력(j-i)을 역변환 ROM(3)에 공급하고, 출력데이터로서 제산출력(α^J-I=α^J/α^I)을 얻도록 한 것이다.

제4도에 나타낸 구성은 변화 ROM(1A)(1B)의 출력을 가산조합회로의 가산회로(2)에 공급하고, 그 출력(i+j)을 반전회로(4C)에 의해서 반전하여 역변환 ROM(3)에 공급하고, 출력데이터로서

을 얻도록 한 것이다.

또, 제1도 내지 제4도의 각 구성은 반전회로(4A)(4B)(4C)로서 외부로부터의 제어신호에 따라서 반전동작 또는 비반전동작도 행할 수 있는 구성의 것을 사용함으로써 단일회로구성으로 할 수 있고, 상기 제어신호에 따라서 승산 또는 제산을 할 수 있도록 이루어져 있다.

에러검출정정부호의 복호에 있어서의 1워드에러의 경우에는,

의 연산을 행하고, αⁱ에서 에러로 케이션을 구할 필요가 있으나, 본 발명의 제산회로(제2도 또는 제3도)를 적용함으로써 가산회로(2)에서 직접 에러로케이션(i)의 데이터를 얻을 수 있다.

다음에, 제5도에 따라 본 발명의 일실시예에 대하여 설명한다.

이 실시예에서는, 상기와 같이 반전동작과 비반전동작이 제어신호 CTL2에 의하여 CTL2-0에서 비반전, CTL2=1에서 반전과 값이 전환되는 반전제어회로(4)가 설치되어 승산 또는 제산 어느것도 행할 수 있게 되어 있으며, 필요로 하는 변환 ROM을 1개로 끝낼 수 있도록 시분할처리를 할 수 있는 구성으로 되어 있다.

제5도에 있어서, 데이터버스(5)는 1개의 변환 ROM(1)에 데이터워드를 공급한다. 이 변환 ROM(1)은 각 입력되는 데이터워드를 원소αⁱ로서 연합지수 i로 변환시키며, 이 지수는 레지스터(6)에 기억된다.

입력되는 데이터워드는 또한 데이터버스(5)에서 0원소검출회로(10)로 공급된다. 이 0원소검출회로(10)는 입력데이터워드가 0원소의 경우에 1로되고, 그렇지 않을 때에 0으로 되는 1비트의 검출신호 DET를 발생한다. 이 검출신호 DET는 변환 ROM(1)으로부터의 지수데이터(예컨대, 8비트)와 함께 레지스터(6)에 기억된다. 이 레지스터(6)의 데이터가 반전제어회로(4)를 통하여(mod.2^m-1), 예컨대 m=8인(mod,255) 가산회로(2)의 한쪽의 입력 A로서 공급된다. 가산회로(2)의 다른쪽의 입력 B로서 후속으로 연결된 레지스터(7)에 기억되어 있는 데이터가 게이트회로(11)를 통하여 가산회로(2)에 입력 B로서 공급된다.

이 게이트회로(11)는 제어신호 CTLI에 의하여 제어되고, CTLI=1일때에 레지스터(7)에 데이터를 통과시켜 가산회로(2)에 입력 B로서 입력되, 출력(A+B)가 발생하며, CTLI=0일때에 데이터의 통과를 저지하여, 그 출력데이터를 0으로 하고, 이때 출력 A 즉 입력데이터가 그대로 가산회로(2)에서 레지스터(7)에 공급된다.

또, 데이터워드 원소 αⁱ의 검출신호 DET_i는 OR게이트(12)를 통하여 레지스터(7)에 공급되는 동시에 레지스터(7)에 기억되어 있는 이전의 검출신호 DET_j가 AND게이트(13)를 통하여 OR게이트(12)에 공급된다. 이 AND게이트(13)의 다른 입력으로서 제어신호CTLI가 공급되고, CTLI-1의 경우에는 레지스터(7)의 검출신호 DET_I가 0원소인 것을 나타내는 경우에도 OR게이트(12)의 출력이 1로 된다. (mod.2^m-1) 예컨대(mod.255)의 가산회로(2)는 8비트의 가산회로를 사용하고, 그 캐리출력 C₀를 자신의 캐리입력 C₁에 정귀환하는 구성으로 할 수 있다. 가산출력의 값에 가산회로(2)는 다음과 같이 동작한다.

그리고, 레지스터(7)에 기억되어 있는 가산출력데이터가 역변환 ROM(3)에 공급되고, 이 가산출력Σ을 지수로 하는 원소데이터α^i+j가 출력된다. 이 역변환 ROM(3)에 대해서는 반전제어회로(4)에 대하여 공급되는 승제산전환용의 제어신호 CTL2가 제어용으로 주어져 있다. 역변환 ROM(3)의 출력데이터가 게이트회로(14)를 통하여 OUT1으로 출력되는 동시에 원소를 기억하는 레지스터(8)에 공급된다. 게이트회로(14)는 레지스터(7)에 기억되어 있는 검출신호 DET가 1일때에는 게이트회로(14)의 출력데이터를 강제적으로 0원소로 한다.

이 실시예에서는 또 두개의 데이터원소 αⁱ및 αⁱ의 (mod.2)의 가산출력도 출력 OUT2으로서 얻을 수 있다. 그리고, 이것은 원소를 기억하는 다른 레지스터(9)에 기억된다. 레지스터(9)에 기억되어 있는 출력데이터가 게이트회로(15)를 통하여 레지스터(8)의 출력데이터와 함께(mod.2) 가산회로(16)에 공급되고, 이 가산회로(16)의 가산출력 OUT2을 얻을 수 있도록 이루어져 있다. 게이트회로(15)는 제어신호 CTL3에 의하여 제어되고, (mod.2)출력 OUT2를 얻을 때에 한해서 레지스터(9)에 기억되어 있는 데이터를 통과시켜 가산회로(16)에 공급한다.

상기 본 발명의 일실시예에 있어서, 승산동작을 행할 때에는 마이크로 프로세서(도시되지 않음)에서 반전제어회로(4)에 공급되는 제어신호CTL2가 으로 되고, 이것이 비반전동작을 행할 수 있게 한다. 데이터버스(5)에서 먼저 8비트의 데이터원소 αⁱ가 공급되고, 다음에 8비트의 데이터원소 αⁱ가 공급된다. 따라서, 데이터원소 αⁱ가 변환 ROM(1)에 공급되고, 그 지수데이터 i 및 검출신호 DET_i가 레지스터(6)에 기억된 상태에서 레지스터(7)에는 지수데이터 j 및 데이터원소 α^j의 검출신호 DET_j가 기억된다.

다음에, CTLI=1로 되어 지수데이터 i,j의 가산출력(i+j)이 가산회로(2)에서 형성된다. 또, 다음 단계에서 이 가산출력(i+j) 및 OR게이트(12)의 출력이 레지스터(7)에 기억된다. 역변환 ROM(3)은 가산출력(i+j)에 따라서 α^i+j의 출력데이터를 발생한다. 2개의 입력데이터 αⁱ,α^j의 어느것도 0원소가 아닐 때에는 역변환 ROM(3)의 출력데이터 α^i+j가 OUTI으로서 출력된다. 한편, αⁱ,α^j의 한쪽이 0원소일 때에는 역변환 ROM(3)에서 αⁱ또는 α^j의 출력이 나타나지만, 게이트회로(14)에 공급되는 검출신호에 의하여 출력데이터는 강제적으로 0원소로 된다.

또, 제산동작을 행할 때에는 제어신호 CTL2가 1로 되어 변환 ROM(1)에서 발생한 지수데이터가 반전제어회로(4)를 통함으로써 0과 1이 반전된다. 예컨대, α^j/αⁱ의 제산은 α^j에 대하여 역원소 α^-i를 승산하는 것이며, 이 역원소 α^-i는 (αⁱ,α^-i=α⁰=1)로 되고, 반전지수(-i)는 지수 i의 보수, 즉 0과 1이 반전된 관계로 된다. 따라서, 이 이외의 처리는 상기 승산동작의 경우와 같다. 물론, 반전제어 회로(4)에 있어서, j를 -j로 반전하면, αⁱ/α^j의 제산출력이 얻어진다.

제산에 있어서는 0원소로 제산할 수 없다. αⁱ/0 및 0/0이 성립될 수 없다. 이 실시예에서는 0원소가 데이터버스(5)로부터 입력된 것을 검출하고, 0원소를 검출한 경우에는 게이트회로(14)에 의하여 연산출력을 강제적으로 0으로 한다. 제산출력은 0원소가 될 수 없으므로 0원소의 출력은 비정상적인 발생이며, 따라서 제산출력이 공급되는 다른 회로에서는 제산출력이 0원소가 아니라는 것을 확인함으로써 소정의 동작을 행할 수 있게 된다.

상기 실시예의 설명으로부터 알 수 있는 바와 같이, 본 발명에 의하면, 종래와 같이 다수의 게이트회로를 조합시킨 갈로아체의 원소로서 디지탈데이터를 연산하는 것과는 달리, ROM과 가산회로와 레지스터에 의하여 연산회로를 간단히 구성할 수 있고, 반도체칩의 IC화에 적합한 연산회로를 실현할 수 있다.

또, 상기한 제5도의 실시예에서는 시분할처리를 행하고 있으므로, 변환 ROM(1) 및 역변환 ROM(3)이 각각 1개로서 충분하기 때문에 구성의 간략화를 도모할 수 있다.

본 발명의 상기 실시예는 특정 예를 기술한 것으로, 다음의 특허청구의 범위에 정의된 바와 같이 이 기술분야에 숙련된 사람은 본 발명의 기술적 사상 및 범위를 일탈하지 않고 여러가지 변형 및 변경을 가할 수 있다.

Claims (20)

1. 기약근(旣約根) α를 가지며, 이 기약근 α의 멱수α^I에 대응하는 각 원소를 가진 갈로아체 GF(2^m)상의 원소 α^I를 구성하는 디지탈데이터워드를 연산하는 회로에 있어서, 상기 디지탈데이터워드를 입력원소로서 공급하는 입력데이터버스(5)와, 상기 입력원소 α^I가 가해져서 상기 원소 α^I에 대응하는 지수를 발생시키는 변환회로(1A,1B;1)와, 상기 복수개의 입력원소의 지수를 조합하여 상기 입력원소를 가산하는 가산조합회로와, 상기 가산결과가 가해져서 이 가산결과의 멱수로 되는 상기 기약근 α에 대응하는 출력데이터 원소를 발생시키는 역변환회로(3)로 이루어지는 것을 특징으로 하는 갈로아체의 연산회로.
2. 제1항에 있어서, 상기 변환회로(1A,1B;1)는 상기 원소가 어드레스코드로서 입력되며, 상기 지수를 기억데이터로서 공급하는 임의로 엑세스 가능한 기억장치를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
3. 제2항에 있어서, 상기 기억장치는 ROM(read-onlymemory)인 것을 특징으로 하는 갈로아체의 연산회로.
4. 제1항에 있어서, 상기 역변환회로(3)는 상기 가산결과가 하나의 어드레스코드로서 입력되며, 상기 원소 α^I를 기억데이터로서 공급하는 임의로 액세스가능한 기억장치를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
5. 제4항에 있어서, 상기 기억장치는 ROM인 것을 특징으로 하는 갈로아체의 연산회로.
6. 제1항에 있어서, 상기 갈로아체 GF는 2^m(m은 전체수)이며, 상기 가산조합회로는 mod.(2^m-1) 가산회로(2)를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
7. 제6항에 있어서, 상기 가산조합회로는 상기 변환회로(1A,1B)와 상기 가산회로(2)사이에 접속된 반전회로(4A,4B;4)를 포함하며, 상기 가산결과는 대응 입력워드의 지수의 감산을 행하고, 상기 역변환회로(3)는 상기 입력워드의 제산출력을 공급하는 것을 특징으로 하는 갈로아체의 연산회로.
8. 제6항에 있어서, 상기 가산조합회로는 상기 가산회로(2)와 상기 역변환회로(3) 사이에 접속된 반전회로(4C)를 포함하며, 상기 역변환회로는 상기 입력워드의 적의 반전출력을 공급하는 것을 특징으로 하는 갈로아체의 연산회로.
9. 제6항 또는 제7항에 있어서, 상기 반전회로(4A,4B,4C;4)는 가해진 디지탈신호의 보수를 형성하는 연산을 행하는 것을 특징으로 하는 갈로아체의 연산회로.
10. 제1항에 있어서, 상기 입력원소중 1개가 0원소일때 검출신호를 공급하는 0원소 검출회로(10)와, 상기 검출신호에 대응하는 상기 출력데이터원소를 소정치로 변환시킴으로써 0으로 제산되는 제산출력을 보정하는 반전제어회로(4)로 이루어지는 것을 특징으로 하는 갈로아체의 연산회로.
11. 기약근 α를 가지며, 이 기약근 α의 멱수 α^I에 대응하는 각 원소를 가진 갈로아체(2^m)상의 원소 α^I를 구성하는 소정의 비트길이 m의 디지탈데이터워드를 연산하며, 상기 디지탈데이터워드가 시분할적으로 대응하는 지수i에 응답하여 상기 원소로서 가해지는 변환회로(1)와, mod.(2ⁱ-1) 가산회로(2)와, 역변환회로(3)로 이루어지는 연산회로에 있어서, 시분할적으로 상기 디지탈데이터워드를 상기 변환회로(1)에 공급하는 입력데이터버스(5)와, 상기 변환회로(1)에 접속되어 상기 재수 i를 기억하는 제1레지스터(6)와, 상기 제1레지스터(6)에 후속으로 배치되어 반전제어신호에 의하여 제어됨으로써 이 반전제어신호에 따라서 반전없이 상기 지수 i를 공급하거나 또는 반전된 출력을 공급하는 반전제어회로(4)와 상기 반전제어회로(4)의 출력에 접속되어 있는 제1입력 및 제2입력과 출력을 가진 가산회로(2)와, 상기 가산회로(2)의 출력에 접속된 입력 및 출력을 가지며, 지수데이터를 기억하는 제2레지스터(7)와, 제어신호에 따라서 상기 제2레지스터(7)의 출력으로부터 상기 가산회로(2)의 제2입력으로 0데이터 또는 상기 제2레지스터(7)의 지수데이터를 선별적으로 공급하는 게이트회로(11)와, 상기 제2레지스터(7)의 출력에 접속되어 상기 지수데이터를 입력하고, 이에 응답하여 상기 제2레지스터(7)의 지수데이터에 대응하는 상기 원소의 멱수인 출력데이터워드를 공급하는 역변환회로(3)로 이루어지는 것을 특징으로 하는 갈로아체의 연산회로.
12. 제11항에 있어서, 상기 게이트회로(11)는 상기 제2레지스터(7)의 출력에 접속된 입력과, 상기 가산회로(2)의 제2입력에 접속된 출력을 가지는 제어게이트회로로서, 게이트제어신호에 따라서 상기 가산회로(2)에 상기 제2레지스터(7)의 지수데이터를 선택적으로 통과시키는 것을 특징으로 하는 갈로아체의 연산회로.
13. 제15항에 있어서, 상기 데이터버스에 접속되어, 검출신호에 따라서 상기 제1레지스터(6)에 입력데이터워드가 0인지 여부를 공급하는 0원소 검출회로(10)와, 상기 제1레지스터(6)에 기억된 검출신호를 상기 레지스터(7)로 공급하는 논리게이트(12,13)와, 상기 제2레지스터(7)에 기억된 검출신호에 의하여 제어되는 제어입력과, 상기 역변환회로(3)에 접속된 데이터입력에 의해 상기 제2레지스터(7) 내에 기억된 상기 검출신호에 따라 상기 역변환회로(3)의 출력을 통과시키거나 또는 저지하는 게이트회로(14)를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
14. 제16항에 있어서, 상기 게이트회로(11)는 상기 제2레지스터(7)의 출력에 접속된 입력과, 상기 가산회로(2)의 제2입력에 접속된 출력을 가지는 제어게이트회로로서, 게이트제어신호에 따라서 상기 가산회로(2)에 상기 제2레지스터(7)의 지수데이터를 선택적으로 통과시키며, 상기 논리게이트(12,13)는 상기 제2레지스터(7)에 기억된 검출신호 및 상기 게이트제어신호를 입력하여 이를 출력하는 AND게이트(13)와, 이 AND게이트(13)의 출력 및 상기 제1레지스터(6)에 접속되어 이에 기억된 검출신호를 입력하여 제2레지스터(7)로 출력하는 OR게이트(12)를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
15. 제16항에 있어서, 상기 입력원소 αⁱ중 1개가 0원소일때 검출신호를 공급하는 0원소 검출회로(10)와, 상기 검출신호에 따라서 상기 출력데이터원소를 소정치로 변환시켜 0에 의한 제산에 따른 계수가 보정되도록 하는 게이트회로(14)를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
16. 제11항에 있어서, 상기 비트길이 m은 8비트이며, 상기 가산회로(2)는 mod.255가산회로인 것을 특징으로 하는 갈로아체의 연산회로.
17. 제11항에 있어서, 상기 변환회로(1)는 상기 입력원소 αⁱ가 어드레스코드로 입력되며, 상기 지수를 기억데이터로 공급하는 임의로 액세스 가능한 기억장치를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
18. 제20항에 있어서, 상기 기억장치는 ROM인 것을 특징으로 하는 갈로아체의 연산회로.
19. 제11항에 있어서, 상기 역변환회로(3)는 상기 가산결과가 하나의 어드레스코드로서 입력되며, 상기 원소 αⁱ를 기억데이터로서 공급하는 임의로 엑세스 가능한 기억장치를 포함하는 것을 특징으로 하는 갈로아체의 연산회로.
20. 제22항에 있어서, 상기 기억장치는 ROM인 것을 특징으로 하는 갈로아체의 연산회로.

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