JPS60160729A - 有限体の演算回路 - Google Patents
有限体の演算回路Info
- Publication number
- JPS60160729A JPS60160729A JP59015704A JP1570484A JPS60160729A JP S60160729 A JPS60160729 A JP S60160729A JP 59015704 A JP59015704 A JP 59015704A JP 1570484 A JP1570484 A JP 1570484A JP S60160729 A JPS60160729 A JP S60160729A
- Authority
- JP
- Japan
- Prior art keywords
- finite field
- data
- exponent
- arithmetic
- error correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/033—Theoretical methods to calculate these checking codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
- G06F7/726—Inversion; Reciprocal calculation; Division of elements of a finite field
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0307—Logarithmic or exponential functions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Probability & Statistics with Applications (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、エラー訂正符号の符号器、復号器に適用さ
れる有限体の演算回路に関する。
れる有限体の演算回路に関する。
「背景技術とその問題点」
ディジタルビデオ信号、ディジタルオーディオ信号など
を記録再生する時に、エラー訂正符号として、隣接符号
、リードソロモン符号などが実用化されている。これら
のエラー訂正符号の符号器では、パリティデータ（冗長
データ）の発生がなされ、復号器では、パリティデータ
を含む受信語カラシンドロームを発生し、このシンドロ
ームを用いてエラー訂正がなされる。このパリティ発生
回路、ンンドローム発生回路及びエラー訂正回路のハー
ドウェアとして、有限体の演算回路が用いられる。有限
体とは、次数ｍの原始多項式Ｐ（ｘ）カラ導かれたｐｍ
個の元を有する体であり、エラー訂正符号については、
（ｐ＝２）の場合が重要であシ、シたがって、この発明
は、（ｐ＝２）の有限体に適用される。
を記録再生する時に、エラー訂正符号として、隣接符号
、リードソロモン符号などが実用化されている。これら
のエラー訂正符号の符号器では、パリティデータ（冗長
データ）の発生がなされ、復号器では、パリティデータ
を含む受信語カラシンドロームを発生し、このシンドロ
ームを用いてエラー訂正がなされる。このパリティ発生
回路、ンンドローム発生回路及びエラー訂正回路のハー
ドウェアとして、有限体の演算回路が用いられる。有限
体とは、次数ｍの原始多項式Ｐ（ｘ）カラ導かれたｐｍ
個の元を有する体であり、エラー訂正符号については、
（ｐ＝２）の場合が重要であシ、シたがって、この発明
は、（ｐ＝２）の有限体に適用される。
ディジタルオーディオディスク（コンパクトディスクと
称される）のメインチャンネルのエラー訂正符号として
リードソロモン符号が用いられており、その復号回路は
、’ＩＴＬ回路を用いたハードワイヤド方式の構成とさ
れている。近年、マイクロゾロセッサの動作速度の向上
及び記憶容量の増大が著るしく、汎用マイクロプロセッ
サによシェラー訂正回路を構成できれば、新たにＬＳＩ
を設計する必要がなくなり、ローコスト化を図ることが
できる。特に、上述のディジタルオーディオディスクの
サブコーディング信号は、メインチャンネルに比べてデ
ータレートが低く、マた、ディジタルオーディオディス
クを利用してビデオデータなどのディジタルデータを記
憶する時には、再生データの一時的なバッファリングが
可能であシ、これらの場合には、エラー訂正符号の復号
器を汎用マイクロゾロセンザによって実現することが可
能である。
称される）のメインチャンネルのエラー訂正符号として
リードソロモン符号が用いられており、その復号回路は
、’ＩＴＬ回路を用いたハードワイヤド方式の構成とさ
れている。近年、マイクロゾロセッサの動作速度の向上
及び記憶容量の増大が著るしく、汎用マイクロプロセッ
サによシェラー訂正回路を構成できれば、新たにＬＳＩ
を設計する必要がなくなり、ローコスト化を図ることが
できる。特に、上述のディジタルオーディオディスクの
サブコーディング信号は、メインチャンネルに比べてデ
ータレートが低く、マた、ディジタルオーディオディス
クを利用してビデオデータなどのディジタルデータを記
憶する時には、再生データの一時的なバッファリングが
可能であシ、これらの場合には、エラー訂正符号の復号
器を汎用マイクロゾロセンザによって実現することが可
能である。
「発明の目的」
したがって、この発明の目的は、プログラムストアト方
式により、有限体上の任意の２つの元の乗算又は演算を
行なうことができる有限体の演算回路の提供を目的とす
るものである。
式により、有限体上の任意の２つの元の乗算又は演算を
行なうことができる有限体の演算回路の提供を目的とす
るものである。
「発明の概要」
この発明は、有限体上の２つの元αｉ及びαＪ（但し、
αは、有限体の原始多項式の根）の乗算又は除算を行な
うようにした有限体の演算回路において、 有限体の元からその指数を発生するための第１のテーブ
ルと、指数から有限体の元を発生するための第２のテー
ブルと、指数の加減算を行なう２進演算器と、第１及び
第２のテーブルによシなされるデータ変換及び２進演算
器の動作をプログラム制御する制御部とを備えた有限体
の演算回路である。
αは、有限体の原始多項式の根）の乗算又は除算を行な
うようにした有限体の演算回路において、 有限体の元からその指数を発生するための第１のテーブ
ルと、指数から有限体の元を発生するための第２のテー
ブルと、指数の加減算を行なう２進演算器と、第１及び
第２のテーブルによシなされるデータ変換及び２進演算
器の動作をプログラム制御する制御部とを備えた有限体
の演算回路である。
「実施例」
以下、第１図を参照してこの発明の一実施例について説
明する。第１図において、１がＲＯＭ、２がＲＡＭ、３
がｃｐＵを夫々示す。ＲＯＭ １は、プログラムの命令
が書込まれたメモリー領域４と、データ変換用の第１の
テーブルが書込まれたメモリー領域５と、第２のテーブ
ルが書込まれたメモリー領域６とを有している。原始多
項式が例えばＧＦ（２６）上の（Ｐ （ｘ）−ｘ’＋
ｘ ＋ １ ）の場合には、原始多項式の根をαとする
と、α０からα６２までの（２６−１＝６３）個の元が
存在する。
明する。第１図において、１がＲＯＭ、２がＲＡＭ、３
がｃｐＵを夫々示す。ＲＯＭ １は、プログラムの命令
が書込まれたメモリー領域４と、データ変換用の第１の
テーブルが書込まれたメモリー領域５と、第２のテーブ
ルが書込まれたメモリー領域６とを有している。原始多
項式が例えばＧＦ（２６）上の（Ｐ （ｘ）−ｘ’＋
ｘ ＋ １ ）の場合には、原始多項式の根をαとする
と、α０からα６２までの（２６−１＝６３）個の元が
存在する。
ＲＯＭ １のメモリー領域５のテーブルは、第２図に示
すように、ｎ〜（ｎ＋６３）のアドレスを有し、ベクト
ル表現されたＧＦ（２６）上の元α１がこのアドレスと
して供給され、その指数ｉをデータとして出力するもの
である。α１のベクトル表現を（α−ｏｏｏｏｏｏｏｉ
から１ずつ増加する順番に直すと、（α１．α６．α２
．・・・、α５９．α５７．α５８）となる。ＲＯＭ
１として、８ビット単位のものを用いているので、テー
ブル中のデータは、８ビツトされ、各々の上位の２ビツ
トが全て０とされておシ、α１のベクトル表現も６ビノ
トの上位に０が２ビツト伺”加された８ビットとされる
。また、α１が０となるゼロ元と対応するアドレスｎに
は、データが引込壕れていない。
すように、ｎ〜（ｎ＋６３）のアドレスを有し、ベクト
ル表現されたＧＦ（２６）上の元α１がこのアドレスと
して供給され、その指数ｉをデータとして出力するもの
である。α１のベクトル表現を（α−ｏｏｏｏｏｏｏｉ
から１ずつ増加する順番に直すと、（α１．α６．α２
．・・・、α５９．α５７．α５８）となる。ＲＯＭ
１として、８ビット単位のものを用いているので、テー
ブル中のデータは、８ビツトされ、各々の上位の２ビツ
トが全て０とされておシ、α１のベクトル表現も６ビノ
トの上位に０が２ビツト伺”加された８ビットとされる
。また、α１が０となるゼロ元と対応するアドレスｎに
は、データが引込壕れていない。
ＲＯＭ １のメモリー領域６のテーブルは、第３図に示
すように、 Ｉｎ〜（ｍ ＋ ６３ ）のアドレスを有
し、Ｏ〜６２の指数１がこのアドレスとして供給され、
（χ１をデータとして出力するものである。このデータ
は、α１のベクトル表現で６ビツトの上位に２ビツトが
付加されたものである。アドレス（ｍ＋６３）は、（α
−α）となるので、このアドレスは、実際には、使用
されない。
すように、 Ｉｎ〜（ｍ ＋ ６３ ）のアドレスを有
し、Ｏ〜６２の指数１がこのアドレスとして供給され、
（χ１をデータとして出力するものである。このデータ
は、α１のベクトル表現で６ビツトの上位に２ビツトが
付加されたものである。アドレス（ｍ＋６３）は、（α
−α）となるので、このアドレスは、実際には、使用
されない。
ＣＰＵ ３には、制御部７とインデックスレジスタ８と
アキュムレータを含む演算部９とが設けられている。イ
ンデックスレジスタ８は、パス１０を介してＲＡＭ ２
と結合され、演算部９は、パス１２を介してＲＡＭ ２
と結合され゛ている。インデックスレジスタ８の内容は
、パス１１を介してＲＯＭ １のメモリー領域５及びメ
モリー領域６に対するアドレスとされると共に、パス・
１４を介して演算部９に供給される。ＲＯＭ １のメモ
リー領域５及びメモリー領域６から出力されるデータは
、パス１３を介して演算部９に供給される。制御部７ば
、 ＲＯＭ１のメモリー領域４から読出された命令を受
け取り、インデックスレジスタ８、演算部９及びパス１
０．１１，１２，１３．１４を制御するコントロール信
号を発生する。メモリー領域４には、図示せずも、アド
レスカウンタの出力が供給される。
アキュムレータを含む演算部９とが設けられている。イ
ンデックスレジスタ８は、パス１０を介してＲＡＭ ２
と結合され、演算部９は、パス１２を介してＲＡＭ ２
と結合され゛ている。インデックスレジスタ８の内容は
、パス１１を介してＲＯＭ １のメモリー領域５及びメ
モリー領域６に対するアドレスとされると共に、パス・
１４を介して演算部９に供給される。ＲＯＭ １のメモ
リー領域５及びメモリー領域６から出力されるデータは
、パス１３を介して演算部９に供給される。制御部７ば
、 ＲＯＭ１のメモリー領域４から読出された命令を受
け取り、インデックスレジスタ８、演算部９及びパス１
０．１１，１２，１３．１４を制御するコントロール信
号を発生する。メモリー領域４には、図示せずも、アド
レスカウンタの出力が供給される。
上述のこの発明の一実施例において、 ＧＦ（２６）上
の任意の２つの元α１及びαｊの乗算（αＩ ｘ ｃｔ
Ｊ ）を行なう時の動作について説明する。第４図では
、インデックスレジスタ８をＩｒ として表し、演算部
９のアキュムレータをＡＣＣとして表している。
の任意の２つの元α１及びαｊの乗算（αＩ ｘ ｃｔ
Ｊ ）を行なう時の動作について説明する。第４図では
、インデックスレジスタ８をＩｒ として表し、演算部
９のアキュムレータをＡＣＣとして表している。
最初に、ＲＡＭ２からα１のベクトル表現されたデータ
をインデックスレジスタ８にパス１０を介して転送する
。このインデックスレジスタ８に拡納されたαｉがゼロ
元かどうかが調べられる。ゼロ元の時には、乗算出力は
、当然にゼロであるから、パス１４を介してゼロ元を演
算部９のアキュムレータに転送し、演算動作が終了する
。
をインデックスレジスタ８にパス１０を介して転送する
。このインデックスレジスタ８に拡納されたαｉがゼロ
元かどうかが調べられる。ゼロ元の時には、乗算出力は
、当然にゼロであるから、パス１４を介してゼロ元を演
算部９のアキュムレータに転送し、演算動作が終了する
。
αｉがゼロ元でない時には、インデックスレジスタ８の
内容にｎが加算されたものがパス１１を介してＲＯＭ
１にアドレスとして供給され、メモリー領域５のテーブ
ルにより、ＲＯＭ１から指数１がアクセスされ、パス１
３を介して指数１が演算部９のアキュムレータに拡納さ
れる。
内容にｎが加算されたものがパス１１を介してＲＯＭ
１にアドレスとして供給され、メモリー領域５のテーブ
ルにより、ＲＯＭ１から指数１がアクセスされ、パス１
３を介して指数１が演算部９のアキュムレータに拡納さ
れる。
次に、 ＲＡＭ ２からαＪが読み出され、パス１０を
介してインデックスレジスタ８に拡納され、このαｊが
ゼロ元かどうかが調べられる。αｊがゼロ元の時には、
乗算出力が当然にゼロとなるので、ゼロ元がパス１４を
介して演算部９の、アキュムレータに拡納され、乗算動
作が終了する。
介してインデックスレジスタ８に拡納され、このαｊが
ゼロ元かどうかが調べられる。αｊがゼロ元の時には、
乗算出力が当然にゼロとなるので、ゼロ元がパス１４を
介して演算部９の、アキュムレータに拡納され、乗算動
作が終了する。
α４がゼロ元でない時には、インデックスレジスタ８の
内容にｎが加算されたものがパス１１を介してＲＯＭ
１のアドレスとして供給され、メモリー領域５のテーブ
ルによ、０．ＲＯＭ１から指数Ｊがアクセスされ、パス
１３を介して指数ｊが演算部９に供給される。演算部９
では、（１＋Ｊ）の加算が行などれ、加算結果が演算部
９のアキュムレータに拡納される。演算部９では１（１
＋Ｊ）の（ｍｏｄ、６３ ）の演算がなされ、この（ｉ
十ｊ）（ｍｏｄ、６３ ）の値がパス１４を通シイ：／
デツクスレジスタ８に拡納される。
内容にｎが加算されたものがパス１１を介してＲＯＭ
１のアドレスとして供給され、メモリー領域５のテーブ
ルによ、０．ＲＯＭ１から指数Ｊがアクセスされ、パス
１３を介して指数ｊが演算部９に供給される。演算部９
では、（１＋Ｊ）の加算が行などれ、加算結果が演算部
９のアキュムレータに拡納される。演算部９では１（１
＋Ｊ）の（ｍｏｄ、６３ ）の演算がなされ、この（ｉ
十ｊ）（ｍｏｄ、６３ ）の値がパス１４を通シイ：／
デツクスレジスタ８に拡納される。
このインデックスレジスタ８の内容にｍが加算されたも
のがパス１１を介してＲＯＭ １のアドレスとして供給
され、メモリー領域６のテーブルによ勺、αｊ＋Ｊのベ
クトル表現値がアクセスされ、パス１３を介して演算部
９のアキュムレータに拡納される。この（αｉ×αｊ）
のベクトル表現値が必要に応じてパス１２を介してＲＡ
Ｍ２に戻される。
のがパス１１を介してＲＯＭ １のアドレスとして供給
され、メモリー領域６のテーブルによ勺、αｊ＋Ｊのベ
クトル表現値がアクセスされ、パス１３を介して演算部
９のアキュムレータに拡納される。この（αｉ×αｊ）
のベクトル表現値が必要に応じてパス１２を介してＲＡ
Ｍ２に戻される。
この発明の一実施例において、ＧＦ（２’）上の任意の
２つの元α１及びαＪの除算（α１÷αｊ）を行なう時
の動作について、第５図を参照して説明する。
２つの元α１及びαＪの除算（α１÷αｊ）を行なう時
の動作について、第５図を参照して説明する。
最初ニ、ＲＡＭ２からαｌのベクトル表現されたデータ
をインデックスレジスタ８に、（ス１０を介シて転送す
る。このインデックスレジスタ８に拡納されたαｉがゼ
ロ元かどうかが調べられ、ゼロ元の時には、除算出力は
、当然に０であるから、ゼロ元がパス１４を介して演算
部９のアキュムレータに拡納される。
をインデックスレジスタ８に、（ス１０を介シて転送す
る。このインデックスレジスタ８に拡納されたαｉがゼ
ロ元かどうかが調べられ、ゼロ元の時には、除算出力は
、当然に０であるから、ゼロ元がパス１４を介して演算
部９のアキュムレータに拡納される。
αｉがゼロ元でない時には、インデックスレジスタ８の
内容にｎが加算されたものが・橿ス１１を介してＲＯＭ
１にアドレスとして供給され、メモリー領域５のテー
ブルにより、ＲＯＭ１から指数ｉがアクセスされ、パス
１３を介して指数ｉが演算部９のアキュムレータに拡納
される。
内容にｎが加算されたものが・橿ス１１を介してＲＯＭ
１にアドレスとして供給され、メモリー領域５のテー
ブルにより、ＲＯＭ１から指数ｉがアクセスされ、パス
１３を介して指数ｉが演算部９のアキュムレータに拡納
される。
次に、ＲＡＭ２からαＪが読み出され、・（ス１０を介
してインデックスレジスタ８に拡納され、このαｊがゼ
ロ元かどうかが調べられる。αｊがゼロ元の時には、除
算を行なうことができないので、異常なことを示すフラ
ッグ（イリーガルフラッグ）の発生がなされ、演算が終
了する。αｊがゼロ元でない時には、インデックスレジ
スタ８の内容にｎが加算されたものがパス１１を介して
ＲＯＭ １のアドレスとして供給され、メモリー領域５
のテーブルにより、ＲＯＭ１から指数ｊがアクセスされ
る。この指数ｊがパス１３を介して演算部９に供給され
、演算部９では、（ｔ−ｊ）の減算が行なわれ、減算結
果が゛演算部９のアキュムレータに拡納される。
してインデックスレジスタ８に拡納され、このαｊがゼ
ロ元かどうかが調べられる。αｊがゼロ元の時には、除
算を行なうことができないので、異常なことを示すフラ
ッグ（イリーガルフラッグ）の発生がなされ、演算が終
了する。αｊがゼロ元でない時には、インデックスレジ
スタ８の内容にｎが加算されたものがパス１１を介して
ＲＯＭ １のアドレスとして供給され、メモリー領域５
のテーブルにより、ＲＯＭ１から指数ｊがアクセスされ
る。この指数ｊがパス１３を介して演算部９に供給され
、演算部９では、（ｔ−ｊ）の減算が行なわれ、減算結
果が゛演算部９のアキュムレータに拡納される。
この（ｉ−ｊ）の演算出力は、（ｍｏｄ、６３ ）の形
式トされ、コノ（ｉ ｊ ） （ｍｏｄ、６３ ）の値
が７ミス１４を介してインデックスレジスタ８に拡納さ
れる。
式トされ、コノ（ｉ ｊ ） （ｍｏｄ、６３ ）の値
が７ミス１４を介してインデックスレジスタ８に拡納さ
れる。
このインデックスレジスタ８の内容にｍが加算されたも
のがパス１１を介してＲＯＭ １のアドレスとして供給
され、メモリー領域６のテーブルにより、αｉ−ｊ の
ベクトル表現値がアクセスされ、・（ス１３を介して演
算部９のアキュムレータに拡納される。この（αｉ÷α
ｊ）のベクトル表現値が必要に応じてパス１２を介して
ＲＡＭ２に戻される。
のがパス１１を介してＲＯＭ １のアドレスとして供給
され、メモリー領域６のテーブルにより、αｉ−ｊ の
ベクトル表現値がアクセスされ、・（ス１３を介して演
算部９のアキュムレータに拡納される。この（αｉ÷α
ｊ）のベクトル表現値が必要に応じてパス１２を介して
ＲＡＭ２に戻される。
上述のこの発明が適用された有限体の演算回路は、エラ
ー訂正符号例えばリードソロモン符号の復号器に使用さ
れる。このエラー訂正符号は、ディジタルオーディオデ
ィスクの再生信号中に含まれるサブコーディング信号に
関して用いられる。
ー訂正符号例えばリードソロモン符号の復号器に使用さ
れる。このエラー訂正符号は、ディジタルオーディオデ
ィスクの再生信号中に含まれるサブコーディング信号に
関して用いられる。
第６図は、光学式のディジタルオーディオディスク（い
わゆるコンパクトディスク）の再生回路の構成を示し、
２１で示す入力端子にディスクから光学ヘッドにより読
み取られた再生信号がＥＦＭ復調回路２２に供給される
。ディスクに記録されているディジタル信号は、 ＥＦ
Ｍ変調されている。
わゆるコンパクトディスク）の再生回路の構成を示し、
２１で示す入力端子にディスクから光学ヘッドにより読
み取られた再生信号がＥＦＭ復調回路２２に供給される
。ディスクに記録されているディジタル信号は、 ＥＦ
Ｍ変調されている。
ＥＦＭ変調は、８ビットのデータを１４ビツトの好まし
い（即ち、変調された信号の最小反転時間が長く、その
低域成分が少なくなるような１４ビツト）パターンにブ
ロック変換する方法である。
い（即ち、変調された信号の最小反転時間が長く、その
低域成分が少なくなるような１４ビツト）パターンにブ
ロック変換する方法である。
ＥＦＭ 復調回路２２で８ビツトのデータに戻されたデ
ィジタルオーディオ信号がエラー訂正回路２３に供給さ
れ、エラー訂正がなされる。このエラー訂正回路２３か
ら出力されるステレオオーディオ信号の一方のチャンネ
ルのディジタルオーディオ信号がＤ／Ａコンバータ２４
に供給され、アナログ信号に変換され、ローパフ、フィ
ルタ２５を介して出力端子２６に取り出される。エラー
訂正回路２３から出力される他方のチャンネルのディジ
タルオーディオ信号がＤ／Ａコンバータ２γに供給され
、アナログ信号に変換され、ローパスフィルタ２８を介
して出力端子２９に取り出される。
ィジタルオーディオ信号がエラー訂正回路２３に供給さ
れ、エラー訂正がなされる。このエラー訂正回路２３か
ら出力されるステレオオーディオ信号の一方のチャンネ
ルのディジタルオーディオ信号がＤ／Ａコンバータ２４
に供給され、アナログ信号に変換され、ローパフ、フィ
ルタ２５を介して出力端子２６に取り出される。エラー
訂正回路２３から出力される他方のチャンネルのディジ
タルオーディオ信号がＤ／Ａコンバータ２γに供給され
、アナログ信号に変換され、ローパスフィルタ２８を介
して出力端子２９に取り出される。
ディスクからの再生信号中には、ステレオオーディオ化
）以外にサブコーディング信号と称される制御用又は表
示用のディジタル信号が含まれている。サブコーディン
グ信号は、記録データの１フレームごとに８ビツトずつ
含まれておシ、９８フレームを周期として繰シ返すもの
で、９８フレームごとの最初の２フレームにサブコーデ
ィング信号の同期信号が挿入され七いる。サブコーディ
ング信号の８ビツトは、（Ｐ、Ｑ、Ｒ，Ｓ、Ｔ。
）以外にサブコーディング信号と称される制御用又は表
示用のディジタル信号が含まれている。サブコーディン
グ信号は、記録データの１フレームごとに８ビツトずつ
含まれておシ、９８フレームを周期として繰シ返すもの
で、９８フレームごとの最初の２フレームにサブコーデ
ィング信号の同期信号が挿入され七いる。サブコーディ
ング信号の８ビツトは、（Ｐ、Ｑ、Ｒ，Ｓ、Ｔ。
Ｕ、Ｖ、Ｗ）と区別される。Ｐチャンネルは、ディスク
の音楽信号の記録区間及びポーズ区間を区別するための
ものである。Ｑチャンネルは、ディスクの音楽信号の夫
々に付されたミュージック番号、各音楽の中を更に分割
するインデックス、音楽の区間で増加し、ポーズ区間で
減少するタイムコード、ディスクのプログラム領域の最
初から順次変化するタイムコード、プリエンファシスの
有無などを示すコントロールビットなどからなるもので
ある。Ｑチャンネルに関しては、９８フレームのうちの
終端側の１６フレームにエラー検出用のＣＲＣコードが
挿入されている。Ｐチャンネル及びＱチャンネルのサブ
コーディング信号を用いて、指；・定さ１．れた音楽の
頭出しなどを行なうことが可能となる。
の音楽信号の記録区間及びポーズ区間を区別するための
ものである。Ｑチャンネルは、ディスクの音楽信号の夫
々に付されたミュージック番号、各音楽の中を更に分割
するインデックス、音楽の区間で増加し、ポーズ区間で
減少するタイムコード、ディスクのプログラム領域の最
初から順次変化するタイムコード、プリエンファシスの
有無などを示すコントロールビットなどからなるもので
ある。Ｑチャンネルに関しては、９８フレームのうちの
終端側の１６フレームにエラー検出用のＣＲＣコードが
挿入されている。Ｐチャンネル及びＱチャンネルのサブ
コーディング信号を用いて、指；・定さ１．れた音楽の
頭出しなどを行なうことが可能となる。
Ｒチャンネル〜Ｗチャンネルは、ディスクに記録されて
いる曲の作詞者２作曲者、その解説、詩などを表示した
シ、音声で解説するために用いられる。（８ビツト×９
８フレーム）のサブコーディング信号のうちでシンクパ
ターン及びＰチャンネル、Ｑチャンネルを除く、９６フ
レームのデータがパケットとされる。第７図に示すよう
に、（６Ｘ９６）ビットのパケットは、更に、２４シン
ボルずつの４個のパックに分割される。各パックの最初
のシンボルがコマンドであって、その次の１９シンボル
がデータであって、残シの４シンボルが各パックのエラ
ー訂正コードのパリティである。このコマンドは、３ビ
ツトのモードと３ビツトのアイテムからなる６ビツトの
ものである。
いる曲の作詞者２作曲者、その解説、詩などを表示した
シ、音声で解説するために用いられる。（８ビツト×９
８フレーム）のサブコーディング信号のうちでシンクパ
ターン及びＰチャンネル、Ｑチャンネルを除く、９６フ
レームのデータがパケットとされる。第７図に示すよう
に、（６Ｘ９６）ビットのパケットは、更に、２４シン
ボルずつの４個のパックに分割される。各パックの最初
のシンボルがコマンドであって、その次の１９シンボル
がデータであって、残シの４シンボルが各パックのエラ
ー訂正コードのパリティである。このコマンドは、３ビ
ツトのモードと３ビツトのアイテムからなる６ビツトの
ものである。
モードの３ビツトによって、データの種類（グラフィッ
クデータ、静止画データ、サウンドデータなど）が示さ
れ、アイテムの３ビツトによって、各モードのよシ細か
な動作モードの情報が表わされる。
クデータ、静止画データ、サウンドデータなど）が示さ
れ、アイテムの３ビツトによって、各モードのよシ細か
な動作モードの情報が表わされる。
上述のザブコーディング信号がＥＦＭ復調回路２２によ
シ分離され、バッファメモリ３０に貯えられ、Ｒ〜Ｗチ
ャンネルのサブコーディング信号がエラー訂正回路３１
によシェラ−訂正される。
シ分離され、バッファメモリ３０に貯えられ、Ｒ〜Ｗチ
ャンネルのサブコーディング信号がエラー訂正回路３１
によシェラ−訂正される。
サブコーディング信号のうちでＰチャンネル及びＱチャ
ンネルのデータは、図示せずも、システムコントローラ
に供給される。エラー訂正回路３１から出力されるＲ〜
Ｗチャンネルのサブコーディング信号は、グラフィック
データ又は静止画データの場合に、バッファメモリ３２
に書込まれ、バッファメモリ３２から読出されたデータ
が表示制御回路３３に供給され、ＣＲＴディスプレイな
どの表示装置３４に表示される。また、Ｒ〜Ｗチャンネ
ルのザブコーディング信号がサウンドデータの場合に、
Ｄ／Ａコンバータ３５及びローパスフィルタ３６を介し
て出力端子３γに取９出される。
ンネルのデータは、図示せずも、システムコントローラ
に供給される。エラー訂正回路３１から出力されるＲ〜
Ｗチャンネルのサブコーディング信号は、グラフィック
データ又は静止画データの場合に、バッファメモリ３２
に書込まれ、バッファメモリ３２から読出されたデータ
が表示制御回路３３に供給され、ＣＲＴディスプレイな
どの表示装置３４に表示される。また、Ｒ〜Ｗチャンネ
ルのザブコーディング信号がサウンドデータの場合に、
Ｄ／Ａコンバータ３５及びローパスフィルタ３６を介し
て出力端子３γに取９出される。
第８図Ａは、再生データ中のサブコーディング信号の／
ンポルクロツク（７゜３５ ＫＨｚ ）を示し、第８図
Ｂは入力シンボルを示す。エラー訂正回路３１では、第
８図Ｃに示すように、１パツクずつエラー訂正がなされ
、このエラー訂正動作中に既に復号されたパックが第８
図りに示すように出力される。
ンポルクロツク（７゜３５ ＫＨｚ ）を示し、第８図
Ｂは入力シンボルを示す。エラー訂正回路３１では、第
８図Ｃに示すように、１パツクずつエラー訂正がなされ
、このエラー訂正動作中に既に復号されたパックが第８
図りに示すように出力される。
エラー訂正回路３１は、第９図に示すように、ＣＰＵ４
．１と、プログラムが書き込まれているＲＯＭ４２と、
ワークエリア用のＲＡＭ ４３とを有している。エラー
訂正回路３１は、 ＲＡＭ ４３にバッファメモリ３０
から１パツクの２４シンボルが書込まれる入力動作と、
ＲＡＭ４３から読出されたデータを用いてシンドローム
の演算、エラーロケーションの計算、エラー訂正を行な
うエラー訂正動作と、エラー訂正後のデータをＲＡＭ
４３から出力する出力動作とがＣＰＵ ４１の制御のも
とでなされる。
．１と、プログラムが書き込まれているＲＯＭ４２と、
ワークエリア用のＲＡＭ ４３とを有している。エラー
訂正回路３１は、 ＲＡＭ ４３にバッファメモリ３０
から１パツクの２４シンボルが書込まれる入力動作と、
ＲＡＭ４３から読出されたデータを用いてシンドローム
の演算、エラーロケーションの計算、エラー訂正を行な
うエラー訂正動作と、エラー訂正後のデータをＲＡＭ
４３から出力する出力動作とがＣＰＵ ４１の制御のも
とでなされる。
（６Ｘ２４）ビットのパンクに対するエラー訂正符号と
して、（２４，２０）リードソロモン符号が用いられる
。このリードソロモン符号は、ＧＦ（２６）上で、原始
多項式が（Ｐ（ｘ）＝ Ｘ６−１− Ｘ ＋ １ ）の
ものである。パリティ検査行列Ｈｐ としてか用いられ
、１パツクのサブコーディング信号を行列表現したもの
■、とパリティ検査行列Ｈｐ とからシンドロームが演
算される。再生された１シンボルなＷ□ として表わす
と、シンドロームＳｏ、Ｓｌ、Ｓ２．Ｓ３は となる。但し、Σは、Σ を意味する。上式によ１＝＝
０ ９求められたシンドロームにより、エラーの太きさがチ
ェックされる。
して、（２４，２０）リードソロモン符号が用いられる
。このリードソロモン符号は、ＧＦ（２６）上で、原始
多項式が（Ｐ（ｘ）＝ Ｘ６−１− Ｘ ＋ １ ）の
ものである。パリティ検査行列Ｈｐ としてか用いられ
、１パツクのサブコーディング信号を行列表現したもの
■、とパリティ検査行列Ｈｐ とからシンドロームが演
算される。再生された１シンボルなＷ□ として表わす
と、シンドロームＳｏ、Ｓｌ、Ｓ２．Ｓ３は となる。但し、Σは、Σ を意味する。上式によ１＝＝
０ ９求められたシンドロームにより、エラーの太きさがチ
ェックされる。
エラー無しの時： Ｓｏ＝ ０ 、 Ｓ３＝ ０Ａ＝ｓ
＝ｃ４゜ １シンボルエラーの時：ＳＯ場０２Ｓ３〜０Ａ−Ｂ＝Ｃ
〜０ ２シンボルエラーの時：Ａ＝＋０．Ｂへｏ、ｃ萼０但し
、（Ａ＝ＳｏＳ、＋ Ｓ、”ｌ Ｅ３＝ｓ、ｓ２＋５０
Ｓ３１Ｃ＝ ５ＩＳ３＋ ３２）である。
＝ｃ４゜ １シンボルエラーの時：ＳＯ場０２Ｓ３〜０Ａ−Ｂ＝Ｃ
〜０ ２シンボルエラーの時：Ａ＝＋０．Ｂへｏ、ｃ萼０但し
、（Ａ＝ＳｏＳ、＋ Ｓ、”ｌ Ｅ３＝ｓ、ｓ２＋５０
Ｓ３１Ｃ＝ ５ＩＳ３＋ ３２）である。
上述の１シンボルエラーの時及び２シンボルエラーの時
の夫々の場合についてエラーロケーションがめられる。
の夫々の場合についてエラーロケーションがめられる。
１シンボルエラーの時（エラーロケーションをｉとする
）： α１−Ｓ、／Ｓ。
）： α１−Ｓ、／Ｓ。
ｅ、りＳ。
となり、ｉ−−１３ｏｇ （ｓ＋／ Ｓｏ ）となる。
２シンボルエラーの時（エラーロケーションなｉ。
ｊとする）：
αｉ ＝Ｄ／Ｘ
αｊ ＝Ｄ／Ｙ
ｅｉ−８ｏ／Ｙ＋Ｓ１／Ｄ
ｅ、＝凡／Ｘ＋Ｓ１／Ｄ
但し、Ｄ＝Ｂ／Ａである。Ｘ、Ｙは、Ｅ＝Ｃ／Ａとして
、（Ｄ２／Ｅ−’）Ｘ）としてＸをめ、（但し、Ｄ２／
Ｅ二ａ−”＋ａａ、 Ｘ＝１ ＋ａａ： ａ＝１〜２３
） ＋Ｙは、Ｙ−Ｄ２／Ｅ＋Ｘと請求メル。
、（Ｄ２／Ｅ−’）Ｘ）としてＸをめ、（但し、Ｄ２／
Ｅ二ａ−”＋ａａ、 Ｘ＝１ ＋ａａ： ａ＝１〜２３
） ＋Ｙは、Ｙ−Ｄ２／Ｅ＋Ｘと請求メル。
１シンボルエラー及び２シンボルエラーともに、訂正は
、再生されたエラーシンボルにめられたエラーパターン
を（ｍｏｄ、２ ）の加算を行なえば良い。
、再生されたエラーシンボルにめられたエラーパターン
を（ｍｏｄ、２ ）の加算を行なえば良い。
上述のエラー訂正動作時に、この発明による有限体の演
算回路が適用される。特に、エラー状態を調べる時や、
エラーパターンを計算する時に、ベクトル表現されたＧ
Ｆ（２ｊ）上の元の乗算及び除算がなされるので、この
発明を適用して好適である。ディジタルディスクのサブ
コーディング信号は、データ伝送レートがメインチャン
ネルのデータと比べて遅く、ザブコーディング信号のエ
ラー訂正回路３１は、この発明を適用することによシ、
汎用マイクロコンピュータを用いて構成することが可能
となる。
算回路が適用される。特に、エラー状態を調べる時や、
エラーパターンを計算する時に、ベクトル表現されたＧ
Ｆ（２ｊ）上の元の乗算及び除算がなされるので、この
発明を適用して好適である。ディジタルディスクのサブ
コーディング信号は、データ伝送レートがメインチャン
ネルのデータと比べて遅く、ザブコーディング信号のエ
ラー訂正回路３１は、この発明を適用することによシ、
汎用マイクロコンピュータを用いて構成することが可能
となる。
「発明の効果」
この発明に依れば、有限体上の元のベクトル表現のまま
で、２つの任意の元の乗算又は除算を行なうことができ
、ハードウェアとして汎用マイクロコンピュータを用い
ることができる。したがって、ハードウェアをローコス
トに実現することができる。
で、２つの任意の元の乗算又は除算を行なうことができ
、ハードウェアとして汎用マイクロコンピュータを用い
ることができる。したがって、ハードウェアをローコス
トに実現することができる。
第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの一実施例のテーブルの説明に用いる路線図
、第４図はこの一実施例の乗算動作の説明に用いるフロ
ーチャート、第５図はこの一実施例の除算動作の説明に
用いるフローチャート、第６図はこの発明を適用するこ
とができるディジタルオーディオディスクの再生回路の
ブロック図、第７図はディジタルオーディオディスクの
再生データの説明に用いる路線図、第８図及び第９図は
エラー訂正回路の説明に用いるタイムチャート及びブロ
ック図である。 １ ・・・・・・・ＲＯＭ、２・・・・・・・・・幻１
．Ｍ、３・・・・・・・・・ＣＰＵ。 ４．５．６ ・・・・・・・・メモリー領域、８・・・
−・・・・・・・インデックスレジスタ、９・・・・・
・・・演算部。 代理人 杉 浦 正 知 第１図 ｒ−一−−−−−−−−−−丁−１ ］ １ 第２図 第４図 第５図 第６図
第３図はこの一実施例のテーブルの説明に用いる路線図
、第４図はこの一実施例の乗算動作の説明に用いるフロ
ーチャート、第５図はこの一実施例の除算動作の説明に
用いるフローチャート、第６図はこの発明を適用するこ
とができるディジタルオーディオディスクの再生回路の
ブロック図、第７図はディジタルオーディオディスクの
再生データの説明に用いる路線図、第８図及び第９図は
エラー訂正回路の説明に用いるタイムチャート及びブロ
ック図である。 １ ・・・・・・・ＲＯＭ、２・・・・・・・・・幻１
．Ｍ、３・・・・・・・・・ＣＰＵ。 ４．５．６ ・・・・・・・・メモリー領域、８・・・
−・・・・・・・インデックスレジスタ、９・・・・・
・・・演算部。 代理人 杉 浦 正 知 第１図 ｒ−一−−−−−−−−−−丁−１ ］ １ 第２図 第４図 第５図 第６図
Claims (1)
- 有限体上の２つの元α１及びαｊ（但し、αは、上記有
限体の原始多項式の根）の乗算又は除算を行なうように
した有限体の演算回路において、上記有限体の元からそ
の指数を発生するための第１のテーブルと、」１記指数
から上記有限体の元を発生するための第２のテーブルと
、上記指数の加減算を行なう２進演算器と、上記第１及
び第２のテーブルによりなされるデータ変換及び上記２
進演算器の動作をプログラム制御する制御部とを備えた
有限体の演算回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015704A JPS60160729A (ja) | 1984-01-31 | 1984-01-31 | 有限体の演算回路 |
| AT85900742T ATE98030T1 (de) | 1984-01-21 | 1985-01-18 | Verfahren und schaltung zur dekodierung von fehlercode-daten. |
| EP85900742A EP0169908B1 (en) | 1984-01-21 | 1985-01-18 | Method and circuit for decoding error coded data |
| PCT/JP1985/000017 WO1985003371A1 (en) | 1984-01-21 | 1985-01-18 | Circuit for calculating finite fields |
| AU38804/85A AU577089B2 (en) | 1984-01-21 | 1985-01-18 | Circuit for calculating finite fields |
| US06/776,202 US4800515A (en) | 1984-01-21 | 1985-01-18 | Circuit for operating finite fields |
| DE3587670T DE3587670T2 (de) | 1984-01-21 | 1985-01-18 | Verfahren und schaltung zur dekodierung von fehlercode-daten. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015704A JPS60160729A (ja) | 1984-01-31 | 1984-01-31 | 有限体の演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160729A true JPS60160729A (ja) | 1985-08-22 |
Family
ID=11896153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015704A Pending JPS60160729A (ja) | 1984-01-21 | 1984-01-31 | 有限体の演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386922A (ja) * | 1986-09-30 | 1988-04-18 | Victor Co Of Japan Ltd | 符号エラ−訂正装置 |
| JPS63132532A (ja) * | 1986-11-25 | 1988-06-04 | Ricoh Co Ltd | 拡張ガロア体上の多項式除算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155667A (en) * | 1981-03-23 | 1982-09-25 | Sony Corp | Arithmetic circuit of galois matter |
-
1984
- 1984-01-31 JP JP59015704A patent/JPS60160729A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155667A (en) * | 1981-03-23 | 1982-09-25 | Sony Corp | Arithmetic circuit of galois matter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386922A (ja) * | 1986-09-30 | 1988-04-18 | Victor Co Of Japan Ltd | 符号エラ−訂正装置 |
| JPS63132532A (ja) * | 1986-11-25 | 1988-06-04 | Ricoh Co Ltd | 拡張ガロア体上の多項式除算回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4680764A (en) | Method and apparatus for transmitting digital data | |
| AU610078B2 (en) | Method and apparatus for error correction | |
| JPS638651B2 (ja) | ||
| JPH04222029A (ja) | エラー訂正方法 | |
| JPH10107649A (ja) | 符号誤り訂正／検出デコーダ | |
| WO1985003371A1 (en) | Circuit for calculating finite fields | |
| EP0472415B1 (en) | Error correction encoding apparatus | |
| JPS60160729A (ja) | 有限体の演算回路 | |
| TW200419339A (en) | Method for generating error detection codes | |
| KR920010184B1 (ko) | 유한체(有限體)의 연산회로 | |
| JP2605270B2 (ja) | エラー訂正及びチエツク装置 | |
| JP3302896B2 (ja) | 誤り訂正回路及びこれを用いたディスク再生装置及びｃｄ−ｒｏｍドライブ | |
| JPS59152749A (ja) | エラ−訂正符号化方法 | |
| JPS59172853A (ja) | エラ−訂正装置 | |
| JP2647646B2 (ja) | 誤り訂正方法 | |
| KR100215807B1 (ko) | 디지탈 신호의 에러 정정 장치 및 방법 | |
| JPS5984317A (ja) | 再生装置 | |
| JPS6055565A (ja) | エラ−訂正回路 | |
| JPH08273307A (ja) | 符号装置及び復号装置 | |
| JPS63298777A (ja) | エラ−検出訂正方式 | |
| JP2561236B2 (ja) | 誤り訂正装置 | |
| JPS63255876A (ja) | 符号誤り検出方法 | |
| JPH0550067B2 (ja) | ||
| JPH0629953A (ja) | エラー検出回路 | |
| JPH0544750B2 (ja) |