KR890012313A - 반도체 기억장치 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 적용된 가상기억방식을 채택하는 메모리관리장치가 형성된 반도체기판의 일예를 도시한 평면도.
제 2 도는 본 발명이 적용된 메모리시스템의 구성도.
제 3 도는 본 발명이 적용된 어드레스변환버퍼를 포함하는 메모리장치의 일예를 도시한 블럭도.
제 4 도는 제 3 도에 도시한 어드레스변환버퍼의 패리티전달회로 및 패리티검사회로의 일예를 도시한 회로도.
Claims (10)
- 다수의 워드선, 다수의 상보 데이터선과 대응하는 워드선 및 대응하는 상보데이터선에 각각 결합된 다수의 메모리셀(MC)로 구성되며, 상기 각각의 워드선이 다수의 비트 데이타를 유지하는 제 1 의 메모리셀, 상기 데이타가 정상인가 아닌가를 나타내는 데이타를 유지하는 제 2 의 메모리셀, 상기 데이타에 대해서 패리티데이타를 유지하는 제 3 의 메모리셀, 상기 제 2 의 메모리셀 내의 데이타가 변화되었는가의 여부를 판정하기 위한 데이타를 유지하는 제 4 의 메모리셀에 결합된 메모리어레이, 상기 다수의 워드선이 결합되고, 공급된 어드레스신호에 따라서 하나의 워드선을 선택하는 선택수단, 상기 선택수단에 의해 선택된 하나의 워드선에 결합된 상기 메모리셀대에 유지된 데이타가 공급되고, 공급된 상기 제2 및 제 4 의 메모리셀내에 유지된 각각의 데이타의 내용이 서로 일치하는가의 여부를 판단하여 그 판단결과를 출력하는 검사수단, 상기 제 1 의 메모리셀내의 데이타와 상기 제 2 의 메모리 셀내의 데이타가 검사수단을 거쳐서 공급되고, 상기 검사수단에서 일치신호를 받으면 상기 제 1 의 메모리셀내의 데이타와 상기 제 2 의 메모리셀내의 데이타를 출력하는 출력수단을 포함하는 반도체기억장치.
- 특허청구의 범위 제 1 항에 있어서, 상기 검사수단(14)은 패리티전달회로(16)과 패리티검사회로(17)을 포함하는 반도체기억장치.
- 특허청구의 범위 제 2 항에 있어서, 상기 패리티전달회로(16)은 다수의 배타논리합회로(EO1,EO2)를 포함하는 반도체기억장치.
- 특허청구의 범위 제 2 항에 있어서, 상기 패리티검사회로(17)은 다수의 배타적논리합회로(EO3∼EO9)와 적어도 하나의 인버터회로(N1)을 포함하는 반도체기억장치.
- 특허청구의 범위 제 1 항에 있어서, 상기 각각의 메모리셀은 스테이틱형 메모리셀인 반도체기억장치.
- CUP, 상기 CUP에 결합된 캐시메모리수단(2)와 상기 CPU 및 캐시메모리수단에 결합된 메모리관리장치(1)을 갖는 하나의 반도체기판상에 형성된 마이크로컴퓨터에 있어서, 상기 메모리관리장치(1)은 다수의 워드선, 다수의 상보데이타선과 대응하는 워드선 및 대응하는 상보데이터선에 각각 결합된 다수의 메모리셀(MC)로 구성되며 상기 각각의 워드선이 다수의 비트데이타를 유지하는 제 1 의 메모리셀, 상기 데이타가 정상인가 아닌가를 나타내는 데이타를 유지하는 제 2 의 메모리셀, 상기 데이타에 대해서 패리티데이타를 유지하는 제 3 의 메모리셀, 상기 제 2 의 메모리셀내의 데이타가 변화되었는가의 여부를 판정하기 위한 데이타를 유지하는 제 4 의 메모리셀에 결합되어 있는 메모리어레이, 상기 다수의 워드선에 결합되고, 공급된 어드레스신호에 따라서 하나의 워드선을 선택하는 선택수단, 상기 선택수단에 의해 선택된 하나의 워드선에 결합된 상기 메모리셀내에 유지된 데이타가 공급되고, 공급된 상기 제2 및 제 4 의 메모리셀내에 유지된 각각의 데이타의 내용이 서로 일치하는 가의 여부를 판단하여 그 판단결과를 출력하는 검사수단, 상기 제 1 의 메모리셀내의 데이타와 상기 제 2 의 메모리셀내의 데이타가 검사수단을 거쳐서 공급되고, 상기 검사수단으로부터 일치신호를 받으면 상기 제 1 의 메모리셀내의 데이타와 상기 제 2 의 메모리셀내의 데이타를 출력하는 출력수단을 포함하는 마이크로컴퓨터.
- 특허청구의 범위 제 6 항 있어서, 상기 검사수단(14)는 패리티전달회로(16)과 패리티검사회로(17)을 포함하는 마이크로컴퓨터.
- 특허청구의 범위 제 7 항에 있어서, 상기 패리티전달회로(160)은 다수의 배타적 논리합회로(EO1,EO2)를 포함하는 마이크로컴퓨터.
- 특허청구의 범위 제 7 항에 있어서, 상기 패리티검사회로(17)은 다수의 배타논리합회로(EO3∼EO9)와 적어도 하나의 인버터회로(N1)을 포함하는 마이크로컴퓨터.
- 특허청구의 범위 제 6 항에 있어서, 상기 각각의 메모리셀은 스테이틱형 메모리셀인 마이크로컴퓨터.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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