KR20240066156A - 디스플레이 장치 및 그 제조방법 - Google Patents

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김재식
김재익
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이준구
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Abstract

본 발명은 광 투과율이 향상된 디스플레이 장치 및 그 제조방법을 위하여, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역 상에 배치된 제1 화소전극 및 상기 제2 영역 상에 배치된 제2 화소전극, 상기 제1 화소전극 상에 배치된 제1 중간층 및 상기 제2 화소전극 상에 배치된 제2 중간층, 상기 제1 중간층을 사이에 두고 상기 제1 화소전극과 대향하여 배치되며, 제1 투과율을 갖는 제1 대향전극 및 상기 제2 중간층을 사이에 두고 상기 제2 화소전극과 대향하여 배치되며, 상기 제1 투과율 보다 낮은 제2 투과율을 갖는 제2 대향전극을 구비하는, 디스플레이 장치 및 그 제조방법을 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and manufacturing the same}
본 발명은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 광 투과율이 향상된 디스플레이 장치 및 그 제조방법에 관한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드들을 형성하고, 유기발광다이오드들이 스스로 빛을 발광하여 작동한다. 이러한 유기발광 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
유기발광 디스플레이 장치는 화소전극과 대향전극 그리고 이들 사이에 개재되는 유기발광층을 포함하는 유기발광다이오드(OLED)를 구비한다. 유기발광다이오드의 화소전극과 대향전극은 다양한 방식으로 형성될 수 있으며, 예컨대 메탈 마스크를 이용한 증착 공정, 잉크젯법 등이 사용될 수 있다.
그러나 이러한 종래의 디스플레이 장치에서, 메탈 마스크를 이용하여 대향전극을 형성하는 경우 패널 전면에 동일한 두께의 대향전극을 형성할 수 있는데, 풀 스크린 디스플레이(Full Screen Display)를 구현하기 위해 표시영역 일부에 대향전극을 선택적으로 형성할 수 없다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 패널 일부에 선택적으로 대향전극을 형성하면서 동시에 광 투과율이 향상된, 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상에 배치된 제1 화소전극 및 상기 제2 영역 상에 배치된 제2 화소전극; 상기 제1 화소전극 상에 배치된 제1 중간층 및 상기 제2 화소전극 상에 배치된 제2 중간층; 상기 제1 중간층을 사이에 두고 상기 제1 화소전극과 대향하여 배치되며, 제1 투과율을 갖는 제1 대향전극; 및 상기 제2 중간층을 사이에 두고 상기 제2 화소전극과 대향하여 배치되며, 상기 제1 투과율 보다 낮은 제2 투과율을 갖는 제2 대향전극;을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 제1 대향전극은 투광성 도전 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 투광성 도전 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제2 대향전극은 반사형 도전 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 화소전극은 투광성 도전 물질을 포함하며, 상기 제1 화소전극의 투과율은 상기 제2 화소전극의 투과율보다 클 수 있다.
본 실시예에 따르면, 상기 제2 대향전극은 상기 제2 영역에만 배치될 수 있다.
본 실시예에 따르면, 상기 제1 대향전극은 상기 제1 영역 및 상기 제2 영역에 걸쳐 배치되며, 상기 제2 대향전극의 적어도 일부와 컨택할 수 있다.
본 실시예에 따르면, 상기 제1 대향전극의 적어도 일부는 상기 제2 대향전극 상에 배치될 수 있다.
본 실시예에 따르면, 상기 제1 중간층과 상기 제1 대향전극 사이 및 상기 제2 중간층과 상기 제2 대향전극 사이에 걸쳐 개재된 제3 대향전극을 더 구비할 수 있다.
본 실시예에 따르면, 상기 제3 대향전극은 상기 제1 대향전극과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 대향전극 및 상기 제2 대향전극은 상기 제3 대향전극 상에 직접 배치될 수 있다.
본 실시예에 따르면, 상기 제1 영역에 투과창을 더 구비할 수 있다.
본 실시예에 따르면, 상기 제1 중간층 및 상기 제1 대향전극 사이에 배치된 발액층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 발액층은 표면 에너지가 20 mJ/m2 이하인 발액성 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 발액성 물질은 불소계, 과불소계 및 자가조립단층막(SAM, Self Assembled Monolayer) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 다른 관점에 따르면, 제1 영역 및 제2 영역을 포함하는 기판을 준비하는 단계; 상기 제1 영역 상에 제1 화소전극 및 상기 제2 영역 상에 제2 화소전극을 형성하는 단계; 상기 제1 화소전극 상에 제1 중간층 및 상기 제2 화소전극 상에 제2 중간층을 형성하는 단계; 상기 제1 중간층 상에 발액성 물질을 포함하는 발액층을 형성하는 단계; 상기 제2 중간층 상에 상기 제2 중간층을 사이에 두고 상기 제2 화소전극과 대향하며, 제2 투과율을 갖는 제2 대향전극을 형성하는 단계; 및 상기 발액층 상에 상기 제1 중간층을 사이에 두고 상기 제1 화소전극과 대향하며, 상기 제2 투과율 보다 높은 제1 투과율을 갖는 제1 대향전극을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조방법이 제공된다.
본 실시예에 따르면, 상기 제1 대향전극은 투광성 도전 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제2 대향전극은 반사형 도전 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 발액층을 형성하는 단계 이전에, 상기 제1 중간층 및 상기 제2 중간층 상에 제3 대향전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 발액층은 표면 에너지가 20 mJ/m2 이하인 발액성 물질을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 광 투과율이 향상된 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 2는 도 1의 디스플레이 장치(1)의 단면을 개략적으로 도시한 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치(1)에 포함될 수 있는 화소의 등가회로도들이다.
도 5는 본 발명의 일 실시예에 따른 화소의 화소회로를 개략적으로 나타낸 배치도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 터치 유닛을 개략적으로 도시하는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 디스플레이 장치의 제1 화소전극 및 제2 화소전극의 구조를 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 17은 금속이 발액층에 응집해 있는 모습을 도시한 도면이다.
도 18은 (a) 기판 및 (b) 발액층에 금속 전극을 형성한 경우의 투명도를 비교하기 위해 도시한 도면이다.
도 19는 실시예, 비교예 1 및 비교예 2의 파장에 따른 투과율 그래프를 나타낸 도면이다.
도 20은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 사시도이다.
도 21은 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법의 흐름을 도시한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치(1)는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다.
도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은, 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 또한, 도 1의 디스플레이 장치(1)는 플랫한 형태의 평판 디스플레이 장치를 도시하나, 디스플레이 장치(1)는 플렉서블, 폴더블, 롤러블 디스플레이 장치 등 다양한 형태로 구현될 수 있음은 물론이다.
도 2는 도 1의 디스플레이 장치(1)의 단면을 개략적으로 도시한 단면도이다. 도 2는 디스플레이 장치(1)를 구성하는 기능성 패널 및/또는 기능성 유닛들의 적층관계를 설명하기 위해 단순하게 도시되었다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 디스플레이 유닛(DU)(즉, 디스플레이층), 터치 유닛(TU), 편광 유닛(PU) 및 윈도우 유닛(WU)을 포함할 수 있다. 디스플레이 유닛(DU), 터치 유닛(TU), 편광 유닛(PU) 및 윈도우 유닛(WU) 중 적어도 일부의 구성들은 연속공정에 의해 형성되거나, 적어도 일부의 구성들은 접착부재를 통해 서로 결합될 수 있다. 도 2에는 접착부재로써 광학 투명 접착부재(OCA)가 예시적으로 도시되었다. 이하에서 설명되는 접착부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 본 발명의 일 실시예에서 편광 유닛(PU) 및 윈도우 유닛(WU)은 다른 구성으로 대체되거나 생략될 수 있다.
터치 유닛(TU)은 디스플레이 유닛(DU)에 직접 배치된다. 본 명세서에서 "B의 구성이 A의 구성 상에 직접 배치된다"는 것은 A의 구성과 B의 구성 사이에 별도의 접착층/접착부재가 배치되지 않는 것을 의미한다. B 구성은 A 구성이 형성된 이후에 A구성이 제공하는 베이스면 상에 연속공정을 통해 형성된다.
디스플레이 유닛(DU)과 디스플레이 유닛(DU) 상에 직접 배치된 터치 유닛(TU)을 포함하여 디스플레이 패널(DP)로 정의될 수 있다. 일 실시예로, 도 2와 같이 디스플레이 패널(DP)과 편광 유닛(PU) 사이, 편광 유닛(PU)과 윈도우 유닛(WU) 사이 각각에 광학 투명 접착부재(OCA)가 배치될 수 있다.
디스플레이 유닛(DU)은 이미지를 생성하고, 터치 유닛(TU)은 외부입력(예컨대, 터치 이벤트)의 좌표정보를 획득한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 디스플레이 패널(DP)은 디스플레이 유닛(DU)의 하면에 배치된 보호부재를 더 포함할 수 있다. 보호부재와 디스플레이 유닛(DU)은 접착부재를 통해 결합될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 유닛(DU)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 디스플레이 유닛(DU)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 디스플레이 유닛(DU)은 유기발광 표시패널로 설명된다.
편광 유닛(PU)은 윈도우 유닛(WU)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 편광 유닛(PU)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고,
Figure pat00001
/2 위상지연자 및/또는
Figure pat00002
/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 편광 유닛(PU)의 베이스층으로 정의될 수 있다. 도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 3을 참조하면, 각 화소(P)는 스캔라인(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(Td), 스위칭 박막트랜지스터(Ts) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(Ts)는 스캔라인(SL) 및 데이터선(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(Td)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(Ts) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(Ts)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(Td)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 4에 도시된 바와 같이, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다. 도 4에서는 1개의 스토리지 커패시터를 포함한 것으로 도시하였으나, 화소회로(PC)는 2개 이상의 스토리지 커패시터를 포함할 수도 있다.
도 4를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호선(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
도 4에서는 화소(P)가 신호선(SL, SL-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호선(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압선(VL)과 구동전압선(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 메인 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압선(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔선(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압선(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 메인 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
도 4에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔선(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 화소회로를 개략적으로 나타낸 배치도이다.
도 5를 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다.
반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다. 본 실시예에서, 반도체층(1130)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로,　디스플레이 장치에서 박막 트랜지스터의　반도체층으로 이용될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 다른 실시예로, 반도체층(1130)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1 초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6) 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7) 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호선(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔선(SL), 이전 스캔선(SL-1), 발광 제어라인(EL) 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔선(SL)은 제1 방향(DR1)을 따라 연장될 수 있다. 스캔선(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔선(SL-1)은 제1 방향(DR1)을 따라 연장되되, 일부 영역들은 각각 제1 및 제2 초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔선(SL-1) 중 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2 초기화 게이트전극(G4, G7)일 수 있다.
발광 제어라인(EL)은 제1 방향(DR1)을 따라 연장된다. 발광 제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광 제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 스캔선(SL), 이전 스캔선(SL-1), 발광 제어라인(EL), 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 제1 방향(DR1)을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)이 되고 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압라인(HL)은 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압라인(HL)은 +5V의 정전압을 가질 수 있다. 전극전압라인(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 제2 방향(DR2)을 따라 연장되고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 제2 방향(DR2)에 교차하는 제1 방향(DR1)을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압라인(HL) 상에는 절연층(들)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173) 및 노드연결선(1174)이 배치될 수 있다.
데이터라인(DL)은 제2 방향(DR2)으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 제2 방향(DR2)으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압라인(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2 초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압라인(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압라인(VL)이 배치될 수 있다.
초기화전압라인(VL)은 제1 방향(DR1)으로 연장된다. 초기화전압라인(VL)은 초기화연결선(1173)을 통해 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다. 초기화전압라인(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
초기화전압라인(VL)은 유기발광다이오드(OLED, 도 7)의 화소전극(180)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극(180)은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극(180)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
도 5에서는 초기화전압라인(VL)이 화소전극(180)과 동일한 층 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압라인(VL)은 전극전압라인(HL)과 동일한 층 상에 배치될 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 터치 유닛을 개략적으로 도시하는 평면도이다.
도 6을 참조하면, 터치 유닛(TU)은 제1 감지전극들(IE1-1 내지 IE1-5), 제1 감지전극들(IE1-1 내지 IE1-5)에 연결된 제1 신호라인들(SL1-1 내지 SL1-5), 제2 감지전극들(IE2-1 내지 IE2-4) 및 제2 감지전극들(IE2-1 내지 IE2-4)에 연결된 제2 신호라인들(SL2-1 내지 SL2-4)을 포함할 수 있다.
본 실시예에 따른 터치 유닛(TU)은 제1 도전층으로부터 제1 감지전극들(IE1-1 내지 IE1-5)을 형성하고, 제2 도전층으로부터 제2 감지전극들(IE2-1 내지 IE2-4)을 형성한다. 도 6에서는 메쉬 형상의 제1 감지전극들(IE1-1 내지 IE1-5)과 제2 감지전극들(IE2-1 내지 IE2-4)을 예시적으로 도시하였다. 일 실시예로, 제1 감지전극들(IE1-1 내지 IE1-5)과 제2 감지전극들(IE2-1 내지 IE2-4)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제1 감지전극들(IE1-1 내지 IE1-5) 각각은 제1 센서부들(SP1) 및 제1 연결부들(CP1)을 포함한다. 제2 감지전극들(IE2-1 내지 IE2-4) 각각은 제2 센서부들(SP2) 및 제2 연결부들(CP2)을 포함한다. 제1 센서부들(SP1) 중 제1 전극의 양단에 배치된 2개 제1 센서부들은 중앙에 배치된 제1 센서부 대비 작은 크기, 예컨대 1/2 크기를 가질 수 있다. 제2 센서부들(SP2) 중 제2 전극의 양단에 배치된 2개 제2 센서부들은 중앙에 배치된 제2 센서부 대비 작은 크기, 예컨대 1/2 크기를 가질 수 있다.
도 6에서는 제1 감지전극들(IE1-1 내지 IE1-5)과 제2 감지전극들(IE2-1 내지 IE2-4)이 특정 형상의 패턴을 갖는 것을 도시하였으나, 그 형상은 제한되지 않는다. 일 실시예로, 도 6에서는 마름모 형상의 제1 센서부들(SP1)과 제2 센서부들(SP2)을 예시적으로 도시하였으나, 이에 제한되지 않고, 제1 센서부들(SP1)과 제2 센서부들(SP2)또 다른 다각형상을 가질 수 있다. 다른 실시예로, 제1 감지전극들(IE1-1 내지 IE1-5)과 제2 감지전극들(IE2-1 내지 IE2-4)은 센서부와 연결부의 구분이 없는 형상(예컨대 바 형상)을 가질 수 있다.
하나의 제1 감지전극 내에서 제1 센서부들(SP1)은 x방향을 따라 나열되고, 하나의 제2 감지전극 내에서 제2 센서부들(SP2)은 y방향을 따라 나열된다. 제1 연결부들(CP1) 각각은 인접한 제1 센서부들(SP1)을 연결하고, 제2 연결부들(CP2) 각각은 인접한 제2 센서부들(SP2)을 연결한다.
제1 신호라인들(SL1-1 내지 SL1-5)은 제1 감지전극들(IE1-1 내지 IE1-5)의 일단에 각각 연결된다. 제2 신호라인들(SL2-1 내지 SL2-4)은 제2 감지전극들(IE2-1 내지 IE2-4)의 양단에 연결된다. 다른 실시예로, 제1 신호라인들(SL1-1 내지 SL1-5) 역시 제1 감지전극들(IE1-1 내지 IE1-5)의 양단에 연결될 수 있다. 다른 실시예로, 제2 신호라인들(SL2-1 내지 SL2-4)은 제2 감지전극들(IE2-1 내지 IE2-4)의 일단에만 각각 연결될 수도 있다.
비교예로서, 제2 감지전극들(IE2-1 내지 IE2-4)의 일단에만 각각 연결된 제2 신호라인들(SL2-1 내지 SL2-4)을 포함하는 터치 유닛(TU)에 비해, 센싱 감도가 향상될 수 있다. 제2 감지전극들(IE2-1 내지 IE2-4)은 제1 감지전극들(IE1-1 내지 IE1-5) 대비 길이가 크기 때문에 검출신호(또는 송신신호)의 전압강하가 발생하고, 이에 따라 센싱 감도가 저하될 수 있다. 본 실시예에 따르면, 제2 감지전극들(IE2-1 내지 IE2-4)의 양단에 연결된 제2 신호라인들(SL2-1 내지 SL2-4)을 통해 검출신호(또는 전송신호)를 제공하므로, 검출신호(또는 송신신호)의 전압 강하을 방지하여 센싱 감도의 저하를 방지할 수 있다.
제1 신호라인들(SL1-1 내지 SL1-5) 및 제2 신호라인들(SL2-1 내지 SL2-4)은 라인부(SL-L)와 패드부(SL-P)를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이고, 도 8a 및 도 8b는 본 발명의 일 실시예에 따른 디스플레이 장치의 제1 화소전극 및 제2 화소전극의 구조를 도시한 도면이다.
도 7을 참조하면, 일 실시예에 따른 디스플레이 장치(1)는 제1 영역(1A) 및 제2 영역(2A)을 포함하는 기판(100), 제1 영역(1A) 상에 배치된 제1 화소전극(180) 및 제2 영역(2A) 상에 배치된 제2 화소전극(181), 제1 화소전극(180) 상에 배치된 제1 중간층(200) 및 제2 화소전극(181) 상에 배치된 제2 중간층(201), 제1 중간층(200)을 사이에 두고 제1 화소전극(180)과 대향하여 배치되며, 제1 투과율을 갖는 제1 대향전극(220) 및 제2 중간층(201)을 사이에 두고 제2 화소전극(181)과 대향하여 배치되며, 제1 투과율 보다 낮은 제2 투과율을 갖는 제2 대향전극(221)을 포함한다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelene n napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
일 실시예에 따른 기판(100)은 제1 영역(1A) 및 제2 영역(2A)을 포함할 수 있다. 제1 영역(1A)은 광을 투과할 수 있는 영역으로서, 제1 영역(1A) 상에는 제1 디스플레이부(10)가 배치될 수 있고, 제2 영역(2A)은 제1 영역(1A)에 비해 광 투과율이 낮은 영역으로써, 제2 디스플레이부(20)가 배치될 수 있다. 여기서 '투과율'이란, 광에 대한 투과율을 의미하며, 이때, 광은 유기발광다이오드(OLED) 발광에 의한 광, 외광, 적외선, 자외선, 가시광선 등 다양한 종류의 광을 포함할 수 있다.
버퍼층(110)은 기판(100) 상에 배치되어, 기판(100)의 상면을 평탄화하게 하고, 기판(100)으로부터 불순물이 유입되는 것을 차단하는 기능을 할 수 있다. 버퍼층(110)은 실리콘옥사이드(SiOX), 실리콘나이트라이드(SiNX) 및 실리콘옥시나이트라이드(SiOXNY) 중 적어도 하나를 포함할 수 있다.
버퍼층(110) 상에는 도 3의 화소회로(PC)가 배치될 수 있다. 전술한 것과 같이 화소회로(PC)는 박막트랜지스터(TFT) 및 스토리지 커패시터(미도시)를 포함할 수 있다. 박막트랜지스터(TFT)는 활성층(120), 게이트 전극(140), 소스 전극(160) 및/또는 드레인 전극(161)을 포함할 수 있다.
활성층(120)은 버퍼층(110) 상에 배치될 수 있다. 활성층(120)은 산화물반도체 및/또는 실리콘반도체를 포함할 수 있다. 활성층(120)이 산화물반도체로 형성되는 경우, 예컨대 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의　산화물을 포함할 수 있다. 예를 들어, 활성층(120)은 ITZO(InSnZnO) 활성층, IGZO(InGaZnO) 활성층 등일 수 있다. 활성층(120)이 실리콘반도체로 형성되는 경우, 예컨대 아모퍼스 실리콘(a-Si) 또는 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
활성층(120) 상에는 제1 절연층(130)을 사이에 두고 게이트 전극(140)이 배치될 수 있다. 예컨대, 게이트 전극(140)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 게이트 전극(140)은 게이트 전극(140)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다.
게이트 전극(140) 상에는 제2 절연층(150)을 사이에 두고 소스 전극(160) 및/또는 드레인 전극(161)이 배치될 수 있다. 소스 전극(160) 및/또는 드레인 전극(161)은 제2 절연층(150) 및 제1 절연층(130)에 형성된 컨택홀을 통해 활성층(120)과 전기적으로 연결될 수 있다.
다시 도 7을 참조하면, 제2 절연층(150) 상에는 제3 절연층(170)이 배치될 수 있다. 도 7에서 제3 절연층(170)은 단층으로 도시되나, 제3 절연층(170)은 다층으로 형성될 수 있다. 제3 절연층(170)은 박막트랜지스터(TFT)의 상면을 평탄화하게 하여, 유기발광다이오드(Organic Light-Emitting Diode, OLED)가 위치할 면을 평탄화하게 할 수 있다.
제3 절연층(170)은 예컨대, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 다른 실시예로, 제3 절연층(170)은 유기물질 및 무기물질을 포함할 수도 있다.
제3 절연층(170)의 제1 영역(1A) 상에는 제1 화소전극(180)이 배치될 수 있고, 제3 절연층(170)의 제2 영역(2A) 상에는 제2 화소전극(181)이 배치될 수도 있다. 제1 화소전극(180) 및 제2 화소전극(181)은 (반)투광성 전극 또는 반사 전극일 수 있다. 제1 화소전극(180) 및 제2 화소전극(181)은 제3 절연층(170)에 형성된 컨택홀을 통해 화소회로(PC)와 전기적으로 연결될 수 있다.
도 8a를 참조하면, 제1 화소전극(180)은 투광성 도전 물질을 포함하고, 투명 또는 반투명 전극층으로 구성될 수 있다. 이때, 투광성 도전 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있다.
또한, 도 8b를 참조하면, 제2 화소전극(181)은 제1 화소전극(180)과는 달리, 반사형 도전 물질을 포함할 수 있다. 일 실시예로, 제2 화소전극(181)은 투광성 도전 물질을 포함하는 제1 층(182) 및 반사형 도전 물질을 포함하는 제2 층(183)을 포함할 수 있다. 또한, 제2 화소전극(181)은 투광성 도전 물질을 포함하는 제3 층(184)을 더 포함할 수도 있다.
이때, 투광성 도전 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있고, 반사형 도전 물질은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 중 적어도 어느 하나의 물질을 포함할 수 있다. 예컨대, 제2 화소전극(181)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
도 7에서 설명한 것과 같이, 제1 화소전극(180)은 제1 영역(1A) 상에 배치되고, 제2 화소전극(181)은 제2 영역(2A) 상에 배치된다. 제1 영역(1A)은 광을 투과할 수 있는 영역으로, 제2 영역(2A)에 비해 높은 광 투과율이 요구된다. 따라서, 제1 영역(1A) 상에 위치한 제1 화소전극(180)을 투광성 도전 물질로 형성함으로써, 반사형 도전 물질을 포함하는 제2 화소전극(181)에 비해 높은 광 투과율을 갖도록 할 수 있다.
제1 화소전극(180) 및 제2 화소전극(181) 상에는 화소정의막(190)이 배치될 수 있다. 화소정의막(190)은 제1 화소전극(180) 및 제2 화소전극(181)의 중앙부를 노출시키는 개구를 가짐으로써, 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(190)은 제1 화소전극(180) 및 제2 화소전극(181)의 가장자리와 제1 화소전극(180) 및 제2 화소전극(181) 상부의 제1 대향전극(220) 및 제2 대향전극(221)의 사이의 거리를 증가시킴으로써 제1 화소전극(180) 및 제2 화소전극(181)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(190)은 예컨대, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질을 포함하며, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(190)에 의해 노출된 제1 화소전극(180) 상에는 제1 중간층(200)이 배치될 수 있고, 제2 화소전극(181) 상에는 제2 중간층(201)이 배치될 수 있다. 제1 중간층(200) 및 제2 중간층(201)은 유기발광층을 포함할 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물로 형성될 수 있다.
제1 화소전극(180) 및 제2 화소전극(181)은 복수 개 구비될 수 있는데, 제1 중간층(200) 및 제2 중간층(201)은 복수의 제1 화소전극(180) 및 제2 화소전극(181) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 제1 중간층(200) 및 제2 중간층(201)은 복수의 제1 화소전극(180) 및 제2 화소전극(181)에 걸쳐서 일체(一體)인 층을 포함할 수 있는 등 다양한 변형이 가능하다. 일 실시예로, 유기발광층은 복수의 제1 화소전극(180) 및 제2 화소전극(181) 각각에 대응하여 배치되며, 유기발광층을 제외한 기능층(들)은 복수의 제1 화소전극(180) 및 제2 화소전극(181)에 걸쳐서 일체로 형성될 수 있다.
제1 중간층(200) 상에는 제1 대향전극(220)이 배치될 수 있고, 제2 중간층(201) 상에는 제2 대향전극(221)이 배치될 수 있다. 제1 대향전극(220)은 제1 중간층(200)을 사이에 두고 제1 화소전극(180)과 대향하여 배치될 수 있고, 제2 대향전극(221)은 제2 중간층(201)을 사이에 두고 제2 화소전극(181)과 대향하여 배치될 수 있다.
제1 대향전극(220)은 제1 투과율을 가질 수 있고, 제2 대향전극(221)은 제1 투과율 보다 낮은 제2 투과율을 가질 수 있다.
제1 대향전극(220)은 투광성 도전 물질을 포함하는 투광성 전극일 수 있다. 일 실시예로, 제1 대향전극(220)은 투명 또는 반투명 전극일 수 있으며, 투광성 도전 물질인 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있다.
제2 대향전극(221)은 반사형 도전 물질을 포함할 수 있다. 일 실시예로, 제2 대향전극(221)은 반사형 전극일 수 있으며, 반사형 도전 물질인 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 선택적 실시예로, 제2 대향전극(221) 상에는 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
제1 대향전극(220) 및 제2 대향전극(221)은 표시영역(DA) 및 비표시영역(NDA)에 걸쳐 배치되며, 제1 중간층(200) 및 제2 중간층(201)과 화소정의막(190)의 상부에 배치될 수 있다. 제1 대향전극(220) 및 제2 대향전극(221)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 제1 화소전극(180) 및 제2 화소전극(181)에 대응할 수 있다.
일 실시예에 따른 제2 대향전극(221)은 제2 영역(2A)에만 배치될 수 있고, 제1 대향전극(220)은 제1 영역(1A) 및 제2 영역(2A)에 걸쳐 배치될 수 있으며, 제2 대향전극(221)의 적어도 일부와 컨택할 수 있다.
다시 도 7을 참조하면, 제1 대향전극(220)은 제2 대향전극(221)의 전부에 걸쳐 배치되어, 제2 대향전극(221)과 컨택할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도로서, 제1 대향전극(220)의 적어도 일부가 제2 대향전극(221) 상에 배치되는 구조를 개략적으로 도시한다.
도 9를 참조하면, 제1 대향전극(220)은 전술한 도 7과는 달리 제1 영역(1A)에 대응하도록 패터닝될 수 있다. 즉, 도 7의 제1 대향전극(220)은 제1 영역(1A) 및 제2 영역(2A) 전면에 걸쳐 구비되는 반면, 도 9의 제1 대향전극(220)은 제1 영역(1A)에 대응하도록 패터닝되되, 적어도 일부가 제2 영역(2A)으로 연장되어 제2 대향전극(221)과 중첩될 수 있다. 제2 영역(2A)으로 연장된 제1 대향전극(220)은 제1 영역(1A)과 인접한 제2 영역(2A)의 제2 대향전극(221) 상부에 배치되어, 제2 대향전극(221)과 직접 컨택할 수 있다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도로서, 도 10은 제3 대향전극(222)을 더 구비한 구조를 개략적으로 도시하고, 도 11은 제3 대향전극(222)를 더 구비하면서 제1 대향전극(220)의 적어도 일부가 제2 대향전극(221) 상에 배치되는 구조를 개략적으로 도시한다.
도 10 및 도 11을 참조하면, 본 발명의 다른 실시예에 따른 디스플레이 장치(1)는 제1 중간층(200) 및 제1 대향전극(220) 사이에 제3 대향전극(222)을 더 구비할 수 있으며, 제2 중간층(201) 및 제2 대향전극(221) 사이에 제3 대향전극(222)을 더 구비할 수 있다.
제3 대향전극(222)은 투광성 도전 물질을 포함하는 투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제3 대향전극(222)은 투명 또는 반투명 전극일 수 있으며, 투광성 도전 물질인 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있고, 제3 대향전극(222)은 제1 대향전극(220)과 동일한 물질로 형성될 수도 있다. 선택적 실시예로, 제3 대향전극(222)은 반사형 도전 물질인 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수도 있다.
제3 대향전극(222)이 제1 중간층(200) 및 제1 대향전극(220) 및 제2 중간층(201) 및 제2 대향전극(221) 사이에 형성됨으로써, 공정 시 제1 중간층(200) 및 제2 중간층(201)이 손상되는 것을 방지할 수 있으며, 제1 대향전극(220)과 제2 대향전극(221)이 용이하게 컨택되도록 할 수 있다.
도 10에 도시된 바와 같이, 제1 대향전극(220)은 제2 대향전극(221)의 전부에 걸쳐 배치되어 제2 대향전극(221)과 컨택할 수 있고, 도 11에 도시된 바와 같이, 제1 대향전극(220)은 제1 영역(1A)에 대응하도록 패터닝되되, 적어도 일부가 제2 영역(2A)으로 연장되어 제2 대향전극(221)과 중첩될 수 있으며, 제2 영역(2A)으로 연장된 제1 대향전극(220)은 제1 영역(1A)과 인접한 제2 영역(2A)의 제2 대향전극(221) 상부에 배치되어, 제2 대향전극(221)과 직접 컨택할 수 있다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도로서, 도 12는 투과창을 더 구비한 구조를 개략적으로 도시하고, 도 13은 투과창을 더 구비하면서 제1 대향전극(220)의 적어도 일부가 제2 대향전극(221) 상에 배치되는 구조를 개략적으로 도시한다.
도 12 및 도 13을 참조하면, 제1 영역(1A)은 광을 투과할 수 있는 영역으로서, 제1 영역(1A)의 광 투과율을 높이기 위해 제1 영역(1A)에는 개구부로 형성된 투과창(TW)이 배치될 수 있다.
제1 영역(1A)에는 복수개의 투과창들이 위치할 수 있고, 투과창의 크기에 따라 하나의 투과창이 제1 영역(1A) 전체에 대응하도록 할 수도 있다. 투과창은 제2 절연층(150) 및 화소정의막(190) 상에 형성될 수 있다. 도 12 및 도 13에서는, 제2 절연층(150) 및 화소정의막(190) 상에 투과창이 구비된 것으로 도시되어 있으나, 선택적 실시예로 버퍼층(110), 제1 절연층(130), 제2 절연층(150), 제3 절연층(170) 및 화소정의막(190) 중 적어도 어느 하나 또는 선택적 층에만 투과창이 배치될 수도 있다.
투과창은 복수 개 구비될 수 있는데, 이 경우 화소들과 대략 동일한 크기로 형성될 수 있다. 선택적 실시예로 투과창은 화소들 각각 보다 큰 크기로 형성될 수 있으며, 제1 영역(1A) 전체에 대응되는 크기로 형성될 수도 있다.
이러한 투과창에는 유기발광다이오드(OLED)가 위치하지 않을 수 있다. 즉 제1 영역(1A)에 위치한 투과창 내에는 유기발광다이오드(OLED)가 위치하지 않을 수 있으며, 이러한 투과창은 인접한 유기발광다이오드(OLED)에서 발광하는 빛을 투과시킬 수 있고, 제1 영역(1A)의 광 투과율을 향상시킬 수 있다.
일 실시예에 따른 디스플레이 장치는, 제1 영역(1A)의 광 투과율을 높이기 위해 투과창을 더 구비하고, 도 12에 도시된 바와 같이, 제1 대향전극(220)은 제2 대향전극(221)의 전부에 걸쳐 배치되어 제2 대향전극(221)과 컨택할 수 있다.
또한, 도 13에 도시된 바와 같이, 제1 대향전극(220)은 제1 영역(1A)에 대응하도록 패터닝되되, 적어도 일부가 제2 영역(2A)으로 연장되어 제2 대향전극(221)과 중첩될 수 있으며, 제2 영역(2A)으로 연장된 제1 대향전극(220)은 제1 영역(1A)과 인접한 제2 영역(2A)의 제2 대향전극(221) 상부에 배치되어, 제2 대향전극(221)과 직접 컨택할 수 있다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도로서, 도 14는 발액층(210)을 더 구비한 구조를 개략적으로 도시하고, 도 15는 발액층(210)을 더 구비하면서 제1 대향전극(220)의 적어도 일부가 제2 대향전극(221) 상에 배치되는 구조를 개략적으로 도시한다.
도 14 및 도 15를 참조하면, 제1 중간층(200) 및 제1 대향전극(220) 사이에 배치된 발액층(210)을 더 구비할 수 있다. 발액층(210)은 제1 중간층(200) 상에 배치되어, 제1 중간층(200) 상면에는 금속 전극이 형성되지 않도록 발액 특성을 부여하는 역할을 할 수 있다.
일반적으로 표면 에너지가 낮은 물질 상에는 유기물과 금속 물질의 형성이 원활히 이루어지지 않는다. 따라서, 발액층(210)은 금속 물질이 형성되지 않도록 표면 에너지가 20 mJ/m2 이하인 발액성 물질을 포함할 수 있으며, 발액성 물질은 불소계, 과불소계 및 자가조립단층막(SAM, Self Assembled Monolayer) 중 적어도 어느 하나의 물질을 포함할 수 있다.
자가조립단층막(SAM, Self Assembled Monolayer)은 용액 또는 기체 상으로부터 분자 구성체의 흡착에 의해 형성되는 유기 조립체로서, 알칸싸이올(Alkanethiols), 알킬실록산(Alkylsiloxanes), 알칸인산(Alkanephosphonic Acid), 3,4-Dihydroxyphenylethylamine(Dopamine) 및 3-아미노프로필트리에톡시실란 ((3-Aminopropyl)trimethoxysilane) 중 적어도 어느 하나의 물질을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다. 도 16을 참조하면, 유기발광다이오드(OLED) 상에는 유기발광다이오드(OLED)를 외부의 습기 및 산소로부터 보호할 수 있다. 박막봉지층(300)은 적어도 하나 이상의 유기봉지층과 적어도 하나 이상의 무기봉지층을 구비할 수 있다.
박막봉지층(300)은 제1 무기봉지층(310), 제1 무기봉지층(310) 상에 배치되는 제2 무기봉지층(330) 및 제1 무기봉지층(310)과 제2 무기봉지층(330) 사이에 개재되는 유기봉지층(320)을 포함할 수 있다.
제1 무기봉지층(310) 및 제2 무기봉지층(330)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기물을 포함할 수 있다. 제1 무기봉지층(310) 및 제2 무기봉지층(330)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 제1 무기봉지층(310) 및 제2 무기봉지층(330) 서로 동일 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
제1 무기봉지층(310) 및 제2 무기봉지층(330)의 두께는 서로 다를 수 있다. 제1 무기봉지층(310)의 두께가 제2 무기봉지층(330)의 두께 보다 클 수 있다. 또는, 제2 무기봉지층(330)의 두께가 제1 무기봉지층(310)의 두께 보다 크거나, 제1 무기봉지층(310) 및 제2 무기봉지층(330)의 두께는 서로 동일할 수 있다.
유기봉지층(320)은 모노머(monomer)계열의 물질 또는 폴리머(polymer)계열의 물질을 포함할 수 있다. 유기봉지층(320)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
또한, 제2 무기봉지층(330) 상에 배치되는 터치 유닛(TU)이 배치될 수 있다.
터치 유닛(TU)은 표시영역(DA)에 대응하도록 배치된, 감지전극 및 비표시영역(NDA)에 대응하도록 배치되고 감지전극에 연결된 신호라인을 포함할 수 있다.
감지전극은 제1 도전층(410), 제1 도전층(410) 상에 배치된 제2 도전층(420), 제1 도전층(410)과 제2 도전층(420) 사이에 배치된 제1 터치 절연층(430)및 제2 도전층(420) 상에 배치된 제2 터치 절연층(440)을 포함할 수 있다.
금속층을 포함하는 감지전극은 사용자에게 시인되는 것을 방지하기 위해 메쉬 형상을 가질 수 있다. 또한, 도 16에 도시된 바와 같이 유기발광다이오드(OLED)가 배치된 영역에는 감지전극이 배치되지 않을 수 있다.
도 17은 금속이 발액층에 응집해 있는 모습을 도시한 도면이다.
도 17을 참조하면, 일 실시예로 자가조립단층막(SAM, Self Assembled Monolayer) 상에 금속 전극(AgMg)을 형성한 경우, 금속 전극(AgMg)이 형성되지 않고, 발액층(210)에 금속이 응집해 있는 것을 확인할 수 있다.
도 18은 (a) 기판 및 (b) 발액층에 금속 전극을 형성한 경우의 투명도를 비교하기 위해 도시한 도면으로서, 도 18의 (a)는 기판 위에 금속 전극을 형성한 경우 및 도 18의 (b)는 자가조립단층막(SAM, Self Assembled Monolayer) 위에 금속 전극을 형성한 경우의 투명도를 비교하기 위해 도시한 도면이다.
도 18의 (a) 및 도 18의 (b)를 참조하면, 기판 위에 금속 전극(AgMg)을 형성한 경우에 비해, 자가조립단층막(SAM, Self Assembled Monolayer) 위에 금속 전극을 형성한 경우 더 투명한 것을 확인할 수 있다.
도 19는 실시예, 비교예 1 및 비교예 2의 파장에 따른 투과율 그래프를 나타낸 도면이다. 구체적으로, 도 19는 자가조립단층막(SAM, Self Assembled Monolayer) 위에 금속 전극(AgMg)을 형성한 경우(실시예), 유리 기판(비교예 1) 및 유리 기판에 금속 전극(AgMg)을 형성한 경우(비교예 2)의 파장에 따른 투과율을 나타낸 그래프를 나타낸 도면이다.
도 19를 참조하면, 실시예의 투과율이 비교예 2의 투과율 보다 높으며, 실시예의 투과율이 비교예 2의 투과율에 비해 비교예 1의 투과율에 현저히 가까움을 확인할 수 있다.
따라서, 도 17 내지 도 19에 의해, 자가조립단층막(SAM, Self Assembled Monolayer)을 이용하여 발액층(210)을 형성한 경우, 금속 전극이 실질적으로 발액층(210) 상에 형성되지 않았음을 확인할 수 있다.
발액층(210)은, 제1 영역(1A)의 제1 중간층(200) 상에는 금속 물질이 형성되지 않도록, 제1 중간층(200) 및 제1 대향전극(220) 사이에 배치될 수 있다.
다만, 발액층(210)은 제1 대향전극(220)을 형성하기 위한 공정에 의해 완전히 제거될 수 있고, 제1 중간층(200) 상에 일부 잔존할 수도 있다.
도 20은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 사시도이다.
도 20을 참조하면, 본 발명의 일 실시예에 디스플레이 장치(1)의 제1 영역(1A) 상에는 제1 디스플레이부(10)가 배치될 수 있고, 제2 영역(2A) 상에는 제2 디스플레이부(20)가 배치될 수 있다. 제1 영역(1A)은 제2 영역(2A)에 비해 광 투과율이 높은 영역으로써, 제1 영역(1A)이 배치된 제1 디스플레이부(10)는 제2 영역(2A)에 배치된 제2 디스플레이부(20)와는 달리, 투명 디스플레이부로 활용될 수 있다.
이때, 투명 디스플레이부는 빛을 투과할 수 있을 정도의 투명도를 의미하는 것으로 이해될 수 있다.
도 21은 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법의 흐름을 도시한 도면이다.
이하 도 21을 참조하여 상기 디스플레이 장치(1)의 제조방법을 순차적으로 설명한다.
도 21을 참조하면, 일 실시예에 따른 디스플레이 장치(1)의 제조방법은, 제1 영역(1A) 및 제2 영역(2A)을 포함하는 기판(100)을 준비하는 단계, 제1 영역(1A) 상에 제1 화소전극(180) 및 제2 영역(2A) 상에 제2 화소전극(181)을 형성하는 단계, 제1 화소전극(180) 상에 제1 중간층(200) 및 제2 화소전극(181) 상에 제2 중간층(201)을 형성하는 단계, 제1 중간층(200) 상에 발액성 물질을 포함하는 발액층(210)을 형성하는 단계, 제2 중간층(201) 상에 제2 중간층(201)을 사이에 두고 상기 제2 화소전극(181)과 대향하며, 제2 투과율을 갖는 제2 대향전극(221)을 형성하는 단계 및 발액층(210) 상에 제1 중간층(200)을 사이에 두고 제1 화소전극(180)과 대향하며, 제2 투과율 보다 높은 제1 투과율을 갖는 제1 대향전극(220)을 형성하는 단계를 포함한다.
먼저, 캐리어기판 상에 기판(100)을 준비하는 단계를 거칠 수 있다. 캐리어기판은 디스플레이 장치(1)의 구성요소들이 모두 적층된 후 기판(100)과 분리될 수 있다.
기판(100)은 글래스재 또는 플라스틱재를 포함할 수 있다. 기판(100)이 글래스재를 포함하는 경우, 기판(100)은 진공 흡착 등을 통해 캐리어기판 상에 위치할 수 있다. 기판(100)이 플라스틱재를 포함하는 경우, 기판조성물은 예컨대, 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelene n napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(CAP, cellulose acetate propionate)의 전구체(precursor) 조성물 용액일 수 있다.
제1 영역(1A) 및 제2 영역(2A)을 포함하는 기판(100)을 준비하는 단계에서는, 캐리어기판 상에 기판조성물이 도포된 후, 기판조성물을 경화시켜 기판(100)을 형성할 수 있다. 예컨대, 폴리아믹산(polyamic acid) 조성물 용액을 경화시켜 폴리이미드(PI) 기판을 형성할 수 있다.
기판(100) 상에 버퍼층(110), 활성층(120), 제1 절연층(130), 게이트 전극(140), 제2 절연층(150), 소스 전극(160), 드레인 전극(161) 및 제3 절연층(170)을 형성할 수 있다. 상기 공정은 공지된 포토(photo) 공정 등을 통해 이루어질 수 있는 바, 자세한 기재를 생략한다.
기판(100)을 준비하는 단계 후에는, 제1 영역(1A) 상에 제1 화소전극(180) 및 제2 영역(2A) 상에 제2 화소전극(181)을 형성하는 단계가 더 수행될 수 있다.
제1 화소전극(180)은 투광성 도전 물질을 포함하고, 투명 또는 반투명 전극층으로 구성될 수 있다. 이때, 투광성 도전 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있다.
도 8b를 참조하면, 제2 화소전극(181)은 제1 화소전극(180)과 달리, 반사형 도전 물질을 포함할 수 있다. 일 실시예로, 제2 화소전극(181)은 투광성 도전 물질을 포함하는 제1 층(182) 및 반사형 도전 물질을 포함하는 제2 층(183)을 포함할 수 있다. 또한, 제2 화소전극(181)은 투광성 도전 물질을 포함하는 제3 층(184)을 더 포함할 수도 있다.
이때, 투광성 도전 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있고, 반사형 도전 물질은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 중 적어도 어느 하나의 물질을 포함할 수 있다. 예컨대, 제2 화소전극(181)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
제1 화소전극(180) 및 제2 화소전극(181) 상에 제1 화소전극(180) 및 제2 화소전극(181)의 중앙부를 노출시키는 개구를 갖는 화소정의막(190)을 형성할 수 있다.
선택적 실시예로, 제1 영역(1A)의 광 투과율을 높이기 위해 제1 영역(1A)에 개구부로 형성된 투과창(TW)을 형성할 수 있다.
제1 영역(1A)에는 복수개의 투과창들이 형성될 수 있고, 투과창의 크기에 따라 하나의 투과창이 제1 영역(1A) 전체에 대응하도록 할 수도 있다. 투과창은 버퍼층(110), 제1 절연층(130), 제2 절연층(150), 제3 절연층(170) 및 화소정의막(190) 중 적어도 어느 하나 또는 선택적 층에만 투과창이 형성될 수 있다.
투과창은 복수 개 구비될 수 있는데, 이 경우 화소들과 대략 동일한 크기로 형성될 수 있다. 또한, 투과창은 화소들 각각 보다 큰 크기로 형성될 수 있으며, 제1 영역(1A) 전체에 대응되는 크기로 형성될 수도 있다.
이러한 투과창에는 유기발광다이오드(OLED)가 위치하지 않을 수 있다. 즉 제1 영역(1A)에 위치한 투과창 내에는 유기발광다이오드(OLED)가 위치하지 않을 수 있으며, 이러한 투과창은 인접한 유기발광다이오드(OLED)에서 발광하는 빛을 투과시킬 수 있고, 제1 영역(1A)의 광 투과율을 향상시킬 수 있다.
제1 화소전극(180) 및 제2 화소전극(181)을 형성하는 단계 후에는, 제1 화소전극(180) 상에 제1 중간층(200) 및 제2 화소전극(181) 상에 제2 중간층(201)을 형성하는 단계가 더 수행될 수 있다.
제1 중간층(200) 및 제2 중간층(201)은 유기발광층을 포함할 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물로 형성될 수 있다.
제1 화소전극(180) 및 제2 화소전극(181)은 복수 개 구비될 수 있는데, 제1 중간층(200) 및 제2 중간층(201)은 복수의 제1 화소전극(180) 및 제2 화소전극(181) 각각에 대응하여 형성될 수 있다. 그러나, 이에 한정되지 않는다. 제1 중간층(200) 및 제2 중간층(201)은 복수의 제1 화소전극(180) 및 제2 화소전극(181)에 걸쳐서 일체(一體)인 층을 포함할 수 있는 등 다양한 변형이 가능하다. 일 실시예로, 유기발광층은 복수의 제1 화소전극(180) 및 제2 화소전극(181) 각각에 대응하여 형성되며, 유기발광층을 제외한 기능층(들)은 복수의 제1 화소전극(180) 및 제2 화소전극(181)에 걸쳐서 일체로 형성될 수 있다.
제1 중간층(200) 및 제2 중간층(201)을 형성하는 단계 후에는, 제1 중간층(200) 상에 발액성 물질을 포함하는 발액층(210)을 형성하는 단계가 더 수행될 수 있다. 발액층(210)은 제1 중간층(200) 상에 형성되어, 제1 중간층(200) 상면에는 금속 전극이 형성되지 않도록 발액 특성을 부여하는 역할을 할 수 있다.
일반적으로 표면 에너지가 낮은 물질 상에는 유기물과 금속의 형성이 원활히 이루어지지 않는다. 따라서, 발액층(210)은 금속 물질이 형성되지 않도록 표면 에너지가 20 mJ/m2 이하인 발액성 물질을 포함할 수 있으며, 발액성 물질은 불소계, 과불소계 및 자가조립단층막(SAM, Self Assembled Monolayer) 중 적어도 어느 하나를 포함할 수 있다.
발액층(210)은, 제1 영역(1A)의 제1 중간층(200) 상에는 금속 물질이 형성되지 않도록, 제1 중간층(200) 및 제1 대향전극(220) 사이에 형성될 수 있다.
다만, 발액층(210)은 이후 제1 대향전극(220)을 형성하기 위한 공정에 의해 완전히 제거될 수 있고, 제1 중간층(200) 상에 일부 잔존할 수도 있다.
선택적 실시예로, 발액층(210)을 형성하는 단계 이전에, 제1 중간층(200) 및 제2 중간층(201) 상에 제3 대향전극(222)을 형성하는 단계가 더 수행될 수 있다.
제3 대향전극(222)은 투광성 도전 물질을 포함하는 투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제3 대향전극(222)은 투명 또는 반투명 전극일 수 있으며, 투광성 도전 물질인 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있고, 제3 대향전극(222)은 제1 대향전극(220)과 동일한 물질로 형성될 수도 있다. 선택적 실시예로, 제3 대향전극(222)은 반사형 도전 물질인 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수도 있다.
제3 대향전극(222)이 제1 중간층(200) 및 제1 대향전극(220) 및 제2 중간층(201) 및 제2 대향전극(221) 사이에 형성됨으로써, 공정 시 제1 중간층(200) 및 제2 중간층(201)이 손상되는 것을 방지할 수 있으며, 제1 대향전극(220)과 제2 대향전극(221)이 용이하게 컨택되도록 할 수 있다.
발액층(210)을 형성하는 단계 후에는, 제2 중간층(201) 상에, 제2 중간층(201)을 사이에 두고 제2 화소전극(181)과 대향하며, 제2 투과율을 갖는 제2 대향전극(221)을 형성하는 단계 및 발액층(210) 상에, 제1 중간층(200)을 사이에 두고 상기 제1 화소전극(180)과 대향하며, 제2 투과율 보다 높은 제1 투과율을 갖는 제1 대향전극(220)을 형성하는 단계가 더 수행될 수 있다.
제1 대향전극(220)은 투광성 도전 물질을 포함하는 투광성 전극일 수 있다. 일 실시예로, 제1 대향전극(220)은 투명 또는 반투명 전극일 수 있으며, 투광성 도전 물질인 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함할 수 있다.
제2 대향전극(221)은 반사형 도전 물질을 포함할 수 있다. 일 실시예로, 제2 대향전극(221)은 투명 또는 반투명 전극일 수 있으며, 반사형 도전 물질인 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 선택적 실시예로, 제2 대향전극(221) 상에는 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 형성될 수 있다.
제1 대향전극(220) 및 제2 대향전극(221)은 표시영역(DA) 및 비표시영역(NDA)에 걸쳐 형성되며, 제1 중간층(200) 및 제2 중간층(201)과 화소정의막(190)의 상부에 형성될 수 있다. 제1 대향전극(220) 및 제2 대향전극(221)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 제1 화소전극(180) 및 제2 화소전극(181)에 대응할 수 있다.
제2 대향전극(221)은 제2 영역(2A)에만 배치될 수 있고, 제1 대향전극(220)은 제1 영역(1A) 및 제2 영역(2A)에 걸쳐 배치될 수 있으며, 제2 대향전극(221)의 적어도 일부와 컨택할 수 있다.
본 발명의 일 실시예에 따르면, 종래의 디스플레이 장치에서, 풀 스크린 디스플레이(Full Screen Display)를 구현하기 위해 패널 일부에 선택적으로 전극층을 형성할 수 없다는 문제점을 해결하기 위하여, 발액성 물질을 이용하여 발액층을 형성함으로써, 패널 일부에 선택적으로 전극층을 형성하면서 동시에 광 투과율이 향상된, 디스플레이 장치(1) 및 그 제조방법을 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
DP: 디스플레이 패널
DU: 디스플레이 유닛
TU: 터치 유닛
PU: 편광 유닛
WU: 윈도우 유닛
10: 제1 디스플레이부
20: 제2 디스플레이부
100: 기판
110: 버퍼층
120: 활성층
130: 제1 절연층
140: 게이트 전극
150: 제2 절연층
160: 소스 전극
161: 드레인 전극
170: 제3 절연층
180: 제1 화소전극
181: 제2 화소전극
182: 제1 층
183: 제2 층
184: 제3 층
190: 화소정의막
200: 제1 중간층
201: 제2 중간층
210: 발액층
220: 제1 대향전극
221: 제2 대향전극
222: 제3 대향전극

Claims (16)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 배치된 제1 화소전극 및 상기 제2 영역 상에 배치된 제2 화소전극;
    상기 제1 화소전극 상에 배치된 제1 중간층 및 상기 제2 화소전극 상에 배치된 제2 중간층;
    상기 제1 중간층을 사이에 두고 상기 제1 화소전극과 대향하여 배치되며 제1 투과율을 갖는 제1 대향전극;
    상기 제2 중간층을 사이에 두고 상기 제2 화소전극과 대향하여 배치되며 상기 제1 투과율 보다 낮은 제2 투과율을 갖는 제2 대향전극; 및
    상기 제1 중간층과 상기 제1 대향전극 사이 및 상기 제2 중간층과 상기 제2 대향전극 사이에 걸쳐 개재된 제3 대향전극;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 대향전극은 투광성 도전 물질을 포함하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 투광성 도전 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 대향전극은 반사형 도전 물질을 포함하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1 화소전극은 투광성 도전 물질을 포함하며,
    상기 제1 화소전극의 투과율은 상기 제2 화소전극의 투과율보다 큰, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제2 대향전극은 상기 제2 영역에만 배치되는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1 대향전극은 상기 제1 영역 및 상기 제2 영역에 걸쳐 배치되며, 상기 제2 대향전극의 적어도 일부와 컨택하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 대향전극의 적어도 일부는 상기 제2 대향전극 상에 배치되는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제3 대향전극은 상기 제1 대향전극과 동일한 물질을 포함하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 대향전극 및 상기 제2 대향전극은 상기 제3 대향전극 상에 직접 배치된, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 영역에 투과창을 더 구비한, 디스플레이 장치.
  12. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 배치된 제1 화소전극 및 상기 제2 영역 상에 배치된 제2 화소전극;
    상기 제1 화소전극 상에 배치된 제1 중간층 및 상기 제2 화소전극 상에 배치된 제2 중간층;
    상기 제1 중간층을 사이에 두고 상기 제1 화소전극과 대향하여 배치되며 제1 투과율을 갖는 제1 대향전극;
    상기 제2 중간층을 사이에 두고 상기 제2 화소전극과 대향하여 배치되며 상기 제1 투과율 보다 낮은 제2 투과율을 갖는 제2 대향전극; 및
    상기 제1 중간층 및 상기 제1 대향전극 사이에 배치된 발액층;
    을 구비하는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 발액층은 표면 에너지가 20 mJ/m2 이하인 발액성 물질을 포함하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 발액성 물질은 불소계, 과불소계 및 자가조립단층막(SAM, Self Assembled Monolayer) 중 적어도 어느 하나를 포함하는, 디스플레이 장치.
  15. 제12항에 있어서,
    상기 제1 대향전극은 투광성 도전 물질을 포함하는, 디스플레이 장치.
  16. 제12항에 있어서,
    상기 투광성 도전 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 어느 하나의 물질을 포함하는, 디스플레이 장치.
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