KR20240036686A - 반도체 장치의 제조 방법 및 리드 프레임 - Google Patents
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Abstract
리드 프레임(1)의 이면(1b)은 제 1 주사 공정시에 주사되는 레이저 광(L2)과 제 2 주사 공정시에 주사되는 레이저 광(L3)의 양쪽이 조사되는, 중복 조사 영역(1c)을 가지며, 절단 공정에 의해 형성된 단위 수지 성형품(12)은, 리드 프레임(1)의 중복 조사 영역(1c)에 중첩되도록 위치하는 코너부(12t)를 가지며, 중복 조사 영역(1c)은, 이면(1b)측으로부터 레이저 광(L2)이 조사되었을 때에, 리드 프레임(1)의 표면(1a)측에 위치하는 수지재(9) 중, 코너부(12t)에 대응하는 위치에 있는 수지재(9)의 부분에 레이저 광(L2)이 도달하는 것을 억제한다.
Description
본 명세서는 반도체 장치의 제조 방법 및 리드 프레임에 관한 것이다.
하기 특허문헌 1에 개시되어 있는 바와 같이, QFN(Quad Flat Non-leaded Package) 타입과 같은, 이른바 논 리드 타입의 반도체 장치가 알려져 있다. 특허문헌 1에 개시된 반도체 장치에 있어서는, 리드 프레임의 리드부에 있어서, 팁 탑재면측과는 반대측의 부분에, 오목형상부가 형성되어 있다. 특허문헌 1(단락[0063])은 오목형상부에 레이저 광을 조사하는 것에 의해, 오목형상부에 충전된 밀봉 수지를 제거할 수 있다고 설명하고 있다.
리드 프레임에 제 1 방향을 따라서 연장되는 제 1 홈부와, 제 1 방향에 교차하는(예를 들어, 직교하는) 제 2 방향을 따라서 연장되는 제 2 홈부가, 서로 교차하여 마련되어 있다고 가정한다. 또한, 제 1 홈부 내의 수지재를 제거하기 위해, 제 1 홈부를 따라서 제 1 방향으로 레이저 광을 주사하고, 제 2 홈부 내의 수지재를 제거하기 위해, 제 2 홈부를 따라서 제 2 방향으로 레이저 광을 주사했다고 가정한다.
제 1 홈부 내의 수지재 및 제 2 홈부 내의 수지재를 제거할 때에, 레이저 광의 조사 동작에 특별한 제어를 실행하지 않는 경우, 제 1 홈부와 제 2 홈부가 서로 교차하고 있는 부분에는 레이저 광이 중복되어 조사되게 된다. 제 1 홈부와 제 2 홈부가 서로 교차하고 있는 부분의 위치가, 최종 제품으로서의 반도체 장치의 코너부에 대응하고 있는 경우에는, 레이저 광의 중복 조사의 영향을 받아, 코너부가 소망하는 상태로 형성되기 어려워지거나, 코너부가 파손되기 쉬워질 가능성이 있다.
본 명세서는 리드 프레임의 제 1 홈부와 제 2 홈부가 서로 교차하고 있는 부분에 레이저 광이 중복되어 조사되는 경우여도, 최종 제품으로서의 반도체 장치의 코너부의 품질의 저하로 이어지는 것을 억제 가능한 반도체 장치의 제조 방법 및 리드 프레임을 개시하는 것을 목적으로 한다.
본 개시에 기초하는 반도체 장치의 제조 방법은, 반도체 칩이 탑재되는 표면과, 상기 표면의 반대측의 이면을 가지며, 제 1 방향을 따라서 연장되는 제 1 홈부와, 상기 제 1 방향에 교차하는 제 2 방향을 따라서 연장되는 제 2 홈부가, 서로 교차하여 상기 이면에 형성된, 리드 프레임을 준비하는 준비 공정과, 상기 리드 프레임과 상기 리드 프레임에 탑재된 복수의 반도체 칩을 수지재에 의해 밀봉하는 것에 의해 수지 성형품을 형성하는 성형 공정과, 상기 제 1 홈부 상에서 상기 제 1 방향을 따라서 레이저 광을 주사하는 것에 의해, 상기 제 1 홈부 내의 상기 수지재를 제거하는 제 1 주사 공정과, 상기 제 2 홈부 상에서 상기 제 2 방향을 따라서 레이저 광을 주사하는 것에 의해, 상기 제 2 홈부 내의 상기 수지재를 제거하는 제 2 주사 공정과, 상기 제 1 홈부 및 상기 제 2 홈부의 각각을 따라서 상기 수지 성형품을 절단하는 것에 의해, 개편화된 복수의 단위 수지 성형품을 형성하는 절단 공정을 포함하며, 상기 리드 프레임의 상기 이면에 대해 수직인 방향으로부터 상기 이면을 본 경우, 상기 리드 프레임의 상기 이면은, 상기 제 1 주사 공정시에 주사되는 레이저 광과, 상기 제 2 주사 공정시에 주사되는 레이저 광의 양쪽이 조사되는, 중복 조사 영역을 가지며, 상기 절단 공정에 의해 형성된 복수 중 적어도 1개의 상기 단위 수지 성형품은, 상기 리드 프레임의 상기 중복 조사 영역에 중첩되도록 위치하는 코너부를 가지며, 상기 리드 프레임의 상기 중복 조사 영역은, 상기 이면측으로부터 레이저 광이 조사되었을 때에, 상기 리드 프레임의 상기 표면측에 위치하는 상기 수지재 중, 상기 코너부에 대응하는 위치에 있는 상기 수지재의 부분에 레이저 광이 도달하는 것을 억제하고 있다.
본 개시에 기초하는 리드 프레임은 반도체 칩이 탑재되는 표면과, 상기 표면의 반대측의 이면을 가지며, 제 1 방향을 따라서 연장되는 제 1 홈부와, 상기 제 1 방향에 교차하는 제 2 방향을 따라서 연장되는 제 2 홈부가, 서로 교차하여 상기 이면에 형성되어 있으며, 상기 리드 프레임은, 상기 리드 프레임에 탑재된 복수의 반도체 칩과 함께 수지재에 의해 밀봉되는 것에 의해 수지 성형품을 구성하며, 상기 제 1 홈부 상에서 상기 제 1 방향을 따라서 레이저 광을 주사하는 것에 의해, 상기 제 1 홈부 내의 상기 수지재가 제거되고, 상기 제 2 홈부 상에서 상기 제 2 방향을 따라서 레이저 광을 주사하는 것에 의해 상기 제 2 홈부 내의 상기 수지재가 제거되고, 상기 제 1 홈부 및 상기 제 2 홈부의 각각을 따라서 상기 수지 성형품을 절단하는 것에 의해, 개편화된 복수의 단위 수지 성형품이 형성되며, 상기 리드 프레임의 상기 이면에 대해 수직인 방향으로부터 상기 이면을 본 경우, 상기 이면은, 상기 제 1 홈부 상에서 상기 제 1 방향을 따라서 레이저 광을 주사하는 것에 의해 상기 제 1 홈부 내의 상기 수지재를 제거할 때와, 상기 제 2 홈부 상에서 상기 제 2 방향을 따라서 레이저 광을 주사하는 것에 의해 상기 제 2 홈부 내의 상기 수지재를 제거할 때의 양쪽에서 레이저 광이 조사되는, 중복 조사 영역을 가지며, 상기 단위 수지 성형품은 상기 리드 프레임의 상기 중복 조사 영역에 중첩되도록 위치하는 코너부를 가지며, 상기 리드 프레임의 상기 중복 조사 영역은, 상기 이면측으로부터 레이저 광이 조사되었을 때에, 상기 리드 프레임의 상기 표면측에 위치하는 상기 수지재 중, 상기 코너부에 대응하는 위치에 있는 상기 수지재의 부분에 레이저 광이 도달하는 것을 억제한다.
상기 구성에 의하면, 리드 프레임의 제 1 홈부와 제 2 홈부가 서로 교차하고 있는 부분에 레이저 광이 중복되어 조사되는 경우여도, 최종 제품으로서의 반도체 장치의 코너부의 품질의 저하로 이어지는 것을 억제 가능한 반도체 장치의 제조 방법 및 리드 프레임을 얻는 것이 가능하게 된다.
도 1은 실시형태에 있어서의 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이다.
도 2는 도 1 중의 Ⅱ선으로 둘러싸인 영역을 확대하여 도시하는 평면도이다.
도 3은 실시형태에 있어서의 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 사시도이다.
도 4는 실시형태에 있어서의 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이며, 레이저 광의 주사 영역(R1, R2)과, 분할 라인(DC1, DC2)을 나타내고 있다.
도 5는 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 준비 공정에서 준비되는 리드 프레임(1)과 복수의 반도체 칩(6)을 리드 프레임(1)의 표면(1a)측으로부터 본 형태를 도시하는 평면도이다.
도 6은 도 5 중의 Ⅵ-Ⅵ선을 따른 화살표에서 본 단면도이며, 리드 프레임(1)의 다이 패드(2) 상에 반도체 칩(6)이 본딩된 상태를 도시하고 있다.
도 7은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 성형 공정이 실행된 상태를 도시하는 단면도이다.
도 8은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 레이저 광을 주사하는 공정(제 1 주사 공정)을 실행하기 전에 보호 필름이 제거된 상태를 도시하는 단면도이다.
도 9는 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 제 1 주사 공정을 실행하고 있는 형태를 도시하는 단면도이다.
도 10은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 제 1 주사 공정 및 제 2 주사 공정이 실행되는 형태를 설명하기 위한 사시도이다.
도 11은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 도금 공정이 실행된 후의 형태를 도시하는 단면도이다.
도 12는 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 절단 공정을 실행하고 있는 형태를 도시하는 단면도이다.
도 13은 실시형태의 제조 방법에 의해 얻어진 반도체 장치(반도체 장치(12))를 도시하는 사시도이다.
도 14는 실시형태의 제조 방법에 의해 얻어진 반도체 장치가 실장되어 있는 형태를 도시하는 단면도이다.
도 15는 비교예에 있어서의 리드 프레임(1z)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이며, 레이저 광의 주사 영역(R1, R2)과, 분할 라인(DC1, DC2)을 도시하고 있다.
도 16은 실시형태의 변형예에 있어서의 리드 프레임(1m)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이다.
도 2는 도 1 중의 Ⅱ선으로 둘러싸인 영역을 확대하여 도시하는 평면도이다.
도 3은 실시형태에 있어서의 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 사시도이다.
도 4는 실시형태에 있어서의 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이며, 레이저 광의 주사 영역(R1, R2)과, 분할 라인(DC1, DC2)을 나타내고 있다.
도 5는 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 준비 공정에서 준비되는 리드 프레임(1)과 복수의 반도체 칩(6)을 리드 프레임(1)의 표면(1a)측으로부터 본 형태를 도시하는 평면도이다.
도 6은 도 5 중의 Ⅵ-Ⅵ선을 따른 화살표에서 본 단면도이며, 리드 프레임(1)의 다이 패드(2) 상에 반도체 칩(6)이 본딩된 상태를 도시하고 있다.
도 7은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 성형 공정이 실행된 상태를 도시하는 단면도이다.
도 8은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 레이저 광을 주사하는 공정(제 1 주사 공정)을 실행하기 전에 보호 필름이 제거된 상태를 도시하는 단면도이다.
도 9는 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 제 1 주사 공정을 실행하고 있는 형태를 도시하는 단면도이다.
도 10은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 제 1 주사 공정 및 제 2 주사 공정이 실행되는 형태를 설명하기 위한 사시도이다.
도 11은 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 도금 공정이 실행된 후의 형태를 도시하는 단면도이다.
도 12는 실시형태에 있어서의 반도체 장치의 제조 방법에 관한 것이며, 절단 공정을 실행하고 있는 형태를 도시하는 단면도이다.
도 13은 실시형태의 제조 방법에 의해 얻어진 반도체 장치(반도체 장치(12))를 도시하는 사시도이다.
도 14는 실시형태의 제조 방법에 의해 얻어진 반도체 장치가 실장되어 있는 형태를 도시하는 단면도이다.
도 15는 비교예에 있어서의 리드 프레임(1z)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이며, 레이저 광의 주사 영역(R1, R2)과, 분할 라인(DC1, DC2)을 도시하고 있다.
도 16은 실시형태의 변형예에 있어서의 리드 프레임(1m)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이다.
실시형태에 대해, 이하, 도면을 참조하면서 설명한다. 이하의 설명에 있어서 동일한 부품 및 상당 부품에는 동일한 참조 번호를 부여하고, 중복되는 설명은 반복하지 않는 경우가 있다. 이하, 실시형태에 있어서의 리드 프레임(1)의 구성에 대해 우선 설명하고, 그 후, 실시형태에 있어서의 반도체 장치의 제조 방법에 대해 설명한다.
[리드 프레임(1)]
도 1은 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이며, 도 2는 도 1 중의 Ⅱ선으로 둘러싸인 영역을 확대하여 도시하는 평면도이다. 도 3은 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 사시도이다.
도 1 및 도 2는 리드 프레임(1)의 단면 구성을 도시하고 있는 것은 아니지만, 도시상의 편의를 위해, 리드 프레임(1)을 구성하고 있는 부분에, 경사 방향으로 연장되는 해칭선을 부여하고 있다. 여기에서는 2종류의 해칭선을 사용하고 있으며, 그 차이에 대해서는 후술한다. 도 1 내지 도 3에는, 제 1 방향(A1)과, 제 1 방향(A1)에 교차하는(여기에서는 일 예로서 직교하는) 제 2 방향(A2)과, 이들 양방향에 교차하는(여기에서는 일 예로서 직교하는) 두께 방향(H)을 도시하고 있으며, 이하의 설명에서는 이들 방향을 적절히 참조한다.
도 1 내지 도 3에 도시하는 바와 같이, 리드 프레임(1)은 제 1 방향(A1) 및 제 2 방향(A2)의 쌍방을 따라서 연장되는, 대략 판형상의 형상을 갖는다. 리드 프레임(1)은 반도체 칩(6)(도 5, 도 6)이 탑재되는 측에 위치하는 표면(1a)과, 표면(1a)의 반대측에 위치하는 이면(1b)을 가지며, 구리 등의 금속으로 구성된다. 리드 프레임(1)은 복수의 다이 패드(2), 복수의 리드부(3), 복수의 타이바부(4a)(제 1 타이바부), 및 복수의 타이바부(4b)(제 2 타이바부)를 포함한다.
(다이 패드(2), 리드부(3), 타이바부(4a, 4b))
복수의 다이 패드(2)는 제 1 방향(A1) 및 제 2 방향(A2)의 쌍방에 간격을 두고 배열되어 있다. 다이 패드(2)는 다이 패드(2)의 표면(1a) 상에 반도체 칩(6)이 탑재되는 부위이다(도 6 참조). 도 1에 도시하는 바와 같이, 복수의 다이 패드(2)의 각각의 주위(사방)에, 복수의 리드부(3)가 직사각형상으로 나열되어 배치되어 있다. 복수의 리드부(3)의 각각은, 후육부(3a)와 박육부(3b)를 갖는다(도 2 및 도 3).
복수의 다이 패드(2)의 각각의 다이 패드(2)를 둘러싸도록 복수의 타이바부(4a, 4b)가 격자형상으로 배치되어 있다. 타이바부(4a)는 제 1 방향(A1)에 대해 평행으로 연장되며, 타이바부(4b)는 제 2 방향(A2)에 대해 평행으로 연장되어 있다. 제 1 방향(A1)을 따라서 나열되어 있는 복수의 리드부(3)에 있어서는, 각각의 후육부(3a)가 박육부(3b)를 거쳐서 타이바부(4a)에 연결되어 있다. 제 2 방향(A2)을 따라서 나열되어 있는 복수의 리드부(3)에 있어서는, 각각의 후육부(3a)가 박육부(3b)를 거쳐서 타이바부(4b)에 연결되어 있다.
두께 방향(H)에 있어서, 다이 패드(2) 및 후육부(3a)는 박육부(3b)보다 두껍다. 다이 패드(2) 및 후육부(3a)에는, 도 1, 도 2의 지면 우상측으로부터 좌하측을 향하여 연장되는 해칭선을 부여하고 있다. 박육부(3b)에는 도 1, 도 2의 지면 좌상측으로부터 우하측을 향하여 연장되는 해칭선을 부여하고 있다. 여기에서는, 리드부(3)의 박육부(3b) 및 타이바부(4a, 4b)는, 동일한 두께를 갖고 있으며, 리드부(3)의 박육부(3b) 및 타이바부(4a, 4b)에, 도 1, 도 2의 지면 좌상측으로부터 우하측을 향하여 연장되는 해칭선을 부여하고 있다.
(제 1 홈부(5a), 제 2 홈부(5b))
도 2를 참조하여, 여기에서, 리드 프레임(1)의 이면(1b)에 대해 직교하는 방향(두께 방향(H)에 상당)의 위치를 "높이 위치"로 정의한 것으로 한다. 타이바부(4a, 4b)의 이면(1b)의 높이 위치와, 리드부(3)의 박육부(3b)의 이면(1b)의 높이 위치는 동일하다. 한편, 타이바부(4a, 4b)의 이면(1b)의 높이 위치 및 리드부(3)의 박육부(3b)의 이면(1b)의 높이 위치보다, 리드부(3)의 후육부(3a)의 이면(1b)의 높이 위치는 높다.
즉, 타이바부(4a, 4b)의 이면(1b) 및 리드부(3)의 박육부(3b)의 이면(1b)은 리드부(3)의 후육부(3a)의 이면(1b)에 대해 오목한 형상을 나타내고 있으며, 이 구조에 의해, 리드 프레임(1)에 있어서는, 타이바부(4a)의 이면(1b)측에, 제 1 방향(A1)을 따라서 연장되는 제 1 홈부(5a)가 형성되어 있으며, 타이바부(4b)의 이면(1b)측에, 제 2 방향(A2)을 따라서 연장되는 제 2 홈부(5b)가 형성되어 있다. 제 1 홈부(5a)와 제 2 홈부(5b)는 서로 교차하고 있으며, 제 1 홈부(5a)와 제 2 홈부(5b)는 리드 프레임(1)에 있어서의 반도체 칩(6)이 탑재되는 측과는 반대측의 면, 즉 이면(1b)에 형성되어 있다.
제 1 홈부(5a) 및 제 2 홈부(5b)는, 리드 프레임(1)을 두께 방향(H) 방향으로 관통하는 것은 아니며, 예를 들면, 리드 프레임(1)의 두께의 반분의 홈 깊이를 가지며, 리드 프레임(1)을 에칭(웨트 에칭)하는 것에 의해 형성 가능하다. 제 1 홈부(5a) 및 제 2 홈부(5b)는 홈 폭(W1)(도 2)을 갖는다. 홈 폭(W1)은 예를 들면, 0.40㎜ 내지 0.50㎜이다. 제 1 홈부(5a)의 홈 폭(W1)과 제 2 홈부(5b)의 홈 폭(W1)은 동일하여도 서로 상이하여도 좋다. 홈 폭(W1) 및 홈 깊이는, 후속 공정으로 변형 등의 문제가 생기지 않는 정도의 강도를 확보하는 것, 후공정에서 양호한 외관 검사를 실행할 수 있는 것, 완성품인 반도체 장치의 양호한 실장 강도 등을 고려하여, 설정하면 좋다.
(주사 영역(R1), 주사 영역(R2), 중복 조사 영역(1c))
도 4는 리드 프레임(1)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이며, 레이저 광의 주사 영역(R1, R2)과, 분할 라인(DC1, DC2)을 나타내고 있다. 도 2 및 도 4에 도시하는 바와 같이, 리드 프레임(1)은 중복 조사 영역(1c)을 갖고 있다.
상세한 것은 후술하지만, 실시형태의 반도체 장치의 제조 방법에 있어서는, 성형 공정, 제 1 주사 공정 및 제 2 주사 공정이 실시된다. 성형 공정에 있어서는, 리드 프레임(1)과 리드 프레임(1)에 탑재된 복수의 반도체 칩(6)을 수지재(9)(도 6, 도 7 참조)에 의해 밀봉하는 것에 의해, 수지 성형품(11)을 형성한다.
제 1 주사 공정에 있어서는(도 4, 도 9, 도 10 참조), 수지 성형품(11)의 제 1 홈부(5a) 상에서 제 1 방향(A1)을 따라서 레이저 광(L2)(도 10)을 주사하는 것에 의해, 제 1 홈부(5a) 내의 수지재(9)를 제거한다. 리드 프레임(1)의 이면(1b) 중, 제 1 주사 공정에 있어서 레이저 광(L2)이 조사되는 영역을 주사 영역(R1)(도 4)으로 한 경우, 주사 영역(R1)은 도 4에 도시하는 바와 같이, 제 1 방향(A1)을 따라서 띠형상으로 연장된다. 도시상의 편의를 위해, 도 4에 있어서는 주사 영역(R1)을 도 4의 지면 우상측으로부터 좌하측을 향하여 연장되는 해칭선을 부여하여 표현하고 있다. 주사 영역(R1)은 제 1 홈부(5a)의 홈 폭(W1)(도 2)에 대응하는 폭(W5)을 갖고 있다.
제 2 주사 공정에 있어서도 마찬가지로(도 4, 도 10 참조), 수지 성형품(11)의 제 2 홈부(5b) 상에서 제 2 방향(A2)을 따라서 레이저 광(L3)(도 10)을 주사하는 것에 의해, 제 2 홈부(5b) 내의 수지재(9)를 제거한다. 리드 프레임(1)의 이면(1b) 중, 제 2 주사 공정에 있어서, 레이저 광(L3)이 조사되는 영역을 주사 영역(R2)(도 4)으로 한 경우, 주사 영역(R2)은 도 4에 도시하는 바와 같이, 제 2 방향(A2)을 따라서 띠형상으로 연장된다. 도시 상의 편의를 위해, 도 4에 있어서는 주사 영역(R2)을 도 4의 지면 좌상측으로부터 우하측을 향하여 연장되는 해칭선을 부여하여 표현하고 있다. 주사 영역(R2)은 제 2 홈부(5b)의 홈 폭(W1)(도 2)에 대응하는 폭(W5)을 갖고 있다.
중복 조사 영역(1c)은 다음과 같이 정의되는 영역이다. 즉, 리드 프레임(1)의 이면(1b)에 대해 수직인 방향으로부터 이면(1b)을 본 경우에, 리드 프레임(1)의 이면(1b) 중, 제 1 주사 공정시에 주사되는 레이저 광(L2)(도 10)과 제 2 주사 공정시에 주사되는 레이저 광(L3)(도 10)의 양쪽이 조사되는 영역이, 중복 조사 영역(1c)이다. 환언하면, 리드 프레임(1) 중 주사 영역(R1, R2)이 중첩되어 있는 영역이, 중복 조사 영역(1c)이다. 여기에서는, 중복 조사 영역(1c)(도 2, 도 4 참조)은 타이바부(4a)와 타이바부(4b)가 서로 교차하는 위치에 마련되어 있다.
도 2에 도시하는 바와 같이, 여기에서는, 중복 조사 영역(1c)은 사각형의 형상을 갖고 있다. 중복 조사 영역(1c)의 제 2 방향(A2)에 있어서의 폭(E2)은, 타이바부(4a) 중 중복 조사 영역(1c)에 접속하고 있는 부분(P1)(도 2, 도 3)의 제 2 방향(A2)에 있어서의 폭(d1)(도 2)보다 크다. 마찬가지로, 중복 조사 영역(1c)의 제 1 방향(A1)에 있어서의 폭(E1)은, 타이바부(4b) 중 중복 조사 영역(1c)에 접속하고 있는 부분(P2)(도 2, 도 3)의 제 1 방향(A1)에 있어서의 폭(d2)(도 2)보다 크다. 또한, 이 폭(E1) 혹은 폭(E2)을 제 1 홈부(5a) 및 제 2 홈부(5b)의 홈 폭(W1)(도 2)과 비교하여 동등 또는 크게 하면, 중복 조사 영역(1c)은 코너부(12t)에 대한 차광 마스크로서 보다 확실히 기능할 수 있다.
(분할 라인(DC1, DC2), 코너부(12t))
상세한 것은 후술하지만, 실시형태의 반도체 장치의 제조 방법에 있어서는 추가로, 절단 공정이(도 12 참조) 실시된다. 수지 성형품(11)이 제 1 홈부(5a) 및 제 2 홈부(5b)의 각각을 따라서 절단되는 것에 의해, 개편화된 단위 수지 성형품(반도체 장치(12))이 형성된다.
도 4에서는, 수지 성형품(11)이 제 1 홈부(5a)를 따라서 절단될 때에, 리드 프레임(1) 중 절단되는(제거되는) 영역을, 분할 라인(DC1)을 이용하여 표현하고 있다. 수지 성형품(11)이 제 2 홈부(5b)를 따라서 절단될 때에, 리드 프레임(1) 중 절단되는(제거되는) 영역을, 분할 라인(DC2)을 이용하여 표현하고 있다. 분할 라인(DC1, DC2)은 모두 리드 프레임(1) 내에서 띠형상으로 연장되어 있다.
절단 공정에서는, 예를 들어, 폭(W2)(도 12)을 갖는 블레이드(13)를 이용하여 리드 프레임(1) 및 수지재(9)의 전체 두께 부분이 절단된다. 블레이드(13)의 폭(W2)(분할 라인(DC1, DC2)의 폭과 대략 동일함)은, 제 1 홈부(5a) 및 제 2 홈부(5b)의 홈 폭(W1)(도 2)보다 작은 값이다. 수지 성형품(11)을 절단하는 것에 의해 개편화된 단위 수지 성형품(반도체 장치(12))이 얻어진다. 각각의 단위 수지 성형품은 분할 라인(DC1, DC2)이 교차하는 개소에, 코너부(12t)(도 4, 도 13 참조)를 갖고 있다. 코너부(12t)는 단위 수지 성형품(반도체 장치(12))에 있어서, 서로 접하는 측면끼리의 사이에 형성된다.
도 4를 참조하여, 본 실시형태의 리드 프레임(1)에 있어서는, 리드 프레임(1)의 이면(1b)에 대해 수직인 방향으로부터 이면(1b)을 본 경우에, 중복 조사 영역(1c)이 코너부(12t)(코너부(12t)가 되어야 하는 부분)에 중첩되도록 마련되어 있다. 리드 프레임(1)의 중복 조사 영역(1c)은 이면(1b)측으로부터 레이저 광(L2, L3)(도 10)이 조사되었을 때에, 리드 프레임(1)의 표면(1a)측에 위치하는 수지재(9) 중, 코너부(12t)에 대응하는 위치에 있는 수지재(9)의 부분에 레이저 광(L2, L3)이 도달하는 것을 억제한다(상세한 것은 후술함).
[반도체 장치의 제조 방법]
실시형태에 있어서의 반도체 장치의 제조 방법은 준비 공정, 성형 공정, 제 1 주사 공정, 제 2 주사 공정, 도금 공정, 및 절단 공정을 포함한다.
(준비 공정)
도 5는 준비 공정에 있어서 준비되는 리드 프레임(1)과 복수의 반도체 칩(6)을 리드 프레임(1)의 표면(1a)측으로부터 본 형태를 도시하는 평면도이다. 도 6은 도 5 중의 Ⅵ-Ⅵ선을 따른 화살표에서 본 단면도이며, 리드 프레임(1)의 다이 패드(2) 상에 반도체 칩(6)이 본딩된 상태를 도시하고 있다. 도 5, 도 6에 도시하는 바와 같이, 각 반도체 칩(6)에 마련된 복수의 전극은 본딩 와이어(7)를 거쳐서 리드부(3)(후육부(3a))에 전기적으로 접속된다. 또한, 편의상, 도 5에는 본딩 와이어(7)를 도시하고 있지 않다.
(성형 공정)
도 7은 성형 공정이 실행해진 상태를 도시하는 단면도이다. 성형 공정에 있어서는, 반도체 칩(6)이 본딩된 상태에서, 리드 프레임(1) 및 반도체 칩(6)을 수지재(9)에 의해 밀봉한다. 이에 의해, 수지 성형품(11)이 얻어진다. 도 6 및 도 7에 도시하는 바와 같이, 성형 공정 전에, 리드 프레임(1)의 제 1 홈부(5a) 및 제 2 홈부(5b)측에, 보호 필름(8)(예를 들면, 폴리이미드 수지 테이프)을 부착하고, 보호 필름(8)을 부착한 다음 수지 밀봉을 실행하면 좋다.
반도체 장치의 제조 방법은, 성형 공정과 후술하는 각 주사 공정 사이에, 수지 성형품(11)에 있어서의 리드 프레임(1)의 제 1 홈부(5a) 및 제 2 홈부(5b)와는 반대측의 표면(9a)(도 7)에, 레이저 광(L1)을 조사하는 것에 의한 레이저 마킹을 실행하는 공정을 더 포함하고 있어도 좋다. 펄스 레이저를 이용하여, 주사 광학계에 의해 주사하는 것에 의해, 제품 번호나 시리얼 No 등의 임의의 정보를 인자 가능하다.
도 8에 도시하는 바와 같이, 후술하는 각 주사 공정을 실행하기 전에 보호 필름(8)이 리드 프레임(1)으로부터 벗겨진다. 보호 필름(8)의 제거에 의해, 리드 프레임(1)의 제 1 홈부(5a) 및 제 2 홈부(5b) 내에 형성되어 있는 수지재(9(9c))가 노출된다. 또한, 보호 필름(8)은 도 7을 참조하면서 설명한 레이저 마킹을 실행하는 공정 전에, 리드 프레임(1)으로부터 벗겨도 좋다.
(제 1 주사 공정, 제 2 주사 공정)
도 9 및 도 10에 도시하는 바와 같이, 제 1 주사 공정에 있어서는, 제 1 홈부(5a) 내의 수지재(9(9c))에 레이저 광(L2)을 조사하여 제 1 홈부(5a) 내의 수지재(9(9c))를 제거한다. 레이저 광(L2)으로서는, 펄스 레이저로서, 레이저 광 발진 장치에 YAG 레이저나 YVO4 레이저 또는 이들로부터 발광된 레이저 광을 제 2 고조파 발생(SHG: Second Harmonic Generation) 재료에 의해 파장 변환되는 그린 레이저를 이용 가능하다. 또한, 주사 광학계에 의해 주사하는 것에 의해, 레이저 광(L2)의 조사 영역을 변화시킬 수 있다.
수지재(9(9c))의 재질이나 수지재(9(9b))의 사이즈(제 1 홈부(5a)의 홈 폭(W1) 등)에 따라서, 수지재(9(9b))를 효율적으로 제거할 수 있도록, 레이저 광(L2)의 파장, 출력, 레이저 직경, 조사 시간 등이 최적화된다. 레이저 광(L2)의 발진 장치로서는, 레이저 마킹(도 7)에서 이용한 것과 동일한 것을 이용하여도 좋다. 도 10에 도시하는 바와 같이, 마찬가지로, 제 2 주사 공정에 있어서는, 제 2 홈부(5b) 내의 수지재(9)에 레이저 광(L3)을 조사하여 제 2 홈부(5b) 내의 수지재(9)를 제거한다.
이 때, 본 실시형태의 리드 프레임(1)에 있어서는, 중복 조사 영역(1c)(보다 구체적으로는, 중복 조사 영역(1c)의 4개 코너 부분)이, 최종 제품으로서의 반도체 장치(12)의 코너부(12t)(코너부(12t)가 되어야 하는 부분)에 중첩되도록 마련되어 있다. 중복 조사 영역(1c)은 4개의 코너부(12t)에 대해 차광 마스크로서 기능한다. 리드 프레임(1)의 중복 조사 영역(1c)은 이면(1b)측으로부터 레이저 광(L2, L3)(도 10)이 조사되었을 때에, 리드 프레임(1)의 표면(1a)측에 위치하는 수지재(9) 중, 코너부(12t)에 대응하는 위치에 있는 수지재(9)의 부분에 레이저 광(L2, L3)이 도달하는 것을 억제한다.
(도금 공정)
도 11에 도시하는 바와 같이, 제 1 홈부(5a)(및 도 11에 도시하지 않은 제 2 홈부(5b)) 내의 수지재를 제거한 후에, 리드 프레임(1)에 도금 처리를 실행한다. 리드 프레임(1)의 다이 패드(2), 리드 프레임(1)의 타이바부(4a)(및 타이바부(4b))의 표면, 및 제 1 홈부(5a)(및 제 2 홈부(5b))의 표면에, 도금층(10)이 형성된다. 여기에서, 도금층(10)의 재료로서는, 실장에 이용되는 납땜 재료에 따라서, 땜납 습윤성이 양호한 재료를 선정할 수 있다. 예를 들면, Sn(주석)계의 땜납을 이용하는 경우에는, 주석(Sn), 주석-구리 합금(Sn-Cu), 주석-은 합금(Sn-Ag), 주석-비스무트(Sn-Bi) 등을 이용할 수 있으며, 리드 프레임(1)측의 하지에 Ni를 이용한 적층체의 도금층(10)으로 할 수도 있다.
도금 공정에 있어서는, 리드 프레임(1)에 소정의 세정 처리를 실행하고 나서 도금 처리를 실행하면 좋다. 도금 공정의 사전 처리의 리드 프레임(1)의 표면 처리로서, 세정 처리에 부가하여, 산화막의 제거, 표면 활성화 등을 위해 처리를 실행하여도 좋다. 제 1 홈부(5a) 및 제 2 홈부(5b) 내의 수지재(9)는 레이저 광의 조사를 받아 개질(예를 들면, 탄화)되어 있는 일이 있어, 다소의 수지재(9)가 잔존한 경우여도, 개질한 수지재(9)는 도금 처리를 실행하기 전의 세정 처리 등의 표면 처리에 의해 제 1 홈부(5a) 및 제 2 홈부(5b) 내로부터 제거할 수 있다.
도 7을 참조하면서 설명한 레이저 마킹을 실행하는 공정은, 성형 공정과 주사 공정 사이에 실행하는 것을 대신 또는 부가하여, 상술의 각 주사 공정과 당해 도금 공정 사이에 실행하여도 좋다.
(절단 공정)
도 12(및 도 4)에 도시하는 바와 같이, 도금 처리가 실행된 리드 프레임(1)을 제 1 홈부(5a) 및 제 2 홈부(5b)를 따라서 절단한다. 이 절단 공정에서는, 폭(W2)(도 12)을 갖는 블레이드(13)를 이용하여 리드 프레임(1) 및 수지재(9)의 전체 두께 부분을 절단한다.
절단 공정의 실시에 의해, 복수의 단위 수지 성형품으로서의 반도체 장치(12)가 얻어진다. 도 13에 도시하는 바와 같이, 반도체 장치(12)는, 평면에서 본 경우에 제품의 외측을 향하여 전기적 접속용의 리드가 돌출되어 있지 않은 QFN 타입의 논 리드형의 제품이다. 또한, 도 13에서는 반도체 장치(12)의 코너부에, 중복 조사 영역(1c)의 일부가 잔류되어 있는 형태를 도시하고 있지만, 이 중복 조사 영역(1c)의 일부는 제거되어도 좋다.
도 14에 도시하는 바와 같이, 반도체 장치(12)에 있어서는, 각 리드부(3)의 측부(편부)에 단차가 형성되어 있으며, 리드부(3)의 측면(3t)에 있어서는 도금층(10)이 형성되어 않지 않으며, 원래의 금속이 노출되어 있다. 반도체 장치(12)는 예를 들면, 수지재(9)측을 위로 하고 리드부(3)측을 아래로 하여, 프린트 기판에 실장된다. 프린트 기판에는, 리드부(3)에 대응하는 위치에 랜드(14)가 형성되어 있으며, 땜납(15)을 거쳐서 리드부(3)와 랜드(14)가 접속된다.
(작용 및 효과)
본 실시형태의 리드 프레임(1)에 의하면, 중복 조사 영역(1c)이 최종 제품으로서의 반도체 장치(12)의 코너부(12t)(코너부(12t)가 되어야 하는 부분)에 중첩되도록 마련되어 있다. 리드 프레임(1)의 중복 조사 영역(1c)은 이면(1b)측으로부터 레이저 광(L2, L3)(도 10)이 조사되었을 때에, 리드 프레임(1)의 표면(1a)측에 위치하는 수지재(9) 중, 코너부(12t)에 대응하는 위치에 있는 수지재(9)의 부분에 레이저 광(L2, L3)이 도달하는 것을 억제한다.
따라서 본 실시형태의 리드 프레임(1)을 채용하는 것에 의해, 리드 프레임(1)의 제 1 홈부(5a)와 제 2 홈부(5b)가 서로 교차하고 있는 부분에 레이저 광이 중복되어 조사되는 경우여도, 최종 제품으로서의 반도체 장치(12)의 코너부(12t)의 품질의 저하로 이어지는 것을 억제 가능하게 된다.
또한, 본 실시형태의 리드 프레임(1)에 있어서는, 중복 조사 영역(1c)이 다이 패드(2) 및 후육부(3a)보다 얇게 형성되어 있다. 만일, 중복 조사 영역(1c)이 다이 패드(2)와 동일한 두께인 경우, 예를 들어, 절단 공정에 있어서 중복 조사 영역(1c)의 폭보다 얇은 블레이드(13)로 절단을 실행하기 위해, 개편화에 의해 얻어진 반도체 장치(12)의 코너부(12t)에, 중복 조사 영역(1c)의 일부가 상하 방향으로 길게 연장된 돌기형상(기둥형상)으로 잔류하게 된다. 이에 대해, 중복 조사 영역(1c)이 다이 패드(2) 및 후육부(3a)보다 얇게 형성되어 있는 것에 의해, 중복 조사 영역(1c)의 일부가 상하 방향으로 길게 연장된 돌기형상(기둥형상)으로 잔류하는 것을 억제하는 것이 가능하게 된다.
[비교예]
도 15는 비교예에 있어서의 리드 프레임(1z)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이며, 레이저 광의 주사 영역(R1, R2)과, 분할 라인(DC1, DC2)을 나타내고 있다. 비교예의 리드 프레임(1z)에 있어서도, 중복 조사 영역(1c)이 마련되어 있다. 그렇지만, 리드 프레임(1z)의 중복 조사 영역(1c)은 "＋"자형상(혹은 "X"자형상)을 갖고 있으며, 또한, 최종 제품으로서의 반도체 장치(12)의 코너부(12t)(코너부(12t)가 되어야 하는 부분)에 중첩되도록 마련되어 있지 않다.
리드 프레임(1z)의 중복 조사 영역(1c)은 이면(1b)측으로부터 레이저 광(L2, L3)(도 10 참조)이 조사되었을 때에, 리드 프레임(1z)의 표면(1a)측에 위치하는 수지재(9) 중, 코너부(12t)에 대응하는 위치에 있는 수지재(9)의 부분에, 레이저 광(L2, L3)이 도달하는 것을 억제할 수 없다. 이 구성에서는, 레이저 광의 중복 조사의 영향을 받아, 코너부(12t)가 소망하는 상태로 형성되기 어려워지거나, 코너부가 파손되기 쉬워질 가능성이 있다.
[변형예]
도 16은 실시형태의 변형예에 있어서의 리드 프레임(1m)의 이면(1b)측으로부터 본 구성을 도시하는 평면도이다. 리드 프레임(1m)에 있어서는, 중복 조사 영역(1c)이 전체적으로 환형상을 나타내도록 배치되어 있으며, 당해 환형상의 내측에는 상기 리드 프레임(1)이 마련되어 있지 않다. 즉, 중복 조사 영역(1c)은 공동 부분(1h)을 둘러싸도록, 환형상을 나타내며 중공형상으로 형성되어 있다. 또한, 리드 프레임(1m)의 중복 조사 영역(1c)도, 최종 제품으로서의 반도체 장치(12)의 코너부(12t)(코너부(12t)가 되어야 하는 부분)에 중첩되도록 마련되어 있다는 점은, 본 변형예와 상술의 실시형태와 공통된다.
공동 부분(1h)은 레이저 광의 주사 영역(R1, R2)(도 4 참조)에 포함되어 있으며, 레이저 광이 중복되어 조사된다. 그렇지만, 공동 부분(1h)은 블레이드(13)의 풀 컷 처리에 의해 제거되는 영역, 즉, 최종 제품으로서의 반도체 장치(12)에 포함되지 않는 부분이기 때문에, 공동 부분(1h)으로의 중복 조사에 의한 영향을 받지 않는다. 블레이드(13)의 풀 컷 처리시, 공동 부분(1h)에 있어서 리드 프레임(1)이 존재하고 있지 않기 때문에 블레이드(13)로의 부하를 저감하는 것이 가능해진다.
이상, 실시형태에 대해 설명했지만, 상기의 개시 내용은 모든 점에서 예시이며 제한적인 것은 아니다. 본 발명의 기술적 범위는 청구범위에 의해 나타나며, 청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1, 1m, 1z: 리드 프레임
1a, 9a: 표면
1b: 이면 1c: 중복 조사 영역
1h: 공동 부분 2: 다이 패드
3: 리드부 3a: 후육부
3b: 박육부 3t: 측면
4a: 타이바부(제 1 타이바부) 4b: 타이바부(제 2 타이바부)
5a: 제 1 홈부 5b: 제 2 홈부
6: 반도체 칩 7: 본딩 와이어
8: 보호 필름 9: 수지재
10: 도금층 11: 수지 성형품
12: 반도체 장치 12t: 코너부
13: 블레이드 14: 랜드
15: 땜납 A1: 제 1 방향
A2: 제 2 방향 DC1, DC2: 분할 라인
E1, E2, W2, W5, d1, d2: 폭 H: 두께 방향
L1, L2, L3: 레이저 광 P1, P2: 부분
R1, R2: 주사 영역 W1: 홈 폭
1b: 이면 1c: 중복 조사 영역
1h: 공동 부분 2: 다이 패드
3: 리드부 3a: 후육부
3b: 박육부 3t: 측면
4a: 타이바부(제 1 타이바부) 4b: 타이바부(제 2 타이바부)
5a: 제 1 홈부 5b: 제 2 홈부
6: 반도체 칩 7: 본딩 와이어
8: 보호 필름 9: 수지재
10: 도금층 11: 수지 성형품
12: 반도체 장치 12t: 코너부
13: 블레이드 14: 랜드
15: 땜납 A1: 제 1 방향
A2: 제 2 방향 DC1, DC2: 분할 라인
E1, E2, W2, W5, d1, d2: 폭 H: 두께 방향
L1, L2, L3: 레이저 광 P1, P2: 부분
R1, R2: 주사 영역 W1: 홈 폭
Claims (6)
- 반도체 칩이 탑재되는 표면과, 상기 표면의 반대측의 이면을 가지며, 제 1 방향을 따라서 연장되는 제 1 홈부와, 상기 제 1 방향에 교차하는 제 2 방향을 따라서 연장되는 제 2 홈부가, 서로 교차하여 상기 이면에 형성된, 리드 프레임을 준비하는 준비 공정과,
상기 리드 프레임과 상기 리드 프레임에 탑재된 복수의 반도체 칩을 수지재에 의해 밀봉하는 것에 의해 수지 성형품을 형성하는 성형 공정과,
상기 제 1 홈부 상에서 상기 제 1 방향을 따라서 레이저 광을 주사하는 것에 의해, 상기 제 1 홈부 내의 상기 수지재를 제거하는 제 1 주사 공정과,
상기 제 2 홈부 상에서 상기 제 2 방향을 따라서 레이저 광을 주사하는 것에 의해, 상기 제 2 홈부 내의 상기 수지재를 제거하는 제 2 주사 공정과,
상기 제 1 홈부 및 상기 제 2 홈부의 각각을 따라서 상기 수지 성형품을 절단하는 것에 의해, 개편화된 복수의 단위 수지 성형품을 형성하는 절단 공정을 포함하며,
상기 리드 프레임의 상기 이면에 대해 수직인 방향으로부터 상기 이면을 본 경우,
상기 리드 프레임의 상기 이면은, 상기 제 1 주사 공정시에 주사되는 레이저 광과 상기 제 2 주사 공정시에 주사되는 레이저 광의 양쪽이 조사되는, 중복 조사 영역을 가지며,
상기 절단 공정에 의해 형성된 복수 중 적어도 1개의 상기 단위 수지 성형품은, 상기 리드 프레임의 상기 중복 조사 영역에 중첩되도록 위치하는 코너부를 가지며,
상기 리드 프레임의 상기 중복 조사 영역은, 상기 이면측으로부터 레이저 광이 조사되었을 때에, 상기 리드 프레임의 상기 표면측에 위치하는 상기 수지재 중, 상기 코너부에 대응하는 위치에 있는 상기 수지재의 부분에 레이저 광이 도달하는 것을 억제하고 있는
반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 리드 프레임의 상기 이면에 대해 수직인 방향으로부터 상기 이면을 본 경우, 상기 준비 공정으로 준비되는 상기 리드 프레임은,
상기 제 1 방향을 따라서 연장되며, 상기 이면측에 상기 제 1 홈부가 형성되는 제 1 타이바부와,
상기 제 2 방향을 따라서 연장되며, 상기 이면측에 상기 제 2 홈부가 형성되는 제 2 타이바부를 가지며,
상기 중복 조사 영역은, 상기 제 1 타이바부와 상기 제 2 타이바부가 서로 교차하고 있는 위치에 마련되어 있으며,
상기 중복 조사 영역의 상기 제 2 방향에 있어서의 폭은, 상기 제 1 타이바부 중 상기 중복 조사 영역에 접속하고 있는 부분의 상기 제 2 방향에 있어서의 폭보다 크고,
상기 중복 조사 영역의 상기 제 1 방향에 있어서의 폭은, 상기 제 2 타이바부 중 상기 중복 조사 영역에 접속하고 있는 부분의 상기 제 1 방향에 있어서의 폭보다 큰
반도체 장치의 제조 방법. - 제 2 항에 있어서,
상기 중복 조사 영역이, 전체적으로 환형상을 나타내도록 배치되어 있으며, 상기 환형상의 내측에는 상기 리드 프레임이 마련되어 있지 않은
반도체 장치의 제조 방법. - 리드 프레임으로서,
반도체 칩이 탑재되는 표면과, 상기 표면의 반대측의 이면을 가지며, 제 1 방향을 따라서 연장되는 제 1 홈부와, 상기 제 1 방향에 교차하는 제 2 방향을 따라서 연장되는 제 2 홈부가, 서로 교차하여 상기 이면에 형성되어 있으며,
상기 리드 프레임은, 상기 리드 프레임에 탑재된 복수의 반도체 칩과 함께 수지재에 의해 밀봉되는 것에 의해 수지 성형품을 구성하며,
상기 제 1 홈부 상에서 상기 제 1 방향을 따라서 레이저 광을 주사하는 것에 의해, 상기 제 1 홈부 내의 상기 수지재가 제거되며, 상기 제 2 홈부 상에서 상기 제 2 방향을 따라서 레이저 광을 주사하는 것에 의해 상기 제 2 홈부 내의 상기 수지재가 제거되며, 상기 제 1 홈부 및 상기 제 2 홈부의 각각을 따라서 상기 수지 성형품을 절단하는 것에 의해, 개편화된 복수의 단위 수지 성형품이 형성되며,
상기 리드 프레임의 상기 이면에 대해 수직인 방향으로부터 상기 이면을 본 경우,
상기 이면은, 상기 제 1 홈부 상에서 상기 제 1 방향을 따라서 레이저 광을 주사하는 것에 의해 상기 제 1 홈부 내의 상기 수지재를 제거할 때와, 상기 제 2 홈부 상에서 상기 제 2 방향을 따라서 레이저 광을 주사하는 것에 의해 상기 제 2 홈부 내의 상기 수지재를 제거할 때에는 양쪽에서 레이저 광이 조사되는, 중복 조사 영역을 가지며,
상기 단위 수지 성형품은, 상기 리드 프레임의 상기 중복 조사 영역에 중첩되도록 위치하는 코너부를 가지며,
상기 리드 프레임의 상기 중복 조사 영역은, 상기 이면측으로부터 레이저 광이 조사되었을 때에, 상기 리드 프레임의 상기 표면측에 위치하는 상기 수지재 중, 상기 코너부에 대응하는 위치에 있는 상기 수지재의 부분에 레이저 광이 도달하는 것을 억제하는
리드 프레임. - 제 4 항에 있어서,
상기 리드 프레임의 상기 이면에 대해 수직인 방향으로부터 상기 이면을 본 경우,
상기 리드 프레임은,
상기 제 1 방향을 따라서 연장되며, 상기 이면측에 상기 제 1 홈부가 형성되는 제 1 타이바부와,
상기 제 2 방향을 따라서 연장되며, 상기 이면측에 상기 제 2 홈부가 형성되는 제 2 타이바부를 가지며,
상기 중복 조사 영역은, 상기 제 1 타이바부와 상기 제 2 타이바부가 서로 교차하고 있는 위치에 마련되어 있으며,
상기 중복 조사 영역의 상기 제 2 방향에 있어서의 폭은, 상기 제 1 타이바부 중 상기 중복 조사 영역에 접속하고 있는 부분의 상기 제 2 방향에 있어서의 폭보다 크고,
상기 중복 조사 영역의 상기 제 1 방향에 있어서의 폭은, 상기 제 2 타이바부 중 상기 중복 조사 영역에 접속하고 있는 부분의 상기 제 1 방향에 있어서의 폭보다 큰
리드 프레임. - 제 5 항에 있어서,
상기 중복 조사 영역이, 전체적으로 환형상을 나타내도록 배치되어 있으며, 상기 환형상의 내측에는 상기 리드 프레임이 마련되어 있지 않은
리드 프레임.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021146352A JP2023039266A (ja) | 2021-09-08 | 2021-09-08 | 半導体装置の製造方法およびリードフレーム |
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| PCT/JP2022/023773 WO2023037682A1 (ja) | 2021-09-08 | 2022-06-14 | 半導体装置の製造方法およびリードフレーム |
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| Publication Number | Publication Date |
|---|---|
| KR20240036686A true KR20240036686A (ko) | 2024-03-20 |
Family
ID=85506411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020247006772A KR20240036686A (ko) | 2021-09-08 | 2022-06-14 | 반도체 장치의 제조 방법 및 리드 프레임 |
Country Status (5)
| Country | Link |
|---|---|
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| KR (1) | KR20240036686A (ko) |
| CN (1) | CN117897811A (ko) |
| TW (1) | TWI802479B (ko) |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011077278A (ja) | 2009-09-30 | 2011-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5467506B2 (ja) * | 2009-10-05 | 2014-04-09 | 大日本印刷株式会社 | 樹脂封止型半導体装置及びその製造方法 |
| US20120126378A1 (en) * | 2010-11-24 | 2012-05-24 | Unisem (Mauritius ) Holdings Limited | Semiconductor device package with electromagnetic shielding |
| JP2013225595A (ja) * | 2012-04-20 | 2013-10-31 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体パッケージ並びにそれらの製造方法 |
| JP2014007287A (ja) * | 2012-06-25 | 2014-01-16 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8841758B2 (en) * | 2012-06-29 | 2014-09-23 | Freescale Semiconductor, Inc. | Semiconductor device package and method of manufacture |
| JP2014187308A (ja) * | 2013-03-25 | 2014-10-02 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP6827495B2 (ja) * | 2019-05-16 | 2021-02-10 | Ｔｏｗａ株式会社 | 半導体装置の製造方法 |
-
2021
- 2021-09-08 JP JP2021146352A patent/JP2023039266A/ja active Pending
-
2022
- 2022-06-14 CN CN202280059433.7A patent/CN117897811A/zh active Pending
- 2022-06-14 KR KR1020247006772A patent/KR20240036686A/ko unknown
- 2022-06-14 WO PCT/JP2022/023773 patent/WO2023037682A1/ja active Application Filing
- 2022-08-01 TW TW111128818A patent/TWI802479B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011077278A (ja) | 2009-09-30 | 2011-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
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