KR20240007844A - 표시 장치 - Google Patents

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KR20240007844A
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Abstract

일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역 상에 배치된 발광 소자들, 상기 발광 소자들 상에 배치되며, 상기 표시 영역으로부터 상기 비표시 영역으로 연장된 오버코트층, 및 상기 오버코트층 상에 배치되며, 상기 비표시 영역과 중첩하는 배리어층을 포함하며, 상기 배리어층은 상기 표시 영역과 비중첩하며, 실리콘 질화물을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 외부의 습기가 침투되는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역 상에 배치된 발광 소자들, 상기 발광 소자들 상에 배치되며, 상기 표시 영역으로부터 상기 비표시 영역으로 연장된 오버코트층, 및 상기 오버코트층 상에 배치되며, 상기 비표시 영역과 중첩하는 배리어층을 포함하며, 상기 배리어층은 상기 표시 영역과 비중첩하며, 실리콘 질화물을 포함할 수 있다.
상기 비표시 영역은 패드 전극들이 배치된 패드부를 포함하며, 상기 배리어층은 상기 패드부와 비중첩할 수 있다.
상기 배리어층은 평면상 상기 표시 영역 및 상기 패드부를 둘러싸도록 배치될 수 있다.
상기 패드부는 상기 패드 전극들을 노출시키는 제1 패드홀, 및 상기 제1 패드홀과 중첩하는 제2 패드홀을 포함할 수 있다.
상기 제1 패드홀의 폭은 상기 제2 패드홀의 폭보다 작을 수 있다.
상기 제1 패드홀은 상기 오버코트층을 관통하고, 상기 제2 패드홀은 상기 오버코트층과 상기 배리어층을 관통할 수 있다.
상기 오버코트층은 상기 제1 패드홀의 내주면에 대응하는 제1 측변, 상기 제2 패드홀의 내주면에 대응하는 제2 측변, 상기 제1 측변과 상기 제2 측변을 연결하는 제1 상면, 및 상기 제1 상면과 평행하며 상기 제2 측변과 연결되는 제2 상면을 포함할 수 있다.
상기 제2 패드홀에서 상기 배리어층의 측변과 상기 오버코트층의 상기 제2 측변은 상호 정렬되어 일치될 수 있다.
상기 배리어층은 상기 오버코트층의 상기 제2 상면에 접촉하여 배치될 수 있다.
상기 비표시 영역에 배치되며, 상기 표시 영역을 둘러싸는 댐과 홀부를 더 포함하며, 상기 오버코트층과 상기 배리어층은 상기 댐과 상기 홀부에 중첩할 수 있다.
상기 발광 소자들 상에 배치된 제1 캡핑층, 상기 제1 캡핑층 상에 배치된 저굴절층, 상기 저굴절층 상에 배치된 제2 캡핑층, 및 상기 제2 캡핑층 상에 배치된 컬러 필터층을 더 포함할 수 있다.
상기 오버코트층은 상기 컬러 필터층 상에 배치될 수 있다.
상기 오버코트층은 상기 컬러 필터층과 상기 제2 캡핑층 사이에 배치될 수 있다.
또한, 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역 상에 배치된 발광 소자들, 상기 발광 소자들 상에 배치되며, 상기 표시 영역으로부터 상기 비표시 영역으로 연장된 오버코트층, 및 상기 비표시 영역 상에서 상기 오버코트층 상에 배치되는 배리어층을 포함하며, 상기 비표시 영역은 패드 전극들이 배치된 패드부를 포함하고, 상기 배리어층은 상기 표시 영역과 비중첩하며 상기 비표시 영역의 상기 패드부와 중첩하고, 실리콘 질화물을 포함할 수 있다.
상기 패드부는 상기 오버코트층을 관통하여 상기 패드 전극들을 노출시키는 제1 패드홀을 포함하고, 상기 배리어층은 상기 제1 패드홀과 중첩할 수 있다.
상기 기판과 상기 발광 소자들 사이에 배치되며, 상기 표시 영역으로부터 상기 비표시 영역으로 연장되는 비아층을 더 포함하며, 상기 제1 패드홀은 상기 비아층의 상면을 노출할 수 있다.
상기 배리어층은 상기 제1 패드홀에서 상기 비아층의 상면에 접촉할 수 있다.
상기 배리어층은 상기 제1 패드홀의 내주면에 대응하는 상기 오버코트층의 측변을 덮으며, 상기 오버코트층의 측변에 접촉할 수 있다.
상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 및 상기 제1 절연층 상에 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 연결 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 연결 전극을 더 포함하며, 상기 발광 소자들은 상기 제1 전극 및 상기 제2 전극 상에 배치될 수 있다.
상기 발광 소자들은 각각, p형 반도체를 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되며, n형 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 비표시 영역에 배리어층을 형성함으로써, 표시 영역의 휘도를 저하시키지 않으면서 외부의 수분이 침투되는 것을 방지할 수 있다. 이에 따라, 소자의 열화를 방지하고 표시 품질을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다.
도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다.
도 5은 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 일 실시예에 따른 표시 장치의 단면도이다.
도 7은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 8은 도 7의 A1-A1'선을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 배리어층을 개략적으로 나타낸 평면도이다.
도 10은 도 7의 A2-A2'선을 따라 자른 단면도이다.
도 11은 도 10의 A 영역을 나타낸 확대도이다.
도 12 내지 도 16은 일 실시예에 따른 표시 장치를 제조 공정 별로 나타낸 단면도들이다.
도 17 및 도 18은 다른 실시예들에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 2는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED; ED1, ED2)들 및 연결 전극(CNE; CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 2를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 방출하고, 제2 서브 화소(SPX2)는 제2 색의 광을 방출하며, 제3 서브 화소(SPX3)는 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다. 도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다.
도 3은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들을 가로지르는 단면을 도시하고 있고, 도 4는 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 2 내지 도 4를 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE: CNE1, CNE2)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(도 6의 'CCL')을 구성할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP1)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME; RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3, PAS4)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME; RME1, RME2)들은 뱅크 패턴(BP1, BP2) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1)들, 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)들을 포함할 수 있다. 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 컨택부(CT1, CT2)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 각각 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2) 및 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2) 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(ED)들의 제2 단부와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 제1 컨택부(CT1)들을 포함할 수 있다. 제1 컨택부(CT1)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들은 그 하부의 제1 전극(RME1)의 상면 일부를 노출할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층(도 6의 'PAS4')이 더 배치될 수 있다. 상기 절연층은 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 5은 일 실시예에 따른 발광 소자의 개략도이다.
도 5을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 발광 소자(ED)들 상에 배치된 컬러 제어층(도 6의 'CCR') 및 컬러 필터층(도 6의 'CFL')을 더 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 컬러 제어층(CCR)과 컬러 필터층(CFL)을 거쳐 출사될 수 있으며, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 출사된 광의 색은 서브 화소(SPXn)마다 다를 수 있다. 도 6은 일 실시예에 따른 표시 장치의 단면도이다.
도 6을 참조하면, 표시 장치(10)는 기판(SUB) 상에 발광 소자(ED)들이 배치되고, 그 상부에 배치된 컬러 제어층(TPL, WCL1, WCL2) 및 컬러 필터층(CFL)을 포함할 수 있다. 또한, 표시 장치(10)는 컬러 제어층(CCR)과 컬러 필터층(CFL) 사이에 배치된 복수의 층들을 더 포함할 수 있다. 이하에서는 표시 장치(10)의 발광 소자(ED)들 상에 배치된 층들에 대하여 설명하기로 한다.
제4 절연층(PAS4)은 제3 절연층(PAS3), 연결 전극(CNE1, CNE2)들 및 뱅크층(BNL) 상에 배치될 수 있다. 제4 절연층(PAS4)은 기판(SUB) 상에 배치된 층들을 보호할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수 있다.
제4 절연층(PAS4) 상에는 상부 뱅크층(UBN), 컬러 제어층(CCR), 컬러 패턴(CP1, CP2, CP3) 및 컬러 필터층(CFL)이 배치될 수 있다. 컬러 제어층(CCR)과 컬러 필터층(CFL) 사이에는 복수의 캡핑층(CPL1, CPL2), 및 저굴절층(LRL)이 배치되고, 컬러 필터층(CFL) 상에는 오버코트층(OC)이 배치될 수 있다.
표시 장치(10)는 컬러 필터층(CFL)이 배치되어 광이 출사되는 복수의 투광 영역(TA1, TA2, TA3)과, 투광 영역(TA1, TA2, TA3)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA1, TA2, TA3) 이외의 영역일 수 있다.
상부 뱅크층(UBN)은 제4 절연층(PAS4) 상에서 뱅크층(BNL)과 중첩하도록 배치될 수 있다. 상부 뱅크층(UBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 상부 뱅크층(UBN)은 발광 영역(EMA) 또는 발광 소자(ED)들이 배치된 부분을 둘러쌀 수 있다. 상부 뱅크층(UBN)은 컬러 제어층(CCR)이 배치되는 영역을 형성할 수 있다.
컬러 제어층(CCR)은 제4 절연층(PAS4) 상에서 상부 뱅크층(UBN)이 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어층(CCR)은 상부 뱅크층(UBN)이 둘러싸는 투광 영역(TA1, TA2, TA3)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어층(CCR)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어층(CCR)은 제1 투광 영역(TA1)에 대응하여 제1 서브 화소(SPX1)에 배치된 제1 파장 변환층(WCL1), 제2 투광 영역(TA2)에 대응하여 제2 서브 화소(SPX2)에 배치된 제2 파장 변환층(WCL2) 및 제3 투광 영역(TA3)에 대응하여 제3 서브 화소(SPX3)에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 컬러 제어층(CCR)은 잉크젯 프린팅 공정, 또는 포토 레지스트 공정을 통해 형성될 수 있다. 컬러 제어층(CCR)은 이들을 이루는 재료가 상부 뱅크층(UBN)이 둘러싸는 영역 내에 분사 또는 도포된 후, 건조 또는 노광 및 현상 공정을 통해 형성될 수 있다. 일 예로, 컬러 제어층(CCR)이 잉크젯 프린팅 공정으로 형성되는 실시예에서, 도면에서는 컬러 제어층(CCR)의 각 층들의 상면이 굴곡지게 형성되어 상부 뱅크층(UBN)과 인접한 가장자리 부분이 중심부보다 높을 수 있다. 다만, 이에 제한되지 않는다. 컬러 제어층(CCR)이 포토 레지스트 공정으로 형성되는 실시예에서, 컬러 제어층(CCR)의 각 층들의 상면이 평탄하게 형성되어 상부 뱅크층(UBN)과 인접한 가장자리 부분이 상부 뱅크층(UBN)의 상면과 평행하거나, 도면과 달리 컬러 제어층(CCR)의 중심부가 더 높게 형성될 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다.
제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(SPXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어층(CCR)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
제1 캡핑층(CPL1)은 컬러 제어층(CCR) 및 상부 뱅크층(UBN) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어층(CCR)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기물 절연성 물질을 포함할 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치될 수 있다. 저굴절층(LRL)은 컬러 제어층(CCR)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어층(CCR) 및 상부 뱅크층(UBN)에 의해 형성된 단차를 보상할 수 있다.
제2 캡핑층(CPL2)은 저굴절층(LRL) 상에 배치되고, 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 유사하게 무기물 절연 물질을 포함할 수 있다.
컬러 필터층(CFL)은 제2 캡핑층(CPL2) 상에 배치될 수 있다. 컬러 필터층(CFL)은 투광 영역(TA1, TA2, TA3)에 배치되고, 일부분은 차광 영역(BA)에 배치될 수 있다. 컬러 필터층(CFL) 중 일부는 차광 영역(BA)에서 다른 일부 또는 컬러 패턴(CP1, CP2, CP3)과 중첩될 수 있다. 컬러 필터층(CFL)이 서로 중첩하지 않는 부분은 광이 출사되는 투광 영역(TA1, TA2, TA3)이고, 컬러 필터층(CFL)이 서로 중첩하거나 컬러 패턴(CP1, CP2, CP3)이 배치된 영역은 광의 출사가 차단되는 차광 영역(BA)일 수 있다.
컬러 필터층(CFL)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터(CFL2) 및 제3 서브 화소(SPX3)에 제3 컬러 필터(CFL3)를 포함할 수 있다. 각 컬러 필터(CFL1, CFL2, CFL3)는 복수의 투광 영역(TA1, TA2, TA3) 또는 복수의 발광 영역(EMA)에 배치된 선형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 각 컬러 필터(CFL1, CFL2, CFL3)는 각 투광 영역(TA1, TA2, TA3)에 대응하여 배치되고 섬형의 패턴을 형성할 수도 있다.
컬러 필터층(CFL)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 각 컬러 필터(CFL1, CFL2, CFL3)는 각 서브 화소(SPXn)마다 배치되어 해당 서브 화소(SPXn)에서 각 컬러 필터(CFL1, CFL2, CFL3)로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 각 컬러 필터(CFL1, CFL2, CFL3)가 투과하는 광만이 선택적으로 표시될 수 있다. 예시적인 실시예에서, 제1 컬러 필터(CFL1)는 적색 컬러 필터층이고, 제2 컬러 필터(CFL2)는 녹색 컬러 필터층이고, 제3 컬러 필터(CFL3)는 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어층(CCR)을 컬러 필터층(CFL)을 통해 출사될 수 있다.
컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL) 상에 배치될 수 있다. 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다 . 차광 영역(BA)에는 컬러 패턴(CP1, CP2, CP3)과 서로 다른 컬러 필터(CFL1, CFL2, CFL3)들이 적층되어 배치되고, 이들이 적층된 영역에서 광의 투과가 차단될 수 있다.
제1 컬러 패턴(CP1)은 제1 컬러 필터(CFL1)와 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제1 컬러 패턴(CP1)은 차광 영역(BA)에서 제2 캡핑층(CPL2) 상에 직접 배치될 수 있으며, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1)과 인접한 차광 영역(BA)에는 배치되지 않을 수 있다. 제1 컬러 패턴(CP1)은 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이의 차광 영역(BA)에 배치될 수 있다. 제1 서브 화소(SPX1) 주변의 차광 영역(BA)에는 제1 컬러 필터(CFL1)가 배치될 수 있다.
제2 컬러 패턴(CP2)은 제2 컬러 필터(CFL2)와 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제2 컬러 패턴(CP2)은 차광 영역(BA)에서 제2 캡핑층(CPL2) 상에 직접 배치될 수 있으며, 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)과 인접한 차광 영역(BA)에는 배치되지 않을 수 있다. 제2 컬러 패턴(CP2)은 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3) 사이의 차광 영역(BA), 또는 표시 영역(DPA)의 최외곽 서브 화소(SPXn)와 비표시 영역(NDA)의 경계에 배치될 수 있다. 제2 서브 화소(SPX2) 주변의 차광 영역(BA)에는 제2 컬러 필터(CFL2)가 배치될 수 있다.
이와 유사하게, 제3 컬러 패턴(CP3)은 제3 컬러 필터(CFL3)와 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제3 컬러 패턴(CP3)은 차광 영역(BA)에서 제2 캡핑층(CPL2) 상에 직접 배치될 수 있으며, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에는 배치되지 않을 수 있다. 제3 컬러 패턴(CP3)은 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이의 차광 영역(BA)에 배치될 수 있다. 제3 서브 화소(SPX3) 주변의 차광 영역(BA)에는 제3 컬러 필터(CFL3)가 배치될 수 있다.
표시 장치(10)는 뱅크층(BNL) 및 상부 뱅크층(UBN)과 중첩하는 영역이 차광 영역(BA)이 되고, 차광 영역(BA)에는 제1 컬러 패턴(CP1), 제2 컬러 패턴(CP2) 및 제3 컬러 패턴(CP3) 각각은 다른 색재를 포함하는 컬러 필터(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 중첩하도록 배치될 수 있다. 예를 들어, 제1 컬러 패턴(CP1)은 제2 컬러 필터(CFL2) 및 제3 컬러 필터(CFL3)와 중첩하도록 배치되고, 제2 컬러 패턴(CP2)은 제1 컬러 필터(CFL1) 및 제3 컬러 필터(CFL3)와 중첩하도록 배치되고, 제3 컬러 패턴(CP3)은 제1 컬러 필터(CFL1) 및 제2 컬러 필터(CFL2)와 중첩하도록 배치될 수 있다. 차광 영역(BA)은 서로 다른 색재를 포함하는 컬러 패턴(CP1, CP2, CP3) 및 컬러 필터(CFL1, CFL2, CFL3)들이 서로 중첩함으로서, 광의 투과를 차단할 수 있다.
복수의 컬러 패턴(CP1, CP2, CP3)들은 복수의 컬러 필터(CFL1, CFL2, CFL3)들과 적층된 구조를 갖고, 광서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다. 컬러 패턴(CP1, CP2, CP3)은 복수의 컬러 필터(CFL1, CFL2, CFL3)들과 동일한 재료를 포함함에 따라 차광 영역(BA)을 투과한 외광 또는 반사광은 특정 색의 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 특히 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 표시 장치(10)는 차광 영역(BA)에 컬러 패턴(CP1, CP2, CP3)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
오버코트층(OC)은 컬러 필터층(CFL) 및 컬러 패턴(CP1, CP2, CP3) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들의 상부에 배치되는 컬러 제어층(CCR)과 컬러 필터층(CFL)을 포함하여, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 서로 다른 색의 광을 표시할 수 있다.
예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 제4 절연층(PAS4)을 통과하여 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL) 및 제2 캡핑층(CPL2)을 통과하여 제1 컬러 필터(CFL1)로 입사되고, 제1 컬러 필터(CFL1)는 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광들은 제4 절연층(PAS4), 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1), 저굴절층(LRL), 제2 캡핑층(CPL2), 및 제2 컬러 필터(CFL2)를 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 제4 절연층(PAS4)을 통과하여 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL) 및 제2 캡핑층(CPL2)을 통과하여 제3 컬러 필터(CFL3)로 입사되고, 제3 컬러 필터(CFL3)는 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(SPX3)에서는 청색광이 출사될 수 있다.
도 7은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다. 도 8은 도 7의 A1-A1'선을 따라 자른 단면도이다. 도 9는 일 실시예에 따른 표시 장치의 배리어층을 개략적으로 나타낸 평면도이다. 도 10은 도 7의 A2-A2'선을 따라 자른 단면도이다. 도 11은 도 10의 A 영역을 나타낸 확대도이다.
도 7 내지 도 11을 참조하면, 표시 장치(10)는 표시 영역(DPA)의 외곽부에 배치된 부분을 포함하는 상부 뱅크층(UBN) 및 뱅크층(BNL)과, 비표시 영역(NDA)에 배치되어 표시 영역(DPA)을 둘러싸도록 배치된 홀부(VA)와 댐 구조부(DAM)를 포함할 수 있다.
상부 뱅크층(UBN)과 뱅크층(BNL)은 표시 영역(DPA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다. 상술한 바와 같이, 상부 뱅크층(UBN)은 뱅크층(BNL) 상에 배치되며, 이들은 평면도 상 동일한 패턴 형상으로 배치될 수 있다. 예를 들어, 상부 뱅크층(UBN)과 뱅크층(BNL)은 표시 영역(DPA)의 외곽부에서 복수의 화소(PX)들이 배치된 부분을 둘러싸도록 배치될 수 있다. 상부 뱅크층(UBN)과 뱅크층(BNL)은 표시 영역(DPA)과 비표시 영역(NDA)을 구분하면서, 서로 다른 서브 화소(SPXn)들도 구분할 수 있다.
비표시 영역(NDA)에는 상부 뱅크층(UBN) 및 뱅크층(BNL)과 이격되어 표시 영역(DPA)을 둘러싸는 댐 구조부(DAM)가 배치될 수 있다. 댐 구조부(DAM)는 상부 뱅크층(UBN) 및 뱅크층(BNL)과 일정 간격 이격되어 배치될 수 있다. 댐 구조부(DAM)가 둘러싸는 영역의 내측에서는 표시 영역(DPA)이 배치될 수 있다.
표시 장치(10)는 기판(SUB) 상에 복수의 층들이 순차적으로 적층된 구조를 가질 수 있다. 표시 장치(10)의 몇몇 층들은 유기 물질로 이루어지고, 상기 유기 물질이 기판(SUB) 상에 직접 분사되는 공정을 통해 형성될 수 있다. 유기 물질은 유동성을 갖고 흐를 수 있기 때문에, 표시 영역(DPA) 상에 분사된 유기 물질은 비표시 영역(NDA)으로 흘러 넘칠 수 있다. 댐 구조부(DAM)는 상기 유기 물질이 비표시 영역(NDA)을 넘어 그 외부로 넘치는 것을 방지할 수 있다.
일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에서 상부 뱅크층(UBN) 및 뱅크층(BNL)과 댐 구조부(DAM) 사이에 배치된 홀부(VA)를 포함할 수 있다. 댐 구조부(DAM)와 상부 뱅크층(UBN) 및 뱅크층(BNL)은 비아층(VIA)의 상부 방향으로 돌출된 형상을 갖는 반면, 홀부(VA)는 비아층(VIA)이 일부 함몰되어 형성될 수 있다. 홀부(VA)는 댐 구조부(DAM)와 상부 뱅크층(UBN) 및 뱅크층(BNL)과 함께 음각 및 양각 패턴을 형성하여 표시 영역(DPA) 상에 분사되는 유기 물질이 비표시 영역(NDA)으로 넘쳐 흐르는 것을 방지할 수 있다.
컬러 제어층(WCL) 상에 배치된 봉지 구조물로서, 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)은 비표시 영역(NDA)까지 연장되어 배치될 수 있다. 제1 캡핑층(CPL1)은 일부분은 도 6에 도시된 제4 절연층(PAS4) 상에 직접 배치되고, 다른 일부분은 상부 뱅크층(UBN), 댐 구조부(DAM) 및 홀부(VA) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 컬러 제어층(WCL), 상부 뱅크층(UBN), 댐 구조부(DAM) 및 홀부(VA)가 형성하는 단차를 따라 배치될 수 있다.
제2 캡핑층(CPL2)은 저굴절층(LRL)을 사이에 두고 제1 캡핑층(CPL1) 상에 배치된다. 저굴절층(LRL)은 표시 영역(DPA)과 달리 비표시 영역(NDA) 전체 면에 걸쳐 연장되지 않으므로, 제2 캡핑층(CPL2)은 일부분이 제1 캡핑층(CPL1) 상에 직접 배치될 수 있다.
저굴절층(LRL)은 유기 물질로 이루어지며, 표시 영역(DPA) 전면에 걸쳐 배치될 수 있다. 유기 물질을 제1 캡핑층(CPL1) 상에 도포하는 과정에서, 유기 물질은 표시 영역(DPA)의 최외곽부에 배치된 상부 뱅크층(UBN)을 넘어 비표시 영역(NDA)으로 넘칠 수 있다. 특히, 표시 장치(10)는 하나의 기판(SUB)을 포함하여 그 상부에 복수의 층들이 연속적인 공정을 통해 형성될 수 있는데, 이 과정에서 비표시 영역(NDA)의 원하지 않는 영역까지 넘친 유기 물질은 후속 공정에서 이물로 남을 수 있다. 일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치된 음각 및 양각 패턴 형상의 구조물들을 포함하여 비표시 영역(NDA)으로 넘친 유기 물질이 더 이상 원하지 않는 영역으로 퍼지는 것을 방지할 수 있다.
표시 장치(10)는 비표시 영역(NDA)에 배치된 홀부(VA)와 댐 구조부(DAM)를 포함하여, 비아층(VIA) 상면을 기준으로 음각/양각 패턴을 형성하는 구조물이 배치될 수 있다. 홀부(VA)는 비아층(VIA) 상면을 기준으로 그 하면으로 함몰된 음각 패턴 형상을 가질 수 있고, 댐 구조부(DAM)는 비아층(VIA) 상면을 기준으로 상부 방향으로 돌출된 양각 패턴 형상을 가질 수 있다.
홀부(VA)는 평면도 상 표시 영역(DPA)을 둘러싸며 상부 뱅크층(UBN)과 이격되어 배치될 수 있다. 홀부(VA)는 일정 폭을 갖고 비아층(VIA)을 관통할 수 있고, 비아층(VIA) 상에 배치되는 몇몇 층들은 홀부(VA) 내부에 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 일부분이 홀부(VA)의 내부에 배치될 수 있다. 제2 절연층(PAS2)은 홀부(VA)에 의해 형성된 단차를 따라 배치될 수 있다. 컬러 제어층(WCL) 상에 배치되는 제1 캡핑층(CPL1)은 일부분이 홀부(VA)의 내부에 배치될 수 있다. 제1 캡핑층(CPL1)은 무기 절연 물질을 포함할 수 있고, 이들은 비아층(VIA)에서 홀부(VA)에 의해 형성된 단차를 따라 배치될 수 있다. 제1 캡핑층(CPL1)과 같은 무기 절연 물질이 홀부(VA) 내에 배치됨에 따라, 비아층(VIA)이 투습 경로로 작용하는 것을 차단할 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치되며 일부분은 상부 뱅크층(UBN)을 넘어 비표시 영역(NDA)에 배치될 수 있다. 저굴절층(LRL)은 홀부(VA) 상에도 배치될 수 있으며, 일부분은 홀부(VA)에 의해 형성된 단차를 채우도록 배치될 수 있다. 저굴절층(LRL)이 형성되는 공정에서, 저굴절층(LRL)을 이루는 유기 물질은 표시 영역(DPA)을 넘어 비표시 영역(NDA)으로 흐르다가 홀부(VA)가 형성하는 단차를 채울 수 있고, 홀부(VA)와 댐 구조부(DAM)는 유기 물질이 과도하게 흘러 넘치는 것을 방지할 수 있다. 저굴절층(LRL)은 홀부(VA)를 채우면서 댐 구조부(DAM)까지 연속적으로 배치될 수 있다.
댐 구조부(DAM)는 홀부(VA)를 둘러싸며 이와 이격될 수 있다. 상부 뱅크층(UBN)을 기준으로, 비표시 영역(NDA)의 외곽을 향하는 방향을 따라 홀부(VA), 및 댐 구조부(DAM)가 순차적으로 이격하여 배치될 수 있다. 댐 구조부(DAM)는 비아층(VIA)의 상부 방향으로 돌출된 형상을 갖고, 양각 패턴 형상을 가짐에 따라 저굴절층(LRL)이 비표시 영역(NDA)의 외곽으로 넘치는 것을 방지할 수 있다.
댐 구조부(DAM)는 저굴절층(LRL)의 넘침을 방지하기 위한 구조물로서, 비표시 영역(NDA)에 배치될 수 있다. 댐 구조부(DAM)는 표시 영역(DPA)의 최외곽부에서 내측을 둘러싸면서 비아층(VIA) 상에 배치될 수 있다. 댐 구조부(DAM)는 표시 영역(DPA)을 둘러싸도록 배치될 수 있다. 댐 구조부(DAM)는 표시 영역(DPA)으로부터 소정 간격 이격되어 비표시 영역(NDA)에 배치될 수 있다. 댐 구조부(DAM)는 홀부(VA)로부터 외곽으로 소정 간격 이격되어 홀부(VA)를 둘러싸도록 배치될 수 있다. 댐 구조부(DAM)는 연속적으로 배치되며, 표시 영역(DPA)을 연속적으로 둘러쌀 수 있다. 예시적인 실시예에서 댐 구조부(DAM)는 평면상 폐루프(closed loop) 형상으로 이루어질 수 있다. 댐 구조부(DAM)는 연속적으로 배치되어, 표시 영역(DPA)으로부터 연장된 저굴절층(LRL) 등의 유기 물질이 기판(SUB) 외곽으로 넘치는 것을 방지할 수 있다.
댐 구조부(DAM)는 비아층(VIA) 상에 배치된 하부 댐층(LDA), 중간 댐층(MDA), 및 상부 댐층(UDA)을 포함할 수 있다.
하부 댐층(LDA)은 비아층(VIA) 상에 직접 배치될 수 있다. 하부 댐층(LDA)은 뱅크 패턴들(BP1, BP2)과 동일한 물질을 포함할 수 있다. 하부 댐층(LDA)은 상면의 높이가 뱅크 패턴들(BP1, BP2)의 상면의 높이와 동일할 수 있다. 예시적인 실시예에서, 하부 댐층(LDA)은 뱅크 패턴들(BP1, BP2)과 동일한 공정으로 동시에 형성될 수 있다.
중간 댐층(MDA)은 하부 댐층(LDA) 상에 직접 배치될 수 있다. 중간 댐층(MDA)은 하부 댐층(LDA)의 상면에 접촉하여 배치되어 하부 댐층(LDA)과 중첩할 수 있다. 중간 댐층(MDA)은 하부 댐층(LDA) 상에 직접 배치되도록 하부 댐층(LDA)의 제2 방향(DR2)의 폭보다 작은 폭을 가질 수 있다. 다만 이에 제한되지 않으며, 중간 댐층(MDA)은 하부 댐층(LDA)을 덮으며 비아층(VIA) 상에 직접 접촉할 수도 있고, 중간 댐층(MDA)의 폭은 하부 댐층(LDA)의 폭보다 클 수도 있다. 중간 댐층(MDA)은 뱅크층(BNL)과 동일한 물질을 포함할 수 있다. 중간 댐층(MDA)은 상면의 높이가 뱅크층(BNL)의 상면의 높이와 동일할 수 있다. 예시적인 실시예에서, 중간 댐층(MDA)은 뱅크층(BNL)과 동일한 공정으로 동시에 형성될 수 있다.
중간 댐층(MDA)과 하부 댐층(LDA) 상에 제2 절연층(PAS2)이 배치될 수 있다. 제2 절연층(PAS2)은 표시 영역(DPA)으로부터 연장되어 중간 댐층(MDA)과 하부 댐층(LDA)을 덮을 수 있다.
상부 댐층(UDA)은 제2 절연층(PAS2) 상에 직접 배치될 수 있다. 상부 댐층(UDA)은 제2 절연층(PAS2) 상에서 중간 댐층(MDA)과 하부 댐층(LDA)을 덮도록 배치될 수 있으며, 중간 댐층(MDA) 및 하부 댐층(LDA)과 중첩할 수 있다. 상부 댐층(UDA)의 폭은 중간 댐층(MDA)의 폭 및 하부 댐층(LDA)의 폭보다 작게 이루어질 수 있다. 상부 댐층(UDA)은 상부 뱅크층(UBN)과 동일한 물질을 포함할 수 있다. 상부 댐층(UDA)은 상면의 높이가 상부 뱅크층(UBN)의 상면의 높이와 동일할 수 있다. 예시적인 실시예에서, 상부 댐층(UDA)은 상부 뱅크층(UBN)과 동일한 공정으로 동시에 형성될 수 있다.
홀부(VA)는 댐 구조부(DAM)보다 표시 영역(DPA)에 인접하여 배치될 수 있고, 저굴절층(LRL)의 넘침을 방지하는 1차적 구조물일 수 있다. 홀부(VA)는 저굴절층(LRL)의 유기 재료가 넘치는 것을 방지하기 위해, 소정의 폭을 가질 수 있다. 홀부(VA)의 폭은 댐 구조부(DAM) 각각의 폭보다 작거나 동일할 수 있다. 다만 이에 제한되지 않으며, 홀부(VA)의 폭은 댐 구조부(DAM) 각각의 폭보다 클 수도 있다.
오버코트층(OC)은 표시 영역(DPA)에서 컬러 필터층(CFL)을 덮도록 배치되고, 비표시 영역(NDA)에서 댐 구조부(DAM), 및 제2 캡핑층(CPL2)을 덮도록 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA)으로부터 비표시 영역(NDA)의 최외곽으로 갈수록 상면의 높이가 완만하게 낮아지는 형상을 가질 수 있다.
한편, 비표시 영역(NDA) 상에 배리어층(BAL)이 배치될 수 있다. 배리어층(BAL)은 비표시 영역(NDA) 상에 배치되며, 오버코트층(OC) 상에 배치될 수 있다. 배리어층(BAL)은 표시 영역(DPA)과 비중첩하며 비표시 영역(NDA)과 중첩하여 배치될 수 있다.
배리어층(BAL)은 외부의 수분이 내부로 침투되는 것을 차단할 수 있다. 배리어층(BAL)은 비표시 영역(NDA)에 배치된 오버코트층(OC), 제2 캡핑층(CPL2) 및 제1 캡핑층(CPL1)을 덮도록 배치되어, 이들을 통해 수분이 침투되는 것을 방지할 수 있다. 오버코트층(OC)은 유기 물질로 이루어져 수분이 침투되는 경로로 작용할 수 있고, 제1 캡핑층(CPL1)과 제2 캡핑층(CPL2)은 실리콘 산화물(SiOx)을 포함하는 무기 물질로 수분을 완전히 차단하기 어렵다. 특히, 제1 캡핑층(CPL1)과 제2 캡핑층(CPL2)은 단차나 크랙 등이 발생하면 수분의 투습 경로로 작용하게 된다. 따라서, 외부와 인접한 비표시 영역(NDA)에서 오버코트층(OC), 제2 캡핑층(CPL2) 및 제1 캡핑층(CPL1)을 덮는 배리어층(BAL)을 형성하여, 외부의 수분이 침투되는 것을 방지할 수 있다.
배리어층(BAL)은 실리콘 산화물보다 상대적으로 우수한 수분 차단 특성을 갖는 실리콘 질화물(SiNx)을 포함할 수 있다. 배리어층(BAL)의 실리콘 질화물은 실리콘 산화물보다 상대적으로 광의 투과율이 낮을 수 있다. 실시예에 따르면, 배리어층(BAL)은 표시 영역(DPA) 상에 배치되지 않고 비표시 영역(NDA)에 배치함으로써, 표시 장치(10)의 광 투과율이 저하되는 것을 방지하여 표시 품질을 향상시킬 수 있다.
한편, 배리어층(BAL)은 표시 장치(10)의 비표시 영역(NDA) 상에 배치되되, 비표시 영역(NDA)에 배치된 패드부(PAD)와 비중첩하도록 배치될 수 있다. 예를 들어, 배리어층(BAL)은 패드부(PAD)에 배치되지 않을 수 있다.
도 10 및 도 11과 같이, 비표시 영역(NDA)의 패드부(PAD)에는 비아층(VIA) 상에 패드 전극(PEL)들이 배치될 수 있다. 패드 전극(PEL)은 표시 장치(10)에 외부 신호가 전달되는 외부 장치와 연결될 수 있도록 노출될 수 있다.
구체적으로, 패드 전극(PEL)은 상술한 도 6의 제1 전극(RME1) 또는 제2 전극(RME2)과 동일한 물질을 포함할 수 있다. 패드 전극(PEL)은 제1 전극(RME1) 또는 제2 전극(RME2)에 인가되는 정렬 신호가 인가되거나, 트랜지스터(도 3의 'T1' 또는 'T2')들에 인가되는 게이트 신호 또는 데이터 신호가 인가될 수 있다.
비아층(VIA) 상에 배치된 제2 절연층(PAS2), 제1 캡핑층(CPL1), 제2 캡핑층(CPL2) 및 오버코트층(OC)의 일부에는 패드 전극(PEL)들을 노출하는 제1 패드홀(PDH1)이 배치될 수 있다. 제1 패드홀(PDH1)은 패드 전극(PEL)들을 완전히 노출시키며, 패드 전극(PEL)들 주변의 비아층(VIA) 상면 또한 노출시킬 수 있다. 오버코트층(OC)의 다른 일부 및 배리어층(BAL)에는 제1 패드홀(PDH1) 및 패드 전극(PEL)들을 노출하는 제2 패드홀(PDH2)이 배치될 수 있다. 제2 패드홀(PDH2)은 제1 패드홀(PDH1)과 패드 전극(PEL)들을 완전히 노출시키며, 오버코트층(OC)의 일부 상면을 노출시킬 수 있다. 제1 패드홀(PDH1)과 제2 패드홀(PDH2)은 서로 중첩하여 배치될 수 있고, 제1 패드홀(PDH1)은 제2 패드홀(PDH2)에 완전히 중첩될 수 있다. 제1 패드홀(PDH1)의 폭은 제2 패드홀(PDH2)의 폭보다 작을 수 있다. 패드부(PDA)에서는 이방성 도전필름과 같은 도전 접착 부재가 패드홀(PDH1, PDH2)들에 채워져 외부 장치와 전기적으로 연결될 수 있다.
오버코트층(OC)은 제1 패드홀(PDH1)과 제2 패드홀(PDH)에서 계단 형상의 단차가 이루어질 수 있다. 구체적으로, 오버코트층(OC)은 제1 패드홀(PDH1)의 내주면에 대응하는 제1 측변(OS1), 제2 패드홀(PDH2)의 내주면에 대응하는 제2 측변(OS2), 제1 측변(OS1)과 제2 측변(OS2)을 연결하는 제1 상면(OT1), 및 오버코트층(OC)의 최상면에 대응하는 제2 상면(OT2)을 포함할 수 있다. 제1 측변(OS1)은 제2 측변(OS2)과 비교하여 평면상 패드 전극(PEL)에 더 인접하여 배치될 수 있다. 제1 측변(OS1)의 제3 방향(DR3)으로의 길이는 제2 측변(OS2)의 길이보다 작을 수 있다. 제1 상면(OT1)과 제2 상면(OT2)은 대체적으로 평행하게 배치될 수 있으나, 이에 제한되는 것은 아니다.
배리어층(BAL)은 오버코트층(OC)의 상면에 직접 배치될 수 있다. 배리어층(BAL)의 측변은 오버코트층(OC)의 측변과 상호 정렬되어 일치할 수 있다. 예를 들어, 제2 패드홀(PDH2)의 내주면에 대응하는 배리어층(BAL)의 측변과 오버코트층(OC)의 제2 측변(OS2)은 상호 정렬되어 일치할 수 있다. 배리어층(BAL)은 제1 패드홀(PDH1) 및 제2 패드홀(PDH2)과 비중첩하여 배치될 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치된 구조물들을 덮는 배리어층(BAL)을 형성함으로써, 외부의 수분이 침투되는 것을 방지할 수 있다.
도 12 내지 도 16은 일 실시예에 따른 표시 장치를 제조 공정 별로 나타낸 단면도들이다. 도 12 내지 도 16에 도시된 표시 장치의 제조 공정은 도 10에 도시된 표시 장치에 대응된다. 또한, 도 12 내지 도 16에서는 기판(SUB)에서 오버코트층(OC)까지의 공정은 생략하여 설명하기로 한다.
도 12를 참조하면, 오버코트층(OC) 상에 배리어 물질층(BAL')을 형성한다. 배리어 물질층(BAL')은 기판(SUB)의 표시 영역(DPA) 및 비표시 영역(NDA) 전체에 형성되며, 실리콘 질화물(SiNx)로 형성할 수 있다.
다음, 배리어 물질층(BAL') 상에 포토레지스트를 스핀 코팅 등의 용액 도포법을 이용하여 포로테리지스트층(미도시)을 형성하고, 마스크를 이용하여 노광 및 현상하여 포토레지스트 패턴(PR)을 형성한다.
구체적으로, 포토레지스트층(미도시) 상에 하프톤 마스크(half-tone mask)인 마스크(HTM)를 배치한다. 마스크(HTM)는 빛이 투과되는 투과영역(M1), 빛이 차단되는 차단영역(M2) 및 빛의 투과되는 양이 조절되는 반투과영역(M3)이 구비된다. 이어, 마스크(HTM) 상에서 기판(SUB)을 향해 UV를 조사하는 노광 공정을 수행한다. 이때, 마스크(HTM)의 배치는 마스크(HTM)의 차단영역(M2)이 배리어층이 형성될 부분에 대응되고, 반투과영역(M3)이 배리어층이 제거될 부분에 대응되며, 투과영역(M1)이 나머지 영역에 대응되도록 배치한다. 따라서, 차단영역(M2)에 대응되는 부분은 UV가 조사되지 않고, 투과영역(M1)에 대응되는 부분은 UV가 조사되고, 반투과영역(M3)에 대응되는 부분은 UV의 양이 조절되어 조사된다.
다음, 노광된 포토레지스트층에 현상액을 도포하여 현상 공정을 수행함으로써, 포토레지스트 패턴(PR)을 형성한다. 현상 공정에 의하면, 배리어층이 형성될 부분에는 제1 두께의 제1 포토레지스트 영역(PR1)이 형성되고, 배리어층이 제거될 부분에는 제1 두께보다 얇은 제2 두께의 제2 포토레지스트 영역(PR2)이 형성된다. 그 외의 나머지 부분에는 포토레지스트층이 완전히 제거되어 배리어 물질층(BAL')이 노출된다.
이어, 도 13을 참조하면, 제1 포토레지스트 영역(PR1) 및 제2 포토레지스트 영역(PR2) 이외의 영역에 식각액을 이용하여 제1 식각(1etch)하여 배리어 물질층(BAL')과 오버코트층(OC)을 제거한다. 배리어 물질층(BAL')과 오버코트층(OC)이 제거됨에 따라, 제2 캡핑층(CPL2)이 노출된다. 이때, 배리어 물질층(BAL')과 오버코트층(OC)을 식각하는 식각액은 배리어 물질층(BAL')과 오버코트층(OC)을 동시에 식각할 수 있는 식각액을 사용할 수 있다.
다음, 도 14를 참조하면, 기판(SUB) 상에 남아있는 포토레지스트 패턴(PR)에 애싱(ashing) 공정을 수행한다. 애싱 공정은 제2 두께를 가진 제2 포토레지스트 영역(PR2)의 제거와 함께 제1 포토레지스트 영역(PR1)의 두께 및 크기를 줄이기 위해 수행된다. 따라서, 애싱 공정에 의해, 제2 두께의 제2 포토레지스트 영역(PR2)이 제거되고, 제1 포토레지스트 영역(PR1)은 그 크기가 줄어들어 제3 두께의 제3 포토레지스트 영역(PR3)으로 형성된다. 이때, 제3 포토레지스트 영역(PR3)의 측면은 애싱에 의해 두께와 면적이 줄어들었기 때문에 그 하부에 위치한 배리어 물질층(BAL')의 측면보다 내측으로 이격되어 형성된다. 즉, 배리어 물질층(BAL')의 측면이 제3 포토레지스트 영역(PR3)의 측면보다 외측으로 돌출된다. 또한, 제2 포토레지스트 영역(PR2)이 제거됨에 따라, 기존의 제2 포토레지스트 영역(PR2)에 덮혀 있던 배리어 물질층(BAL')의 일부 영역이 노출된다.
다음, 도 15 및 도 16을 참조하면, 제3 포토레지스트 영역(PR3)을 포함한 포토레지스트 패턴(PR)이 형성된 기판(SUB) 상에 제2 식각(2etch)을 수행한다.
보다 자세하게, 포토레지스트 패턴(PR)의 제3 포토레지스트 영역(PR3)과 비중첩된 배리어 물질층(BAL')을 식각 공정으로 제거함으로써, 비표시 영역(NDA)에 배리어층(VAL)을 형성한다. 또한, 포토레지스트 패턴(PR)의 제3 포토레지스트 영역(PR3)과 비중첩된 제2 절연층(PAS2), 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)을 제거하여 패드 전극(PEL)들을 노출한다. 또한, 포토레지스트 패턴(PR)의 제3 포토레지스트 영역(PR3)과 비중첩된 오버코트층(OC)이 일부 제거되어 계단 형상의 단차가 형성된다.
제2 식각(2etch) 공정에서 오버코트층(OC)의 단차가 형성됨에 따라 패드부(PDA)에 제1 패드홀(PDH1)과 제2 패드홀(PDH2)이 형성될 수 있다. 제1 패드홀(PDH1)은 제1 식각(1etch) 공정에서 식각된 오버코트층(OC)의 하측 부분에 대응되며, 제2 패드홀(PDH2)은 제2 식각(2etch) 공정에서 식각된 오버코트층(OC)의 상측 부분에 대응할 수 있다.
이어, 도 16과 같이, 기판(SUB) 상에 존재하는 포토레지스트 패턴(PR)을 스트립하여 모두 제거하여 표시 장치(10)를 제조한다.
상기와 같이, 일 실시예에 따른 표시 장치의 제조 방법은 하프톤 마스크를 이용하여 패드홀을 형성하는 공정과 동시에 배리어층(BAL)을 형성함으로써, 배리어층(BAL)을 형성하기 위한 별도의 마스크를 생략하여 제조 비용을 절감할 수 있다.
도 17 및 도 18은 다른 실시예들에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 17 및 도 18은 각각 도 7의 A2-A2'선을 따라 자른 다른 실시예들의 표시 장치를 나타낸다.
도 17 및 도 18의 각각의 실시예에서는 필요에 따라 오버코트층의 배치가 다양하게 형성될 수 있음을 보여주고 있다.
도 17을 참조하면, 본 실시예에서는 컬러 필터층(CFL)과 복수의 컬러 패턴(CP1, CP2, CP3)들이 오버코트층(OC) 상에 배치된다는 점에서 상술한 도 10과 차이가 있다.
오버코트층(OC)은 하부의 단차를 평탄화시키는 평탄화층의 역할을 할 수 있다. 컬러 필터층(CFL)과 복수의 컬러 패턴(CP1, CP2, CP3)들은 평탄한 오버코트층(OC) 상에 배치되어 패턴성이 향상되고 표시 장치의 표시 품질을 향상시킬 수 있다.
또한, 도 18을 참조하면, 본 실시예에서는 컬러 필터층(CFL) 하부에 제1 오버코트층(OC1)이 배치되고, 컬러 필터층(CFL) 상에 제2 오버코트층(OC2)이 더 배치될 수 있다. 이 경우, 배리어층(BAL)은 비표시 영역(NDA)에서 제2 오버코트층(OC2) 상에 배치될 수 있다. 또한, 제2 오버코트층(OC2)은 패드부(PDA)에서 계단 형상의 단차가 형성될 수 있다. 반면, 제1 오버코트층(OC1)은 계단 형상의 단차가 형성되지 않는다.
도 19는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 19는 도 7의 A2-A2'선을 따라 자른 또 다른 실시예의 표시 장치를 나타낸다.
도 19를 참조하면, 본 실시예에서는 배리어층(BAL)이 패드부(PAD)의 제3 패드홀(PDH3) 내측까지 연장된다는 점에서 상술한 도 10의 실시예와 차이가 있다. 이하, 상술한 도 10의 실시예와 중복되는 설명을 생략하고 차이점에 대해 설명하기로 한다.
비표시 영역(NDA)의 패드부(PAD)에는 패드 전극(PEL)들을 노출하는 제3 패드홀(PDH3)이 배치될 수 있다. 비아층(VIA) 상에 배치된 제2 절연층(PAS2), 제1 캡핑층(CPL1), 제2 캡핑층(CPL2) 및 오버코트층(OC)에는 패드 전극(PEL)들을 노출하는 제3 패드홀(PDH3)이 배치될 수 있다. 제3 패드홀(PDH3)은 패드 전극(PEL)들을 완전히 노출시키며, 패드 전극(PEL)들 주변의 비아층(VIA) 상면 또한 노출시킬 수 있다. 제3 패드홀(PDH3)에서 제2 절연층(PAS2), 제1 캡핑층(CPL1), 제2 캡핑층(CPL2) 및 오버코트층(OC) 각각의 측변은 상호 정렬되어 일치될 수 있다.
배리어층(BAL)은 비표시 영역(NDA) 상에 배치되며 패드부(PDA)에 연장되어 배치될 수 있다. 배리어층(BAL)은 오버코트층(OC)의 상면에 직접 배치되되 제3 패드홀(PDH3)의 내주면에 대응하는 오버코트층(OC)의 측변, 제2 캡핑층(CPL2)의 측변, 제1 캡핑층(CPL1)의 측변, 제2 절연층(PAS2)의 측변에 직접 접촉하여 배치될 수 있다. 또한, 배리어층(BAL)은 제3 패드홀(PDH3)에 의해 노출된 비아층(VIA)의 상면에 직접 접촉하여 배치될 수 있다. 배리어층(BAL)은 제3 패드홀(PDH3)을 형성한 후, 별도의 포토 공정을 이용하여 형성할 수 있다.
일 실시예에 따르면, 배리어층(BAL)은 오버코트층(OC)의 측변을 덮도록 배치될 수 있다. 상술한 것처럼 오버코트층(OC)은 유기 물질로 이루어져 투습의 경로로 작용할 수 있다. 배리어층(BAL)은 오버코트층(OC)의 측변을 덮어 수분이 침투되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 ED: 발광 소자
CPL1, 2: 제1 및 제2 캡핑층 LRL: 저굴절층
CFL: 컬러 필터층 OC: 오버코트층
BAL: 배리어층

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치된 발광 소자들;
    상기 발광 소자들 상에 배치되며, 상기 표시 영역으로부터 상기 비표시 영역으로 연장된 오버코트층; 및
    상기 오버코트층 상에 배치되며, 상기 비표시 영역과 중첩하는 배리어층을 포함하며,
    상기 배리어층은 상기 표시 영역과 비중첩하며, 실리콘 질화물을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 비표시 영역은 패드 전극들이 배치된 패드부를 포함하며,
    상기 배리어층은 상기 패드부와 비중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 배리어층은 평면상 상기 표시 영역 및 상기 패드부를 둘러싸도록 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 패드부는 상기 패드 전극들을 노출시키는 제1 패드홀, 및 상기 제1 패드홀과 중첩하는 제2 패드홀을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 패드홀의 폭은 상기 제2 패드홀의 폭보다 작은 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 패드홀은 상기 오버코트층을 관통하고, 상기 제2 패드홀은 상기 오버코트층과 상기 배리어층을 관통하는 표시 장치.
  7. 제6 항에 있어서,
    상기 오버코트층은 상기 제1 패드홀의 내주면에 대응하는 제1 측변, 상기 제2 패드홀의 내주면에 대응하는 제2 측변, 상기 제1 측변과 상기 제2 측변을 연결하는 제1 상면, 및 상기 제1 상면과 평행하며 상기 제2 측변과 연결되는 제2 상면을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 패드홀에서 상기 배리어층의 측변과 상기 오버코트층의 상기 제2 측변은 상호 정렬되어 일치되는 표시 장치.
  9. 제7 항에 있어서,
    상기 배리어층은 상기 오버코트층의 상기 제2 상면에 접촉하여 배치되는 표시 장치.
  10. 제1 항에 있어서,
    상기 비표시 영역에 배치되며, 상기 표시 영역을 둘러싸는 댐과 홀부를 더 포함하며,
    상기 오버코트층과 상기 배리어층은 상기 댐과 상기 홀부에 중첩하는 표시 장치.
  11. 제1 항에 있어서,
    상기 발광 소자들 상에 배치된 제1 캡핑층;
    상기 제1 캡핑층 상에 배치된 저굴절층;
    상기 저굴절층 상에 배치된 제2 캡핑층; 및
    상기 제2 캡핑층 상에 배치된 컬러 필터층을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 오버코트층은 상기 컬러 필터층 상에 배치되는 표시 장치.
  13. 제11 항에 있어서,
    상기 오버코트층은 상기 컬러 필터층과 상기 제2 캡핑층 사이에 배치되는 표시 장치.
  14. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치된 발광 소자들;
    상기 발광 소자들 상에 배치되며, 상기 표시 영역으로부터 상기 비표시 영역으로 연장된 오버코트층; 및
    상기 비표시 영역 상에서 상기 오버코트층 상에 배치되는 배리어층을 포함하며,
    상기 비표시 영역은 패드 전극들이 배치된 패드부를 포함하고,
    상기 배리어층은 상기 표시 영역과 비중첩하며 상기 비표시 영역의 상기 패드부와 중첩하고, 실리콘 질화물을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 패드부는 상기 오버코트층을 관통하여 상기 패드 전극들을 노출시키는 제1 패드홀을 포함하고, 상기 배리어층은 상기 제1 패드홀과 중첩하는 표시 장치.
  16. 제15 항에 있어서,
    상기 기판과 상기 발광 소자들 사이에 배치되며, 상기 표시 영역으로부터 상기 비표시 영역으로 연장되는 비아층을 더 포함하며,
    상기 제1 패드홀은 상기 비아층의 상면을 노출하는 표시 장치.
  17. 제16 항에 있어서,
    상기 배리어층은 상기 제1 패드홀에서 상기 비아층의 상면에 접촉하는 표시 장치.
  18. 제15 항에 있어서,
    상기 배리어층은 상기 제1 패드홀의 내주면에 대응하는 상기 오버코트층의 측변을 덮으며, 상기 오버코트층의 측변에 접촉하는 표시 장치.
  19. 제14 항에 있어서,
    상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 연결 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 연결 전극을 더 포함하며,
    상기 발광 소자들은 상기 제1 전극 및 상기 제2 전극 상에 배치되는 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자들은 각각,
    p형 반도체를 포함하는 제1 반도체층;
    상기 제1 반도체층 상에 배치되며, n형 반도체를 포함하는 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하는 표시 장치.
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