KR20230096013A - 반도체 소자의 제조 방법 및 반도체 소자 - Google Patents

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layer
chip
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티안 젱
디 잔
구오리앙 예
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우한 신신 세미컨덕터 메뉴팩처링 컴퍼니 리미티드
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Abstract

본 발명은 반도체 소자의 제조 방법 및 반도체 소자를 개시한다. 상기 방법은 탑 웨이퍼의 정면이 위를 향하고, 제1 웨이퍼의 정면이 아래를 향하도록 상단 웨이퍼와 제1 웨이퍼를 대면으로 본딩하고; 제2 웨이퍼의 정면이 아래를 향하도록 제2 웨이퍼의 정면과 제1 웨이퍼의 배면을 본딩 하여, 본딩 구조를 형성하고; 제1 웨이퍼와 제2 웨이퍼의 정면이 위를 향하며 탑코어 기판에서 패드 인출점을 형성하도록 본딩 구조를 반전시킨다.

Description

반도체 소자의 제조 방법 및 반도체 소자
본 출원은 2020년 12월 1일 중국 특허청에 제출된 출원번호 20111388107.X, 발명 명칭 '반도체 소자의 제조 방법 및 반도체 소자'의 중국 특허출원의 우선권을 요구하고, 그 모든 내용은 인용을 통해 본 출원에 결합된다.
본 발명은 반도체 기술 영역에 관한 것으로, 특히 반도체 소자의 제조 방법 및 반도체 소자에 관한 것이다.
현재, 칩 트랜지스터의 크기는 물리적 한계에 가깝고 칩 성능의 향상은 3차원 직접 기술의 발전에 더 많이 의존한다. 3차원 방향의 다중 칩 적층을 통해 칩의 전반적인 성능과 공간 활용률을 크게 향상하며 칩 제조 비용을 절감시킬 수 있다.
다중 칩 적층은 일반적으로 다중 웨이퍼를 적층한 후, 적층된 다중 웨이퍼를 절단하여 획득한다. 종래의 기술에서 다중 웨이퍼 적층은 기본적으로 먼저 두 개의 웨이퍼를 서로 정면으로 본딩한 다음, 본딩된 두 개의 웨이퍼와 제3 웨이퍼가 본딩 되도록 본딩된 하나의 웨이퍼의 배면에 본딩 계면을 형성하고; 웨이퍼 적층의 수가 계속 증가함에 따라 적층된 웨이퍼의 회로 설계 및 공정 프로세스를 통일하여 적층 공정을 간소화하는 방법은 시급히 해결해야 할 문제이다.
본 발명은 탑 웨이퍼의 하부의 모든 웨이퍼의 정면이 위를 향하도록 하고, 하부 웨이퍼의 회로 설계 및 공정 프로세스를 통일하고, 공정을 간소화하여, 구조의 영활성을 향상시킬 수 있는 반도체 소자의 제조 방법 및 반도체 소자를 제공한다.
본 발명은 반도체 소자의 제조 방법 및 반도체 소자를 제공하고, 이는 다음을 포함한다.
탑 웨이퍼를 제공하고, 상기 탑 웨이퍼는 탑코어 기판 및 상기 탑코어 기판 정면에 위치하는 탑코어 본딩 패드를 포함하고;
제1 웨이퍼를 제공하고, 상기 제1 웨이퍼는 제1 기판과 상기 제1 기판 정면에 위치하는 제1 소자 및 제1 본딩 패드를 포함하고;
상기 탑 웨이퍼와 상기 제1 웨이퍼를 서로 정면으로 본딩하며, 상기 탑코어 본딩 패드와 상기 제1 본딩 패드를 전기적으로 연결하여, 상기 탑 웨이퍼의 정면이 위를 향하고, 상기 제1 웨이퍼의 정면이 아래를 향하도록 하고;
상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층을 형성하고;
제2 웨이퍼를 제공하고, 상기 제2 웨이퍼는 제2 기판과 상기 제2 기판 정면에 위치하는 제2 소자 및 제2 본딩 패드를 포함하고;
상기 제2 웨이퍼의 정면과 상기 제1 상호 연결층을 본딩하며, 상기 제1 상호 연결층 본딩 패드와 상기 제2 본딩 패드를 전기적으로 연결하여，상기 제2 웨이퍼가 상기 제1 웨이퍼상에 결합되며 본딩 구조를 형성하고, 상기 제2 웨이퍼의 정면이 아래를 향하도록 하고;
상기 본딩 구조를 반전시켜, 상기 탑코어 기판의 배면이 맨 위에 위치하여 상기 제1 웨이퍼의 정면이 위를 향하고, 상기 제2 웨이퍼의 정면이 위를 향하며 상기 탑코어 기판에 패드 인출점을 형성하도록 한다.
더 나아가, 바람직하게는, 상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층을 형성하는 단계는 다음을 포함한다.
상기 제1 기판의 배면을 박형화 처리하고;
상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드가 형성되어 있는 제1 상호 연결층을 형성한다.
더 나아가, 바람직하게는, 상기 탑코어 기판에 패드 인출점을 형성하는 단계는 다음을 포함한다.
상기 탑코어 기판의 배면을 박형화 처리하고;
상기 탑코어 기판을 관통하는 개구를 형성하고;
상기 탑코어 기판의 배면, 상기 개구의 측벽 및 하부에 보호층을 형성하고;
상기 개구 하부의 보호층 상에 패드 인출점을 형성한다.
더 나아가, 바람직하게는, 상기 제2 웨이퍼의 정면과 상기 제1 상호 연결층이 본딩되는 단계 이후, 상기 본딩 구조가 반전되는 단계 이전에는 다음을 더 포함한다.
상기 제2 기판의 배면에 제2 상호 연결층 본딩 패드를 포함하는 제2 상호 연결층을 형성하고;
제3 웨이퍼를 제공하고, 상기 제3 웨이퍼는 제3 기판과 상기 제3 기판의 정면에 위치하는 제3 소자 및 제3 본딩 패드를 포함하고;
상기 제3 웨이퍼의 정면과 상기 제2 상호 연결층을 본딩하며, 상기 제2 상호 연결층 본딩 패드와 상기 제3 본딩 패드를 전기적으로 연결하여, 상기 제3 웨이퍼가 상기 제2 웨이퍼상에 결합되고, 상기 제3 웨이퍼의 정면이 아래를 향하도록 한다.
더 나아가, 바람직하게는, 상기 탑 웨이퍼는 상기 탑코어 기판과 상기 탑코어 본딩 패드 사이에 위치하는 탑코어 도전층을 더 포함하고, 상기 탑코어 도전층은 각각 상기 탑코어 본딩 패드 및 상기 패드 인출점과 전기적으로 연결되고;
상기 제1 웨이퍼는 상기 제1 소자와 상기 제1 본딩 패드 사이에 위치하는 제1 도전층을 더 포함하며, 상기 제1 도전층은 각각 상기 제1 소자, 상기 제1 본딩 패드 및 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되고;
상기 제2 웨이퍼는 상기 제2 소자와 상기 제2 본딩 패드 사이에 위치하는 제2 도전층을 더 포함하며, 상기 제2 도전층은 각각 상기 제2 소자 및 상기 제2 본딩 패드와 전기적으로 연결된다.
더 나아가, 바람직하게는, 상기 탑코어 도전층은 전기적으로 연결되는 탑코어 탑층 도전층 및 탑코어 하층 도전층을 포함하고, 상기 탑코어 탑층 도전층은 상기 탑코어 본딩 패드와 전기적으로 연결되고, 상기 탑코어 하층 도전층은 상기 패드 인출점과 전기적으로 연결되고;
상기 제1 도전층은 전기적으로 연결되는 제1 탑층 도전층 및 제1 하층 도전층을 포함하고, 상기 제1 탑층 도전층은 상기 제1 본딩 패드와 전기적으로 연결되고, 상기 제1 하층 도전층은 상기 제1 소자, 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되고;
상기 제2 도전층은 전기적으로 연결되는 제2 탑층 도전층 및 제2 하층 도전층을 포함하고, 상기 제2 탑층 도전층은 상기 제2 본딩 패드와 전기적으로 연결되고, 상기 제2 하층 도전층은 상기 제2 소자와 전기적으로 연결된다.
더 나아가, 바람직하게는, 상기 탑코어 도전층, 상기 제1 상호 연결층 본딩 패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드의 재료는 구리이고, 상기 제1 도전층, 상기 제2 도전층 및 상기 패드 인출점의 재료는 알루미늄이다.
더 나아가, 바람직하게는, 상기 탑 웨이퍼는 논리 웨이퍼이고, 상기 제1 웨이퍼와 상기 제2 웨이퍼는 메모리 웨이퍼이다.
대응하게, 본 발명은 반도체 소자를 더 제공하고, 이는 다음을 포함한다.
제1 기판과 상기 제1 기판 정면에 위치하는 제1 소자 및 제1 본딩 패드를 포함하는 제1 칩;
상기 제1 칩의 정면에 위치하는 탑 칩, 상기 탑 칩은 탑코어 기판 및 상기 탑코어 기판과 상기 제1 칩 사이에 위치하는 탑코어 본딩 패드를 포함하고, 상기 탑코어 본딩 패드는 상기 제1 본딩 패드와 전기적으로 연결되어, 상기 탑 칩과 상기 제1 칩이 서로 정면으로 본딩되도록 하고;
상기 탑 칩의 배면에 위치하는 패드 인출점;
상기 제1 칩의 배면에 위치하는 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층; 및
상기 제1 칩과 반대되는 상기 제1 상호 연결층의 일측에 위치하는 제2 칩을 포함하고, 상기 제2 칩은 제2 기판 및 상기 제2 기판 정면에 위치하는 제2 소자 및 제2 본딩 패드를 포함하고, 상기 제2 본딩 패드는 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되어, 상기 제2 칩의 정면과 상기 제1 상호 연결층이 서로 본딩되도록 한다.
더 나아가, 바람직하게는, 상기 반도체 소자는 다음을 더 포함한다.
상기 제2 칩의 배면에 위치하며, 제2 상호 연결층 본딩 패드를 포함하는 제2 상호 연결층; 및
상기 제2 칩과 반대되는 상기 제2 상호 연결층에 위치하는 제3 칩을 더 포함하고, 상기 제3 칩은 상기 제3 기판 및 상기 제3 기판 정면에 위치하는 제3 소자 및 제3 본딩 패드를 포함하고, 상기 제3 본딩 패드와 상기 제2 상호 연결층 본딩 패드는 전기적으로 연결되어 상기 제3 칩의 정면과 상기 제2 상호 연결층이 서로 본딩되도록 한다.
더 나아가, 바람직하게는, 상기 탑 웨이퍼는 상기 탑코어 기판과 상기 탑코어 본딩 패드 사이에 위치하는 탑코어 도전층을 더 포함하고, 상기 탑코어 도전층은 각각 상기 탑코어 본딩 패드 및 상기 패드 인출점과 전기적으로 연결되고;
상기 제1 칩은 상기 제1 소자와 상기 제1 본딩 패드 사이에 위치하는 제1 도전층을 더 포함하며, 상기 제1 도전층은 각각 상기 제1 소자, 상기 제1 본딩 패드 및 상기 제1 상호층 연결 본딩 패드와 전기적으로 연결되고;
상기 제2 칩은 상기 제2 소자와 상기 제2 본딩 패드 사이에 위치하는 제2 도전층을 더 포함하며, 상기 제2 도전층은 각각 상기 제2 소자 및 상기 제2 본딩 패드와 전기적으로 연결된다.
더 나아가, 바람직하게는, 상기 탑코어 도전층은 전기적으로 연결되는 탑코어 탑층 도전층 및 탑코어 하층 도전층을 포함하고, 상기 탑코어 탑층 도전층은 상기 탑코어 본딩 패드와 전기적으로 연결되고, 상기 탑코어 하층 도전층은 상기 패드 인출점과 전기적으로 연결되고;
상기 제1 도전층은 전기적으로 연결되는 제1 탑층 도전층 및 제1 하층 도전층을 포함하고, 상기 제1 탑층 도전층은 상기 제1 본딩 패드와 전기적으로 연결되고, 상기 제1 하층 도전층은 상기 제1 소자 및 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되고;
상기 제2 도전층은 전기적으로 연결되는 제2 탑층 도전층 및 제2 하층 도전층을 포함하고, 상기 제2 탑층 도전층은 상기 제2 본딩 패드와 전기적으로 연결되고, 상기 제2 하층 도전층은 상기 제2 소자와 전기적으로 연결된다.
더 나아가, 바람직하게는, 상기 탑코어 도전층, 상기 제1 상호 연결층 본딩 패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드의 재료는 구리이고, 상기 제1 도전층, 상기 제2 도전층 및 상기 패드 인출점의 재료는 알루미늄이다.
더 나아가, 바람직하게는, 상기 탑 칩은 논리 칩이고, 상기 제1 칩과 상기 제2 칩은 메모리 칩이다.
더 나아가, 바람직하게는, 상기 제1 칩의 정면과 상기 제2 칩의 정면이 향하는 방향은 동일하고, 상기 탑 칩의 정면과 상기 제1 칩의 정면이 향하는 방향은 반대이다.
더 나아가, 바람직하게는, 상기 반도체 소자는 상기 탑코어 기판을 관통하는 개구 및 상기 탑코어 기판의 배면, 상기 개구의 측벽 및 하부에 위치하는 보호층을 더 포함하고;
상기 패드 인출점은 상기 개구 하부의 보호층상에 위치한다.
본 발명의 유익한 효과는 탑 웨이퍼와 제1 웨이퍼를 서로 정면으로 본딩한 다음, 제1 웨이퍼의 배면에 제1 상호 연결층을 형성함으로써 제2 웨이퍼의 정면과 제1 상호 연결층을 본딩 하여 본딩 구조를 형성하고, 그리고, 탑 웨이퍼의 배면에 패드 인출점을 형성하여 탑 웨이퍼의 정면이 아래를 향하고, 제1 웨이퍼 및 제2 웨이퍼의 정면이 위를 향하도록 본딩 구조를 반전시켜 제1탑 웨이퍼의 배면이 맨 위로 위치하게 하고, 이는 탑 웨이퍼의 모든 웨이퍼의 정면이 위를 향하도록 보장하고, 하부 웨이퍼의 회로 설계 및 공정 프로세스를 통합하여 공정을 간소화하는 동시에 하부 웨이퍼 간의 본딩 순서를 임의로 조정하여 구조적 영활성을 향상시킬 수 있다.
본 발명의 실시예에 따른 기술 방안을 더 명확하게 설명하기 위하여, 아래에서 실시예의 설명에 사용되어야 할 도면들을 간단하게 소개하고, 하기 설명에서의 도면들은 단지 본 발명의 일부 실시예들인 것으로, 본 기술 분야의 통상의 지식을 가진 자들에게 있어서, 창조적 노동을 하지 않는다는 전제하에 이러한 도면들에 의해 기타 도면들을 더 얻을 수 있음은 자명한 것이다.
도 1은 본 발명 실시예에 의해 제공되는 반도체 소자의 제조 방법의 하나의 프로세스 개략도이다.
도 2a 내지 도 2h는 본 발명 실시예에 의해 제공되는 반도체 소자의 제조 방법의 구조 개략도이다.
도 3은 본 발명 실시예에 의해 제공되는 반도체 소자의 하나의 구조 개략도이다.
도 4는 본 발명 실시예에 의해 제공되는 반도체 소자의 다른 하나의 구조 개략도이다.
도 5는 본 발명 실시예에 의해 제공되는 반도체 소자의 다른 하나의 구조 개략도이다.
도 6은 본 발명 실시예에 의해 제공되는 반도체 소자의 다른 하나의 구조 개략도이다.
여기에 개시된 구체적인 구조 및 기능적 세부사항은 단지 대표적인 것일 뿐, 본 발명의 예시적인 실시예를 설명하기 위한 목적이다. 그러나, 본 발명은 다수의 대안적 형태로 구체적으로 구현될 수 있으며, 본 명세서에 기재된 실시예에 의해서만 한정되는 것으로 해석되어서는 안 된다.
본 발명의 명세서에서,'중심','세로 방향', '상', '하', '좌', '우', '수직', '수평', '탑', '저', '내', '외'등의 용어가 지시하는 방위 또는 위치 관계는 도면에 도시된 방위 또는 위치 관계에 기초하는 것으로 이해되어야 하고, 이는 단지 본 발명의 설명을 단순화하기 위한 것일 뿐, 장치 또는 소자가 특정 방위를 가지며 특정 방위로 구성 및 작동되어야 함을 나타내거나 암시하는 것이 아니므로 본 발명의 제한으로 이해될 수 없다. 그 외, '제1' 및 '제2'라는 용어는 설명 목적으로만 사용되며 상대적 중요성을 나타내거나 암시하거나 지시된 기술적 특징의 수를 암시적으로 나타내는 것으로 이해될 수 없다. 따라서 '제1' 및 '제2'로 제한된 기능은 하나 이상의 기능을 명시적으로 또는 암시적으로 포함할 수 있다. 본 발명의 설명에서, '복수'의 의미는 명확하고 구체적인 제한이 없는 한, 두 개 이상이다. 그 외, 용어'포함'및 그의 임의의 변형은 배타적이지 않은 포함을 포함하도록 의도된다.
본 발명의 설명에서, 설명이 필요한 것은, 별도의 명시적 규정 및 제한이 없는 한 '안착', '연결', '연결'이라는 용어는 전반적인 의미로 이해되어야 하며, 예를 들어 고정 연결, 분리 가능한 연결 또는 일체 연결일 수 있고, 기계적 연결, 전기적 연결, 직접 연결 또는 중간 매체를 통한 간접 연결일 수 있으며, 두 개의 소자의 내부 연통 연결일 수 있다. 본 기술 분야의 통상적 기술자의 경우 본 발명에서의 상술한 용어의 특정 의미를 특정 상황에서 이해할 수 있다.
여기서 사용되는 용어는 단지 구체적인 실시예를 설명하기 위한 것일 뿐, 예시적인 실시예를 제한하려는 의도는 아니다. 문맥이 명확하게 달리 명시되지 않는 한, 여기서 사용되는 단수 형태 '하나' 및 '일항'은 복수를 포함하려는 의도도 있다. 또한 여기에 사용된 용어 '포함' 및/또는 '포함'은 하나 이상의 다른 특징, 정수, 단계, 작동, 단위 및/또는 구성 요소의 존재를 배제하거나 추가하지 않고 설명된 특징, 정수, 단계, 작동, 단, 구성 요소 및/또는 구성 요소의 존재를 규정한다는 점도 이해해야 한다.
도 1을 참조하면, 본 발명 실시예에서 제공하는 반도체 소자의 제조 방법이다.
도 1에 도시된 바와 같이, 본 발명 실시예에서 제공하는 반도체 소자의 제조 방법은 단계(101) 내지 단계(107)를 포함한다.
단계(101), 탑 웨이퍼를 제공하고, 상기 탑 웨이퍼는 탑코어 기판 및 상기 탑코어 기판 정면에 위치하는 탑코어 본딩 패드를 포함한다.
탑 웨이퍼에는 복수의 탑 칩이 어레이 배열되어 있고, 도 2a는 탑 웨이퍼의 단일 탑 칩의 단면을 개략적으로 나타낸 개략도이다. 도 2a에 도시된 바와 같이, 탑 웨이퍼(1)는 탑코어 기판(11)을 포함하고, 탑코어 기판(11)은 예를 들어, Si기판, Ge 기판, SiGe 기판등 과같은 반도체 기판일 수 있고, 기타 원소 또는 화합물을 포함하는 반도체 기판일 수도 있다. 탑코어 기판(11)의 정면에는 다양한 기능의 탑코어 소자(미도시)가 형성될 수 있고, 탑코어 소자는 탑 웨이퍼가 서로 다른 기능의 웨이퍼를 구성하도록 MOS 소자, 센서, 메모리 또는 기타 수동 소자 등을 포함할 수 있고, 예를 들어, 탑코어 웨이퍼는 논리 웨이퍼일 수 있다.
탑코어 소자 상에는 탑코어 유전체층(12)이 커버되어 있고, 탑코어 유전체층(12)은 단일층 또는 복수의 층일 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 탑코어 유전체층(12)은 순차적으로 설치된 탑코어 절연층(121), 탑코어 차단층(122) 및 탑코어 층간 유전체층(123)을 포함할 수 있다. 탑코어 유전체층(12)에는 탑코어 도전층(13)이 설치되어 있고, 예를 들어, 탑코어 도전층(13)은 탑코어 절연층(121)에 설치되어 있고, 탑코어 소자는 탑코어 도전층(13)과 전기적으로 연결된다. 탑코어 유전체층(12)의 재료는 산화규소, 질화규소, NDC(Nitrogendoped Silicon Carbide, 질소가 도핑된 탄화규소)등 유전체 재료일 수 있으며, 탑코어 도전층(13)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등과 같은 금속 재료이고, 본 실시예는 구리인 것이 바람직하다. 탑코어 유전체층(12)상에는 탑코어 본딩층(14)이 형성되어 있고, 탑코어 본딩층(14)의 재료는 산화규소, 질화규소, 탄질화 규소 등일 수 있다.
탑코어 본딩층(14) 및 탑코어 유전체층(12)에는 탑코어 도전층(13)과 전기적으로 연결되는 탑코어 본딩 패드(15)가 설치되어 있고, 도 2a에 도시된 바와 같이, 탑코어 본딩 패드(15)는 세로 방향으로 탑코어 본딩층(14), 탑코어 층간 유전체층(123) 및 탑코어 차단층(122)을 관통하여 탑코어 도전층(13)과 접촉하며, 탑코어 본딩 패드(15)와 탑코어 도전층(13)의 전기적 연결을 구현하고, 즉, 탑코어 본딩 패드(15)는 탑코어 도전층(13)의 인출 구조이다. 탑코어 본딩 패드(15)는 다마신 구조일 수 있고, 탑코어 본딩 패드(15)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등과 같은 도전 재료일 수 있으며, 본 실시예는 구리인 것이 바람직하다.
단계(102): 제1 웨이퍼를 제공하고, 상기 제1 웨이퍼는 제1 기판 및 상기 제1 기판 정면에 위치하는 제1 소자 및 제1 본딩 패드를 포함한다.
제1 웨이퍼에는 복수의 제1 칩이 어레이 배열되어 있고, 도 2b는 제1 웨이퍼의 단일 제1 칩의 단면을 개략적으로 나타낸 개략도이다. 도 2b에 도시된 바와 같이, 제1 웨이퍼(2)는 제1 기판(21)을 포함하고, 제1 기판(21)은 반도체 기판일 수 있다. 제1 기판(21)의 정면에는 다양한 기능의 제1 소자(26)가 형성될 수 있고, 제1 소자(26)는 제1 웨이퍼(2)가 서로 다른 기능의 웨이퍼를 구성할 수 있도록 MOS소자, 센서, 메모리 또는 기타 수동소자 등을 포함할 수 있으며, 예를 들어, 제1 웨이퍼(2)는 메모리 웨이퍼일 수 있다. 설명이 필요한 것은, 제1 웨이퍼(2)와 탑 웨이퍼(1)는 기능이 상이한 웨이퍼이다.
제1 소자(26)상에는 제1 유전체층(22)이 커버되어 있고, 제1 유전체층(22)은 단일층 또는 복수층일 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 제1 유전체층(22)은 순차적으로 설치된 제1 절연층(221), 제1 차단층(222) 및 제1 층간 유전체층(223)을 포함할 수 있다. 제1 유전체층(22)에는 제1 도전층(23)이 설치되어 있고, 예를 들어, 제1 도전층(23)은 제1 절연층(221)에 설치되어 있고, 제1 소자(26)는 제1 도전층(23)과 전기적으로 연결된다. 제1 유전체층(22)의 재료는 산화규소, 질화규소, NDC 등의 유전체 재료일 수 있고, 제1 도전층(23)의 재료는 예를 들어, 알루미늄, 구리, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다. 제1 유전체층(22)에는 제1 본딩층(24)이 설치되어 있고, 제1 본딩층(24)의 재료는 산화규소, 질화규소, 탄질화 규소 등일 수 있다.
제1 본딩층(24)과 제1 유전체층(22)에는 제1 도전층(23)과 전기적으로 연결되는 제1 본딩 패드(25)가 설치되어 있고, 도 2b에 도시된 바와 같이, 제1 본딩 패드(25)는 세로 방향으로 제1 본딩층(24), 제1 층간 유전체층(223) 및 제1 차단층(222)을 관통하며, 제1 도전층(23)과 접촉하여, 제1 본딩 패드(25)와 제1 도전층(23)의 전기적 연결을 구현하고, 즉, 제1 본딩 패드(25)는 제1 도전층(23)의 인출 구조이다. 제1 본딩 패드(25)는 다마신 구조일 수 있고, 제1 본딩 패드(25)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 도전 재료일 수 있으며, 본 실시예는 구리인 것이 바람직하다.
단계(103): 상기 탑 웨이퍼와 상기 제1 웨이퍼를 대면으로 본딩 하며, 상기 탑코어 본딩 패드와 상기 제1 본딩 패드를 전기적으로 연결하여, 상기 탑 웨이퍼의 정면이 위를 향하고, 상기 제1 웨이퍼의 정면이 아래를 향하도록 한다.
여기서, 탑 웨이퍼(1)의 정면은 탑코어 소자가 형성되는 탑 웨이퍼(1)의 일측을 가리키고, 탑 웨이퍼(1)의 배면은 탑 웨이퍼(1)의 정면과 반대되는 일측을 가리키며, 즉, 탑코어 소자를 갖지 않는 탑 웨이퍼(1)의 일측을 가리킨다. 제1 웨이퍼(2)의 정면은 제1 소자(26)가 형성되는 제1 웨이퍼(2)의 일측을 가리키고, 제1 웨이퍼(2)의 배면은 제1 웨이퍼(2)의 정면과 반대되는 일측을 가리키며, 즉, 제1 소자(26)를 갖지 않는 제1 웨이퍼(2)의 일측을 가리킨다. 도 2c에 도시된 바와 같이, 탑 웨이퍼(1)의 정면이 위로 향하고, 제1 웨이퍼(2)의 정면이 아래로 향하도록 하여, 탑 웨이퍼(1)의 탑코어 본딩 패드(15)와 제1 웨이퍼(2)의 제1 본딩 패드(25)를 정렬한 다음 접촉하며, 탑코어 본딩 패드(15)와 제 1 본딩 패드(25)의 전기적 연결을 구현한다. 탑코어 도전층(13)은 탑코어 본딩 패드(15) 및 제1 본딩 패드(25)를 통해 제1 도전층(23)과 전기적으로 연결되어, 탑 웨이퍼(1)와 제1 웨이퍼(2)가 대면으로 본딩되도록 한다.
단계(104): 상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층을 형성한다.
도 2d에 도시된 바와 같이, 제1 웨이퍼(2)의 제1 기판(21)의 배면은 맨 위에 위치된다. 그 다음, 제1 기판(21)의 배면에 제1 상호 연결층(3)을 형성하고, 제1 상호 연결층(3)은 제1 상호 연결층 본딩 패드(31)를 포함하여, 후속에 기타 웨이퍼가 계속해서 제1 상호 연결층 본딩 패드(31)를 통해 본딩 되도록 한다.
구체적으로, 상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층을 형성하는 단계(104)는 다음을 포함한다.
상기 제1 기판의 배면을 박형화 처리를 하고;
상기 제1 기판의 배면에 제1 상호 연결층을 형성하고, 상기 제1 상호 연결층에는 상기 제1 상호 연결층 본딩 패드가 형성되어 있다.
도 2d에 도시된 바와 같이, 먼저 제1 기판(21)의 배면을 박형화하고, 그 다음, 박형화된 제1 기판(21)의 배면에 제1 상호 연결층(2)을 형성하고, 제1 상호 연결층(3)은 제1 기판(21)의 배면에 순차적으로 형성된 유전체층(32), 차단층(33), 절연층(34) 및 본딩층(35)을 포함할 수 있고, 제1 상호 연결층(3)에 전기적으로 연결된 TSV(Through Silicon Via, 실리콘 관통홀) 구조(36), RDL(Redietribution Layer, 재배포 상호 연결층)층(37) 및 제1 상호 연결층 본딩 패드(31)를 형성한다. 구체적으로, 제1 기판(21)의 배면에 유전체층(32)을 형성한 다음, 유전체층(32)에 전기적으로 연결된 TSV구조(36) 및 RDL층(37)을 형성하며, TSV구조(36)는 세로 방향으로 제1 기판(21)을 관통하며 제1 도전층(23)까지 연장되고, 제1 도전층(23)과 전기적으로 연결된다. 그리고, 유전체층(32)에 순차적으로 차단층(33), 절연층(34) 및 본딩층(35)을 형성하고, 세로 방향으로 차단층(33), 절면층(34) 및 본딩층(35)을 관통하는 제1 상호 연결층 본딩 패드(31)를 형성하며, 제1 상호 연결층 본딩 패드(31)와 KDL층(37)을 접촉시켜, 제1 상호 연결층 본딩 패드(31)가 RDL층(37) 및 TSV구조(36)를 통해 제1 도전층(23)과 전기적으로 연결되도록 한다. 여기서, 제1 상호 연결층 본딩 패드(31)는 다마신 구조일 수 있고, 제1 상호 연결층 본딩 패드(31), RDL층(37) 및 TSV구조(36)의 재료는 모두 예를 들어, 구리, 알루미늄, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 구리인 것이 바람직하다.
단계(105): 제2 웨이퍼를 제공하고, 상기 제2 웨이퍼는 제2 기판 및 상기 제2 기판 정면에 위치하는 제2 소자 및 제2 본딩 패드를 포함한다.
제2 웨이퍼에는 복수의 제2 칩이 어레이 배열되어 있고, 도 2e는 제2 웨이퍼의 단일 제2 칩의 단면을 개략적으로 나타낸 개략도이다. 도 2e에 도시된 바와 같이, 제2 웨이퍼(4)는 제2 기판(41)을 포함하고, 제2 기판(41)은 반도체 기판일 수 있다. 제2 기판(41)의 정면에는 다양한 기능의 제2 소자(46)가 형성될 수 있고, 제2 소자(46)는 MOS 소자, 센서, 메모리 또는 기타 수동 소자 등을 포함할 수 있고, 이는 제2 웨이퍼(4)가 서로 다른 기능의 웨이퍼를 구성하도록 한다. 예를 들어, 제2 웨이퍼(4)는 메모리 웨이퍼일 수 있다. 설명이 필요한 것은, 제2 웨이퍼(4)와 탑 웨이퍼(1)는 서로 다른 기능의 웨이퍼이고, 제2 웨이퍼(4)와 제1 웨이퍼(2)는 동일한 기능의 웨이퍼일 수 있다.
제2 소자(46)상에는 제2 유전체층(42)이 커버되어 있고, 제2 유전체층(42)은 단일층 또는 복수의 층일 수 있다. 예를 들어, 도 2e에 도시된 바와 같이, 제2 유전체층(42)은 순차적으로 설치된 제2 절연층(421), 제2 차단층(422) 및 제2 층간 유전체층(423)을 포함할 수 있다. 제2 유전체층(42)에는 제2 도전층(43)이 설치되어 있고, 예를 들어, 제2 도전층(43)은 제2 절연층(421)에 설치되어 있고, 제2 소자(46)는 제2 도전층(43)과 전기적으로 연결된다. 제2 유전체층(42)의 재료는 산화규소, 질화규소, NDC 등의 유전체 재료일 수 있고, 제2 도전층(43)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다. 제2 유전체층(42)상에는 제2 본딩층(44)이 형성되어 있고, 제2 본딩층(44)의 재료는 산화규소, 질화규소, 탄질화 규소 등일 수 있다.
제2 본딩층(44)과 제2 유전체층(42)에는 제2 도전층(43)과 전기적으로 연결되는 제2 본딩 패드(45)가 설치되어 있고, 도 2e에 도시된 바와 같이, 제2 본딩 패드(45)는 세로 방향으로 제2 본딩층(44), 제2 층간 유전체층(423) 및 제2 차단층(422)을 관통하여, 제2 도전층(43)과 접촉하며, 제2 본딩 패드(45)와 제2 도전층(43)의 전기적 연결을 구현하고, 즉, 제2 본딩 패드(45)는 제2 도전층(43)의 인출 구조이다. 제2 본딩 패드(45)는 다마신 구조일 수 있고, 제2 본딩 패드(15)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 도전 재료일 수 있으며, 본 실시예는 구리인 것이 바람직하다.
단계(106): 상기 제2 웨이퍼의 정면과 상기 제1 상호 연결층을 본딩하고, 상기 제1 상호 연결층 본딩 패드와 상기 제2 본딩 패드를 전기적으로 연결하여, 상기 제2 웨이퍼가 상기 제1 웨이퍼 상에 결합되어 본딩 구조를 형성하여, 상기 제2 웨이퍼의 정면이 아래를 향하도록 한다.
여기서, 제2 웨이퍼(4)의 정면은 제2 소자(46)가 형성되어 있는 제2 웨이퍼(4)의 일측을 가리키고, 제2 웨이퍼(4)의 배면은 제2 웨이퍼(4)의 정면과 반대되는 일측을 가리키고, 즉, 제2 소자(46)를 갖지 않는 제2 웨이퍼(4)의 일측이다. 도 2f에 도시된 바와 같이, 제2 웨이퍼(4)의 정면을 아래로 향하여, 제2 웨이퍼(4)의 제2 본딩 패드(45)와 제1 상호 연결층(3)의 제1 상호 연결층 본딩 패드(31)가 정렬된 다음 접촉하도록 하고, 제2 본딩 패드(45)와 제1 상호 연결층 본딩 패드(31)의 전기적 연결을 구현한다. 제2 도전층(43)은 제2 본딩 패드(45) 및 제1 상호 연결층 본딩 패드(31)를 통해 제1 도전층(23)과 전기적으로 연결되어, 제2 웨이퍼(4)가 제1 웨이퍼(2) 및 탑 웨이퍼(1)와 본딩되어 본딩 구조를 형성하도록 한다.
단계(107): 상기 본딩 구조를 반전시켜, 상기 탑코어 기판의 배면이 맨 위에 위치하고, 상기 제1 웨이퍼의 정면 및 상기 제2 웨이퍼의 정면이 위를 향하며, 탑 웨이퍼에 패드 인출점을 형성하도록 한다.
도 2g에 도시된 바와 같이, 제2 웨이퍼(4), 제1 웨이퍼(2) 및 탑 웨이퍼(1)로 구성된 본딩 구조를 180°반전시켜, 탑 웨이퍼(1)의 정면이 아래를 향하고, 제1 웨이퍼(2)와 제2 웨이퍼(4)의 정면이 위를 향하도록 하고, 이때, 도 2h에 도시된 바와 같이, 탑 웨이퍼(1)의 배면에 패드 인출점(5)을 형성하기 용이하도록 탑 웨이퍼(1)의 탑코어 기판(11)의 배면은 맨 위에 위치된다.
구체적으로, 상기 탑코어 기판에 패드 인출점을 형성하는 단계는 다음을 포함한다.
상기 탑코어 기판의 배면을 박형화 처리를 하고;
상기 탑코어 기판을 관통하는 개구를 형성하고;
상기 탑코어 기판의 배면, 상기 개구의 측벽 및 하부에 보호층을 형성하고;
상기 개구 하부의 보호층 상에 패드 인출점을 형성한다.
도 2h에 도시된 바와 같이, 먼저 탑코어 기판(11)의 배면을 박형화 하고, 그 다음, 박형화된 탑코어 기판(11)에 개구(51)를 형성하며, 개구(51)는 탑코어 기판(11)을 관통한다. 그리고, 탑코어 기판(11)의 배면, 개구(51)의 측벽 및 하부에 보호층(52)을 형성하고, 보호층(52)은 탑코어 기판(11)을 보호하는 데 사용된다. 보호층(52)의 재료는 산화규소, 질화규소 등일 수 있다. 그 다음, 개구(51) 하부의 보호층(52)상에 패드 인출점(5)을 형성하고, 보호층(52)은 탑코어 기판(11)과 패드 인출점(5)을 분리하는 데도 사용될 수 있으며, 패드 인출점(5)은 탑 웨이퍼(1)의 탑코어 도전층(13)과 전기적으로 연결된다. 패드 인출점(5)은 외부 신호와 통신하는 데 사용되고, 패드 인출점(5)의 재료는 예를 들어, 알루미늄, 구리, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다.
본 실시예는 탑 웨이퍼(1)의 배면에 패드 인출점(5)을 설치하여, 탑 웨이퍼(1)의 하부 제1 웨이퍼(2) 및 제2 웨이퍼(4)의 정면이 위를 향하도록 하고, 제1 웨이퍼(1)와 제2 웨이퍼(4)의 본딩 공정 프로세스를 통합하여, 공정을 간소화하며, 제1 웨이퍼(1)와 제2 웨이퍼(4)의 본딩 순서를 마음대로 바꿀 수 있고, 예를 들어, 먼저 제2 웨이퍼(4)를 본딩한 다음 제1 웨이퍼(1)를 본딩하여 다양한 구조 요구 사항을 충족하고, 구조의 영활성을 향상시킬 수 있다. 그 외, 본 실시예의 탑 웨이퍼(1)는 논리 웨이퍼일 수 있고, 제1 웨이퍼(2)와 제2 웨이퍼(4)는 메모리 웨이퍼일 수 있고, 탑 웨이퍼(1)의 배면에 패드 인출점(5)을 설치하면, 제1 웨이퍼(2)와 제2 웨이퍼(4)에 대한 탑 웨이퍼(1)의 통일적인 제어를 구현하는 데 유리하다.
그 외, 먼저 제2 웨이퍼(4)의 정면과 제1 웨이퍼(2)의 배면을 본딩한 다음(제1 웨이퍼(2)의 정면은 무조건 먼저 캐리어 웨이퍼와 임시 본딩 되며, 제2 웨이퍼(4)의 정면과 제1 웨이퍼(2)의 배면이 본딩된 다음 캐리어 웨이퍼를 제거함), 제1 웨이퍼(2)의 정면과 탑 웨이퍼(1)의 정면을 본딩하는 공정에 비하여, 본 실시예는 먼저 탑 웨이퍼(1)의 정면과 제1 웨이퍼(2)의 정면을 본딩한 다음, 제1 웨이퍼(2)의 배면과 제2 웨이퍼(4)의 정면을 본딩하여, 본딩 구조를 형성하고, 그 다음, 본딩 구조를 반전시켜, 탑 웨이퍼(1)의 정면이 아래를 향하고, 제1 웨이퍼(2)와 제2 웨이퍼(4)의 정면이 위로 향하도록 한다. 이는 캐리어 웨이퍼를 사용할 필요가 없으며 제조 공정을 간소화할 수 있고, 공정을 간소화할 수 있다.
일부 실시예에서, 탑 웨이퍼(1), 제1 웨이퍼(2) 및 제2 웨이퍼(4)의 도전층은 복수의 층을 포함할 수 있고, 예를 들어, 도 3에 도시된 바와 같이, 탑 웨이퍼(1)의 탑코어 도전층(13)은 전기적으로 연결된 탑코어 탑층 도전층(131) 및 탑코어 하층 도전층(132)(연결 관계 미도시)을 포함할 수 있고, 탑코어 도전층(13)은 탑코어 기판(11)과 탑코어 본딩 패드(15)사이에 설치되고, 탑코어 하층 도전층(132)은 탑코어 도전층(13)에서 탑코어 기판(11)과 가장 가깝게 설치되는 도전층을 가리키며, 탑코어 하층 도전층(132)은 탑 칩(1)의 탑코어 소자 및 패드 인출점(5)과 전기적으로 연결되고, 탑코어 탑층 도전층(131)은 탑코어 도전층(13)에서 탑코어 본딩 패드(15)와 가장 가깝게 설치되는 도전층을 가리키며, 탑코어 탑층 도전층(131)과 탑코어 본딩 패드(15)는 전기적으로 연결된다.
제1 웨이퍼(2)의 제1 도전층(23)은 전기적으로 연결된 제1 탑층 도전층(231)과 제1 하층 도전층(232)(연결 관계 미도시)을 포함할 수 있고, 제1 도전층(23)은 제1 기판(21)과 제1 본딩 패드(25)사이에 설치되고, 제1 하층 도전층(232)은 제1 도전층(23)에서 제1 기판(21)과 제일 가깝게 설치되는 도전층을 가리키며, 제1 하층 도전층(232)은 제1 칩(2)의 제1 소자(26) 및 제1 상호 연결층 본딩 패드(31)와 전기적으로 연결되고, 제1 탑층 도전층(231)은 제1 도전층(23)에서 제1 본딩 패드(25)와 제일 가깝게 설치되는 도전층을 가리키며, 제1 탑층 도전층(231)은 제1 본딩 패드(25)와 전기적으로 연결된다.
제2 웨이퍼(4)의 제2 도전층(43)은 전기적으로 연결된 제2 탑층 도전층(431)과 제2 하층 도전층(432)(연결 관계 미도시)을 포함할 수 있고, 제2 도전층(43)은 제2 기판(41)과 제2 본딩 패드(45)사이에 설치되고, 제2 하층 도전층(432)은 제2 도전층(43)에서 제2 기판(41)과 제일 가깝게 설치되는 도전층을 가리키며, 제2 하층 도전층(432)은 제2 칩(4)의 제2 소자(46)와 전기적으로 연결되고, 제2 탑층 도전층(431)은 제2 도전층(43)에서 제2 본딩 패드(45)과 제일 가깝게 설치되는 도전층을 가리키며, 제2 탑층 도전층(431)은 제2 본딩 패드(45)와 전기적으로 연결된다.
일부 실시예에서, 제2 웨이퍼(4)를 형성한 다음, 제2 웨이퍼(4)의 배면에 계속 웨이퍼를 본딩할 수 있고, 웨이퍼의 수는 실제 필요에 따라 설정할 수 있으며, 여기서 구체적으로 제한하지 않는다. 제1 웨이퍼(2)와 제2 웨이퍼(4)가 메모리 웨이퍼인 경우, 계속해서 제2 웨이퍼(4)의 배면에 메모리 웨이퍼를 본딩하여 반도체 장치의 메모리 용량을 향상시킬 수 있다.
구체적으로, 상기 제2 웨이퍼의 정면과 상기 제1 상호 연결층이 본딩되는 단계 이후, 상기 본딩 구조을 반전시키는 단계 이전, 다음을 더 포함한다.
제2 기판의 배면에 제2 상호 연결층 본딩 패드를 포함하는 제2 상호 연결층을 형성한다.
제3 웨이퍼를 제공하고, 제3 웨이퍼는 제3 기판 및 제3 기판 정면에 위치하는 제3 소자와 제3 본딩 패드를 포함한다.
제3 웨이퍼의 정면과 제2 상호 연결층을 본딩하고, 제2 상호 연결층 본딩 패드와 제3 본딩 패드를 전기적으로 연결하여, 제3 웨이퍼가 제2 웨이퍼 상으로 결합되며, 제3 웨이퍼의 정면이 아래를 향하도록 한다.
도 4는 탑 웨이퍼(1), 제1 웨이퍼(2), 제2 웨이퍼(4) 및 제3 웨이퍼(7)가 본딩된 다음의 구조 개략도이며, 탑 웨이퍼(1)의 정면은 아래를 향하고, 제1 웨이퍼(2), 제2 웨이퍼(4) 및 제3 웨이퍼(7)의 정면은 위를 향한다. 구체적으로, 제2 웨이퍼(4)가 제1 웨이퍼(2) 및 탑 웨이퍼(1)와 본딩된 다음(이때, 탑 웨이퍼(1)의 정면은 위를 향하고, 제1 웨이퍼(2) 및 제2 웨이퍼(4)의 정면은 아래를 향함), 계속해서 제2 웨이퍼(4)의 배면에 제2 상호 연결층(6)을 형성하고, 제2 상호 연결층(6)은 제2 상호 연결층 본딩 패드(61)를 포함하고, 제2 상호 연결층 본딩 패드(61)는 제2 도전층(43)과 전기적으로 연결되고, 제2 상호 연결층 본딩 패드(61)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 구리인 것이 바람직하다. 제2 상호 연결층(6)의 구조는 제1 상호 연결층(3)의 구조와 동일하며, 여기서 자세히 설명하지 않는다.
동시에, 제3 웨이퍼(7)를 제공하고, 제3 웨이퍼(7)는 제3 기판(71) 및 제3 기판(71) 정면에 위치하는 제3 소자(76)를 포함하고, 제3 소자(76)는 제3 웨이퍼(7)가 서로 다른 기능의 웨이퍼를 구성하도록 MOS 소자, 센서, 메모리 또는 기타 수동 소자 등을 포함할 수 있고, 예를 들어, 제3 웨이퍼(7)는 저장 웨이퍼일 수 있다. 설명이 필요한 것은, 제3 웨이퍼(7)와 탑 웨이퍼(1)은 서로 다른 기능의 웨이퍼이다. 제3 웨이퍼(2)와 제1 웨이퍼(2) 및 제2 웨이퍼(4)는 동일한 기능의 웨이퍼일 수 있다.
제3 소자(76)상에는 제3 유전체층(72)이 커버되어 있고, 제3 유전체층(72)에는 제3 도전층(73)이 형성되어 있으며, 제3 도전층(73)과 제3 소자(76)는 전기적으로 연결되고, 제3 도전층(73)의 재료는 예를 들어, 알루미늄, 구리, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다. 제3 유전체층(72)상에는 제3 본딩층(74)이 형성되어 있고, 제3 유전체층(72)과 제3 본딩층(74)에는 제3 도전층과 전기적으로 연결되는 제3 본딩 패드(75)가 형성되어 있고, 즉, 제3 본딩 패드(75)는 제3 도전층(73)의 인출 구조이고, 제3 본딩 패드(75)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 구리인 것이 바람직하다. 제3 웨이퍼(7)의 구조는 제1 웨이퍼(2), 제2 웨이퍼(4)의 구조와 유사하고, 여기서 자세히 설명하지 않는다.
제3 웨이퍼(7)의 정면은 제3 소자(76)가 형성되어 있는 제3 웨이퍼(7)의 일측을 가리키고, 제3 웨이퍼(7)의 배면은 제3 웨이퍼(7)와 반대되는 일측을 가리키고, 즉, 제3 소자(76)를 갖지 않는 제3 웨이퍼(7)의 일측이다. 그리고, 제3 웨이퍼(7)의 정면을 아래로 향하여, 제3 웨이퍼(7)의 제3 본딩 패드(75)와 제2 상호 연결층(6)의 제2 상호 연결층 본딩 패드(61)를 정렬한 다음 접촉하도록 하고, 이는 제3 본딩 패드(75)와 제2 상호 연결층 본딩 패드(61)의 전기적 연결을 구현한다. 제3 도전층(73)은 제3 본딩 패드(75) 및 제1 상호 연결층 본딩 패드(61)를 통해 제2 도전층(43)과 전기적으로 연결되어, 제3 웨이퍼(7)가 제2 웨이퍼(4)와 본딩 되도록 한다.
제3 웨이퍼(7)와 제2 웨이퍼(4)를 본딩한 다음, 탑 웨이퍼(1), 제1 웨이퍼(2), 제2 웨이퍼(4) 및 제3 웨이퍼(7) 전체를 본딩 구조로 하고, 본딩 구조를 반전시켜, 탑 웨이퍼(1)의 탑코어 기판(11)의 배면이 맨 위에 위치하게 하고, 상간 고정 웨이퍼(1)의 정면이 아래로 향하고, 제1 웨이퍼(2), 제2 웨이퍼(4) 및 제3 웨이퍼(7)의 정면이 모두 위를 향하도록 하여, 탑 웨이퍼(1)하부에 적층된 모든 웨이퍼의 정면이 위를 향하도록 보장한다.
제1 웨이퍼(2), 제2 웨이퍼(4) 및 제3 웨이퍼(7)의 본딩 공정 프로세스가 동일하고, 회로 배선 방식이 동일하기 때문에 제1 웨이퍼(2), 제2 웨이퍼(4) 및 제3 웨이퍼(7) 사이의 본딩 순서는 마음대로 바꿀 수 있고, 예를 들어, 먼저 제2 웨이퍼(4)를 본딩한 다음 제3 웨이퍼(7)를 본딩하고, 마지막으로 제1 웨이퍼(2)를 본딩하여 다양한 구조적 요구 사항을 충족하고 구조의 영활성을 향상시킨다.
상술한 바와 같이, 본 발명 실시예에서 제공하는 반도체 소자의 제조 방법은 탑 웨이퍼(1)와 제1 웨이퍼(2)를 대면으로 본딩한 다음, 제1 웨이퍼(2)의 배면에 제1 상호 연결층(3)을 형성함으로써, 제2 웨이퍼(4)의 정면과 제1 상호 연결층(3)을 본딩하여, 본딩 구조를 형성하고, 그 다음, 본딩 구조를 반전시켜, 탑 웨이퍼(1)의 배면을 맨 위에 위치하게 하여 탑 웨이퍼(1)의 배면에 패드 인출점(5)을 형성하고, 이는 탑 웨이퍼(1)의 정면이 아래를 향하고, 제1 웨이퍼(2) 및 제2 웨이퍼(4)의 정면이 위를 향하도록 하여, 탑 웨이퍼(1) 하부의 모든 웨이퍼의 정면이 위를 향하도록 보장하고, 하부 웨이퍼의 회로 설계 및 공정 프로세스를 통합하여 공정을 간소화하는 동시에 하부 웨이퍼 간의 본딩 순서를 임의로 조정하여 구조적 영활성을 향상시킬 수 있다.
설명이 필요한 것은, 상술 실시예에서 제조한 반도체 소자는 웨이퍼 구조이다. 탑 웨이퍼에는 복수의 탑 칩이 어레이 배열되어 있고, 제1 웨이퍼에는 복수의 제1 칩이 어레이 배열되어 있고, 제2 웨이퍼에는 복수의 제2 칩이 어레이 배열되어 있고, 복수의 탑 칩, 복수의 제1 칩 및 복수의 제2 칩은 일일이 대응되게 본딩하여 웨이퍼 구조를 구성한다. 웨이퍼 구조를 절단하여 칩 구조를 형성할 수 있고, 칩 구조는 본딩된 탑 칩, 제1 칩 및 제2 칩을 포함한다.
대응되게, 본 출원 실시예는 반도체 소자도 제공하고, 본 실시예에서 제공하는 반도체 소자는 칩 구조이다.
도 5를 참조하면, 본 발명 실시예에서 제공하는 반도체 소자의 구조 개략도이다.
도 5에 도시된 바와 같이, 본 발명 실시예에서 제공하는 반도체 소자는 탑 칩(10), 제1 칩(20), 제2 칩(40), 제1 상호 연결층(3) 및 패드 인출점(5)을 포함한다. 여기서, 제1 칩(20), 제2 칩(40)은 동일한 기능의 칩일 수 있고, 탑 칩(10)은 제1 칩(20), 제2 칩(40)과 서로 다른 기능의 칩이다. 예를 들어, 탑 칩(10)은 논리 칩이고, 제1 칩(20)과 제2 칩(40)은 메모리 칩이다.
제1 칩(20)은 제1 기판(21)을 포함하고, 제1 기판(21)상에는 다양한 기능의 제1 소자(26)가 형성될 수 있고, 제1 소자(26)는 제1 칩(20)이 다양한 기능을 갖는 칩을 구성하도록 MOS 소자, 센서, 메모리 또는 기타 수동 소자 등을 포함할 수 있다.
제1 소자(26)상에는 제1 유전체층(22)이 커버되어 있고, 제1 유전체층(22)은 단일층 또는 복수의 층일 수 있고, 예를 들어, 제1 유전체층(22)은 순차적으로 설치된 제1 절연층(221), 제1 차단층(222) 및 제1 층간 유전체층(223)을 포함할 수 있다. 제1 유전체층(22)에는 제1 도전층(23)이 설치되어 있고, 예를 들어, 제1 도전층(23)은 제1 절연층(221)에 설치되어 있고, 제1 소자(26) 및 제1 상호 연결층 본딩 패드(31)는 각각 제1 도전층(23)과 전기적으로 연결된다. 제1 도전층(23)의 재료는 예를 들어, 알루미늄, 구리, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다. 제1 유전체층(22)상에는 제1 본딩층(24)이 형성되어 있다.
제1 본딩층(24)과 제1 유전체층(22)에는 제1 도전층(23)과 전기적으로 연결되는 제1 본딩 패드(25)가 설치되어 있고, 제1 본딩 패드(25)는 세로 방향으로 제1 본딩층(24), 제1층간 유전체층(223) 및 제1 차단층(222)을 관통하며, 제1 도전층(23)과 접촉하여, 제1 본딩 패드(25)와 제1 도전층(23)의 전기적 연결을 구현하고, 즉, 제1 본딩 패드(25)는 제1 도전층(23)의 인출 구조이다. 제1 본딩 패드(25)는 다마신 구조일 수 있고, 제1 본딩 패드(25)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 도전 재료이고, 본 실시예는 구리인 것이 바람직하다.
탑 칩(10)은 제1 칩(20)의 정면에 위치하고, 탑 칩(10)은 탑코어 기판(11)을 포함하고, 탑코어 기판(11)의 정면에는 다양한 기능의 탑코어 소자(미도시)가 형성될 수 있고, 탑코어 소자는 탑 칩이 서로 다른 기능의 칩을 구성하도록 MOS 소자, 센서, 메모리 또는 기타 수동 소자 등을 포함할 수 있다.
탑코어 기판(11)과 반대되는 탑코어 소자의 일측에는 탑코어 유전체층(12)이 커버되어 있고, 탑코어 유전체층(12)은 단일층 또는 복수의 층일 수 있다. 예를 들어, 탑코어 유전체층(12)은 탑코어 절연층(121), 탑코어 차단층(122) 및 탑코어 층간 유전체층(123)을 포함할 수 있다. 탑코어 유전체층(12)에는 탑코어 도전층(13)이 설치되어 있고, 예를 들어, 탑코어 도전층(13)은 탑코어 절연층(121)에 설치되어 있고, 탑코어 소자는 탑코어 도전층(13)과 전기적으로 연결된다. 탑코어 도전층(13)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 금속 재료일 수 있으며, 본 실시예는 구리인 것이 바람직하다. 탑코어 유전체층(12)상에는 탑코어 본딩층(14)이 형성되어 있다.
탑코어 본딩층(14)과 탑코어 유전체층(12)에는 탑코어 도전층(13)과 전기적으로 연결되는 탑코어 본딩 패드(15)가 설치되어 있고, 탑코어 본딩 패드(15)는 세로 방향으로 탑코어 본딩 패드층(14), 탑코어 층간 유전체층(123) 및 탑코어 차단층(12)을 관통하며 탑코어 도전층(13)과 접촉하여, 탑코어 본딩 패드(15)와 탑코어 도전층(13)의 전기적 연결을 구현하고, 즉, 탑코어 본딩 패드(15)는 탑코어 도전층(13)의 인출 구조이다. 탑코어 본딩 패드(15)는 다마신 구조일 수 있고, 탑코어 본딩 패드(15)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 도전 재료일 수 있으며, 본 실시예는 구리인 것이 바람직하다.
탑 칩(10)의 탑코어 본딩 패드(15)와 제1 칩(20)의 제1 본딩 패드(25)는 전기적으로 연결되어, 탑코어 도전층(13)이 탑코어 본딩 패드(15)와 제1 본딩 패드(25)를 통해 제1 도전층(23)과 전기적으로 연결되도록 하고, 이는 탑 칩(10)의 정면과 제1 칩(20)의 정면이 본딩되도록 하고, 즉, 탑 칩(10)의 정면과 제1 칩(20)의 정면이 향하는 방향은 반대이고, 예를 들어, 제1 칩(20)의 정면은 위를 향하고, 탑 칩(10)의 정면은 아래를 향한다. 여기서, 탑 칩(10)의 정면은 탑코어 소자가 형성되어 있는 탑 칩(10)의 일측을 가리키고, 제1 칩(20)의 정면은 제1 소자(26)가 형성되어 있는 제1 칩(20)의 일측을 가리킨다.
패드 인출점(5)은 탑코어 기판(11)에 위치하며, 패드 인출점(5)은 탑 칩(10)의 탑코어 도전층(13)과 전기적으로 연결된다. 패드 인출점(5)은 외부 신호와의 통신에 사용되고, 패드 인출점(5)의 재료는 예를 들어, 알루미늄, 구리, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다. 구체적으로, 상기 반도체 소자는 탑코어 기판(11)을 관통하는 개구(51) 및 탑코어 기판(11)의 배면, 개구(51)의 측벽 및 하부에 위치하는 보호층(52)을 더 포함하고, 패드 인출점(5)은 개구(51)의 하부에 위치하는 보호층(52)상에 위치하며, 패드 인출점(5)은 탑 칩(10)의 탑코어 도전층(13)과 전기적으로 연결된다. 여기서, 보호층(52)은 탑코어 기판(11)을 보호 및 탑코어 기판(11)과 패드 인출점(5)을 분리시키는 데 사용되고, 보호층(52)의 재료는 산화규소, 질화규소 등일 수 있다.
제1 상호 연결층(3)은 제1 칩(20)의 배면에 위치하고, 제1 상호 연결층(3)에는 제1 상호 연결층 본딩 패드(31)가 형성되어 있다.
제2 칩(40)은 제1 칩(20)과 반대되는 제1 상호 연결층(3)의 일측에 위치하고, 제2 칩(40)은 제2 기판(41)을 포함하고, 제2 기판(41)상에는 다양한 기능의 제2 소자(46)가 형성될 수 있고, 제2 소자(46)는 제2 칩(40)이 서로 다른 기능의 칩을 구성하도록 MOS 소자, 센서, 메모리 또는 기타 수동 소자 등을 포함할 수 있다.
제2 소자(46)상에는 제2 유전체층(42)이 커버되어 있고, 제2 유전체층(42)은 단일층 또는 복수의 층일 수 있다. 예를 들어, 제2 유전체층(42)은 순차적으로 설치된 제2 절연층(421), 제2 차단층(422) 및 제2 층간 절연층(423)을 포함할 수 있다. 제2 유전체층(42)에는 제2 도전층(43)이 설치되어 있고, 예를 들어, 제2 도전층(43)은 제2 절연층(421)에 설치되어 있고, 제2 소자(46)는 제2 도전층(43)과 전기적으로 연결된다. 제2 도전층(43)의 재료는 예를 들어, 알루미늄, 구리, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다. 제2 유전체층(42)상에는 제2 본딩층(44)이 형성되어 있다.
제2 본딩층(44)과 제2 유전체층(42)에는 제2 도전층(43)과 전기적으로 연결되는 제2 본딩 패드(45)가 설치되어 있고, 제2 본딩 패드(45)는 세로 방향으로 제2 본딩층(44), 제2층간 유전체층(423) 및 제2차단층(422)을 관통하며 제2 도전층(43)과 접촉하여, 제2 본딩 패드(45)와 제2 도전층(43)의 전기적 연결을 구현하고, 즉, 제2 본딩 패드(45)는 제2도전층(43)의 인출 구조이다. 제2 본딩 패드(45)는 다마신 구조일 수 있고, 제2 본딩 패드(45)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 도전 재료일 수 있고, 본 실시예는 구리인 것이 바람직하다.
제1 상호 연결층 본딩 패드(31)는 제2 본딩 패드(45)와 전기적으로 연결되어, 제1 도전층(23)이 제1 상호 연결층 본딩 패드(31), 제2 본딩 패드(45)를 통해 제2 도전층(43)과 전기적으로 연결되도록 하고, 이는 제2 칩(40)과 제1 칩(20)의 본딩을 구현하고, 제2 칩(40)의 정면과 제1 칩(20)의 정면이 향하는 방향은 동일하고, 예를 들어, 제1 칩(20)의 정면은 위를 향하고, 제2 칩(40)의 정면은 위를 향한다. 여기서, 제2 칩(40)의 정면은 제2 소자(46)가 형성되어 있는 제2 칩(40)의 일측을 가리킨다.
일부 실시예에서, 탑 칩(10), 제1 칩(20) 및 제2 칩(40)의 도전층은 복수의 층을 포함할 수 있고, 예를 들어, 도5에 도시된 바와 같이, 탑 칩(10)의 탑코어 도전층(13)은 전기적으로 연결된 탑코어 탑층 도전층(131) 및 탑코어 하층 도전층(132)을 포함하고, 탑코어 도전층(13)은 탑코어 기판(11)과 탑코어 본딩 패드(15)사이에 설치되고, 탑코어 하층 도전층(132)은 탑코어 도전층(13)에서 탑코어 기판(11)와 가장 가깝게 설치된 도전층을 가리키며, 탑코어 하층 도전층(132)은 탑 칩(10)의 탑코어 소자 및 패드 인출점(5)과 전기적으로 연결되고, 탑코어 탑층 도전층(131)은 탑코어 도전층(13)에서 탑코어 본딩 패드(15)와 가장 가깝게 설치되는 도전층을 가리키며, 탑코어 탑층 도전층(131)은 탑코어 본딩 패드(15)와 전기적으로 연결된다.
제1 칩(20)의 제1 도전층(23)은 전기적으로 연결되는 제1 탑층 도전층(231) 및 제1 하층 도전층(232)을 포함할 수 있고, 제1 도전층(23)은 제1 기판(21)과 제1 본딩 패드(25) 사이에 설치되고, 제1 하층 도전층(232)은 제1 도전층(23)에서 제1 기판(21)과 가장 가깝게 설치되는 도전층을 가리키며, 제1하층 도전층(232)은 제1 칩(20)의 제1 소자(26) 및 제1 상호 연결층 본딩 패드(31)와 전기적으로 연결되고, 제1 탑층 도전층(231)은 제1 도전층(23)에서 제1 본딩 패드(25)와 제일 가깝게 설치되는 도전층을 가리키며, 제1 탑층 도전층(231)은 제1 본딩 패드(25)와 전기적으로 연결된다.
제2 칩(40)의 제2 도전층(43)은 전기적으로 연결된 제2 탑층 도전층(431) 및 제2 하층 도전층(432)을 포함할 수 있고, 제2 도전층(43)은 제2 기판(41)과 제2 본딩 패드(45)사이에 설치되고, 제2 하층 도전층(432)은 제2 도전층(43)에서 제2 기판(41)과 가장 가깝게 설치되는 도전층을 가리키며, 제2하층 도전층(432)은 제2 칩(40)의 제2 소자(46)와 전기적으로 연결되고, 제2탑층 도전층(431)은 제2도전층(43)에서 제2 본딩 패드(45)와 가장 가깝게 설치되는 도전층을 가리키며, 제2 탑층 도전층(431)은 제2 본딩 패드(45)와 전기적으로 연결된다.
일부 실시예에서, 도 6에 도시된 바와 같이, 반도체 소자는 더 많은 수의 칩을 포함하고 있으며, 칩의 수는 실제 필요에 따라 설정할 수 있으며, 여기서 구체적으로 제한하지 않는다. 예를 들어, 반도체 소자는 상기 제2 칩 배면에 위치하는 제2 상호 연결층 및 상기 제2 칩과 반대되는 제2 상호 연결층에 위치하는 제3 칩을 포함한다.
제2 상호 연결층(6)은 제2 상호 연결층 본딩 패드(61)를 포함하고, 제2 상호 연결층 본딩 패드(61)는 제2 도전층(43)과 전기적으로 연결되고, 제2 상호 연결층 본딩 패드(61)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 구리인 것이 바람직하다. 제2 상호 연결층(6)의 구조는 제1 상호 연결층(3)의 구조와 동일하고, 여기서 더 이상 상세하게 서술하지 않는다.
제3 칩(70)은 제3 기판(71) 및 제3 기판(71)의 정면에 위치하는 제3 소자(76)를 포함하고, 제3 소자(76)는 제3 칩(70)이 서로 다른 기능의 칩을 구성하도록 MOS 소자, 센서, 메모리 또는 기타 수동 소자 등을 포함할 수 있고, 예를 들어, 제3 칩(70)은 메모리 칩일 수 있다. 설명이 필요한 것은, 제3 칩(70)과 탑 칩(10)은 서로 다른 기능의 칩이다. 제3 칩(70)은 제1 칩(20) 및 제2 칩(40)과 동일한 기능의 칩일 수 있다.
제3 소자(76)상에는 제3 유전체층(72)이 커버되어 있고, 제3 유전체층(72)에는 제3도전층(73)이 형성되어 있으며, 제3도전층(73)은 제3 소자(76)와 전기적으로 연결되고, 제3 도전층(73)의 재료는 예를 들어, 알루미늄, 구리, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 알루미늄인 것이 바람직하다. 제3 유전체층(72)상에는 제3 본딩층(74)이 형성되어 있고, 제3유전체층(72)과 제3 본딩층(74)에는 제3 도전층과 전기적으로 연결되는 제3 본딩 패드(75)가 형성되어 있고, 즉, 제3 본딩 패드(75)는 제3 도전층(73)의 인출 구조이고, 제3 본딩 패드(75)의 재료는 예를 들어, 구리, 알루미늄, 텅스텐 등의 금속 재료일 수 있고, 본 실시예는 구리인 것이 바람직하다. 제3 칩(70)의 구조는 제1 칩(20), 제2 칩(40)의 구조와 유사하고, 여기서 더 이상 상세하게 서술하지 않는다.
제3 본딩 패드(7)과 제2 상호 연결 본딩 패드(61)는 전기적으로 연결되어, 제3 도전층(73)이 제3 본딩 패드(75) 및 제1 상호 연결층 본딩 패드(61)를 통해 제2 도전층(43)과 전기적으로 연결되도록 하고, 이는 제3 칩(70)과 제2 칩(40)을 본딩시키고 제3 칩(70)의 정면과 제2 칩(40)의 정면이 향하는 방향이 동일하도록 한다. 예를 들어, 제2 칩(40)의 정면은 위를 향하고, 제3 칩(70)의 정면은 위로 향한다. 여기서, 제3 칩(70)의 정면은 제3 소자(76)가 형성된 제3 칩(70)의 일측을 가리킨다.
본 발명 실시예에서 제공하는 반도체 소자는 탑 칩(1)의 배면에 패드 인출점(5)을 설치하며, 탑 칩(10)의 정면이 아래로 향하고, 탑 칩(10)하부의 제1 칩(20)과 제2 칩(40)의 정면이 위를 향하도록 할 수 있고, 제1 칩(1)과 제2 칩(4)의 회로 설계 및 공정 프로세스를 통합하여, 공정을 간소화하며, 제1 칩(10)과 제2 칩(40)의 본딩 순서는 마음대로 바꿀 수 있고, 예를 들어: 먼저 제2 칩(40)을 본딩한 다음 제1 칩(10)을 본딩하여 다양한 구조 요구 사항을 충족하고, 구조의 영활성을 향상시킬 수 있다.
요컨대, 본 발명은 이상과 같은 바람직한 실시예로 개시되었지만, 상기 바람직한 실시예는 본 발명을 제한하는 것이 아니며, 본 분야 통상의 기술자는 본 발명의 사상과 범위를 벗어나지 않고 다양한 변경 및 보정을 할 수 있으므로, 본 발명의 보호 범위는 청구범위에 정의된 범위를 기준으로 한다.

Claims (16)

  1. 반도체 소자의 제조 방법으로서,
    탑 웨이퍼를 제공하고, 상기 탑 웨이퍼는 탑코어 기판 및 상기 탑코어 기판의 정면에 위치하는 탑코어 본딩 패드를 포함하고;
    제1 웨이퍼를 제공하고, 상기 제1 웨이퍼는 제1 기판과 상기 제1 기판의 정면에 위치하는 제1 소자 및 제1 본딩 패드를 포함하고;
    상기 탑 웨이퍼와 상기 제1 웨이퍼를 서로 정면으로 본딩하며, 상기 탑코어 본딩 패드와 상기 제1 본딩 패드를 전기적으로 연결하여，상기 탑 웨이퍼의 정면이 위를 향하고, 상기 제1 웨이퍼의 정면이 아래를 향하도록 하고;
    상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층을 형성하고;
    제2 웨이퍼를 제공하고, 상기 제2 웨이퍼는 제2 기판과 상기 제2 기판의 정면에 위치하는 제2 소자 및 제2 본딩 패드를 포함하고;
    상기 제2 웨이퍼의 정면과 상기 제1 상호 연결층을 본딩하며, 상기 제1 상호 연결층 본딩 패드와 상기 제2 본딩 패드를 전기적으로 연결하여，상기 제2 웨이퍼가 상기 제1 웨이퍼상에 결합되며 본딩 구조를 형성하고, 상기 제2 웨이퍼의 정면이 아래를 향하도록 하고;
    상기 본딩 구조를 반전시켜, 상기 탑코어 기판의 배면이 맨 위에 위치하게 하고, 상기 제1 웨이퍼의 정면이 위를 향하고, 상기 제2 웨이퍼의 정면이 위를 향하며, 상기 탑코어 기판에 패드 인출점을 형성하도록 하는 것을 포함하는, 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층을 형성하는 단계는
    상기 제1 기판의 배면을 박형화 처리하고;
    상기 제1 기판의 배면에 제1 상호 연결층 본딩 패드가 형성되어 있는 제1 상호 연결층을 형성하는 것을 포함하는, 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 탑코어 기판에 패드 인출점을 형성하는 단계는
    상기 탑코어 기판의 배면을 박형화 처리하고;
    상기 탑코어 기판을 관통하는 개구를 형성하고;
    상기 탑코어 기판의 배면, 상기 개구의 측벽 및 하부에 보호층을 형성하고;
    상기 개구 하부의 보호층 상에 패드 인출점을 형성하는 것을 포함하는, 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 웨이퍼의 정면과 상기 제1 상호 연결층이 본딩되는 단계 이후, 상기 본딩 구조가 반전되는 단계 이전에는
    상기 제2 기판의 배면에 제2 상호 연결층 본딩 패드를 포함하는 제2 상호 연결층을 형성하고;
    제3 웨이퍼를 제공하고, 상기 제3 웨이퍼는 제3 기판과 상기 제3 기판의 정면에 위치하는 제3 소자 및 제3 본딩 패드를 포함하고;
    상기 제3 웨이퍼의 정면과 상기 제2 상호 연결층을 본딩하며, 상기 제2 상호 연결층 본딩 패드와 상기 제3 본딩 패드를 전기적으로 연결하여, 상기 제3 웨이퍼가 상기 제2 웨이퍼상에 결합되고, 상기 제3 웨이퍼의 정면이 아래를 향하도록 하는 것을 더 포함하는, 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 탑 웨이퍼는 상기 탑코어 기판과 상기 탑코어 본딩 패드 사이에 위치하는 탑코어 도전층을 더 포함하고, 상기 탑코어 도전층은 각각 상기 탑코어 본딩 패드 및 상기 패드 인출점과 전기적으로 연결되고;
    상기 제1 웨이퍼는 상기 제1 소자와 상기 제1 본딩 패드 사이에 위치하는 제1 도전층을 더 포함하며, 상기 제1 도전층은 각각 상기 제1 소자, 상기 제1 본딩 패드 및 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되고;
    상기 제2 웨이퍼는 상기 제2 소자와 상기 제2 본딩 패드 사이에 위치하는 제2 도전층을 더 포함하며, 상기 제2 도전층은 각각 상기 제2 소자 및 상기 제2 본딩 패드와 전기적으로 연결되는, 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 탑코어 도전층은 전기적으로 연결되는 탑코어 탑층 도전층 및 탑코어 하층 도전층을 포함하고, 상기 탑코어 탑층 도전층은 상기 탑코어 본딩 패드와 전기적으로 연결되고, 상기 탑코어 하층 도전층은 상기 패드 인출점과 전기적으로 연결되고;
    상기 제1 도전층은 전기적으로 연결되는 제1 탑층 도전층 및 제1 하층 도전층을 포함하고, 상기 제1 탑층 도전층은 상기 제1 본딩 패드와 전기적으로 연결되고, 상기 제1 하층 도전층은 상기 제1 소자, 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되고;
    상기 제2 도전층은 전기적으로 연결되는 제2 탑층 도전층 및 제2 하층 도전층을 포함하고, 상기 제2 탑층 도전층은 상기 제2 본딩 패드와 전기적으로 연결되고, 상기 제2 하층 도전층은 상기 제2 소자와 전기적으로 연결되는, 반도체 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 탑코어 도전층, 상기 제1 상호 연결층 본딩 패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드의 재료는 구리이고, 상기 제1 도전층, 상기 제2 도전층 및 상기 패드 인출점의 재료는 알루미늄인, 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 탑 웨이퍼는 논리 웨이퍼이고, 상기 제1 웨이퍼와 상기 제2 웨이퍼는 메모리 웨이퍼인, 반도체 소자의 제조 방법.
  9. 반도체 소자로서,
    제1 기판과 상기 제1 기판의 정면에 위치하는 제1 소자 및 제1 본딩 패드를 포함하는 제1 칩;
    상기 제1 칩의 정면에 위치하는 탑 칩, 상기 탑 칩은 탑코어 기판 및 상기 탑코어 기판과 상기 제1 칩 사이에 위치하는 탑코어 본딩 패드를 포함하고, 상기 탑코어 본딩 패드는 상기 제1 본딩 패드와 전기적으로 연결되어, 상기 탑 칩과 상기 제1 칩이 서로 정면으로 본딩되도록 하고;
    상기 탑 칩의 배면에 위치하는 패드 인출점;
    상기 제1 칩의 배면에 위치하는 제1 상호 연결층 본딩 패드를 포함하는 제1 상호 연결층; 및
    상기 제1 칩과 반대되는 상기 제1 상호 연결층의 일측에 위치하는 제2 칩을 포함하며, 상기 제2 칩은 제2 기판 및 상기 제2 기판의 정면에 위치하는 제2 소자 및 제2 본딩 패드를 포함하고, 상기 제2 본딩 패드는 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되어, 상기 제2 칩의 정면과 상기 제1 상호 연결층이 서로 본딩되도록 하는, 반도체 소자.
  10. 제9항에 있어서,
    상기 반도체 소자는
    상기 제2 칩의 배면에 위치하며, 제2 상호 연결층 본딩 패드를 포함하는 제2 상호 연결층; 및
    상기 제2 칩과 반대되는 상기 제2 상호 연결층에 위치하는 제3 칩을 더 포함하고, 상기 제3 칩은 상기 제3 기판 및 상기 제3 기판의 정면에 위치하는 제3 소자 및 제3 본딩 패드를 포함하고, 상기 제3 본딩 패드와 상기 제2 상호 연결층 본딩 패드는 전기적으로 연결되어 상기 제3 칩의 정면과 상기 제2 상호 연결층이 본딩되도록 하는, 반도체 소자.
  11. 제9항에 있어서,
    상기 탑 웨이퍼는 상기 탑코어 기판과 상기 탑코어 본딩 패드 사이에 위치하는 탑코어 도전층을 더 포함하고, 상기 탑코어 도전층은 각각 상기 탑코어 본딩 패드 및 상기 패드 인출점과 전기적으로 연결되고;
    상기 제1 칩은 상기 제1 소자와 상기 제1 본딩 패드 사이에 위치하는 제1 도전층을 더 포함하며, 상기 제1 도전층은 각각 상기 제1 소자, 상기 제1 본딩 패드 및 상기 제1 상호층 연결 본딩 패드와 전기적으로 연결되고;
    상기 제2 칩은 상기 제2 소자와 상기 제2 본딩 패드 사이에 위치하는 제2 도전층을 더 포함하며, 상기 제2 도전층은 각각 상기 제2 소자 및 상기 제2 본딩 패드와 전기적으로 연결되는, 반도체 소자.
  12. 제11항에 있어서,
    상기 탑코어 도전층은 전기적으로 연결되는 탑코어 탑층 도전층 및 탑코어 하층 도전층을 포함하고, 상기 탑코어 탑층 도전층은 상기 탑코어 본딩 패드와 전기적으로 연결되고, 상기 탑코어 하층 도전층은 상기 패드 인출점과 전기적으로 연결되고;
    상기 제1 도전층은 전기적으로 연결되는 제1 탑층 도전층 및 제1 하층 도전층을 포함하고, 상기 제1 탑층 도전층은 상기 제1 본딩 패드와 전기적으로 연결되고, 상기 제1 하층 도전층은 상기 제1 소자 및 상기 제1 상호 연결층 본딩 패드와 전기적으로 연결되고;
    상기 제2 도전층은 전기적으로 연결되는 제2 탑층 도전층 및 제2 하층 도전층을 포함하고, 상기 제2 탑층 도전층은 상기 제2 본딩 패드와 전기적으로 연결되고, 상기 제2 하층 도전층은 상기 제2 소자와 전기적으로 연결되는, 반도체 소자.
  13. 제9항에 있어서,
    상기 탑코어 도전층, 상기 제1 상호 연결층 본딩 패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드의 재료는 구리이고, 상기 제1 도전층, 상기 제2 도전층 및 상기 패드 인출점의 재료는 알루미늄인, 반도체 소자.
  14. 제9항에 있어서,
    상기 탑 칩은 논리 칩이고, 상기 제1 칩과 상기 제2 칩은 메모리 칩인, 반도체 소자.
  15. 제9항에 있어서,
    상기 제1 칩의 정면과 상기 제2 칩의 정면이 향하는 방향은 동일하고, 상기 탑 칩의 정면과 상기 제1 칩의 정면이 향하는 방향은 반대인, 반도체 소자.
  16. 제9항에 있어서,
    상기 반도체 소자는 상기 탑코어 기판을 관통하는 개구 및 상기 탑코어 기판의 배면, 상기 개구의 측벽 및 하부에 위치하는 보호층을 더 포함하고;
    상기 패드 인출점은 상기 개구 하부의 보호층상에 위치하는, 반도체 소자.
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