CN117878093A - 半导体封装体、半导体接合结构及其形成方法 - Google Patents

半导体封装体、半导体接合结构及其形成方法 Download PDF

Info

Publication number
CN117878093A
CN117878093A CN202211351963.7A CN202211351963A CN117878093A CN 117878093 A CN117878093 A CN 117878093A CN 202211351963 A CN202211351963 A CN 202211351963A CN 117878093 A CN117878093 A CN 117878093A
Authority
CN
China
Prior art keywords
semiconductor
layer
forming
chip
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211351963.7A
Other languages
English (en)
Inventor
何凯光
林裕杰
徐一峯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW111138340A external-priority patent/TW202416482A/zh
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Publication of CN117878093A publication Critical patent/CN117878093A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种半导体封装体、半导体接合结构及其形成方法。半导体封装体包括第一芯片、第二芯片、以及导电结构，导电结构设置在第二芯片的一侧并位于第一内连线结构的第二上表面上，以电连接第一内连线结构。而半导体接合结构则包括第一基底、多个第一内连线结构、多个芯片、以及多个导电结构，其中，导电结构分别设置在各芯片的一侧并位于各第一内连线结构的第二上表面上，以分别电连接各第一内连线结构。

Description

半导体封装体、半导体接合结构及其形成方法
技术领域
本发明涉及半导体技术领域，特别是涉及半导体接合时的半导体封装体、半导体接合结构及其形成方法。
背景技术
在先进的半导体工业中，通过逐渐缩小元件尺寸，可将各种电子元件的机体密度不断提高，使得更多的电子元件可同时被整合设置在特定区域内，并占用相对较小的封装体积。
三维集成电路(three dimensional integrated circuit,3DIC)是指利用晶片级接合(wafer level bonding)以及穿硅通孔(through silicon via,TSV)技术将传统二维芯片转变成三维的立体堆叠芯片。由于三维集成电路能有效地利用空间并缩短电路传输的距离，提供极低电阻连接，因此已逐渐成为功率转换器、低噪声放大器、射频(RF)或毫米波(MMW)等元件的主流技术。此外，三维集成电路也可通过将芯片放置在晶片级的芯片上、通过混合接合制作工艺在芯片之间形成接合界面来实现。其中，混合接合制作工艺(也称为“金属/电介质混合接合”)是一种直接在内连线结构表面形成接合的技术，其不使用焊料(solder bond)或粘合剂，使得金属对金属的接合与介电材质对介电材质的接合可同时进行。如此，该混合接合制作工艺可克服微凸块(micro bump)技术的制作工艺极限。
然而，目前的三维集成电路仍存在许多待改善的问题，仍待进一步改良。
发明内容
本发明目的在于提供一种半导体封装体、半导体接合结构及其形成方法，其是采用铜铜对接的芯片至晶片的接合方式形成半导体封装体，并将该芯片与导电结构分别结合到该晶片的内连线结构的两个上表面上。如此，不仅可取代穿硅通孔结构，省去穿硅通孔的制作工艺复杂性、节省成本并同时改善穿硅通孔可能衍生的结构瑕疵。由此，本发明可在制作工艺简化的前提下形成更具结构可靠性的半导体封装体，并在该半导体封装体中将该导电结构设置在高于该芯片的位置，以利于在后续制作工艺中设置输入/输出端。
本发明一实施例提供了一种半导体封装体，包括一第一芯片、一第二芯片、以及一导电结构。该第一芯片包括一第一基底以及设置在该第一基底上的一第一内连线结构，其中，该第一内连线结构的一上表面包括一第一上表面与一第二上表面。该第二芯片堆叠在该第一芯片上，并包括一第二基底以及设置在该第二基底上的一第二内连线结构，其中，该第二内连线结构直接接触并电连接该第一内连线结构的该第一上表面，该导电结构设置在该第二芯片的一侧并位于该第一内连线结构的该第二上表面上，以电连接该第一内连线结构。
本发明另一实施例提供了一种半导体接合结构，包括一第一基底、多个第一内连线结构、多个芯片、以及多个导电结构。该些第一内连线结构设置在该第一基底上，其中，各该第一内连线结构的一上表面包括一第一上表面与一第二上表面。该些芯片设置在该第一内连线结构上并电连接该第一内连线结构。各该芯片包括一第二基底以及设置在该第二基底上的一第二内连线结构，其中，该第二内连线结构直接接触并电连接各该第一内连线结构的该第一上表面。该些导电结构分别设置在各该芯片的一侧并位于各该第一内连线结构的该第二上表面上，以分别电连接该些第一内连线结构。
本发明一实施例提供了一种半导体接合结构的形成方法，包括以下步骤。首先，形成一第一半导体结构，该第一半导体结构包括一第一基底与设置在该第一基底上的一第一内连线结构，该第一内连线结构的一上表面包括一第一上表面与一第二上表面。并且，形成一第二半导体结构，该第二半导体结构包括至少一芯片。接着，将该第二半导体结构接合至该第一半导体结构的该第一内连线结构的该第一上表面上。并且，在该第二半导体结构的一侧形成至少一导电结构，该导电结构位于该第一内连线结构的该第二上表面上，以电连接该第一内连线结构。
附图说明
图1至图6为本发明第一实施例中半导体接合结构以及半导体封装体的形成方法的示意图，其中：
图1为半导体接合结构在形成内连线结构后的剖面示意图；
图2为半导体接合结构在形成并接合芯片后的剖面示意图；
图3为半导体接合结构在形成覆盖层后的剖面示意图；
图4为半导体接合结构在形成封装层与开口后的剖面示意图；
图5为半导体接合结构在形成导电结构后的剖面示意图；以及
图6为半导体接合结构在形成半导体封装体后的剖面示意图；
图7至图8为本发明第二实施例中半导体接合结构以及半导体封装体的形成方法的示意图，其中：
图7为半导体接合结构在形成导电结构后的剖面示意图；以及
图8为半导体接合结构在形成半导体封装体后的剖面示意图；
图9至图11为本发明第三实施例中半导体接合结构以及半导体封装体的形成方法的示意图，其中：
图9为半导体接合结构在形成保护层后的剖面示意图；
图10为半导体接合结构在形成导电结构后的剖面示意图；以及
图11为半导体接合结构在形成半导体封装体后的剖面示意图；
图12为本发明第四实施例中半导体接合结构的形成方法的示意图。
符号说明
100、200：初始基底
100a、200a：基底
102、104：表面
202a：表面
106、206：内连线结构
106a、106b：上表面
108、109：接合垫
110：覆盖层
110a：部分的覆盖层
112：封装层
114、144：开口
116：焊接柱
118、128、138、208：切割道
120、130、140、210：芯片
122：重布线层
124：凹槽
126、136：焊接球
132：保护材料层
134：保护层
134a：部分的保护层
300、302、304：半导体封装体
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。并且，在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
请参考图1至图6所示，所绘示者为本发明第一实施例中半导体接合结构以及半导体封装体的形成方法的示意图。首先，如图1所示，提供一半导体结构，例如是一晶片级(wafer level)的半导体结构，细部包括一初始基底100与至少一内连线结构106，初始基底100例如是硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、含硅基底(SiC或SiGe)、三五族半导体基底或包含其他适合材料的基底等，并具有相对设置的两表面102、104。
在本实施例中，是形成多个内连线结构106，彼此相互邻接地设置在初始基底100的表面104上，并分别为在初始基底100上的多个芯片区(die region,未绘示)内，其中，各该芯片区可包括不同种类的芯片或预计提供不同的功能，例如可分别作为显示面板驱动芯片(display driver integrated circuit,DDIC)、射频(Rf)、动态随机存储器(dynamicrandom access memory,DRAM)、静态随机存储器(static random access memory,SRAM)或驱动芯片等，但不以此为限。内连线结构106例如包括多层依序堆叠的介电层(未绘示)以及设置在各该介电层内的多个导电层(未绘示)，其中，该介电层例如包括氧化硅、氮化硅、氮氧化硅或碳氮化硅等介电材质，该导电层则例如包括铜(Cu)、铝(Al)、钨(W)、或钛(Ti)等低阻质金属材质，较佳是包括铜，但不以此为限。
需注意的是，各内连线结构106还包括至少一接合垫(bonding pad)108、109，是埋设在内连线结构106内，使得接合垫108与接合垫109的表面可分别自内连线结构106的一上表面106a、106b暴露出来，其中，上表面106a与上表面106b可选择彼此共平面、同时位于内连线结构106的一顶面上，但不以此为限。在另一实施例中，也可在实际装置需求下，使得接合垫108与接合垫109的表面分别自彼此不共平面的两上表面(未绘示)分别暴露出来。此外，本实施例中，虽是以在接合垫109的两相对侧分别设置一个接合垫108作为实施态样进行后续说明，但本领域者应可同样轻易理解接合垫108及/或接合垫109的具体设置数量或位置都不以图1所绘示者为限，并可依据实际装置的需求进一步调整。
接着，提供另一半导体结构，例如同样是一晶片级的半导体结构。该另一半导体结构例如包括一初始基底200(例如是硅基底、外延硅基底、含硅基底、三五族半导体基底等)其具有相对设置的两表面202、204，以及至少一内连线结构206。在本实施例中，同样是形成多个内连线结构206，彼此相互邻接地设置在初始基底200的表面204上、分别位于初始基底200上的多个芯片区(未绘示)内，并且，各内连线结构206内同样包括多层依序堆叠的介电层(未绘示)以及设置在各该介电层内的多个导电层(未绘示)。其中，该介电层与该导电层的材质选择大体上与内连线结构106相同，于此不再赘述。此外，本领域者应可轻易理解，内连线结构106及/或内连线结构206的具体设置数量不以图1所绘示者为限，并可依据实际装置内所需设置的芯片区的数量进一步调整。
在本实施例中，该另一半导体结构还包括形成在各该芯片区交界处的多条切割道208，如此，在后续进行晶片切割(die saw)制作工艺时，可由切割道208将该另一半导体结构的初始基底200与多个内连线结构206切割成多个如图2所示的芯片(die)210，各芯片210细部包括切割后的基底200a与位于基底200a的表面204上的内连线结构206。
如图2所示，将该半导体结构与芯片210置于可进行粘晶(die bond)制作工艺的一机台(未绘示)，以将芯片210接合至该半导体结构上。在本实施例中，是采用将芯片210的内连线结构206贴合并对位于该半导体结构的内连线结构106的上表面106b的方式进行粘晶，并暴露出两侧的上表面106a(即接合垫108的表面)。在此设置下，内连线结构206内的至少一该导电层可直接接触内连线结构106内的接合垫109，使得芯片210可与该半导体结构电连接。此外，在本实施例中，可选择性地在进行该晶片切割制作工艺之前先进行晶片减薄(wafer thinning)制作工艺，例如是从初始基底200的表面202进行化学机械研磨(chemical mechanical polishing,CMP)制作工艺或者是蚀刻制作工艺，以整体性地减少初始基底200的整体厚度，形成表面202a。本领域者应可轻易理解，该晶片减薄制作工艺所减少的基底厚度可依照实际制作工艺需求调整，以避免在后续形成封装层(moldinglayer)后，过度增加整体厚度而衍生结构缺陷。再者，通过减少基底厚度也可增加散热效能。
如图3所示，在内连线结构106的上表面106a上形成一覆盖层110，覆盖接合垫108的表面。细部来说，例如是进行沉积制作工艺(如氧化还原沉积制作工艺)或是电镀制作工艺(如无电电镀或是化学电镀等)，将覆盖层110形成在芯片210两侧的接合垫108上，以避免接合垫108发生金属氧化。在本实施例中，覆盖层110例如包括具保护能力的导电材质，例如是不易氧化的金属材质，如锡(Sn)、金(Au)、钯(Pd)、镍(Ni)及银(Ag)等，较佳为锡球(solder bond)，但不以此为限。在另一实施例中，该覆盖层也可选择包括具保护能力的非导电材质。
如图4所示，在该半导体结构与芯片210上形成一封装层(molding layer)112，用以覆盖芯片210与第一内连线结构106，以整体呈现类似晶片级的一半导体结构。细部来说，封装层112包括多个开口114，各开口114的设置是对应下方的各接合垫108，进而自各开口114暴露出各接合垫108上方的覆盖层110。在一实施例中，开口114的制作例如是通过光刻及蚀刻制作工艺、干蚀刻制作工艺或是激光烧孔制作工艺等，较佳是通过该激光烧孔制作工艺并以覆盖层110作为停止层(stop layer)，以节省制作成本，但不以此为限。
如图5所示，在该半导体结构上形成至少一导电结构，在本实施例中，该导电结构例如包括至少填满图4所示开口114的至少一焊接柱(solder pillar)116，其中，焊接柱116例如包括锡、金、钯等材质，但不以此为限。在一优选实施例中，焊接柱116可包括相同于覆盖层110的材质，如两者都为锡球，如此，即可利用回焊(reflow)制作工艺形成焊接柱116，使得焊接柱116与下方的覆盖层110可形成一体成形的结构，但不以此为限。需注意的是，焊接柱116是部分设置在封装层112内、并部分突出于封装层112的顶面，使得焊接柱116的底部可直接接触、或通过覆盖层110而接触接合垫108，进而与内连线结构106电连接，而焊接柱116的顶部则突出于封装层112，以利于在后续制作工艺中设置输入/输出端(I/O)。
此后，该半导体结构可在后续进行的晶片切割制作工艺中，通过形成在各该芯片区交界处的多条切割道118而将初始基底100与多个内连线结构106切割成多个如图6所示的芯片120，各芯片120例如包括切割后的基底100a与位于基底100a的表面104上的内连线结构106，同时形成多个如图6所示的半导体封装体(package)300。由此，即完成本发明第一实施例中半导体接合结构以及半导体封装体的形成方法。其中，半导体封装体300可继续进行后续的封装制作工艺，通过半导体封装体300上设置的焊接柱116对应封装至一电路板(circuit board,未绘示)或其他次级的封装基底，制作出所需的集成电路；或者，半导体封装体300也可直接作为晶片级封装的晶体尺寸封装(chip scale package,CSP)，以利于轻薄短小的封装应用。
如图6所示，通过本实施例的形成方法所制得的半导体封装体300包括芯片120、堆叠在芯片120上的芯片210、以及该导电结构(如焊接柱116)，其中，芯片210是通过其上设置的内连线结构206直接接触内连线结构106的上表面106b而与芯片120电连接，而可省略穿硅通孔的额外设置。需特别说明的是，芯片120的内连线结构106的上表面106a上另设置焊接柱116作为该导电结构，焊接柱116设置在芯片210的一侧并电连接内连线结构106内所埋设的接合垫108。并且，焊接柱116的一部分突出于封装层112的顶面、并高于芯片210的表面202a，如此，有利于在后续制作工艺中将该输入/输出端设置在半导体封装体300的四周。
本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体封装体及/或半导体接合结构的形成方法也可能有其它态样，而不限于前述实施例所述。下文将进一步针对本发明半导体封装体及/或半导体接合结构的形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图7至图8所示，其绘示本发明第二实施例中半导体接合结构以及半导体封装体的形成方法的示意图。本实施例的形成方法大体上与前述实施例的形成方法相同，如图1至图4所示，相同之处于此不再赘述。本实施例与前述实施例主要差异在于，本实施例的导电结构包括至少一重布线层(redistribution layer,RDL)122以及至少一个焊接球126。
细部来说，如图7所示，在封装层112上形成重布线层122，重布线层122的制作包括但不限于以下步骤。首先，使用电镀制作工艺形成一重布线材料层(未绘示)，共型地覆盖封装层112及如图4所示的各开口114的表面，并位于上表面106a上，接着，通过图案化制作工艺，部分移除该重布线材料层，形成多个凹槽124以暴露出下方的封装层112，同时形成重布线层122。如此，重布线层122可电连接内连线结构106内的接合垫108并将其信号导出到各芯片210的表面202a之上，以作为接合垫108与其他信号电连接的路径。然后，在各重布线层122上对应形成焊接球126，使得各焊接球126可位于各芯片210的表面202a之上。需特别说明的是，虽然在本实施例中仅绘出将焊接球126依序地排列在各芯片210上，但本领域者应可轻易理解，焊接球126与重布线层122的具体设置位置、数量都可依照实际装置中输入/输出端的设置需求相应地调整。举例来说，在一实施例中，若由一俯视图(未绘示)来看，焊接球126的设置位置例如可排列成一阵列排列(array arrangement,未绘示)或矩阵排列(matrix arrangement,未绘示)，以利于设置数量相对较多的输入/输出端，但不以此为限。
此后，该半导体结构可在后续进行的晶片切割制作工艺中，通过形成在各该芯片区交界处的多条切割道128而将初始基底100与多个内连线结构106切割成多个如图8所示的芯片130，各芯片130例如包括切割后的基底100a与位于基底100a的表面104上的内连线结构106，同时形成多个如图8所示的半导体封装体302。由此，即完成本发明第二实施例中半导体接合结构以及半导体封装体的形成方法，其中，半导体封装体302同样可继续对应封装至一电路板或其他次级的封装基底，制作出所需的集成电路，或是直接作为晶片级封装的晶体尺寸封装。
如图8所示，通过本实施例的形成方法所制得的半导体封装体302包括芯片130、堆叠在芯片130上的芯片210、以及该导电结构(包括重布线层122以及焊接球126)，其中，芯片130与芯片210的连接方式大体上与前述第一实施例中的半导体封装体300相同，于此不再赘述。需特别说明的是，芯片130的内连线结构106的上表面106a上另设置重布线层122以及焊接球126作为该导电结构，重布线层122直接覆盖如图4所示的各开口114的表面，以直接接触各开口114底部的覆盖层110并进一步延伸至封装层112的顶面，如此，即可将焊接球126设置在芯片210的表面202a之上、并高于封装层112的顶面，以大幅地增加该输入/输出端的设置位置。
请参照图9至图11所示，其绘示本发明第三实施例中半导体接合结构以及半导体封装体的形成方法的示意图。本实施例的形成方法大体上与前述第二实施例的形成方法相同，相同之处于此不再赘述。本实施例与前述实施例主要差异在于，本实施例在重布线层122上额外设置一保护层134，以保护重布线层122。
细部来说，如图9所示，形成一保护材料层132，共型地覆盖在重布线层122与封装层112上，并部分填入如图4所示的开口114内。其中，保护材料层132例如包括聚酰亚胺(PI)、聚乙烯(PVO)、或其他适合作为钝化层(passivation layer)的材质等，但不以此为限。
如图10所示，进行图案化制作工艺，部分移除保护材料层132并暴露出下方的重布线层122，以形成保护层134，之后，再在所暴露出的各重布线层122上形成焊接球136。如此，各焊接球136同样可位于各芯片210的表面202a之上，并且，各焊接球136与下方的各重布线层122之间可进一步夹设一部分的保护层134a。此后，该半导体结构可在后续进行的晶片切割制作工艺中，通过形成在各该芯片区交界处的多条切割道138而将初始基底100与多个内连线结构106切割成多个如图11所示的芯片140，各芯片140例如包括切割后的基底100a与位于基底100a一侧的表面104上的内连线结构106，同时形成多个如图11所示的半导体封装体304。
由此，即完成本发明第三实施例中半导体接合结构以及半导体封装体的形成方法，其中，半导体封装体304同样可继续进行后续的封装制作工艺，并通过焊接球136对应地封装至一电路板或其他次级的封装基底，制作出所需的集成电路，或是直接作为晶片级封装的晶体尺寸封装。
如图11所示，通过本实施例的形成方法所制得的半导体封装体304包括芯片140、堆叠在芯片140上的芯片210、以及该导电结构(包括重布线层122以及焊接球136)，其中，芯片140与芯片210的连接方式大体上与前述实施例中的半导体封装体300、302相同，于此不再赘述。需特别说明的是，重布线层122与焊接球136之间额外设置了保护层134，以保护下方的重布线层122。
请参照图12所示，其绘示本发明第四实施例中半导体接合结构以及半导体封装体的形成方法的示意图。本实施例的形成方法大体上与前述实施例的形成方法相同，相同之处于此不再赘述。本实施例与前述实施例主要差异在于，本实施例的覆盖层110包括具保护能力的非导电材质，如介电材质等。
如此，在通过该光刻蚀刻制作工艺、该干蚀刻制作工艺或是该激光烧孔制作工艺形成开口144时，需进一步贯穿覆盖层110，暴露出下方的接合垫108。在一实施例中，覆盖层110可选择被完全移除，或是部分移除至暴露出接合垫108为止，而可在开口底部残留部分的覆盖层110a，如图12所示。由此，后续形成的导电结构，例如是前述第一实施例中的焊接柱116或是前述第二实施例中的重布线层122等，可直接接触下方的接合垫108而与内连线结构106电连接。在此设置下，本实施例的形成方法所制得的半导体封装体(未绘示)同样可将该导电结构设置在内连线结构106的上表面106a上，使该导电结构位于芯片210一侧且部分突出于封装层112的顶面，以利于后续输入/输出端的设置。
整体来说，本发明的形成方法是采用铜铜对接的芯片至晶片的接合方式形成封装体，由此，可省去一般形成穿硅通孔的制作工艺复杂性与成本，避免该穿硅通孔对基底造成的应力影响，同时省下该穿硅通孔的制作空间，进而可在制作工艺简化的前提下形成更具结构可靠性的半导体封装体。此外，通过本发明的形成方法所形成的半导体封装体是将一芯片设置在一晶片级半导体结构的内连线结构的一上表面上，同时在该内连线结构的另一上表面设置导电结构，该导电结构例如包括重布线层、焊接球及/或焊接柱，使得该导电结构可设置在高于该芯片上表面的位置，以利于在后续制作工艺中设置输入/输出端。如此，本发明的该封装体可直接作为晶片级封装的晶体尺寸封装，以利于轻薄短小的封装应用，或者再对应地封装至电路板或其他次级的封装基底，制作出所需的集成电路。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体封装体，包括：
第一芯片，包括：
第一基底；以及
第一内连线结构，设置在该第一基底上，其中，该第一内连线结构的顶面包括第一上表面与第二上表面；
第二芯片，堆叠在该第一芯片上，该第二芯片包括：
第二基底；以及
第二内连线结构，设置在该第二基底上，其中，该第二内连线结构直接接触并电连接该第一内连线结构的该第一上表面；以及
导电结构，设置在该第二芯片的一侧并位于该第一内连线结构的该第二上表面上，该导电结构电连接该第一内连线结构。
2.如权利要求1所述的半导体封装体，其中，该导电结构包括至少一焊接柱，该至少一焊接柱的一部分突出于该第二芯片的表面。
3.如权利要求1所述的半导体封装体，其中，该导电结构还包括：
至少一重布线层，直接设置在该第一内连线结构的该第二上表面上；以及
至少一个焊接球，设置在该至少一重布线层上，并位于该第二芯片的表面上。
4.如权利要求3所述的半导体封装体，其中，该导电结构还包括：
保护层，覆盖在该至少一重布线层上，该保护层的一部分夹设在该至少一重布线层与该至少一焊接球之间。
5.如权利要求1所述的半导体封装体，其中，该第一芯片的该第一内连线结构还包括：
接合垫，埋设在该第一内连线结构内，该接合垫电连接该导电结构。
6.如权利要求1所述的半导体封装体，还包括：
封装层，覆盖在该第二芯片与该第一内连线结构上，其中，该导电结构部分设置在该封装层内。
7.一种半导体接合结构，包括：
初始基底；
多个第一内连线结构，设置在该初始基底上，其中，各该第一内连线结构的顶面包括第一上表面与第二上表面；
多个芯片，设置在该第一内连线结构上并电连接该第一内连线结构，各该芯片包括：
基底；以及
第二内连线结构，设置在该基底上，其中，该第二内连线结构直接接触并电连接各该第一内连线结构的该第一上表面；以及
多个导电结构，分别设置在各该芯片的一侧并位于各该第一内连线结构的该第二上表面上，该些导电结构分别电连接该些第一内连线结构。
8.如权利要求7所述的半导体接合结构，其中，各该导电结构包括至少一焊接柱，该至少一焊接柱的一部分突出于各该芯片的表面。
9.如权利要求7所述的半导体接合结构，其中，各该导电结构还包括：
至少一重布线层，直接设置在各该第一内连线结构的该第二上表面上；以及
至少一个焊接球，设置在该至少一重布线层上，并位于各该芯片的表面上。
10.如权利要求9所述的半导体接合结构，其中，该导电结构还包括：
保护层，覆盖在该至少一重布线层上，该保护层的一部分夹设在该至少一重布线层与该至少一焊接球之间。
11.如权利要求7所述的半导体接合结构，还包括：
多个接合垫，分别埋设在各该第一内连线结构内并电连接该些导电结构。
12.如权利要求7所述的半导体接合结构，还包括：
封装层，覆盖在该些芯片与该些第一内连线结构上，其中，各该导电结构部分设置在该封装层内。
13.一种半导体接合结构的形成方法，包括：
形成第一半导体结构，其中，该第一半导体结构包括第一基底与设置在该第一基底上的第一内连线结构，该第一内连线结构的顶面包括第一上表面与第二上表面；
形成第二半导体结构，其中，该第二半导体结构包括至少一芯片；
将该第二半导体结构接合至该第一半导体结构的该第一内连线结构的该第一上表面上；以及
在该第二半导体结构的一侧形成至少一导电结构，并位于该第一内连线结构的该第二上表面上，以电连接该第一内连线结构。
14.如权利要求13所述的半导体接合结构的形成方法，该至少一芯片还包括：
第二基底；以及
形成在该第二基底上的第二内连线结构，其中，该第二内连线结构直接接触并电连接该第一内连线结构的该第一上表面。
15.如权利要求13所述的半导体接合结构的形成方法，形成该第二半导体结构还包括：
提供初始基底；
在该初始基底上形成多个第二内连线结构；以及
将该初始基底与该些第二内连线结构切割成多个该第二半导体结构。
16.如权利要求13所述的半导体接合结构的形成方法，还包括：
在该第一内连线结构内形成至少一接合垫，其中，该至少一接合垫自该第一内连线结构的该第二上表面暴露出；
在该至少一接合垫上形成覆盖层；
形成封装层，覆盖该第二半导体结构与该第一内连线结构；
在该封装层内形成至少一开口，以暴露出该覆盖层；以及
在该至少一开口内形成该至少一导电结构，该至少一导电结构与该覆盖层直接接触。
17.如权利要求16所述的半导体接合结构的形成方法，其中，该覆盖层包括导电材质。
18.如权利要求16所述的半导体接合结构的形成方法，其中，该至少一导电结构包括填入该至少一开口内的至少一焊接柱。
19.如权利要求16所述的半导体接合结构的形成方法，还包括：
形成至少一重布线层，覆盖在该至少一开口的表面上、并位于该第二半导体结构上；以及
在该至少一重布线层上形成至少一个焊接球，位于该第二半导体结构上。
20.如权利要求19所述的半导体接合结构的形成方法，还包括：
在该至少一重布线层上形成保护层，其中，该保护层的一部分夹设在该至少一重布线层与该至少一焊接球之间。
CN202211351963.7A 2022-10-11 2022-10-31 半导体封装体、半导体接合结构及其形成方法 Pending CN117878093A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW111138340A TW202416482A (zh) 2022-10-11 半導體封裝體、半導體接合結構及其形成方法
TW111138340 2022-10-11

Publications (1)

Publication Number Publication Date
CN117878093A true CN117878093A (zh) 2024-04-12

Family

ID=90573493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211351963.7A Pending CN117878093A (zh) 2022-10-11 2022-10-31 半导体封装体、半导体接合结构及其形成方法

Country Status (2)

Country Link
US (1) US20240120316A1 (zh)
CN (1) CN117878093A (zh)

Also Published As

Publication number Publication date
US20240120316A1 (en) 2024-04-11

Similar Documents

Publication Publication Date Title
KR101504820B1 (ko) 패키지 구조 및 그 형성 방법
EP2351077B1 (en) Through-substrate via and redistribution layer with metal paste
CN112420659A (zh) 半导体结构及其制造方法
CN110797327A (zh) 半导体装置及其制造方法
CN112530912A (zh) 封装
US20200235073A1 (en) Die stack structure and method of fabricating the same and package
US11824045B2 (en) Semiconductor package and method of manufacturing the semiconductor package
CN110610907A (zh) 半导体结构和形成半导体结构的方法
CN112530913A (zh) 封装结构及其制造方法
TW202318511A (zh) 半導體封裝結構
CN114783957A (zh) 半导体封装和其形成方法
KR20220008093A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN114765110A (zh) 封装结构及其制造方法
CN110875301A (zh) 半导体封装件
KR102531322B1 (ko) 집적 회로 패키지 및 방법
US20230275030A1 (en) Method of fabricating semiconductor structure
TW202129907A (zh) 被動元件模組
US20220336393A1 (en) Integrated circuit package and method of forming thereof
CN117878093A (zh) 半导体封装体、半导体接合结构及其形成方法
TW202416482A (zh) 半導體封裝體、半導體接合結構及其形成方法
CN219873491U (zh) 具有热增强性能的封装结构
CN220692015U (zh) 半导体装置
US20230113465A1 (en) Semiconductor package and method of manufacturing the same
US20230314702A1 (en) Integrated circuit package and method of forming same
US20240153919A1 (en) Semiconductor package

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination