CN219873491U - 具有热增强性能的封装结构 - Google Patents

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insulating
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庄立朴
潘信瑜
黄子松
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本实用新型提供一种包括芯片堆叠结构、热增强组件及第一绝缘包封体的具有热增强性能的封装结构。热增强组件堆叠在芯片堆叠结构之上并热耦合到芯片堆叠结构，其中热增强组件的第一侧向尺寸大于芯片堆叠结构的第二侧向尺寸。第一绝缘包封体侧向地包封热增强组件及芯片堆叠结构。

Description

具有热增强性能的封装结构
技术领域
本实用新型实施例是有关于一种具有热增强性能的封装结构。
背景技术
半导体器件用于各种电子应用，作为实例，例如个人计算机、手机、数字照相机及其他电子设备。半导体器件通常通过以下步骤制造；在半导体基底之上依序沉积绝缘材料层或介电材料层、导电材料层及半导电材料层，并使用光刻将各种材料层图案化以在其上形成电路组件及器件。通常将数十或数百个集成电路制造在单个半导体晶片上。通过沿切割道锯切集成电路来单体化个别的管芯。个别的管芯随后被个别封装在例如多芯片模块(multi-chip module)中或其他类型的封装中。在半导体制造中，半导体封装的散热性能受到高度关注。
实用新型内容
本实用新型实施例的一种具有热增强性能的封装结构，包括芯片堆叠结构、热增强组件以及第一绝缘包封体。所述热增强组件堆叠在所述芯片堆叠结构之上并热耦合到所述芯片堆叠结构，其中所述热增强组件的第一侧向尺寸大于所述芯片堆叠结构的第二侧向尺寸。所述第一绝缘包封体侧向地包封所述热增强组件及所述芯片堆叠结构。
本实用新型实施例的一种具有热增强性能的封装结构，包括第一封装以及第二封装。所述第一封装包括第一绝缘包封体、芯片堆叠结构、散热件以及重布线路结构。所述芯片堆叠结构嵌置在所述第一绝缘包封体中，且所述芯片堆叠结构包括被第二绝缘包封体包封的堆叠半导体管芯。所述散热件嵌置在所述第一绝缘包封体中，所述散热件堆叠在所述堆叠半导体管芯之上并热耦合到所述芯片堆叠结构的所述堆叠半导体管芯，其中所述散热件的第一侧向尺寸大于所述芯片堆叠结构的第二侧向尺寸。所述重布线路结构设置在所述第一绝缘包封体及所述散热件之上。所述第二封装设置在所述重布线路结构之上，其中所述第二封装包括电性连接到所述重布线路结构的电性连接件，且所述电性连接件中的至少一个第一电性连接件位于所述散热件上方。
本实用新型实施例的一种具有热增强性能的封装结构，包括芯片堆叠结构、热增强组件、导电穿孔以及第一绝缘包封体。所述热增强组件堆叠在所述芯片堆叠结构之上并热耦合到所述芯片堆叠结构。所述导电穿孔设置为环绕所述芯片堆叠结构及所述热增强组件。所述第一绝缘包封体侧向地包封所述热增强组件、所述芯片堆叠结构及所述导电穿孔，其中所述导电穿孔与所述热增强组件之间的第一最小横向距离小于所述导电穿孔与所述芯片堆叠结构之间的第二最小横向距离。
附图说明
结合附图阅读以下详细说明，能最好地理解本实用新型的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰，可任意增大或减小各种特征的尺寸。
图1A至图1M是示意性示出根据本实用新型的一些实施例的用于制造芯片堆叠结构的工艺流程的横截面图。
图2A至图2I是示意性示出根据本实用新型的一些实施例的用于制造叠层封装(Package-on-Package；PoP)结构的工艺流程的横截面图。
图3是示意性示出根据本实用新型的一些其他实施例的PoP结构的横截面图。
图4A至图4L是示意性示出根据本实用新型的一些其他实施例的用于制造芯片堆叠结构的工艺流程的横截面图。
图5A至图5I是示意性示出根据本实用新型的一些替代实施例的用于制造PoP结构的工艺流程的横截面图。
图6至图9是示意性示出根据本实用新型的一些实施例的各种PoP结构的横截面图。
具体实施方式
以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本实用新型。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本实用新型可在各种实例中重复使用参考编号和/或字母。此种重复是出于简化及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
也可包括其他特征及工艺。举例而言，可包括测试结构，以帮助对三维(threedimensional；3D)封装或三维集成电路(three dimensional integrated circuit；3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在基板上形成的测试接垫(test pad)，以允许对三维封装或三维集成电路进行测试、对探针及/或探针卡(probecard)进行使用等。可对中间结构以及最终结构执行验证测试。另外，可将本文中所公开的结构及方法与包括对已知良好管芯进行中间验证的测试方法结合使用，以提高良率并降低成本。
根据各种示例性实施例提供封装及其形成方法。示出了形成封装的中间阶段。讨论了实施例的变化。在各个视图及说明性的实施例中，相同的附图标记用于表示相同的元件。
图1A至图1M是示意性示出根据本实用新型的一些实施例的用于制造芯片堆叠结构的工艺流程的横截面图。
参考图1A，提供包括半导体管芯的晶片10。晶片10中的半导体管芯可为逻辑管芯、系统芯片(System on Chip；SoC)管芯或其他合适的半导体管芯。举例而言，晶片10是通过N5工艺制造的。晶片10可包括半导体基底12(例如，半导体基底)、嵌置在半导体基底12中的基底穿孔14、设置在半导体基底12上的内连线结构16以及设置在内连线结构16上的接合介电层18a，其中基底穿孔14电性连接到内连线结构16。半导体晶片10的半导体基底12可包括晶体硅晶片。取决于设计要求(例如，p型基底或n型基底)，半导体基底12可包括各种掺杂区域。在一些实施例中，掺杂区域可掺杂有p型掺杂剂或n型掺杂剂。掺杂区域可掺杂诸如硼或BF2的p型掺杂剂、诸如磷或砷的n型掺杂剂及/或其组合。掺杂区域可配置用于n型鳍型场效应晶体管(Fin-type Field Effect Transistors；FinFET)及/或p型FinFET。在一些替代的实施例中，半导体基底12由一些其他合适的元素半导体(诸如金刚石或锗)、合适的化合物半导体(诸如砷化镓、碳化硅、砷化铟或磷化铟)或合适的合金半导体(诸如碳化硅锗、磷化砷化镓或磷化镓铟)制成。
可通过例如蚀刻、磨削、激光技术、其组合等在半导体基底12中形成凹槽来形成基底穿孔14。可通过例如化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)、物理气相沉积(physical vapor deposition；PVD)、热氧化、其组合等在半导体基底12的前侧之上以及在开口中共形地沉积薄阻障层。阻障层可包括氮化物或氮氧化物，例如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、其组合等。在薄阻障层之上以及在开口中沉积导电材料。导电材料可通过电化学电镀工艺、CVD、ALD、PVD、其组合等形成。导电材料的实例为铜、钨、铝、银、金、其组合等。可通过例如化学机械抛光从半导体基底12的前侧移除多余的导电材料及阻障层。因此，在一些实施例中，基底穿孔14可包括导电材料及位于导电材料与半导体基底12之间的薄阻障层。
内连线结构16可包括一个或多个介电层(例如，一个或多个层间介电(interlayerdielectric；ILD)层、金属间介电(intermetal dielectric；IMD)层等)及嵌置在一个或多个介电层中的内连线布线，且内连线布线电性连接到形成在半导体基底12中的半导体器件(例如，FinFETs)及/或基底穿孔14。一个或多个介电层的材料可包括氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他合适的介电材料。内连线布线可包括金属布线。举例而言，内连线布线包括铜布线、铜垫、铝垫或其组合。在一些实施例中，基底穿孔14延伸穿过内连线结构16的一层或多层并延伸进入半导体基底12。
接合介电层18a的材料可为氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他合适的介电材料。接合介电层18a可通过化学气相沉积(CVD)工艺(例如，等离子体增强CVD工艺或其他合适的工艺)沉积介电材料来形成。
参考图1A及图1B，通过沿切割道SL1执行的晶片锯切工艺单体化半导体晶片10，从而获得单体化的半导体管芯20。每一单体化的半导体管芯20可包括半导体基底12、嵌置在半导体基底12中的基底穿孔14、设置在半导体基底12上的内连线结构16及设置在内连线结构16上的接合介电层18a。如图1B所示，基底穿孔14埋入半导体基底12及内连线结构16中。在此阶段，基底穿孔14并未自半导体基底12的背表面暴露。
参考图1C，单体化的半导体管芯20被拾取并以并排方式放置在载体C1上，使得单体化的半导体管芯20的前表面接合到载体C1。载体C1可为半导体晶片，例如硅晶片。载体C1可具有圆形俯视形状，且可具有硅晶片的大小。举例而言，载体C1可具有8英寸直径、12英寸直径等。单体化的半导体管芯20通过芯片到晶片(chip-to-wafer)接合工艺接合到载体C1。执行接合工艺以将单体化的半导体管芯20的接合介电层18a与载体C1接合。接合工艺可为直接接合工艺。在执行上述直接接合工艺之后，可在接合介电层18a与载体C1之间形成半导体到介电(semiconductor-to-dielectric)接合界面，例如硅到氮化硅(Si-SiNx)接合界面。
参考图1D，在载体C1之上形成绝缘包封体材料以覆盖与载体C1接合的单体化的半导体管芯20。绝缘包封体材料可为通过包覆模塑(over-molding)工艺形成的模塑化合物(例如，环氧树脂或其他合适的树脂)。绝缘包封体材料填充相邻的单体化的半导体管芯20之间的间隙并覆盖单体化的半导体管芯20的背表面。在载体C1之上形成绝缘包封体材料之后，部分地移除半导体管芯20的绝缘包封体材料及半导体基底12，使得半导体管芯20的半导体基底12变薄，并形成侧向地包封半导体管芯20的绝缘包封体22。可通过诸如化学机械抛光(Chemical Mechanical Polish；CMP)工艺及/或机械研磨工艺的平坦化工艺部分地移除半导体管芯20的绝缘包封体材料及半导体基底12。在执行上述的平坦化工艺之后，绝缘包封体22的厚度实质上等于半导体管芯20的厚度。也就是说，绝缘包封体22的顶表面与半导体管芯20的背表面实质上齐平。如图1D所示，在执行上述平坦化工艺之后，基底穿孔14在此阶段自半导体基底12的背表面暴露。基底穿孔14可自半导体基底12的背表面突出。
参考图1E，可在半导体基底12的背表面及绝缘包封体22的顶表面之上形成介电材料以覆盖暴露的基底穿孔14。介电材料可为或可包括氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他合适的介电材料。可执行诸如化学机械抛光(CMP)工艺及/或机械研磨工艺的平坦化工艺以部分地移除介电材料，从而在半导体基底12的背表面及绝缘包封体22的顶表面上形成平坦化层24。平坦化层24的顶表面与基底穿孔14的顶端实质上齐平。
在形成平坦化层24之后，在平坦化层24之上形成接合结构26，接合结构26包括接合介电层26a及嵌置在接合介电层26a中的接合导体26b。接合介电层26a的材料可为氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0及y>0)或其他合适的介电材料，且接合导体26b可为导电通孔(例如，铜通孔)、导电垫(例如，铜垫)或其组合。接合结构26可通过以下工艺来形成：通过化学气相沉积(CVD)工艺(例如，等离子体增强CVD工艺或其他合适的工艺)沉积介电材料；图案化介电材料以形成包括开口或通孔的接合介电层26a；以及在开口中或在被定义在接合介电层26a中的通孔中填充导电材料，以形成嵌置在接合介电层26a中的接合导体26b。在一些实施例中，用于形成接合导体26b的导电材料可通过化学气相沉积(CVD)工艺(例如，等离子体增强CVD工艺或其他合适的工艺)然后是平坦化工艺(例如，化学机械抛光(CMP)工艺及/或机械研磨工艺)来形成。
在形成接合结构26之后，在接合结构26上提供半导体管芯30。半导体管芯30可为逻辑管芯、系统芯片(SoC)管芯或其他合适的半导体管芯。举例而言，半导体管芯30是通过N3工艺制造的。半导体管芯20及半导体管芯30可执行相同的功能或不同的功能。举例而言，半导体管芯20及半导体管芯30是系统芯片(SoC)管芯。半导体管芯30中的每一个可分别包括半导体基底32及设置在半导体基底32上的内连线结构34。此外，在半导体管芯30的内连线结构34上可形成接合结构36。接合结构36包括接合介电层36a及嵌置在接合介电层36a中的接合导体36b。接合介电层36a的材料可为氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0及y>0)或其他合适的介电材料，且接合导体36b可为导电通孔(例如，铜通孔)、导电垫(例如，铜垫)或其组合。接合结构36可通过以下工艺来形成：通过化学气相沉积(CVD)工艺(例如，等离子体增强CVD工艺或其他合适的工艺)沉积介电材料；图案化介电材料以形成包括开口或通孔的接合介电层36a；以及在开口中或在被定义在接合介电层36a中的通孔中填充导电材料，以形成嵌置在接合介电层36a中的接合导体36b。在一些实施例中，用于形成接合导体36b的导电材料可通过化学气相沉积(CVD)工艺(例如，等离子体增强CVD工艺或其他合适的工艺)然后是平坦化工艺(例如，化学机械抛光(CMP)工艺及/或机械研磨工艺)来形成。
执行接合工艺(例如，芯片到晶片接合工艺)以接合形成在半导体管芯30上的接合结构36与接合结构26的接合区域。接合工艺可为混合接合工艺，混合接合工艺包括介电到介电(dielectric-to-dielectric)接合及金属到金属(metal-to-metal)接合。在执行上述接合工艺之后，接合介电层26a与接合介电层36a之间形成介电到介电接合界面，接合导体26b及接合导体36b之间形成金属到金属接合界面。在执行接合工艺之后，半导体管芯30通过接合结构36及接合结构26电性连接到半导体管芯20。
如图1E所示，半导体管芯30可设置在半导体管芯20上方。半导体管芯20的侧向尺寸(例如，宽度及/或长度)可大于半导体管芯30的侧向尺寸(例如，宽度及/或长度)。换句话说，半导体管芯20的占用空间可大于半导体管芯30的占用空间。由于接合结构36仅与接合结构26的接合区域接合，因此接合介电层26a的部分不被接合结构36覆盖。
参考图1F及图1G，形成绝缘包封体材料38以覆盖半导体管芯30的背表面、半导体管芯30的侧壁以及接合介电层26a的未被接合结构36覆盖的部分。绝缘包封体材料38可为通过包覆模塑工艺形成的模塑化合物(例如环氧树脂或其他合适的树脂)。绝缘包封体材料38填充相邻的半导体管芯30之间的间隙。在形成绝缘包封体材料38之后，部分地移除绝缘包封体材料38直到暴露出半导体管芯30的半导体基底32，从而形成绝缘包封体40。可通过诸如化学机械抛光(CMP)工艺及/或机械研磨工艺的平坦化工艺来部分地移除绝缘包封体材料38。在执行上述平坦化工艺之后，绝缘包封体40的顶表面与半导体管芯30的背表面实质上齐平。
参考图1H，提供载体C2，载体C2包括形成在其上的剥离层42。在一些实施例中，载体C2为玻璃基板、陶瓷载体等。载体C2可具有圆形俯视形状，且具有玻璃基板的大小。举例而言，载体C2可具有8英寸直径、12英寸直径等。剥离层42可由聚合物系材料(例如，光热转换(Light To Heat Conversion；LTHC)材料)形成，随后其可与载体C2一起被移除。在一些实施例中，剥离层42由环氧树脂系热释放材料形成。在其他实施例中，剥离层42由紫外线(ultra-violet；UV)胶形成。剥离层42可作为液体被分配并固化。在替代实施例中，剥离层42为层压膜且被层压到载体C2上。剥离层42的顶表面实质上是平面的。
执行接合工艺(例如，晶片到晶片(wafer-to-wafer)接合工艺)以将形成在载体C1上的所得结构与由载体C2承载的剥离层42接合。在将形成在载体C1上的所得结构与由载体C2承载的剥离层42接合之后，绝缘包封体40的顶表面及半导体管芯30的背表面与剥离层42接触。
参考图1H及图1I，在将形成在载体C1上的所得结构与由载体C2承载的剥离层42接合之后，载体C1从接合介电层18a及绝缘包封体22剥离，从而暴露出接合介电层18a及绝缘包封体22。
参考图1I及图1J，接合介电层18a被图案化以形成开口，使得内连线结构16的最顶部内连线布线自形成在接合介电层18a中的开口暴露。可通过光刻工艺来形成接合介电层18a中的开口。可形成包括形成在其中的开口的钝化层44以覆盖接合介电层18a，使得内连线结构16的最顶部内连线布线自钝化层44的开口暴露。可通过光刻工艺来形成钝化层44中的开口。被定义在钝化层44中的开口的宽度可小于被定义在接合介电层18a中的开口的宽度。钝化层44可覆盖接合介电层18a的顶表面及绝缘包封体22的顶表面。钝化层44可进一步延伸到被定义在接合介电层18a中的开口中，使得钝化层44与内连线结构16的最顶部内连线布线接触。
在形成钝化层44之后，在钝化层44之上形成导电端子46。导电端子46电性连接到内连线结构16的内连线接线，且导电端子46自钝化层44突出。导电端子46中的每一个可分别包括导电柱46a及设置在导电柱46a上的焊料顶盖46b。导电柱46a填充被定义在钝化层44中的开口并自钝化层44突出。焊料顶盖46b覆盖导电柱46a的顶表面。在形成导电端子46之后，可执行芯片探针检测(chip probing)工艺以提升良率。导电端子46的形成可包括在钝化层44之上形成晶种层(未示出)，在晶种层之上形成诸如光刻胶层的图案化掩模(未示出)，然后在暴露的晶种层上进行电镀工艺。随后移除图案化的掩模及晶种层的被图案化的掩模覆盖的部分，留下导电端子46。可进一步执行回流(reflow)工艺以重塑(re-shape)焊料顶盖46b的轮廓。根据一些实施例，晶种层包括钛层及钛层之上的铜层。晶种层可使用例如物理气相沉积(PVD)来形成。可使用诸如化学镀来进行镀覆。
参考图1J及图1K，在执行芯片探针检测工艺之后，移除焊料顶盖46b并在钝化层44之上形成介电层48以覆盖导电柱46a。在一些实施例中，介电层48由聚合物形成，聚合物可为光敏材料，例如聚苯并恶唑(polybenzoxazole；PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene；BCB)等。在一些其他实施例中，介电层48由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PhosphoSilicate Glass；PSG)、硼硅酸盐玻璃(BoroSilicate Glass；BSG)、硼掺杂的磷硅酸盐玻璃(Boron-doped PhosphoSilicateGlass；BPSG)等形成。
参考图1K及图1L，执行框架安装(frame mount)工艺，使得由载体C2承载的所得结构安装在由框架承载的胶带TP1上。在执行框架安装工艺之后，将介电层48贴合到胶带TP1上，随后执行剥离工艺，使载体C2从半导体管芯30及绝缘包封体40剥离。在执行剥离工艺之后，暴露出半导体管芯30的背表面及绝缘包封体40的背表面。在剥离工艺期间，剥离层42也从半导体管芯30及绝缘包封体40清除。可通过在剥离层42上照射诸如UV光或激光的光以分解剥离层42来执行剥离工艺。
参考图1L及图1M，提供由另一个框架承载的胶带TP2，其中贴合膜50形成在胶带TP2上。由胶带TP1承载的所得结构被转移接合到贴合膜50上。然后，沿切割道SL2执行单体化工艺，从而得到单体化的芯片堆叠结构100(即，集成电路上系统(system-on-integrated-circuit，SoIC)结构)。在单体化过程中，沿切割道SL2切割介电层48、钝化层44、绝缘包封体22、平坦化层24、接合结构26、绝缘包封体40及贴合膜50。在一些实施例中，绝缘包封体22侧向地包装半导体管芯20，其中绝缘包封体40的侧壁与绝缘包封体22的侧壁对齐。
图2A至图2I是示意性示出根据本实用新型的一些实施例的用于制造叠PoP结构的工艺流程的横截面图。
参考图2A，提供载体60，载体60包括形成在其上的剥离层62。在一些实施例中，载体60为玻璃基板、陶瓷载体等。载体60可具有圆形俯视形状，且可具有硅晶片的大小。举例而言，载体60可具有8英寸直径、12英寸直径等。剥离层62可由聚合物系材料(例如，光热转换(LTHC)材料)形成，随后其可与载体60一起从将在后续步骤中形成的上覆结构移除。在一些实施例中，剥离层62由环氧树脂系热释放材料形成。在其他实施例中，剥离层62由紫外线(UV)胶形成。剥离层62可作为液体被分配并固化。在替代实施例中，剥离层62为层压膜且被层压到载体60上。剥离层62的顶表面实质上是平面的。
参考图2A至图2C，包括介电层64、重分布布线66及介电层68的重布线路结构61形成在剥离层62上，使得剥离层62位于载体60及重布线路结构61的介电层64之间。如图2A所示，介电层64形成在剥离层62上。在一些实施例中，介电层64由聚合物形成，该聚合物也可为诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料，可使用光刻工艺容易地将其图案化。在一些实施例中，介电层64由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等形成。如图2B所示，在介电层64之上形成重分布布线66。重分布布线66的形成可包括在介电层64之上形成晶种层(未示出)，在晶种层之上形成诸如光刻胶层的图案化掩模(未示出)，然后在暴露的晶种层上进行电镀工艺。随后移除图案化的掩模及晶种层的被图案化的掩模覆盖的部分，留下如图2B所示的重分布布线66。根据一些实施例，晶种层包括钛层及钛层之上的铜层。晶种层可使用例如物理气相沉积(PVD)形成。可使用例如化学镀来进行镀覆。如图2C所示，在介电层64之上形成介电层68以覆盖重分布布线66。介电层68的底表面与重分布布线66及介电层64的顶表面接触。根据本实用新型的一些实施例，介电层68由聚合物形成，其可为诸如PBO、聚酰亚胺、BCB等的感光材料。在一些实施例中，介电层68由诸如氮化硅之类的氮化物、诸如氧化硅之类的氧化物、PSG、BSG、BPSG等形成。然后图案化介电层68以在其中形成开口70。因此，通过介电层68中的开口70暴露重分布布线66中的部分。出于说明性目的，图2C及随后的附图示出具有单层重分布布线66的单个重布线路结构61，且一些实施例可通过重复上述工艺而具有多层重分布布线66。
参考图2D，在由载体60承载的剥离层62之上形成重布线路结构61之后，在重布线路结构61上形成金属柱72，且金属柱72电性连接到重布线路结构61的重分布布线66。在本文中，由于金属柱72贯穿随后形成的模塑材料(如图2G所示)，金属柱72也被替代地称为导电穿孔(金属柱72)。在一些实施例中，通过电镀形成导电穿孔(金属柱72)。导电穿孔(金属柱72)的电镀可包括在介电层68之上形成毯覆晶种层(未示出)并延伸到图2C所示的开口70中，形成并图案化光刻胶(未示出)，以及在晶种层的通过光刻胶中的开口暴露的部分上电镀导电穿孔(金属柱72)。随后移除光刻胶及晶种层的被光刻胶覆盖的部分。导电穿孔(金属柱72)的材料可包括铜、铝等。导电穿孔(金属柱72)可具有棒状的形状。导电穿孔(金属柱72)的俯视形状可为圆形、矩形、正方形、六边形等。
参考图2E，在形成导电穿孔(金属柱72)之后，提供热增强组件(thermal enhancecomponent)52(即，散热件)。在一些实施例中，热增强组件52包括半导体基底或导电基底，半导体基底或导电基底被拾取并放置在重布线路结构61的介电层68之上，半导体基底或导电基底通过贴合膜54贴合到重布线路结构61的介电层68。在一些其他实施例中，热增强组件52包括导电层(例如，铜层、铜合金层或其他合适的金属层)，导电层通过电镀工艺、分配工艺(dispensing process)或其他合适的沉积工艺形成在重布线路结构61的介电层68上，且导电层与重布线路结构61的介电层68直接接触。换句话说，图2E所示的贴合膜54是可选的。
在将热增强组件52(即，散热件)贴合到重布线路结构61的介电层68之后，拾取至少一个单体化的芯片堆叠结构100并将其放置在热增强组件52之上。出于说明性目的，图2E仅示出单个芯片堆叠结构100及其周围的导电穿孔(金属柱72)。然而，应注意，图2A至图2I所示的工艺步骤可在晶片级(wafer level)执行，且可执行在设置在载体60之上的热增强组件52、多个芯片堆叠结构100及导电穿孔(金属柱72)上。芯片堆叠结构100及热增强组件52被导电穿孔(金属柱72)包围。如图2E所示，芯片堆叠结构100中的贴合膜50粘附到热增强组件52。贴合膜54的侧向尺寸大于贴合膜50的侧向尺寸或芯片堆叠结构100的侧向尺寸。换句话说，贴合膜54的占用空间大于贴合膜50的占用空间或芯片堆叠结构100的占用空间。此外，热增强组件52的侧向尺寸大于贴合膜50的侧向尺寸。
在一些实施例中，热增强组件52的厚度介于约50nm至约90nm的范围内，半导体管芯30的厚度介于约120nm至约140nm的范围内，贴合膜50的厚度介于约10nm至约20nm的范围内，且贴合膜54的厚度介于约10nm至约20nm的范围内。举例而言，热增强组件52的厚度约为55nm或85nm，半导体管芯30的厚度约为130nm，贴合膜50的厚度约为15nm，贴合膜54的厚度约为15nm。
在一些实施例中，热增强组件52的尺寸为11mm x 11mm，半导体管芯30的管芯尺寸为6.42mm x 6.42mm，热增强组件52的尺寸与半导体管芯30的管芯尺寸的比例约为2.93。在一些其他实施例中，热增强组件52的尺寸为11mm x 11mm，半导体管芯30的管芯尺寸为9.2mm x 9.2mm，热增强组件52的尺寸与半导体管芯30的管芯尺寸的比例约为1.43。当热增强组件52的尺寸与半导体管芯30的管芯尺寸的比例增加时，热增强组件52可提供更好的热增强性能。
参考图2F，在重布线路结构61之上形成绝缘包封体材料76以覆盖热增强组件52、芯片堆叠结构100及导电穿孔(金属柱72)。绝缘包封体材料76可为通过包覆模塑工艺形成的模塑化合物(例如环氧树脂或其他合适的树脂)。绝缘包封体材料76不仅填充相邻导电穿孔(金属柱72)之间的间隙，还填充导电穿孔(金属柱72)与热增强组件52之间的间隙以及导电穿孔(金属柱72)与芯片堆叠结构100之间的间隙。绝缘包封体材料76覆盖芯片堆叠结构100的介电层48的顶表面。
接下来，如图2G所示，执行诸如化学机械抛光(CMP)工艺及/或机械研磨工艺的平坦化工艺，以部分地移除芯片堆叠结构100的绝缘包封体材料76及介电层48，直到暴露出导电穿孔(金属柱72)及芯片堆叠结构100的导电柱46a。在减薄绝缘包封体材料76之后，如图2G所示，形成绝缘包封体76’以侧向地包封热增强组件52、芯片堆叠结构100及导电穿孔(金属柱72)。由于经平坦化，在工艺变化内，导电穿孔(金属柱72)贯穿绝缘包封体76’，导电穿孔(金属柱72)的顶端与介电层48的顶表面实质上齐平或共面，且导电穿孔(金属柱72)的顶端与绝缘包封体76’的顶表面实质上齐平或共面。在所示的示例性实施例中，执行平坦化直到暴露出芯片堆叠结构100的导电穿孔(金属柱72)及导电柱46a。
参考图2H，在芯片堆叠结构100及绝缘包封体76’上形成包括介电层78、重分布布线80、介电层82、重分布布线86及介电层88的重布线路结构77。在形成重布线路结构77之后，在重布线路结构77上形成包括凸块下金属(Under-Bump Metallurgies；UBMs)92的焊料区域及设置在UBMs 92上的电性连接件94。
形成介电层78以覆盖介电层48、导电柱46a及绝缘包封体76’。在一些实施例中，介电层78由诸如PBO、聚酰亚胺等聚合物形成。在一些其他实施例中，介电层78由氮化硅、氧化硅等形成。可在介电层78中形成开口以暴露导电穿孔(金属柱72)及导电柱46a。可通过执行光刻工艺来形成介电层78中的开口。
接下来，形成重分布布线80以连接到导电柱46a及导电穿孔(金属柱72)。重分布布线80也可内连导电柱46a与导电穿孔(金属柱72)。重分布布线80可包括介电层78之上的金属迹线(金属线)以及延伸到被定义在介电层78中的开口中的金属通孔以电连接到导电穿孔(金属柱72)及导电柱46a。在一些实施例中，重分布布线80通过电镀工艺形成，其中每一重分布布线80包括晶种层(未示出)及在晶种层之上的电镀金属材料。晶种层及电镀材料可由相同的材料或不同的材料形成。重分布布线80可包括铝、铜、钨及其合金的金属或金属合金。重分布布线80可由非焊料(non-solder)材料形成。重分布布线80的通孔部分可与导电穿孔(金属柱72)的顶表面及导电柱46a物理接触。
随后在重分布布线80及介电层78之上形成介电层82。介电层82可使用聚合物形成，该聚合物可选自与介电层78相同的候选材料。举例而言，介电层82可包括PBO、聚酰亚胺、BCB等。在一些实施例中，介电层82可包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅等的无机介电材料。开口也可形成在介电层82中以暴露重分布布线80。被定义在介电层82中的开口的形成可通过光刻工艺来执行。重分布布线86的形成可采用与形成重分布布线80的类似的方法及材料。
可形成介电层88以覆盖重分布布线86及介电层82，其中介电层88可为聚合物层。介电层88可选自用于形成介电层78及介电层82的相同的候选聚合物。可在介电层88中形成开口以暴露重分布布线86的金属焊盘部分。被定义在介电层88中的开口的形成可通过光刻工艺来执行。
UBMs 92的形成可包括沉积及图案化。电性连接件94的形成可包括将焊料放置在UBMs 92的暴露的部分上，然后对焊料进行回流以形成焊球。在一些实施例中，电性连接件94的形成包括执行电镀步骤以在重分布布线86之上形成焊料区域，然后对焊料区域进行回流。在一些其他实施例中，电性连接件94包括金属柱或金属柱及焊料顶盖，其也可通过电镀形成。在本文中，包括芯片堆叠结构100、导电穿孔(金属柱72)、绝缘包封体76’、重布线路结构61、重布线路结构77、UBMs 92及电性连接件94的组合结构将被称为晶片级封装，其可为具有圆形俯视形状的复合晶片。
参考图2H及图2I，然后执行剥离工艺，以使载体60从晶片级封装中剥离。在执行剥离工艺之后，暴露出重布线路结构61的介电层64。在剥离工艺期间，剥离层62也从晶片级封装清除。可通过在剥离层62上照射诸如UV光或激光的光以分解剥离层62来执行剥离工艺。在剥离工艺中，可将胶带(未示出)粘附到介电层88及电性连接件94上。在随后的步骤中，从晶片级封装中移除载体60及剥离层62。执行单体化工艺以将图2H所示的晶片级封装锯切成图2I所示的多个单体化的集成扇出封装P1。
执行图案化工艺以在介电层64中形成开口以暴露重分布布线66。被定义在介电层64中的开口的形成可通过光刻工艺来执行。然后，提供顶部封装P2，且顶部封装P2与集成扇出封装P1(即，底部封装)接合，从而形成PoP结构。在本实用新型的一些实施例中，顶部封装P2与集成扇出封装P1之间的接合通过电性连接件(例如，焊接区域)96执行，电性连接件96将重分布布线66的金属焊盘部分连接到顶部封装P2中的金属焊盘。可形成底部填充剂98以填充顶部封装P2与集成扇出封装P1之间的间隙，使得底部填充剂98侧向地包封电性连接件96，且可增强电性连接件96的可靠性。在一些实施例中，顶部封装P2包括半导体管芯202，其可为诸如静态随机存取存储器(SRAM)管芯、动态随机存取存储器(DRAM)管芯等的存储器管芯。在一些示例性实施例中，存储器管芯也可接合到封装基底204。
如图2I所示，集成扇出封装P1包括芯片堆叠结构100(例如，SoIC结构)、热增强组件52(例如，散热件)及绝缘包封体76’。芯片堆叠结构100可包括半导体管芯20(即，底层半导体管芯)、绝缘包封体22、半导体管芯30(即，顶层半导体管芯)及绝缘包封体40。半导体管芯30被设置在半导体管芯20与热增强组件52之间，且半导体管芯20被绝缘包封体22侧向地包装。绝缘包封体22及绝缘包封体40分别与绝缘包封体76’接触。半导体管芯30堆叠在半导体管芯20之上，且半导体管芯30电性连接到半导体管芯20。绝缘包封体40设置在半导体管芯20之上并侧向地包封半导体管芯30。热增强组件52堆叠在芯片堆叠结构100之上并热耦合到芯片堆叠结构100，且热增强组件52的侧向尺寸D1大于芯片堆叠结构100的侧向尺寸D2。举例而言，热增强组件52的侧向尺寸D1介于约6mm至约11mm的范围内，芯片堆叠结构100的侧向尺寸D2介于约6mm至约9mm的范围内，第一侧向尺寸D1与第二侧向尺寸D2的比例(即，D1/D2)介于约1至约1.83的范围内。绝缘包封体76’侧向地包封芯片堆叠结构100及热增强组件52。换句话说，热增强组件52及芯片堆叠结构100被嵌置在绝缘包封体76’中。在一些实施例中，集成扇出封装P1还可包括被绝缘包封体76’侧向地包封导电穿孔(金属柱72)、重布线路结构61及重布线路结构77，其中重布线路结构61及重布线路结构77分别设置在绝缘包封体76’的相对两侧。导电穿孔(金属柱72)与热增强组件52之间的最小横向距离D3小于导电穿孔(金属柱72)与芯片堆叠结构100之间的最小横向距离D4。举例而言，最小横向距离D3大于0.2m。
图3是示意性示出根据本实用新型的一些其他实施例的PoP结构的横截面图。
参考图2I及图3，图3所示的PoP结构与图2I所示的PoP结构相似，不同之处在于顶部封装P3的电性连接件96的分布及重布线路结构61中的重分布布线66。如图3所示，电性连接件96中的至少一个第一电性连接件96a位于热增强组件52之上，电性连接件96中的多个第二电性连接件96b电性连接到重布线路结构61，且第二电性连接件96b不位于热增强组件52上方。在一些实施例中，第二电性连接件96b侧向地包围第一电性连接件96a。
图4A至图4L是示意性示出根据本实用新型的一些其他实施例的用于制造芯片堆叠结构的工艺流程的横截面图。
参考图4A，提供包括半导体管芯的晶片10。由于图4A所示的工艺与图1A所示的相同，因此省略了关于图4A所示的工艺的详细描述。
参考图4B，晶片10被拾起并放置在载体C1上，且晶片10接合到载体C1。载体C1可为半导体晶片，例如硅晶片。载体C1可具有圆形俯视形状，且可具有硅晶片的大小。举例而言，载体C1可具有8英寸直径、12英寸直径等。晶片10通过芯片到晶片接合工艺接合到载体C1。执行接合工艺以将晶片10的接合介电层18a与载体C1接合。接合工艺可为直接接合工艺。在执行上述直接接合工艺之后，可在接合介电层18a与载体C1之间形成半导体到介电接合界面，例如硅到氮化硅(Si-SiNx)接合界面。
参考图4C，执行减薄工艺以部分移除晶片10的半导体基底12，直到从半导体基底12的背表面暴露出贯穿半导体的基底穿孔14。减薄工艺可为化学机械抛光(CMP)工艺及/或机械研磨工艺。在执行上述减薄工艺之后，基底穿孔14从半导体基底12的背表面突出。
参考图4D至图4L，由于图4D至图4L所示的用于制造芯片堆叠结构300的工艺与图1E至图1M所示的相同，因此省略了关于图4A至图4L所示的工艺的详细描述。
图5A至图5I是示意性示出根据本实用新型的一些替代实施例的用于制造PoP结构的工艺流程的横截面图。
参考图5A至图5D，由于图5A至图5D所示的工艺与图2A至图2D所示的相同，因此省略了关于图5A至图5D所示的工艺的详细描述。
参考图5E，在形成导电穿孔(金属柱72)之后，热增强组件52(例如，散热件)及至少一个芯片堆叠结构300被拾取并放置在重布线路结构61的介电层68之上。出于说明性目的，图5E中仅示出单个芯片堆叠结构300及其周围的导电穿孔(金属柱72)。然而，应注意，图5A至图5I所示的工艺步骤可在晶片级执行，且可执行在设置在载体60之上的热增强组件52、多个芯片堆叠结构300及导电穿孔(金属柱72)上。如图5E所示，芯片堆叠结构300中的贴合膜50粘附到热增强组件52。
参考图5F至图5I，由于图5F至图5I所示的工艺与图2F至图2I所示的相同，因此省略了关于图5F至图5I所示的工艺的详细描述。
如图5I所示，集成扇出封装P4包括芯片堆叠结构300(即，器件管芯)、热增强组件52(例如，散热件)、导电穿孔(金属柱72)、绝缘包封体76’、重布线路结构61及重布线路结构77。绝缘包封体76’侧向地包封芯片堆叠结构300、热增强组件52及导电穿孔(金属柱72)。重布线路结构61及重布线路结构77分别设置是绝缘包封体76’的相对两侧。芯片堆叠结构300包括半导体管芯20(即，底层半导体管芯)、半导体管芯30(即，顶层半导体管芯)及绝缘包封体40。半导体管芯30堆叠在半导体管芯20之上，且半导体管芯30电性连接到半导体管芯20。此外，绝缘包封体40设置在半导体管芯20之上并侧向地包封半导体管芯30。
图6至图9是示意性示出根据本实用新型的一些实施例的各种PoP结构的横截面图。
参考图2I及图6，图6所示的PoP结构与图2I所示的PoP结构相似，不同之处在于集成扇出封装P1'中的半导体管芯20与半导体管芯30通过导电凸块28a接合，底部填充剂28b侧向地包封导电凸块28a。导电凸块28a设置在半导体管芯20与半导体管芯30之间，且半导体管芯20通过导电凸块28a电性连接到半导体管芯30。
参考图5I及图7，图7所示的PoP结构与图5I所示的PoP结构相似，不同之处在于集成扇出封装P4'中的半导体管芯20与半导体管芯30通过导电凸块28a接合，底部填充剂28b侧向地包封导电凸块28a。导电凸块28a设置在半导体管芯20与半导体管芯30之间，且半导体管芯20通过导电凸块28a电性连接到半导体管芯30。
参考图6及图8，图8所示的PoP结构与图6所示的PoP结构相似，不同之处在于顶部封装P3的电性连接件96的分布及重布线路结构61的重分布布线66。如图8所示，电性连接件96中至少一个第一电性连接件96a位于热增强组件52上方，电性连接件96中多个第二电性连接件96b电性连接到重布线路结构61，且第二电性连接件96b不位于热增强组件52上方。在一些实施例中，第二电性连接件96b侧向地包围第一电性连接件96a。
参考图7及图9，图9所示的PoP结构与图7所示的PoP结构相似，不同之处在于顶部封装P3的电性连接件96的分布及重布线路结构61的重分布布线66。如图9所示，电性连接件96中至少一个第一电性连接件96a位于热增强组件52上方，电性连接件96中多个第二电性连接件96b电性连接到重布线路结构61，且第二电性连接件96b不位于热增强组件52上方。在一些实施例中，第二电性连接件96b侧向地包围第一电性连接件96a。
在上述实施例中，热增强组件(例如，硅基板、铜层、铜合金层或其他合适的热导电材料)能够提供热扩散效应而不会大幅改变工艺流程。热增强组件为管芯加厚概念提供了一种替代架构，但在保持相同的整体封装外形尺寸的同时，提供两倍以上的热改进效率。此外，在一些实施例中，热增强组件不仅提供热增强(例如，热增强介于约3.7％至约8.3％的范围内)，还提供有效降低面对面(face-to-face)界面处的开裂风险的机械支撑，特别是用于防止SoIC或模塑SoIC(molded-SoIC)中的氧化物开裂。
根据本实用新型的一些实施例，提供一种包括芯片堆叠结构、热增强组件及第一绝缘包封体的具有热增强性能的封装结构。所述热增强组件堆叠在所述芯片堆叠结构之上并热耦合到所述芯片堆叠结构，其中所述热增强组件的第一侧向尺寸大于所述芯片堆叠结构的第二侧向尺寸。所述第一绝缘包封体侧向地包封所述热增强组件及所述芯片堆叠结构。在一些实施例中，所述芯片堆叠结构包括第一半导体管芯、第二半导体管芯以及第二绝缘包封体，其中所述第二半导体管芯电性连接到所述第一半导体管芯，所述第二半导体管芯设置在所述第一半导体管芯与所述热增强组件之间，且所述第二绝缘包封体侧向地包封所述第二半导体管芯。在一些实施例中，所述封装结构还包括侧向地包封所述第一半导体管芯的第三绝缘包封体，其中所述第三绝缘包封体的侧壁与所述第二绝缘包封体的侧壁实质上对齐。在一些实施例中，所述芯片堆叠结构还包括设置在所述第一半导体管芯与所述第二半导体管芯之间的导电凸块，且所述第二半导体管芯通过所述导电凸块电性连接到所述第一半导体管芯。在一些实施例中，所述芯片堆叠结构还包括第一接合结构以及第二接合结构，其中所述第一接合结构设置在所述第一半导体管芯的背表面上；所述第二接合结构设置在所述第二半导体管芯的前表面上，所述第一接合结构及所述第二接合结构设置在所述第一半导体管芯与所述第二半导体管芯之间，且所述第二半导体管芯通过所述第一接合结构及所述第二接合结构电性连接到所述第一半导体管芯。在一些实施例中，所述封装结构还包括重布线路结构，所述重布线路结构设置在所述热增强组件及所述第一绝缘包封体的表面之上，其中所述热增强组件包括半导体基底或导电基底，所述半导体基底或所述导电基底通过第一贴合膜贴合到所述重布线路结构，且所述第一贴合膜的顶表面与所述第一绝缘包封体的所述表面实质上齐平。在一些实施例中，所述封装结构还包括重布线路结构，所述重布线路结构设置在所述热增强组件及所述第一绝缘包封体的表面上，其中所述热增强组件包括导电层，所述导电层与所述重布线路结构接触，所述导电层的顶表面与所述第一绝缘包封体的所述表面实质上齐平。在一些实施例中，所述封装结构还包括第二贴合膜，所述第二贴合膜设置在所述芯片堆叠结构与所述热增强组件之间，其中所述芯片堆叠结构通过所述第二贴合膜热耦合到所述热增强组件。
根据本实用新型的一些其他实施例，提供包括第一封装及第二封装的具有热增强性能的封装结构。所述第一封装包括第一绝缘包封体、芯片堆叠结构、散热件以及重布线路结构。所述芯片堆叠结构嵌置在所述第一绝缘包封体中，且所述芯片堆叠结构包括被第二绝缘包封体包封的堆叠半导体管芯。散热件嵌置在所述第一绝缘包封体中，所述散热件堆叠在所述堆叠半导体管芯之上并热耦合到所述芯片堆叠结构的所述堆叠半导体管芯，其中所述散热件的第一侧向尺寸大于所述芯片堆叠结构的第二侧向尺寸。所述重布线路结构设置在所述第一绝缘包封体及所述散热件之上。所述第二封装设置在所述重布线路结构之上，其中所述第二封装包括电性连接到所述重布线路结构的电性连接件，且所述电性连接件中的至少一个第一电性连接件位于所述散热件上方。在一些实施例中，所述封装结构还包括设置在所述散热件与所述重布线路结构之间的第一贴合膜，其中所述第一贴合膜的侧向尺寸大于所述芯片堆叠结构的侧向尺寸。在一些实施例中，所述封装结构还包括设置在所述散热件与所述芯片堆叠结构之间的第二贴合膜，其中所述第一贴合膜的所述侧向尺寸大于所述第二贴合膜的侧向尺寸。在一些实施例中，所述散热件的侧向尺寸大于所述第二贴合膜的所述侧向尺寸。在一些实施例中，所述封装结构还包括导电穿孔，所述导电穿孔贯穿所述第一绝缘包封体，其中所述电性连接件中的第二电性连接件电性连接到所述重布线路结构，且所述第二电性连接件不位于所述散热件上方。在一些实施例中，所述至少一个第一电性连接件被所述第二电性连接件包围。
根据本实用新型的一些其他实施例，提供包括芯片堆叠结构、热增强组件、导电穿孔以及第一绝缘包封体的具有热增强性能的封装结构。所述热增强组件堆叠在所述芯片堆叠结构之上并热耦合到所述芯片堆叠结构。所述导电穿孔设置为环绕所述芯片堆叠结构及所述热增强组件。所述第一绝缘包封体侧向地包封所述热增强组件、所述芯片堆叠结构及所述导电穿孔，其中所述导电穿孔与所述热增强组件之间的第一最小横向距离小于所述导电穿孔与所述芯片堆叠结构之间的第二最小横向距离。在一些实施例中，其中所述芯片堆叠结构包括第一半导体管芯、第二半导体管芯以及第二绝缘包封体。所述第二半导体管芯电性连接到所述第一半导体管芯，其中所述第二半导体管芯设置在所述第一半导体管芯与所述热增强组件之间。所述第二绝缘包封体侧向地包封所述第二半导体管芯。在一些实施例中，所述封装结构还包括侧向地包封所述第一半导体管芯的第三绝缘包封体，其中所述第三绝缘包封体的侧壁与所述第二绝缘包封体的侧壁对齐。在一些实施例中，所述芯片堆叠结构还包括设置在所述第一半导体管芯与所述第二半导体管芯之间的导电凸块，且所述第二半导体管芯通过所述导电凸块电性连接到所述第一半导体管芯。在一些实施例中，其中所述芯片堆叠结构还包括第一接合结构以及第二接合结构。所述第一接合结构设置在所述第一半导体管芯的背表面上。所述第二接合结构设置在所述第二半导体管芯的前表面上，其中所述第一接合结构及所述第二接合结构设置在所述第一半导体管芯与所述第二半导体管芯之间，且所述第二半导体管芯通过所述第一接合结构及所述第二接合结构电性连接到所述第一半导体管芯。在一些实施例中，所述封装结构还包括顶部封装，所述顶部封装堆叠在所述热增强组件及所述导电穿孔之上，其中所述热增强组件设置在所述芯片堆叠结构与所述顶部封装之间，所述顶部封装包括位于所述热增强组件上方的至少一个第一电性连接件及电性连接到所述重布线路结构的第二电性连接件，且所述第二电性连接件不位于所述散热件上方。
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本实用新型的各方面。所属领域的技术人员应了解，他们可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本实用新型的精神及范围，且其可在不背离本实用新型的精神及范围的情况下在本文中做出各种变化、替代及更改。

Claims (10)

1.一种具有热增强性能的封装结构，其特征在于，包括：
芯片堆叠结构；
热增强组件，堆叠在所述芯片堆叠结构之上并热耦合到所述芯片堆叠结构，其中所述热增强组件的第一侧向尺寸大于所述芯片堆叠结构的第二侧向尺寸；以及
第一绝缘包封体，侧向地包封所述热增强组件及所述芯片堆叠结构。
2.根据权利要求1所述的封装结构，其特征在于，所述芯片堆叠结构包括：
第一半导体管芯；
第二半导体管芯，电性连接到所述第一半导体管芯，其中所述第二半导体管芯设置在所述第一半导体管芯与所述热增强组件之间；以及
第二绝缘包封体，侧向地包封所述第二半导体管芯。
3.根据权利要求1所述的封装结构，其特征在于，还包括：
重布线路结构，设置在所述热增强组件及所述第一绝缘包封体的表面之上，其中所述热增强组件包括半导体基底或导电基底，所述半导体基底或所述导电基底通过第一贴合膜贴合到所述重布线路结构，且所述第一贴合膜的顶表面与所述第一绝缘包封体的所述表面实质上齐平。
4.根据权利要求1所述的封装结构，其特征在于，还包括：
重布线路结构，设置在所述热增强组件及所述第一绝缘包封体的表面上，其中所述热增强组件包括导电层，所述导电层与所述重布线路结构接触，所述导电层的顶表面与所述第一绝缘包封体的所述表面实质上齐平。
5.根据权利要求1所述的封装结构，其特征在于，还包括：
第二贴合膜，设置在所述芯片堆叠结构与所述热增强组件之间，其中所述芯片堆叠结构通过所述第二贴合膜热耦合到所述热增强组件。
6.一种具有热增强性能的封装结构，其特征在于，包括：
第一封装，包括：
第一绝缘包封体；
芯片堆叠结构，嵌置在所述第一绝缘包封体中，且所述芯片堆叠结构包括被第二绝缘包封体包封的堆叠半导体管芯；
散热件，嵌置在所述第一绝缘包封体中，所述散热件堆叠在所述堆叠半导体管芯之上并热耦合到所述芯片堆叠结构的所述堆叠半导体管芯，其中所述散热件的第一侧向尺寸大于所述芯片堆叠结构的第二侧向尺寸；以及
重布线路结构，设置在所述第一绝缘包封体及所述散热件之上；以及第二封装，设置在所述重布线路结构之上，其中所述第二封装包括电性连接到所述重布线路结构的电性连接件，且所述电性连接件中的至少一个第一电性连接件位于所述散热件上方。
7.根据权利要求6所述的封装结构，其特征在于，还包括设置在所述散热件与所述重布线路结构之间的第一贴合膜，其中所述第一贴合膜的侧向尺寸大于所述芯片堆叠结构的侧向尺寸。
8.根据权利要求6所述的封装结构，其特征在于，还包括；
导电穿孔，贯穿所述第一绝缘包封体，其中所述电性连接件中的第二电性连接件电性连接到所述重布线路结构，且所述第二电性连接件不位于所述散热件上方。
9.一种具有热增强性能的封装结构，其特征在于，包括：
芯片堆叠结构；
热增强组件，堆叠在所述芯片堆叠结构之上并热耦合到所述芯片堆叠结构；
导电穿孔，设置为环绕所述芯片堆叠结构及所述热增强组件；以及
第一绝缘包封体，侧向地包封所述热增强组件、所述芯片堆叠结构及所述导电穿孔，其中所述导电穿孔与所述热增强组件之间的第一最小横向距离小于所述导电穿孔与所述芯片堆叠结构之间的第二最小横向距离。
10.根据权利要求9所述的封装结构，其特征在于，所述芯片堆叠结构包括：
第一半导体管芯；
第二半导体管芯，电性连接到所述第一半导体管芯，其中所述第二半导体管芯设置在所述第一半导体管芯与所述热增强组件之间；以及
第二绝缘包封体，侧向地包封所述第二半导体管芯。
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