KR20230086562A

KR20230086562A - 크랙 검출을 수행하는 반도체 칩

Info

Publication number: KR20230086562A
Application number: KR1020220068237A
Authority: KR
Inventors: 박우근
Original assignee: 주식회사 텔레칩스
Priority date: 2021-12-08
Filing date: 2022-06-03
Publication date: 2023-06-15

Abstract

반도체 칩은 반도체 소자가 배치된 칩 영역의 가장자리를 따라서 형성된 칩 가드링 영역에 루프 형상으로 배치된 도전 배선과 연결되는 핀다중화부, 그리고 상기 핀다중화부를 통해 상기 도전 배선과 연결되어 상기 도전 배선으로 테스트 신호를 출력하고, 상기 도전 배선을 통해 상기 칩 가드링 영역을 통과한 테스트 신호를 입력 받으며, 출력한 테스트 신호와 입력 받은 테스트 신호를 비교하여 상기 칩 가드링 영역에서의 크랙 발생 유무를 검출하는 크랙 검출부를 포함하고, 상기 크랙 검출부는, 상기 칩 영역에 배치되는 프로세서일 수 있다.

Description

크랙 검출을 수행하는 반도체 칩{SEMICONDUCTOR CHIP FOR CRACK DETECTION}

본 개시는 반도체 칩의 가장자리를 따라서 형성된 가드링 영역(Chip Guard ring region)의 크랙(Crack) 유무를 검출하는 반도체 칩에 관한 것이다.

집적 회로들은 반도체 물질의 웨이퍼에 반복적인 패턴으로 형성된다. 웨이퍼는 많은 수의 개별적인 반도체 다이(semiconductor die)들로 절단되고, 절단된 반도체 다이들은 각각 반도체 칩들로 패키징된다.

이러한 절단 및 패키징 공정을 수행하는 중에 반도체 다이에 크랙(Crack)이 발생될 수 있다. 특히, 웨이퍼를 반도체 다이들로 절단하는 소잉(Sawing) 공정에 의해서, 반도체 다이의 가장자리를 따라서 형성된 칩 가드링 영역에 미세 크랙 들이 발생할 수 있다.

반도체 다이의 칩 가드링 영역에 발생된 크랙들은 반도체 다이 또는 반도체 패키지의 불량을 유발하는 요인으로 작용할 수 있다. 따라서, 이러한 크랙을 검출함으로써 불량 제품의 출하를 방지하는 것이 요구된다.

또한, 출하 이전에는 검출되지 않은 미세한 크랙이 출하 이후에 진행되어 반도체 칩의 고장을 유발할 수 있다. 예컨대, 웨이퍼 절단이나 패키징 공정에서 칩 불량을 일으키는 정도는 아닌 미세한 크랙이 있을 경우, 반도체 칩의 패키징 이후의 크랙 테스트에서는 바로 문제가 발견되지 않아 정상 출하가 될 수 있다. 그러나 반도체 칩의 출하 이후, 반도체 칩을 시스템 보드에 장착하는 과정에서의 외부 충격이나 온도/습도 등의 기타 환경 변화에 의해서 미세 크랙이 반도체 칩의 불량을 일으킬 정도의 크랙으로 진행될 수 있다. 그러나, 현재로서는 반도체 칩의 출하 이후에는, 반도체 칩의 크랙을 검출하는 방법이 없다.

따라서, 반도체 칩의 고장이 칩 가드링 영역의 진행성 크랙으로 인한 것인지를 판별할 수 있도록, 반도체 칩의 출하 이우 크랙 유무를 검출할 수 있는 방안이 요구된다.

본 개시는 반도체 칩의 출하 이전 뿐만 아니라 출하 이후에도 칩 가드링 영역의 크랙 발생 유무를 검출할 수 있는 반도체 칩을 제공하는 것이다.

한 특징에 따르면, 반도체 칩은 반도체 소자가 배치된 칩 영역의 가장자리를 따라서 형성된 칩 가드링 영역에 루프 형상으로 배치된 도전 배선과 연결되는 핀다중화부, 그리고 상기 핀다중화부를 통해 상기 도전 배선과 연결되어 상기 도전 배선으로 테스트 신호를 출력하고, 상기 도전 배선을 통해 상기 칩 가드링 영역을 통과한 테스트 신호를 입력 받으며, 출력한 테스트 신호와 입력 받은 테스트 신호를 비교하여 상기 칩 가드링 영역에서의 크랙 발생 유무를 검출하는 크랙 검출부를 포함하고, 상기 크랙 검출부는, 상기 칩 영역에 배치되는 프로세서일 수 있다.

상기 반도체 칩은 상기 크랙 검출부의 동작을 지시하는 칩 내부 테스트 모드 선택 신호를 상기 핀다중화부로 출력하는 모드 선택부를 더 포함하고, 상기 핀다중화부는, 상기 칩 내부 테스트 모드 선택 신호를 입력 받으면, 상기 도전 배선과 연결된 연결선들을 상기 크랙 검출부와 연결된 연결선들과 연결시킬 수 있다.

상기 반도체 칩은 외부의 크랙 테스트 장치가 접속된 입력 포트 및 출력 포트를 더 포함하고, 상기 핀다중화부는, 상기 모드 선택부로부터 칩 외부 테스트 모드 선택 신호를 입력 받으면, 상기 도전 배선과 연결된 연결선들을 상기 입/출력 포트에 연결된 연결선들과 연결시킬 수 있다.

상기 반도체 칩은 사전 정의된 동작을 실행하는 적어도 하나의 반도체 소자를 더 포함하고, 상기 핀다중화부는, 상기 모드 선택부로부터 반도체 소자의 동작 모드 선택 신호를 입력 받으면, 외부 장치가 접속된 상기 입/출력 포트와 연결된 연결선들을 상기 반도체 소자에 연결된 연결선들과 연결시킬 수 있다.

상기 핀다중화부는, 상기 칩 내부 테스트 모드 선택 신호에 따라 상기 크랙 검출부와 연결된 제1 연결선(N06)으로부터 입력 받은 신호를 상기 도전 배선과 연결된 제2 연결선(N02)으로 출력하는 제1 멀티플렉서(M0), 그리고 상기 칩 내부 테스트 모드 선택 신호에 따라 상기 도전 배선과 연결된 제3 연결선(N03)으로부터 입력 받은 신호를 상기 크랙 검출부와 연결된 제4 연결선(N07)으로 출력하는 제2 멀티플렉서(M1)를 포함할 수 있다.

상기 핀다중화부는, 외부의 크랙 테스트 장치가 접속된 출력 포트와 연결된 제3 멀티플렉서(M1)를 더 포함하고, 상기 제1 멀티플렉서(M0)는, 상기 칩 외부 테스트 모드 선택 신호에 따라 상기 크랙 테스트 장치가 접속된 입력 포트와 연결된 제5 연결선(N01)으로부터 입력 받은 신호를 상기 제2 연결선(N02)으로 출력하고, 상기 제3 멀티플렉서(M1)는, 상기 칩 외부 테스트 모드 선택 신호에 따라 상기 제3 연결선(N03)으로부터 입력 받은 신호를 상기 출력 포트와 연결된 제6 연결선(N04)으로 출력하며, 상기 제5 연결선(N01)으로 입력된 신호와 상기 제6 연결선(N04)으로 출력된 신호는, 상기 크랙 테스트 장치에 의해 상기 칩 가드링 영역에서의 크랙 발생 유무를 검출하는데 사용될 수 있다.

상기 반도체 칩은 상기 동작 모드 선택 신호에 따라 상기 제5 연결선(N01)으로부터 입력 받은 신호를 상기 반도체 소자에 연결된 제7 연결선(N08 또는 N10)으로 출력하는 제4 멀티플렉서(M3 또는 M4)를 더 포함하고, 상기 제2 멀티플렉서(M1)는, 상기 동작 모드 선택 신호에 따라 상기 반도체 소자에 연결된 제8 연결선(N09 또는 N11)으로부터 입력 받은 신호를 상기 제6 연결선(N04)으로 출력하고, 상기 입력 포트 및 상기 출력 포트는, 상기 반도체 소자와 연동하여 동작하는 외부 장치에 접속될 수 있다.

상기 제1 멀티플렉서(M0)는, 상기 모드 선택부로부터 입력되는 선택 신호에 따라 그라운드(GND) 단자와 연결된 입력 라인들(A, B), 상기 제5 연결선(N01)과 연결되는 입력 라인(C), 상기 제1 연결선(N06)과 연결되는 입력 라인(D) 중에서 하나의 입력 라인을 선택적으로 출력하는 4×1 멀티플렉서이고, 상기 선택 신호가 상기 칩 내부 테스트 모드에 해당하면, 상기 입력 라인(D)을 선택하여 출력하고, 상기 선택 신호가 상기 칩 외부 테스트 모드에 해당하면, 상기 입력 라인(C)을 선택하여 출력할 수 있다.

상기 제2 멀티플렉서(M1)는, 상기 모드 선택부로부터 입력되는 선택 신호에 따라 상기 적어도 하나의 반도체 소자와 연결되는 적어도 하나의 입력 라인(A, B), 상기 제3 연결선(N03)과 연결되는 입력 라인(C), 그라운드(GND) 단자와 연결되는 입력 라인(D) 중에서 하나의 입력 라인을 선택적으로 출력하는 4×1 멀티플렉서이고, 상기 선택 신호가 상기 칩 외부 테스트 모드에 해당하면, 상기 입력 라인(C)을 선택하여 출력하며, 상기 선택 신호가 상기 반도체 소자의 동작 모드에 해당하면, 상기 입력 라인들(A, B)을 선택하여 출력할 수 있다.

상기 제3 멀티플렉서(M2)는, 상기 모드 선택부로부터 입력되는 선택 신호에 따라 그라운드(GND) 단자와 연결되는 입력 라인(A) 및 상기 제3 연결선(N03)에 연결된 입력 라인(B) 중에서 하나의 입력 라인을 선택적으로 출력하는 2×1 멀티플렉서이고, 상기 선택 신호가 상기 칩 내부 테스트 모드에 해당하면, 상기 입력 라인(B)을 선택하여 출력할 수 있다.

상기 제4 멀티플렉서(M3 또는 M4)는, 상기 모드 선택부로부터 입력되는 선택 신호에 따라 그라운드(GND) 단자와 연결되는 입력 라인(A) 및 상기 제5 연결선(N01)에 연결된 입력 라인(B) 중에서 하나의 입력 라인을 선택적으로 출력하는 2×1 멀티플렉서이고, 상기 선택 신호가 상기 반도체 소자의 동작 모드에 해당하면, 상기 입력 라인(B)을 선택하여 출력할 수 있다.

다른 특징에 따르면, 반도체 칩은 복수의 반도체 소자가 배치된 칩 영역, 및 상기 칩 영역을 둘러싸고 상기 반도체 소자가 배치되지 않으며, 상기 칩 영역을 따라서 도전 배선이 형성된 칩 가드링 영역을 포함하고, 상기 칩 영역은, 칩 내부 크랙 테스트 모드에서 상기 칩 가드링 영역에서의 크랙(Crack) 발생 유무를 검출하는 크랙 검출부, 상기 칩 내부 크랙 테스트 모드로 동작하도록 지시하는 모드 선택 신호를 출력하는 모드 선택부, 그리고 상기 모드 선택부에서 입력 받은 상기 모드 선택 신호에 따라 상기 크랙 검출부와 연결된 연결선들을 상기 도전 배선과 연결된 연결선들과 연결시키는 핀다중화부를 포함하며, 상기 크랙 검출부는, 상기 도전 배선으로 출력한 테스트 신호를 상기 도전 배선으로부터 입력받은 테스트 신호와 비교하여 상기 칩 가드링 영역에서의 크랙 발생 여부를 판단한다.

상기 칩 영역은, 외부 장치 및 상기 핀다중화부와 각각 연결되는 입력 포트 및 출력 포트를 더 포함하고, 상기 핀다중화부는, 상기 모드 선택부로부터 칩 외부 크랙 테스트 모드로 동작하도록 지시하는 모드 선택 신호를 입력 받으면, 상기 입력 포트 및 상기 출력 포트와 연결된 연결선들을 상기 도전 배선과 연결된 연결선들과 연결시킬 수 있다.

상기 핀다중화부는, 상기 모드 선택부로부터 반도체 소자의 동작 모드로 동작하도록 지시하는 모드 선택 신호를 입력 받으면, 상기 입력 포트 및 상기 출력 포트와 연결된 연결선들을 상기 반도체 소자와 연결된 연결선들과 연결시킬 수 있다.

상기 반도체 칩은 사용자 입력에 따라 상기 칩 내부 크랙 테스트 모드, 상기 칩 외부 크랙 테스트 모드 및 상기 반도체 소자의 동작 모드 중에서 적어도 하나의 모드로 동작하도록 지시하는 제어 명령을 상기 모드 선택부로 출력하는 사용자 입력부를 더 포함하고, 상기 모드 선택부는, 상기 제어 명령에 따른 모드 선택 신호를 생성하여 상기 핀다중화부로 출력할 수 있다.

실시예에 따르면, 반도체 칩의 출하 이전에 외부 테스트 장비를 통해 칩 가드링 영역의 크랙 유무를 검출할 수 있을 뿐만 아니라, 출하 이후에 기능 동작 중에도 진행성으로 발생되는 크랙 유무를 검출할 수 있다. 따라서, 칩 불량 분석이 좀 더 용이하고, 이와 관련한 리소스(Resource) 투입을 줄일 수 있다.

도 1은 실시예에 따른 크랙 검출 구성이 포함된 반도체 칩의 구성도이다.
도 2는 실시예에 따른 크랙 검출을 위한 칩 외부 테스트 모드에서 테스트 신호의 흐름을 나타낸다.
도 3은 실시예에 따른 크랙 검출을 위한 칩 외부 테스트 모드의 동작을 설명하는 순서도이다.
도 4는 한 실시예에 따른 기능 로직 모드에서 데이터 신호의 흐름을 나타낸다.
도 5는 다른 실시예에 따른 기능 로직 모드에서 데이터 신호의 흐름을 나타낸다.
도 6은 실시예에 따른 크랙 검출을 위한 칩 내부 테스트 모드에서 테스트 신호의 흐름을 나타낸다.
도 7은 실시예에 따른 크랙 검출을 위한 칩 내부 테스트 모드의 동작을 설명하는 순서도이다.
도 8은 실시예에 따른 핀다중화부의 내부 구조도이다.
도 9는 실시예에 따른 2×1 멀티플렉서(MUX)의 동작을 설명한다.
도 10은 실시예에 따른 4×1 멀티플렉서(MUX)의 동작을 설명한다.
도 11은 실시예에 따른 칩 외부 테스트 모드에서 핀다중화부의 스위칭 동작을 설명한다.
도 12는 한 실시예에 따른 기능 로직 모드에서 핀다중화부의 스위칭 동작을 설명한다.
도 13은 다른 실시예에 따른 기능 로직 모드에서 핀다중화부의 스위칭 동작을 설명한다.
도 14는 실시예에 따른 칩 내부 테스트 모드에서 핀다중화부의 스위칭 동작을 설명한다.

아래에서는 첨부한 도면을 참고로 하여 본 개시의 실시예에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

또한, 명세서에 기재된 "…부", "…기", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

본 발명에서 설명하는 장치들은 적어도 하나의 프로세서, 메모리 장치, 통신 장치 등을 포함하는 하드웨어로 구성되고, 지정된 장소에 하드웨어와 결합되어 실행되는 프로그램이 저장된다. 하드웨어는 본 발명의 방법을 실행할 수 있는 구성과 성능을 가진다. 프로그램은 도면들을 참고로 설명한 본 발명의 동작 방법을 구현한 명령어(instructions)를 포함하고, 프로세서와 메모리 장치 등의 하드웨어와 결합하여 본 발명을 실행한다.

본 명세서에서 "전송 또는 제공"은 직접적인 전송 또는 제공하는 것뿐만 아니라 다른 장치를 통해 또는 우회 경로를 이용하여 간접적으로 전송 또는 제공도 포함할 수 있다.

본 명세서에서 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다.

본 명세서에서 도면에 관계없이 동일한 도면번호는 동일한 구성요소를 지칭하며, "및/또는" 은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서, 제1, 제2 등과 같이 서수를 포함하는 용어들은 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

본 명세서에서 도면을 참고하여 설명한 흐름도에서, 동작 순서는 변경될 수 있고, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.

도 1은 실시예에 따른 크랙 검출 구성이 포함된 반도체 칩의 구성도이다.

실시예에 따르면, 도 1의 반도체 칩(100)은 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태이다. 반도체 칩(100)은 반도체 기판에 논리 회로가 집적된 로직(logic) 다이(die)나 에이직(ASIC, Application-Specific Integrated Circuit) 칩이거나 메모리(memory) 집적회로가 집적된 메모리 칩일 수 있다. 본 발명의 실시예에서는 로직 다이를 예시로 설명한다.

도 1을 참조하면, 반도체 칩(100)은 칩 영역(110)과 칩 가드링(chip guard ring) 영역(120)을 포함할 수 있다.

칩 영역(110)은 반도체 칩(100)에서 동작하는 집적회로/논리회로와 같은 반도체 소자들이 형성되는 영역으로서, 기능 로직 #1(130), 기능 로직 #2(140)과 같은 집적 회로가 배치될 수 있다. 기능 로직 #1(130), 기능 로직 #2(140)은 AND, OR, Flip-Flop 등의 게이트 회로를 집적한 반도체 소자이다.

칩 가드링 영역(120)은 칩 영역(110)의 외곽을 따라서 형성되는 영역으로서, 반도체 소자가 배치되지 않는 영역이다. 칩 가드링 영역(120)은 웨이퍼(wafer, 도면에 없음)를 다이싱 할 때, 손상되는 부분을 고려하여 공간 마진을 가지는 영역을 의미할 수 있다.

반도체 칩(100)이 웨이퍼로부터 절단 및 분리(Sawing)될 때, 절단 공정에 수반되는 물리력에 의해서 칩 가드링 영역(120)에 크랙이 발생될 수 있다. 또는, 반도체 칩(100)을 패키징 하는 패키지 공정 중에 수반되는 물리력에 의해서 칩 가드링 영역(120)에 크랙이 발생될 수 있다.

이러한 미세한 크랙이 칩 가드링 영역(120)에서 칩 영역(110)으로 진행되는 경우, 반도체 칩(100)의 동작의 신뢰성이 크게 훼손될 수 있다. 따라서, 반도체 칩(100)의 출하 이전에 외부 장치(크랙 테스트 장치)(200)는 반도체 칩(100)으로 테스트 신호를 출력하고 이를 피드백 받아 칩 가드링 영역(120)에 크랙이 있는지 검출할 수 있다.

또한, 칩 가드링 영역(120)에서 칩 불량을 일으킬 정도는 아닌 미세 크랙은 반도체 칩(100)의 출하 이전의 크랙 테스트에서 발견되지 않았어도 시스템 보드에 장착하는 과정에서의 외부 충격이나 온도/습도 등의 기타 환경 변화에 의해서 미세 크랙이 칩의 불량을 일으킬 정도의 크랙으로 발전할 수 있다. 따라서, 반도체 칩(100)은 반도체 칩(100)의 출하 이후에는 내부 구성을 통해 칩 가드링 영역(120)에 크랙이 있는지 검출할 수 있다.

이와 같이, 본 발명의 실시예에 따르면, 반도체 칩(100)은 반도체 칩(100)의 출하 이전 뿐만 아니라 출하 이후에도 칩 가드링 영역(120)의 크랙 유무를 검출할 수 있는 구성을 포함한다. 반도체 칩(100)이 출하된 이후에 크랙 검출 테스트를 본 발명의 실시예에서는 칩 내부 테스트 모드라고 호칭하고, 칩 내부 테스트 모드를 위한 크랙 검출부(170)가 칩 영역(110)에 배치된다.

이러한 반도체 칩(100)의 구성에 대해 설명하면 다음과 같다.

칩 영역(110)에는 기능 로직 #1(130), 기능 로직 #2(140), GPIO(general-purpose input/output)(150a, 150b), 모드 선택부(160), 크랙 검출부(170), 핀다중화부(IOMUX)(180), 사용자 입력부(190)가 배치될 수 있다. 여기서, GPIO는 입력 포트(150a)와 출력 포트(150b)를 포함한다.

이때, 칩 영역(110)에는 칩 가드링 영역(120)의 크랙 여부를 검출하기 위한 크랙 검출부(170)가 배치되어 있다.

입력 포트(150a)는 'N00' 연결선을 통해 외부 장치(200)와 연결될 수 있다. 입력 포트(150a)는 'N01' 연결선을 통해 핀다중화부(IOMUX)(180)와 연결되어 있다.

출력 포트(150b)는 'N04' 연결선을 통해 핀다중화부(IOMUX)(180)와 연결되고, 'N05' 연결선을 통해 외부 장치(200)와 연결될 수 있다.

여기서, 외부 장치(200)는 칩 출하전 칩 가드링 영역(120)의 크랙 유무를 검출하기 위한 외부의 크랙 테스트 장치일 수 있다. 또한, 외부 장치(200)는 기능 로직들(130, 140)과 연동하여 동작하기 위한 외부의 하드웨어 장치, 예컨대, 디스플레이 장치, 모바일 장치 등일 수 있다. 외부 장치(200)는 크랙 테스트 장비이거나 다른 장비일 수 있으며, 반도체 칩(100)의 외부 장치로 통칭하기로 한다.

칩 가드링 영역(120)에는 'N16' 도전 배선이 배치되어 있다. 핀다중화부(IOMUX)(180)는 'N02' 연결선 및 'N03' 연결선을 통해 'N16' 도전 배선과 연결되어 있다. 이때, 'N02' 연결선은 핀다중화부(IOMUX)(180)로부터 출력되는 신호를 'N16' 도전 배선으로 출력하는 역할을 한다. 'N03' 연결선은 'N16' 도전 배선으로부터 유입되는 신호를 핀다중화부(IOMUX)(180)로 출력하는 역할을 한다.

크랙 검출부(170)는 반도체 칩(100)의 출하 이후, 진행성 크랙을 검출하기 위한 장치로서, CPU(Central processing unit), MPU(Micro Processor Unit), MCU(microcontroller unit) 등과 같은 레지스터를 구비한 프로세서일 수 있다.

크랙 검출부(170)는 'N06' 연결선 및 'N07' 연결선을 통해 핀다중화부(IOMUX)(180)와 연결되어 있다. 이때, 'N06' 연결선은 크랙 검출부(170)가 출력하는 신호를 핀다중화부(IOMUX)(180)로 출력한다. 'N07' 연결선은 핀다중화부(IOMUX)(180)가 출력하는 신호를 크랙 검출부(170)로 출력한다.

기능 로직 #1(130)은 'N08' 연결선 및 'N09' 연결선을 통해 핀다중화부(IOMUX)(180)와 연결되어 있다. 이때, 'N08' 연결선은 핀다중화부(IOMUX)(180)로부터 출력되는 신호를 기능 로직 #1(130)으로 출력하는 역할을 한다. 'N09' 연결선은 기능 로직 #1(130)으로부터 출력되는 신호를 핀다중화부(IOMUX)(180)로 출력하는 역할을 한다.

기능 로직 #2(140)는 'N10' 연결선 및 'N11' 연결선을 통해 핀다중화부(IOMUX)(180)와 연결되어 있다. 이때, 'N10' 연결선은 핀다중화부(IOMUX)(180)로부터 출력되는 신호를 기능 로직 #2(140)로 출력하는 역할을 한다. 'N10' 연결선은 기능 로직 #2(140)로부터 출력되는 신호를 핀다중화부(IOMUX)(180)로 출력하는 역할을 한다.

모드 선택부(160)는 칩 출하전 외부의 테스트 장치와 연동하여 칩 가드링 영역(120)의 크랙 발생 유무를 검출하는 테스트 모드(Chip Crack Detection External Test Mode, 이하, '칩 외부 테스트 모드'로 통칭함), 칩 출하 이후 크랙 검출부(170)를 통한 칩 가드링 영역(120)의 크랙 발생 여부를 검출하는 테스트 모드(Chip Crack Detection Internal Test Mode, 이하, '칩 내부 테스트 모드'로 통칭함) 및 기능 로직들(130, 140)의 동작 모드인 기능 로직 모드 중에서 하나의 모드를 세팅하기 위한 로직 블록(Logic Block)이다. 모드 선택부(160)는 칩 외부 테스트 모드, 칩 내부 테스트 모드 및 기능 로직 모드 중에서 하나의 모드로 세팅하는 모드 선택 신호를 핀다중화부(IOMUX)(180)로 출력한다.

모드 선택부(160)는 'N12' 연결선, 'N13' 연결선, 'N14' 연결선, 'N15' 연결선을 통해 핀다중화부(IOMUX)(180)와 연결되어 있다. 각 연결선들은 모드들 중에서 하나의 모드와 매핑되어 있다. 모드 선택부(160)는 선택한 모드에 매핑되는 연결선으로 '1'값을 출력하고, 나머지 연결선들에는 '0'값을 출력할 수 있다.

'N12' 연결선은 기능 로직 #1 모드를 선택하는 신호를 출력할 수 있다. 'N13' 연결선은 기능 로직 #2 모드를 선택하는 신호를 출력할 수 있다. 'N14' 연결선은 칩 외부 테스트 모드를 선택하는 신호를 출력할 수 있다. 'N15' 연결선은 칩 내부 테스트 모드를 선택하는 신호를 출력할 수 있다.

모드 선택부(160)가 출력하는 모드 선택 신호는 핀다중화부(IOMUX)(180)와 연결선들 간의 연결을 온 또는 오프시키는 스위칭 신호라 할 수 있다.

모드 선택부(160)는 CPU(Central Processing Unit) 이거나 또는 CPU 내에 탑재될 수 있다.

한 실시예에 따르면, 모드 선택부(160)는 자체 설정에 따라 모드 선택 신호를 구별하여 출력할 수 있다. 다른 실시예에 따르면, 모드 선택부(160)는 사용자 입력부(190)와 연결되고, 사용자 입력부(190)로부터 입력 받은 제어 명령에 따른 모드 선택 신호를 출력할 수 있다. 제어 명령은 'N12' 연결선, 'N13' 연결선, 'N14' 연결선, 'N15' 연결선 각각을 통해 구별된 모드 선택 신호를 출력하도록 할 수 있다. 예를 들어, 제어 명령이 '00'이면, 모드 선택부(160)는 'N12=1, N13=0, N14=0, N15=0'을 출력할 수 있다. 제어 명령이 '01'이면, 모드 선택부(160)는 'N12=0, N13=1, N14=0, N15=0'을 출력할 수 있다. 제어 명령이 '10'이면, 모드 선택부(160)는 'N12=0, N13=0, N14=1, N15=0'을 출력할 수 있다. 제어 명령이 '11'이면, 모드 선택부(160)는 'N12=0, N13=0, N14=0, N15=1'을 출력할 수 있다.

사용자 입력부(190)는 모드 별로 구비된 스위치 장치일 수도 있고, 모드 별로 구분된 버튼들이 구비된 장치일 수도 있으나, 사용자 입력부(190)의 형태는 특정 형태로 제한되지 않는다.

이제, 모드 선택부(160)가 출력하는 모드 선택 신호에 따른 반도체 칩(100)의 모드 별 동작에 대해 도 2 ~ 도 7을 참고하여 설명하기로 한다.

이때, 도 2 ~ 도 7에서 반도체 칩(100)의 구성은 도 1에서 설명한 바와 동일하므로, 각 구성 요소에 대한 동일한 설명은 생략한다. 다만, 연결선들은 모드 별 핀다중화부(IOMUX)(180)의 동작에 따라 연결 온(On) 또는 연결 오프(Off)되므로, 연결선들의 연결 온과 연결 오프는 선의 굵기, 명암을 달리하여 표시하였다.

또한, 모드 선택 신호를 사용자 입력부(190)의 제어 명령에 따라 출력되는 경우로 설명하나, 이러한 구성으로 국한되는 것은 아니다.

먼저, 도 2는 실시예에 따른 크랙 검출을 위한 칩 외부 테스트 모드에서 테스트 신호의 흐름을 나타내고, 도 3은 실시예에 따른 크랙 검출을 위한 칩 외부 테스트 모드의 동작을 설명하는 순서도이다.

도 2를 참조하면, 사용자 입력부(190)부터 칩 외부 테스트 모드 제어 명령이 수신되면, 모드 선택부(160)는 핀다중화부(IOMUX)(180)와 연결된 연결선들(N12, N13, N14, N15)을 통해 칩 외부 테스트 모드를 선택하는 신호, 즉, ' N12=0', 'N13=0', 'N14=1', 'N15=0'을 핀다중화부(IOMUX)(180)로 출력한다.

핀다중화부(IOMUX)(180)는 모드 선택부(160)와 연결된 연결선들(N12, N13, N14, N15)을 통해 각각 '0', '0', '1', '0'이라는 모드 선택 신호가 입력되면, 'N01' 연결선을 'N02' 연결선과 연결시키고, 'N03' 연결선을 'N04' 연결선과 연결시킴으로써, GPIO(150a, 150b)가 외부 장치(크랙 테스트 장치)(200)와 연결되도록 한다. 이렇게 하면, 반도체 칩(100)은 칩 외부 테스트 모드로 동작하게 된다. 즉, 외부 장치(크랙 테스트 장치)(200)가 크랙 검출을 위한 테스트 신호를 'N00' 연결선으로 출력하면, 이 테스트 신호는 'N00' 연결선 → 입력 포트(150a) → 'N01' 연결선 → 핀다중화부(IOMUX)(180) → 'N02' 연결선 → 'N16' 도전 배선 → 'N03' 연결선 → 핀다중화부(IOMUX)(180) → 'N04' 연결선 → 출력 포트(150b) → 'N05' 연결선으로 이루어진 순차적인 경로를 거쳐, 외부 장치(크랙 테스트 장치)(200)로 전달된다.

외부 장치(크랙 테스트 장치)(200)는 'N00' 연결선으로 출력한 테스트 신호와 'N05' 연결선을 통해 입력 받은 테스트 신호를 비교하여 정해진 기준에 따라 칩 가드링 영역(120)의 크랙 발생 유무를 판단할 수 있다. 예를 들어, 외부 장치(크랙 테스트 장치)(200)는 CDC(Chipping Detect Circuit)를 포함할 수 있다. CDC는 정해진 기준에 따라 칩 가드링 영역(120)의 크랙 발생 유무를 판단할 수 있다.

이때, 정해진 기준은 'N00' 연결선으로 출력한 테스트 신호가 일정한 시간 안에 'N05' 연결선을 통해 입력되는지 여부일 수 있다. 즉, 'N00' 연결선으로 출력한 테스트 신호가 일정한 시간 안에 'N05' 연결선을 통해 입력되면, 크랙이 발생하지 않은 경우, 즉, 테스트 통과(Pass)로 판단될 수 있다. 반면, 'N00' 연결선으로 출력한 테스트 신호가 일정한 시간 안에 'N05' 연결선을 통해 입력되지 않으면, 테스트 실패(Fail), 즉, 크랙 발생으로 판단될 수 있다.

또한, 정해진 기준은 'N00' 연결선으로 출력한 테스트 신호와 'N05' 연결선을 통해 입력 받은 테스트 신호의 일치 유무 또는 정해진 기준에 따른 입력값 변화 유무일 수 있다. 즉, 'N00' 연결선으로 출력한 테스트 신호와 'N05' 연결선을 통해 입력 받은 테스트 신호가 일치하거나 또는 정해진 기준에 따른 입력값 변화를 충족하면, 크랙이 발생하지 않은 경우, 즉, 테스트 통과(Pass)로 판단될 수 있다. 반면, 'N00' 연결선으로 출력한 테스트 신호와 'N05' 연결선을 통해 입력 받은 테스트 신호가 불일치하거나 또는 정해진 기준에 따른 입력값 변화를 충족하지 않으면, 테스트 실패(Fail), 즉, 크랙 발생으로 판단될 수 있다.

이상 설명한 정해진 기준은 하나의 예시로서, 이외에도 다양한 기준에 따라 크랙 발생 유무가 판단될 수 있다.

이때, 테스트 신호는 '0' 또는 '1'을 나타내는 디지털 데이터일 수 있다. 칩 외부 테스트 모드로 동작하는 과정에 대해 설명하면, 도 3과 같다.

도 3을 참조하면, 모드 선택부(160)는 각 연결선들(N12, N13, N14, N15)에 칩 외부 테스트 모드를 위한 값을 설정하는 칩 외부 테스트 모드를 세팅(S101)하고, 칩 외부 테스트 모드를 선택하는 신호(N12, N13, N14, N15=0, 0, 1, 0)를 핀다중화부(IOMUX)(180)로 출력한다(S102).

핀다중화부(IOMUX)(180)는 도 2에서 설명한 바와 같이, 칩 외부 테스트를 위한 연결선을 스위칭한다(S103).

외부 장치(크랙 테스트 장치)(200)는 크랙 검출을 테스트하기 위한 테스트 신호를 핀다중화부(IOMUX)(180)로 출력한다(S104).

외부 장치(크랙 테스트 장치)(200)는 핀다중화부(IOMUX)(180)로부터 테스트 신호를 입력받는다(S105).

외부 장치(크랙 테스트 장치)(200)는 S105에서 입력받은 테스트 신호를 S104에서 출력한 테스트 신호와 비교하여 칩 가드링 영역(120)에서 크랙이 발생하였는지 유무를 검출한다(S106).

구체적으로, 크랙 테스트 장치(200)가 테스트 신호를 'N00' 연결선을 통해 입력 포트(150a)로 출력한다. 입력 포트(150a)는 'N01' 연결선을 통해 핀다중화부(IOMUX)(180)로 테스트 신호를 출력한다(S104).

S104에서 입력된 테스트 데이터는 핀다중화부(IOMUX)(180)에 의해 'N01' 연결선과 연결된 'N02' 연결선을 통해 칩 가드링 영역(120)의 도전 배선(N16)으로 출력된다. 도전 배선(N16)으로 출력된 테스트 신호는 칩 가드링 영역(120)에서 라우팅되어 'N03' 연결선을 통해 핀다중화부(IOMUX)(180)로 입력된다. 핀다중화부(IOMUX)(180)는 'N03' 연결선을 통해 입력된 테스트 신호를 'N03' 연결선과 연결된 'N04' 연결선을 통해 출력 포트(150b)로 출력한다. 출력 포트(150b)는 'N04' 연결선을 통해 핀다중화부(IOMUX)(180)로부터 입력받은 테스트 신호를 'N05' 연결선을 통해 외부 장치(크랙 테스트 장치)(200)로 출력(S105)한다.

외부 장치(크랙 테스트 장치)(200)는 'N00' 연결선으로 출력한 테스트 신호와 'N05' 연결선을 통해 입력받은 테스트 신호를 비교하여, 크랙 발생 유무를 결정할 수 있다(S106).

칩 가드링 영역(120)의 도전 배선(N16)이 크랙에 의해 끊어진 경우, 'N05' 연결선을 통해 입력 받은 테스트 신호는 'N00' 연결선을 통해 출력한 테스트와 일치하지 않거나 정해진 기준에 의해 입력값 변화가 나타나지 않게 되거나 혹은 정해진 시간 내에 수신되지 않게 된다.

S106에서, 외부 장치(크랙 테스트 장치)(200)는 'N00' 연결선으로 출력한 테스트 신호와 'N05' 연결선을 통해 입력 받은 테스트 신호가 일치하거나 또는 'N05' 연결선을 통해 테스트 신호가 일정한 시간내에 수신되면, 테스트 통과(Pass)로 판단할 수 있다.

S106에서, 외부 장치(크랙 테스트 장치)(200)는 'N00' 연결선으로 출력한 테스트 신호와 'N05' 연결선을 통해 입력 받은 테스트 신호가 불일치하거나 또는 'N05' 연결선을 통해 테스트 신호가 일정한 시간내에 수신되지 않으면, 테스트 실패(Fail), 즉, 크랙 발생으로 판단할 수 있다(S106).

칩 가드링 영역(120)의 도전 배선(N16)이 크랙에 의해 끊어진 경우, 'N05' 연결선을 통해 입력 받은 테스트 신호는 'N00' 연결선을 통해 출력한 테스트 신호와 일치하지 않거나 정해진 기준에 의해 입력값 변화가 나타나지 않게 된다. 혹은, 테스트 신호가 일정한 시간 내에 수신되지 않게 된다. 이런 경우, 테스트 실패(Fail), 즉, 크랙 발생으로 결정할 수 있다(S106).

이때, 외부 장치(크랙 테스트 장치)(200)는 테스트 신호를 '0'과 '1'로 각각 다르게 설정하여 복수회의 크랙 테스트를 실행할 수 있다.

이상 설명한 칩 외부 테스트 모드는, 반도체 칩(100)을 출하하기 전에 진행되는 칩 크랙 발생 여부 테스트이다.

반도체 칩(100)을 출하한 이후에는 도 4 및 도 5와 같이, 기능 로직 모드로 동작할 수 있다.

도 4는 한 실시예에 따른 기능 로직 모드에서 데이터 신호의 흐름을 나타내고, 도 5는 다른 실시예에 따른 기능 로직 모드에서 데이터 신호의 흐름을 나타낸다.

도 4를 참조하면, 사용자 입력부(190)로부터 기능 로직 #1 모드 제어 명령이 수신되면, 모드 선택부(160)는 핀다중화부(IOMUX)(180)와 연결된 연결선들(N12, N13, N14, N15)을 통해 기능 로직 #1 모드를 선택하는 신호, 즉, 'N12=1', 'N13=0', 'N14=0', 'N15=0'을 핀다중화부(IOMUX)(180)로 출력한다.

핀다중화부(IOMUX)(180)는 모드 선택부(160)와 연결된 연결선들(N12, N13, N14, N15)을 통해 각각 '1', '0', '0', '0'이라는 모드 선택 신호가 입력되면, 'N01' 연결선을 'N08' 연결선과 연결시키고, 'N09' 연결선을 'N04' 연결선과 연결시킴으로써, GPIO(150a, 150b)가 기능 로직 #1(130)과 연결되도록 한다. 이렇게 하면, 반도체 칩(100)은 기능 로직 #1 모드로 동작하게 된다. 따라서, GPIO(150a, 150b)와 'N00' 연결선 및 'N05' 연결선을 통해 연결된 외부 장치(200)는 기능 로직 #1(130)과 연결되어 동작할 수 있게 된다. 즉, 외부 장치(200)가 출력하는 데이터는 'N00' 연결선 → '입력 포트(150a)' → 'N01 연결선' → '핀다중화부(IOMUX)(180)' → 'N08 연결선'으로 이루어진 순차적인 경로를 통해 기능 로직 #1(130)으로 전달된다. 또한, 기능 로직 #1(130)이 출력하는 데이터는 'N09 연결선' → '핀다중화부(IOMUX)(180)' → 'N04 연결선' → '출력 포트(150b)' → 'N05 연결선'으로 이루어진 순차적인 경로를 통해 외부 장치(200)로 전달된다.

도 5를 참조하면, 사용자 입력부(190)로부터 기능 로직 #2 모드 제어 명령이 수신되면, 모드 선택부(160)는 핀다중화부(IOMUX)(180)와 연결된 연결선들(N12, N13, N14, N15)을 통해 기능 로직 #2 모드를 선택하는 신호, 즉, 'N12=0', 'N13=1', 'N14=0', 'N15=0'을 핀다중화부(IOMUX)(180)로 출력한다.

핀다중화부(IOMUX)(180)는 모드 선택부(160)와 연결된 연결선들(N12, N13, N14, N15)을 통해 각각 '0', '1', '0', '0'이라는 모드 선택 신호가 입력되면, 'N01' 연결선을 'N10' 연결선과 연결시키고, 'N11' 연결선을 'N04' 연결선과 연결시킴으로써, GPIO(150a, 150b)가 기능 로직 #2(140)와 연결되도록 한다. 이렇게 하면, 반도체 칩(100)은 기능 로직 #2 모드로 동작하게 된다. 따라서, GPIO(150a, 150b)와 'N00' 연결선 및 'N05' 연결선을 통해 연결된 외부 장치(200)는 기능 로직 #2(140)과 연결되어 동작할 수 있게 된다. 즉, 외부 장치(200)가 출력하는 데이터는 'N00' 연결선 → '입력 포트(150a)' → 'N01 연결선' → '핀다중화부(IOMUX)(180)' → 'N10 연결선'으로 이루어진 순차적인 경로를 통해 기능 로직 #2(140)로 전달된다. 또한, 기능 로직 #2(140)가 출력하는 데이터는 'N11 연결선' → '핀다중화부(IOMUX)(180)' → 'N04 연결선' → '출력 포트(150b)' → 'N05 연결선'으로 이루어진 순차적인 경로를 통해 외부 장치(200)로 전달된다.

도 6은 실시예에 따른 크랙 검출을 위한 칩 내부 테스트 모드에서 테스트 신호의 흐름을 나타내고, 도 7은 실시예에 따른 크랙 검출을 위한 칩 내부 테스트 모드의 동작을 설명하는 순서도이다.

도 6을 참조하면, 사용자 입력부(190)로부터 칩 내부 테스트 모드 제어 명령이 수신되면, 모드 선택부(160)는 핀다중화부(IOMUX)(180)와 연결된 연결선들(N12, N13, N14, N15)을 통해 칩 내부 테스트 모드를 선택하는 신호, 즉, 'N12=0', 'N13=0', 'N14=0', 'N15=1'을 핀다중화부(IOMUX)(180)로 출력한다.

핀다중화부(IOMUX)(180)는 모드 선택부(160)와 연결된 연결선들(N12, N13, N14, N15)을 통해 각각 '0', '0', '0', '1'이라는 모드 선택 신호가 입력되면, 크랙 검출부(170)와 연결된 'N06' 연결선을 'N02' 연결선과 연결시키고, 'N07' 연결선을 'N03' 연결선과 연결시킴으로써, 크랙 검출부(170)를 칩 가드링 영역(120)의 도전 배선(N16)과 연결되도록 한다. 이렇게 하면, 반도체 칩(100)은 칩 내부 테스트 모드로 동작하게 된다. 즉, 크랙 검출부(170)가 크랙 검출을 위한 테스트 신호를 'N06' 연결선으로 출력하면, 이 테스트 신호는 'N06' 연결선 → 핀다중화부(IOMUX)(180) → 'N02' 연결선 → 'N16' 도전 배선 → 'N03' 연결선 → 핀다중화부(IOMUX)(180) → 'N07' 연결선으로 이루어진 순차적인 경로를 거쳐, 크랙 검출부(170)로 전달된다.

크랙 검출부(170)는 'N06' 연결선으로 출력한 테스트 신호와 'N07' 연결선을 통해 입력 받은 테스트 신호를 비교하여 칩 가드링 영역(120)의 크랙 발생 유무를 판단할 수 있다. 이때, 테스트 신호는 '0' 또는 '1'을 나타내는 디지털 데이터일 수 있다.

칩 내부 테스트 모드로 동작하는 과정에 대해 설명하면, 도 7과 같다.

도 7을 참조하면, 모드 선택부(160)는 각 연결선들(N12, N13, N14, N15)에 칩 내부 테스트 모드를 위한 값을 설정하는 칩 내부 테스트 모드를 세팅(S201)하고, 칩 내부 테스트 모드를 선택하는 신호('N12=0', 'N13=0', 'N14=0', 'N15=1')를 핀다중화부(IOMUX)(180)로 출력한다(S202).

핀다중화부(IOMUX)(180)는 도 6에서 설명한 바와 같이, 칩 내부 테스트를 위한 연결선을 스위칭한다(S203).

크랙 검출부(170)는 크랙 검출을 테스트하기 위한 테스트 신호를 핀다중화부(IOMUX)(180)로 출력한다(S204).

크랙 검출부(170)는 핀다중화부(IOMUX)(180)로부터 테스트 신호를 입력받는다(S205).

크랙 검출부(170)는 S205에서 입력받은 테스트 신호를 S204에서 출력한 테스트 신호와 비교하여 칩 가드링 영역(120)에서 크랙이 발생하였는지 유무를 검출한다(S206).

구체적으로, 크랙 검출부(170)가 테스트 신호를 'N06' 연결선을 통해 핀다중화부(IOMUX)(180)로 출력한다(S204).

S204에서 입력된 테스트 신호는 핀다중화부(IOMUX)(180)에 의해 'N06' 연결선과 연결된 'N02' 연결선을 통해 칩 가드링 영역(120)의 도전 배선(N16)으로 출력된다. 도전 배선(N16)으로 출력된 테스트 신호는 칩 가드링 영역(120)에서 라우팅되어 'N03' 연결선을 통해 핀다중화부(IOMUX)(180)로 입력된다. 핀다중화부(IOMUX)(180)는 'N03' 연결선을 통해 입력된 테스트 데이터를 'N03' 연결선과 연결된 'N07' 연결선을 통해 크랙 검출부(170)로 출력(S205)한다.

이와 같이, 크랙 검출부(170)가 출력하는 테스트 신호는 'N06' 연결선 → 핀다중화부(IOMUX)(180) → 'N02' 연결선 → 칩 가드링 영역(120)의 도전 배선(N16) → 'N03' 연결선 → 핀다중화부(IOMUX)(180) → 'N07' 연결선을 통해 순차적으로 전달되어, 다시 크랙 검출부(170)로 전달(S205)된다.

이때, 도 2 및 도 3에서와 마찬가지로, 테스트 신호는 '0' 또는 '1'일 수 있다.

크랙 검출부(170)는 'N06' 연결선으로 출력한 테스트 신호와 'N07' 연결선을 통해 입력 받은 테스트 신호를 비교하여, 'N06' 연결선으로 출력한 테스트 신호와 'N07' 연결선을 통해 입력 받은 테스트 신호의 일치 유무, 또는 정해진 기준에 따른 입력값 변화 유무, 또는 'N07' 연결선을 통해 테스트 신호가 일정한 시간 내에 수신되는지 여부에 따라 크랙 발생 여부를 결정할 수 있다(S206). 여기서, S206은 도 3에서 설명한 S106과 동일한 기준을 사용하여 크랙 발생 여부를 결정할 수 있다.

이때, 크랙 검출부(170)는 테스트 신호를 '0'과 '1'로 각각 다르게 설정하여 복수회의 크랙 테스트를 실행할 수 있다.

이와 같이, 반도체 칩(100)이 출하되어 기능 로직이 구현되는 경우에도, 필요에 따라 진행성으로 발생하는 여러 불량 중에 칩 가드링 영역(120)에서 발생한 크랙 유무를 검출하여 크랙에 의한 불량인지를 판단할 수 있다.

한편, 도 1 ~ 도 7에서 설명한 복수의 모드, 즉, 칩 외부 테스트 모드, 기능 로직 모드, 칩 내부 테스트 모드 중에서 하나의 모드로 동작하기 위한 스위칭 기능을 구현하는 핀다중화부(IOMUX)(180)는 다음과 같이 구성될 수 있다.

도 8은 실시예에 따른 핀다중화부(IOMUX)(180)의 내부 구조도이고, 도 9는 실시예에 따른 2×1 멀티플렉서(MUX)의 동작을 설명하고, 도 10은 실시예에 따른 4×1 멀티플렉서(MUX)의 동작을 설명하고, 도 11은 실시예에 따른 칩 외부 테스트 모드에서 핀다중화부(IOMUX)(180)의 스위칭 동작을 설명하고, 도 12는 한 실시예에 따른 기능 로직 모드에서 핀다중화부(IOMUX)(180)의 스위칭 동작을 설명하고, 도 13은 다른 실시예에 따른 기능 로직 모드에서 핀다중화부(IOMUX)(180)의 스위칭 동작을 설명하고, 도 14는 실시예에 따른 칩 내부 테스트 모드에서 핀다중화부(IOMUX)(180)의 스위칭 동작을 설명한다.

도 8을 참조하면, 핀다중화부(IOMUX)(180)는 5개의 멀티플렉서(MUX), 즉, M0(181), M1(182), M2(183), M3(184), M4(185)를 포함한다.

M0(181), M1(182)는 도 10과 같은 4×1 멀티플렉서(MUX)이고, M2(183), M3(184), M4(185)는 도 9와 같은 2×1 멀티플렉서(MUX)이다.

도 9를 참조하면, 2×1 멀티플렉서(MUX)는 하나의 선택 신호(Selection Signal), 2개의 입력 신호(Input Signal) 및 1개의 출력 신호(Output Signal)로 구성된다.

도 9의 (A)를 참조하면, 2×1 멀티플렉서(MUX)는 S 라인의 선택 신호가 '0'이면, A 라인의 입력 신호를 출력 신호로 결정한다.

도 9의 (B)를 참조하면, 2×1 멀티플렉서(MUX)는 S 라인의 선택 신호가 '1'이면, B 라인의 입력 신호를 출력 신호로 결정한다.

도 10을 참조하면, 4×1 멀티플렉서(MUX)는 4개의 선택 신호(Selection Signal), 4개의 입력 신호(Input Signal) 및 1개의 출력 신호(Output Signal)로 구성된다.

도 10의 (A)를 참조하면, 4×1 멀티플렉서(MUX)는 S0 라인의 선택 신호가 '1'이고, S1, S2, S3 라인의 선택 신호가 모두 '0'이면, A 라인의 입력 신호를 출력 신호로 결정한다.

도 10의 (B)를 참조하면, 4×1 멀티플렉서(MUX)는 S1 라인의 선택 신호가 '1'이고, S0, S2, S3 라인의 선택 신호가 모두 '0'이면, B 라인의 입력 신호를 출력 신호로 결정한다.

도 10의 (C)를 참조하면, 4×1 멀티플렉서(MUX)는 S2 라인의 선택 신호가 '1'이고, S0, S1, S3 라인의 선택 신호가 모두 '0'이면, C 라인의 입력 신호를 출력 신호로 결정한다.

도 10의 (D)를 참조하면, 4×1 멀티플렉서(MUX)는 S3 라인의 선택 신호가 '1'이고, S0, S1, S2 라인의 선택 신호가 모두 '0'이면, D 라인의 입력 신호를 출력 신호로 결정한다.

다시, 도 8을 참조하면, 'N01' 연결선과 연결된 입력 라인은 M0(181)의 C 라인, M3(184)의 B 라인, M4(185)의 B 라인과 연결된다.

'N02' 연결선은 M0(181)의 출력 라인(O)과 연결되어 있다.

'N03' 연결선은 M1(182)의 C 라인 및 M2(183)의 B 라인과 연결된다.

'N04' 연결선은 M1(182)의 출력 라인(O)과 연결되어 있다.

'N06' 연결선은 M0(181)의 D 라인과 연결된다.

'N07' 연결선은 M2(183)의 출력 라인(O)과 연결된다.

'N08' 연결선은 M3(184)의 출력 라인(O)과 연결된다.

'N09' 연결선은 M1(182)의 A 라인과 연결된다.

'N10' 연결선은 M4(185)의 출력 라인(O)과 연결된다.

'N11' 연결선은 M1(182)의 B 라인과 연결된다.

'N12' 연결선은 MO(181)의 S0 라인, M1(182)의 S0 라인, M3(184)의 S 라인으로 입력된다.

'N13' 연결선은 MO(181)의 S1 라인, M1(182)의 S1 라인, M4(185)의 S 라인으로 입력된다.

'N14' 연결선은 MO(181)의 S2 라인, M1(182)의 S2 라인으로 입력된다.

'N15' 연결선은 MO(181)의 S3 라인, M1(182)의 S3 라인 및 M2(183)의 S 라인으로 입력된다.

M0(181)은 A 라인, B 라인, C 라인 및 D 라인으로 구성된 4개의 입력 라인과 1개의 출력 라인(O)을 포함하고, S0 라인, S1 라인, S2 라인 및 S3 라인을 통해 모드 선택부(160)로부터 모드 선택 신호가 입력된다. 이때, A 라인 및 B 라인은 그라운드(Ground, GND) 단자(VSS)와 연결되어 있다. C 라인은 'N01' 연결선과 연결된다. D 라인은 'N06' 연결선과 연결된다. 출력 라인(O)은 'N02' 연결선과 연결된다. A 라인 및 B 라인이 선택될 경우, 출력 라인(O)은 그라운드 신호를 출력한다. 따라서, 'N02' 연결선은 고정된 그라운드 신호를 출력하는 상태에 있다.

M1(182)은 A 라인, B 라인, C 라인 및 D 라인으로 구성된 4개의 입력 라인과 1개의 출력 라인(O)을 포함하고, S0 라인, S1 라인, S2 라인 및 S3 라인을 통해 모드 선택부(160)로부터 모드 선택 신호가 입력된다. 이때, A 라인은 'N09' 연결선과 연결된다. B 라인은 'N11' 연결선과 연결된다. C 라인은 'N03' 연결선과 연결된다. D 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있다. 출력 라인(O)은 'N04' 연결선과 연결된다. D 라인이 선택될 경우, 출력 라인(O)은 그라운드 신호를 출력한다. 따라서, 'N04' 연결선은 고정된 그라운드 신호를 출력하는 상태에 있다.

M2(183)는 A 라인 및 B 라인으로 구성된 2개의 입력 라인과 1개의 출력 라인(O)을 포함하고, S 라인을 통해 모드 선택부(160)로부터 모드 선택 신호가 입력된다. 이때, A 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있다. B 라인은 'N03' 연결선과 연결된다. 출력 라인(O)은 'N07' 연결선과 연결된다. A 라인 이 선택될 경우, 출력 라인(O)은 그라운드 신호를 출력한다. 따라서, 'N07' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

M3(184)는 A 라인 및 B 라인으로 구성된 2개의 입력 라인과 1개의 출력 라인(O)을 포함하고, S 라인을 통해 모드 선택부(160)로부터 모드 선택 신호가 입력된다. 이때, A 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있다. B 라인은 'N01' 연결선과 연결된다. 출력 라인(O)은 'N08' 연결선과 연결된다. A 라인 이 선택될 경우, 출력 라인(O)은 그라운드 신호를 출력한다. 따라서, 'N08' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

M4(185)는 A 라인 및 B 라인으로 구성된 2개의 입력 라인과 1개의 출력 라인(O)을 포함하고, S 라인을 통해 모드 선택부(160)로부터 모드 선택 신호가 입력된다. 이때, A 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있다. B 라인은 'N01' 연결선과 연결된다. 출력 라인(O)은 'N10' 연결선과 연결된다. A 라인 이 선택될 경우, 출력 라인(O)은 그라운드 신호를 출력하므로, 'N10' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

이제, 각 모드 별로 핀다중화부(IOMUX)(180)의 동작을 설명하면 다음과 같다.

도 11을 참조하면, 모드 선택부(160)가 칩 외부 테스트 모드를 선택하는 신호, 즉, 'N12' 연결선으로 '0', 'N13' 연결선으로 '0', 'N14' 연결선으로 '1', 'N15' 연결선으로 '0'을 출력한다.

'N12' 연결선은 M3(184)의 S 라인과 연결되므로, M3(184)의 S 라인으로 '0'이 입력된다. 따라서, M3(184)는 A 라인의 입력 신호를 출력하나, A 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있으므로, M3(184)는 그라운드 신호를 출력한다. 따라서, M3(184)와 연결된 'N08' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

'N13' 연결선은 M4(185)의 S 라인과 연결되므로, M4(185)의 S 라인으로 '0'이 입력된다. 따라서, M4(185)는 A 라인의 입력 신호를 출력하나, A 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있으므로, M4(185)는 그라운드 신호를 출력한다. 따라서, M4(185)와 연결된 'N10' 연결선은 연결 오프 상태가 된다.

'N15' 연결선은 M2(183)의 S 라인과 연결되므로, M2(183)의 S 라인으로 '0'이 입력된다. 따라서, M2(183)는 A 라인의 입력 신호를 출력하나, A 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있으므로, M2(183)는 그라운드 신호를 출력한다. 따라서, M2(183)와 연결된 'N07' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

M0(181)는 S0 라인에 'N12' 연결선을 통해 '0'이 입력되고, S1 라인에 'N13' 연결선을 통해 '0'이 입력되고, S2 라인에 'N14' 연결선을 통해 '1'이 입력되고, S3 라인에 'N15' 연결선을 통해 '0'이 입력되므로, C 라인의 입력 신호를 출력한다. 이때, C 라인은 'N01' 연결선과 연결되고, 출력 라인은 'N02' 연결선과 연결되어 있다. 따라서, 'N01' 연결선을 통해 핀다중화부(IOMUX)(180)로 입력된 신호는 M0(181)의 C 라인으로 입력된 후, 출력 신호로 결정되어 'N02' 연결선으로 출력된다.

또한, M0(181)의 D 라인은 'N06' 연결선과 연결되나 이는 출력 신호로 결정되지 않으므로, 'N06' 연결선은 연결 오프 상태가 된다.

또한, M0(181)의 A 라인 및 B 라인은 그라운드(Ground) 단자(VSS)와 연결되어 있다.

M1(182)은 S0 라인에 'N12' 연결선을 통해 '0'이 입력되고, S1 라인에 'N13' 연결선을 통해 '0'이 입력되고, S2 라인에 'N14' 연결선을 통해 '1'이 입력되고, S3 라인에 'N15' 연결선을 통해 '0'이 입력되므로, C 라인의 입력 신호를 출력한다. 이때, C 라인은 'N03' 연결선과 연결되고, 출력 라인은 'N04' 연결선과 연결되어 있다. 따라서, 'N03' 연결선을 통해 핀다중화부(IOMUX)(180)로 입력된 신호는 M1(182)의 C 라인으로 입력된 후, 출력 신호로 결정되어 'N04' 연결선으로 출력된다. 또한, M1(182)의 A 라인은 'N09' 연결선과 연결되나 이는 출력 신호로 결정되지 않으므로, 'N09' 연결선은 연결 오프 상태가 된다. 또한, M1(182)의 B 라인은 'N11' 연결선과 연결되나 이는 출력 신호로 결정되지 않으므로, 'N11' 연결선은 연결 오프 상태가 된다.

도 12를 참조하면, 모드 선택부(160)가 기능 로직 #1 모드를 선택하는 신호, 즉, 'N12' 연결선으로 '1', 'N13' 연결선으로 '0', 'N14' 연결선으로 '0', 'N15' 연결선으로 '0'을 출력한다.

'N12' 연결선과 연결된 M3(184)의 S 라인으로 '1'이 입력되면, M3(184)는 B 라인의 입력 신호를 출력한다. 이때, B 라인은 'N01' 연결선과 연결되므로, M3(184)는 'N01' 연결선을 통해 입력된 신호를 'N08' 연결선으로 출력한다.

'N13' 연결선과 연결된 M4(185)의 S 라인으로 '0'이 입력되면, M4(185)는 A 라인의 입력 신호를 출력하나, A 라인은 그라운드(Ground) 단자(VSS)와 연결되므로, M4(185)는 그라운드 신호를 출력한다. 따라서, M4(185)와 연결된 'N10' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

'N15' 연결선은 M2(183)의 S 라인과 연결되므로, M2(183)의 S 라인으로 '0'이 입력된다. 따라서, M2(183)는 A 라인의 입력 신호를 출력하나, A 라인은 그라운드(Ground) 단자(VSS)와 연결되므로, M2(183)는 그라운드 신호를 출력한다. 따라서, M2(183)와 연결된 'N07' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

M0(181)는 S0 라인에 'N12' 연결선을 통해 '1'이 입력되고, S1 라인에 'N13' 연결선을 통해 '0'이 입력되고, S3 라인에 'N14' 연결선을 통해 '0'이 입력되고, S4 라인에 'N15' 연결선을 통해 '0'이 입력되므로, A 라인의 입력 신호를 출력한다. 그러나, A 라인은 그라운드(Ground) 단자(VSS)와 연결되므로, M0(181)는 그라운드 신호를 출력한다. 따라서, M0(181)와 연결된 'N02' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

또한, M0(181)의 D 라인 역시 출력되지 않으므로, D 라인에 연결된 'N06' 연결선은 연결 오프 상태가 된다.

M1(182)은 S0 라인에 'N12' 연결선을 통해 '1'이 입력되고, S1 라인에 'N13' 연결선을 통해 '0'이 입력되고, S3 라인에 'N14' 연결선을 통해 '0'이 입력되고, S4 라인에 'N15' 연결선을 통해 '0'이 입력되므로, A 라인의 입력 신호를 출력한다. 이때, A 라인은 'N09' 연결선과 연결되고, 출력 라인은 'N04' 연결선과 연결되어 있다. 따라서, 'N09' 연결선을 통해 A 라인으로 입력된 신호는 출력 신호로 결정되어 'N04' 연결선으로 출력된다.

또한, M1(182)의 B 라인은 신호가 입력되더라도 출력되지 않으므로, B 라인과 연결된 'N11' 연결선은 연결 오프 상태가 된다. M1(182)의 C 라인 역시 신호가 입력되더라도 출력되지 않으므로, C 라인과 연결된 'N03' 연결선은 연결 오프 상태가 된다.

도 13을 참조하면, 모드 선택부(160)가 기능 로직 #2 모드를 선택하는 신호, 즉, 'N12' 연결선으로 '0', 'N13' 연결선으로 '1', 'N14' 연결선으로 '0', 'N15' 연결선으로 '0'을 출력한다.

'N12' 연결선과 연결된 M3(184)의 S 라인으로 '0'이 입력되면, M3(184)는 A 라인의 입력 신호를 출력하나, A 라인은 그라운드(Ground) 단자(VSS)와 연결되므로, M3(184)는 그라운드 신호를 출력한다. 따라서, M3(184)와 연결된 'N08' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

'N13' 연결선과 연결된 M4(185)의 S 라인으로 '1'이 입력되면, M4(185)는 B 라인의 입력 신호를 출력한다. 이때, B 라인은 'N01' 연결선과 연결되므로, M4(185)는 'N01' 연결선을 통해 입력된 신호를 'N10' 연결선으로 출력한다.

M0(181)는 S0 라인에 'N12' 연결선을 통해 '0'이 입력되고, S1 라인에 'N13' 연결선을 통해 '1'이 입력되고, S2 라인에 'N14' 연결선을 통해 '0'이 입력되고, S3 라인에 'N15' 연결선을 통해 '0'이 입력되므로, B 라인의 입력 신호를 출력한다. 그러나, B 라인은 그라운드(Ground) 단자(VSS)와 연결되므로, M0(181)는 그라운드 신호를 출력한다. 따라서, M0(181)와 연결된 'N02' 연결선은 고정된 그라운드 신호를 출력하는 상태가 된다.

또한, M0(181)의 D 라인은 선택되지 않으므로, D 라인에 연결된 'N06' 연결선은 연결 오프 상태가 된다.

M1(182)은 S0 라인에 'N12' 연결선을 통해 '0'이 입력되고, S1 라인에 'N13' 연결선을 통해 '1'이 입력되고, S2 라인에 'N14' 연결선을 통해 '0'이 입력되고, S3 라인에 'N15' 연결선을 통해 '0'이 입력되므로, B 라인의 입력 신호를 출력한다. 이때, B 라인은 'N11' 연결선과 연결되고, 출력 라인은 'N04' 연결선과 연결되어 있다. 따라서, 'N11' 연결선을 통해 B 라인으로 입력된 신호는 출력 신호로 결정되어 'N04' 연결선으로 출력된다.

또한, M1(182)의 A 라인은 신호가 입력되더라도 출력되지 않으므로, A 라인과 연결된 'N09' 연결선은 연결 오프 상태가 된다. M1(182)의 C 라인 역시 신호가 입력되더라도 출력되지 않으므로, C 라인과 연결된 'N03' 연결선은 연결 오프 상태가 된다.

도 14를 참조하면, 모드 선택부(160)가 칩 내부 테스트 모드를 선택하는 신호, 즉, 'N12' 연결선으로 '0', 'N13' 연결선으로 '0', 'N14' 연결선으로 '0', 'N15' 연결선으로 '1'을 출력한다.

M0(181)는 S0 라인에 'N12' 연결선을 통해 '0'이 입력되고, S1 라인에 'N13' 연결선을 통해 '0'이 입력되고, S2 라인에 'N14' 연결선을 통해 '0'이 입력되고, S3 라인에 'N15' 연결선을 통해 '1'이 입력되므로, D 라인의 입력 신호를 출력한다. 이때, D 라인은 'N06' 연결선과 연결되고, 출력 라인은 'N02' 연결선과 연결되어 있다. 따라서, 'N06' 연결선을 통해 D 라인으로 입력된 신호는 출력 신호로 결정되어 'N02' 연결선으로 출력된다.

또한, 'N01' 연결선으로부터 입력된 신호는 M0(181)의 C 라인 및 M3(184)의 B 라인으로 입력되더라도 출력되지 않는다. 따라서, 'N01' 연결선은 연결 오프 상태가 된다.

M2(183)는 S 라인에 'N15' 연결선을 통해 '1'이 입력되므로, B 라인의 입력 신호를 출력한다. B 라인은 'N03' 연결선과 연결되고, 출력 라인은 'N07' 연결선과 연결되어 있다. 따라서, 'N03' 연결선을 통해 B 라인으로 입력된 신호는 출력 신호로 결정되어 'N07' 연결선으로 출력된다.

M1(182)은 S0 라인에 'N12' 연결선을 통해 '0'이 입력되고, S1 라인에 'N13' 연결선을 통해 '0'이 입력되고, S2 라인에 'N14' 연결선을 통해 '0'이 입력되고, S3 라인에 'N15' 연결선을 통해 '1'이 입력되므로, D 라인의 입력 신호를 출력한다. 그러나, D 라인에는 입력 신호가 없으므로, M1(182)는 신호를 출력하지 않는다. 따라서, M1(182)과 연결된 'N04' 연결선은 연결 오프 상태가 된다. 또한, M1(182)의 A 라인은 신호가 입력되더라도 출력되지 않으므로, A 라인에 연결된 'N09' 연결선은 연결 오프 상태가 된다. 또한, M1(182)의 B 라인 역시 신호가 입력되더라도 출력되지 않으므로, B 라인에 연결된 'N11' 연결선은 연결 오프 상태가 된다.

이상에서 설명한 본 개시의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 개시의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.

이상에서 본 개시의 실시예에 대하여 상세하게 설명하였지만 본 개시의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 개시의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 개시의 권리범위에 속하는 것이다.

Claims

반도체 소자가 배치된 칩 영역의 가장자리를 따라서 형성된 칩 가드링 영역에 루프 형상으로 배치된 도전 배선과 연결되는 핀다중화부, 그리고
상기 핀다중화부를 통해 상기 도전 배선과 연결되어 상기 도전 배선으로 테스트 신호를 출력하고, 상기 도전 배선을 통해 상기 칩 가드링 영역을 통과한 테스트 신호를 입력 받으며, 출력한 테스트 신호와 입력 받은 테스트 신호를 비교하여 상기 칩 가드링 영역에서의 크랙 발생 유무를 검출하는 크랙 검출부를 포함하고,
상기 크랙 검출부는,
상기 칩 영역에 배치되는 프로세서인, 반도체 칩.
제1항에서,
상기 크랙 검출부의 동작을 지시하는 칩 내부 테스트 모드 선택 신호를 상기 핀다중화부로 출력하는 모드 선택부를 더 포함하고,
상기 핀다중화부는,
상기 칩 내부 테스트 모드 선택 신호를 입력 받으면, 상기 도전 배선과 연결된 연결선들을 상기 크랙 검출부와 연결된 연결선들과 연결시키는, 반도체 칩.
제2항에서,
외부의 크랙 테스트 장치가 접속된 입력 포트 및 출력 포트를 더 포함하고,
상기 핀다중화부는,
상기 모드 선택부로부터 칩 외부 테스트 모드 선택 신호를 입력 받으면, 상기 도전 배선과 연결된 연결선들을 상기 입/출력 포트에 연결된 연결선들과 연결시키는, 반도체 칩.
제3항에서,
사전 정의된 동작을 실행하는 적어도 하나의 반도체 소자를 더 포함하고,
상기 핀다중화부는,
상기 모드 선택부로부터 반도체 소자의 동작 모드 선택 신호를 입력 받으면, 외부 장치가 접속된 상기 입/출력 포트와 연결된 연결선들을 상기 반도체 소자에 연결된 연결선들과 연결시키는, 반도체 칩.
제4항에서,
상기 핀다중화부는,
상기 칩 내부 테스트 모드 선택 신호에 따라 상기 크랙 검출부와 연결된 제1 연결선(N06)으로부터 입력 받은 신호를 상기 도전 배선과 연결된 제2 연결선(N02)으로 출력하는 제1 멀티플렉서(M0), 그리고
상기 칩 내부 테스트 모드 선택 신호에 따라 상기 도전 배선과 연결된 제3 연결선(N03)으로부터 입력 받은 신호를 상기 크랙 검출부와 연결된 제4 연결선(N07)으로 출력하는 제2 멀티플렉서(M1)
를 포함하는, 반도체 칩.
제5항에서,
상기 핀다중화부는,
외부의 크랙 테스트 장치가 접속된 출력 포트와 연결된 제3 멀티플렉서(M1)를 더 포함하고,
상기 제1 멀티플렉서(M0)는,
상기 칩 외부 테스트 모드 선택 신호에 따라 상기 크랙 테스트 장치가 접속된 입력 포트와 연결된 제5 연결선(N01)으로부터 입력 받은 신호를 상기 제2 연결선(N02)으로 출력하고,
상기 제3 멀티플렉서(M1)는,
상기 칩 외부 테스트 모드 선택 신호에 따라 상기 제3 연결선(N03)으로부터 입력 받은 신호를 상기 출력 포트와 연결된 제6 연결선(N04)으로 출력하며,
상기 제5 연결선(N01)으로 입력된 신호와 상기 제6 연결선(N04)으로 출력된 신호는,
상기 크랙 테스트 장치에 의해 상기 칩 가드링 영역에서의 크랙 발생 유무를 검출하는데 사용되는, 반도체 칩.
제6항에서,
상기 동작 모드 선택 신호에 따라 상기 제5 연결선(N01)으로부터 입력 받은 신호를 상기 반도체 소자에 연결된 제7 연결선(N08 또는 N10)으로 출력하는 제4 멀티플렉서(M3 또는 M4)를 더 포함하고,
상기 제2 멀티플렉서(M1)는,
상기 동작 모드 선택 신호에 따라 상기 반도체 소자에 연결된 제8 연결선(N09 또는 N11)으로부터 입력 받은 신호를 상기 제6 연결선(N04)으로 출력하고,
상기 입력 포트 및 상기 출력 포트는,
상기 반도체 소자와 연동하여 동작하는 외부 장치에 접속되는, 반도체 칩.
제7항에서,
상기 제1 멀티플렉서(M0)는,
상기 모드 선택부로부터 입력되는 선택 신호에 따라 그라운드(GND) 단자와 연결된 입력 라인들(A, B), 상기 제5 연결선(N01)과 연결되는 입력 라인(C), 상기 제1 연결선(N06)과 연결되는 입력 라인(D) 중에서 하나의 입력 라인을 선택적으로 출력하는 4×1 멀티플렉서이고,
상기 선택 신호가 상기 칩 내부 테스트 모드에 해당하면, 상기 입력 라인(D)을 선택하여 출력하고,
상기 선택 신호가 상기 칩 외부 테스트 모드에 해당하면, 상기 입력 라인(C)을 선택하여 출력하는, 반도체 칩.
제8항에서,
상기 제2 멀티플렉서(M1)는,
상기 모드 선택부로부터 입력되는 선택 신호에 따라 상기 적어도 하나의 반도체 소자와 연결되는 적어도 하나의 입력 라인(A, B), 상기 제3 연결선(N03)과 연결되는 입력 라인(C), 그라운드(GND) 단자와 연결되는 입력 라인(D) 중에서 하나의 입력 라인을 선택적으로 출력하는 4×1 멀티플렉서이고,
상기 선택 신호가 상기 칩 외부 테스트 모드에 해당하면, 상기 입력 라인(C)을 선택하여 출력하며,
상기 선택 신호가 상기 반도체 소자의 동작 모드에 해당하면, 상기 입력 라인들(A, B)을 선택하여 출력하는, 반도체 칩.
제9항에서,
상기 제3 멀티플렉서(M2)는,
상기 모드 선택부로부터 입력되는 선택 신호에 따라 그라운드(GND) 단자와 연결되는 입력 라인(A) 및 상기 제3 연결선(N03)에 연결된 입력 라인(B) 중에서 하나의 입력 라인을 선택적으로 출력하는 2×1 멀티플렉서이고,
상기 선택 신호가 상기 칩 내부 테스트 모드에 해당하면, 상기 입력 라인(B)을 선택하여 출력하는, 반도체 칩.
제10항에서,
상기 제4 멀티플렉서(M3 또는 M4)는,
상기 모드 선택부로부터 입력되는 선택 신호에 따라 그라운드(GND) 단자와 연결되는 입력 라인(A) 및 상기 제5 연결선(N01)에 연결된 입력 라인(B) 중에서 하나의 입력 라인을 선택적으로 출력하는 2×1 멀티플렉서이고,
상기 선택 신호가 상기 반도체 소자의 동작 모드에 해당하면, 상기 입력 라인(B)을 선택하여 출력하는, 반도체 칩.
복수의 반도체 소자가 배치된 칩 영역, 및
상기 칩 영역을 둘러싸고 상기 반도체 소자가 배치되지 않으며, 상기 칩 영역을 따라서 도전 배선이 형성된 칩 가드링 영역을 포함하고,
상기 칩 영역은,
칩 내부 크랙 테스트 모드에서 상기 칩 가드링 영역에서의 크랙(Crack) 발생 유무를 검출하는 크랙 검출부,
상기 칩 내부 크랙 테스트 모드로 동작하도록 지시하는 모드 선택 신호를 출력하는 모드 선택부, 그리고
상기 모드 선택부에서 입력 받은 상기 모드 선택 신호에 따라 상기 크랙 검출부와 연결된 연결선들을 상기 도전 배선과 연결된 연결선들과 연결시키는 핀다중화부를 포함하며,
상기 크랙 검출부는,
상기 도전 배선으로 출력한 테스트 신호를 상기 도전 배선으로부터 입력받은 테스트 신호와 비교하여 상기 칩 가드링 영역에서의 크랙 발생 여부를 판단하는, 반도체 칩.
제12항에서,
상기 칩 영역은,
외부 장치 및 상기 핀다중화부와 각각 연결되는 입력 포트 및 출력 포트를 더 포함하고,
상기 핀다중화부는,
상기 모드 선택부로부터 칩 외부 크랙 테스트 모드로 동작하도록 지시하는 모드 선택 신호를 입력 받으면, 상기 입력 포트 및 상기 출력 포트와 연결된 연결선들을 상기 도전 배선과 연결된 연결선들과 연결시키는, 반도체 칩
제12항에서,
상기 핀다중화부는,
상기 모드 선택부로부터 반도체 소자의 동작 모드로 동작하도록 지시하는 모드 선택 신호를 입력 받으면, 상기 입력 포트 및 상기 출력 포트와 연결된 연결선들을 상기 반도체 소자와 연결된 연결선들과 연결시키는, 반도체 칩
제12항에서,
사용자 입력에 따라 상기 칩 내부 크랙 테스트 모드, 상기 칩 외부 크랙 테스트 모드 및 상기 반도체 소자의 동작 모드 중에서 적어도 하나의 모드로 동작하도록 지시하는 제어 명령을 상기 모드 선택부로 출력하는 사용자 입력부를 더 포함하고,
상기 모드 선택부는,
상기 제어 명령에 따른 모드 선택 신호를 생성하여 상기 핀다중화부로 출력하는, 반도체 칩.