KR20230019926A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20230019926A
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쇼이치 고타니
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Abstract

본 발명은 고주파의 송수신에 적합한 반도체 장치를 제조하는 것으로, 반도체 장치의 제조 방법은 기판의 제1 면에 전해 도금에 의해 제1 도전부를 형성하는 것, 제1 도전부 및 기판의 제1 면을 덮는 제1 절연막을 형성하는 것, 제1 절연막의 일부에 제1 도전부의 일부를 노출시키는 개구를 형성하는 것, 제1 도전부를 전극으로서 전해 도금을 행하여 개구의 내부에 도전 플러그를 형성하는 것, 도전 플러그의 반대측의 단부에 전기적으로 접속하는 제2 도전부를 형성하는 것, 제2 도전부에 전기적으로 접속하여 반도체 소자를 배치하는 것, 반도체 소자 및 제2 도전부의 적어도 일부를 밀봉재에 의해 밀봉하는 것, 제1 도전부, 제1 절연막, 도전 플러그, 제2 도전부, 반도체 소자 및 밀봉재를 일체적으로 기판으로부터 박리하는 것을 구비하는 것이다.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
안테나로서 사용하는 배선과 반도체 소자를 하나의 패키지에 담은 반도체 장치가 제안되어 있다(특허문헌 1 참조).
미국 특허출원 공개 제2017/0236776호 명세서
특허문헌 1에 개시되는 제조 방법에서는 반도체 칩(반도체 소자)과 배선을 포함하는 반도체 디바이스와, 유전체층의 표면에 안테나가 형성되어 있는 캐리어를 각각 형성한 후에, 반도체 디바이스와 캐리어를 첩합하여 반도체 장치를 제조한다. 이 때문에, 반도체 디바이스에 포함되는 반도체 소자와, 캐리어에 포함되는 안테나 사이의 전기적 접합 부분에 불필요한 저항이나 용량이 생기기 쉽다. 따라서, 고주파의 송수신에 적합한 반도체 장치를 제조하는 것이 곤란하다.
또한, 특허문헌 1에 개시되는 반도체 장치에서, 안테나는 캐리어에 포함되는 유전체층의 표면에 접하고, 유전체층으로부터 노출되어 형성되어 있기 때문에, 기계적인 내구성이 약하다는 과제가 있다.
제1 양태에 의하면, 반도체 장치의 제조 방법은 기판의 제1 면의 적어도 일부에 전해 도금에 의해 제1 도전부를 형성하는 것, 상기 제1 도전부 및 상기 기판의 상기 제1 면 중 상기 제1 도전부가 형성되어 있지 않은 부분의 적어도 일부를 덮는 제1 절연막을 형성하는 것, 상기 제1 절연막의 일부에, 상기 제1 도전부의 일부를 노출시키는 개구를 형성하는 것, 상기 제1 절연막의 상기 개구의 내주면에 시드층을 형성하지 않고, 상기 제1 도전부를 전극으로서 전해 도금을 행하고, 상기 제1 절연막의 상기 개구의 내부에 도전 플러그를 형성하는 것, 상기 도전 플러그의 상기 제1 도전부와는 반대측의 단부에 전기적으로 접속하는 제2 도전부를 형성하는 것, 상기 제2 도전부에 전기적으로 접속하여 반도체 소자를 배치하는 것, 상기 반도체 소자 및 상기 제2 도전부의 적어도 일부를 밀봉재에 의해 밀봉하는 것, 상기 제1 도전부, 상기 제1 절연막, 상기 도전 플러그, 상기 제2 도전부, 상기 반도체 소자 및 상기 밀봉재를 일체적으로 상기 기판으로부터 박리하는 것을 구비한다.
제2 양태에 의하면, 반도체 장치는 반도체 소자와, 안테나로서의 제1 도전부와, 상기 반도체 소자와 전기적으로 접속되어 있는 제2 도전부와, 상기 제1 도전부와 상기 제2 도전부를 전기적으로 접속하는 도전 플러그와, 상기 제1 도전부 및 상기 제2 도전부의 적어도 일부, 및 상기 도전 플러그를 덮고 있는 제1 절연막을 구비하고, 상기 제1 도전부의 상기 도전 플러그와는 반대측의 면이 상기 제1 절연막으로부터 노출되고, 상기 제1 도전부의 상기 면 이외의 면은 상기 제1 절연막으로 덮여 있다.
본 발명의 제조 방법에 의하면, 고주파의 도전 특성이 우수한 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치에 의하면, 안테나 부분의 기계적으로 내구성이 우수한 반도체 장치를 실현할 수 있다.
도 1은 일 실시형태에 의한 반도체 장치의 제조 방법을 설명하는 도면으로, 초기 공정을 나타내는 도면이다．
도 2는 일 실시형태에 의한 반도체 장치의 제조 방법을 설명하는 도면으로, 도 1에 이어지는 공정을 나타내는 도면이다.
도 3은 일 실시형태에 의한 반도체 장치의 제조 방법을 설명하는 도면으로, 도 2에 이어지는 공정을 나타내는 도면이다.
도 4는 일 실시형태에 의한 반도체 장치의 제조 방법을 설명하는 도면으로, 도 3에 이어지는 공정을 나타내는 도면이다.
도 5는 일 실시형태에 의한 반도체 장치의 제조 방법을 설명하는 도면으로, 도 4에 이어지는 공정을 나타내는 도면이다.
도 6은 일 실시형태의 반도체 장치를 나타내는 도면이다.
도 7은 제1 도전부의 형상의 각종 예를 나타내는 도면이다.
(일 실시형태의 반도체 장치의 제조 방법)
도 6은 일 실시형태에 의한 반도체 장치(100)를 나타내는 도면이고, 도 1 내지 도 5는 반도체 장치(100)의 제조 방법을 설명하기 위한 도면이다. 각 도면에 화살표로 나타낸 X방향, Y방향 및 Z방향은 각각 각 도면에 있어서 동일한 방향을 나타내고, 그 화살표가 가리키는 방향을 ＋방향으로 한다. 또한, X방향, Y방향 및 Z방향은 서로 직교하는 방향이다. 본 명세서에서는 X방향의 위치를 X위치, Y방향의 위치를 Y위치라고도 부른다.
(기판)
도 1(a)는 반도체 장치(100)를 제조하기 위한 기판(10)의 단면도를 나타내는 도면이다. 기판(10)은 지지 기판(11)과, 지지 기판(11)의 상면(＋Z측의 면)에, 지지 기판(11)측으로부터 순서대로 형성된 제1 금속층(12) 및 제2 금속층(13)을 포함하고 있다.
기판(10)의 ＋Z측의 면을 이하에서는 「제1 면」(S1)이라고도 부른다.
도 1(a) 및 이후의 각 도면에 있어서는 이해를 용이하게 하기 위해, 기판(10)의 면내 방향(X방향)에 대해, 기판(10)의 표면에 수직인 방향(Z방향)의 길이를 확대하여 그리고 있다.
또한, 도 1(b) 이후의 각 도면에서는 지지 기판(11)의 두께를 일부 생략하여 나타내고 있다.
지지 기판(11)은 예를 들면, 유리로 이루어지고, 지지 기판(11)의 두께는 일례로서 100∼2000㎛ 정도이다.
제1 금속층(12)은 일례로서 티타늄을 포함하는 층이고, 제1 금속층(12)의 두께는 일례로서 0.05∼1.0㎛ 정도이다. 제1 금속층(12)은 티타늄 대신에 Ti 합금층(예를 들면, Wti, TiAl), Ni, Cr, Ta 등을 포함하는 것이어도 된다.
제2 금속층(13)은 일례로서 구리를 포함하는 층이고, 제1 금속층(12)의 두께는 일례로서 0.1∼3.0㎛ 정도이다. 제2 금속층(13)은 구리 대신에 Cu 합금층(예를 들면, TiCu, TiCuFe) Ni, Cr, Ta 등을 포함하는 것이어도 된다.
지지 기판(11)과 제1 금속층(12) 사이에, 탄소 등을 주성분으로 하는 도시하지 않은 박리층이 형성되어 있어도 된다.
상기 조건에 적합한 제1 금속층(12), 제2 금속층(13)이 적어도 형성된 지지 기판(11)이 판매되고 있으면, 그것을 구입하여 사용할 수 있다.
(제1 도전부의 형성)
도 1(b)는 기판(10)의 ＋Z측의 면인 제1 면(S1) 위에, 즉 제2 금속층(13) 위에 제1 도전부(15) 및 얼라인먼트 마크(16)를 형성한 상태를 나타내고 있다. 제1 도전부(15) 및 얼라인먼트 마크(16)의 형성시에는 먼저 제1 면(S1) 상의, 즉 제2 금속층(13) 상의 전체면에 포토 레지스트(14)를 형성하고, 이 포토 레지스트(14)에 제1 도전부(15) 및 얼라인먼트 마크(16)의 형상에 대응하는 원하는 개구부를 형성한다. 그리고, 기판(10)을 도금액에 침지하여 전해 구리 도금을 행함으로써, 제2 금속층(13)이 노출되는 부분(즉, 포토레지스트(14)의 개구부)에 구리가 도금되고, 제1 도전부(15) 및 얼라인먼트 마크(16)가 형성된다.
그 후, 포토 레지스트(14)를 제거한다.
제1 도전부(15)는 후술하는 반도체 장치(100)에서 안테나가 되는 부분이다.
도 1(c)는 제1 도전부(15) 및 얼라인먼트 마크(16)가 형성된 기판(10)을 ＋Z방향에서 본 상면도를 나타내는 도면이다. 도 1(c)에 나타내는 바와 같이, 제1 도전부(15)는 일례로서 X방향으로 소정의 간격만큼 떨어져 배치되는, Y방향으로 연장된 대략 타원형의 2개의 도전부를 갖는 안테나부를 구성하고 있다.
X방향은 XY면과 일치하고 있는 제1 면(S1)의 면 내의 제1 방향이라고 할 수 있다.
또한, 제1 도전부(15)는 상술한 안테나부 이외의 부분을 추가로 포함하고 있어도 된다. 또한, 안테나부는 2개에 한정되지 않고, X방향에 소정의 간격만큼 떨어져 배치되는 3개 이상의 도전부를 갖고 있어도 된다.
얼라인먼트 마크(16)와 제1 도전부(15)는 동일한 리소그래피 공정에 있어서 동시에 형성된 개구에 기초하여 형성되어 있기 때문에, 양자의 X방향 및 Y방향의 위치 관계는 정확하게 파악되어 있다. 따라서, 이후의 공정에서는 얼라인먼트 마크(16)의 X위치 및 Y위치를 계측함으로써, 제1 도전부(15)의 X위치 및 Y위치를 정확하게 파악할 수 있다.
(제1 절연막의 형성)
도 2(a)는 기판(10) 위에 제1 도전부(15) 및 얼라인먼트 마크(16)를 덮도록 제1 절연막(17)을 형성한 상태를 나타내고 있다. 제1 절연막(17)은 기판(10)의 제1 면(S1) 중, 제1 도전부(15)와 얼라인먼트 마크(16)가 형성되어 있지 않은 부분의 적어도 일부를 덮도록 형성된다.
제1 절연막(17)은 일례로서 제1 도전부(15) 및 얼라인먼트 마크(16)를 포함하는 지지 기판(11) 위에 ABF 필름을 첩부함으로써 형성된다. 제1 절연막(17)의 두께(T1)는 일례로서 100㎛ 이상이다. 제1 절연막(17)을, 액체상의 재료를 도포함으로써 형성해도 된다.
(개구의 형성)
도 2(b)는 제1 절연막(17) 중의, 제1 도전부(15)의 일부의 상방(＋Z방향)에 상당하는 부분에 개구(17a)를 형성한 상태를 나타내고 있다. 개구(17a)는 제1 절연막(17)의 소정 위치에 레이저 광 등의 정형된 광을 조사하여, 제1 절연막(17)의 일부를 증발시킴으로써 형성한다. 제1 도전부(15)의 일부는 개구(17a)에 의해 노출되어 있다.
개구(17a)의 형성에 앞서, 도시하지 않은 위치 검출 장치를 사용하여 얼라인먼트 마크(16)의 X위치 및 Y위치를 계측한다. 그리고, 얼라인먼트 마크(16)의 위치 계측 결과에 기초하여, 제1 도전부(15) 중의 원하는 부분에 대응하는 제1 절연막(17)의 X위치 및 Y위치에 일치시켜 광을 조사하여 개구(17a)를 형성한다.
(도전 플러그의 형성)
도 2(b)에 나타낸 개구(17a)의 내부에 제1 도전부(15)를 전극으로서 전해 도금을 행한다.
도 2(c)는 개구(17a)의 내부에, 제1 도전부(15)를 전극으로 한 전해 구리 도금에 의해, 구리를 주성분으로 하는 도전 플러그(18)가 형성된 상태를 나타내고 있다. 도전 플러그(18)의 길이(Z방향의 길이)는 일례로서 100㎛ 이상이다. 또한, 도전 플러그(18)의 길이는 제1 절연막(17)의 두께(T1)보다 짧아도 된다.
또한, 개구(17a)의 내주면에 시드층을 형성하여 도전 플러그(18)의 전해 도금을 행하는 경우, 개구(17a)의 ＋Z측의 단부 근방의 내주면에는 개구(17a)의 －Z측 단부 근방에 비해, 도금액으로부터 금속이 공급되기 쉽기 때문에, 도금의 성막 속도가 빨라진다. 이 때문에, 개구(17a)는 그 ＋Z측의 단부 근방만이 금속으로 채워지고, －Z측의 단부 근방은 공동이 될 우려가 있다. 그 결과, 충분히 낮은 전기 저항을 갖는 도전 플러그(18)를 형성할 수 없을 우려가 있다.
이에 비해, 일 실시형태에 있어서는 상술한 바와 같이, 개구(17a)의 내주면에 시드층을 형성하지 않고, 제1 도전부(15)를 전극으로서 전해 도금을 행하기 때문에, 개구(17a)에는 그 －Z측의 단부(제1 도전부(15)에 가까운 측)로부터, 순차적으로 금속이 매립되어 간다. 따라서, 일례로서 100㎛ 이상의 두께를 갖는 제1 절연막(17)에 형성된 깊은 개구(17a)의 내부에, 공동이 없는, 충분히 낮은 전기 저항을 갖는 도전 플러그(18)를 형성할 수 있다.
또한, 제1 도전부(15)의 표면에 시드층을 형성하지 않고, 전해 도금에 의해 형성된 제1 도전부(15)의 표면에, 전해 도금에 의해 구리를 형성하여 도전 플러그(18)로 하고 있기 때문에, 제1 도전부(15)와 도전 플러그(18)를 강고하게 접합시킬 수 있다. 또한, 제1 도전부(15)와 도전 플러그(18) 사이에 시드층을 포함하지 않기 때문에, 제1 도전부(15)와 도전 플러그(18) 사이에 형성되는 정전 용량을 작게 억제할 수 있다. 이에 의해, 제1 도전부(15)와 도전 플러그(18) 사이에 흐르는 고주파 전류에 대한 임피던스를 작게 억제할 수 있다.
또한, 도전 플러그(18)의 직경은 개구(17a)의 직경(D1)과 대체로 일치한다. 따라서, 도전 플러그(18)의 전기 저항을 저감시키기 위해서는 개구(17a)의 직경(D1)은 클수록 좋지만, 한편으로 개구(17a)의 직경(D1)이 지나치게 크면, 제1 도전부(15)와 도전 플러그(18) 사이에 형성되는 정전 용량이 증대된다.
그래서, 일례로서, 개구(17a)의 직경(D1)은 제1 절연막(17)의 두께(T1)와 동일한 정도로 한다. 또한, 일례로서 개구(17a)의 직경(D1)은 100㎛ 이상이어도 된다. 또 다른 일례로서, 개구(17a)의 직경(D1)은 제1 절연막의 두께(T1)의 0.5배 이상, 4배 이하여도 된다.
여기서, 개구(17a)의 직경(D1)이란, 개구(17a)가 원형이면 그 직경에 상당하고, 개구(17a)가 정방형이면 그 1변의 길이에 상당한다. 또한, 직경(D1)은 개구(17a)가 대략 타원형이면, 그 장반경과 단반경의 합에 상당하고, 대략 장방형이면, 대향하지 않는 2개의 변의 길이의 평균값에 상당한다.
(제1 배선 및 제2 배선의 형성)
도 2(c)에 나타낸, 도전 플러그(18) 및 제1 절연막(17)의 ＋Z측의 단면 및 개구(17a)의 내주면의 일부에 무전해 구리 도금 등에 의해 도전성의 시드층을 형성한다.
도 2(d)는 시드층(19)이 형성된 상태를 나타내는 도면이다.
도 3(a)는 시드층(19)의 위(＋Z측)에 제1 배선(21)이 형성된 상태를 나타내는 도면이다. 제1 배선(21)의 형성시에는, 시드층(19)의 위(＋Z측)에 라미네이트 등에 의해 드라이 필름 레지스트(20)를 형성하고, 드라이 필름 레지스트(20)의 소정 부분을 노광한 후에 현상함으로써, 드라이 필름 레지스트(20)의 소정 위치에 개구를 형성한다. 그리고, 시드층(19)을 전극으로서, 드라이 필름 레지스트(20)의 개구의 내부에 구리 등의 금속을 전해 도금함으로써, 제1 배선(21)을 형성한다.
그 후, 드라이 필름 레지스트(20)를 에칭 등에 의해 제거함과 함께 제1 배선(21)을 에칭 마스크로서 시드층(19)을 에칭에 의해 제거한다.
도 3(b)는 제1 배선(21)이 형성되고, 드라이 필름 레지스트(20) 및 시드층(19)이 제거된 상태를 나타내고 있다.
도 3(c)는 제1 배선(21)의 위(＋Z측)에 제2 절연막(22)이 형성되고, 제2 절연막(22)의 일부에 개구(22a)가 형성된 상태를 나타내고 있다.
제1 절연막(17) 및 제1 배선(21)의 위(＋Z측)에 대한 제2 절연막(22)의 형성은 상술한 제1 절연막(17)과 동일하게, ABF 필름을 첩부함으로써 행한다. 제2 절연막(22)의 두께는 일례로서 30∼50㎛ 정도이다.
개구(22a)의 형성은 제2 절연막(22)의 소정 지점에 레이저 광 등의 정형된 광을 조사함으로써, 제2 절연막(22)의 일부를 증발시킴으로써 행한다. 도 3(c)에 나타낸 바와 같이, 제1 배선(21)의 일부는 개구(22a)에 의해 노출되어 있다.
도 3(c)에 나타낸, 제2 절연막(22)의 ＋Z측의 단면, 개구(22a)로부터 노출되는 제1 배선(21)의 일부, 및 개구(22a)의 내주면에, 무전해 구리 도금 등에 의해 도전성 시드층을 형성한다.
도 3(d)는 시드층(23)이 형성된 상태를 나타내는 도면이다.
도 4(a)는 시드층(23)의 위(＋Z측)에 제2 배선(25a, 25b)이 형성된 상태를 나타내는 도면이다. 이하에서는, 제2 배선(25a, 25b)을 합하여 제2 배선(25)이라고도 부른다. 제2 배선(25)은 상술한 제1 배선(21)과 동일하게, 시드층(23)의 위(＋Z측)에 형성된 드라이 필름 레지스트(24)의 소정 위치에 개구를 형성하고, 시드층(23)을 전극으로서 구리 등의 금속을 전해 도금함으로써 형성한다.
그리고, 드라이 필름 레지스트(24)를 에칭 등에 의해 제거한다.
도 4(b)는 제2 배선(25b)의 위(＋Z측)에 포스트(27)가 형성된 상태를 나타내고 있다. 포스트(27)는 상술한 제2 배선(25)과 동일하게, 시드층(23) 및 제2 배선(25)의 위(＋Z측)에 형성된 드라이 필름 레지스트(26)의 소정 위치에 개구(26a)를 형성하고, 개구(26a) 내에 제2 배선(25)을 전극으로서 구리 등의 금속을 전해 도금함으로써 형성한다.
그 후, 드라이 필름 레지스트(26)를 에칭 등에 의해 제거함과 함께, 제2 배선(25)을 에칭 마스크로서 시드층(23)을 에칭에 의해 제거한다.
(반도체 소자의 배치)
도 4(c)는 기판(10) 위에 형성된 제2 배선(25a)에 대해 필러(28)를 통해 반도체 소자(29)가 접합된 상태를 나타내고 있다. 반도체 소자(29)는 RF 집적 회로, CPU 등의 로직 회로 IC, 또는 DRAM 등의 메모리 IC 등의 반도체 웨이퍼로부터 절단된 반도체 집적 회로 칩이다.
반도체 소자(29)의 반도체 집적 회로가 형성된 주면(－Z측의 면)의 일부에는 제2 배선(25a)에 대한 접합에 앞서, 필러(28) 및, 땜납(도시하지 않음)을 형성해 둔다. 반도체 소자(29)의 접합은 각종 플립칩 본더를 사용하여 행할 수 있다.
또한, 기판(10)에 대한 접합에 앞서, 이면(주면과 반대측의 면)을 연마하여, 반도체 소자(29)를 70㎛ 내지 150㎛ 정도의 두께로 해 두어도 된다.
이상에서 설명한 시드층(19), 제1 배선(21), 시드층(23), 제2 배선(25), 포스트(27) 및 필러(28)의 적어도 일부를, 본 명세서에서는 「제2 도전부」라고도 부른다. 제2 도전부는 도전 플러그(18)의 제1 도전부(15)와는 반대측(＋Z측)의 단부에 전기적으로 접속되어 있다. 또한, 반도체 소자(29)는 제2 도전부에 전기적으로 접속되어 배치되어 있다.
또한, 도 4(c)는 제2 도전부 등이 형성된 기판(10) 및 반도체 소자(29)의 일부에서의 단면을 나타내고 있기 때문에, 제2 배선(25a)과 제2 배선(25b)은 절연되어 나타내고 있지만, 제2 배선(25a)과 제2 배선(25b)은 일부에 있어서 전기적으로 도통하고 있어도 된다. 또한, 제1 도전부(15)와 제2 배선(25b)에 대해서도 일부에 있어서 전기적으로 도통되어 있어도 된다.
(밀봉재에 의한 밀봉)
반도체 소자(29), 필러(28), 제2 배선(25) 및 포스트(27)의 적어도 일부를 밀봉재에 의해 밀봉한다.
도 5(a)는 기판(10) 상의 제2 절연막(22) 위에 형성된 반도체 소자(29), 필러(28), 제2 배선(25) 및 포스트(27)의 적어도 일부가 밀봉재(30)에 의해 밀봉된 상태를 나타내고 있다.
밀봉재(30)로서, 예를 들면, 에폭시 베이스의 수지에 실리카 등의 필러를 충전한 수지를 사용해도 된다. 밀봉은 컴프레션 몰드법에 의해 액상 수지를 금형으로 가압하여 형성해도 된다. 혹은, 트랜스퍼 몰드법에 의해 형성해도 된다. 밀봉재(30)의 두께는 일례로서 200∼700㎛ 정도이다.
또한, 필러(28), 제2 배선(25) 및 포스트(27)는 전부 상술한 제2 도전부에 포함된다. 따라서, 이 밀봉은 바꾸어 말하면, 반도체 소자(29) 및 제2 도전부의 적어도 일부를 밀봉재에 의해 밀봉하는 것이라고 할 수 있다.
(제3 배선의 형성)
도 5(b)는 밀봉재(30)의 위(＋Z측)에 제3 배선(31)이 형성된 상태를 나타내는 도면이다. 제3 배선(31)의 형성시에는 밀봉재(30) 중의, X위치 및 Y위치가 포스트(27)의 적어도 일부와 일치하는 부분에 리소그래피에 의해 개구(30a)를 형성한다. 그리고, 밀봉재(30)의 상단면과, 개구(30a)의 내주면 및 개구(30a)로부터 노출되는 포스트(27)의 상단에 도시하지 않은 시드층을 형성한다.
그리고, 상술한 제1 배선(21)과 동일하게, 도시하지 않은 시드층 위(＋Z측)에 형성한 도시하지 않은 드라이 필름 레지스트의 소정 위치에 개구를 형성하고, 시드층을 전극으로서 구리 등의 금속을 전해 도금함으로써 제3 배선(31)을 형성한다. 제3 배선(31)을 형성 후에, 도시하지 않은 드라이 필름 레지스트를 제거하고, 제3 배선(31)을 에칭 마스크로서 도시하지 않은 시드층을 에칭에 의해 제거한다.
도 5(b)에 나타낸, 제1 도전부(15), 제1 절연막(17), 제2 절연막(22), 도전 플러그(18), 제2 도전부(19, 21, 23, 25, 27, 28), 반도체 소자(29), 밀봉재(30) 및 제3 배선(31)을 합하여, 이하에서는 「중간 생성체」(50)라고도 부른다.
(기판으로부터의 박리)
중간 생성체(50)를 일체적으로 기판(10)으로부터 박리한다. 도 5(c)는 기판(10)으로부터 박리된 중간 생성체(50)를 나타내고 있다.
중간 생성체(50)를 기판(10)으로부터 박리시에는 일례로서, 먼저 기판(10)을 구성하는 지지 기판(11)을, 중간 생성체(50) 및 중간 생성체(50)와 일체적으로 형성되어 있는 제2 금속층(13)과 제1 금속층(12)으로부터 박리해도 된다. 그리고, 그 후, 중간 생성체(50)로부터 제1 금속층(12) 및 제2 금속층(13)을 에칭 등에 의해 순차적으로 제거해도 된다.
기판(10)을 중간 생성체(50)로부터 박리함으로써, 기판(10)의 제2 금속층(13)에 밀착하여 형성되어 있는 제1 도전부(15)가, 중간 생성체(50)의 －Z측의 단면에 노출된다. 단, 제1 도전부(15) 중, 제1 절연막(17)으로부터 노출되는 부분은 그 －Z측의 단면, 즉 제1 도전부(15)의 도전 플러그(18)측과는 반대측의 면뿐이다. 그리고, 제1 도전부(15)의 －Z측의 단면 이외의 면은 제1 절연막(17)으로 덮여 있다.
(제3 금속층 및 땜납 볼의 형성)
도 6은 완성된 반도체 장치(100)의 단면을 나타내는 도면이다.
도 5(c)에 나타낸 중간 생성체(50)에 대해, 제1 절연막(17)으로부터 노출되어 있는 제1 도전부(15)의 －Z측 단면에 제3 금속층(32)을 형성하고, 제3 배선(31)의 ＋Z측 단면의 적어도 일부에 땜납 볼(33)을 형성함으로써, 도 6에 나타낸 반도체 장치(100)가 완성된다.
제3 금속층(32)은 일례로서, 제1 도전부(15)측으로부터 순서대로, 니켈을 주성분으로 하는 층, 팔라듐을 주성분으로 하는 층, 및 금을 주성분으로 하는 층을, 도금에 의해 적층하여 형성한다. 이 경우, 제3 금속층(32)의 하단부(－Z측의 단부)는 내부식성이 높은 금으로 덮인다.
또한, 니켈을 주성분으로 하는 층 또는 팔라듐을 주성분으로 하는 층 중 적어도 한 쪽은 형성을 생략해도 된다.
제3 배선(31)의 ＋Z측 단면에 대한 땜납 볼(33)의 형성은 제3 배선(31)의 ＋Z측 단면에 땜납 볼(33)을 배치하고 가열 리플로우를 행함으로써 형성된다.
이상의 공정에 의해, 도 6에 나타낸 반도체 장치(100)가 완성된다.
또한, 이상의 설명에서는 제1 도전부(15), 도전 플러그(18), 제1 배선(21), 제2 배선(25) 및 제3 배선(31)은 전부 전해 구리 도금에 의해 형성하는 것으로 했지만, 이들 중 적어도 일부를 다른 금속의 전해 도금에 의해 형성해도 된다.
단, 특히 제1 도전부(15)와 도전 플러그(18)에 대해서는 동일한 재료의 물질(금속)로 형성함으로써, 이들 결합의 강도를 한층 향상시킬 수 있다.
또한, 이상의 설명에서는 제1 절연막(17)은 한 종류의 재료로 형성하는 것으로 하고 있지만, 서로 상이한 재료로 이루어지는 복수의 막을 중첩하여 형성해도 된다. 복수의 막으로는 예를 들면, 서로 선팽창 계수가 상이한 재료의 막을 사용해도 된다. 예를 들면, 선팽창 계수는 상대적으로 크지만 제1 도전부(15) 등과의 밀착성이 높은 재료의 막과, 선팽창 계수가 상대적으로 작은 막을 중첩하여 형성해도 된다. 이 경우, 제1 도전부(15) 등과의 밀착성을 높이면서 제1 절연막(17)의 선팽창 계수를 전체로서 작게 억제할 수 있다.
또한, 제1 배선(21)의 형성을 위한 시드층(19)의 형성은 도 2(d)에 나타내는 바와 같이 도전 플러그(18) 및 제1 절연막(17)의 ＋Z측의 단면 및 개구(17a)의 내주면의 일부에 직접 시드층(19)을 형성하는 방법에는 한정되지 않는다. 예를 들면, 도 2(c)에 나타낸 상태의, 제1 절연막(17) 및 도전 플러그(18)의 위(＋Z측)에 ABF 필름 등에 의해 제3 절연막을 형성하고, 제3 절연막 중 X위치 및 Y위치가 도전 플러그(18)와 일치하는 부분에 개구를 형성해도 된다. 그리고, 이 개구로부터 노출된 도전 플러그(18), 제3 절연막의 ＋Z측의 단면 및 이 개구의 내주면에 시드층(19)을 형성해도 된다.
또한, 얼라인먼트 마크(16)는 도 1(b) 및 도 1(c)에 나타내는 바와 같이 제1 도전부(15)의 근방에 형성하는 것이 아니라, 제1 도전부(15)로부터 X방향 또는 Y방향에 떨어진 위치에 형성해도 된다. 예를 들면, 기판(10)의 제1 면(S1) 중의, 이후의 공정에서 제1 절연막(17)에 덮이지 않는 주변부에 얼라인먼트 마크(16)를 형성해도 된다.
또한, 도 1 내지 도 5에서는 1개의 반도체 장치(100)의 제조 공정을 나타내고 있지만, 기판(10)을 반도체 장치(100)보다 충분히 큰 기판으로 하고, 기판(10) 위에 반도체 장치(100)를 X방향 또는 Y방향으로 복수 배열하여 형성해도 된다. 이 경우에는 일체적으로 형성된 복수의 중간 생성체(50)로부터 기판(10)을 박리한 후에, 일체적으로 형성된 복수의 중간 생성체(50)를 절단하여 개편화(個片化)하면 된다.
이 경우, 얼라인먼트 마크(16)는 복수의 반도체 장치(100) 각각에 대응하여 각각 형성해도 된다. 혹은, 반도체 장치(100)의 배열 수보다 적은 수의 얼라인먼트 마크(16)를 배치해도 된다. 이 경우에는 얼라인먼트 마크(16)는 이후의 공정에서 제1 절연막(17)으로 덮이지 않는 주변부에 얼라인먼트 마크(16)를 형성해도 된다.
또한, 이상의 설명에서는 기판(10) 위에 제1 배선(21), 제2 배선(25) 및 제3 배선(31)의 3층의 배선을 형성하는 것으로 했지만 , 기판(10) 위에 형성하는 배선의 층수는 이에 한정되는 것은 아니다. 즉, 배선은 1층이어도 되고, 4층 이상이어도 된다. 4층 이상의 배선의 형성에 대해서도, 상술한 제1 배선(21), 제2 배선(25), 또는 제3 배선(31)과 동일한 방법으로 형성하면 된다.
또한, 반도체 장치(100)의 용도에 따라서는 상술한 땜납 볼(33)의 형성 또는 제3 금속층(32)의 형성 중 적어도 한 쪽을 생략해도 된다.
또한, 반도체 장치(100)에 있어서 안테나가 되는 부분인 제1 도전부(15)의 기판(10)의 제1 면(S1) 내에서의 형상은 도 1(c)에 나타낸 대략 타원 형상을 갖는 2개의 부분에 한정되지 않고, 다른 형상이어도 된다.
도 7(a) 내지 도 7(c)는 각각 기판(10)의 제1 면(S1) 내에 형성하는 제1 도전부(15)의 다른 형상의 예를 나타내는 도면이다. 도 7(a)에 나타낸 예에서는, 제1 도전부(15)의 형상은 대략 정방형의 도전부가 X방향에 2열, Y방향에 2열의 총 4개 배치된 형상이다.
도 7(b)에 나타낸 예에서는 제1 도전부(15)의 형상은 대략 원형의 도전부가 X방향에 2열, Y방향에 2열의 총 4개 배치된 형상이다. 그리고, 도 7(c)에 나타낸 예에서는 제1 도전부(15)의 형상은 대략 정방형의 도전부가 X방향에 4열, Y방향에 4열의 총 16개 배치된 형상이다.
(일 실시형태의 반도체 장치의 제조 방법의 효과)
(1) 이상의 반도체 장치의 제조 방법은 기판(10)의 제1 면(S1)의 적어도 일부에, 전해 도금에 의해 제1 도전부(15)를 형성하는 것, 제1 도전부(15) 및 기판(10)의 제1 면(S1) 중, 제1 도전부(15)가 형성되어 있지 않은 부분(S1)의 적어도 일부를 덮는 제1 절연막(17)을 형성하는 것, 제1 도전막(15)의 일부에, 제1 도전부(15)의 일부를 노출시키는 개구(17a)를 형성하는 것, 제1 절연막(17)의 개구(17a)의 내주면에 시드층을 형성하지 않고, 제1 도전부(15)를 전극으로서 전해 도금을 행하고, 제1 절연막(17)의 개구(17a)의 내부에 도전 플러그(18)를 형성하는 것을 구비하고 있다. 또한, 도전 플러그(18)의 제1 도전부(15)와는 반대측의 단부에 전기적으로 접속하는 제2 도전부(19, 21, 23, 25, 27, 28)를 형성하는 것, 제2 도전부에 전기적으로 접속하여 반도체 소자(29)를 배치하는 것, 반도체 소자(29) 및 제2 도전부의 적어도 일부를 밀봉재(30)에 의해 밀봉하는 것, 제1 도전부(15), 제1 절연막(17), 도전 플러그(18), 제2 도전부, 반도체 소자(29) 및 밀봉재(30)를 일체적으로 기판(10)으로부터 박리하는 것을 구비하고 있다.
이 구성에 의해, 제1 절연막(17)의 두께가 두껍고, 따라서 개구(17a)의 깊이가 깊은 경우여도, 개구(17a)의 내부에 확실하게 도전 플러그(18)를 형성할 수 있고, 전기 저항 및 임피던스가 낮은 도전 플러그(18)를 제조할 수 있다. 따라서, 고주파의 도전 특성이 우수한 반도체 장치를 제조할 수 있다.
(2) 제1 절연막(17)으로서 100㎛ 이상의 두께의 절연막을 형성하고, 도전 플러그(18)로서 100㎛ 이상의 길이의 플러그를 형성함으로써, 제1 도전부(15)와 제1 배선(21)의 간격을, 100㎛ 이상의 길이로 할 수 있다. 이에 의해, 제1 도전부(15)를 안테나로서 사용한 경우에 있어서, 안테나에 대한 제1 배선(21)으로부터의 전자적인 악영향을 저감시킬 수 있기 때문에, 고성능의 통신용 반도체 장치를 제조할 수 있다.
(일 실시형태의 반도체 장치)
상술한 바와 같이, 도 6은 상술한 일 실시형태의 반도체 장치의 제조 방법에 의해 제조된 일 실시형태의 반도체 장치(100)를 나타내는 도면이다. 상술한 일 실시형태의 반도체 장치의 제조 방법에서 설명한 반도체 장치(100)의 구성이나 특징은 전부 일 실시형태의 반도체 장치(100)에 대해서도 원용되는 것이기 때문에, 이들에 대한 설명은 중복되므로 생략한다.
(일 실시형태의 반도체 장치의 효과)
(3) 반도체 장치(100)는 반도체 소자(29)와, 안테나로서의 제1 도전부(15)와, 반도체 소자(29)와 전기적으로 접속되어 있는 제2 도전부(19, 21, 23, 25, 27, 28)와, 제1 도전부(15)와 제2 도전부를 전기적으로 접속하는 도전 플러그(18)를 구비하고 있다. 반도체 장치(100)는 추가로, 제1 도전부(15) 및 제2 도전부의 적어도 일부 및 도전 플러그(18)를 덮고 있는 제1 절연막(17)을 구비하고 있다. 그리고, 제1 도전부(15)의 도전 플러그(18)와는 반대측의 면이 제1 절연막(17)으로부터 노출되고, 제1 도전부(15)의 상기 도전 플러그의 도전 플러그(18)와는 반대측의 면 이외의 면은 제1 절연막(17)으로 덮여 있다.
이 구성에서는, 안테나로서의 제1 도전부(15)는 그 대부분이 제1 절연막(17)의 내부에 매몰되어 설치되어 있기 때문에, 외부로부터 이물질이 제1 도전부(15)에 접촉해도 제1 도전부(15)는 박리 또는 손상되는 경우가 없다. 따라서, 안테나 부분의 기계적인 내구성이 우수한 반도체 장치를 실현할 수 있다.
(4) 제1 도전부(15)와 제2 도전부(19, 21, 23, 25, 27, 28)의 간격을 100㎛ 이상으로 하고, 도전 플러그(18)의 길이를 100㎛ 이상으로 함으로써, 안테나로서의 제1 도전부(15)에 대한 제2 도전부로부터의 전자적인 악영향을 저감시킬 수 있기 때문에, 고성능의 통신용 반도체 장치를 실현할 수 있다.
(5) 제1 도전부(15)의 도전 플러그(18)와는 반대측의 면에, 금을 포함하는 금속의 막이 형성되어 있는 구성으로 함으로써, 안테나로서의 제1 도전부(15)의 내부식성을 높인 반도체 장치를 실현할 수 있다.
본 발명은 이상의 내용에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 고려되는 그 밖의 양태도 본 발명의 범위 내에 포함된다.
100: 반도체 장치, 11: 지지 기판, 12: 제1 금속층, 13: 제2 금속층, 15: 제1 도전부, 16: 얼라인먼트 마크, 17: 제1 절연막, 17a: 개구, 18: 도전 플러그, 21: 제1 배선, 25(25a, 25b): 제2 배선, 27: 포스트, 28: 필러, 29: 반도체 소자, 30: 밀봉재, 32: 제3 금속층, 33: 땜납 볼

Claims (8)

  1. 기판의 제1 면의 적어도 일부에 전해 도금에 의해 제1 도전부를 형성하는 것,
    상기 제1 도전부 및 상기 기판의 상기 제1 면 중 상기 제1 도전부가 형성되어 있지 않은 부분의 적어도 일부를 덮는 두께 100㎛ 이상의 제1 절연막을 형성하는 것,
    상기 제1 절연막의 일부에, 상기 제1 도전부의 일부를 노출시키는 개구를 형성하는 것,
    상기 제1 절연막의 상기 개구의 내주면에 시드층을 형성하지 않고, 상기 제1 도전부를 전극으로서 전해 도금을 행하고, 상기 제1 절연막의 상기 개구의 내부에 100㎛ 이상의 길이의 도전 플러그를 형성하는 것,
    상기 도전 플러그의 상기 제1 도전부측과는 반대측의 단부에 전기적으로 접속하는 제2 도전부를 형성하는 것,
    상기 제2 도전부에 전기적으로 접속하여, 반도체 소자를 배치하는 것,
    상기 반도체 소자 및 상기 제2 도전부의 적어도 일부를 밀봉재에 의해 밀봉하는 것,
    상기 제1 도전부, 상기 제1 절연막, 상기 도전 플러그, 상기 제2 도전부, 상기 반도체 소자 및 상기 밀봉재를 일체적으로 상기 기판으로부터 박리하는 것을 구비하고,
    상기 제1 도전부는 안테나를 포함하는, 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 개구의 직경은 상기 제1 절연막의 두께의 0.5배 이상, 4배 이하인, 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 절연막의 형성은 서로 선팽창 계수가 상이한 복수의 막을 중첩하여 형성하는, 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 도전부, 상기 제1 절연막, 상기 도전 플러그, 상기 제2 도전부, 상기 반도체 소자 및 상기 밀봉재를 일체적으로 상기 기판으로부터 박리한 후, 상기 제1 도전부의 상기 도전 플러그와는 반대측의 면에 금을 포함하는 금속을 도금하는, 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 도전부는 상기 제1 면 내의 적어도 제1 방향으로 소정의 간격만큼 떨어져 배치되는 복수의 도전부를 갖는 안테나부를 포함하는, 반도체 장치의 제조 방법.
  6. 반도체 소자와,
    안테나로서의 제1 도전부와,
    상기 반도체 소자와 전기적으로 접속되어 있는 제2 도전부와,
    상기 제1 도전부와 상기 제2 도전부를 전기적으로 접속하는 도전 플러그와,
    상기 제1 도전부 및 상기 제2 도전부의 적어도 일부, 및 상기 도전 플러그를 덮고 있는 제1 절연막을 구비하고,
    상기 제1 도전부의 상기 도전 플러그측과는 반대측의 면이 상기 제1 절연막으로부터 노출되고,
    상기 제1 도전부의 상기 면 이외의 면은 상기 제1 절연막으로 덮여 있고,
    상기 제1 도전부와 상기 제2 도전부의 간격은 100㎛ 이상이고, 상기 도전 플러그의 길이는 100㎛ 이상이고,
    상기 도전 플러그는 상기 제1 절연막의 개구의 내주면에 시드층을 형성하지 않고, 상기 제1 도전부를 전극으로서 전해 도금을 행함으로써, 상기 제1 절연막의 상기 개구의 내부에 형성되어 있는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 도전부와 상기 도전 플러그는 동일한 재질의 물질인, 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제1 도전부의 상기 도전 플러그와는 반대측의 면에는 금을 포함하는 금속 막이 형성되어 있는, 반도체 장치.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170236776A1 (en) 2016-02-17 2017-08-17 Infineon Technologies Ag Semiconductor device including an antenna

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010124005A (ja) * 2010-03-09 2010-06-03 Ibiden Co Ltd 半導体チップモジュール及び半導体チップモジュールの製造方法
JP2014236102A (ja) * 2013-05-31 2014-12-15 凸版印刷株式会社 貫通電極付き配線基板、その製造方法及び半導体装置
JP6533089B2 (ja) * 2015-04-21 2019-06-19 京セラ株式会社 配線基板
KR102657408B1 (ko) * 2016-12-22 2024-04-16 미쓰이금속광업주식회사 다층 배선판의 제조 방법
JP6816046B2 (ja) * 2018-02-06 2021-01-20 アオイ電子株式会社 半導体装置の製造方法
KR102565703B1 (ko) * 2018-07-18 2023-08-10 삼성전기주식회사 패키지 기판 및 이를 포함하는 칩 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170236776A1 (en) 2016-02-17 2017-08-17 Infineon Technologies Ag Semiconductor device including an antenna

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