TW202234600A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TW202234600A
TW202234600A TW110124476A TW110124476A TW202234600A TW 202234600 A TW202234600 A TW 202234600A TW 110124476 A TW110124476 A TW 110124476A TW 110124476 A TW110124476 A TW 110124476A TW 202234600 A TW202234600 A TW 202234600A
Authority
TW
Taiwan
Prior art keywords
conductive
conductive portion
insulating film
semiconductor device
opening
Prior art date
Application number
TW110124476A
Other languages
English (en)
Other versions
TWI850573B (zh
Inventor
鈴木敬史
河野一郎
谷昭一
三原一郎
Original Assignee
日商青井電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商青井電子股份有限公司 filed Critical 日商青井電子股份有限公司
Publication of TW202234600A publication Critical patent/TW202234600A/zh
Application granted granted Critical
Publication of TWI850573B publication Critical patent/TWI850573B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

本發明之課題為製造一種適合發送接收高頻訊號之半導體裝置。 本發明之半導體裝置之製造方法，具備以下步驟：藉由電鍍於基板之第1面形成第1導電部；形成第1絕緣膜，該第1絕緣膜覆蓋第1導電部及基板之第1面；於第1絕緣膜之一部分形成開口，該開口使第1導電部之一部分露出；將第1導電部作為電極來進行電鍍，於開口之內部形成導電栓；形成第2導電部，該第2導電部與導電栓之相反側之端部電性連接；與第2導電部電性連接而配置半導體元件；藉由密封材來密封半導體元件及第2導電部的至少一部分；以及將第1導電部、第1絕緣膜、導電栓、第2導電部、半導體元件、以及密封材一體地從基板剝離。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法。
被提出一種將作為天線使用之佈線與半導體元件收納於1個封裝之半導體裝置。（參照專利文獻1） [先前技術文獻] [專利文獻]
[專利文獻1]美國專利申請公開第2017/0236776號說明書
[發明所欲解決之問題]
專利文獻1所揭示之製造方法中，在分別形成包含半導體晶片（半導體元件）與佈線之半導體器件、與在介電體層之表面形成天線之載體之後，將半導體器件與載體貼合來製造半導體裝置。因此，在半導體器件所包含之半導體元件、與載體所包含之天線之間的電性接合部分容易產生不需要的電阻或電容。因此，難以製造一種適合發送接收高頻訊號之半導體裝置。 又，專利文獻1所揭示之半導體裝置中，由於天線係與載體所包含之介電體層之表面相接，且從介電體層露出而形成，因此，存在機械耐久性弱的問題。 [解決問題之手段]
根據第1樣態，一種半導體裝置之製造方法，具備以下步驟：藉由電鍍於基板之第1面的至少一部分形成第1導電部；形成第1絕緣膜，前述第1絕緣膜覆蓋前述第1導電部及前述基板之前述第1面之中，未形成前述第1導電部之部分的至少一部分；於前述第1絕緣膜之一部分形成開口，前述開口使前述第1導電部之一部分露出；於前述第1絕緣膜之前述開口之內周面不形成種晶層，而將前述第1導電部作為電極來進行電鍍，於前述第1絕緣膜之前述開口之內部形成導電栓；形成第2導電部，前述第2導電部與前述導電栓之與前述第1導電部側為相反側之端部電性連接；與前述第2導電部電性連接而配置半導體元件；藉由密封材來密封前述半導體元件及前述第2導電部的至少一部分；以及將前述第1導電部、前述第1絕緣膜、前述導電栓、前述第2導電部、前述半導體元件、以及前述密封材一體地從前述基板剝離。 根據第2樣態，一種半導體裝置，具備：半導體元件；作為天線之第1導電部；第2導電部，與前述半導體元件電性連接；導電栓，與前述第1導電部和前述第2導電部電性連接；以及第1絕緣膜，覆蓋前述第1導電部及前述第2導電部的至少一部分、以及前述導電栓；前述第1導電部之與前述導電栓側為相反側之面從前述第1絕緣膜露出；前述第1導電部之前述面以外的面係由前述第1絕緣膜覆蓋。 [發明效果]
根據本發明之製造方法，可提供一種高頻導電特性優異之半導體裝置。 根據本發明之半導體裝置，可實現一種天線部分之機械耐久性優異之半導體裝置。
（一實施形態之半導體裝置之製造方法） 圖6係表示一實施形態之半導體裝置100之圖，圖1至圖5係用以說明半導體裝置100之製造方法之圖。各圖中以箭頭標記所表示之X方向、Y方向、以及Z方向係分別在各圖中表示相同方向，以其箭頭標記之指示方向為+方向。又，X方向、Y方向、以及Z方向係彼此正交之方向。在本說明書中，將X方向之位置稱為X位置，將Y方向之位置稱為Y位置。
（基板） 圖1（a）係表示用以製造半導體裝置100之基板10之剖面圖。基板10包含支承基板11、與在支承基板11之上面（+Z側之面）從支承基板11側依序形成之第1金屬層12及第2金屬層13。 以下，將基板10之+Z側之面稱為「第1面」S1。
在圖1（a）及以下各圖中，為了便於理解，相對基板10之面内方向（X方向），放大描繪垂直於基板10之表面的方向（Z方向）之長度。 此外，在圖1（b）以下的各圖中，省略支承基板11之厚度的一部分而表示。
支承基板11係由例如玻璃所構成，作為一例，支承基板11之厚度為100~2000μm左右。
作為一例，第1金屬層12係包含鈦之層，作為一例，第1金屬層12之厚度為0.05~1.0μm左右。第1金屬層12亦可代替鈦而為包含鈦（Ti）合金層（例如，鎢鈦（WTi）、鈦鋁（TiAl））、鎳（Ni）、鉻（Cr）、鉭（Ta）等者。 作為一例，第2金屬層13係包含銅之層，作為一例，第2金屬層13之厚度為0.1~3.0μm左右。第2金屬層13亦可代替銅而為包含銅（Cu）合金層（例如，鈦銅（TiCu）、鈦銅鐵（TiCuFe））、鎳（Ni）、鉻（Cr）、鉭（Ta）等者。 在支承基板11與第1金屬層12之間，亦可形成以碳等為主成分之未圖示之剝離層。 若有販賣符合上述條件之至少形成有第1金屬層12、第2金屬層13之支承基板11，則可將其購入而使用。
（第1導電部之形成） 圖1（b）係表示在基板10之+Z側之面亦即第1面S1之上，亦即在第2金屬層13之上，形成有第1導電部15及對準標記16之狀態。在形成第1導電部15及對準標記16時，首先在第1面S1上之、亦即第2金屬層13上之全面形成光阻劑14，在該光阻劑14形成與第1導電部15及對準標記16之形狀對應之所期望的開口部。然後，藉由將基板10浸於鍍液來進行電解銅鍍覆，而銅被鍍覆至第2金屬層13露出之部分（亦即光阻劑14之開口部），形成第1導電部15及對準標記16。 其後，去除光阻劑14。
第1導電部15係在下述之半導體裝置100中，成為天線之部分。 圖1（c）係表示從+Z方向觀察形成有第1導電部15及對準標記16之基板10之俯視圖。如圖1（c）所示，第1導電部15構成天線部，作為一例，該天線部具有在X方向上隔離既定間隔而配置之、在Y方向上延伸之大致橢圓形的2個導電部。 X方向可指與XY平面一致的第1面S1的面内的第1方向。 此外，第1導電部15亦可進而包含上述天線部以外的部分。又，天線部不限於2個，亦可具有在X方向上隔離既定間隔而配置之3個以上的導電部。
由於第1導電部15與對準標記16，係基於在相同的光刻步驟中同時形成之開口而形成，因此，可正確地掌握兩者的X方向及Y方向的位置關係。因此，在以下的步驟中，藉由測量對準標記16的X位置及Y位置，可正確地掌握第1導電部15的X位置及Y位置。
（第1絕緣膜之形成） 圖2（a）係表示在基板10上，以覆蓋第1導電部15及對準標記16之方式，形成有第1絕緣膜17之狀態。第1絕緣膜17，係以覆蓋基板10之第1面S1之中、未形成第1導電部15與對準標記16之部分的至少一部分之方式而形成。
作為一例，第1絕緣膜17，係藉由在包含第1導電部15及對準標記16之支承基板11上，貼附味之素累積膜(ABF，“Ajinomoto build-up film”)來形成。作為一例，第1絕緣膜17之厚度T1為100μm以上。亦可藉由塗布液體狀的材料來形成第1絕緣膜17。
（開口之形成） 圖2（b）係表示在第1絕緣膜17中之、相當於第1導電部15之一部分的上方（+Z方向）之部分，形成有開口17a之狀態。開口17a，係藉由對第1絕緣膜17之既定部位照射雷射光等之整形過的光，使第1絕緣膜17之一部分蒸發來形成。第1導電部15之一部分藉由開口17a而露出。
在形成開口17a之前，使用未圖示之位置檢測裝置，測量對準標記16的X位置及Y位置。然後，基於對準標記16之位置測量結果，使與第1導電部15中之所期望的部分對應之第1絕緣膜17的X位置及Y位置一致地照射光，形成開口17a。
（導電栓之形成） 在圖2（b）所示之開口17a之内部，將第1導電部15作為電極進行電鍍。 圖2（c）係表示在開口17a之内部，藉由將第1導電部15作為電極之電解銅鍍覆，形成有以銅為主成分之導電栓18之狀態。作為一例，導電栓18之長度（Z方向的長度）為100μm以上。此外，導電栓18之長度亦可較第1絕緣膜17之厚度T1短。
此外，於在開口17a之内周面形成種晶層（seed layer），進行導電栓18之電鍍之情形，由於與開口17a之-Z側之端部的附近相比，容易從鍍液供給金屬至開口17a之+Z側之端部的附近的内周面，因此，鍍覆的成膜速度變快。因此，恐有開口17a中，僅其+Z側之端部的附近由金屬填充，-Z側之端部的附近成為空洞之虞。其結果，存在無法形成具有非常低的電阻的導電栓18之虞。
相對於此，在一實施形態中，如同上述，由於未在開口17a之内周面形成種晶層，而將第1導電部15作為電極進行電鍍，因此，於開口17a，從其-Z側的端部（靠近第1導電部15之側），依次填入金屬。因此，於在作為一例具有100μm以上的厚度之第1絕緣膜17形成之深的開口17a之内部，可形成無空洞的、具有非常低的電阻的導電栓18。
又，由於未在第1導電部15之表面形成種晶層，而在藉由電鍍形成之第1導電部15之表面，藉由電鍍形成銅來作為導電栓18，因此，可將第1導電部15與導電栓18牢固地接合。進而，由於在第1導電部15與導電栓18之間不包含種晶層，因此，可將在第1導電部15與導電栓18之間形成之電容抑制為較小。藉此，可將對在第1導電部15與導電栓18之間流動之高頻電流之阻抗抑制為較小。
此外，導電栓18的徑係與開口17a的徑D1大致相同。因此，為了降低導電栓18之電阻，雖開口17a的徑D1越大越好，但另一方面，若開口17a的徑D1過大，則在第1導電部15與導電栓18之間形成之電容將增大。
因此，作為一例，開口17a的徑D1係設為與第1絕緣膜17之厚度T1相同程度。又，作為一例，開口17a的徑D1亦可為100μm以上。作為進一步的一例，開口17a的徑D1亦可為第1絕緣膜17之厚度T1的0.5倍以上、且4倍以下。
此處，所謂開口17a的徑D1，若開口17a為圓形則相當於其直徑，若開口17a為正方形則相當於其1邊的長度。又，若開口17a為大致橢圓形，則徑D1相當於其長半徑與短半徑之和，若開口17a為大致長方形，則徑D1相當於未對向之2邊的長度的平均值。
（第1佈線及第2佈線之形成） 在圖2（c）所示之、導電栓18及第1絕緣膜17之+Z側之端面、及開口17a之内周面之一部分，藉由無電解銅鍍覆等形成導電性的種晶層。 圖2（d）係表示形成有種晶層19之狀態之圖。
圖3（a）係表示在種晶層19之上（+Z側），形成有第1佈線21之狀態之圖。在形成第1佈線21時，在種晶層19之上（+Z側）藉由積層等形成乾膜光阻20，將乾膜光阻20之既定部分曝光後進行顯影，藉此，在乾膜光阻20之既定位置形成開口。然後，將種晶層19作為電極，在乾膜光阻20之開口之内部電鍍銅等金屬，藉此，形成第1佈線21。
其後，藉由蝕刻等將乾膜光阻20去除，並且將第1佈線21作為蝕刻遮罩，藉由蝕刻將種晶層19去除。 圖3（b）係表示形成有第1佈線21，且已去除乾膜光阻20及種晶層19之狀態。
圖3（c）係表示在第1佈線21之上（+Z側）形成有第2絕緣膜22，且在第2絕緣膜22之一部分形成有開口22a之狀態。 第2絕緣膜22往第1絕緣膜17及第1佈線21之上（+Z側）的形成，係與上述第1絕緣膜17相同，藉由貼附味之素累積膜（ABF）來進行。作為一例，第2絕緣膜22之厚度為30~50μm左右。
開口22a之形成，係藉由在第2絕緣膜22之既定部位照射雷射光等之整形過的光，使第2絕緣膜22之一部分蒸發來形成。如圖3（c）所示，第1佈線21之一部分藉由開口22a而露出。
在圖3（c）所示之、第2絕緣膜22之+Z側之端面、從開口22a露出之第1佈線21之一部分、以及開口22a之内周面，藉由無電解銅鍍覆等形成導電性的種晶層。 圖3（d）係表示形成有種晶層23之狀態之圖。
圖4（a）係表示在種晶層23之上（+Z側）形成有第2佈線25a、25b之狀態之圖。以下，亦將第2佈線25a、25b合稱為第2佈線25。第2佈線25係與上述第1佈線21相同，於在種晶層23之上（+Z側）形成之乾膜光阻24之既定位置形成開口，將種晶層23作為電極，電鍍銅等金屬，藉此，形成第2佈線25。 然後，藉由蝕刻等將乾膜光阻24去除。
圖4（b）係表示在第2佈線25b之上（+Z側）形成有立柱（post）27之狀態之圖。立柱27係與上述第2佈線25相同，於在種晶層23及第2佈線25之上（+Z側）形成之乾膜光阻26之既定位置形成開口26a，在開口26a内將第2佈線25作為電極，電鍍銅等金屬，藉此，形成立柱27。 其後，藉由蝕刻等將乾膜光阻26去除，並且將第2佈線25作為蝕刻遮罩，藉由蝕刻將種晶層23去除。
（半導體元件之配置） 圖4（c）係表示半導體元件29透過柱（pillar）28，與在基板10上形成之第2佈線25a接合之狀態。半導體元件29，係從射頻（RF）積體電路（IC）、中央處理器（CPU）等的邏輯電路IC、或動態隨機存取記憶體（DRAM）等的記憶IC等的、自半導體晶圓切出之半導體積體電路晶片。
於半導體元件29之形成有半導體積體電路之主面（-Z側之面）的一部分，在往第2佈線25a之接合之前，形成柱28及焊料（未圖示）。半導體元件29之接合，可使用各種倒裝晶片接合器（Flip Chip Bonder）來進行。 又，在往基板10之接合之前，亦可研磨背面（與主面為相反側之面），使半導體元件29成為70μm至150μm左右的厚度。
在本說明書中，亦將以上說明的、種晶層19、第1佈線21、種晶層23、第2佈線25、立柱27、以及柱28的至少一部分稱為「第2導電部」。第2導電部係與和導電栓18之第1導電部15為相反側（+Z側）之端部電性連接。又，半導體元件29係與第2導電部電性連接而配置。
此外，由於圖4（c）表示形成有第2導電部等之基板10及半導體元件29之一部分的剖面，因此，雖第2佈線25a與第2佈線25b顯示為絕緣，但第2佈線25a與第2佈線25b亦可一部分電性導通。又，第1導電部15與第2佈線25b亦可一部分電性導通。
（由密封材進行密封） 藉由密封材，將半導體元件29、柱28、第2佈線25、以及立柱27的至少一部分密封。 圖5（a）係表示在基板10上的第2絕緣膜22上形成之半導體元件29、柱28、第2佈線25、以及立柱27的至少一部分藉由密封材30密封之狀態。
作為密封材30，例如可使用在環氧基底的樹脂填充氧化矽等的填料的樹脂。密封可藉由壓縮模製法，利用模具來加壓液狀的樹脂而形成。或者，亦可藉由轉移模製法來形成。作為一例，密封材30之厚度為200~700μm左右。
此外，柱28、第2佈線25、以及立柱27，皆包含於上述第2導電部。因此換言之，該密封可謂藉由密封材將半導體元件29、以及第2導電部的至少一部分密封者。
（第3佈線之形成） 圖5（b）係表示在密封材30之上（+Z側），形成有第3佈線31之狀態之圖。在形成第3佈線31時，在密封材30中之、X位置及Y位置與立柱27的至少一部分一致的部分，藉由光刻形成開口30a。然後，在密封材30之上端面、開口30a之内周面、以及從開口30a露出之立柱27之上端形成未圖示之種晶層。
然後，與上述第1佈線21相同，於在未圖示之種晶層上（+Z側）形成之未圖示之乾膜光阻之既定位置形成開口，將種晶層作為電極，電鍍銅等金屬，藉此，形成第3佈線31。在形成第3佈線31後，去除未圖示之乾膜光阻，將第3佈線31作為蝕刻遮罩，藉由蝕刻將未圖示之種晶層去除。
以下，將圖5（b）所示之、第1導電部15、第1絕緣膜17、第2絕緣膜22、導電栓18、第2導電部（19、21、23、25、27、28）、半導體元件29、密封材30、以及第3佈線31合稱為「中間生成體」50。
（自基板之剝離） 將中間生成體50一體地從基板10剝離。圖5（c）係表示從基板10剝離之中間生成體50。 在將中間生成體50從基板10剝離時，作為一例，亦可首先將構成基板10之支承基板11，從中間生成體50、以及與中間生成體50一體形成之第2金屬層13與第1金屬層12剝離。而且之後，亦可藉由蝕刻等，將第1金屬層12及第2金屬層13從中間生成體50依次去除。
藉由將基板10從中間生成體50剝離，與基板10之第2金屬層13密合而形成之第1導電部15在中間生成體50之-Z側的端面露出。惟，第1導電部15之中、從第1絕緣膜17露出之部分僅為其-Z側的端面、亦即第1導電部15之與導電栓18為相反側之面。而且，第1導電部15之-Z側的端面以外的面由第1絕緣膜17覆蓋。
（第3金屬層及焊料球之形成） 圖6係表示完成之半導體裝置100之剖面之圖。 對於圖5（c）所示之中間生成體50，在從第1絕緣膜17露出之第1導電部15之-Z側端面形成第3金屬層32，在第3佈線31之+Z側端面的至少一部分形成焊料球33，藉此，完成圖6所示之半導體裝置100。
作為一例，第3金屬層32，係從第1導電部15側依序藉由鍍覆而積層以鎳為主成分之層、以鈀為主成分之層、以及以金為主成分之層而形成。於該情形，第3金屬層32之下端部（-Z側之端部）係由耐腐蝕性高的金覆蓋。 此外，亦可省略形成以鎳為主成分之層、或以鈀為主成分之層的至少一個。 焊料球33往第3佈線31之+Z側端面之形成，係藉由在第3佈線31之+Z側端面配置焊料球33，進行加熱迴焊來形成。 藉由以上的步驟，完成圖6所示之半導體裝置100。
此外，在以上的說明中，雖第1導電部15、導電栓18、第1佈線21、第2佈線25、以及第3佈線31皆設為藉由電解銅鍍覆而形成者，但亦可藉由其他金屬的電鍍來形成它們之中的至少一部分。 惟，尤其是關於第1導電部15與導電栓18，藉由以相同材料的物質（金屬）來形成，可進一步提高它們的結合強度。
此外，在以上的說明中，雖第1絕緣膜17係以一種材料形成者，但亦可將由彼此不同的材料所構成之複數個膜重疊而形成。作為複數個膜，例如，亦可使用彼此線膨脹係數不同的材料的膜。例如，亦可將線膨脹係數相對較大但與第1導電部15等的密合性高的材料的膜、與線膨脹係數相對較小的膜重疊而形成。於該情形，能夠一邊提高與第1導電部15等的密合性，且一邊作為整體將第1絕緣膜17之線膨脹係數抑制為較小。
又，用以形成第1佈線21之種晶層19之形成，不限於如圖2（d）所示，在導電栓18及第1絕緣膜17之+Z側的端面、以及開口17a之内周面的一部分直接形成種晶層19之方法。例如，亦可在圖2（c）所示之狀態之、第1絕緣膜17及導電栓18之上（+Z側），藉由味之素累積膜（ABF）等來形成第3絕緣膜，在第3絕緣膜之中、X位置及Y位置與導電栓18一致的部分形成開口。而且，亦可在從該開口露出之導電栓18、第3絕緣膜之+Z側的端面、以及該開口之内周面形成種晶層19。
此外，對準標記16亦可非如圖1（b）及圖1（c）所示在第1導電部15的附近形成，而在從第1導電部15起往X方向或Y方向偏離之位置形成。例如，亦可在基板10的第1面S1中之、在之後的步驟中未由第1絕緣膜17覆蓋之周邊部形成對準標記16。
此外，雖在圖1至圖5中，表示1個半導體裝置100的製造步驟，但亦可將基板10設為與半導體裝置100相比非常大的基板，在基板10上將半導體裝置100於X方向或Y方向排列複數個而形成。於該情形，在將基板10從一體地形成之複數個中間生成體50剝離後，可將一體地形成之複數個中間生成體50切斷以進行個別片化。
於該情形，對準標記16亦可與複數個半導體裝置100之各個對應而分別形成。或者，亦可配置較半導體裝置100之排列數更少數量的對準標記16。於該情形，對準標記16，亦可在之後的步驟中未由第1絕緣膜17覆蓋之周邊部形成對準標記16。
此外，在以上的說明中，雖設為在基板10上，形成第1佈線21、第2佈線25、以及第3佈線31的3層佈線者，但在基板10上形成之佈線的層數不限於此。亦即，佈線亦可為1層，亦可為4層以上。關於4層以上的佈線的形成，亦利用與上述第1佈線21、第2佈線25、或第3佈線31相同的方法來形成即可。 又，根據半導體裝置100的用途，亦可省略形成上述焊料球33、或第3金屬層32中的至少一個。
此外，半導體裝置100中成為天線的部分亦即第1導電部15的基板10的第1面S1内的形狀，當然不限於具有圖1（c）所示之大致橢圓形狀的2個部分。亦可為其他形狀。 圖7（a）至圖7（c），係分別表示在基板10的第1面S1内形成之第1導電部15的其他形狀之例的圖。在圖7（a）所示之例中，第1導電部15的形狀係大致正方形的導電部在X方向配置2列，在Y方向配置2列共計4個的形狀。
在圖7（b）所示之例中，第1導電部15的形狀係大致圓形的導電部在X方向配置2列，在Y方向配置2列共計4個的形狀。而且，在圖7（c）所示之例中，第1導電部15的形狀係大致正方形的導電部在X方向配置4列，在Y方向配置4列共計16個的形狀。
（一實施形態的半導體裝置之製造方法的效果） （1）以上的半導體裝置之製造方法，具備以下步驟：藉由電鍍於基板10之第1面S1的至少一部分形成第1導電部15；形成第1絕緣膜17，第1絕緣膜17覆蓋第1導電部15及基板10之第1面S1之中，未形成第1導電部15之部分的至少一部分；於第1絕緣膜17之一部分形成開口17a，開口17a使第1導電部15之一部分露出；於第1絕緣膜17之開口17a之內周面不形成種晶層，而將第1導電部15作為電極來進行電鍍，於第1絕緣膜17之開口17a之內部形成導電栓18。進而具備以下步驟：形成第2導電部（19、21、23、25、27、28），第2導電部與導電栓18之與第1導電部15側為相反側之端部電性連接；與第2導電部電性連接而配置半導體元件29；藉由密封材30來密封半導體元件29及第2導電部的至少一部分；以及將第1導電部15、第1絕緣膜17、導電栓18、第2導電部、半導體元件29、以及密封材30一體地從基板10剝離。 藉由該構成，即便於第1絕緣膜17之厚度厚，而開口17a之深度深之情形，亦能夠在開口17a之内部確實地形成導電栓18，能夠製造電阻及阻抗低的導電栓18。因此，可製造高頻導電特性優異之半導體裝置。
（2）形成100μm以上的厚度的絕緣膜作為第1絕緣膜17，形成100μm以上的長度的栓作為導電栓18，藉此，能夠將第1導電部15與第1佈線21之間隔設為100μm以上的長度。藉此，於將第1導電部15作為天線使用之情形中，由於能降低來自第1佈線21的對天線的電磁性的不良影響，因此，可製造高性能的通訊用半導體裝置。
（一實施形態的半導體裝置） 如上所述，圖6係表示藉由上述一實施形態的半導體裝置之製造方法而製造之一實施形態的半導體裝置100之圖。由於在上述一實施形態的半導體裝置之製造方法中所說明的半導體裝置100的構成或特徵，全部也在一實施形態的半導體裝置100中沿用，因此，關於它們的說明因重複而省略。
（一實施形態的半導體裝置的效果） （3）半導體裝置100，具備：半導體元件29；作為天線之第1導電部15；第2導電部（19、21、23、25、27、28），與半導體元件29電性連接；導電栓18，與第1導電部15和第2導電部電性連接。半導體裝置100進而具備：第1絕緣膜17，覆蓋第1導電部15及第2導電部的至少一部分、以及導電栓18。而且，第1導電部15之與導電栓18為相反側之面從第1絕緣膜17露出；第1導電部15之與導電栓18為相反側之面以外的面係由第1絕緣膜17覆蓋。 於該構成中，由於作為天線之第1導電部15，係幾乎所有埋於第1絕緣膜17之内部而設，因此，即便異物從外部與第1導電部15接觸，第1導電部15亦不會剝離或損傷。因此，可實現天線部分之機械耐久性優異之半導體裝置。
（4）將第1導電部15與第2導電部（19、21、23、25、27、28）之間隔設為100μm以上，將導電栓18之長度設為100μm以上，藉此，由於能夠降低來自第2導電部的對作為天線之第1導電部15的電磁性的不良影響，因此，可實現高性能的通訊用半導體裝置。
（5）藉由採用在第1導電部15之與導電栓18為相反側之面形成包含金的金屬膜之構成，可實現提高作為天線之第1導電部15的耐腐蝕性之半導體裝置。
本發明不是限定於以上内容者。在本發明的技術思想的範圍内所能想到的其他樣態亦包含於本發明的範圍内。
10:基板 11:支承基板 12:第1金屬層 13:第2金屬層 14:光阻劑 15:第1導電部 16:對準標記 17:第1絕緣膜 17a:開口 18:導電栓 19:種晶層 20:乾膜光阻 21:第1佈線 22:第2絕緣膜 22a:開口 23:種晶層 24:乾膜光阻 25（25a、25b）:第2佈線 26:乾膜光阻 26a:開口 27:立柱 28:柱 29:半導體元件 30:密封材 30a:開口 31:第3佈線 32:第3金屬層 33:焊料球 50:中間生成體 100:半導體裝置 D1:徑 S1:第1面 T1:厚度
[圖1]係說明一實施形態之半導體裝置之製造方法之圖，表示初期步驟之圖。 [圖2]係說明一實施形態之半導體裝置之製造方法之圖，表示接續圖1之步驟之圖。 [圖3]係說明一實施形態之半導體裝置之製造方法之圖，表示接續圖2之步驟之圖。 [圖4]係說明一實施形態之半導體裝置之製造方法之圖，表示接續圖3之步驟之圖。 [圖5]係說明一實施形態之半導體裝置之製造方法之圖，表示接續圖4之步驟之圖。 [圖6]係表示一實施形態之半導體裝置之圖。 [圖7]係表示第1導電部之形狀之各種例之圖。
10:基板
11:支承基板
12:第1金屬層
13:第2金屬層
15:第1導電部
16:對準標記
17:第1絕緣膜
18:導電栓
19:種晶層
21:第1佈線
22:第2絕緣膜
23:種晶層
25a、25b:第2佈線
27:立柱
28:柱
29:半導體元件
30:密封材
30a:開口
31:第3佈線
50:中間生成體

Claims (10)

  1. 一種半導體裝置之製造方法，具備以下步驟： 藉由電鍍於基板之第1面的至少一部分形成第1導電部； 形成第1絕緣膜，前述第1絕緣膜覆蓋前述第1導電部及前述基板之前述第1面之中，未形成前述第1導電部之部分的至少一部分； 於前述第1絕緣膜之一部分形成開口，前述開口使前述第1導電部之一部分露出； 於前述第1絕緣膜之前述開口之內周面不形成種晶層，而將前述第1導電部作為電極來進行電鍍，於前述第1絕緣膜之前述開口之內部形成導電栓； 形成第2導電部，前述第2導電部與前述導電栓之與前述第1導電部側為相反側之端部電性連接； 與前述第2導電部電性連接而配置半導體元件； 藉由密封材來密封前述半導體元件及前述第2導電部的至少一部分；以及 將前述第1導電部、前述第1絕緣膜、前述導電栓、前述第2導電部、前述半導體元件、以及前述密封材一體地從前述基板剝離。
  2. 如請求項1所述之半導體裝置之製造方法，其中， 形成100μm以上的厚度的絕緣膜來作為前述第1絕緣膜； 形成100μm以上的長度的栓來作為前述導電栓。
  3. 如請求項1所述之半導體裝置之製造方法，其中， 前述開口之徑係前述第1絕緣膜的厚度的0.5倍以上且4倍以下。
  4. 如請求項1所述之半導體裝置之製造方法，其中， 前述第1絕緣膜之形成，係重疊彼此線膨脹係數不同之複數個膜而形成。
  5. 如請求項1所述之半導體裝置之製造方法，其中， 在將前述第1導電部、前述第1絕緣膜、前述導電栓、前述第2導電部、前述半導體元件、以及前述密封材一體地從前述基板剝離後，於前述第1導電部之與前述導電栓側為相反側之面鍍覆包含金之金屬。
  6. 如請求項1至5中任一項所述之半導體裝置之製造方法，其中， 前述第1導電部包含： 天線部，具有於前述第1面內的至少第1方向隔開既定間隔而配置之複數個導電部。
  7. 一種半導體裝置，具備： 半導體元件； 作為天線之第1導電部； 第2導電部，與前述半導體元件電性連接； 導電栓，與前述第1導電部和前述第2導電部電性連接；以及 第1絕緣膜，覆蓋前述第1導電部及前述第2導電部的至少一部分、以及前述導電栓； 前述第1導電部之與前述導電栓側為相反側之面從前述第1絕緣膜露出； 前述第1導電部之前述面以外的面係由前述第1絕緣膜覆蓋。
  8. 如請求項7所述之半導體裝置，其中， 前述第1導電部與前述導電栓係相同材質的物質。
  9. 如請求項7所述之半導體裝置，其中， 前述第1導電部與前述第2導電部之間隔係100μm以上，前述導電栓之長度係100μm以上。
  10. 如請求項7至9中任一項所述之半導體裝置，其中， 於前述第1導電部之與前述導電栓側為相反側之面，形成包含金之金屬的膜。
TW110124476A 2020-09-25 2021-07-02 半導體裝置及半導體裝置之製造方法 TWI850573B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP2020-161408 2020-09-25
JP2020161408A JP6985477B1 (ja) 2020-09-25 2020-09-25 半導体装置および半導体装置の製造方法
PCT/JP2021/024471 WO2022064803A1 (ja) 2020-09-25 2021-06-29 半導体装置および半導体装置の製造方法
WOPCT/JP2021/024471 2021-06-29

Publications (2)

Publication Number Publication Date
TW202234600A true TW202234600A (zh) 2022-09-01
TWI850573B TWI850573B (zh) 2024-08-01

Family

ID=

Also Published As

Publication number Publication date
WO2022064803A1 (ja) 2022-03-31
JP2022054298A (ja) 2022-04-06
JP6985477B1 (ja) 2021-12-22
KR20230019926A (ko) 2023-02-09
CN116235295A (zh) 2023-06-06

Similar Documents

Publication Publication Date Title
US8415789B2 (en) Three-dimensionally integrated semicondutor device and method for manufacturing the same
KR100639738B1 (ko) 회로 장치의 제조 방법
TWI715567B (zh) 晶片封裝
JP5135493B2 (ja) 集積回路パッケージ
JP3842548B2 (ja) 半導体装置の製造方法及び半導体装置
US20090032914A1 (en) Three-dimensional package module, method of fabricating the same, and method of fabricating passive device applied to the three-dimensional package module
TWI404188B (zh) 半導體元件用基板之製造方法及半導體裝置
KR20070023523A (ko) 반도체 패키지 및 그 제조 방법
TWI505756B (zh) 印刷電路板及其製造方法
TWI676409B (zh) 用於製造電子模組的方法及電子模組
JP2006189430A (ja) マイクロマシンプローブを搭載した薄膜回路及びその製造法と応用
KR100551576B1 (ko) 반도체 장치 및 그 제조방법
KR20150022204A (ko) 인터포저 기판 및 이의 제조방법
TW201019446A (en) Lead frame board, method of forming the same, and semiconductor device
CN112071822A (zh) 半导体装置及制造半导体装置的方法
US20120319289A1 (en) Semiconductor package
US20010052785A1 (en) Test carrier for testing semiconductor components including interconnect with support members for preventing component flexure
WO2018113573A1 (zh) 一种具有低电阻损耗三维封装结构及其工艺方法
US7745260B2 (en) Method of forming semiconductor package
US5936845A (en) IC package and IC probe card with organic substrate
TW202234600A (zh) 半導體裝置及半導體裝置之製造方法
TWI850573B (zh) 半導體裝置及半導體裝置之製造方法
KR20020071753A (ko) 반도체 장치를 검사하기 위한 프로브및 그 제조 방법
CN113990763A (zh) 一种基于电铸技术的芯片封装结构及其封装方法
US11749596B2 (en) Wiring substrate