KR20230019423A - 기판, 집적 디바이스, 및 언더컷이 있는 캡슐화 층을 포함하는 패키지 - Google Patents

기판, 집적 디바이스, 및 언더컷이 있는 캡슐화 층을 포함하는 패키지 Download PDF

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KR20230019423A
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substrate
integrated device
encapsulation layer
encapsulation
package
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KR1020227040547A
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데 퀘이로스 알베르투 조제 테이세이라
안드레아스 프란츠
안나 카타리나 크레프트
클라우스 라이틀링거
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퀄컴 인코포레이티드
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

기판, 집적 디바이스, 제 1 캡슐화 층 및 보이드를 포함하는 패키지가 제공된다. 기판은 제 1 표면을 포함한다. 집적 디바이스는 기판의 제 1 표면에 연결된다. 제 1 캡슐화 층은 기판의 제 1 표면 및 집적 디바이스 상에 위치된다. 제 1 캡슐화 층은 집적 디바이스의 측면에 대해 언더컷을 포함한다. 보이드는 집적 디바이스와 기판의 제 1 표면 사이에 위치된다. 보이드는 캡슐화 층의 언더컷에 측방향으로 둘러싸인다.

Description

기판, 집적 디바이스, 및 언더컷이 있는 캡슐화 층을 포함하는 패키지
관련된 출원들에 대한 상호 참조
본 출원은 2020 년 10 월 8 일 미국 특허청에 출원된 정규출원 제 17/066,049 호 및 2020 년 5 월 29 일 미국특허청에 출원된 가출원 제 63/032,177 호에 대한 우선권 및 이익을 주장하며, 이 출원들의 내용은 그 전부가 하기에 완전히 제시되는 것처럼 그리고 모든 적용가능한 목적들을 위해 본 명세서에 참조로 통합된다.
기술 분야
다양한 특징들은 기판 및 집적 디바이스를 포함하는 패키지에 관한 것이고, 보다 구체적으로, 기판, 집적 디바이스 및 캡슐화 층을 포함하는 패키지들에 관한 것이다.
도 1 은 기판 (102) 및 집적 디바이스 (104) 를 포함하는 패키지 (100) 를 도시한다. 집적 디바이스 (104) 는 복수의 솔더 인터커넥트들 (140) 을 통해 기판 (102) 의 제 1 표면에 커플링된다. 기판 (102) 은 적어도 하나의 유전체 층 (120), 복수의 인터커넥트들 (121), 제 1 솔더 레지스트 층 (124) 및 제 2 솔더 레지스트 층 (126) 을 포함한다. 복수의 솔더 인터커넥트들 (130) 은 기판 (102) 의 제 2 표면에 커플링된다. 패키지 (100) 는 또한 집적 디바이스 (104) 를 캡슐화하는 캡슐화 층 (160) 을 포함한다. 캡슐화 층 (160) 을 형성하는 프로세스는 캡슐화 층 (160) 의 적어도 부분이 집적 디바이스 (104) 아래로 흐르게 하고, 집적 디바이스 (104) 와 기판 (102) 사이에 형성되게 할 수 있다. 특정 유형의 집적 디바이스에 대해, 집적 디바이스 (104) 와 기판 (102) 사이에 캡슐화 층 (160) 을 갖는 것은 집적 디바이스 (104) 및/또는 패키지 (100) 의 성능을 제한 및/또는 손상시킬 수 있다.
패키지들 및 패키지에 위치된 집적 디바이스들의 성능을 개선해야 할 필요성이 계속되고 있다.
다양한 특징들은 기판 및 집적 디바이스를 포함하는 패키지에 관한 것이고, 보다 구체적으로, 기판, 집적 디바이스 및 캡슐화 층을 포함하는 패키지들에 관한 것이다.
일 예는 기판, 집적 디바이스, 제 1 캡슐화 층 및 보이드를 포함하는 패키지를 제공한다. 기판은 제 1 표면을 포함한다. 집적 디바이스는 기판의 제 1 표면에 커플링된다. 제 1 캡슐화 층은 기판의 제 1 표면 및 집적 디바이스 상에 위치된다. 제 1 캡슐화 층은 집적 디바이스의 측면에 대해 언더컷을 포함한다. 보이드는 집적 디바이스와 기판의 제 1 표면 사이에 위치된다. 보이드는 캡슐화 층의 언더컷에 측방향으로 둘러싸인다.
다른 예는 기판, 집적 디바이스, 제 1 캡슐화 층을 위한 수단 및 보이드를 포함하는 패키지를 제공한다. 기판은 제 1 표면을 포함한다. 집적 디바이스는 기판의 제 1 표면에 연결된다. 제 1 캡슐화를 위한 수단은 기판의 제 1 표면 및 집적 디바이스 상에 위치된다. 제 1 캡슐화를 위한 수단은 집적 디바이스의 측면에 대해 언더컷을 포함한다. 보이드는 집적 디바이스와 기판의 제 1 표면 사이에 위치된다. 보이드는 제 1 캡슐화를 위한 수단의 언더컷에 측방향으로 둘러싸인다.
다른 예는 패키지를 제조하는 방법을 제공한다. 방법은 제 1 표면을 포함하는 기판을 제공한다. 방법은 기판의 제 1 표면에 집적 디바이스를 커플링한다. 본 방법은 기판의 제 1 표면 및 집적 디바이스 상에 제 1 캡슐화 층을 형성한다. 제 1 캡슐화 층은 집적 디바이스의 측면에 대해 언더컷을 포함한다. 제 1 캡슐화 층을 형성하는 것은 집적 디바이스와 기판의 제 1 표면 사이에 위치된 보이드를 형성하고, 여기서 보이드는 제 1 캡슐화 층의 언더컷에 측방향으로 둘러싸인다.
다양한 특징들, 특성, 및 이점들은 도면들과 함께 취해질 경우에 하기에 기재된 상세한 설명으로부터 명백하게 될 수도 있으며, 도면들에 있어서 동일한 참조 부호들은 전반에 걸쳐 대응하게 식별한다.
도 1 은 기판 및 집적 디바이스를 포함하는 패키지의 프로파일 뷰를 예시한다.
도 2 는 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 패키지의 프로파일 뷰를 예시한다.
도 3 은 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 패키지의 프로파일 뷰를 예시한다.
도 4 는 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 패키지의 클로즈업 뷰를 예시한다.
도 5 는 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 6 은 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 7 은 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 8 은 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 9 는 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 10 은 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 11 은 기판, 적층된 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 12 는 기판, 적층된 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 다른 패키지의 프로파일 뷰를 예시한다.
도 13a-13d 는 프레임을 포함하는 다이를 제조하기 위한 예시적인 시퀀스를 예시한다.
도 14 는 기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 패키지를 제조하는 방법의 예시적인 플로우 다이어그램을 예시한다.
도 15a-15c 는 기판을 제조하는 예시적인 시퀀스를 예시한다.
도 16a-16b 는 적층된 집적 디바이스들을 포함하는 디바이스를 제조하는 예시적인 시퀀스를 예시한다.
도 17a-17b 는 적층된 집적 디바이스들을 포함하는 디바이스를 제조하는 예시적인 시퀀스를 예시한다.
도 18 은 본원에 설명된 다이, 집적 디바이스, 집적된 패시브 디바이스 (IPD), 패시브 컴포넌트, 패키지 및/또는 디바이스 패키지를 통합할 수도 있는 여러 전자 디바이스들을 예시한다.
다음의 설명에서, 특정 상세들은 본 개시의 다양한 양태들의 철저한 이해를 제공하기 위해 주어진다. 하지만, 그 양태들은 이들 특정 상세들 없이 실시될 수도 있음이 당업자에 의해 이해될 것이다. 예를 들어, 회로들은, 그 양태들을 불필요한 상세로 불명료하게 하는 것을 회피하기 위해 블록도들로 도시될 수도 있다. 다른 경우에서, 널리 알려진 회로들, 구조들 및 기술들은 본 개시의 양태들을 불명료하게 하지 않도록 상세히 나타내지 않을 수도 있다.
본 개시는 기판, 집적 디바이스, 제 1 캡슐화 층 및 보이드를 포함하는 패키지를 설명한다. 기판은 제 1 표면을 포함한다. 집적 디바이스는 기판의 제 1 표면에 연결된다. 제 1 캡슐화 층은 기판의 제 1 표면 및 집적 디바이스 상에 위치된다. 제 1 캡슐화 층은 집적 디바이스의 측면에 대해 언더컷을 포함한다. 제 1 캡슐화 층은 집적 디바이스의 상부 표면 및 측면 상에서 균일한 두께를 가질 수 있다. 보이드는 집적 디바이스와 기판의 제 1 표면 사이에 위치된다. 보이드는 제 1 캡슐화 층의 언더컷에 측방향으로 둘러싸인다. 제 2 캡슐화 층은 제 1 캡슐화 층 상에 형성 및 위치될 수 있다. 패키지는 집적 디바이스와 제 1 캡슐화 층 사이에 포일 (예를 들어, 접착성 포일, 글루 포일) 및/또는 실링 필름 (sealing film) 이 없어, 패키지에 대한 제조 비용을 감소시키는 것을 돕는다. 제 1 캡슐화 층 및 제 2 캡슐화 층의 사용은 제어된 언더컷이 있는 캡슐화 층을 갖는 패키지를 제공하는 것을 도울 수 있으며, 이는 집적 디바이스와 기판 사이의 보이드의 더 정확하고 정밀한 제어를 허용한다. 집적 디바이스는 필터로서 구성될 수도 있다. 또한, 기판 및 캡슐화 층(들)에 사용된 재료들은 기판과 패키지의 나머지 사이의 열팽창 계수 (CTE) 불일치가 최소화되도록 하여 보다 견고하고 신뢰성있는 패키지를 제공하도록 선택될 수 있다.
기판, 집적 디바이스, 및 제어된 언더컷이 있는 캡슐화 층을 포함하는 예시적인 패키지
도 2 는 기판 (202), 집적 디바이스 (204), 집적 디바이스 (206), 캡슐화 층 (207), 캡슐화 층 (209) 및 전자기 간섭 (EMI) 차폐부 (250) 를 포함하는 패키지 (200) 의 프로파일 뷰를 예시한다. 일부 구현들에서, 패키지 (200) 는 집적 회로 (IC) 패키지, 이를 테면, 시스템 인 패키지 (SiP) 또는 칩 스케일 패키지 (CSP) 일 수도 있다. 일부 구현들에서, 패키지 (200) 는 무선 주파수 (RF) 필터를 포함하는 무선 주파수 프론트 엔드 (RFFE) 패키지로서 구성될 수 있다.
기판 (202) 은 적어도 하나의 유전체 층 (220), 복수의 인터커넥트들 (221) (예를 들어, 트레이스, 패드, 비아), 제 1 솔더 레지스트 층 (224) 및 제 2 솔더 레지스트 층 (226) 을 포함한다. 솔더 레지스트 층 (224) 은 적어도 하나의 유전체 층 (220) 의 제 1 표면 상에 형성 및 위치될 수도 있다. 솔더 레지스트 층 (226) 은 적어도 하나의 유전체 층 (220) 의 제 2 표면 상에 형성 및 위치될 수도 있다. 기판 (202) 은 코어리스 기판, 라미네이트 기판, 또는 코어 층을 포함하는 기판일 수 있다. 적어도 하나의 유전체 층 (220) 은 상이한 재료들, 이를 테면, 프리프레그 층, 폴리이미드 (예를 들어, 포토-에칭가능 유전체 층), 유기 층, 및/또는 세라믹을 포함할 수도 있다. 복수의 솔더 인터커넥트들 (230) 은 기판 (202) 의 제 2 표면 (예를 들어, 하부 면) 을 통하여 복수의 인터커넥트들 (221) 에 커플링된다.
집적 디바이스 (204) 는 복수의 솔더 인터커넥트들 (240) 을 통해 기판 (202) 의 제 1 표면 (예를 들어, 상부 표면) 에 커플링된다. 보이드 (242) 는 집적 디바이스 (204) 와 기판 (202) 의 제 1 표면 사이에 위치된다. 집적 디바이스 (206) 는 복수의 솔더 인터커넥트들 (260) 을 통해 기판 (202) 의 제 1 표면 (예를 들어, 상부 표면) 에 커플링된다. 보이드 (262) 는 집적 디바이스 (206) 와 기판 (202) 의 제 1 표면 사이에 위치된다. 보이드 (예를 들어, 242, 262) 는 고체 재료없는 적어도 하나의 영역일 수 있다. 보이드는 캐비티를 포함할 수도 있다. 보이드는 기체 (예를 들어, 에어) 에 의해 점유될 수도 있다.
집적 디바이스 (예를 들어, 204, 206) 는 다이 (예를 들어, 반도체 베어 다이) 를 포함할 수도 있다. 집적 디바이스는 무선 주파수 (RF) 디바이스, 패시브 디바이스, 필터, 커패시터, 인덕터, 안테나, 송신기, 수신기, 표면 탄성파 (SAW) 필터들, 벌크 탄성파 (BAW) 필터, 발광 다이오드 (LED) 집적 디바이스, 실리콘 카바이드 (SiC) 기반 집적 디바이스, GaAs 기반 집적 디바이스, GaN 기반 집적 디바이스, 프로세서, 메모리, 및/또는 이들의 조합들을 포함할 수도 있다. 집적 디바이스 (예를 들어, 204, 206) 는 적어도 하나의 전자 회로 (예를 들어, 제 1 전자 회로, 제 2 전자 회로 등) 를 포함할 수 있다.
예를 들어, 집적 디바이스 (예를 들어, 204, 206) 가 반도체 집적 회로 다이로서 구성될 때, 집적 디바이스는 기판, 및 연산 (예를 들어, 로직 연산) 을 수행하도록 구성되는 트랜지스터들을 포함하는 디바이스 층을 포함할 수도 있다. 다른 예에서, 집적 디바이스 (예를 들어, 204, 206) 가 베어 다이 필터 (예를 들어, SAW 필터, BAW 필터) 로서 구성될 때, 집적 디바이스는 압전 기판 및 압전 기판 상에 형성 및 위치되고 적어도 하나의 트랜스듀서 (예를 들어, 집적 트랜스듀서 (IDT)) 로서 구성된 적어도 하나의 금속 층을 포함할 수도 있다. 베어 다이 필터의 예들이 추가로 설명되고 적어도 도 11, 12, 16a-16b 및 17a-17b 에서 아래 설명된다. 집적 디바이스가 필터로서 구성될 때, 집적 디바이스와 기판 사이의 보이드는 필터로서 구성된 집적 디바이스의 성능을 개선하는 것을 도울 수도 있다.
도 2 는 (i) 보이드 (242) 가 집적 디바이스 (204) 와 기판 (202) 사이에 위치되고 그리고 (ii) 보이드 (262) 가 집적 디바이스 (206) 와 기판 (202) 사이에 위치되게 하도록 캡슐화 층 (207) 이 기판 (202) 의 제 1 표면, 집적 디바이스 (204) 및 집적 디바이스 (206) 상에 형성 및 위치되는 것을 예시한다. 도 2 는 캡슐화 층 (207) 이 집적 디바이스들과의 측벽 또는 측면을 갖는 중성 언더컷이 있는 것을 예시한다. 캡슐화 층의 언더컷은 컴포넌트 (예를 들어, 집적 디바이스) 아래의 보이드 및 다른 기준점 (예를 들어, 집적 디바이스의 측벽 또는 측면과 정렬된 수직선) 에 대한 캡슐화 층 (또는 캡슐화 층의 부분) 의 위치를 기술 (및/또는 정량화) 한다. 캡슐화 층의 언더컷은 집적 디바이스 아래의 보이드에서 얼마나 멀리 위치된 캡슐화 층인지 또는 집적 디바이스 아래의 보이드로부터 얼마나 멀리 떨어져 위치된 캡슐화 층인지를 설명 및/또는 정량화할 수 있다. 중성 언더컷은 캡슐화 층 (207) 이 보이드 상에 위치된 집적 디바이스들 (예를 들어, 204, 206) 의 측벽 또는 측면과 수직으로 정렬될 수 있다는 것을 의미할 수 있다. 그러나, 적어도 도 3 및 도 4 에서 추가로 후술되는 바와 같이, 캡슐화 층 (207) 은 집적 디바이스로 포지티브 언더컷 또는 네거티브 언더컷을 가질 수 있다. 캡슐화 층에 대한 언더컷 값은 대략 -20 마이크로미터 (㎛) 와 50 마이크로미터 (㎛) 사이의 범위 내에 있을 수 있다. 네가티브 언더컷의 값은 캡슐화 층이 집적 디바이스로부터 멀리 그리고 집적 디바이스의 측면 또는 측벽으로부터 수직으로 연장되는 가상 라인 (또는 기준) 으로부터 멀리 위치되는 것을 의미할 수 있다. 포지티브 언더컷의 값은 캡슐화 층이 집적 디바이스 아래에, 집적 디바이스 아래의 보이드를 향하여, 그리고 보이드 상에 위치된 집적 디바이스의 측면 또는 측벽으로부터 수직으로 연장되는 가상 라인 (또는 기준) 으로부터 멀리 위치되는 것을 의미할 수 있다. 그러나, 포지티브 언더컷 및 네가티브 언더컷은 상이하게 정의될 수도 있다. 언더컷에 대한 값들은 최대 언더컷 값 (예를 들어, 캡슐화 층의 최대 이격 부분이 가상 라인 (또는 기준) 으로부터 얼마나 멀리 위치되는지) 을 나타낼 수도 있다. 다수의 측면들을 갖는 집적 디바이스에 대해, 집적 디바이스의 각각의 측면에 대해 대응하는 언더컷이 존재할 수 있다. 즉, 캡슐화 층은 집적 디바이스의 각각의 측면에 대한 언더컷 값을 가질 수도 있다. 집적 디바이스의 각각의 측면에 대한 언더컷 값은 상이하거나 동일할 수 있다. 일부 구현들에서, 집적 디바이스의 적어도 하나의 측면에 대한 가변 언더컷 값들이 존재할 수 있다.
도 2 에 도시된 바와 같이, 개별적인 집적 디바이스 아래의 각각의 보이드는 개별적인 집적 디바이스에 의해 정의된 캡슐화 층 (207) 의 개별적인 언더컷에 측방향으로 둘러싸인다. 예를 들어, 보이드 (242) 는 집적 디바이스 (204) 의 측면에 의해 정의되는 캡슐화 층 (207) 의 적어도 하나의 언더컷에 측방향으로 둘러싸인다. 이와 유사하게, 보이드 (262) 는 집적 디바이스 (206) 의 측면에 의해 정의되는 캡슐화 층 (207) 의 적어도 하나의 언더컷에 측방향으로 둘러싸인다.
본 개시는 집적 디바이스와 기판 사이에 위치된 적어도 하나의 보이드 근처의 캡슐화 층에 대한 정확하고 정밀하게 제어된 언더컷이 있는 패키지를 기술하며, 이는 집적 디바이스와 기판 사이의 영역이 캡슐화 층에 의해 차폐되지 않기 때문에 집적 디바이스 및/또는 패키지로부터 보다 양호한 성능을 초래할 수도 있다.
캡슐화 층 (207) 은 제 1 캡슐화 층 (예를 들어, 제 1 캡슐화를 위한 수단) 일 수도 있다. 캡슐화 층 (207) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 캡슐화 층 (207) 은 등방성 재료 및/또는 이방성 재료를 포함할 수도 있다. 추가로 후술하는 바와 같이, 시트 몰딩 프로세스 (예를 들어, 진공 라미네이션, 압축 몰딩) 는 캡슐화 층 (207) 을 형성하기 위하여 사용될 수도 있다.
캡슐화 층 (207) 이 대략 균일한 두께를 갖도록 캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및/또는 집적 디바이스 (206) 의 윤곽을 대략 추종하게 하도록 캡슐화 층 (207) 은 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 상에 형성된다. 제 1 캡슐화 층 (207) 은 집적 디바이스 (204) 의 상부 표면 및/또는 측면 상에서 균일한 두께를 가질 수 있고, 및/또는 집적 디바이스 (206) 의 상부 표면 및/또는 측면 상에서 균일한 두께를 가질 수 있다. 일부 구현들에서, 제 1 캡슐화 층 (207) 은 집적 디바이스(들)(204 및/또는 207) 의 상부 표면 상에서의 두께보다 더 얇은 집적 디바이스(들)(204 및/또는 207) 의 측면 상의 두께를 가질 수도 있다. 균일한 두께가 반드시, 캡슐화 층이 어디에서나 정확하게 동일한 두께를 가짐을 의미하는 것은 아님을 주지한다. 본 개시에서 사용되는 바와 같은 균일한 두께는 컴포넌트 (예를 들어, 캡슐화 층) 의 두께가 특정 공차 내에서 대략 동일하다는 것을 의미한다. 예를 들어, 균일한 두께는 두께가 재료의 평균 두께의 특정 백분율 내에서 동일함을 의미할 수도 있다. 예를 들어, 캡슐화 층 (207) 이 평균 두께 (Tavg) 를 가질 경우, 캡슐화 층 (207) 의 임의의 부분에서의 두께가 캡슐화 층 (207) 의 평균 두께 (Tavg) 의 10 퍼센트 이하 (예를 들어, 5 퍼센트 이하) 내에 있다면, 캡슐화 층 (207) 은 균일한 두께를 갖는 것으로 상정될 수도 있다. 다른 예에서, 컴포넌트 (예를 들어, 캡슐화 층) 는 컴포넌트의 가장 두꺼운 부분 (예를 들어, 캡슐화 층) 과 컴포넌트의 가장 얇은 부분 (예를 들어, 캡슐화 층) 사이의 차이가 16 마이크로미터 (㎛) 미만일 때 균일한 두께를 가질 수도 있다. 일부 구현들에서, 캡슐화 층 (207) 은 대략 80 마이크로미터 (㎛) ± 8 마이크로미터 (㎛) 의 두께를 가질 수도 있다. 그러나, 상이한 구현들은 상이한 균일한 두께를 갖는 캡슐화 층 (207) 을 사용할 수 있다. 캡슐화 층 (207) 의 균일한 두께는 컴포넌트 (예를 들어, 집적 디바이스, 기판) 의 표면과 접촉하고 있는 캡슐화 층 (207) 의 부분들에 적용가능할 수 있다. 일부 구현들에서, 캡슐화 층 (207) 의 균일성은 보이드에 인접한 캡슐화 층 (207) 의 부분들에는 적용가능하지 않을 수도 있다. 시트 몰딩 프로세스는 보이드 상에 위치된 집적 디바이스 근처의 캡슐화 층 (207) 에 대한 언더컷의 정확하고 정밀한 제어를 허용할 수 있으며, 이는 결국 집적 디바이스와 기판 사이의 보이드들 (예를 들어, 242, 262) 의 정확하고 정밀한 제어를 허용한다.
캡슐화 층 (207) 은 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 의 윤곽들을 추종하는 포일 및/또는 실링 필름의 필요 없이 제공 및 형성될 수 있다. 이는 캡슐화 층 (207) 이 집적 디바이스(들) 아래에서 실질적으로 유동하지 않도록 저점도 값을 갖는 캡슐화 층 (207) 의 시트 몰드를 사용하는 것에 의해 행해질 수 있다. 예를 들어, 60 ℃ - 140 ℃ 사이의 온도 범위에 대해, 캡슐화 층 (207) 에 대한 점도 값들은 0.01 - 100 mPa·s (밀리파스칼 초) 사이일 수 있다. 따라서, 도 2 및 본 개시의 다른 도면들은 캡슐화 층 (207) 과 기판 (202), 집적 디바이스 (204) 와 집적 디바이스 (206) 사이에 실링 필름이 없는 패키지를 예시한다. 포일없는 패키지 또는 실링 필름 없는 패키지의 하나의 이점은 적어도 하나의 더 적은 단계 및 적어도 하나의 더 적은 재료를 요구하는 사실에 기인하여 제조하기에 더 저렴한 패키지이다.
캡슐화 층 (209) 은 캡슐화 층 (207) 상에 커플링, 형성 및 위치된다. 캡슐화 층 (209) 은 제 2 캡슐화 층 (예를 들어, 제 2 캡슐화를 위한 수단) 일 수도 있다. 캡슐화 층 (209) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 캡슐화 층 (209) 은 등방성 재료 및/또는 이방성 재료를 포함할 수도 있다. 캡슐화 층 (209) 은 캡슐화 층 (207) 과 상이한 재료를 포함할 수도 있다. 캡슐화 층 (209) 은 캡슐화 층 (207) 과 상이한 적어도 하나의 특성을 가질 수도 있다. 예를 들어, 캡슐화 층 (209) 은 캡슐화 층 (207) 과 상이한 열팽창 계수 (CTE) 를 가질 수 있다. 일부 구현들에서, 캡슐화 층 (209) 은 캡슐화 층 (207) 의 CTE (예를 들어, 10 ppm (part per million)) 보다 더 높거나/더 큰 CTE (예를 들어, 33 ppm) 를 가질 수 있다. 일부 구현들에서, 캡슐화 층 (209) 은 캡슐화 층 (207) 의 CTE 보다 더 작거나/더 낮은 CTE 를 가질 수 있다. 압축 몰딩 프로세스, 전사 몰딩 프로세스, 또는 액상 몰딩 프로세스는 캡슐화 층 (209) 을 형성하기 위해 사용될 수도 있다. 캡슐화 층 (209) 은 포토 에칭가능할 수도 있다. 캡슐화 층 (209) 과 캡슐화 층 (207) 사이에는 바운더리 인터페이스가 존재할 수도 있다. 또한, 몰딩 프로세스에 더하여, 캡슐화 층 (209) 은 캡슐화 층 (207) 과 함께 라미네이트되어 단일의 시트를 형성할 수도 있다. 캡슐화 층 (207) 및 캡슐화 층 (209) 을 포함하는 이 단일 시트는 진공 라미네이션 또는 압축 몰딩을 통해 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 에 적용될 수 있다.
EMI 차폐부 (250) 는 기판 (202) 의 측면 부분 및 캡슐화 층 (209) 상부에 커플링, 형성 및 위치될 수도 있다. EMI 차폐부 (250) 는 전도성 층을 포함할 수도 있다. EMI 차폐부 (250) 는 접지부에 커플링되도록 구성될 수도 있다. 예를 들어, EMI 차폐부 (250) 는 접지 인터커넥트 (예를 들어, 기판 (202) 으로부터의 접지 인터커넥트) 에 전기적으로 커플링되도록 구성될 수 있다. EMI 차폐부 (250) 는 전자기 간섭 (EMI) 차폐를 위한 수단일 수도 있다.
패키지 (200) (또는 본 개시에 설명된 임의의 패키지들) 의 신뢰도를 증가 및 개선하기 위해, 패키지 (200) 의 여러 컴포넌트들의 설계는 기판 (202) 과 패키지 (200) 의 나머지 사이의 최대 CTE 불일치가 15 ppm/K (parts per million/Kelvin) 이하이도록 선택될 수도 있다. 예를 들어, 기판 (202) 의 유효 CTE (예를 들어, 기판 CTE) 와 집적 디바이스(들) (예를 들어, 204, 206), 집적 디바이스(들)을 커플링하는 솔더 인터커넥트 (예를 들어, 240, 260), 캡슐화 층 (207), 캡슐화 층 (209) 및/또는 EMI 차폐부 (250) 의 유효 및 단체 CTE 사이의 최대 차이는 대략 15 ppm/K 미만일 수도 있다. 따라서, 기판 (202) 은 패키지 (200) 의 나머지의 유효 CTE 의 15 ppm/K 내에 있는 기판 CTE 를 가질 수도 있다. 기판 (202) 의 기판 CTE 는 적어도 하나의 유전체 층 (220), 복수의 인터커넥트 (221), 솔더 레지스트 층 (224), 및/또는 솔더 레지스트 층 (226) 의 유효 및 단체 CTE 를 나타낼 수도 있다. 일부 구현들에서, 기판 (202) 의 기판 CTE 는 대략 5-20 ppm/K (parts per million/Kelvin) 의 범위에 있을 수도 있다.
도 3 은 포지티브 언더컷 및 네거티브 언더컷을 포함하는 캡슐화 층을 포함하는 패키지 (300) 를 예시한다. 패키지 (300) 는 도 2 의 패키지 (200) 와 유사하고, 패키지 (200) 와 유사하거나 동일한 컴포넌트들을 포함한다. 도 3 은 캡슐화 층 (207) 이포지티브 언더컷 (304) 및 네거티브 언더컷 (306) 을 포함하는 것을 예시한다. 도 4 는 패키지 (300) 의 클로즈 뷰를 예시한다. 도 4 에 도시된 바와 같이, 캡슐화 층 (207) 은 캡슐화 층 (207) 이 집적 디바이스 (204) 및 보이드 (242) 에 대해 포지티브 언더컷 (304) 을 갖고 집적 디바이스 (206) 및 보이드 (262) 에 대해 네거티브 언더컷을 갖도록 형성될 수 있다. 그러나, 캡슐화 층 (207) 은 집적 디바이스를 갖는 포지티브 언더컷, 중성 언더컷, 및/또는 네가티브 언더컷을 가질 수 있음을 주지한다. 예를 들어, 캡슐화 층 (207) 은 집적 디바이스의 일 측면과 포지티브 언더컷을 가질 수도 있고 집적 디바이스의 다른 측면과 네가티브 언더컷을 가질 수도 있다. 일부 구현들에서, 캡슐화 층 (207) 은 집적 디바이스로 가변 언더컷을 가질 수 있다. 일부 구현들에서, 캡슐화 층 (207) 의 일 측면은 포지티브 언더컷, 중성 언더컷, 및/또는 네가티브 언더컷을 가질 수도 있다. 위에 언급된 바와 같이, 보이드 상에 위치된 집적 디바이스 근처의 캡슐화 층 (207) 에 대한 언더컷 값은 -20 - 50 마이크로미터 (㎛) 의 범위 (예를 들어, 음의 20 ㎛와 양의 50 ㎛ 사이의 범위) 에 있을 수 있다. 따라서, 캡슐화 층 (207) 은 적어도 하나의 집적 디바이스 (예를 들어, 204, 206) 와 네가티브 언더컷, 중성 언더컷, 포지티브 언더컷, 또는 이들의 조합을 가질 수 있다. 언더컷에 대한 값들은 최대 언더컷 값 (예를 들어, 캡슐화 층의 최대 이격 부분이 가상 라인으로부터 얼마나 멀리 위치되는지) 을 나타낼 수도 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 5 는 여러 언더컷들을 갖는 캡슐화 층을 포함하는 패키지 (500) 를 예시한다. 패키지 (500) 는 도 3 의 패키지 (300) 와 유사하고, 패키지 (300) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (500) 는 또한, 집적 디바이스 (506), 캡슐화 층 (509) 및 복수의 솔더 인터커넥트들 (560) 을 포함한다. 집적 디바이스 (506) 는 복수의 솔더 인터커넥트들 (560) 을 통해 기판 (202) 의 제 2 표면 (예를 들어, 하부 표면) 에 커플링된다. 캡슐화층 (509) 은 기판 (202) 의 제 2 표면 위에 위치되어 이것에 커플링된다. 캡슐화 층 (509) 은 집적 디바이스 (506) 및 복수의 솔더 인터커넥트들 (230) 의 부분들을 캡슐화한다. 캡슐화 층 (509) 은 캡슐화 층 (207) 및/또는 캡슐화 층 (209) 과 유사할 수도 있다. 캡슐화 층 (509) 은 제 3 캡슐화 층 (예를 들어, 제 3 캡슐화를 위한 수단) 일 수도 있다. 캡슐화 층 (509) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 압축 몰딩 프로세스, 전사 몰딩 프로세스, 또는 액상 몰딩 프로세스는 캡슐화 층 (509) 을 형성하기 위해 사용될 수도 있다. 캡슐화 층 (509) 은 포토 에칭가능할 수도 있다.
집적 디바이스 (506), 캡슐화 층 (509), 복수의 솔더 인터커넥트들 (560) 및 복수의 솔더 인터커넥트들 (230) 의 유효한 단체 CTE 는 기판 (202) 과의 최대 CTE 불일치가 15 ppm/K 이하가 되도록 선택될 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 6 은 여러 언더컷들을 포함하는 캡슐화 층을 포함하는 패키지 (600) 를 예시한다. 패키지 (600) 는 도 5 의 패키지 (500) 와 유사하고, 패키지 (500) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (600) 는 또한 집적 디바이스 (606), 보이드 (662), 및 캐비티를 포함하는 기판 (202) 을 포함한다. 보이드 (662) 는 집적 디바이스 (206) 와 기판 (202) 사이에 위치된다. 보이드 (662) 는, 기판 (202) 에 위치된 캐비티를 포함할 수도 있다. 집적 디바이스 (606) 는 기판 (202) 의 캐비티에 위치된다. 집적 디바이스 (606) 는 복수의 솔더 인터커넥트들 (660) 을 통해 기판 (202) 에 커플링된다. 집적 디바이스 (606) 의 후면은 집적 디바이스 (206) 의 전면을 마주본다. 본 개시에서의 다른 패키지들과 유사하게, 캡슐화 층 (207) 은 보이드 상에 위치된 여러 집적 디바이스들에 대해 -20 - 50 마이크로미터 (㎛) 범위에서 언더컷을 가질 수도 있다. 보이드 위의 집적 디바이스 (예를 들어, 204, 206) 에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 7 은 여러 언더컷들을 포함하는 캡슐화 층을 포함하는 패키지 (700) 를 예시한다. 패키지 (700) 는 도 6 의 패키지 (600) 와 유사하고, 패키지 (600) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (700) 는 또한 집적 디바이스 (706), 집적 디바이스 (606), 보이드 (662), 및 캐비티를 포함하는 기판 (202) 을 포함한다. 집적 디바이스 (706) 는 보이드 (662) 에 위치된다. 집적 디바이스 (706) 는 (예를 들어, 전면 대 전면 구성으로) 집적 디바이스 (206) 에 커플링된다. 집적 디바이스 (606) 의 후면은 집적 디바이스 (706) 의 후면을 마주본다. 본 개시에서의 다른 패키지들과 유사하게, 캡슐화 층 (207) 은 보이드 상에 위치된 여러 집적 디바이스들에 대해 -20 - 50 마이크로미터 (㎛) 범위에서 언더컷을 가질 수도 있다. 집적 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 8 은 여러 언더컷들을 포함하는 캡슐화 층을 포함하는 패키지 (800) 를 예시한다. 패키지 (800) 는 도 6 의 패키지 (600) 와 유사하고, 패키지 (600) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (800) 는 또한 패시브 디바이스 (806), 보이드 (662), 및 캐비티를 포함하는 기판 (202) 을 포함한다. 보이드 (662) 는 집적 디바이스 (206) 와 기판 (202) 사이에 위치된다. 보이드 (662) 는, 기판 (202) 에 위치된 캐비티를 포함할 수도 있다. 패시브 디바이스 (806) 는 기판 (202) 의 캐비티에 위치된다. 패시브 디바이스 (806) 는 복수의 솔더 인터커넥트들 (660) 을 통해 기판 (202) 에 커플링된다. 패시브 디바이스 (806) 는 커패시터 (예를 들어, 표면 탑재 커패시터) 일 수 있다. 본 개시에서의 다른 패키지들과 유사하게, 캡슐화 층 (207) 은 보이드 상에 위치된 여러 집적 디바이스들에 대해 -20 - 50 마이크로미터 (㎛) 범위에서 언더컷을 가질 수도 있다. 집적 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 9 는 여러 언더컷들을 포함하는 캡슐화 층을 포함하는 패키지 (900) 를 예시한다. 패키지 (900) 는 도 6 의 패키지 (600) 와 유사하고, 패키지 (600) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (900) 는 또한 집적 디바이스 (906), 집적 디바이스 (606), 보이드 (662), 및 캐비티를 포함하는 기판 (202) 을 포함한다. 집적 디바이스 (906) 는 보이드 (662) 에 위치된다. 집적 디바이스 (906) 는 복수의 솔더 인터커넥트들 (960) 을 통하여 (예를 들어, 전면 대 후면 구성으로) 집적 디바이스 (606) 에 커플링된다. 집적 디바이스 (906) 의 후면은 집적 디바이스 (206) 의 전면을 마주본다. 본 개시에서의 다른 패키지들과 유사하게, 캡슐화 층 (207) 은 보이드 상에 위치된 여러 집적 디바이스들에 대해 -20 - 50 마이크로미터 (㎛) 범위에서 언더컷을 가질 수도 있다. 집적 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 10 은 여러 언더컷들을 포함하는 캡슐화 층을 포함하는 패키지 (1000) 를 예시한다. 패키지 (1000) 는 도 6 의 패키지 (600) 와 유사하고, 패키지 (600) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (1000) 는 또한 집적 디바이스 (1006), 보이드 (662), 및 캐비티를 포함하는 기판 (202) 을 포함한다. 집적 디바이스 (1006) 는 보이드 (662) 에 위치된다. 집적 디바이스 (1006) 는 복수의 솔더 인터커넥트들 (1060) 을 통하여 (예를 들어, 전면 대 전면 구성으로) 집적 디바이스 (206) 에 커플링된다. 집적 디바이스 (1006) 의 후면은 접착제 (1005) 를 통하여 기판 (202) 에 커플링된다. 본 개시에서의 다른 패키지들과 유사하게, 캡슐화 층 (207) 은 보이드 상에 위치된 여러 집적 디바이스들에 대해 -20 - 50 마이크로미터 (㎛) 범위에서 언더컷을 가질 수도 있다. 집적 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 11 은 여러 언더컷들을 포함하는 캡슐화 층을 포함하는 패키지 (1100) 를 예시한다. 패키지 (1100) 는 도 6 의 패키지 (600) 와 유사하고, 패키지 (600) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (1100) 는 또한 적층된 디바이스 (1104), 보이드 (1162), 및 캐비티를 포함하는 기판 (202) 을 포함한다. 적층된 디바이스 (1104) 는 적층된 필터들을 포함할 수도 있다. 적층된 디바이스 (1104) 는 제 1 필터 (예를 들어, 제 1 시그널링 필터링을 위한 수단) 로서 구성된 제 1 집적 디바이스 (1114), 제 2 필터 (예를 들어, 제 2 시그널링 필터링을 위한 수단) 로서 구성된 제 2 집적 디바이스 (1116), 폴리머 프레임 (1118) 및 복수의 인터커넥트들 (1119) 을 포함한다. 제 1 집적 디바이스 (1114) 는 상부 필터일 수 있고, 제 2 집적 디바이스 (1116) 는 하부 필터일 수 있다. 제 1 집적 디바이스 (1114) 는 폴리머 프레임 (1118) 의 제 1 표면에 커플링된다. 제 2 집적 디바이스 (1116) 는 폴리머 프레임 (1118) 의 제 2 표면에 커플링된다. 보이드 (1120) 는 제 1 집적 디바이스 (1114), 제 2 집적 디바이스 (1116) 및 폴리머 프레임 (1118) 사이에 위치될 수도 있다. 복수의 인터커넥트들 (1119) 은 제 1 집적 디바이스 (1114), 폴리머 프레임 (1118) 및 제 2 집적 디바이스 (1116) 의 표면들 상에 위치될 수 있다. 적층된 디바이스 (1104) 는 복수의 솔더 인터커넥트들 (1140) 을 통해 기판 (202) 에 커플링된다. 적층된 디바이스 (1104) 의 적어도 부분은 기판 (202) 의 캐비티에 위치된다. 보이드 (1162) 는 기판 (202) 의 캐비티를 포함한다.
캡슐화 층 (207) 이 대략 균일한 두께를 갖도록 캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및 적층된 디바이스 (1104) 의 윤곽을 대략 추종하게 하도록 캡슐화 층 (207) 은 기판 (202), 집적 디바이스 (204) 및 적층된 디바이스 (1104) 상에 형성된다. 제 1 캡슐화 층 (207) 은 적층형 디바이스 (1104) 의 상부 표면 및/또는 측면 상에서 균일한 두께를 가질 수 있고, 및/또는 집적 디바이스 (1114) 의 상부 표면 및 측면 상에서 균일한 두께를 가질 수 있다. 캡슐화 층 (207) 은 대략 80 마이크로미터 (㎛) ± 8 마이크로미터 (㎛) 의 두께를 가질 수도 있다. 적층된 디바이스 (1104) 에 대한 캡슐화 층 (207) 의 언더컷은 제 1 집적 디바이스(1114) 의 측면 또는 측벽에 대해 정의될 수 있다. 본 개시에서의 다른 패키지들과 유사하게, 캡슐화 층 (207) 은 보이드 상에 위치된 여러 디바이스들에 대해 -20 - 50 마이크로미터 (㎛) 범위에서 언더컷을 가질 수도 있다. 집적 디바이스 및/또는 적층된 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
도 12 는 여러 언더컷들을 포함하는 캡슐화 층을 포함하는 패키지 (1200) 를 예시한다. 패키지 (1200) 는 도 11 의 패키지 (1100) 와 유사하고, 패키지 (1100) 와 유사하거나 동일한 컴포넌트들을 포함한다. 패키지 (1200) 는 또한 적층된 디바이스 (1204), 보이드 (1162), 및 캐비티를 포함하는 기판 (202) 을 포함한다. 적층된 디바이스 (1204) 는 적층된 필터들을 포함할 수도 있다. 적층된 디바이스 (1204) 는 제 1 필터 (예를 들어, 제 1 시그널링 필터링을 위한 수단) 로서 구성된 제 1 집적 디바이스 (1114), 제 2 필터 (예를 들어, 제 2 시그널링 필터링을 위한 수단) 로서 구성된 제 2 집적 디바이스 (1116), 인터커넥트 프레임 (1218) 및 복수의 인터커넥트들 (1219) 을 포함한다. 제 1 집적 디바이스 (1114) 는 상부 필터일 수 있고, 제 2 집적 디바이스 (1116) 는 하부 필터일 수 있다. 제 1 집적 디바이스 (1114) 는 인터커넥트 프레임 (1218) 에 커플링된다. 제 2 집적 디바이스 (1116) 는 인터커넥트 프레임 (1218) 에 커플링된다. 보이드 (1120) 는 제 1 집적 디바이스 (1114), 제 2 집적 디바이스 (1116) 및 인터커넥트 프레임 (1218) 사이에 위치될 수도 있다. 복수의 인더커넥트들 (1219) 은 제 2 집적 디바이스 (1116) 내에 그리고 그 상에 위치될 수 있다. 복수의 인터커넥트들 (1219) 은 비아 (via), 트레이스 및/또는 패드를 포함할 수도 있다. 적층된 디바이스 (1204) 는 복수의 솔더 인터커넥트들 (1140) 을 통해 기판 (202) 에 커플링된다. 적층된 디바이스 (1124) 의 적어도 부분은 기판 (202) 의 캐비티에 위치된다. 보이드 (1162) 는 기판 (202) 의 캐비티를 포함한다.
캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및/또는 적층된 디바이스 (1204) 의 윤곽을 대략 추종할 때, 캡슐화 층 (207) 이 대략 균일한 두께를 갖도록 캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및 적층된 디바이스 (1204) 상에 형성된다. 제 1 캡슐화 층 (207) 은 적층된 디바이스 (1204) 의 상부 표면 및/또는 측면 상에서 균일한 두께를 가질 수 있고, 및/또는 집적 디바이스 (1114) 의 상부 표면 및 측면 상에서 균일한 두께를 가질 수 있다. 캡슐화 층 (207) 은 대략 80 마이크로미터 (㎛) ± 8 마이크로미터 (㎛) 의 두께를 가질 수도 있다. 적층된 디바이스 (1204) 에 대한 캡슐화 층 (207) 의 언더컷은 제 1 집적 디바이스 (1114) 의 측면 또는 측벽에 대해 정의될 수 있다. 본 개시에서의 다른 패키지들과 유사하게, 캡슐화 층 (207) 은 보이드 상에 위치된 여러 디바이스들에 대해 -20 - 50 마이크로미터 (㎛) 범위에서 언더컷을 가질 수도 있다. 집적 디바이스 및/또는 적층된 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다. 캡슐화 층 (207) 의 적어도 부분은 도 2 에 설명된 바와 같이 균일한 두께를 가질 수도 있다.
하나의 패키지 내의 다양한 특징들은 본 개시내용에서 설명된 패키지들 중 임의의 패키지에서 구현될 수 있음에 유의한다. 캡슐화 층에 대해 도시된 언더컷은 예시적이다. 패키지의 상이한 구현들은 포지티브 언더컷, 네가티브 언더컷, 중성 언더컷 또는 이들의 조합을 포함한, 상이한 및/또는 가변의 언더컷들을 갖는 캡슐화 층을 포함할 수도 있다. 언더컷 값의 범위는 예시적인 것이다. 상이한 구현들은 상이한 값들을 갖는 언더컷들을 가질 수도 있다. 집적 디바이스를 둘러싸는 캡슐화 층은 집적 디바이스들의 상이한 측면들에 대해 동일하거나 상이한 언더컷 값들을 가질 수 있다. 본 개시내용에 예시되고 설명된 집적 디바이스들 및/또는 디바이스들 중 임의의 것은, 집적 디바이스들 및/또는 디바이스들의 모든 측면들이 적어도 하나의 캡슐화 층에 의해 둘러싸일 수 있도록 적어도 하나의 캡슐화 층에 의해 둘러싸일 수 있다. 집적 디바이스들 및/또는 디바이스들의 모든 측면들은 캡슐화 층에 의해 둘러싸일 수 있어서, 캡슐화 층은 집적 디바이스들 및/또는 디바이스들의 각각의 특정 측면에 대해 -20 - 50 마이크로미터 (㎛) 범위의 특정 언더컷 값을 가질 수 있다.
본 개시내용에 도시된 패키지의 다양한 구성들은 더 낮은 제조 비용들, (예를 들어, 더 양호한 CTE 불일치를 통한) 개선된 신뢰성, 및 개선된 성능 (예를 들어, 컴포넌트들 사이의 라우팅 경로들을 감소시킴으로써, 더 양호하게 정의된 보이드들) 을 포함하는 상이한 기술적 이점들을 제공할 수 있다.
다양한 패키지들을 설명하였으므로, 패키지를 제조하기 위한 시퀀스를 이하 설명한다.
제어된 언더컷이 있는 캡슐화 층을 포함하는 패키지를 제조하는 예시적인 시퀀스
도 13a-13d 는 제어된 언더컷이 있는 캡슐화 층을 포함하는 패키지를 제공하거나 제조하기 위한 예시적인 시퀀스를 도시한다. 일부 구현들에서, 도 13a-13d 의 시퀀스는 도 6 의 패키지 (600) 및 본 개시에 설명된 임의의 디바이스들 (예를 들어, 200, 300, 500, 700, 800, 900, 1000, 1100, 1200) 를 제공 또는 제조하는데 사용될 수도 있다.
도 13a-13d 의 시퀀스는 패키지를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명료화하기 위해 하나 이상의 스테이지들을 결합할 수도 있음에 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 일탈함 없이 대체 또는 치환될 수도 있다.
도 13a 에 도시된 바와 같이 스테이지 1 은 기판 (202) 이 제공 또는 제조된 후의 상태를 예시한다. 기판 (202) 은 적어도 하나의 유전체 층 (220), 복수의 인터커넥트들 (222) (예를 들어, 트레이스, 패드, 비아), 캐비티 (1310), 솔더 레지스트 층 (224) 및 솔더 레지스트 층 (226) 을 포함한다. 기판을 제조하는 예는 아래 도 15a-15b 에서 도시되고 설명된다. 기판의 제조는 라미네이션 프로세스 및 도금 프로세스를 포함할 수 있다. 기판을 제조하기 위한 공정의 예는 세미 애디티브 프로세스 (SAP) 및 수정된 세미 애디티브 프로세스 (mSAP) 를 포함한다. 그러나, 상이한 구현들은 기판을 상이하게 제조할 수도 있다. 상이한 구현들은 상이한 유형들의 기판들 (예를 들어, 코어리스 기판, 라미네이트 기판) 을 제공할 수 있다.
스테이지 2 는 집적 디바이스 (606) 가 복수의 솔더 인터커넥트들 (660) 을 통해 기판 (202) 에 커플링된 후의 상태이다. 집적 디바이스 (606) 는 픽 앤 플레이스 프로세스를 통해 기판 (202) 의 캐비티 (1310) 내에 배치될 수 있다. 리플로우 솔더 프로세스는 복수의 솔더 인터커넥트들 (660) 을 통하여 복수의 인터커넥트들 (221) 에 집적 디바이스 (606) 를 커플링하는데 사용될 수도 있다.
스테이지 3 은, 도 13b 에 도시된 바와 같이, 집적 디바이스 (204) 가 복수의 솔더 인터커넥트들 (240) 을 통해 기판 (202) 의 제 1 표면에 커플링되고, 집적 디바이스 (206) 가 복수의 솔더 인터커넥트들 (260) 을 통해 기판 (202) 의 제 1 표면에 커플링된 후의 상태를 예시한다. 집적 디바이스 (204 및 206) 는 픽 앤 플레이스 프로세스를 통해 기판 (202) 의 제 1 표면 상에 배치될 수 있다. 리플로우 솔더 프로세스는, (i) 복수의 솔더 인터커넥트들 (240) 을 통해, 집적 디바이스 (204) 를 복수의 인터커넥트들 (221) 에 커플링하고, (ii) 복수의 솔더 인터커넥트들 (260) 을 통해, 집적 디바이스 (206) 를 복수의 인터커넥트들 (221) 에 커플링하는데 사용될 수 있다.
스테이지 4 는 캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 상에 형성된 후의 상태이다. 캡슐화 층 (207) 은 제 1 캡슐화 층 (예를 들어, 제 1 캡슐화를 위한 수단) 일 수도 있다. 캡슐화 층 (207) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 캡슐화 층 (207) 은 등방성 재료 및/또는 이방성 재료를 포함할 수도 있다. 시트 몰딩 프로세스 (예를 들어, 진공 라미네이션, 압축 몰딩) 는 캡슐화 층 (207) 을 형성하기 위하여 사용될 수도 있다. 집적 디바이스 각각에 대하여, 캡슐화 층 (207) 은 -20 - 50 마이크로미터 (㎛) 범위의 언더컷 값을 가질 수 있다. 집적 디바이스 및/또는 적층된 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값은 가변적일 수 있다.
캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및/또는 집적 디바이스 (206) 의 윤곽을 대략 추종할 때, 캡슐화 층 (207) 이 대략 균일한 두께를 갖도록 캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 상에 형성된다. 예를 들어, 캡슐화 층 (207) 은 대략 80 마이크로미터 (㎛) ± 8 마이크로미터 (㎛) 의 두께를 가질 수도 있다. 시트 몰딩 프로세스는 캡슐화 층 (207) 에 대한 언더컷의 정확하고 정밀한 제어를 허용할 수 있으며, 이는 결국 집적 디바이스와 기판 사이의 보이드들 (예를 들어, 242, 262, 662) 의 정확하고 정밀한 제어를 허용한다. 캡슐화 층 (207) 은 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 의 윤곽들을 추종하는 포일 및/또는 실링 필름의 필요 없이 형성될 수 있다. 이는 캡슐화 층 (207) 이 집적 디바이스(들) 아래에서 실질적으로 유동하지 않도록 저점도 값을 갖는 캡슐화 층 (207) 의 시트 몰드를 사용하는 것에 의해 행해질 수 있다. 따라서, 패키지는 캡슐화 층 (207) 과 기판 (202), 집적 디바이스 (204) 와 집적 디바이스 (206) 사이에 포일 및/또는 실링 필름이 없는 패키지가 제조될 수도 있다. 포일없는 패키지 또는 실링 필름 없는 패키지의 하나의 이점은 적어도 하나의 더 적은 단계 및 적어도 하나의 더 적은 재료를 요구하는 사실에 기인하여 제조하도록 더 저렴한 패키지이다.
스테이지 5 는 도 13c 에 도시된 바와 같이, 캡슐화 층 (209) 이 캡슐화 층 (207) 상에 형성된 후의 상태를 예시한다. 압축 몰딩 프로세스, 전사 몰딩 프로세스, 또는 액상 몰딩 프로세스는 캡슐화 층 (209) 을 형성하기 위해 사용될 수도 있다. 캡슐화 층 (209) 은 포토 에칭가능할 수도 있다. 캡슐화 층 (209) 과 캡슐화 층 (207) 사이에는 바운더리 인터페이스가 존재할 수도 있다. 캡슐화 층 (209) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 또한, 몰딩 프로세스에 더하여, 캡슐화 층 (209) 은 캡슐화 층 (207) 과 함께 라미네이트되어 단일의 시트를 형성할 수도 있다. 캡슐화 층 (207) 및 캡슐화 층 (209) 을 포함하는 이 단일 시트는 진공 라미네이션 또는 압축 몰딩을 통해 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 에 적용될 수 있다.
스테이지 6 은 집적 디바이스 (506) 가 복수의 솔더 인터커넥트들 (560) 을 통해 기판 (202) 의 제 2 표면에 커플링된 후의 상태를 예시한다. 집적 디바이스 (506) 는 픽 앤 플레이스 프로세스를 통해 기판 (202) 의 제 2 표면 상에 배치될 수 있다. 리플로우 솔더 프로세스는 복수의 솔더 인터커넥트들 (560) 을 통하여 복수의 인터커넥트들 (221) 에 집적 디바이스 (506) 를 커플링하는데 사용될 수도 있다. 스테이지 6 은 또한 복수의 솔더 상호접속부 (230) 가 기판 (202) 에 커플링된 것을 예시한다. 리플로우 솔더 프로세스는 복수의 솔더 인터커넥트들 (230) 을 기판 (202) 에 커플링하는데 사용될 수 있다.
스테이지 7 은 도 13d 에 도시된 바와 같이, 캡슐화 층 (509) 이 기판 (202) 의 제 2 표면 상에 형성된 후의 상태를 예시한다. 압축 몰딩 프로세스, 전사 몰딩 프로세스, 또는 액상 몰딩 프로세스는 캡슐화 층 (509) 을 형성하기 위해 사용될 수도 있다. 캡슐화 층 (509) 은 포토 에칭가능할 수도 있다. 캡슐화 층 (509) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 캡슐화 층 (509) 은 집적 디바이스 (506) 및 복수의 솔더 인터커넥트들 (230) 의 부분들을 캡슐화할 수도 있다. 일부 구현들에서, 캡슐화 층 (509) 은 집적 디바이스 (506) 의 후면 상에 위치될 수도 있다.
스테이지 8 은 EMI 차폐부 (250) 가 캡슐화 층 (209) 의 표면 및 기판 (202) 의 측면 상에 형성 및 위치된 후의 상태를 예시한다. 스퍼터링 프로세스, 스프레이 코팅, 및/또는 도금 프로세스가 EMI 차폐부 (250) 를 형성하는데 사용될 수도 있다. EMI 차폐부 (250) 는 전기 전도성 층을 포함할 수도 있다. EMI 차폐부 (250) 는 접지부에 커플링되도록 구성될 수도 있다. 스테이지 8 은 도 6 의 패키지 (600) 를 예시할 수도 있다.
제어된 언더컷이 있는 캡슐화 층을 포함하는 패키지를 제조하기 위한 방법의 예시적인 플로우 다이어그램
일부 구현들에서, 제어된 언더컷이 있는 캡슐화 층을 갖는 패키지를 제조하는 것은 여러 프로세스를 포함한다. 도 14 는 제어된 언더컷이 있는 캡슐화 층을 갖는 패키지를 제공 또는 제조하는 방법 (1400) 의 예시적인 플로우 다이어그램을 예시한다. 일부 구현들에서, 도 14 의 방법 (1400) 은 본 개시에 설명된 도 6 의 패키지 (600) 를 제공 또는 제조하는데 사용될 수도 있다. 그러나, 방법 (1400) 은 본 개시에 설명된 임의의 디바이스들 (예를 들어, 200, 300, 500, 700, 800, 900, 1000, 1100, 1200) 를 제공 또는 제조하는데 사용될 수도 있다.
도 14 의 시퀀스는 패키지를 제공 또는 제조하기 위한 방법을 단순화 및/또는 명료화하기 위해 하나 이상의 프로세스들을 결합할 수도 있음에 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수도 있다.
방법은 (1405 에서) 기판 (예를 들어, 202) 를 제공한다. 기판은 제공 또는 제조될 수도 있다. 기판은 적어도 하나의 유전체 층 (220), 복수의 인터커넥트들 (222) (예를 들어, 트레이스, 패드, 비아), 캐비티 (1310), 솔더 레지스트 층 (224) 및 솔더 레지스트 층 (226) 을 포함할 수도 있다. 기판을 제조하는 예는 아래 도 15a-15b 에서 도시되고 설명된다. 기판의 제조는 라미네이션 프로세스 및 도금 프로세스를 포함할 수 있다. 기판을 제조하기 위한 공정의 예는 반 적층 공정(SAP) 및 수정된 반 적층 공정(mSAP)을 포함한다. 그러나, 상이한 구현들은 기판을 상이하게 제조할 수도 있다. 상이한 구현들은 상이한 유형들의 기판들 (예를 들어, 코어리스 기판, 라미네이트 기판) 을 제공할 수 있다. 도 13a 의 스테이지 1 은 기판의 일 예를 예시하고 설명한다.
본 방법은 (1410 에서) 적어도 하나의 디바이스 (예를 들어, 204, 206, 606) 를 기판 (예를 들어, 202) 에 커플링한다. 디바이스는 기판의 캐비티에 배치될 수도 있다. 디바이스는 기판의 제 1 표면에 커플링될 수도 있다 픽 앤 플레이스 프로세스는 기판에 디바이스(들)을 배치 및 커플링하는데 사용될 수도 있다. 도 13a-13b 의 스테이지 2 및 3 은 기판에 커플링된 디바이스들의 예들을 예시 및 설명한다.
방법은 (1415 에서) 기판 (202) 의 제 1 표면 및 디바이스 (예를 들어, 204, 206) 상에 캡슐화 층 (예를 들어, 207) 을 형성한다. 캡슐화 층 (207) 은 제 1 캡슐화 층 (예를 들어, 제 1 캡슐화를 위한 수단) 일 수도 있다. 캡슐화 층 (207) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 캡슐화 층 (207) 은 등방성 재료 및/또는 이방성 재료를 포함할 수도 있다. 시트 몰딩 프로세스 (예를 들어, 진공 라미네이션, 압축 몰딩) 는 캡슐화 층 (207) 을 형성하기 위하여 사용될 수도 있다. 집적 디바이스 각각에 대하여, 캡슐화 층 (207) 은 -20 - 50 마이크로미터 (㎛) 범위의 언더컷 값을 가질 수 있다. 집적 디바이스 및/또는 적층된 디바이스에 대한 캡슐화 층 (207) 의 언더컷 값(들)은 가변적일 수 있다.
캡슐화 층 (207) 이 기판 (예를 들어, 202) 및 디바이스들 (예를 들어, 204, 206) 의 윤곽을 대략 추종할 때, 캡슐화 층 (207) 이 대략 균일한 두께를 갖도록 캡슐화 층 (207) 이 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 상에 형성 (예를 들어, 배치) 된다. 예를 들어, 캡슐화 층 (207) 은 대략 80 마이크로미터 (㎛) ± 8 마이크로미터 (㎛) 의 두께를 가질 수도 있다. 시트 몰딩 프로세스는 캡슐화 층 (207) 에 대한 언더컷의 정확하고 정밀한 제어를 허용할 수 있으며, 이는 결국 디바이스와 기판 사이의 보이드들 (예를 들어, 242, 262, 662) 의 정확하고 정밀한 제어를 허용한다. 캡슐화 층 (207) 은 기판 (202), 집적 디바이스 (204) 및 집적 디바이스 (206) 의 윤곽들을 추종하는 포일 및/또는 실링 필름의 필요 없이 형성될 수 있다. 이는 캡슐화 층 (207) 이 집적 디바이스(들) 아래에서 실질적으로 유동하지 않도록 저점도 값을 갖는 캡슐화 층 (207) 의 시트 몰드를 사용하는 것에 의해 행해질 수 있다. 도 13c 의 스테이지 4 는 기판 및 적어도 하나의 디바이스 상에 형성된 캡슐화 층의 예를 예시하고 설명한다.
방법은 (1420 에서) 제 1 캡슐화 층 (예를 들어, 207) 상에 제 2 캡슐화 층 (예를 들어, 209) 을 형성한다. 압축 몰딩 프로세스, 전사 몰딩 프로세스, 또는 액상 몰딩 프로세스는 캡슐화 층 (209) 을 형성하기 위해 사용될 수도 있다. 캡슐화 층 (209) 은 포토 에칭가능할 수도 있다. 캡슐화 층 (209) 과 캡슐화 층 (207) 사이에는 바운더리 인터페이스가 존재할 수도 있다. 캡슐화 층 (209) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 도 13c 의 스테이지 5 는 제 1 캡슐화 층 상에 형성된 제 2 캡슐화 층의 예를 예시하고 설명한다.
방법은 (1425 에서) 적어도 하나의 디바이스 (예를 들어, 506) 및 복수의 솔더 인터커넥트들 (예를 들어, 560) 을 기판 (예를 들어 202) 의 제 2 표면 (하부 표면) 에 커플링한다. 픽 앤 플레이스 프로세스 및 리플로우 솔더 프로세스가 기판 (202) 에 집적 디바이스 (506) 를 커플링하기 위해 사용될 수 있다. 리플로우 솔더 프로세스는 복수의 솔더 인터커넥트들 (230) 을 기판 (202) 에 커플링하는데 사용될 수 있다. 도 13c 의 스테이지 6 은 기판에 커플링된 디바이스 및 솔더 인터커넥트들의 일 예를 예시 및 설명한다.
방법은 (1430 에서) 기판 (202) 의 제 2 표면 상에 캡슐화 층 (예를 들어, 509) 을 형성한다. 압축 몰딩 프로세스, 전사 몰딩 프로세스, 또는 액상 몰딩 프로세스는 캡슐화 층 (509) 을 형성하기 위해 사용될 수도 있다. 캡슐화 층 (509) 은 포토 에칭가능할 수도 있다. 캡슐화 층 (509) 은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 캡슐화 층 (509) 은 집적 디바이스 (506) 및 복수의 솔더 인터커넥트들 (230) 의 부분들을 캡슐화할 수도 있다. 도 13d 의 스테이지 7 은 기판의 제 2 표면 상에 형성된 캡슐화 층의 일 예를 예시하고 설명한다.
방법은 (1435 에서) 캡슐화 층 (209) 의 표면 및 기판 (202) 의 측면 상에 EMI 차폐부 (예를 들어, 250) 를 형성한다. 스퍼터링 프로세스, 스프레이 코팅, 및/또는 도금 프로세스가 EMI 차폐부 (250) 를 형성하는데 사용될 수도 있다. EMI 차폐부 (250) 는 전기 전도성 층을 포함할 수도 있다. EMI 차폐부 (250) 는 접지부에 커플링되도록 구성될 수도 있다. 도 13d 의 스테이지 8 은 EMI 차폐부를 형성하는 일 예를 예시하고 설명한다.
기판을 제조하기 위한 예시적인 시퀀스
도 15a-15c 는 기판을 제공 또는 제조하는 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 15a-15c 의 시퀀스는 도 6 의 기판 (202) 또는 본 개시에 설명된 기판들의 어느 것을 제공 또는 설명하는데 사용될 수도 있다. 위에 설명된 바와 같이, 상이한 구현들은 라미네이트 기판 및 코어리스 기판 (예를 들어, 임베디드 트레이스 기판) 을 포함하는 상이한 기판을 사용할 수 있다. 도 15a-15c 에 도시된 기판은 사용될 수 있는 가능한 기판의 예이다.
도 15a-15c 의 시퀀스는 기판을 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명료화하기 위해 하나 이상의 스테이지들을 결합할 수도 있음을 주지해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 일탈함 없이 대체 또는 치환될 수도 있다.
도 15a 에 도시된 바와 같이 스테이지 1 은 캐리어 (1500) 가 제공된 후의 상태를 예시한다. 캐리어 (1500) 는 기판일 수도 있다.
스테이지 2 는 인터커넥트들 (1502) 이 캐리어 (1500) 상에 형성된 후의 상태를 예시한다. 인터커넥트들 (1502) 은 복수의 인터커넥트들 (221) 로부터의 인터커넥트들일 수도 있다. 인터커넥트들(1502)을 형성하기 위해 도금 공정이 사용될 수도 있다.
스테이지 3 는 유전체 층 (1520) 이 인터커넥트들 (1502) 및 캐리어 (1500) 상에 형성된 후의 상태를 예시한다. 유전체 층 (1520) 을 형성하기 위하여 데포지션 및/또는 라미네이션 프로세스가 사용될 수도 있다.
스테이지 4 는 하나 이상의 캐비티들 (1503) 이 유전체 층 (1520) 상에 형성된 후의 상태를 예시한다. 하나 이상의 캐비티들 (1503) 을 형성하기 위해 레이저 프로세스 (예를 들어, 레이저 애블레이션) 또는 포토 에칭 프로세스 (예를 들어, 포토리소그래피 프로세스) 가 사용될 수 있다.
스테이지 5 는 인터커넥트들 (1504) 이 유전체 층 (1520) 상에 형성된 후의 상태를 예시한다. 인터커넥트들 (1504) 은 복수의 인터커넥트들 (221) 로부터의 인터커넥트들일 수도 있다. 인터커넥트들(1504)을 형성하기 위해 도금 공정이 사용될 수도 있다.
스테이지 6 은 도 15b 에 도시된 바와 같이, 유전체 층 (1540) 이 유전체 층 (1520) 상에 형성된 후의 상태를 예시한다. 유전체 층 (1540) 은 유전체 층 (1520) 과 동일한 재료로 이루어질 수도 있다. 유전체 층 (1540) 을 형성하기 위하여 데포지션 및/또는 라미네이션 프로세스가 사용될 수도 있다. 유전체 층 (1540) 은 캐비티 (1310) 가 형성되도록 형성될 수 있다.
스테이지 7 은 인터커넥트들 (1542) 이 유전체 층 (1540) 상에 형성된 후의 상태를 예시한다. 인터커넥트들 (1542) 은 복수의 인터커넥트들 (221) 로부터의 인터커넥트들일 수도 있다. 인터커넥트들(1542)을 형성하기 위해 도금 공정이 사용될 수도 있다. 일부 구현들에서, 하나 이상의 캐비티들이 유전체 층 (1540) 에 형성될 수 있고, 인터커넥트들 (1542) 이 유전체 층 (1540) 의 캐비티들 상에 형성될 수 있다.
스테이지 8 은 유전체 층 (1560) 이 유전체 층 (1540) 상에 형성된 후의 상태를 예시한다. 유전체 층 (1560) 은 유전체 층 (1520 및/또는 1540) 과 동일한 재료일 수도 있다. 유전체 층 (1560) 을 형성하기 위하여 데포지션 및/또는 라미네이션 프로세스가 사용될 수도 있다. 유전체 층 (1560) 은 캐비티 (1310) 가 형성되도록 형성될 수 있다.
스테이지 9 는 도 15c 에 도시된 바와 같이, 인터커넥트들 (1562 또는 1564) 이 유전체 층 (1560) 상에 형성된 후의 상태를 예시한다. 인터커넥트들 (1562) 은 복수의 인터커넥트들 (221) 로부터의 인터커넥트들일 수도 있다. 인터커넥트들(1562)을 형성하기 위해 도금 공정이 사용될 수도 있다. 일부 구현들에서, 하나 이상의 캐비티들이 유전체 층 (1560) 에 형성될 수 있고, 인터커넥트들 (1562) 이 유전체 층 (1560) 의 캐비티들 상에 형성될 수 있다.
스테이지 10 은 캐리어 (1500) 가 제거된 후의 상태를 예시한다. 스테이지 10 은 기판 (202) 의 부분을 예시할 수도 있다. 유전체 층 (220) 은 유전체 층들 (1520, 1540 및 1560) 을 나타낼 수도 있다. 인터커넥트들 (221) 은 인터커넥트들 (1502, 1504, 1542 및 1562 및 1564) 을 나타낼 수도 있다.
적층된 디바이스를 제조하기 위한 예시적인 시퀀스
도 16a-16b 는 적층된 집적 디바이스들 (예를 들어, 적층된 필터들) 을 포함하는 디바이스를 제공 또는 제조하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 16a-16b 의 시퀀스는 도 11 의 적층된 디바이스 (1104) 또는 본 개시에 설명된 적층된 디바이스들의 어느 것을 제공 또는 설명하는데 사용될 수도 있다.
도 16a-16b 의 시퀀스는 적층된 집적 디바이스들을 포함하는 디바이스를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명료화하기 위해 하나 이상의 스테이지들을 결합할 수도 있음을 주지해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 일탈함 없이 대체 또는 치환될 수도 있다.
도 16a 에 도시된 바와 같이 스테이지 1 은 집적 디바이스 (1114) 가 제공된 후의 상태를 예시한다. 집적 디바이스 (1114) 는 필터로서 구성될 수도 있다. 집적 디바이스 (1114) 는 베어 다이 필터 (bare die filter)(예를 들어, SAW 필터, BAW 필터) 일 수 있다. 집적 디바이스 (1114) 는 기판 (1610) 및 적어도 하나의 금속 층 (1614) 을 포함한다. 기판 (1610) 은 압전 기판일 수도 있다. 예를 들어, 기판 (1610) 은 압전 재료 (예를 들어, 알루미늄 질화물 (AlN), 석영, 리튬 니오베이트, 리튬 탄탈레이트) 를 포함할 수 있다. 다른 예에서, 기판 (1610) 은 기판 (1610) 의 표면 상에 형성 및 위치되는 압전층을 포함할 수 있다. 예를 들어, 기판 (1610) 은 유리의 표면 상에 형성 및 위치된 압전 층을 갖는 유리를 포함할 수 있다. 다른 재료들이 유리 대신에 사용될 수도 있다. 본 개시에서 사용되는 압전 기판은 압전 재료를 포함하는 기판 및/또는 기판의 표면에 커플링되 그 위에 위치되는 압전층을 포함하는 기판을 의미할 수 있다. 상이한 구현들은 압전 재료 및/또는 압전 층에 대해 상이한 재료들을 사용할 수 있다.
적어도 하나의 금속 층 (1614) 은 기판 (1610) 상에 형성된다. 기판 (1610) 이 기판 (1610) 의 표면 상에 형성 및 위치되는 압전 층을 포함하는 경우들에서, 적어도 하나의 금속층 (1614) 은 압전층 상에 형성 및 위치치될 수 있다. 적어도 하나의 금속 층 (1614) 은 전기 전도성 재료, 이를 테면, 구리 (Cu) 를 포함할 수도 있다. 적어도 하나의 금속 층 (1614) 은 집적 디바이스 (1114) 에 대한 인터커넥트, 전극들 및/또는 트랜스듀서들로서 패터닝 및/또는 구성될 수 있다. 일부 구현들에서, 금속 층 (1614) 은 제 1 금속 층 및 제 2 금속 층을 포함할 수도 있다. 제 1 금속 층은 적어도 하나의 트랜스듀서로서 동작하도록 구성될 수 있고, 제 2 금속 층은 트랜스듀서에 커플링된 적어도 하나의 인터커넥트로서 구성될 수 있다. 일부 구현들에서, 금속 층 (1614) 의 제 1 금속 층이 형성될 수 있고, 이어서 금속 층 (1614) 의 제 2 금속 층이 형성될 수 있다.
스테이지 2 는 폴리머 프레임 (1118) 이 집적 디바이스 (1114) 에 커플링된 후의 상태를 예시한다. 데포지션 프로세스가 폴리머 프레임 (1118) 을 집적 디바이스 (1114) 에 형성 및 커플링하는데 사용될 수도 있다.
스테이지 3 은 집적 디바이스 (1116) 가 제공된 후의 상태를 예시한다. 집적 디바이스 (1116) 는 필터로서 구성될 수도 있다. 집적 디바이스 (1116) 는 베어 다이 필터 (bare die filter)(예를 들어, SAW 필터, BAW 필터) 일 수 있다. 집적 디바이스 (1116) 는 기판 (1620) 및 적어도 하나의 금속 층 (1624) 을 포함한다. 기판 (1620) 은 압전 기판일 수도 있다. 예를 들어, 기판 (1610) 은 압전 재료 (예를 들어, 알루미늄 질화물 (AlN), 석영, 리튬 니오베이트, 리튬 탄탈레이트) 를 포함할 수 있다. 다른 예에서, 기판 (1620) 은 기판 (1620) 의 표면 상에 형성 및 위치되는 압전층을 포함할 수 있다. 예를 들어, 기판 (1620) 은 유리의 표면 상에 형성 및 위치된 압전 층을 갖는 유리를 포함할 수 있다. 다른 재료들이 유리 대신에 사용될 수도 있다. 본 개시에서 사용되는 압전 기판은 압전 재료를 포함하는 기판 및/또는 기판의 표면에 커플링되 그 위에 위치되는 압전층을 포함하는 기판을 의미할 수 있다. 상이한 구현들은 압전 재료 및/또는 압전 층에 대해 상이한 재료들을 사용할 수 있다.
적어도 하나의 금속 층 (1624) 은 기판 (1620) 상에 형성된다. 기판 (1620) 이 기판 (1620) 의 표면 상에 형성 및 위치되는 압전 층을 포함하는 경우들에서, 적어도 하나의 금속층 (1624) 은 압전층 상에 형성 및 위치치될 수 있다. 적어도 하나의 금속 층 (1624) 은 전기 전도성 재료, 이를 테면, 구리 (Cu) 를 포함할 수도 있다. 적어도 하나의 금속 층 (1624) 은 집적 디바이스 (1116) 에 대한 인터커넥트, 전극들 및/또는 트랜스듀서들로서 패터닝 및/또는 구성될 수 있다. 일부 구현들에서, 금속 층 (1624) 은 제 1 금속 층 및 제 2 금속 층을 포함할 수도 있다. 제 1 금속 층은 적어도 하나의 트랜스듀서로서 동작하도록 구성될 수 있고, 제 2 금속 층은 트랜스듀서에 커플링된 적어도 하나의 인터커넥트로서 구성될 수 있다. 일부 구현들에서, 금속 층 (1624) 의 제 1 금속 층이 형성될 수 있고, 이어서 금속 층 (1624) 의 제 2 금속 층이 형성될 수 있다.
스테이지 4 는 선택적 보호 층 (1630) 이 기판 (1620) 및 적어도 하나의 금속 층 (1624) 상에 형성된 후의 상태를 예시한다. 보호 층 (1630) 은 기판 (1620) 및 적어도 하나의 금속 층 (1624) 상에 데포짓될 수도 있다.
스테이지 5 는, 도 16b 에 도시된 바와 같이, 보이드 (1120) 가 집적 디바이스 (1114), 집적 디바이스 (1116) 및 폴리머 프레임 (1118) 사이에 형성되도록 집적 디바이스 (1114) 가 집적 디바이스 (1116) 에 커플링된 후의 상태를 예시한다. 서멀 압착 프로세스가 집적 디바이스 (1114) 를 집적 디바이스 (1116) 에 커플링하는데 사용될 수도 있다. 보호층 (1630) 이 형성되면, 보호층 (1630) 은 집적 디바이스 (1114) 를 집적 디바이스 (1116) 에 커플링한 후에 제거될 수 있다.
스테이지 6 은 복수의 인터커넥트들 (1119) 이 집적 디바이스 (1114), 집적 디바이스 (1116) 및 집적 디바이스 (1118) 의 표면 상에 형성된 후의 상태를 예시한다. 복수의 인터커넥트들 (1119) 은 적어도 하나의 금속 층 (1614) 및 적어도 하나의 금속 층 (1624) 에 커플링될 수 있다. 도금 프로세스, 스퍼터링 프로세스, 및/또는 스프레이 프로세스가 복수의 상호접속부 (1119) 를 형성하는데 사용될 수도 있다.
스테이지 7 은 또한 복수의 솔더 인터커넥트들 (1140) 이 복수의 인터커넥트들 (1119) 에 커플링된 후의 상태를 예시한다. 리플로우 솔더 프로세스는 복수의 솔더 인터커넥트들 (1140) 을 복수의 인터커넥트들 (1119) 에 커플링하는데 사용될 수 있다. 스테이지 7 은 도 11 에 도시된 바와 같은 적층된 디바이스 (1104) 를 예시할 수도 있다.
적층된 디바이스를 제조하기 위한 예시적인 시퀀스
도 17a-17b 는 적층된 집적 디바이스들 (예를 들어, 적층된 필터들) 을 포함하는 디바이스를 제공 또는 제조하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 17a-17b 의 시퀀스는 도 12 의 적층된 디바이스 (1204) 또는 본 개시에 설명된 적층된 디바이스들의 어느 것을 제공 또는 설명하는데 사용될 수도 있다.
도 17a-17b 의 시퀀스는 적층된 집적 디바이스들을 포함하는 디바이스를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명료화하기 위해 하나 이상의 스테이지들을 결합할 수도 있음을 주지해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 일탈함이 없이 대체 또는 치환될 수도 있다.
도 17a 에 도시된 바와 같이 스테이지 1 은 집적 디바이스 (1114) 가 제공된 후의 상태를 예시한다. 집적 디바이스 (1114) 는 필터로서 구성될 수도 있다. 집적 디바이스 (1114) 는 기판 (1610) 및 적어도 하나의 금속 층 (1614) 을 포함한다. 도 17a 의 집적 디바이스(1114) 는 도 16a 의 집적 디바이스 (1114) 와 유사하거나 동일하다.
스테이지 2 는 인터커넥트 프레임 (1218) 이 집적 디바이스 (1114) 에 커플링된 후의 상태를 예시한다. 인터커넥트 프레임 (1218) 은 적어도 하나의 금속 층 (1614) 에 커플링될 수도 있다. 도금 프로세스가 인터커넥트 프레임 (1218) 을 집적 디바이스 (1114) 에 형성 및 커플링하는데 사용될 수도 있다. 그러나, 상이한 구현들이 인터커넥트 프레임 (1218) 을 상이하게 형성 및 커플링할 수 있다.
스테이지 3 은 집적 디바이스 (1116) 가 제공된 후의 상태를 예시한다. 집적 디바이스 (1116) 는 필터로서 구성될 수도 있다. 집적 디바이스 (1216) 는 베어 다이 필터 (bare die filter)(예를 들어, SAW 필터, BAW 필터) 일 수 있다. 집적 디바이스 (1116) 는 기판 (1620), 적어도 하나의 금속 층 (1624) 및 적어도 하나의 비아 (1217) 를 포함한다. 도 17a 의 집적 디바이스 (1116) 는 도 16a 의 집적 디바이스 (1116) 와 유사하거나 동일하다. 적어도 하나의 비아 (1217) 는 기판 (1620) 을 관통하여 진행할 수도 있다.
스테이지 4 는 선택적 보호 층 (1630) 이 기판 (1620) 및 적어도 하나의 금속 층 (1624) 상에 형성된 후의 상태를 예시한다. 보호 층 (1630) 은 기판 (1620) 및 적어도 하나의 금속 층 (1624) 상에 데포짓될 수도 있다.
스테이지 5 는, 도 17b 에 도시된 바와 같이, 보이드 (1120) 가 집적 디바이스 (1114), 집적 디바이스 (1216) 및 인터커넥트 프레임 (1218) 사이에 형성되도록 집적 디바이스 (1114) 가 집적 디바이스 (1116) 에 커플링된 후의 상태를 예시한다. 인터커넥트 프레임 (1218) 은 적어도 하나의 비아 (1217) 에 커플링될 수도 있다. 위에 언급된 바와 같이, 인터커넥트 프레임 (1218) 은 적어도 하나의 금속 층 (1614) 에 커플링될 수도 있다. 서멀 압착 프로세스가 집적 디바이스 (1114) 를 집적 디바이스 (1216) 에 커플링하는데 사용될 수도 있다. 보호층 (1630) 이 형성되면, 보호층 (1630) 은 집적 디바이스 (1114) 를 집적 디바이스 (1216) 에 커플링한 후에 제거될 수 있다.
스테이지 6 은 복수의 인터커넥트들 (1219) 이 집적 디바이스 (1216) 의 표면 상에 형성된 후의 상태를 예시한다. 복수의 인터커넥트들 (1219) 은 적어도 하나의 비아 (1217) 및 적어도 하나의 금속 층 (1624) 에 커플링될 수 있다. 적어도 하나의 비아 (1217) 는 적어도 하나의 금속 층 (1624) 에 커플링될 수도 있다. 도금 프로세스, 스퍼터링 프로세스, 및/또는 스프레이 프로세스가 복수의 상호접속부 (1219) 를 형성하는데 사용될 수도 있다.
스테이지 7 은 또한 복수의 솔더 인터커넥트들 (1140) 이 복수의 인터커넥트들 (1219) 에 커플링된 후의 상태를 예시한다. 리플로우 솔더 프로세스는 복수의 솔더 인터커넥트들 (1140) 을 복수의 인터커넥트들 (1219) 에 커플링하는데 사용될 수 있다. 스테이지 7 은 도 12 에 도시된 바와 같은 적층된 디바이스 (1204) 를 예시할 수도 있다.
예시적인 전자 디바이스
도 18 은 상술한 디바이스들, 집적 디바이스, 집적 회로 (IC) 패키지, 집적 회로 (IC) 디바이스, 반도체 디바이스, 집적 회로, 다이, 인터포저, 패키지, 패키지-온-패키지 (PoP), 시스템 인 패키지 (SiP), 또는 시스템 온 칩 (SoC) 의 어느 것과 통합될 수도 있는 여러 전자 디바이스들을 예시한다. 예를 들어, 모바일 폰 디바이스(1802), 랩톱 컴퓨터 디바이스 (1804), 고정 위치 단말 디바이스 (1806), 웨어러블 디바이스 (1808), 또는 자동차 (1810) 는 본원에 설명된 바와 같은 디바이스 (1800) 를 포함할 수 있다. 디바이스 (1800) 는, 예를 들어, 본 명세서에서 설명된 디바이스들 및/또는 집적 회로 (IC) 패키지들 중 임의의 것일 수도 있다. 도 18 에 예시된 디바이스들 (1802, 1804, 1806 및 1808) 및 비히클 (1810) 은 단지 예시적이다. 다른 전자 디바이스들이 또한, 모바일 디바이스들, 핸드-헬드 개인 통신 시스템들 (PCS) 유닛들, 포터블 데이터 유닛들, 이를 테면, 개인 휴대 정보 단말기, 글로벌 포지셔닝 시스템 (GPS) 실행가능 디바이스들, 네비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 이를 테면, 검침 장비, 통신 디바이스들, 스마트폰, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스 (예를 들어, 시계, 안경), 사물 인터넷 (IoT) 디바이스들, 서버들, 라우터들, 자동차 내 구현되는 전자 디바이스들 (예를 들어, 자율 자동차), 또는 데이터 또는 컴퓨터 명령들을 저장 또는 취출하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스 그룹들 (예를 들어, 전자 디바이스들) 을 포함하지만 이들에 제한되는 것은 아닌 디바이스 (1800) 를 피처링할 수도 있다.
도 2-12, 13a-13d, 14, 15a-15c, 16a-16b, 17a-17b 및/또는 18 에 예시된 컴포넌트들, 프로세스들, 피처들 및/또는 기능들의 하나 이상은 단일의 컴포넌트, 프로세스, 피처 또는 기능부 내에서 재배열 및/또는 결합될 수도 있거나 또는 수개의 컴포넌트들, 프로세스들 또는 기능들로 구현될 수도 있다. 추가적인 요소들, 컴포넌트들, 프로세스들, 및/또는 기능들이 또한 본 개시로부터 벗어나지 않고 추가될 수도 있다. 또한, 도 2-12, 13a-13d, 14, 15a-15c, 16a-16b, 17a-17b 및/또는 18 및 본 개시에서의 그의 대응하는 설명은 다이 및/또는 IC에 한정되지 않는다는 것에 유의해야 한다. 일부 구현에서, 도 2-12, 13a-13d, 14, 15a-15c, 16a-16b, 17a-17b 및/또는 18 및 그의 대응하는 설명은 디바이스 및/또는 집적 디바이스를 제조, 생성, 제공 및/또는 생산하는데 사용될 수도 있다. 일부 구현들에서, 디바이스는 다이, 집적 디바이스, 집적 패시브 디바이스 (IPD), 다이 패키지, 집적 회로 (IC) 디바이스, 디바이스 패키지, 집적 회로 (IC) 패키지, 웨이퍼, 반도체 디바이스, 패키지-온-패키지 (PoP) 디바이스, 열 소산 디바이스 및/또는 인터포저를 포함할 수도 있다.
본 개시에서의 도면들은 다양한 부분들, 컴포넌트들, 오브젝트들, 디바이스들, 패키지들, 집적 디바이스들, 집적 회로들, 및/또는 트랜지스터들의 실제 표현들 및/또는 개념적 표현들을 나타낼 수도 있음을 유의한다. 일부 경우들에서, 도면들은 스케일링되지 않을 수도 있다. 일부 경우들에서, 명료성을 위해, 모든 컴포넌트들 및/또는 부분들이 나타내어지지 않을 수도 있다. 일부 경우들에서, 도면들에서 다양한 부분들 및/또는 컴포넌트들의 포지션, 위치, 사이즈들 및/또는 형상들은 예시적일 수도 있다. 일부 구현들에서, 도면들에서의 다양한 컴포넌트들 및/또는 부분들은 선택적일 수도 있다.
단어 "예시적인" 은 "예, 사례, 또는 예시로서 작용하는 것" 을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 구현 또는 양태는 본 개시의 다른 양태들에 비해 반드시 바람직하다거나 이로운 것으로서 해석될 필요는 없다. 유사하게, 용어 "양태들" 은 본 개시의 모든 양태들이 논의된 특징, 이점 또는 동작 모드를 포함해야 함을 요구하지는 않는다. 용어 "커플링된" 은 본 명세서에서 2개의 오브젝트 사이의 직접 또는 간접 커플링을 지칭하도록 사용된다. 예를 들어, 오브젝트 A 가 오브젝트 B 를 물리적으로 터치하고, 오브젝트 B 가 오브젝트 C 를 터치한다면, 오브젝트들 A 및 C 은 - 그들이 서로 직접 물리적으로 터치하지 않는 경우에도 - 서로 커플링된 것으로 고려될 수도 있다. 용어 "전기적으로 커플링됨" 은, 전류 (예를 들어, 신호, 전력, 접지) 가 2개의 오브젝트들 사이에서 이동할 수 있도록 2개의 오브젝트들이 직접 또는 간접적으로 함께 커플링됨을 의미할 수도 있다. 전기적으로 커플링된 2개의 오브젝트들은 2개의 오브젝트들 사이에서 이동하는 전류를 가질 수도 있거나 갖지 않을 수도 있다. 용어들 "제 1", "제 2", "제 3" 및 "제 4" (및/또는 제 4 이상의 임의의 것) 의 사용은 임의적이다. 설명된 컴포넌트들 중 임의의 것은 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 예를 들어, 제 2 컴포넌트로 지칭되는 컴포넌트가 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 용어 "둘러싸는 것"은 오브젝트가 다른 오브젝트를 부분적으로 둘러싸거나 완전히 둘러쌀 수도 있음을 의미한다. 용어 "캡슐화하는 것" 은 오브젝트가 다른 오브젝트를 부분적으로 캡슐화하거나 완전히 캡슐화할 수도 있음을 의미한다. 용어 "상단" 및 "하단"은 임의적이다. 상단 상에 위치되는 컴포넌트는 하단 상에 위치되는 컴포넌트 위에 위치될 수도 있다. 상단 컴포넌트는 하단 컴포넌트로 간주될 수도 있고, 그 역 또한 마찬가지이다. 본 개시에서 설명된 바와 같이, 제 2 컴포넌트 "위에" 위치되는 제 1 컴포넌트는, 하단 또는 상단이 어떻게 임의적으로 정의되는지에 따라, 제 1 컴포넌트가 제 2 컴포넌트 위에 또는 아래에 위치되는 것을 의미할 수 있다. 다른 예에서, 제 1 컴포넌트는 제 2 컴포넌트의 제1 표면 위에 (예를 들어, 상에) 위치될 수 있고, 제 3 컴포넌트는 제 2 컴포넌트의 제 2 표면 위에 (예를 들어, 아래에) 위치될 수 있으며, 여기서 제 2 표면은 제 1 표면에 대향한다. 다른 컴포넌트 위에 위치된 하나의 컴포넌트의 맥락에서 본 출원에서 사용된 바와 같은 용어 "위에 (over)" 는 다른 컴포넌트 상에 및/또는 다른 컴포넌트 내에 있는 (예를 들어, 컴포넌트의 표면 상에 있거나 또는 컴포넌트 내에 내장된) 컴포넌트를 의미하는데 사용될 수도 있음에 또한 유의한다. 따라서, 예를 들어, 제 2 컴포넌트 위에 있는 제 1 컴포넌트는 (1) 제 1 컴포넌트가 제 2 컴포넌트 위에 있지만 제 2 컴포넌트와 직접 접촉하지 않는 것, (2) 제 1 컴포넌트가 제 2 컴포넌트 상에 (예를 들어, 그의 표면 상에) 있는 것, 및/또는 (3) 제 1 컴포넌트가 제 2 컴포넌트 내에 있는 것 (예를 들어, 그 내에 내장됨) 을 의미할 수도 있다. 제 2 컴포넌트 "내에" 위치되는 제 1 컴포넌트는 제 2 컴포넌트 내에 부분적으로 위치되거나 제 2 컴포넌트 내에 완전히 위치될 수도 있다. 본 개시에서 사용된 바와 같은, 용어 "약 '값 X'", 또는 "대략 값 X" 는 '값 X' 의 10 퍼센트 이내를 의미한다. 예를 들어, 약 1 또는 대략 1 의 값은 0.9-1.1 의 범위의 값을 의미할 것이다.
일부 구현들에서, 인터커넥트는 2 개의 포인트들, 엘리먼트들 및/또는 컴포넌트들 사이의 전기적 커넥션을 허용 또는 용이하게 하는 디바이스 또는 패키지의 엘리먼트 또는 컴포넌트이다. 일부 구현들에서, 인터커넥트는 트레이스, 비아, 패드, 필라, 재배선 금속층, 및/또는 언더 범프 금속화 (UBM) 층을 포함할 수도 있다. 일부 구현들에서, 인터커넥트는 신호(예를 들어, 데이터 신호), 접지 및/또는 전력에 대한 전기 경로를 제공하도록 구성될 수도 있는 전기 전도성 재료이다. 인터커넥트는 하나보다 많은 엘리먼트 또는 컴포넌트를 포함할 수도 있다. 인터커넥트는 하나 이상의 인터커넥트들에 의해 정의될 수도 있다. 인터커넥트는 회로의 부분일 수도 있다. 상이한 구현들은 인터커넥트들을 형성하기 위한 상이한 프로세스들 및/또는 시퀀스들을 사용할 수도 있다. 일부 구현들에서, 화학 기상 증착 (CVD) 프로세스, 물리 기상 증착 (PVD) 프로세스, 스퍼터링 프로세스, 스프레이 코팅, 및/또는 도금 프로세스가 인터커넥트들을 형성하기 위해 사용될 수도 있다.
또한, 본 명세서에 포함된 다양한 개시들은, 플로우차트, 플로우 다이어그램, 구조 다이어그램, 또는 블록 다이어그램으로서 도시되는 프로세스로서 설명될 수도 있음에 유의한다. 비록 플로우차트가 동작들을 순차적인 프로세스로서 설명할 수도 있지만, 동작들 대부분은 병렬로 또는 동시에 수행될 수 있다. 또한, 동작들의 순서는 재배열될 수도 있다. 프로세스는 그의 동작들이 완료될 때 종결된다.
여기에 기재된 본 개시의 다양한 특징들은 본 개시로부터 벗어남이 없이 상이한 시스템들에서 구현될 수 있다. 본 개시의 전술한 양태들은 단지 예들일 뿐 본 개시를 한정하는 것으로서 해석되지 않아야 함에 유의해야 한다. 본 개시의 양태들의 설명은 예시적인 것으로 의도되며 청구항들의 범위를 한정하도록 의도되지 않는다. 그에 따라, 본 교시들은 다른 유형들의 장치들에 용이하게 적용될 수 있으며, 다수의 대안들, 수정들, 및 변형들은 당업자에게 명백할 것이다.

Claims (33)

  1. 패키지로서,
    제 1 표면을 포함하는 기판;
    상기 기판의 상기 제 1 표면에 커플링된 집적 디바이스;
    상기 기판의 상기 제 1 표면 및 상기 집적 디바이스 상에 위치된 제 1 캡슐화 층으로서, 상기 제 1 캡슐화 층은 상기 집적 디바이스의 측면에 대해 언더컷을 포함하는, 상기 제 1 캡슐화 층; 및
    상기 집적 디바이스와 상기 기판의 상기 제 1 표면 사이에 위치된 보이드로서, 상기 보이드는 상기 제 1 캡슐화 층의 상기 언더컷에 측방향으로 둘러싸이는, 상기 보이드를 포함하는, 패키지.
  2. 제 1 항에 있어서,
    상기 집적 디바이스의 측면에 대한 상기 제 1 캡슐화 층의 언더컷은 -20 - 50 마이크로미터 (㎛) 의 범위에 있는, 패키지.
  3. 제 1 항에 있어서,
    상기 패키지는 상기 제 1 캡슐화 층과 상기 집적 디바이스 사이에 실링 필름 (sealing film) 이 없는, 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 캡슐화 층 상에 위치된 제 2 캡슐화 층을 더 포함하고, 상기 제 1 캡슐화 층은 상기 집적 디바이스의 상부 표면 위에 균일한 두께를 갖는, 패키지.
  5. 제 4 항에 있어서,
    상기 제 2 캡슐화 층은 상기 제 1 캡슐화 층과는 상이한 특성을 갖는, 패키지.
  6. 제 4 항에 있어서,
    상기 제 2 캡슐화 층은 (i) 상기 제 1 캡슐화 층의 제 1 열팽창 계수 (CTE) 보다 더 크거나, 또는 (ii) 상기 제 1 캡슐화 층의 제 1 CTE 보다 더 낮은 제 2 CTE 를 갖는, 패키지.
  7. 제 1 항에 있어서,
    상기 기판은 상기 집적 디바이스 및 상기 제 1 캡슐화 층의 유효 CTE 의 15 ppm/K (parts per million/Kelvin) 내에 있는 기판 CTE 를 갖는, 패키지.
  8. 제 1 항에 있어서,
    상기 기판은 상기 패키지의 나머지의 유효 CTE 의 15 ppm/K (parts per million/Kelvin) 내에 있는 기판 CTE 를 갖는, 패키지.
  9. 제 1 항에 있어서,
    상기 기판은 캐비티를 포함하고,
    상기 집적 디바이스는 상기 기판의 캐비티 상에 위치되고,
    상기 보이드는 상기 기판의 캐비티를 포함하고,
    상기 패키지는 상기 기판의 캐비티에 위치된 제 2 집적 디바이스를 포함하는, 패키지.
  10. 제 1 항에 있어서,
    상기 기판에 커플링된 적층된 디바이스; 및
    상기 적층된 디바이스와 상기 기판 사이에 위치된 제 2 보이드를 더 포함하고,
    상기 기판은 캐비티를 포함하고,
    상기 제 2 보이드는 상기 기판의 캐비티를 포함하고,
    상기 적층된 디바이스는 상기 기판의 캐비티 상에 위치되는, 패키지.
  11. 제 10 항에 있어서,
    상기 적층된 디바이스는 제 1 베어 다이 필터 및 제 2 베어 다이 필터를 포함하는, 패키지.
  12. 제 1 항에 있어서,
    상기 집적 디바이스는 무선 주파수 (RF) 디바이스, 패시브 디바이스, 필터, 커패시터, 인덕터, 표면 탄성파 (SAW) 필터, 벌크 탄성파 (BAW) 필터, 프로세서, 메모리, 및/또는 이들의 조합을 포함하는, 패키지.
  13. 제 1 항에 있어서,
    상기 제 1 캡슐화 층 상에 위치된 제 2 캡슐화 층; 및
    상기 제 2 캡슐화 층 상에 위치된 전자기 간섭 (EMI) 차폐부를 더 포함하는, 패키지.
  14. 제 13 항에 있어서,
    상기 기판의 제 2 표면에 커플링된 제 2 집적 디바이스; 및
    상기 기판의 제 2 표면에 커플링되고 상기 제 2 집적 디바이스를 캡슐화하는 제 3 캡슐화 층을 더 포함하는, 패키지.
  15. 장치로서,
    제 1 표면을 포함하는 기판;
    상기 기판의 상기 제 1 표면에 커플링된 집적 디바이스;
    상기 기판의 제 1 표면 및 상기 집적 디바이스 상에 위치된 제 1 캡슐화를 위한 수단으로서, 상기 제 1 캡슐화를 위한 수단은 상기 집적 디바이스의 측면에 대해 언더컷을 포함하는, 상기 제 1 캡슐화를 위한 수단; 및
    상기 집적 디바이스와 상기 기판의 상기 제 1 표면 사이에 위치된 보이드로서, 상기 보이드는 상기 제 1 캡슐화를 위한 수단의 상기 언더컷에 측방향으로 둘러싸이는, 상기 보이드를 포함하는, 장치.
  16. 제 15 항에 있어서,
    상기 집적 디바이스의 측면에 대한 상기 제 1 캡슐화를 위한 수단의 언더컷은 -20 - 50 마이크로미터 (㎛) 의 범위에 있는, 장치.
  17. 제 15 항에 있어서,
    상기 장치는 상기 제 1 캡슐화를 위한 수단과 상기 집적 디바이스 사이에 실링 필름이 없는, 장치.
  18. 제 15 항에 있어서,
    상기 제 1 캡슐화를 위한 수단 상에 위치된 제 2 캡슐화를 위한 수단을 더 포함하고, 상기 제 2 캡슐화를 위한 수단은 상기 제 1 캡슐화를 위한 수단과 상이한 특성을 갖는, 장치.
  19. 제 18 항에 있어서,
    상기 제 2 캡슐화를 위한 수단은 상기 제 1 캡슐화를 위한 수단의 제 1 열팽창 계수 (CTE) 보다 더 큰 제 2 열팽창 계수 (CTE) 를 갖는, 장치.
  20. 제 15 항에 있어서,
    상기 기판은 상기 집적 디바이스 및 상기 제 1 캡슐화를 위한 수단의 유효 CTE 의 15 ppm/K (parts per million/Kelvin) 내에 있는 기판 CTE 를 갖는, 장치.
  21. 제 15 항에 있어서,
    상기 기판은 대략 5-20 ppm/K (parts per million/Kelvin) 사이인 기판 CTE를 갖는, 장치.
  22. 제 15 항에 있어서,
    상기 기판은 캐비티를 포함하고,
    상기 집적 디바이스는 상기 기판의 캐비티 상에 위치되고,
    상기 보이드는 상기 기판의 캐비티를 포함하고,
    상기 장치는 상기 기판의 캐비티에 위치된 제 2 집적 디바이스를 포함하는, 장치.
  23. 제 15 항에 있어서,
    상기 기판에 커플링된 적층된 디바이스; 및
    상기 적층된 디바이스와 상기 기판 사이에 위치된 제 2 보이드를 더 포함하고,
    상기 기판은 캐비티를 포함하고,
    상기 제 2 보이드는 상기 기판의 캐비티를 포함하고,
    상기 적층된 디바이스는 상기 기판의 캐비티 상에 위치되는, 장치.
  24. 제 23 항에 있어서,
    상기 적층된 디바이스는 제 1 신호 필터링을 위한 수단 및 제 2 신호 필터링을 위한 수단을 포함하는, 장치.
  25. 제 15 항에 있어서,
    상기 집적 디바이스는 무선 주파수 (RF) 디바이스, 패시브 디바이스, 필터, 커패시터, 인덕터, 표면 탄성파 (SAW) 필터, 벌크 탄성파 (BAW) 필터, 프로세서, 메모리, 및/또는 이들의 조합을 포함하는, 장치.
  26. 제 15 항에 있어서,
    제 1 캡슐화를 위한 수단 상에 위치된 제 2 캡슐화를 위한 수단; 및
    상기 제 2 캡슐화를 위한 수단 상에 위치된 전자기 간섭 (EMI) 차폐를 위한 수단을 더 포함하는, 장치.
  27. 제 26 항에 있어서,
    상기 기판의 제 2 표면에 커플링된 제 2 집적 디바이스; 및
    상기 기판의 제 2 표면에 커플링되고 상기 제 2 집적 디바이스를 캡슐화하는 제 3 캡슐화를 위한 수단을 더 포함하는, 장치.
  28. 제 15 항에 있어서,
    상기 장치는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대정보 단말기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 사물 인터넷 (IoT) 디바이스, 및 자동차 내 디바이스로 구성된 그룹으로부터 선택된 디바이스를 포함하는, 장치.
  29. 패키지를 제조하는 방법으로서,
    제 1 표면을 포함하는 기판을 제공하는 단계;
    상기 기판의 제 1 표면에 집적 디바이스를 커플링하는 단계;
    상기 기판의 제 1 표면 및 상기 집적 디바이스 상에 제 1 캡슐화 층을 형성하는 단계를 포함하고,
    상기 제 1 캡슐화 층은 상기 집적 디바이스의 측면에 대해 언더컷을 포함하고,
    상기 제 1 캡슐화 층을 형성하는 단계는 상기 집적 디바이스와 상기 기판의 제 1 표면 사이에 위치된 보이드를 형성하고, 상기 보이드는 상기 제 1 캡슐화 층의 언더컷에 측방향으로 둘러싸이는, 패키지를 제조하는 방법.
  30. 제 29 항에 있어서,
    상기 집적 디바이스의 측면에 대한 상기 제 1 캡슐화 층의 언더컷은 -20 - 50 마이크로미터 (㎛) 의 범위에 있는, 패키지를 제조하는 방법.
  31. 제 29 항에 있어서,
    상기 패키지는 상기 제 1 캡슐화 층과 상기 집적 디바이스 사이에 실링 필름이 없는, 패키지를 제조하는 방법.
  32. 제 29 항에 있어서,
    상기 제 1 캡슐화 층 상에 제 2 캡슐화 층을 형성하는 단계를 더 포함하는, 패키지를 제조하는 방법.
  33. 제 32 항에 있어서,
    상기 제 2 캡슐화 층은 상기 제 1 캡슐화 층과는 상이한 특성을 갖는, 패키지를 제조하는 방법.
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