KR20230018323A - 발진 회로 - Google Patents

Abstract

동작시에 큰 전류가 흐르는 회로를 구비하고 있더라도, 통상 동작시의 소비 전류를 작게 할 수 있는 발진 회로를 제공한다.
콘덴서(18)의 일방의 단자에 접속되는 제1 정전류 회로(11); 콘덴서(18)의 다른 일방의 단자와 제2 전원 단자 사이에 접속되는 제1 스위치 회로(16); 제2 정전류 회로(10); 제2 정전류 회로(10)에 게이트와 드레인이 접속되고, 소스가 콘덴서(18)의 다른 일방의 단자에 접속되는 제1 MOS 트랜지스터(13); 게이트가 제1 MOS 트랜지스터(13)의 게이트와 접속되고, 드레인이 콘덴서(18)의 일방의 단자에 접속되는 제2 MOS 트랜지스터(14); 제2 MOS 트랜지스터(14)의 소스와 제2 전원 단자 사이에 접속되는 제2 스위치 회로(17); 및 콘덴서(18)의 일방의 단자의 전압에 기초한 신호를 출력하는 출력 단자;를 구비하고, 제1 스위치 회로(16)와 제2 스위치 회로(17)는 출력 단자의 신호(CLK)와, 그 신호의 반전 신호(CLKB)에 의해 온 오프가 제어되는 것을 특징으로 한다.

Description

발진 회로{OSCILLATION CIRCUIT}

본 발명은 발진 회로에 관한 것이다.

발진 회로는 전원 전압이나 온도 등의 변동에 영향을 받지 않고 일정한 주파수를 출력하는 것이 요구되고 있다.

도 4는 종래의 발진 회로를 나타내는 회로도이다.

도 4의 발진 회로(400)는 콘덴서(C1)와, 인버터(41, 42, 44), 밴드 갭 정전압 회로(43)(이후, BGR 회로라 함), 정전류원 회로(45), 정전류용 바이어스 발생 회로(46), PMOS 트랜지스터(M1), 및 NMOS 트랜지스터(M2)를 구비하고 있다.

BGR 회로(43)는 전원 전압 및 온도의 변동의 영향을 받지 않는 전압(VBGR)를 공급한다. 정전류용 바이어스 발생 회로(46)에 바이어스 제어되는 정전류원 회로(45)는, 전원 전압 및 온도의 변동의 영향을 받지 않는 정전류를 발생한다. 도 4의 발진 회로는 전압(VBGR)과 정전류가 콘덴서(C1)의 전압을 제어하므로, 전원 전압이나 온도 등의 변동에 영향을 받지 않고 일정한 주파수를 인버터(42)로부터 출력할 수 있다(예컨대, 특허 문헌 1 참조)

(특허 문헌 1) 일본 특허 공개 2005－217762호 공보

그러나, 상술한 발진 회로는 BGR 회로(43)와 정전류용 바이어스 발생 회로(46)를 구비하고 있기 때문에, 그러한 회로의 회로 규모가 크고, 소비 전류가 크다는 과제가 있었다.

본 발명은 상기 과제를 감안하여 회로 규모가 작고, 소비 전류가 작더라도, 전원 전압이나 온도 등의 변동에 영향을 받지 않고 일정한 주파수를 출력할 수 있는 발진 회로를 제공하는 것을 목적으로 한다.

본 발명의 일 실시 형태의 발진 회로는, 콘덴서; 제1 전원 단자와 상기 콘덴서의 일방의 단자 사이에 접속되는 제1 정전류 회로; 상기 콘덴서의 다른 일방의 단자와 제2 전원 단자 사이에 접속되는 제1 스위치 회로; 일방의 단자가 상기 제1 전원 단자에 접속되는 제2 정전류 회로; 상기 제2 정전류 회로의 다른 일방의 단자에 게이트와 드레인이 접속되고, 소스가 상기 콘덴서의 다른 일방의 단자에 접속되는 제1 MOS 트랜지스터; 게이트가 상기 제1 MOS 트랜지스터의 게이트와 접속되고, 드레인이 상기 콘덴서의 일방의 단자에 접속되는 제2 MOS 트랜지스터; 상기 제2 MOS 트랜지스터의 소스와 상기 제2 전원 단자 사이에 접속되는 제2 스위치 회로; 및 상기 콘덴서의 일방의 단자의 전압에 기초한 신호를 출력하는 출력 단자;를 구비하고, 상기 제1 스위치 회로와 상기 제2 스위치 회로는 상기 출력 단자의 신호와, 그 신호의 반전 신호에 의해 온 오프가 제어되는 것을 특징으로 한다.

본 발명의 발진 회로에 의하면, 콘덴서의 전압을 일정 전압으로 상승 하강시키는 NMOS 트랜지스터및 스위치 회로, 콘덴서를 일정 전류로 충방전하는 정전류 회로를 구비하였으므로, 회로 규모 및 소비 전류가 작고, 또한 전원 전압이나 온도 등의 변동에 영향을 받지 않고 일정한 주파수를 출력할 수 있는 발진 회로를 제공할 수 있게 된다.

도 1은 본 실시 형태의 발진 회로를 나타내는 블록도이다.
도 2는 본 실시 형태의 발진 회로의 일 예를 나타내는 회로도이다.
도 3은 본 실시 형태의 발진 회로의 동작을 나타내는 타이밍 차트이다.
도 4는 종래의 발진 회로를 나타내는 블록도이다.

이하, 본 발명의 발진 회로에 대해 도면을 참조하여 설명한다.

도 1은 본 실시 형태의 발진 회로(100)를 나타내는 블록도이다.

도 1의 발진 회로(100)는 정전류 회로(10, 11, 12), NMOS 트랜지스터(13, 14, 15), 스위치 회로(16, 17), 콘덴서(18), 및 인버터(30, 31)을 구비하고 있다. 정전류 회로(12), 및 NMOS 트랜지스터(15)는 정전류 인버터를 구성하고 있다.

정전류 회로(10, 11, 12)는 일단이 전원 단자에 접속되어 있다. NMOS 트랜지스터(13)는 드레인과 게이트가 정전류 회로(10)의 타단에 접속되고, 소스가 스위치 회로(16)의 일단에 접속되어 있다. 스위치 회로(16)는 타단이 접지 단자에 접속되고, 제어 단자가 인버터(31)의 출력 단자에 접속되어 있다. NMOS 트랜지스터(14)는 드레인이 정전류 회로(11)의 타단에 접속되고, 게이트가 NMOS 트랜지스터(13)의 게이트에 접속되고, 소스가 스위치 회로(17)의 일단에 접속되어 있다. 스위치 회로(17)는 타단이 접지 단자에 접속되고, 제어 단자가 인버터(30)의 출력 단자에 접속되어 있다. 콘덴서(18)는 일단이 NMOS 트랜지스터(13)의 소스에 접속되고, 타단이 NMOS 트랜지스터(14)의 드레인에 접속되어 있다. NMOS 트랜지스터(15)는 드레인이 정전류 회로(12)의 타단에 접속되고, 게이트가 NMOS 트랜지스터(14)의 드레인에 접속되며, 소스가 접지 단자에 접속되어 있다. 인버터(30)는 입력 단자가 NMOS 트랜지스터(15)의 드레인에 접속되어 있다. 인버터(31)는 입력 단자가 인버터(30)의 출력 단자에 접속되고, 출력 단자가 발진 회로(100)의 출력 단자에 접속되어 있다.

도 1의 발진 회로(100)는 신호(CLK, CLKB)로 스위치 회로(16, 17)의 온 오프를 제어하고, 정전류 회로(10, 11)의 정전류(I₁₀, I₁₁)로 콘덴서(18)를 충방전함으로써, 신호(CLK)를 출력한다.

여기서, 도 1의 발진 회로(100)는 이하와 같은 조건으로 설계된다.

신호(CLK)의 듀티비를 50%로 하면, 정전류(I10)와 정전류(I₁₁)는 동일할 것. 단, 신호(CLK)의 원하는 듀티비에 의해 이러한 정전류는 적절히 설정될 수도 있다. 또한, 스위치 회로(17)가 온 되었을 때의 노드(N1)의 전압(V1), 즉 ΔVgs=Vgs₁₄－Vgs₁₃가 정의 값일 것.

상술한 바와 같이 구성된 발진 회로(100)는 이하와 같이 동작한다.

도 3은 발진 회로(100)의 동작을 나타내는 타이밍 차트이다.

먼저, 초기 상태로부터 시각(t1)의 구간에 대해 설명한다.

초기 상태로서, 콘덴서(18)는 충전되어 있지 않다. 전원이 인가되면, 신호(CLK)는 H 레벨, 신호(CLKB)는 L 레벨이 되므로, 스위치 회로(16)는 온, 스위치 회로(17)는 오프된다. 따라서, 노드(N1)의 전압(V1)은 접지 단자의 전압, 즉, L 레벨이 된다.

콘덴서(18)는 노드(N2)로부터 노드(N1)로 흐르는 정전류(I11)로 충전된다. 그리고, 콘덴서(18)의 전압인 노드(N2)의 전압(V2)은 서서히 상승한다. 시각(t1)에 있어서, 전압(V2)이 NMOS 트랜지스터(15)의 문턱값(Vth₁₅)이 되면, NMOS 트랜지스터(15)는 온 된다. 따라서, 신호(CLK)는 L 레벨, 신호(CLKB)는 H 레벨이 된다.

이어서, 시각 t1으로부터 t2의 구간에 대해 설명한다.

시각(t1)에 있어서, 신호(CLK)가 L 레벨이 되고, 신호(CLKB)가 H 레벨이 되면, 스위치 회로(16)는 오프되고, 스위치 회로(17)는 온 된다. NMOS 트랜지스터(13)는 정전류(I₁₀)가 흐름으로써 게이트·소스간에 전압(Vgs₁₃)이 발생한다. NMOS 트랜지스터(14)는 정전류(I₁₁)와 콘덴서(18)를 통해 정전류(I₁₀₎가 흐름으로써 게이트·소스간에 전압(Vgs₁₄)이 발생한다. 따라서, 노드(N1)의 전압(V1)은 ΔVgs=Vgs₁₄－Vgs₁₃가 된다. 여기서, NMOS 트랜지스터(13)과 NMOS 트랜지스터(14)는 이 때의 전압(ΔVgs)이 정의 값이 되도록 설계될 수 있다.

노드(N2)의 전압(V2)은 전압(V1)이 전압(ΔVgs)이 되므로, 콘덴서(18)에 의해 전압(ΔVgs)만큼 상승하여 Vth₁₅＋ΔVgs가 된다. 그리고, 스위치 회로(17)가 온 됨으로써, 콘덴서(18)에 충전된 전압은 NMOS 트랜지스터(14)를 통해 접지 단자로 방전된다. 이 때의 방전 전류는 정전류 회로(10)의 정전류(I10)에 해당하는 전류이다.

즉, 시각(t1)에서 전압 Vth₁₅＋ΔVgs였던 콘덴서(18)의 전압인 전압(V2)은 정전류(I10)에서 방전되어 서서히 하강한다. 그리고, 시각(t2)에 있어서, 전압(V2)이 NMOS 트랜지스터(15)의 문턱값(Vth₁₅)을 밑돌면, NMOS 트랜지스터(15)는 오프된다. 따라서, 신호(CLK)는 H 레벨이 되고, 신호(CLKB)는 L 레벨이 된다.

이어서, 시각 t2로부터 t3의 구간에 대해 설명한다.

시각(t2)에 있어서, 신호(CLK)가 H 레벨이 되고, 신호(CLKB)가 L 레벨이 되면, 스위치 회로(16)은 온 되고, 스위치 회로(17)는 오프된다. 스위치 회로(16)가 온 되면, 노드(N1)의 전압(V1)은 ΔVgs로부터 접지 단자의 전압이 된다. 노드(N2)의 전압(V2)은 콘덴서(18)에 의해 전압(ΔVgs) 만큼 하강하여 Vth₁₅－ΔVgs가 된다.

그리고, 시각 t4 이후 동일한 동작을 반복함으로써, 발진 회로(100)는 출력 단자로 듀티비 50%의 신호(CLK)를 출력한다.

도 2는, 본 실시 형태의 발진 회로(100)의 일 예를 나타내는 회로도이다.

정전류 회로(10, 11, 12)는 바이어스 회로(20)와 PMOS 트랜지스터(10, 11, 12)로 구성되어 있다. 그리고, PMOS 트랜지스터(10, 11)는 동일한 전류를 흘리는 것으로 하고, 동일한 사이즈로 설계되어 있다. 스위치 회로(16, 17)는 NMOS 트랜지스터(16, 17)로 구성되어 있다.

바이어스 회로(20)는 NMOS 트랜지스터(21, 22), 저항(23), PMOS 트랜지스터(24, 25)를 구비하고 있다. NMOS 트랜지스터(21)는 소스가 저항(23)을 통해 접지 단자에 접속되어 있다. NMOS 트랜지스터(22)는 소스가 접지 단자에 접속되고, 드레인과 게이트가 NMOS 트랜지스터(21)의 게이트에 접속되어 있다. PMOS 트랜지스터(24)는 소스가 전원 단자에 접속되고, 드레인이 NMOS 트랜지스터(22)의 드레인에 접속되어 있다. PMOS 트랜지스터(25)는 소스가 전원 단자에 접속되고, 드레인과 게이트가 PMOS 트랜지스터(24)의 게이트와 NMOS 트랜지스터(21)의 드레인에 접속되어 있다.

상술한 바와 같이 구성된 바이어스 회로(20)는 PMOS 트랜지스터(25)에 흐르는 전류를 I₂₅로 하면, I₂₅=ΔVgs_＿B/R로 표시된다. ΔVgs＿B는 NMOS 트랜지스터(21, 22)의 Vgs의 차분, R은 저항(23)의 저항값이다.

발진 회로(100)의 신호(CLK)의 주파수(f)는 이하와 같이 표시된다.

f=(I/I₂₅)(ΔVgs_＿B/ΔVgs)/2CR

I는 정전류 회로(10, 11)가 흘리는 전류, C는 콘덴서(18)의 용량값이다. 여기서, 전류 I와 I₂₅를 동일하게, 전압차 ΔVgs_＿B와 ΔVgs를 동일하게 설계하면, 주파수(f)는 콘덴서(18)의 용량값과 저항(23)의 저항값으로 결정된다.

즉, 발진 회로(100)의 신호(CLK)의 주파수(f)는, 각 MOS 트랜지스터의 특성의 불균형에 좌우되지 않고, 또한 전원 전압이나 온도 등의 변동에 영향을 받지 않고 일정한 주파수(f)를 출력하는 것이 가능하다. 그리고, 주파수(f)는 식으로부터 알 수 있는 바와 같이, 온도 특성이 양호한 저항을 이용함으로써, 특성이 좋아지는 것은 자명하다.

이상 설명한 바와 같이, 본 실시 형태의 발진 회로(100)는 콘덴서(18)의 전압을 일정 전압(ΔVgs)으로 상승 하강시키는 NMOS 트랜지스터(13~14) 및 스위치 회로(16~17), 콘덴서(18)를 일정 전류로 충방전하는 정전류 회로(10~11)을 구비하는 구성으로 하였기 때문에, 회로 규모가 작고, 소비 전류가 작더라도, 전원 전압이나 온도 등의 변동에 영향을 받지 않고 일정한 주파수를 출력할 수 있다.

이상, 본 발명의 실시 형태에 대해 설명하였지만, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 벗어나지 않는 범위에서 다양한 변경이 가능하다. 예컨대, 회로 전체를 전원 단자와 접지 단자에 대해 반전된 구성으로 해도 동작이 가능하고, 동일한 효과를 얻을 수 있다. 이 경우, PMOS 트랜지스터와 NMOS 트랜지스터를 교체하는 회로 구성으로 한다.

10, 11, 12 정전류 회로(PMOS 트랜지스터)
13, 14, 15 　NMOS 트랜지스터
16, 17 스위치 회로(NMOS 트랜지스터)
18　 콘덴서
20　 바이어스 회로
21, 22　 NMOS 트랜지스터
23　 저항
24, 25　 PMOS 트랜지스터
30, 31 인버터
100　 발진 회로

Claims (3)

1. 콘덴서;
   제1 전원 단자와 상기 콘덴서의 일방의 단자 사이에 접속되는 제1 정전류 회로;
   상기 콘덴서의 다른 일방의 단자와 제2 전원 단자 사이에 접속되는 제1 스위치 회로;
   일방의 단자가 상기 제1 전원 단자에 접속되는 제2 정전류 회로;
   상기 제2 정전류 회로의 다른 일방의 단자에 게이트와 드레인이 접속되고, 소스가 상기 콘덴서의 다른 일방의 단자에 접속되는 제1 MOS 트랜지스터;
   게이트가 상기 제1 MOS 트랜지스터의 게이트와 접속되고, 드레인이 상기 콘덴서의 일방의 단자에 접속되는 제2 MOS 트랜지스터;
   상기 제2 MOS 트랜지스터의 소스와 상기 제2 전원 단자 사이에 접속되는 제2 스위치 회로; 및
   상기 콘덴서의 일방의 단자의 전압에 기초한 신호를 출력하는 출력 단자;를 구비하고,
   상기 제1 스위치 회로와 상기 제2 스위치 회로는 상기 출력 단자의 신호와, 그 신호의 반전 신호로 온 오프가 제어되는 것을 특징으로 하는 발진 회로.
2. 청구항 1에 있어서,
   상기 제1 정전류 회로 및 상기 제2 정전류 회로는,
   바이어스 회로와, 상기 바이어스 회로가 흘리는 전류에 기초한 전류를 흘리는 제３ MOS 트랜지스터 및 제４ MOS 트랜지스터로 구성되는 것을 특징으로 하는 발진 회로.
3. 청구항 2에 있어서,
   상기 바이어스 회로는,
   게이트와 드레인이 접속되고, 소스가 상기 제2 전원 단자에 접속되는 제5 MOS 트랜지스터;
   게이트가 상기 제5 MOS 트랜지스터의 게이트와 접속되고, 소스가 저항을 통해 상기 제2 전원 단자에 접속되는 제6 MOS 트랜지스터;
   드레인이 상기 제5 MOS 트랜지스터의 드레인에 접속되고, 소스가 상기 제1 전원 단자에 접속되는 제7 MOS 트랜지스터; 및
   게이트와 드레인이 상기 제6 MOS 트랜지스터의 드레인과 상기 제7 MOS 트랜지스터의 게이트와 상기 제３ MOS 트랜지스터 및 제４ MOS 트랜지스터의 게이트에 접속되고, 소스가 상기 제1 전원 단자에 접속되는 제8 MOS 트랜지스터;를 구비하는 것을 특징으로 하는 발진 회로.

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