KR20230007219A - 디스플레이 패널 및 디스플레이 장치 - Google Patents

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양 위
이펑 천
링 스
징취안 왕
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

본 개시의 실시예는 디스플레이 패널 및 디스플레이 장치를 개시한다. 상기 디스플레이 패널은 베이스 기판, 제1 도전층, 제2 절연층, 제2 도전층，제4 절연층 및 제3 도전층을 포함하고, 상기 베이스 기판은 복수의 서브픽셀을 갖고, 복수의 서브픽셀 중 적어도 하나는 픽셀 회로를 포함하고, 상기 픽셀 회로는 스토리지 커패시터를 포함하고； 상기 제1 도전층은 베이스 기판으로부터 떨어진 제1 절연층 측에 위치하며 상기 제1 도전층은 복수의 스캔 라인을 포함하고; 상기 제2 절연층은 베이스 기판으로부터 떨어진 제1 도전층으로부터 떨어진 베이스 기판 측체위치하며； 상기 제2 도전층은 제2 절연층으로부터 떨어진 베이스 기판 측에 위치하며； 상기 제4 절연층은 제2 절연층으로부터 떨어진 제2 도전층 측에 위치하며； 상기 제3 도전층은 제2 절연층으로부터 떨어진 제4 절연층 측에 위치하며 상기 제3 도전층은 서로 간격을 두고 배치되는 복수의 데이터 라인을 포함하고; 상기 스토리지 커패시터는 적층된 3개의 전극판을 가지며, 3개의 전극판 각각은 제1 도전층, 제2 도전층 및 제3 도전층과 함께 동일한 층에 배치된다.

Description

디스플레이 패널 및 디스플레이 장치
본 발명은 디스플레이 기술 분야에 속한 것으로서, 보다 상세하게는 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode, OLED), 양자점 발광 다이오드(Quantum Dot Light Emitting Diodes, QLED) 및 기타 전계발광 다이오드는 자체 발광 및 낮은 에너지 소비의 장점이 있는 핫스팟 중 하나이다.
본 발명의 실시예에 의해 제공되는 디스플레이 패널은,
베이스 기판, 실리콘 반도체층, 제1 절연층, 제1 도전층, 제2 절연층, 산화물 반도체층, 제3 절연층, 제2 도전층, 제4 절연층 및 제3 도전층을 포함하고,
상기 베이스 기판은 복수의 서브픽셀을 갖고, 상기 복수의 서브픽셀 중 적어도 하나는 픽셀 회로를 포함하고, 상기 픽셀 회로는 스토리지 커패시터, 초기화 트랜지스터 및 임계값 보상 트랜지스터를 포함하고;
상기 실리콘 반도체층은 상기 베이스 기판 상에 위치하고, 상기 실리콘 반도체층은 상기 구동 트랜지스터의 실리콘 활성층을 포함하고, 상기 구동 트랜지스터의 실리콘 활성층은 제1 전극 영역, 제2 전극 영역 및 상기 제1 전극 영역 및 상기 제2 전극 영역 사이에 위치하는 제1 채널 영역을 가지며；
상기 제1 절연층은 상기 실리콘 반도체층으로부터 떨어진 상기 베이스 기판 측에 위치하며;
상기 상기 제1 도전층은 상기 베이스 기판으로부터 떨어진 제1 절연층 측에 위치하며, 상기 제1 도전층은 복수의 스캔 라인을 포함하고;
상기 제2 절연층은 상기 베이스 기판으로부터 떨어진 상기 제1 도전층 측에 위치하며；
상기 산화물 반도체층은 상기 베이스 기판으로부터 떨어진 제2 절연층 측에 위치하고, 상기 산화물 반도체층은 상기 초기화 트랜지스터의 산화물 활성층 및 상기 임계값 보상 트랜지스터의 산화물 활성층을 포함하고； 상기 임계값 보상 트랜지스터의 산화물 활성층은 제3 전극 영역, 제4 전극 영역 및 상기 제3 전극 영역과 상기 제4 전극 영역 사이에 위치하는 제2 채널 영역을 가지며； 각각의 서브픽셀에서, 상기 초기화 트랜지스터의 산화물 활성층의 제4 전극 영역과 상기 임계값 보상 트랜지스터의 산화물 활성층의 제4 전극 영역은 모두 상기 구동 트랜지스터의 게이트에 전기적으로연결되고, 상기 임계값 보상 트랜지스터의 산화물 활성층의 제3 전극 영역은 상기 구동 트랜지스터의 실리콘 활성층의 제2 전극 영역에 전기적으로 연결되고；
상기 제3 절연층은 상기 베이스 기판으로부터 떨어진 산화물 반도체층 측에 위치하며;
상기 제2 도전층은 베이스 기판으로부터 떨어진 제3 절연층 측에 위치하며;
상기 제4 절연층은 상기 베이스 기판으로부터 떨어진 제2 도전층 측에 위치하며;
상기 제3 도전층은 상기 베이스 기판으로부터 떨어진 제4 절연층 측에 위치하며, 상기 제3 도전층은 서로 간격을 두고 배치되는 복수의 데이터 라인을 포함하고;
상기 스토리지 커패시터는 적층된 3개의 전극판을 가지며, 상기 3개의 전극판은 각각 상기 제1 도전층, 상기 제2 도전층 및 상기 제3 도전층과 동일한 층에 배열된다.
선택적으로, 본 개시의 실시예에서, 상기 픽셀 회로는 구동 트랜지스터를 더 포함하고, 상기 제1 도전층은 상기 구동 트랜지스터의 게이트를 더 포함하고;
상기 제2 도전층은 간격을 두고 배치되는 복수의 스토리지 도전부를 더 포함하고; 상기 서브픽셀은 상기 스토리지 도전부를 더 포함하고;
상기 제3 도전층은 간격을 두고 배열된 복수의 제1 연결부를 더 포함하고; 상기 서브픽셀은 상기 제1 연결부를 포함하고；
동일한 서브픽셀에서 상기 구동 트랜지스터의 게이트, 상기 스토리지 도전부 및 상기 제1 연결부는 상기 스토리지 커패시터의 3개의 전극판 역할을 한다.
선택적으로, 본 개시의 실시예에서, 동일한 서브픽셀에서 상기 베이스 기판 상의 스토리지 도전부의 정사영과 상기 베이스 기판 상의 상기 구동 트랜지스터의 게이트의 정사영은 제6 중첩 영역을 가지며, 상기 제1 연결부는 상기 구동 트랜지스터의 게이트에 전기적으로 연결되고；
상기 스토리지 도전부는 상기 스토리지 커패시터의 제1 전극 역할을 하고；
상기 제1 연결부는 상기 구동 트랜지스터의 게이트에 전기적으로 연결되고, 상기 스토리지 커패시터의 제2 전극 역할을 한다.
선택적으로, 본 개시의 실시예에서, 상기 스토리지 도전부는 중공 영역을 갖고, 상기 베이스 기판 상의 상기 구동 트랜지스터의 게이트의 정사영은 상기 스토리지 도전부의 중공 영역을 덮고；
상기 제1 연결부의 제1 단자는 제2 비아홀을 통해 상기 초기화 트랜지스터의 산화물 활성층의 제4 전극 영역에 전기적으로 연결되고, 상기 제1 연결부의 제2 단자는 제3 비아홀을 통해 상기 구동 트랜지스터의 게이트에 전기적으로 연결되고；
상기 제2 비아홀은 제3 절연층 및 제4 절연층을 관통하고；
상기 제3 비아홀은 상기 제2 절연층, 상기 제3 절연층 및 상기 제4 절연층을 관통하고, 상기 베이스 기판 상의 상기 제3 비아홀의 정사영은 상기 베이스 기판 상의 상기 중공 영역의 정사영 내에 위치한다.
선택적으로, 본 개시의 실시예에서, 상기 베이스 기판 상의 상기 제1 연결부의 정사영은 상기 베이스 기판 상의 상기 중공 영역의 정사영을 덮는다.
선택적으로, 본 개시의 실시예에서, 상기 제3 도전층은 간격을 두고 배치되는 복수의 전력선을 더 포함하고； 1 열의 서브픽셀 은 상기 전력선을 포함하고, 동일한 열에서 상기 베이스 기판 상의 상기 전력선의 정사영은 상기 베이스 기판 상의 상기 데이터 라인의 정사영과 상기 베이스 기판 상의 상기 제1 연결부의 정사영 사이에 위치하며；
동일한 서브픽셀에서 상기 전력선은 제4 비아홀을 통해 상기 스토리지 도전부에 전기적으로 연결되고, 상기 제4 비아홀은 상기 제4 절연층을 관통한다.
선택적으로, 본 개시의 실시예에서, 상기 디스플레이 패널은 또한 제5 절연층 및 제4 도전층을 포함하고,
제5 절연층은 상기 베이스 기판으로부터 떨어진 상기 제3 도전층 측에 위치하고;
제4 도전층은 상기 베이스 기판으로부터 떨어진 상기 제5 절연층 측에 위치하며, 상기 제4 도전층은 서로 간격을 두고 배치되는 복수의 보조 도전부를 포함하고, 상기 서브픽셀은 상기 보조 도전부를 포함하고,
동일한 서브픽셀에서 상기 보조 도전부는 제5 비아홀을 통해 상기 전력선 에 전기적으로 연결되고, 상기 베이스 기판 상의 상기 보조 도전부의 정사영과 상기 베이스 기판 상의 상기 제1 연결부의 정사영은 중첩되고; 상기 제5 비아홀은 상기 제5 절연층을 관통한다.
선택적으로, 본 개시의 실시예에서, 동일한 서브픽셀에서 상기 베이스 기판 상의 상기 보조 도전부의 정사영은 상기 베이스 기판 상의 스토리지 도전부의 정사영을 덮는다.
선택적으로, 본 개시의 실시예에서, 동일한 서브픽셀에서 상기 베이스 기판 상의 스토리지 도전부의 정사영을 덮는다.
선택적으로, 본 개시의 실시예에서, 동일한 열에서, 상기 제4 비아홀과 상기 제5 비아홀은 열 방향을 따라 대략 동일한 직선 상에 배열된다.
선택적으로, 본 개시의 실시예에서, 상기 복수의 서브픽셀 중 적어도 하나의 서브픽셀에서, 상기 초기화 트랜지스터의 산화물 활성층의 제4 전극 영역과 상기 임계값 보상 트랜지스터의 산화물 활성층의 제4 전극 영역은 공유되고, 상기 초기화 트랜지스터의 산화물 활성층과 상기 임계값 보상 트랜지스터의 산화물 활성층은 상기 서브픽셀의 열 방향을 따라 대략 직선으로 연장된다.
선택적으로, 본 개시의 실시예에서, 서브픽셀의 동일한 행에서, 상기 초기화 트랜지스터의 산화물 활성층은 서브픽셀의 행 방향을 따라 대략 직선으로 배열되고, 상기 임계값 보상 트랜지스터의 산화물 활성층은 상기 서브픽셀의 행 방향을 따라 대략 직선으로 배열된다.
선택적으로, 본 개시의 실시예에서, 서브픽셀의 동일한 행에서, 상기 초기화 트랜지스터의 산화물 활성층의 제2 채널 영역의 중심은 서브픽셀의 행 방향을 따라 대략 직선으로 배열되며, 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 중심은 상기 서브픽셀의 행 방향을 따라 대략 직선으로 배열된다.
선택적으로, 본 개시의 실시예에서, 서브픽셀의 동일한 열에서, 상기 초기화 트랜지스터의 산화물 활성층과 상기 임계값 보상 트랜지스터의 산화물 활성층은 상기 서브픽셀의 열 방향을 따라 대략 직선으로 연장된다.
선택적으로, 본 개시의 실시예에서, 상기 복수의 스캔 라인은 서로 간격을 두고 배치되는 복수의 제1 스캔 라인 및 복수의 제2 스캔 라인을 포함하고； 서브픽셀의 행은 상기 제1 스캔 라인 및 상기 제2 스캔 라인을 포함하고；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 초기화 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제1 중첩 영역을 갖고, 상기 제1 중첩 영역에 위치한 상기 제1 스캔 라인의 부분이 상기 초기화 트랜지스터의 게이트 역할을 하고；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제2 중첩 영역을 갖고, 상기 제2 중첩 영역에 위치한 상기 제2 스캔 라인의 부분은 상기 임계값 보상 트랜지스터의 게이트 역할을 한다.
선택적으로, 본 개시의 실시예에서, 상기 픽셀 회로는 데이터 기입 트랜지스터를 더 포함하고, 상기 실리콘 반도체층은 상기 데이터 기입 트랜지스터의 실리콘 활성층을 더 포함하고；
상기 데이터 라인은 제1 비아홀을 통해 상기 데이터 기입 트랜지스터의 실리콘 활성층의 제1 전극 영역에 전기적으로 연결되고, 상기 제1 비아홀은 상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층 및 상기 제4 절연층을 관통한다.
선택적으로, 본 개시의 실시예에서, 상기 열 방향 상의 동일한 서브픽셀에서 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영과 상기 열 방향 상의 상기 제1 비아홀의 정사영은 중첩된다.
선택적으로, 본 개시의 실시예에서, 상기 복수의 스캔 라인은 서로 간격을 두고 배치되는 복수의 제3 스캔 라인을 포함하고； 서브픽셀의 행은 상기 제3 스캔 라인을 포함하고；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 데이터 기입 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제3 중첩 영역을 가지며, 상기 제3 중첩 영역에 위치한 상기 제3 스캔 라인의 부분은 상기 데이터 기입 트랜지스터의 게이트 역할을 한다.
선택적으로, 본 개시의 실시예에서, 동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영은 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영 사이에 위치한다.
선택적으로, 본 개시의 실시예에서, 동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 임계값 보상 트랜지스터의 산화물 활성층의 제3 전극 영역의 정사영은 중첩된다.
선택적으로, 본 개시의 실시예에서, 상기 제2 도전층은 서로 간격을 두고 배치되는 복수의 제1 보조 스캔 라인을 더 포함하고, 상기 서브픽셀의 행은 상기 제1 보조 스캔 라인을 포함하고；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제1 보조 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 초기화 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제4 중첩 영역을 가지며；
상기 초기화 트랜지스터는 더블 게이트 트랜지스터이고, 상기 제1 중첩 영역에 위치한 상기 제1 스캔 라인의 부분은 상기 초기화 트랜지스터의 제1 게이트이고, 상기 제4 중첩 영역에 위치하는 상기 제1 보조 스캔 라인의 부분은 상기 초기화 트랜지스터의 제2 게이트이다.
선택적으로, 본 개시의 실시예에서, 동일한 행에서, 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영은 상기 베이스 기판 상의 상기 제1 보조 스캔 라인의 정사영을 덮는다.
선택적으로, 본 개시의 실시예에서, 상기 제2 도전층은 서로 간격을 두고 배치되는 복수의 제2 보조 스캔 라인을 더 포함하고, 상기 서브픽셀의 행은 상기 제2 보조 스캔 라인을 포함하고；
동일한 서브픽셀에서 기 베이스 기판 상의 상기 제2 보조 스캔 라인 상의 정사영과 상기 베이스 기판 상의 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제5 중첩 영역을 가지며；
상기 임계값 보상 트랜지스터는 더블 게이트 트랜지스터이고, 상기 제2 중첩 영역에 위치한 상기 제2 스캔 라인의 부분은 상기 임계값 보상 트랜지스터의 제1 게이트이고, 상기 제5 중첩 영역에 위치하는 상기 제2 보조 스캔 라인의 부분은 상기 임계값 보상 트랜지스터의 제2 게이트이다.
선택적으로, 본 개시의 실시예에서, 동일한 행에서, 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영은 기 베이스 기판 상의 상기 제2 보조 스캔 라인 상의 정사영을 덮는다.
선택적으로, 본 개시의 실시예에서, 상기 제3 도전층은 간격을 두고 배치되는 복수의 전사부를 더 포함하고, 상기 서브픽셀은 상기 전사부를 포함하고;
상기 픽셀 회로는 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터를 더 포함하고, 상기 실리콘 반도체층은 상기 제1 발광 제어 트랜지스터의 실리콘 활성층 및 제2 발광 제어 트랜지스터의 실리콘 활성층을 더 포함하고；
동일한 서브픽셀에서 상기 데이터 기입 트랜지스터의 실리콘 활성층의 제2 전극 영역은 상기 제1 발광 제어 트랜지스터의 실리콘 활성층의 제1 전극 영역에 전기적으로 연결되고, 상기 전력선은 제6 비아홀을 통해 상기 제1 발광 제어 트랜지스터의 실리콘 활성층의 제2 전극 영역에 전기적으로 연결되고； 상기 구동 트랜지스터의 실리콘 활성층의 제2 전극 영역은 상기 제2 발광 제어 트랜지스터의 실리콘 활성층의 제1 전극 영역에 전기적으로 연결되고, 상기 제2 발광 제어 트랜지스터의 실리콘 활성층의 제2 전극 영역은 제7 비아홀을 통해 전사부에 전기적으로 연결되고, 상기 제6 비아홀과 상기 제7 비아홀은 상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층 및 상기 제4 절연층을 관통한다.
선택적으로, 본 개시의 실시예에서, 상기 제1 도전층은 서로 간격을 두고 배치되는 복수의 발광 제어 라인을 더 포함하고, 서브픽셀의 행은 상기 발광 제어 라인을 포함하고；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영은 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영으로부터 떨어진 상기 베이스 기판 상의 상기 구동 트랜지스터의 게이트의 정사영 측에 위치하며；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영과 상기 베이스 기판 상의 상기 제1 발광 제어 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제7 중첩 영역을 갖고, 상기 제7 중첩 영역에 위치하는 상기 발광 제어 라인의 부분은 상기 제1 발광 제어 트랜지스터의 게이트 역할을 하고；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영과 상기 베이스 기판 상의 상기 제2 발광 제어 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제8 중첩 영역을 갖고, 상기 제8 중첩 영역에 위치하는 상기 발광 제어 라인의 부분은 상기 제2 발광 제어 트랜지스터의 게이트 역할을 한다.
선택적으로, 본 개시의 실시예에서, 동일한 서브픽셀에서 상기 베이스 기판 상의 상기 보조 도전부의 정사영과 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영의 에지는 중첩 영역을 갖고；
상기 베이스 기판 상의 스토리지 도전부의 정사영과 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영은 중첩되지 않는다.
선택적으로, 본 개시의 실시예에서, 상기 제4 도전층은 서로 간격을 두고 배치되는 복수의 초기화 라인을 더 포함하고, 서브픽셀의 행은 상기 초기화 라인을 포함하고, 동일한 서브픽셀에서 상기 초기화 트랜지스터의 산화물 활성층의 제3 전극 영역은 상기 초기화 라인에 전기적으로 연결되고,
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 초기화 라인의 정사영은 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영으로부터 떨어진 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영 측에 위치한다.
선택적으로, 본 개시의 실시예에서, 상기 픽셀 회로는 리셋 트랜지스터를 더 포함하고, 상기 실리콘 반도체층은 상기 리셋 트랜지스터의 실리콘 활성층을 더 포함하고；
상기 제1 도전층은 서로 간격을 두고 배치되는 복수의 제4 스캔 라인을 더 포함하고, 서브픽셀의 행은 하나의 제4 스캔 라인에 대응하고, 동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제4 스캔 라인의 정사영은 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영으로부터 떨어진 상기 베이스 기판 상의 상기 제7 비아홀의 정사영 및 상기 베이스 기판 상의 상기 제6 비아홀의 정사영 측에 위치하며；
동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제4 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 리셋 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제9 중첩 영역을 갖고, 상기 제9 중첩 영역에 위치하는 상기 제4 스캔 라인의 부분은 상기 리셋 트랜지스터의 게이트 역할을 한다.
한편, 본 발명의 실시예는 전술한 디스플레이 패널을 포함하는 디스플레이 장치도 제공한다.
도 1은 본 개시의 실시예에 의해 제공되는 디스플레이 패널의 개략적인 구조도이다.
도 2a는 본 개시의 실시예에 의해 제공되는 픽셀 구동 회로의 개략적인 구조도이다.
도 2b는 본 개시의 실시예에 의해 제공되는 픽셀 구동 회로의 신호 타이밍도이다.
도 3은 본 개시의 실시예에 의해 제공되는 픽셀 구동 회로의 레이아웃 구조의 개략도이다.
도 4a는 본 개시의 일부 실시예에 의해 제공되는 실리콘 반도체층의 개략도이다.
도 4b는 본 개시의 일부 실시예에 의해 제공되는 제1 도전층의 개략도이다.
도 4c는 본 개시의 일부 실시예에 의해 제공되는 산화물 반도체층의 개략도이다.
도 4d는 본 개시의 일부 실시예에 의해 제공되는 제2 도전층의 개략도이다.
도 4e는 본 개시의 일부 실시예에 의해 제공되는 제3 도전층의 개략도이다.
도 4f는 본 개시의 일부 실시예에 의해 제공되는 제4 도전층의 개략도이다.
도 5a는 본 개시의 일부 실시예에 의해 제공되는 또 다른 제1 도전층의 개략도이다.
도 5b는 본 개시의 일부 실시예에 의해 제공되는 또 다른 산화물 반도체층의 개략도이다.
도 5c는 본 개시의 일부 실시예에 의해 제공되는 또 다른 제2 도전층의 개략도이다.
도 5d는 본 개시의 일부 실시예에 의해 제공되는 또 다른 제3 도전층의 개략도이다.
도 5e는 본 개시의 일부 실시예에 의해 제공되는 또 다른 제4 도전층의 개략도이다.
도 6a는 AA' 방향을 따라 도 3에 도시된 레이아웃 구조의 개략적인 단면도이다.
도 6b는 BB' 방향을 따라 도 3에 도시된 레이아웃 구조의 개략적인 단면도이다.
도 6c는 CC ' 방향을 따라 도 3에 도시된 레이아웃 구조의 개략적인 단면도이다.
도 6d는 도 3에 도시된 픽셀 구동 회로의 레이아웃 구조도의 개략적인 부분 단면 구조도이다.
도 7은 본 개시의 실시예에서 서브픽셀의 2행 2열의 픽셀 구동 회로의 레이아웃 구조의 개략도이다.
도 8은 본 개시의 실시예의 스토리지 커패시터의 개략적인 구조도이다.
본 발명의 실시예의 목적, 기술적 해결책 및 이점을 보다 명확하게 하기 위하여, 첨부된 도면과 함께 본 발명의 실시예의 기술적 해결책을 명확하고 완전하게 설명한다. 분명한 것은, 설명된 실시예는 모든 실시예가 아니라 본 발명의 실시예의 일부이다. 그리고 충돌이 없는 경우, 본 발명의 실시예와 실시예의 특징은 서로 결합될 수 있다. 본 개시의 설명된 실시예에 기초하여, 창조적 노동 없이 당업자에 의해 획득되는 다른 모든 실시예는 본 개시의 보호 범위 내에 있다.
본 발명에서 사용되는 기술 용어 또는 과학 용어는 달리 정의되지 않는 한 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 이해되는 통상적인의미를 갖는다. 본 발명에서 사용된 "제1", "제2" 및 이와 유사한 단어는 순서, 수량 또는 중요도를 나타내지 않으며, 단지 서로 다른 구성 요소를 구별하기 위해 사용된다. "포함" 또는 "포괄" 및 기타 유사한 단어는 단어 앞에 나타나는 요소 또는 항목이 단어 뒤에 나열된 요소 또는 항목 및 이에 상응하는 항목을 포함하지만 다른 요소 또는 항목을 제외하지 않음을 의미한다. "연결" 또는 "결합"과 같은 유사한 단어는 물리적 또는 기계적 연결에 국한되지 않고 직접적이든 간접적이든 전기적 연결을 포함할 수 있다.
도면에서 각 도면의 크기 및 형상은 실제 비율을 반영한 것이 아니며, 그 목적은 본 발명의 내용을 예시하기 위한 것임에 유의해야 한다. 그리고 동일하거나 유사한 참조번호는 동일하거나 유사한 구성요소 또는 동일하거나 유사한 기능을 갖는 구성요소를 나타낸다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에서 제공하는 디스플레이 패널은 베이스 기판(1000) 및 상기 베이스 기판(1000)의 표시 영역에 위치하는 복수의 픽셀부(PX)를 포함할 수 있다. 상기 픽셀부(PX)는 복수의 서브픽셀(spx)를 포함할 수 있다. 예시적으로, 도 1 및 도 2a에 도시된 바와 같이, 복수의 서브픽셀(spx) 중 적어도 하나의 서브픽셀(spx)은 픽셀 구동 회로(0121) 및 발광 소자(0120)를 포함할 수 있다. 이 중 픽셀 구동회로(0121)는 트랜지스터와 커패시터를 가지며, 트랜지스터와 커패시터의 상호작용을 통해 전기적 신호를 생성하고, 생성된 전기적 신호는 발광 소자(0120)의 제1 전극에 입력된다. 또한, 발광 소자(0120)의 제2 전극에 해당 전압을 인가하여 발광 소자(0120)가 발광하도록 구동한다.
도 2a에 도시된 바와 같이, 픽셀 구동 회로(0121)는 구동 제어 회로(0122), 제1 발광 제어 회로(0123), 제2 발광 제어 회로(0124), 데이터 기입 회로(0126), 스토리지 회로(0127), 임계값 보상 회로(0128), 및 리셋 회로(0129)를 포함할 수 있다.
구동 제어 회로(0122)는 제어 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 그리고 구동 제어 회로(0122)는 발광 소자(0120)가 발광하도록 구동하기 위한 구동 전류를 발광 소자(0120)에 제공하도록 구성된다. 예를 들어, 제1 발광 제어 회로(0123)는 구동 제어 회로(0122)의 제1 단자 및 제1 전압 단자(VDD)에 연결된다. 그리고 제1 발광 제어 회로(0123)는 구동 제어 회로(0122)와 제1 전압 단자(VDD) 사이의 연결을 온 또는 오프로 실현하도록 구성된다.
제2 발광 제어 회로(0124)는 구동 제어 회로(0122) 의 제2 단자와 발광 소자(0120)의 제1 전극에 전기적으로 연결된다. 그리고 제2 발광 제어 회로(0124)는 구동 제어 회로(0122)와 발광 소자(0120) 사이의 연결이 온 또는 오프되도록 구성된다.
데이터 기입 회로(0126)는 구동 제어 회로(0122)의 제1 단자에 전기적으로 접속된다. 그리고 제2 발광 제어 회로(0124)는 데이터 라인(VD) 상의 신호를 스토리지 회로(0127)에 기입하도록 구성된다.
기억 회로(0127)는 구동 제어 회로(0122)의 제어 단자 및 제1 전압 단자(VDD)에 전기적으로 접속된다. 그리고 스토리지 회로(0127)는 데이터 신호를 스토리지하도록 구성된다.
임계값 보상 회로(0128)는 구동 제어 회로(0122)의 제어 단자 및 제2 단자에 각각 전기적으로 연결된다. 그리고 임계값 보상 회로(0128)는 구동 제어 회로(0122)에 대한 임계값 보상을 수행하도록 구성된다.
리셋 회로(0129)는 또한 구동 제어 회로(0122)의 제어 단자 및 발광 소자(0120)의 제1 전극에 각각 전기적으로 연결된다. 그리고 리셋 회로(0129)는 발광 소자(0120)의 제1 전극을 리셋하고 구동 제어 회로(0122)의 제어 단자를 리셋하도록 구성된다.
여기서, 발광 소자(0120)는 OLED 및 QLED 중 적어도 하나와 같은 전계발광 다이오드로 구성될 수 있다. 여기서, 발광 소자(0120)는 적층된 제1 전극, 발광 기능층 및 제2 전극을 포함할 수 있다. 예시적으로, 제1 전극은 애노드일 수 있고, 제2 전극은 캐소드일 수 있다. 발광 기능층은 발광층을 포함할 수 있다. 또한, 발광 기능층은 또한 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층과 같은 필름층을 포함할 수 있다. 물론, 실제 응용에서 발광 소자(0120)는 실제 응용 환경의 요구 사항에 따라 설계 및 결정될 수 있으며, 이에 한정되는 것은 아니다.
예시적으로, 도 2a에 도시된 바와 같이, 구동 제어 회로(0122)는 구동 트랜지스터(T1)를 포함하고, 구동 제어 회로(0122)의 제어 단자는 구동 트랜지스터(T1)의 게이트를 포함하고, 구동 제어 회로(0122)의 제1 단자은 구동 트랜지스터(T1)의 제1 전극을 포함한다. 구동 제어 회로(0122)의 제2 단자는 구동 트랜지스터(T1)의 제2 전극을 포함한다.
예시적으로, 도 2a에 도시된 바와 같이, 데이터 기입 회로(0126)는 데이터 기입 트랜지스터(T2)를 포함한다. 스토리지 회로(0127)는 스토리지 커패시터(CST)를 포함한다. 임계값 보상 회로(0128)는 임계값 보상 트랜지스터(T3)를 포함한다. 제1 발광 제어 회로(0123)는 제1 발광 제어 트랜지스터(T4)를 포함한다. 제2 발광 제어 회로(0124)는 제2 발광 제어 트랜지스터(T5)를 포함한다. 리셋 회로(0129)는 초기화 트랜지스터(T6) 및 리셋 트랜지스터(T7)를 포함한다.
구체적으로, 데이터 기입 트랜지스터(T2)의 제1 전극은 구동 트랜지스터(T1)의 제1 전극에 전기적으로 연결되고, 데이터 기입 트랜지스터(T2)의 제2 전극은 데이터 라인(VD)에 전기적으로 연결되어 데이터 신호를 수신하며, 및 데이터 기입 트랜지스터(T2)의 게이트는 신호를 수신하기 위해 제3 스캔 라인(GA3)에 전기적으로 연결되도록 구성된다.
스토리지 커패시터(CST)의 1극은 제 1 전원단자(VDD)에 전기적으로 연결되고, 스토리지 커패시터(CST)의 제2 전극은 구동 트랜지스터(T1)의 게이트에 전기적으로 연결된다.
임계값 보상 트랜지스터(T3)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 전기적으로 연결되고, 임계값 보상 트랜지스터(T3)의 제2 전극은 구동 트랜지스터(T1)의 게이트에 전기적으로 연결되고, 임계값 보상 트랜지스터(T3)의 게이트는 전기적으로 연결된다. 트랜지스터(T3)는 신호를 수신하기 위해 제2 스캔 라인(GA2)에 전기적으로 연결된다.
초기화 트랜지스터(T6)의 제1 전극은 초기화 라인(VINIT)에 전기적으로 연결되어 리셋 신호를 수신하고, 초기화 트랜지스터(T6)의 제2 전극은 구동 트랜지스터(T1)의 게이트에 전기적으로 연결되며, 초기화 트랜지스터(T6) 의 게이트는 제1 스캔 라인(GA1)에 전기적으로 연결되어 신호를 수신하도록 구성된다.
리셋 트랜지스터(T7)의 제1 전극은 초기화 라인(VINIT)에 전기적으로 연결되어 리셋 신호를 수신하도록 구성되고, 리셋 트랜지스터(T7)의 제2 전극은 발광 소자(0120)의 제1 전극에 전기적으로 연결되며, 게이트 리셋 트랜지스터(T7)의 게이트는신호를 수신하기 위해 제4 스캔 라인(GA4)에 전기적으로 연결되도록 구성된다.
제1 발광 제어 트랜지스터(T4)의 제1 전극은 제1 전원 단자(VDD)와 전기적으로 연결되고, 제1 발광 제어 트랜지스터(T4)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극에 전기적으로 연결되며, 제1 발광 제어 트랜지스터(T4)의 게이트는 발광 제어선(EM)에 전기적으로 연결되어 발광 제어 신호를 수신하도록 구성된다.
제2 발광 제어 트랜지스터(T5)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 전기적으로 연결되고, 제2 발광 제어 트랜지스터(T5)의 제2 전극은 발광 소자(0120)의 제1 전극에 전기적으로 연결되며, 제2 발광 제어 트랜지스터(T5)의 게이트는 발광 제어 라인(EM)에 전기적으로 연결되어 발광 제어 신호를 수신하도록 구성된다.
발광 소자(0120)의 제2 전극은 제2 전원 단자(VSS)에 전기적으로 연결된다. 여기서, 전술한 트랜지스터의 제1 전극 및 제2 전극은 실제 응용에 따라 소스 전극 또는 드레인 전극으로 결정될 수 있으며, 이에 한정되는 것은 아니다.
예시적으로, 제1 전원단자(VDD) 및 제2 전원단자(VSS) 중 하나는 고전압 단자이고, 다른 하나는 저전압 단자이다. 예를 들어, 도 2a에 도시된 실시예에서, 제1 전원단자(VDD)는 일정한 제1 전압을 출력하는 전압원이고, 제1 전압은 양의 전압이고, 제2 전원단자(VSS)는 일정한 제2 전압을 출력하는 전압원일 수 있다. 제2 전압은 음의 전압이다. 예를 들어, 일부 예들에서, 제2 전원단자(VSS)는 접지될 수 있다.
도 2a에 도시된 픽셀 구동 회로에 대응하는 신호 타이밍도는 도 2b에 도시되어 있다. 디스플레이 시간의 1 프레임에서 픽셀 구동 회로의 작업 프로세스는 T10 단계, T20 단계 및 T30 단계의 세 단계로 구성된다. 이 중 ga1은 제1스캔 라인(GA1)에서 전송되는 신호, ga2는 제2스캔 라인(GA2)에서 전송되는 신호, ga3은 제3스캔 라인(GA3)에서 전송되는 신호, ga4는 제4 스캔 라인(GA4)에서 전송되는 신호를 각각 나타낸다. em은 발광 제어 라인(EM)에서 전송되는 신호를 나타낸다.
T10 단계에서 신호(ga1)는 초기화 트랜지스터(T6)를 턴-온시켜 초기화 라인(VINIT)에서 전송되는 신호가 구동 트랜지스터(T1)의 게이트로 제공되어 구동 트랜지스터(T1)의 게이트를 리셋할 수 있도록 제어한다. 신호(ga4)는 리셋 트랜지스터(T7)가 턴-온되어 초기화 라인(VINIT)에서 전송되는 신호를 발광 소자(0120)의 제1 전극에 제공하여 발광 소자(0120)의 제1 전극을 리셋하도록 제어한다. 그리고, 이 단계에서 신호(ga3)는 데이터 기입 트랜지스터(T2)가 턴-오프되도록 제어한다. 신호(ga2)는 임계값 보상 트랜지스터(T3)가 턴-오프되도록 제어한다. 신호(em)는 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)가 모두 턴-오프되도록 제어한다.
T20 단계에서 신호(ga3)는 데이터 기입 트랜지스터(T2)가 턴-온되도록 제어하고, 신호(ga2)는 임계값 보상 트랜지스터(T3)를 턴-온하여 데이터 라인(VD)에서 전송되는 데이터 신호가 구동 게이트를 충전할 수 있도록 한다. 트랜지스터(T1)의 게이트 전압은 Vdata+Vth가 된다. 여기서 Vth는 구동 트랜지스터(T1)의 임계값 전압을 나타내고, Vdata는 데이터 신호의 전압을 나타낸다. 그리고 이 단계에서 신호(ga1)는 초기화 트랜지스터(T6)가 턴-오프되도록 제어한다. 신호(ga4)는 리셋 트랜지스터(T7)가 턴-오프되도록 제어한다. 신호(em)는 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)가 모두 턴-오프되도록 제어한다.
T20 단계에서 신호(ga3)는 데이터 기입 트랜지스터(T2)가 턴-온되도록 제어하고, 신호(ga2)는 임계값 보상 트랜지스터(T3)를 턴-온하여 데이터 라인(VD)에서 전송되는 데이터 신호가 구동 게이트를 충전할 수 있도록 한다. 트랜지스터(T1)의 게이트 전압은 Vdata+Vth가 된다. 여기서 Vth는 구동 트랜지스터(T1)의 임계값 전압을 나타내고, Vdata는 데이터 신호의 전압을 나타낸다. 그리고 이 단계에서 신호(ga1)는 초기화 트랜지스터(T6)가 턴-오프되도록 제어한다. 신호(ga4)는 리셋 트랜지스터(T7)가 턴-오프되도록 제어한다. 신호(em)는 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)가 모두 턴-오프되도록 제어한다.
본 발명의 실시예에서, 서브픽셀의 픽셀 구동 회로는 도 2a에 도시된 구조일 수 있을 뿐만 아니라, 그렇지 않은 다른 수의 트랜지스터를 포함하는 구조일 수 있음에 유의해야 한다. 본 개시의 실시예는 이를 제한하지 않는다.
도 3은 본 발명의 일부 실시예에서 제공하는 픽셀 구동 회로의 레이아웃（Layout） 구조를 개략적으로 도시한 도면이다. 도 4a 내지 도 4f는 본 개시의 일부 실시예에 의해 제공되는 픽셀 구동 회로의 다양한 층의 개략도이다. 여기서, 도 3 내지 도 4f에 도시된 예는 서브픽셀(spx)의 픽셀 구동 회로를 예로 든다. 도 3 내지 도 4f에는 제1 스캔 라인(GA1), 제2 스캔 라인(GA2), 제3 스캔 라인(GA3), 제4 스캔 라인(GA4), 초기화선(VINIT), 발광 제어 라인(EM), 데이터 라인(VD), 전력선(VDD)도 도시되어 있다. 여기서, 전력선(VDD)은 제1 전원단자(VDD)에 구동 전압(즉, 제1 전압)을 입력하도록 구성된다. 예시적으로, 복수의 데이터 라인(VD)은 대략 제1 방향(F1)을 따라 배열될 수 있다.
예시적으로, 도 3, 도 4a 및 도 6a 내지 도 7에 도시된 바와 같이, 픽셀 구동 회로(0121)의 실리콘 반도체층(500)이 도시되어 있다. 실리콘 반도체층(500)은 비정질 실리콘 및 저온 폴리실리콘(Low Temperature Poly-Silicon，LTPS) 물질을 패터닝하여 형성할 수 있다. 실리콘 반도체층(500)은 전술한 구동 트랜지스터(T1), 데이터 기입 트랜지스터(T2), 제1 발광 제어 트랜지스터(T4), 제2 발광 제어 트랜지스터(T5) 및 리셋 트랜지스터(T7)의 실리콘 활성층을 제조하는데 사용될 수 있다. 또한, 각각의 실리콘 활성층은 제1 전극 영역, 제2 전극 영역, 및 제1 전극 영역과 제2 전극 영역 사이에 위치하는 제1 채널 영역을 포함할 수 있다. 예를 들어, 도 4a는 구동 트랜지스터(T1)의 제1 채널 영역(T1-A), 데이터 기입 트랜지스터(T2)의 제1 채널 영역(T2-A) 및 제1 발광 제어 트랜지스터(T4)의 제1 채널 영역(T4-A), 제2 발광 제어 트랜지스터(T5)의 제1 채널 영역(T5-A) 및 리셋 트랜지스터(T7)의 제1 채널 영역(T7-A)을 도시하고 있다. 전술한 제1 전극 영역 및 제2 전극 영역은 실리콘 반도체층(500)에 n형 불순물 또는 p형 불순물이 도핑되어 도전 영역을 형성하는 도전 영역일 수 있음에 유의해야 한다. 따라서, 제1 전극 영역 및 제2 전극 영역은 전기적 연결을 위한 실리콘 활성층의 소스 영역 및 드레인 영역으로 사용될 수 있다.
예시적으로, 도 6a 내지 도 6d에 도시된 바와 같이, 전술한 실리콘 반도체층(500) 상에 제1 절연층(710)을 형성하여 전술한 실리콘 반도체층(500)을 보호한다. 도 3, 도 4b, 도 5a 및 도 6a 내지 도 7에 도시된 바와 같이, 픽셀 구동 회로(0121)의 제1 도전층(100)이 도시된다. 제1 도전층(100)은 실리콘 반도체층(500)과 절연되도록 베이스 기판(1000)으로부터 떨어진 제1 절연층(710) 측에 배치된다. 제1 도전층(100)은 서로 간격을 두고 배치되는 복수의 스캔 라인, 구동 트랜지스터의 게이트(CC2a), 서로 간격을 두고 배치되는 복수의 발광 제어 라인(EM), 데이터 기입 트랜지스터(T2)의 게이트(T2-G), 임계값 보상 트랜지스터(T3)의 제1 게이트(T3-G1), 제1 발광 제어 트랜지스터(T4)의 게이트(T4-G), 제2 발광 제어 트랜지스터(T5)의 게이트(T5-G), 초기화 트랜지스터(T6)의 제1 게이트(T6-G1) 및 리셋 트랜지스터(T7)의 게이트(T7-G)를 포함할 수 있다. 예시적으로, 복수의 스캔 라인은, 예를 들어, 서로 간격을 두고 배치되는 복수의 제1 스캔 라인(GA1), 복수의 제2 스캔 라인(GA2), 복수의 제3 스캔 라인(GA3) 및 복수의 제4 스캔 라인(GA4)을 포함할 수 있다. 예시적으로, 하나의 부픽셀 행은 하나의 제1 스캔 라인(GA1), 하나의 제2 스캔 라인(GA2), 하나의 제3 스캔 라인(GA3), 하나의 제4 스캔 라인(GA4) 및 하나의 발광 제어 라인(EM)에 대응한다.
예시적으로, 도 3 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀에서, 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영과 베이스 기판(1000) 상의 데이터 기입 트랜지스터(T2)의 실리콘 활성층의 제1 채널 영역(T2-A)의 정사영은 제3 중첩 영역을 갖는다. 제3 중첩 영역에 위치하는 제3 스캔 라인(GA3)의 부분는 데이터 기입 트랜지스터(T2)의 게이트(T2-G) 역할을 한다. 즉, 데이터 기입 트랜지스터(T2)의 게이트(T2-G) 는 제3 스캔 라인(GA3)이 실리콘 반도체층(500)과 중첩하는 부분일 수 있다.
예시적으로, 도 3 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영과 베이스 기판(1000) 상의 제1 발광 제어 트랜지스터(T4)의 실리콘 활성층의 제1 채널 영역(T4-A)의 정사영은 제7 중첩 영역을 갖는다. 제7 중첩 영역의 발광 제어 라인(EM) 부분은 제1 발광 제어 트랜지스터(T4)의 게이트(T4-G)이다. 즉 제1 발광 제어 트랜지스터(T4)의 게이트(T4-G)는 발광 제어 라인(EM)이 실리콘 반도체층(500)과 중첩하는 제1 부분일 수 있다.
예시적으로, 도 3 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영과 제2 발광 제어 트랜지스터(T5)의 실리콘 활성층의 제1 채널 영역(T5-A)은 제8 중첩 영역을 갖는다. 제8 중첩 영역에서 발광 제어 라인(EM)의 일부는 제2 발광 제어 트랜지스터(T5)의 게이트(T5-G)이며, 즉 제2 발광 제어 트랜지스터(T5)의 게이트(T5-G)는 발광 제어 라인(EM)이 실리콘 반도체층(500)과 중첩되는 제2 부분일 수 있다.
예시적으로, 도 3 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 제4 스캔 라인(GA4) 의 정사영과 베이스 기판(1000) 상의 리셋 트랜지스터(T7)의 실리콘 활성층의 제1 채널 영역(T7-A)의 정사영은 제9 중첩 영역을 가지며, 제9 중첩 영역에 위치하는 제4 스캔 라인(GA4) 부분은 리셋 트랜지스터(T7)의 게이트(T7-G) 역할을 한다.
예시적으로, 도 3 내지 도 7에 도시된 바와 같이, 스토리지 커패시터(CST)의 제2 전극(CC2a)은 구동 트랜지스터(T1)의 게이트(CC2a)로 설정될 수 있다. 또한, 구동 트랜지스터(T1)의 게이트(CC2a)와 스토리지 커패시터(CST)의 제2 전극(CC2a)이 일체화되어 있다고 할 수 있다.
예시적으로, 도 3, 도 4b, 도 5a 및 도 7에 도시된 바와 같이, 제1 스캔 라인(GA1), 제2 스캔 라인(GA2), 제3 스캔 라인(GA3), 발광 제어 라인(EM) 및 제4 스캔 라인(GA4)은 제1 방향(F1)을 따라 연장된다. 또한, 제1 스캔 라인(GA1), 제2 스캔 라인(GA2), 제3 스캔 라인(GA3), 발광 제어 라인(EM) 및 제4 스캔 라인(GA4)은 대략 제2 방향(F2)을 따라 배열된다.
예시적으로, 도 3 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 제2 스캔 라인(GA2)의 정사영은 베이스 기판(1000) 상의 제1 스캔 라인(GA1)의 정사영과 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영 사이에 위치한다. 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영은 베이스 기판(1000) 상의 제2 스캔 라인(GA2)의 정사영과 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영 사이에 위치한다. 베이스 기판(1000) 상의 제4 스캔 라인(GA4)의 정사영은 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영으로부터 떨어진 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영의 측에 위치한다.
예시적으로, 도 3, 도 4b, 도 5a 및 도 7에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영은 베이스 기판(1000) 상의 제2 스캔 라인(GA2)의 정사영으로부터 떨어진 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영 측에 위치한다. 베이스 기판(1000) 상의 제4 스캔 라인(GA3)의 정사영은 베이스 기판(1000) 상의 제2 스캔 라인(GA2)의 정사영으로부터 떨어진 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영 측에 위치한다. 제2 방향(F2)에서 베이스 기판(1000) 상의 구동 트랜지스터(T1)의 게이트(CC2a)의 정사영은 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영과 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영 사이에에 위치한다. 즉, 동일한 서브픽셀에서 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영은 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영으로부터떨어진 베이스 기판(1000) 상의 구동 트랜지스터의 게이트(CC2a)의 정사영 측에 위치한다.
일부 실시예에서, 도 3 및 도 4b에 도시된 바와 같이, 제1 방향(F1)에서 데이터 기입 트랜지스터(T2)의 게이트(T2-G)와 제1 발광 제어 트랜지스터T4의 게이트(T4-G)는 모두 구동 트랜지스터(T1)의 게이트(CC2a)의 제3 측에 위치한다. 제2 발광 제어 트랜지스터(T5)의 게이트(T5-G)와 리셋 트랜지스터(T7)의 게이트(T7-G)는 모두 구동 트랜지스터(T1)의 게이트(CC2a)의 제4 측에 위치한다. 여기서, 구동 트랜지스터(T1)의 게이트(CC2a)의 제3 측과 제4 측은 제1 방향(F1)에서 구동 트랜지스터(T1)의 게이트(CC2a)의 서로 대행하는 양측이다.
예시적으로, 도 6a 내지 도 6d에 도시된 바와 같이, 전술한 제1 도전층(100) 상에 전술한 제1 도전층(100)을 보호하기 위한 제2 절연층(720)을 형성한다. 도 3, 도 4c, 도 5b 및 도 6a-도 7에 도시된 바와 같이, 상기 픽셀 구동 회로(0121)의 산화물 반도체층(600)이 도시되어 있는데, 산화물 반도체층(600)은 베이스 기판(1000)으로부터 떨어진 제2 절연층(720) 측에 위치한다. 여기서, 산화물 반도체층(600)은 산화물 반도체 물질을 패터닝하여 형성할 수 있다. 예시적으로, 산화물 반도체 물질은 예를 들어, 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide，IGZO)일 수 있다.
예시적으로, 도 3, 도 4c, 도 5b, 도 6a 및 도 7에 도시된 바와 같이, 산화물 반도체층(600)은 초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층을 포함할 수 있다. 여기서, 산화물 활성층은 제3 전극 영역, 제4 전극 영역, 및 제3 전극 영역과 제4 전극 영역 사이에 위치하는 제2 채널 영역을 갖는다. 예를 들어, 도 4c에는 초기화 트랜지스터(T6)의 산화물 활성층의 제2 채널 영역(T6-A)과 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제2 채널 영역(T3-A)이 도시되어 있다. 전술한 제3 전극 영역 및 제4 전극 영역은 산화물 반도체층(600)에 n형 불순물 또는 p형 불순물이 도핑되어 도전 영역을 형성하는 도전 영역일 수 있다. 따라서, 제3 전극 영역 및 제4 전극 영역은 전기적 연결을 위한 산화물 활성층의 소스 영역 및 드레인 영역으로 사용될 수 있다.
예시적으로, 도 3, 도 4c, 도 6a 및 도 7에 도시된 바와 같이, 각 서브픽셀에서 초기화 트랜지스터(T6)의 산화물 활성층의 제3 전극 영역(T6-S)은 초기화 라인(VINIT)에 전기적으로 연결되고, 초기화 트랜지스터(T6)의 산화물 활성층의 제4 전극 영역(T6-D)과 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제4 전극 영역(T3-D)은 모두 구동 트랜지스터(M1)의 게이트(CC2a)에 전기적으로 연결된다. 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제3 전극 영역(T3-S)은 구동 트랜지스터(T1)의 실리콘 활성층의 제2 전극 영역(T1-D)에 전기적으로 연결된다. 이와 같이 초기화 라인(VINIT)에 로드된 리셋 신호는 초기화 트랜지스터(T6)의 산화물 활성층을 통해 구동 트랜지스터(M1)의 게이트로 전달되어 구동 트랜지스터(M1)의 게이트를 리셋할 수 있다. 그리고 구동 트랜지스터(M1)의 게이트는 임계값 보상 트랜지스터(T3)의 산화물 활성층을 통해 충전되어 임계값 보상을 구현한다.
금속 산화물 반도체 물질을 활성층으로 사용한 트랜지스터의 누설 전류가 작기 때문에 초기화 트랜지스터(T6) 및 임계값 보상 트랜지스터(T3)의 오프 전류가 작거나 무시할 수 있다. 따라서, 누설 전류가 구동 트랜지스터의 게이트 전압에 미치는 영향을 감소시킬 수 있고, 구동 트랜지스터의 게이트 전압의 안정성을 향상시킬 수 있다.
예시적으로, 도 3, 도 4c, 도 6a 및 도 7에 도시된 바와 같이, 복수의 서브픽셀 중 적어도 하나의 서브픽셀에서, 초기화 트랜지스터(T6)의 산화물 활성층의 제4 전극 영역(T6-D)과 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제4 전극 영역은 공유된다. 초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층은 서브픽셀의 열 방향을 따라 대략 직선으로 연장된다. 예시적으로, 각각의 서브픽셀에서 초기화 트랜지스터(T6)의 산화물 활성층의 제4 전극 영역(T6-D)과 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제4 전극 영역은 공유된다. 초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층은 서브픽셀의 열 방향을 따라 대략 직선으로 연장된다. 즉 서브픽셀의 열 방향을 따라 연장되며, 즉, 열 방향(F2)과 평행하다.
동일한 서브픽셀에서 초기화 트랜지스터(T6)의 산화물 활성층의 제4 전극 영역(T6-D)과 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제4 전극 영역의 공유는 초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층이 일체형 구조이거나, 초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층이 동일한 도전층에 연결되는 것을 의미함에 유의해야 한다.
초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층이 비선형으로 설정되면 초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층이 모서리가 있을 것다. 비선형 초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층을 준비할 때 노광 정확도의 한계로 인해 모서리 부분에 식각 잔여물이 생긴다. 이는 초기화 트랜지스터(T6) 및 임계값 보상 트랜지스터(T3)의 특성이 저하되어 구동 트랜지스터의 게이트 전압 안정성이 저하되어 표시 효과가 저하되는 원인이 된다.
본 개시의 실시예들에서, 초기화 트랜지스터의 산화물 활성층의 제4 전극 영역은 임계값 보상 트랜지스터의 산화물 활성층의 제4 전극 영역과 공유되며, 트랜지스터의 산화물 활성층 및 임계값 보상 트랜지스터의 산화물 활성층은 서브픽셀의 열 방향을 따라 대략 직선으로 연장된다. 이와 같이, 일체화된 초기화 트랜지스터의 산화물 활성층과 임계값 보상 트랜지스터의 산화물 활성층의 형상이 단순하며, 모서리 영역이 없다. 따라서, 노광 정확도의 한계로 인해 초기화 트랜지스터(T6) 및 임계값 보상 트랜지스터(T3)의 특성이 저하되는 문제를 회피할 수 있다.
예시적으로, 도 3, 도 4c, 도 6a 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀 행에서 초기화 트랜지스터(T6)의 산화물 활성층은 서브픽셀의 방향(F1)을 따라 대략 행을 따라 일직선 상에 배치된다. 임계값 보상 트랜지스터(T3)의 산화물 활성층은 서브픽셀의 행 방향(F1)을 따라 대략 직선으로 배열된다. 일부 예에서, 서브픽셀의 동일한 행에서 초기화 트랜지스터(T6)의 산화물 활성층의 제2 채널 영역(T6-A)의 중심은 서브픽셀의 행 방향(F1)을 따라 대략 직선으로 배열된다. 또한 임계값 보상 트랜지스터(T3)는 산화물 활성층의 제2 채널 영역(T3-A)의 중심이 서브픽셀의 행 방향(F1)을 따라 대략 직선으로 배열된다.
예시적으로, 도 3, 도 4c, 도 6a 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀 열에서초기화 트랜지스터(T6)의 산화물 활성층과 임계값 보상 트랜지스터(T3)의 산화물 활성층은 서브픽셀의 열 방향(F2)을 따라 대략 직선으로 연장된다. 일부 예들에서, 서브픽셀의 동일한 열에서, 초기화 트랜지스터(T6)의 산화물 활성층의 제2 채널 영역(T6-A) 의 중심과 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제2 채널 영역(T3-A)의 중심은 서브픽셀의 열 방향(F2)을 따라 대략 직선으로 배열된다.
예시적으로, 도 3, 도 4c 및 도 6a 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 제3 스캔 라인(GA3)의 정사영과 베이스 기판(1000) 상의 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제3 전극 영역(T3-S)의 정사영은 중첩된다.
실제 공정에서는 공정 조건의 제한이나 기타 요인으로 인해 위에서 언급한 산화물 활성층의 연장 방향이 열 방향과 완전히 평행하지 않고 약간의 편차가 있을 수 있음을 유의해야 한다. 상술한 산화물 활성층 연장 방향 및 열 방향이 대략 평행 조건을 만족하는 한, 모두 본 개시의 보호 범위에 속한다. 예를 들어, 상술한 동일성은 허용오차 범위 내에서 평행 처리가 허용될 수 있다.
예시적으로, 도 3, 도 4c, 도 5b, 도 6a 내지 도 7에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 제1 스캔 라인(GA1)의 정사영과 베이스 기판(1000) 상의 초기화 트랜지스터(T6)의 산화물 활성층의 제2 채널 영역(T6-A)의 정사영은 제1 중첩 영역을 갖고, 제1 중첩 영역에 위치하는 제1 스캔 라인(GA1)의 부분은 초기화 트랜지스터(T6)의 게이트 역할을 한다. 또한 동일한 서브픽셀에서 베이스 기판(1000) 상의 제2 스캔 라인(GA2)의 정사영과 베이스 기판(1000) 상의 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제2 채널 영역(T3-A)의 정사영은 제2 중첩 영역을 갖는다. 제2 중첩 영역에 위치하는 제2 스캔 라인(GA2)의 부분은 임계값 보상 트랜지스터(T3)의 게이트역할을 한다.
예시적으로, 도 6a 내지 도 6d에 도시된 바와 같이, 베이스 기판(1000)으로부터 산화물 반도체층(600) 측에 위치하는 제3 절연층(730), 즉, 전술한 산화물 반도체층(600) 상에 제3 절연층(730)이 형성되어 전술한 산화물 반도체 층(600)을 보호하기 위해 사용된다. 도 3, 4d, 5c, 6a 내지 6d에 도시된 바와 같이, 상기 픽셀 구동 회로(0121)의 제2 도전층(200)이 도시되어 있다. 제2 도전층(200)은 베이스 기판(1000)으로부터 떨어진 제3 절연층(730) 측에 배치된다. 제2 도전층(200)은 서로 간격을 두고 배치되는 복수의 제1 보조 스캔 라인(FGA1), 복수의 제2 보조 스캔 라인(FGA2) 및 복수의 스토리지 도전부(CC1a)를 포함할 수 있다.
예시적으로, 도 3, 도 4d, 도 5c, 도 6a 내지 도 6d에 도시된 바와 같이, 하나의 스토리지 도전부(CC1a)는 하나의 서브픽셀에 구비된다. 동일한 서브픽셀에서, 베이스 기판(1000) 상의 스토리지 도전부(CC1a)의 정사영과 베이스 기판(1000) 상의 구동 트랜지스터(T1)의 게이트(CC2a)의 정사영은 제6 중첩 영역을 갖는다. 제6 중첩 영역에 위치하는 스토리지 도전부 (CC1a)과 구동 트랜지스터(T1)의게이트(CC2a)는 스토리지 커패시터(CST)를 형성한다. 또한, 스토리지 도전부(CC1a)는 중공 영역(LB)을 갖는다. 베이스 기판(1000) 상의 구동 트랜지스터(T1)의 게이트(CC2a)의 정사영은 스토리지 도전부(CC1a)의 중공 영역(LB)을 덮는다.
예시적으로, 도 3, 도 4d, 도 5c, 도 6a 내지 도 7에 도시된 바와 같이, 한 행의 서브픽셀은 하나의 제1 보조 스캔 라인(FGA1)에 대응한다. 동일한 서브픽셀에서 베이스 기판(1000) 상의 제1 보조 스캔 라인(FGA1)의 정사영과 베이스 기판(1000) 상의 초기화 트랜지스터(T6)의 산화물 활성층의 제2 채널 영역(T6-A)의 정사영은 제4 중첩 영역을 갖는다. 또한, 초기화 트랜지스터(T6)는 더블 게이트 트랜지스터일 수 있으며, 제1 중첩 영역에 위치하는 제1 스캔 라인(GA1)의 부분은 초기화 트랜지스터(T6)의 제1 게이트(T6-G1) 역할을 한다. 제4중첩 영역에 위치하는 제1 보조 스캔 라인(FGA1)의 부분은 초기화 트랜지스터(T6)의 제2 게이트(T6-G2) 역할을 한다. 초기화 트랜지스터(T6)를 더블 게이트 트랜지스터로 함으로써 초기화 트랜지스터(T6)의 오프 전류를 더욱 감소시킬 수 있다. 따라서, 누설 전류가 구동 트랜지스터의 게이트 전압에 미치는 영향을 더욱 감소시킬 수 있고, 구동 트랜지스터의 게이트 전압의 안정성을 더욱 향상시킬 수 있다.
예시적으로, 도 3, 도 4d, 도 5c, 도 6a 내지 도 7에 도시된 바와 같이, 동일 행에서 베이스 기판(1000) 상의 제1 스캔 라인(GA1)의 정사영은 베이스 기판(1000) 상의 제1 보조 스캔 라인(FGA1)의 정사영을 덮는다. 또한, 동일한 행에서 베이스 기판(1000) 상의 제1 스캔 라인(GA1)의 정사영과 베이스 기판(1000) 상의 제1 보조 스캔 라인(FGA1)의 정사영은 중첩된다. 이는 제1 보조 스캔 라인(FGA1)이 다른 신호선에 과도한 간섭을 일으키는 것을 방지할 수 있다.
예시적으로, 동일한 초기화 트랜지스터(T6)에 대응하는 제1 스캔 라인(GA1)과 제1 보조 스캔 라인(FGA1)에 인가되는 신호는 동일할 수 있다. 또한, 동일한 초기화 트랜지스터(T6)에 대응하는 제1 스캔 라인(GA1)과 제1 보조 스캔 라인(FGA1)은 비표시 영역에서 전기적으로 연결되어 동일한 신호를 전송할 수 있다.
예시적으로, 도 3, 도 4d, 도 5c, 도 6a 내지 도 7에 도시된 바와 같이, 한 행의 서브픽셀는 하나의 제2 보조 스캔 라인(FGA2)에 대응한다. 동일한 서브픽셀에서 베이스 기판(1000) 상의 제2 보조 스캔 라인(FGA2)의 정사영과 베이스 기판(1000) 상의 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제2 채널 영역(T3-A)의 정사영은 제5 중첩 영역을 갖는다. 또한, 임계값 보상 트랜지스터(T3)는 더블 게이트 트랜지스터일 수 있다. 제2 중첩 영역에 위치하는 제2 스캔 라인(GA2)의 부분은 임계값 보상 트랜지스터(T3)의 제1 게이트(T3-G1)이고, 제5 중첩 영역에 위치하는 제2 보조 스캔 라인(FGA2)의 부분은 임계값 보상 트랜지스터(T3)의 제2 게이트(T3-G2)이다. 임계값 보상 트랜지스터(T3)를 더블 게이트 트랜지스터로 함으로써, 임계값 보상 트랜지스터(T3)의 오프 전류를 더욱 감소시킬 수 있다. 따라서, 누설 전류가 구동 트랜지스터의 게이트 전압에 미치는 영향을 더욱 감소시킬 수 있고, 구동 트랜지스터의 게이트 전압의 안정성을 더욱 향상시킬 수 있다.
예시적으로, 도 3, 도 4d, 도 5c, 도 6a 내지 도 7에 도시된 바와 같이, 동일한 행에서 베이스 기판(1000) 상의 제2 스캔선(GA2)의 정사영은 베이스 기판(1000) 상의 제2 보조 스캔선(FGA2)의 정사영을 덮는다. 또한, 동일한 행에서 베이스 기판(1000) 상의 제2 스캔 라인(GA2)의 정사영과 베이스 기판(1000) 상의 제2 보조 스캔 라인(FGA2)의 정사영은 중첩된다. 이는 제2 보조 스캔 라인(FGA2)이 다른 신호선에 과도한 간섭을 일으키는 것을 방지할 수 있다.
예시적으로, 동일한 임계값 보상 트랜지스터(T3)에 대응하는 제2 스캔 라인(GA2) 및 제2 보조 스캔 라인(FGA2)에 인가되는 신호는 동일할 수 있다. 또한, 동일한 임계값 보상 트랜지스터(T6)에 대응하는 제2 스캔 라인(GA2)과 제2 보조 스캔 라인(FGA2)은 비표시 영역에서 전기적으로 연결되어 동일한 신호를 전송할 수 있다.
예시적으로, 도 6a 내지 도 6d에 도시된 바와 같이, 베이스 기판(1000)으로부터 떨어진 제2 도전층(200) 측에 제4 절연층(740)을 더 포함한다. 즉, 제2 도전층(200) 상에 제4 절연층(740)을 형성하여 전술한 제2 도전층(200)을 보호하기 위해 사용된다. 도 3, 도 4e, 도 5d 및 도 6a 내지 도 6d에 도시된 바와 같이, 상기 픽셀 구동 회로(0121)의 제3 도전층(300)이 도시되어 있다. 제3 도전층(300)은 베이스 기판(1000)으로부터 떨어진 제4 절연층(740) 측에 배치된다. 제3 도전층(300)은 서로 간격을 두고 배치되는 복수의 데이터 라인(VD), 복수의 전력선(Vdd), 복수의 제1 연결부(310), 복수의 제2 연결부(320), 복수의 제3 연결부(330) 및 제4 연결부(340)를 포함할 수 있다. 여기서 데이터 라인(VD), 전력선(Vdd), 제1 연결부(310), 제2 연결부(320), 제3 연결부(330) 및 제4 연결부(340)는 서로 간격을 두고 배치된다.
예시적으로, 도 3, 도 4e, 도 5d 및 도 6a 내지 도 6d에 도시된 바와 같이, 데이터 라인(VD) 및 전력선(Vdd)은 행 방향(F1)을 따라 배열되고, 데이터 라인(VD) 및 전력선(Vdd)은 열 방향(F2)을 따라 연장된다. 하나의 서브픽셀에는 하나의 제1 연결부(310), 하나의 제2 연결부(320), 하나의 제3 연결부(330) 및 하나의 제4 연결부(340)가 구비된다. 예시적으로, 하나의 서브픽셀 열은 하나의 전력선(Vdd)에 대응하고, 하나의 서브픽셀 열은 하나의 데이터 라인(VD)에 대응한다.
예시적으로, 도 3, 4e, 5d, 6a 내지 6d에 도시된 바와 같이, 베이스 기판(1000) 상의 제1 연결부(310)의 정사영은 베이스 기판(1000) 상의 중공 영역(LB)의 정사영을 덮는다.
예시적으로, 도 3 및 도 4e에 도시된 바와 같이, 동일한 열에서, 베이스 기판(1000) 상의 전력선(Vdd)의 정사영은 베이스 기판(1000) 상의 데이터 라인(VD)의 정사영과 베이스 기판(1000) 상의 제1 연결부(310)의 정사영 사이에 위치한다.
예시적으로, 도 6a 내지 도 6d에 도시된 바와 같이, 베이스 기판(1000)으로부터 떨어진 제3 도전층(300) 측에 제5 절연층(750)을 더 포함한다. 즉, 제3 도전층(300) 상에 제5 절연층(750)을 형성하여 전술한 제3 도전층(300)을 보호하기 위해 사용된다. 도 3, 도 4f, 도 5e 및 도 6a 내지 도 7에 도시된 바와 같이, 상기 픽셀 구동 회로(0121)의 제4 도전층(400)이 도시되어 있다. 제4 도전층(400)은 베이스 기판(1000)으로부터 떨어진 제5 절연층(750) 측에 배치된다. 제4 도전층(400)은 서로 간격을 두고 배치된 복수의 초기화 라인(VINIT), 서로 간격을 두고 배치된 복수의 보조 도전부(410) 및 복수의 전사부(420)를 포함할 수 있다. 여기서, 초기화 배선(VINIT), 보조 도전부(410) 및 전사부(420)는 서로 간격을 두고 배치된다. 여기서 하나의 서브픽셀에는 하나의 보조 도전부(410) 및 하나의 연결부(420)가 구비된다. 하나의 서브픽셀 행은 하나의 초기화 라인(VINIT)에 대응한다. 예시적으로, 동일한 서브픽셀에서, 베이스 기판(1000) 상의 초기화 라인(VINIT)의 정사영은베이스 기판(1000) 상의 제2 스캔 라인(GA2)의 정사영으로부터 떨어진 베이스 기판(1000) 상의 제1 스캔 라인(GA1)의 정사영 측에 위치한다.
예시적으로, 도 3, 도 4f, 도 5e, 도 6a 내지 도 7에 도시된 바와 같이, 베이스 기판(1000) 상의 보조 도전부(410)의 정사영은 베이스 기판(1000) 상의 제1 연결부(310)의 정사영과 중첩된다. 또한, 동일한 서브-픽셀에서, 베이스 기판(1000) 상의 보조 도전부(410)의 정사영은 베이스 기판(1000) 상의 스토리지 도전부(CC1a)의 정사영을 덮는다. 또한, 동일한 서브픽셀에서 베이스 기판(1000) 상의 보조 도전부(410)의 정사영과 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영의 가장자리의 에지는 중첩되는 영역을 갖는다.
도 6a는 AA' 방향을 따라 도 3에 도시된 레이아웃 구조의 개략적인 단면도이다. 도 6b는 BB' 방향을 따라 도 3에 도시된 레이아웃 구조의 개략적인 단면도이다. 도 6c는 CC' 방향을 따라 도 3에 도시된 레이아웃 구조의 개략적인 단면도이다. 도 6d는 도 3에 도시된 개략적인 레이아웃 구조의 개략적인 부분 단면 구조도이다. 도 7은 본 개시의 일 실시예에서 서브픽셀의 2행 2열의 픽셀 구동 회로의 레이아웃 구조의 개략도이다. 여기서, 도 6d는 픽셀 구동 회로(0121)에서 초기화 트랜지스터(T6) 및 제2 발광 제어 트랜지스터(T5)만을 도시하였다.
도 6a 내지 도 7에 도시된 바와 같이, 실리콘 반도체층(500)과 베이스 기판(1000) 사이에 제1 버퍼층(810)이 구비되고, 실리콘 반도체층(500)과 제1 도전층(100) 사이에 제1 절연층(710)이 구비되고, 제1도전층(100)과 산화물 반도체층(600) 사이에 제2 절연층(720)이 구비되고, 산화물 반도체층(600)과 제2도전층(200) 사이에 제3 절연층(730) 이 구비되고, 제2도전층(200)과 제3 도전층(300) 사이에 제4절연층(740)이 구비되고, 제3 도전층(300)과 제4 도전층(400) 사이에 제5 절연층(750)이 구비된다. 또한, 베이스 기판(1000)으로부터 떨어진 제4 도전층(400) 측에 제1 평탄화층(760)이 구비된다. 베이스 기판(1000)으로부터 떨어진 제1 평탄화층(760) 측에 제1 전극층이 구비된다. 베이스 기판(1000)으로부터 떨어진 제1 전극층 측에 픽셀 정의층(770), 발광 기능층(781) 및 제2 전극층(782)이 순차적으로 배치된다. 제1 전극층은 서로 간격을 두고 배치되는 복수의 제1 전극(783)을 포함할 수 있고, 제1 전극(783)은 제1 평탄화층(760)을 관통하는 비아홀을 통해 전사부(420)에 전기적으로 연결된다. 도 6a 및 도 6b에는 제1 평탄화층(760)을 관통하는 비아홀이 도시되어 있지 않음에 유의해야 한다.
예시적으로, 상술한 절연층은 유기물 또는 무기물(예: SiOx, SiNx 등)일 수 있으며, 이에 한정되는 것은 아니다.
예시적으로, 도 6d에 도시된 바와 같이, 제1 버퍼층(810)은 적층된 제1 서브버퍼층(811), 제2 서브버퍼층(812) 및 제3 서브버퍼층(813)을 포함할 수 있다. 여기서, 제1 서브버퍼층(811)은 베이스 기판(1000)과 제2 서브버퍼층(812) 사이에 위치하고, 제3 서브버퍼층(813)은 제2 서브버퍼층(812)과 실리콘 반도체층(500) 사이에 위치한다. 예시적으로, 제1 서브버퍼층(811), 제2 서브버퍼층(812) 및 제3 서브버퍼층(813) 중 적어도 하나는 무기물로 구성될 수도 있고, 유기물로 구성될 수도 있다. 예를 들어, 제1 서브버퍼층(811)은 폴리이미드(Polyimide，PI)와 같은 유기 물질로 구성되고, 제2 서브버퍼층(812) 및 제3 서브버퍼층(813)은 SiOx, SiNx 등과 같은 무기 물질로 구성될 수 있다.
예시적으로, 도 6d에 도시된 바와 같이, 제2 절연층(720)은 적층된 제2 서브절연층(721) 및 제2 버퍼층(722)을 포함할 수 있다. 제2 서브절연층(721)은 제1 도전층(100)과 제2 버퍼층(722) 사이에 위치하고, 제2 버퍼층(722)은 제2 서브절연층(721)과 산화물 반도체층(600) 사이에 위치한다. 예시적으로, 제2 서브절연층(721)은 무기물로 구성될 수 있다. 제2 버퍼층(722)은 무기물로 구성될 수 있다.
예시적으로, 제5 절연층(750)은 도 6d에 도시된 바와 같이 적층된 패시베이션층(Passivation, PVX)(751) 및 제2 평탄화층(752)을 포함할 수 있으며, 패시베이션층(752)은 제3 도전층(300)과 제2 평탄화층(752) 사이에 위치한다. 제2 평탄화층(752)는 패시베이션층(752)과 제4 도전층(400) 사이에 위치한다. 예시적으로, 패시베이션층(751)의 물질은 무기물일 수 있고, 제2 평탄화층(752)은 유기물일 수 있다.
예시적으로, 서브픽셀(spx)은 제1 연결용 스루홀(511, 512, 513, 514, 515)를 포함할 수 있다. 서브픽셀 spx는 521을 통한 제2 연결을 포함할 수 있다. 서브픽셀(spx)은 제3 연결용 스루홀(531, 532, 533)를 포함할 수 있다. 서브픽셀 spx는 541을 통한 제4 연결을 포함할 수 있다. 서브픽셀(spx)은 제5 연결용 스루홀(551, 552, 553)을 포함할 수 있다. 여기서, 제1 연결용 스루홀(511, 512, 513, 514, 515)는 제1 절연층(710), 제2 절연층(720), 제3 절연층(730) 및 제4 절연층(740)을 관통한다. 제2 연결용 스루홀(521)는 제2 절연층(720), 제3 절연층(730) 및 제4 절연층(740)을 관통한다. 제3 연결용 스루홀(531, 532, 533)는 제3 절연층(730) 및 제4 절연층(740)을 관통한다. 제4 연결용 스루홀(541)는 제4 절연층(740)을 관통한다. 제5 연결용 스루홀(551, 552, 553)은 제5 절연층(750)을 관통한다. 또한, 상술한 연결용 스루홀 각각은 간격을 두고 배열된다. 예시적으로, 제1 연결용 스루홀(511)은 제1 비아홀, 제3 연결용 스루홀(531)은 제2 비아홀, 제2 연결용 스루홀(521)은 제3 비아홀, 제4 연결용 스루홀(541)은 제4 비아홀 역할을 한다. 제5 연결용 스루홀(551)은 제5 관통홀, 제1 연결용 스루홀(515)은 제6 비아홀, 제1 연결용 스루홀(512)은 제7 비아홀 역할을 한다.
동일한 서브픽셀에서 데이터 라인(VD)은 적어도 하나의 제1 연결용 스루홀(511)(즉, 제1 비아홀)를 통해 데이터 기입 트랜지스터(T2)에 대응하는 실리콘 반도체층(500)의 제1 전극 영역에 전기적으로 연결된다.
전력선(Vdd)은 적어도 하나의 제1 연결용 스루홀(515)(즉, 제6 비아홀)을 통해 제1 발광 제어 트랜지스터(T4)에 대응하는 실리콘 반도체층(500)의 제1 전극 영역(T4-S)에 전기적으로 연결된다. 또한, 데이터 기입 트랜지스터(T2)의 실리콘 활성층의 제2 전극 영역(T2-D)은 제1 발광 제어 트랜지스터(T4)의 실리콘 활성층의 제1 전극 영역(T4-S)에 전기적으로 연결된다.
또한, 전력선(Vdd)도 적어도 하나의 제4 연결용 스루홀(541)(즉, 제4 비아홀)을 통해 스토리지 커패시터(CST)의 제1 전극(CC1a)에 전기적으로 연결된다.
제3 연결부(330)는 적어도 하나의 제3 연결용 스루홀(533)를 통해 초기화 트랜지스터(T6)의 제3 전극 영역(T6-S)에 전기적으로 연결된다. 제3 연결부(330)는 적어도 하나의 제5 연결용 스루홀(552)을 통해 초기화 라인(VINIT)에 전기적으로 연결된다. 또한, 제3 연결부(330)는 적어도 하나의 제1 연결용 스루홀(513)를 통해 리셋 트랜지스터(T7)의 제1 전극 영역(T7-S)에 전기적으로 연결된다.
제1 연결부(310) 의 제1 단자는 적어도 하나의 제3 연결용 스루홀(531)(즉, 제2 비아홀)을 통해 초기화 트랜지스터(T6)에 대응하는 산화물 반도체층(600)의 제4 전극 영역(T6-D)에 전기적으로 연결된다. 제1 연결부(310) 의 제2 단자는 적어도 하나의 제2 연결용 스루홀(521)(즉, 제3 비아홀)을 통해 구동 트랜지스터의 게이트(CC2a)와 전기적으로 연결된다. 또한, 베이스 기판(1000) 상의 제3 비아홀(즉, 제2 연결용 스루홀(521))의 정사영은 베이스 기판(1000) 상의 중공 영역(LB)의 정사영에 위치한다. 또한, 구동 트랜지스터(T1)의 실리콘 활성층의 제2 전극 영역(T1-D)은 제2 발광 제어 트랜지스터(T5)의 실리콘 활성층의 제1 전극 영역(T5-S)에 전기적으로 연결된다.
제4 연결부(340)는 적어도 하나의 제1 연결용 스루홀(514)를 통해 구동 트랜지스터(T1)에 대응하는 실리콘 반도체층(500)의 제2 전극 영역(T1-D)에 전기적으로 연결된다. 또한, 제4 연결부(340)는 적어도 하나의 제3 연결용 스루홀(532)를 통해 임계값 보상 트랜지스터(T3)에 대응하는 산화물 반도체층(600)의 임계값 보상 트랜지스터(T3)의 제3 전극 영역(T3-S)에 전기적으로 연결된다.
제2 연결부(320)는 적어도 하나의 제1 연결용 스루홀(512)(즉, 제7 비아홀)을 통해 제2 발광 제어 트랜지스터(T5)에 대응하는 실리콘 반도체층(500)의 제2 전극 영역(T5-D)에 전기적으로 연결된다. 제2 연결부(320)도 적어도 하나의 제5 연결용 스루홀(553)을 통해 전사부(420)와 전기적으로 연결된다.
보조 도전부(410)는 적어도 하나의 제5 연결용 스루홀(551)(즉, 제5 비어홀)을 통해 전력선(Vdd)에 전기적으로 연결된다.
전달부는 적어도 하나의 제6 연결용 스루홀(561)을 통해 발광 소자(0120)의 제1 전극에 전기적으로 연결된다.
예시적으로, 서브픽셀 내의 제1 연결용 스루홀(511, 512, 513, 514, 515)는 각각 하나 또는 둘 이상이 구비될 수 있다. 실제 응용에서 설계는 실제 응용 환경의 요구 사항에 따라 결정될 수 있으며 여기에 제한되지 않는다.
예시적으로, 서브픽셀에 하나의 제2 연결용 스루홀(521)이 제공될 수도 있고, 둘 이상이 구비될 수도 있다. 실제 응용에서 설계는 실제 응용 환경의 요구 사항에 따라 결정될 수 있으며 여기에 제한되지 않는다.
예시적으로, 서브픽셀 내의 제3 연결용 스루홀(531, 532, 533)는 각각 하나 또는 둘 이상이 구비될 수 있다. 실제 응용에서 설계는 실제 응용 환경의 요구 사항에 따라 결정될 수 있으며 여기에 제한되지 않는다.
예시적으로, 서브픽셀의 제4 연결용 스루홀(541)은 각각 1개 또는 2개 이상 구비될 수 있다. 실제 응용에서 설계는 실제 응용 환경의 요구 사항에 따라 결정될 수 있으며 여기에 제한되지 않는다.
예시적으로, 서브픽셀 내의 제5 연결용 스루홀(551, 552, 553)는 각각 하나 또는 둘 이상이 구비될 수 있다. 실제 응용에서 설계는 실제 응용 환경의 요구 사항에 따라 결정될 수 있으며 여기에 제한되지 않는다.
각 서브픽셀(spx)에서 트랜지스터의 위치 배치 관계는 도 3 내지 도 4f에 도시된 예에 제한되지 않으며, 상기 언급된 트랜지스터의 위치는 실제 응용 요구 사항에 따라 구체적으로 설정될 수 있다는 점에 유의해야 한다.
제1 방향(F1)은 서브픽셀의 행 방향일 수 있고, 제2 방향(F2)은 서브픽셀의 열 방향일 수 있다는 점에 유의해야 한다. 또는, 제1 방향(F1)은 서브픽셀들의 열 방향일 수 있고, 제2 방향(F2)은 서브픽셀들의 행 방향일 수 있다. 실제 응용에서는 실제 응용 요구 사항에 따라 설정할 수 있으며 여기에 제한되지 않는다.
예시적으로, 도 3 및 도 6b에 도시된 바와 같이, 동일한 서브픽셀에서, 열 방향(F2) 상의 임계값 보상 트랜지스터(T3)의 산화물 활성층의 제2 채널 영역(T3-A)의 정사영 및 열 방향(F2) 상의 제1 비아홀 (즉, 제1 연결용 스루홀(511))의 정사영은 중첩된다.
예시적으로, 도 3 및 도 6b에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 스토리지 도전부(CC1a)의 정사영은 베이스 기판(1000) 상의 제5 비아홀(즉, 제5 상(551))의 정사영를 덮는다. 또한, 동일한 서브픽셀에서 베이스 기판(1000) 상의 스토리지 도전부(CC1a)의 정사영은 베이스 기판(1000) 상의 제4 비아홀(즉, 제4 연결용 스루홀(541))의 정사영을 덮는다. 또한, 베이스 기판(1000) 상의 스토리지 도전부(CC1a)의 정사영은 베이스 기판(1000) 상의 발광 제어선(EM)의 정사영에 가깝고, 베이스 기판(1000) 상의 스토리지 도전부(CC1a)의 정사영은 발광 제어선(EM)은 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영괴 중첩되지 않는다.
예시적으로, 도 3 및 도 6b에 도시된 바와 같이, 동일한 열에 제4 비아홀(즉, 제4 연결용 스루홀(541))와 제5 비아홀(즉, 제5 연결용 스루홀(551))이 열 방향(F2)을 따라 대략적으로 동일한 직선에 배열된다. 또한, 동일한 열에서, 제6 비아홀(즉, 제1 연결용 스루홀(515)), 제4 비아홀(즉, 제4 연결용 스루홀(541)) 및 제5 비아홀(즉, 제5 연결용 스루홀) 551)은 열 방향(F2)을 따라 대략 동일한 직선 상에 배열된다.
예시적으로, 도 3 및 도 4e에 도시된 바와 같이, 베이스 기판(1000) 상의 제1 연결부(310)의 정사영은 베이스 기판(1000) 상의 전력선(Vdd)의 정사영에 가깝고, 베이스 기판(1000) 상의 제1 연결부(310)는Vdd의 정사영과 전력선(Vdd)의 정사영은 중첩되지 않는다.
예시적으로, 도 3, 도 6a 및 도 6b에 도시된 바와 같이, 동일한 서브픽셀에서 베이스 기판(1000) 상의 제4 스캔 라인(GA4)의 정사영은 베이스 기판(1000) 상의 발광 제어 라인(EM)의 정사영으로부터 떨어진 베이스 기판(1000) 상의 제7 비아홀(즉, 제1 연결용 스루홀(512)의 정사영과 베이스 기판(1000) 상의 제4 스캔 라인(GA4) 베이스 기판(1000) 상의 6개의 비아홀(즉, 제1 연결용 스루홀(515))의 정사영 측에 위치한다.
구체적인 구현예에서, 본 개시의 실시예에서, 상기 스토리지 커패시터는 적층된 3개의 전극판을 가지며, 상기 3개의 전극판은 각각 상기 제1 도전층, 상기 제2 도전층 및 상기 제3 도전층과 동일한 층에 배열된다. 이와 같이, 점유 면적을 증가시키지 않고 스토리지 커패시터(CST)의 면적을 증가시킬 수 있고, 스토리지 커패시터(CST)의 커패시턴스 값을 증가시킬 수 있다.
구체적인 구현예에서, 본 개시의 실시예에서, 동일한 서브픽셀에서 상기 구동 트랜지스터의 게이트, 상기 스토리지 도전부 및 상기 제1 연결부는 상기 스토리지 커패시터의 3개의 전극판 역할을 한다. 또한 제1 연결부는 상기 구동 트랜지스터의 게이트에 전기적으로 연결되고, 상기 스토리지 커패시터의 제2 전극 역할을 한다.
또한, 도 8에 도시된 바와 같이, 보조 도전부(410), 스토리지 도전부(CC1a) 및 전력선(Vdd)은 동일한 서브픽셀에서 전기적으로 연결되어 보조 커패시터(CST)의 제1 전극을 형성함으로써 보조 도전부(410) 및 스토리지 도전부(CC1a)의 전위는 동일하고, 양자는 전력선 Vdd의 전위이다. 또한, 구동 트랜지스터(T1)의 게이트(CC2a)는 제1 연결부(310)에 전기적으로 연결되어 스토리지 커패시터(CST)의 제2 전극을 형성하므로, 구동 트랜지스터(T1)의 게이트(CC2a)와 제1 연결부(310)는 동일한 전위를 갖는다. 둘 다 구동 트랜지스터(T1)의 게이트(CC2a)의 전위이다. 이와 같이, 스토리지 커패시터(CST)는 4개의 적층된 전극판을 포함할 수 있어, 점유 면적을 증가시키지 않고 스토리지 커패시터(CST)의 면적을 증가시킬 수 있고, 스토리지 커패시터(CST)의 커패시턴스 값을 증가시킬 수 있다.
구체적인 구현예에서 보조 도전부(410)와 제1 연결부(310)의 대응 위치에서 제2 평탄화층(752)을 얇게 하거나 제거함으로써 스토리지 커패시터(CST)의 커패시턴스 값을 향상시킬 수 있다.
실제 공정에서는 공정 조건이나 기타 요인의 제한으로 인해 위에서 언급한 직선으로 연장되는 특징이 실제 준비 과정에서 직선으로 완전히 연장될 수 없으며 약간의 편차가 있을 수 있음을 유의해야 한다. 따라서, 상술한 직선으로 연장되는 특징은 실질적으로 직선으로 연장되는 조건만 만족하면 되며, 모두 본 발명의 보호범위에 속한다. 예를 들어, 직선으로 연장되는 상술한 특징은 허용오차 범위 내에서 허용될 수 있다.
또한, 본 발명의 실시예는 동일한 발명의 사상에 기초하여 상술한 본 발명의 실시예에 의해 제공되는 디스플레이 패널을 포함하는 디스플레이 장치를 제공한다. 디스플레이 장치의 구현은 상술한 디스플레이 패널의 실시예를 참조할 수 있으며, 여기서는 반복하지 않는다.
구체적인 구현에서, 본 발명의 실시예에서, 디스플레이 장치는 휴대폰, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 포토 프레임, 네비게이터 등과 같은 표시 기능을 구비하는 제품이나 요소일 수 있다. 상기 디스플레이 장치의 다른 필수 구성 요소는 당업자에 의해 이해되어야 하며 여기에서 반복되지 않을 것이며 본 발명을 제한하는 것으로 사용되어서는 안 된다.
본 발명의 바람직한 실시예가 설명되었지만, 당업자는 일단 기본적인 창의적 개념을 알게되면 이러한 실시예에 추가적인 변경 및 수정을 가할 수 있다. 따라서, 첨부된 특허청구범위는 본 발명의 범위 내에 있는 바람직한 실시예 및 모든 변경 및 수정을 포함하는 것으로 해석되어야 한다.
분명한 것은, 당업자는 본 발명의 실시예의 사상 및 범위를 벗어나지 않고 본 발명의 실시예에 다양한 변경 및 수정을 가할 수 있다. 이와 같이, 본 발명의 실시예에 대한 이러한 변형 및 수정이 본 발명의 특허청구범위 및 그 균등한 기술의 범위에 속하는 경우, 본 발명은 이러한 변형 및 수정도 포함하는 것으로 의도된다.

Claims (30)

  1. 디스플레이 패널로서,
    베이스 기판, 실리콘 반도체층, 제1 절연층, 제1 도전층, 제2 절연층, 산화물 반도체층, 제3 절연층, 제2 도전층, 제4 절연층 및 제3 도전층을 포함하고,
    상기 베이스 기판은 복수의 서브픽셀을 갖고, 상기 복수의 서브픽셀 중 적어도 하나는 픽셀 회로를 포함하고, 상기 픽셀 회로는 스토리지 커패시터, 초기화 트랜지스터 및 임계값 보상 트랜지스터를 포함하고;
    상기 실리콘 반도체층은 상기 베이스 기판 상에 위치하고, 상기 실리콘 반도체층은 상기 구동 트랜지스터의 실리콘 활성층을 포함하고, 상기 구동 트랜지스터의 실리콘 활성층은 제1 전극 영역, 제2 전극 영역 및 상기 제1 전극 영역 및 상기 제2 전극 영역 사이에 위치하는 제1 채널 영역을 가지며；
    상기 제1 절연층은 상기 실리콘 반도체층으로부터 떨어진 상기 베이스 기판 측에 위치하며;
    상기 제1 도전층은 상기 베이스 기판으로부터 떨어진 제1 절연층 측에 위치하며, 상기 제1 도전층은 복수의 스캔 라인을 포함하고;
    상기 제2 절연층은 상기 베이스 기판으로부터 떨어진 상기 제1 도전층 측에 위치하며；
    상기 산화물 반도체층은 상기 베이스 기판으로부터 떨어진 제2 절연층 측에 위치하고, 상기 산화물 반도체층은 상기 초기화 트랜지스터의 산화물 활성층 및 상기 임계값 보상 트랜지스터의 산화물 활성층을 포함하고； 상기 임계값 보상 트랜지스터의 산화물 활성층은 제3 전극 영역, 제4 전극 영역 및 상기 제3 전극 영역과 상기 제4 전극 영역 사이에 위치하는 제2 채널 영역을 가지며； 각각의 서브픽셀에서, 상기 초기화 트랜지스터의 산화물 활성층의 제4 전극 영역과 상기 임계값 보상 트랜지스터의 산화물 활성층의 제4 전극 영역은 모두 상기 구동 트랜지스터의 게이트에 전기적으로연결되고, 상기 임계값 보상 트랜지스터의 산화물 활성층의 제3 전극 영역은 상기 구동 트랜지스터의 실리콘 활성층의 제2 전극 영역에 전기적으로 연결되고；
    상기 제3 절연층은 상기 베이스 기판으로부터 떨어진 산화물 반도체층 측에 위치하며;
    상기 제2 도전층은 베이스 기판으로부터 떨어진 제3 절연층 측에 위치하며;
    상기 제4 절연층은 상기 베이스 기판으로부터 떨어진 제2 도전층 측에 위치하며;
    상기 제3 도전층은 상기 베이스 기판으로부터 떨어진 제4 절연층 측에 위치하며, 상기 제3 도전층은 서로 간격을 두고 배치되는 복수의 데이터 라인을 포함하고;
    상기 스토리지 커패시터는 적층된 3개의 전극판을 가지며, 상기 3개의 전극판은 각각 상기 제1 도전층, 상기 제2 도전층 및 상기 제3 도전층과 동일한 층에 배열되는
    것을 특징으로 하는 디스플레이 패널.
  2. 제2항에 있어서,
    상기 픽셀 회로는 구동 트랜지스터를 더 포함하고, 상기 제1 도전층은 상기 구동 트랜지스터의 게이트를 더 포함하고;
    상기 제2 도전층은 간격을 두고 배치되는 복수의 스토리지 도전부를 더 포함하고; 상기 서브픽셀은 상기 스토리지 도전부를 더 포함하고;
    상기 제3 도전층은 간격을 두고 배열된 복수의 제1 연결부를 더 포함하고; 상기 서브픽셀은 상기 제1 연결부를 포함하고；
    동일한 서브픽셀에서 상기 구동 트랜지스터의 게이트, 상기 스토리지 도전부 및 상기 제1 연결부는 상기 스토리지 커패시터의 3개의 전극판 역할을 하는
    것을 특징으로 하는 디스플레이 패널.
  3. 제1항에 있어서,
    동일한 서브픽셀에서 상기 베이스 기판 상의 스토리지 도전부의 정사영과 상기 베이스 기판 상의 상기 구동 트랜지스터의 게이트의 정사영은 제6 중첩 영역을 가지며, 상기 제1 연결부는 상기 구동 트랜지스터의 게이트에 전기적으로 연결되고；
    상기 스토리지 도전부는 상기 스토리지 커패시터의 제1 전극 역할을 하고；
    상기 제1 연결부는 상기 구동 트랜지스터의 게이트에 전기적으로 연결되고, 상기 스토리지 커패시터의 제2 전극 역할을 하는
    것을 특징으로 하는 디스플레이 패널.
  4. 제3항에 있어서,
    상기 스토리지 도전부는 중공 영역을 갖고, 상기 베이스 기판 상의 상기 구동 트랜지스터의 게이트의 정사영은 상기 스토리지 도전부의 중공 영역을 덮고；
    상기 제1 연결부의 제1 단자는 제2 비아홀을 통해 상기 초기화 트랜지스터의 산화물 활성층의 제4 전극 영역에 전기적으로 연결되고, 상기 제1 연결부의 제2 단자는 제3 비아홀을 통해 상기 구동 트랜지스터의 게이트에 전기적으로 연결되고；
    상기 제2 비아홀은 제3 절연층 및 제4 절연층을 관통하고；
    상기 제3 비아홀은 상기 제2 절연층, 상기 제3 절연층 및 상기 제4 절연층을 관통하고, 상기 베이스 기판 상의 상기 제3 비아홀의 정사영은 상기 베이스 기판 상의 상기 중공 영역의 정사영 내에 위치하는
    것을 특징으로 하는 디스플레이 패널.
  5. 제4항에 있어서,
    상기 베이스 기판 상의 상기 제1 연결부의 정사영은 상기 베이스 기판 상의 상기 중공 영역의 정사영을 덮는
    것을 특징으로 하는 디스플레이 패널.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 제3 도전층은 간격을 두고 배치되는 복수의 전력선을 더 포함하고； 1 열의 서브픽셀 은 상기 전력선을 포함하고, 동일한 열에서 상기 베이스 기판 상의 상기 전력선의 정사영은 상기 베이스 기판 상의 상기 데이터 라인의 정사영과 상기 베이스 기판 상의 상기 제1 연결부의 정사영 사이에 위치하며；
    동일한 서브픽셀에서 상기 전력선은 제4 비아홀을 통해 상기 스토리지 도전부에 전기적으로 연결되고, 상기 제4 비아홀은 상기 제4 절연층을 관통하는
    것을 특징으로 하는 디스플레이 패널.
  7. 제6항에 있어서,
    상기 디스플레이 패널은 또한, 제5 절연층, 제4 도전층을 더 포함하고,
    상기 제5 절연층은 상기 베이스 기판으로부터 떨어진 상기 제3 도전층 측에 위치하고;
    상기 제4 도전층은 상기 베이스 기판으로부터 떨어진 상기 제5 절연층 측에 위치하며, 상기 제4 도전층은 서로 간격을 두고 배치되는 복수의 보조 도전부를 포함하고, 상기 서브픽셀은 상기 보조 도전부를 포함하고,
    동일한 서브픽셀에서 상기 보조 도전부는 제5 비아홀을 통해 상기 전력선 에 전기적으로 연결되고, 상기 베이스 기판 상의 상기 보조 도전부의 정사영과 상기 베이스 기판 상의 상기 제1 연결부의 정사영은 중첩되고; 상기 제5 비아홀은 상기 제5 절연층을 관통하는
    것을 특징으로 하는 디스플레이 패널.
  8. 제7항에 있어서,
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 보조 도전부의 정사영은 상기 베이스 기판 상의 스토리지 도전부의 정사영을 덮는
    것을 특징으로 하는 디스플레이 패널.
  9. 제8항에 있어서,
    동일한 서브픽셀에서 상기 베이스 기판 상의 스토리지 도전부의 정사영을 덮는
    것을 특징으로 하는 디스플레이 패널.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    동일한 열에서, 상기 제4 비아홀과 상기 제5 비아홀은 열 방향을 따라 대략 동일한 직선 상에 배열되는
    것을 특징으로 하는 디스플레이 패널.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 복수의 서브픽셀 중 적어도 하나의 서브픽셀에서, 상기 초기화 트랜지스터의 산화물 활성층의 제4 전극 영역과 상기 임계값 보상 트랜지스터의 산화물 활성층의 제4 전극 영역은 공유되고, 상기 초기화 트랜지스터의 산화물 활성층과 상기 임계값 보상 트랜지스터의 산화물 활성층은 상기 서브픽셀의 열 방향을 따라 대략 직선으로 연장되는
    것을 특징으로 하는 디스플레이 패널.
  12. 제11항에 있어서,
    서브픽셀의 동일한 행에서, 상기 초기화 트랜지스터의 산화물 활성층은 서브픽셀의 행 방향을 따라 대략 직선으로 배열되고, 상기 임계값 보상 트랜지스터의 산화물 활성층은 상기 서브픽셀의 행 방향을 따라 대략 직선으로 배열되는
    것을 특징으로 하는 디스플레이 패널.
  13. 제12항에 있어서,
    서브픽셀의 동일한 행에서, 상기 초기화 트랜지스터의 산화물 활성층의 제2 채널 영역의 중심은 서브픽셀의 행 방향을 따라 대략 직선으로 배열되며, 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 중심은 상기 서브픽셀의 행 방향을 따라 대략 직선으로 배열되는
    것을 특징으로 하는 디스플레이 패널.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    서브픽셀의 동일한 열에서, 상기 초기화 트랜지스터의 산화물 활성층과 상기 임계값 보상 트랜지스터의 산화물 활성층은 상기 서브픽셀의 열 방향을 따라 대략 직선으로 연장되는
    것을 특징으로 하는 디스플레이 패널.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 복수의 스캔 라인은 서로 간격을 두고 배치되는 복수의 제1 스캔 라인 및 복수의 제2 스캔 라인을 포함하고； 서브픽셀의 행은 상기 제1 스캔 라인 및 상기 제2 스캔 라인을 포함하고；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 초기화 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제1 중첩 영역을 갖고, 상기 제1 중첩 영역에 위치한 상기 제1 스캔 라인의 부분이 상기 초기화 트랜지스터의 게이트 역할을 하고；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제2 중첩 영역을 갖고, 상기 제2 중첩 영역에 위치한 상기 제2 스캔 라인의 부분은 상기 임계값 보상 트랜지스터의 게이트 역할을 하는
    것을 특징으로 하는 디스플레이 패널.
  16. 제15항에 있어서,
    상기 픽셀 회로는 데이터 기입 트랜지스터를 더 포함하고, 상기 실리콘 반도체층은 상기 데이터 기입 트랜지스터의 실리콘 활성층을 더 포함하고；
    상기 데이터 라인은 제1 비아홀을 통해 상기 데이터 기입 트랜지스터의 실리콘 활성층의 제1 전극 영역에 전기적으로 연결되고, 상기 제1 비아홀은 상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층 및 상기 제4 절연층을 관통하는
    것을 특징으로 하는 디스플레이 패널.
  17. 제16항에 있어서,
    상기 열 방향 상의 동일한 서브픽셀에서 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영과 상기 열 방향 상의 상기 제1 비아홀의 정사영은 중첩되는
    것을 특징으로 하는 디스플레이 패널.
  18. 제17항에 있어서,
    상기 복수의 스캔 라인은 서로 간격을 두고 배치되는 복수의 제3 스캔 라인을 포함하고； 서브픽셀의 행은 상기 제3 스캔 라인을 포함하고；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 데이터 기입 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제3 중첩 영역을 가지며, 상기 제3 중첩 영역에 위치한 상기 제3 스캔 라인의 부분은 상기 데이터 기입 트랜지스터의 게이트 역할을 하는
    것을 특징으로 하는 디스플레이 패널.
  19. 제18항에 있어서,
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영은 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영 사이에 위치하는
    것을 특징으로 하는 디스플레이 패널.
  20. 제19항에 있어서,
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 임계값 보상 트랜지스터의 산화물 활성층의 제3 전극 영역의 정사영은 중첩되는
    것을 특징으로 하는 디스플레이 패널.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 제2 도전층은 서로 간격을 두고 배치되는 복수의 제1 보조 스캔 라인을 더 포함하고, 상기 서브픽셀의 행은 상기 제1 보조 스캔 라인을 포함하고；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제1 보조 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 초기화 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제4 중첩 영역을 가지며；
    상기 초기화 트랜지스터는 더블 게이트 트랜지스터이고, 상기 제1 중첩 영역에 위치한 상기 제1 스캔 라인의 부분은 상기 초기화 트랜지스터의 제1 게이트이고, 상기 제4 중첩 영역에 위치하는 상기 제1 보조 스캔 라인의 부분은 상기 초기화 트랜지스터의 제2 게이트인
    것을 특징으로 하는 디스플레이 패널.
  22. 제21항에 있어서,
    동일한 행에서, 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영은 상기 베이스 기판 상의 상기 제1 보조 스캔 라인의 정사영을 덮는
    것을 특징으로 하는 디스플레이 패널.
  23. 제16항 내지 제22항 중 어느 한 항에 있어서,
    상기 제2 도전층은 서로 간격을 두고 배치되는 복수의 제2 보조 스캔 라인을 더 포함하고, 상기 서브픽셀의 행은 상기 제2 보조 스캔 라인을 포함하고；
    동일한 서브픽셀에서 기 베이스 기판 상의 상기 제2 보조 스캔 라인 상의 정사영과 상기 베이스 기판 상의 상기 임계값 보상 트랜지스터의 산화물 활성층의 제2 채널 영역의 정사영은 제5 중첩 영역을 가지며；
    상기 임계값 보상 트랜지스터는 더블 게이트 트랜지스터이고, 상기 제2 중첩 영역에 위치한 상기 제2 스캔 라인의 부분은 상기 임계값 보상 트랜지스터의 제1 게이트이고, 상기 제5 중첩 영역에 위치하는 상기 제2 보조 스캔 라인의 부분은 상기 임계값 보상 트랜지스터의 제2 게이트인
    것을 특징으로 하는 디스플레이 패널.
  24. 제23항에 있어서,
    동일한 행에서, 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영은 기 베이스 기판 상의 상기 제2 보조 스캔 라인 상의 정사영을 덮는
    것을 특징으로 하는 디스플레이 패널.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서,
    상기 제3 도전층은 간격을 두고 배치되는 복수의 전사부를 더 포함하고, 상기 서브픽셀은 상기 전사부를 포함하고;
    상기 픽셀 회로는 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터를 더 포함하고, 상기 실리콘 반도체층은 상기 제1 발광 제어 트랜지스터의 실리콘 활성층 및 제2 발광 제어 트랜지스터의 실리콘 활성층을 더 포함하고；
    동일한 서브픽셀에서 상기 데이터 기입 트랜지스터의 실리콘 활성층의 제2 전극 영역은 상기 제1 발광 제어 트랜지스터의 실리콘 활성층의 제1 전극 영역에 전기적으로 연결되고, 상기 전력선은 제6 비아홀을 통해 상기 제1 발광 제어 트랜지스터의 실리콘 활성층의 제2 전극 영역에 전기적으로 연결되고； 상기 구동 트랜지스터의 실리콘 활성층의 제2 전극 영역은 상기 제2 발광 제어 트랜지스터의 실리콘 활성층의 제1 전극 영역에 전기적으로 연결되고, 상기 제2 발광 제어 트랜지스터의 실리콘 활성층의 제2 전극 영역은 제7 비아홀을 통해 전사부에 전기적으로 연결되고, 상기 제6 비아홀과 상기 제7 비아홀은 상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층 및 상기 제4 절연층을 관통하는
    것을 특징으로 하는 디스플레이 패널.
  26. 제25항에 있어서,
    상기 제1 도전층은 서로 간격을 두고 배치되는 복수의 발광 제어 라인을 더 포함하고, 서브픽셀의 행은 상기 발광 제어 라인을 포함하고；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영은 상기 베이스 기판 상의 상기 제3 스캔 라인의 정사영으로부터 떨어진 상기 베이스 기판 상의 상기 구동 트랜지스터의 게이트의 정사영 측에 위치하며；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영과 상기 베이스 기판 상의 상기 제1 발광 제어 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제7 중첩 영역을 갖고, 상기 제7 중첩 영역에 위치하는 상기 발광 제어 라인의 부분은 상기 제1 발광 제어 트랜지스터의 게이트 역할을 하고；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영과 상기 베이스 기판 상의 상기 제2 발광 제어 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제8 중첩 영역을 갖고, 상기 제8 중첩 영역에 위치하는 상기 발광 제어 라인의 부분은 상기 제2 발광 제어 트랜지스터의 게이트 역할을 하는
    것을 특징으로 하는 디스플레이 패널.
  27. 제26항에 있어서,
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 보조 도전부의 정사영과 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영의 에지는 중첩 영역을 갖고；
    상기 베이스 기판 상의 스토리지 도전부의 정사영과 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영은 중첩되지 않는
    것을 특징으로 하는 디스플레이 패널.
  28. 제27항에 있어서,
    상기 제4 도전층은 서로 간격을 두고 배치되는 복수의 초기화 라인을 더 포함하고, 서브픽셀의 행은 상기 초기화 라인을 포함하고, 동일한 서브픽셀에서 상기 초기화 트랜지스터의 산화물 활성층의 제3 전극 영역은 상기 초기화 라인에 전기적으로 연결되고,
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 초기화 라인의 정사영은 상기 베이스 기판 상의 상기 제2 스캔 라인의 정사영으로부터 떨어진 상기 베이스 기판 상의 상기 제1 스캔 라인의 정사영 측에 위치하는
    것을 특징으로 하는 디스플레이 패널.
  29. 제28항에 있어서,
    상기 픽셀 회로는 리셋 트랜지스터를 더 포함하고, 상기 실리콘 반도체층은 상기 리셋 트랜지스터의 실리콘 활성층을 더 포함하고；
    상기 제1 도전층은 서로 간격을 두고 배치되는 복수의 제4 스캔 라인을 더 포함하고, 서브픽셀의 행은 하나의 제4 스캔 라인에 대응하고, 동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제4 스캔 라인의 정사영은 상기 베이스 기판 상의 상기 발광 제어 라인의 정사영으로부터 떨어진 상기 베이스 기판 상의 상기 제7 비아홀의 정사영 및 상기 베이스 기판 상의 상기 제6 비아홀의 정사영 측에 위치하며；
    동일한 서브픽셀에서 상기 베이스 기판 상의 상기 제4 스캔 라인의 정사영과 상기 베이스 기판 상의 상기 리셋 트랜지스터의 실리콘 활성층의 제1 채널 영역의 정사영은 제9 중첩 영역을 갖고, 상기 제9 중첩 영역에 위치하는 상기 제4 스캔 라인의 부분은 상기 리셋 트랜지스터의 게이트 역할을 하는
    것을 특징으로 하는 디스플레이 패널.
  30. 제1항 내지 제29항 중 어느 한 항의 디스플레이 패널을 포함하는 디스플레이 장치.

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