JP2023533091A - ディスプレイパネルおよびディスプレイデバイス - Google Patents

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Abstract

Figure 2023533091000001
本開示の実施形態は、ディスプレイパネルおよびディスプレイデバイスを開示する。前記ディスプレイパネルは、ベース基板と、第１の導電層と、第２の絶縁層と、第３の導電層とを含み、前記ベース基板は、複数のサブピクセルを有し、複数のサブピクセルのうちの少なくとも１つは、ピクセル回路を含み、前記ピクセル回路は、記憶コンデンサを含み、前記第１の導電層は、ベース基板から離れた第１の絶縁層の側に位置し、かつ、前記第１の導電層は、複数の走査線を含み、前記第２の絶縁層は、ベース基板から離れた第１の導電層の側に位置し、第２の導電層は、ベース基板から離れた第２の絶縁層の側に位置し、第４の絶縁層は、ベース基板から離れた第２の導電層の側に位置し、第３の導電層は、ベース基板から離れた第４の絶縁層の側に位置し、かつ、第３の導電層は、互いに間隔を置いて配置された複数のデータラインを含み、ここで、記憶コンデンサは、積み重ねられて配置された３つの電極板を有し、３つの電極板それぞれは、第１の導電層、第２の導電層および第３の導電層と同じ層に設けられる。

Description

本開示は、ディスプレイ技術の分野に関し、特にディスプレイパネルおよびディスプレイデバイスに関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ，ＱＬＥＤ）などのエレクトロルミネッセンスダイオードには、自己発光と低エネルギー消費という利点があるエレクトロルミネッセンスディスプレイパネルの応用研究分野のホットスポットの１つである。
本開示の実施形態によって提供されるディスプレイパネルは、
ベース基板と、シリコン半導体層と、第１の絶縁層と、第１の導電層と、第２の絶縁層と、酸化物半導体層と、第３の絶縁層と、第２の導電層と、第４の絶縁層と、第３の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも１つは、ピクセル回路を含み、前記ピクセル回路は、記憶コンデンサと、初期化トランジスタと、閾値補償トランジスタとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は前記駆動トランジスタのシリコン活性層を含み、前記駆動トランジスタのシリコン活性層は、第１の電極領域と、第２の電極領域と、前記第１の電極領域と前記第２の電極領域との間に位置する第１のチャネル領域とを有し、
前記第１の絶縁層は、前記シリコン半導体層から離れた前記ベース基板の側に配置され、
前記第１の導電層は、前記ベース基板から離れた前記第１の絶縁層の側に配置され、かつ、前記第１の導電層は、複数の走査線を含み、
前記第２の絶縁層は、前記ベース基板から離れた前記第１の導電層の側に配置され、
前記酸化物半導体層は、前記ベース基板から離れた前記第２の絶縁層の側に配置され、前記酸化物半導体層は、前記初期化トランジスタの酸化物活性層と、前記閾値補償トランジスタの酸化物活性層とを含み、前記閾値補償トランジスタの酸化物活性層は、第３の電極領域と、第４の電極領域と、前記第３の電極領域と前記第４の電極領域との間に位置する第２のチャネル領域とを有し、各サブピクセルにおいて、前記初期化トランジスタの酸化物活性層の第４の電極領域および前記閾値補償トランジスタの酸化物活性層の第４の電極領域は、前記駆動トランジスタのゲートに電気的に接続され、前記閾値補償トランジスタの酸化物活性層の第３の電極領域は、前記駆動トランジスタのシリコン活性層の第２の電極領域に電気的に接続され、
前記第３の絶縁層は、前記ベース基板から離れた前記酸化物半導体層の側に配置され、
前記第２の導電層は、前記ベース基板から離れた前記第３の絶縁層の側に配置され、
前記第４の絶縁層は、前記ベース基板から離れた前記第２の導電層の側に配置され、
前記第３の導電層は、前記ベース基板から離れた前記第４の絶縁層の側に配置され、かつ、前記第３の導電層は、互いに間隔を置いて配置された複数のデータラインを含み、
前記記憶コンデンサは、積み重ねられて配置された３つの電極板を有し、前記３つの電極板は、それぞれ、前記第１の導電層、前記第２の導電層および前記第３の導電層と同じ層に配置される。
任意選択で、本開示の実施形態では、前記ピクセル回路は、駆動トランジスタをさらに含み、前記第１の導電層は、駆動トランジスタのゲートをさらに含み、
前記第２の導電層は、間隔を置いて配置された複数の記憶導電部を含み、前記サブピクセルは、前記記憶導電部を含み、
前記第３の導電層は、間隔を置いて配置された複数の第１の接続部をさらに含み、前記サブピクセルは前記第１の接続部を含み、
同じ前記サブピクセル内で、前記駆動トランジスタのゲート、前記記憶導電部および前記第１の接続部は、前記記憶コンデンサの３つの電極板として機能する。
任意選択で、本開示の実施形態では、同じ前記サブピクセル内で、前記ベース基板上の前記記憶導電部の正投影と、前記ベース基板上の前記駆動トランジスタのゲートの正投影とは、第６の重なり合う領域を有し、前記第１の接続部は前記駆動トランジスタのゲートに電気的に接続され、
前記記憶導電部は前記記憶コンデンサの第１の電極として機能し、
前記第１の接続部は前記駆動トランジスタのゲートに電気的に接続され、前記記憶コンデンサの第２の電極として機能する。
任意選択で、本開示の実施形態では、前記記憶導電部は中空領域を有し、前記ベース基板上の前記駆動トランジスタのゲートの正投影は、前記記憶導電部の中空領域を覆い、
前記第１の接続部の第１の端子は、第２のビアホールを介して前記初期化トランジスタの酸化物活性層の第４の電極領域に電気的に接続され、前記第１の接続部の第２の端子は、第３のビアホールを介して、前記駆動トランジスタのゲートに電気的に接続され、
前記第２のビアホールは、前記第３の絶縁層および前記第４の絶縁層を貫通し、
前記第３のビアホールは、前記第２の絶縁層、前記第３の絶縁層および前記第４の絶縁層を貫通し、前記ベース基板上の前記第３のビアホールの正投影は、前記ベース基板上の前記中空領域の正投影に位置する。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第１の接続部の正投影は、前記ベース基板上の前記中空領域の正投影を覆う。
任意選択で、本開示の実施形態では、前記第３の導電層は、間隔を置いて配置された複数の電力線をさらに含み、サブピクセルの列は前記電力線を含み、同じ列において、前記ベース基板上の前記電力線の正投影は、前記ベース基板前記データライン上の正投影と前記ベース基板上の前記第１の接続部の正投影との間に位置し、
同じ前記サブピクセル内で、前記電力線は、第４のビアホールを介して前記記憶導電部に電気的に接続され、前記第４のビアホールは、前記第４の絶縁層を貫通する。
任意選択で、本開示の実施形態では、前記ディスプレイパネルは、さらに、第５の絶縁層と、第４の導電層とを含み、
前記第５の絶縁層は、前記ベース基板から離れた前記第３の導電層の側に配置され、
前記第４の導電層は、前記ベース基板から離れた前記第５の絶縁層の側に配置され、前記第４の導電層は、互いに間隔を置いて配置された複数の補助導電部を含み、前記サブピクセルは前記補助導電部を含み、
同じ前記サブピクセル内で、前記補助導電部は、第５のビアホールを介して前記電力線に電気的に接続され、前記ベース基板上の前記補助導電部の正投影と前記ベース基板上の前記第１の接続部の正投影とは、重なり、前記第５のビアホールは前記第５の絶縁層を貫通する。
任意選択で、本開示の実施形態では、同じ前記サブピクセル内で、前記ベース基板上の前記補助導電部の正投影は、前記ベース基板上の前記記憶導電部の正投影を覆う。
任意選択で、本開示の実施形態では、同じ前記サブピクセル内で、前記ベース基板上の前記記憶導電部の正投影は、前記ベース基板上の第５のビアホールの正投影を覆う。
任意選択で、本開示の実施形態では、同じ列において、前記第４のビアホールおよび前記第５のビアホールは、前記列方向に沿ってほぼ同じ直線上に配列する。
任意選択で、本開示の実施形態では、前記複数のサブピクセルのうちの少なくとも１つのサブピクセルにおいて、前記初期化トランジスタの酸化物活性層の第４の電極領域と、前記閾値補償トランジスタの酸化物活性層の第４の電極領域は共有され、かつ、前記初期化トランジスタの酸化物活性層と前記閾値補償トランジスタの酸化物活性層は、前記サブピクセル列方向に沿ってほぼ同じ直線上に延在する。
任意選択で、本開示の実施形態では、サブピクセルの同じ行において、前記初期化トランジスタの酸化物活性層は、前記サブピクセルの行方向に沿ってほぼ直線に配列され、かつ、前記閾値補償トランジスタの酸化物活性層は、前記サブピクセルの行方向に沿ってほぼ直線上に配列される。
任意選択で、本開示の実施形態では、サブピクセルの同じ行において、前記初期化トランジスタの酸化物活性層の第２のチャネル領域の中は、前記サブピクセルの行方向に沿ってほぼ直線に配置され、かつ、前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の中心は、前記サブピクセルの行方向に沿ってほぼ直線に配置される。
任意選択で、本開示の実施形態では、サブピクセルの同じ列において、前記初期化トランジスタの酸化物活性層および前記閾値補償トランジスタの酸化物活性層は、前記サブピクセルの列方向に沿ってほぼ直線に配置される。
任意選択で、本開示の実施形態では、前記複数の走査線は、互いに間隔を置いて配置された複数の第１の走査線および複数の第２の走査線を含み、ここで、サブピクセルの行は、前記第１の走査線および前記第２の走査線を含み、
同じ前記サブピクセル内で、前記ベース基板上の前記第１の走査線の正投影と、前記ベース基板上の前記初期化トランジスタの酸化物活性層の第２のチャネル領域の正投影とは、第１の重なり合う領域を有し、前記第１の重なり合う領域に位置する前記第１の走査線の部分は、前記初期化トランジスタのゲートとして機能し、
同じ前記サブピクセル内で、前記ベース基板上の前記第２の走査線の正投影と、前記ベース基板上の前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の正とは、第２の重なり合う領域を有し、前記第２の重なり合う領域に位置する前記第２の走査線の部分は、前記閾値補償トランジスタのゲートとして機能する。
任意選択で、本開示の実施形態では、前記ピクセル回路は、データ書き込みトランジスタをさらに含み、前記シリコン半導体層は、前記データ書き込みトランジスタのシリコン活性層をさらに含み、
前記データラインは、第１のビアホールを介して前記データ書き込みトランジスタのシリコン活性層の第１の電極領域に電気的に接続され、前記第１のビアホールは、前記第１の絶縁層、前記第２の絶縁層、前記第３の絶縁層および前記第４の絶縁層を貫通する。
任意選択で、本開示の実施形態では、同じ前記サブピクセル内で、前記列方向における前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の正投影と、前記列方向における前記第１のビアホールの正投影とは重なる。
任意選択で、本開示の実施形態では、前記複数の走査線は、互いに間隔を置いて配置された複数の第３の走査線を含み、ここで、サブピクセルの１つの行は前記第３の走査線を含み、
同じ前記サブピクセル内で、前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記データ書き込みトランジスタのシリコン活性層の第１のチャネル領域の正投影とは、第３の重なり合う領域を有し、前記第３の重なり合う領域に位置する前記第３の走査線の部分は、前記データ書き込みトランジスタのゲートとして機能する。
任意選択で、本開示の実施形態では、同じ前記サブピクセル内で、前記ベース基板上の前記第２の走査線の正投影は、前記ベース基板上の前記第１の走査線の正投影と前記ベース基板上の前記第３の走査線の正投影との間に位置する。
任意選択で、本開示の実施形態では、同じ前記サブピクセル内で、前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記閾値補償トランジスタの酸化物活性層の第３の電極領域の正投影とは重なる。
任意選択で、本開示の実施形態では、前記第２の導電層は、互いに間隔を置いて配置された複数の第１の補助走査線をさらに含み、前記サブピクセルの行は、前記第１の補助走査線を含み、
同じ前記サブピクセル内で、前記ベース基板上の前記第１の補助走査線の正投影と、前記ベース基板上の前記初期化トランジスタの酸化物活性層の第２のチャネル領域の正投影とは、第４の重なり合う領域を有し、
前記初期化トランジスタは、ダブルゲートトランジスタであり、前記第１の重なり合う領域に位置する前記第１の走査線の部分は、前記初期化トランジスタの第１のゲートであり、前記第４の重なり合う領域に位置する前記第１の補助走査線の部分は、前記初期化トランジスタの第２のゲートである。
任意選択で、本開示の実施形態では、同じ行において、前記ベース基板上の前記第１の走査線の正投影は、前記ベース基板上の前記第１の補助走査線の正投影を覆う。
任意選択で、本開示の実施形態では、前記第２の導電層は、互いに間隔を置いて配置された複数の第２の補助走査線をさらに含み、前記サブピクセルの行は前記第２の補助走査線を含み、
同じ前記サブピクセル内で、前記ベース基板上の前記第２の補助走査線の正投影と、前記ベース基板上の前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の正投影とは、第５の重なり合う領域を有し、
前記閾値補償トランジスタは、ダブルゲートトランジスタであり、前記第２の重なり合う領域に位置する前記第２の走査線の部分は、前記閾値補償トランジスタの第１のゲートであり、前記第５の重なり合う領域に位置する前記第２の補助走査線の部分は、前記閾値補償トランジスタの第２のゲートである。
任意選択で、本開示の実施形態では、同じ行において、前記ベース基板上の前記第２の走査線の正投影は、前記ベース基板上の前記第２の補助走査線の正投影を覆う。
任意選択で、本開示の実施形態では、前記第３の導電層は、間隔を置いて配置された複数の転写部をさらに含み、前記サブピクセルは、前記転写部を含み、
前記ピクセル回路は、第１の発光制御トランジスタおよび第２の発光制御トランジスタをさらに含み、前記シリコン半導体層は、前記第１の発光制御トランジスタのシリコン活性層および第２の発光制御トランジスタのシリコン活性層をさらに含み、
同じ前記サブピクセル内で、前記データ書き込みトランジスタのシリコン活性層の第２の電極領域は、前記第１の発光制御トランジスタのシリコン活性層の第１の電極領域に電気的に接続され、前記電力線は、第６のビアホールを介して前記第１の発光制御トランジスタのシリコン活性層の第２の電極領域に電気的に接続され、前記駆動トランジスタのシリコン活性層の第２の電極領域は、前記第２の発光制御トランジスタのシリコン活性層の第１の電極領域に電気的に接続され、前記第２の発光制御トランジスタのシリコン活性層の第２の電極領域は、第７のビアホールを介して転写部に電気的に接続され、前記第６のビアホールと前記第７のビアホールは、それぞれ前記第１の絶縁層、前記第２の絶縁層、前記第３の絶縁層および前記第４の絶縁層を貫通する。
任意選択で、本開示の実施形態では、前記第１の導電層は、互いに間隔を置いて配置された複数の発光制御線をさらに含み、ここで、サブピクセルの行は、前記発光制御線を含み、
同じ前記サブピクセル内で、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記第３の走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に位置し、
同じ前記サブピクセル内で、前記ベース基板上の前記発光制御線の正投影と、前記ベース基板上の前記第１の発光制御トランジスタのシリコン活性層の第１のチャネル領域の正投影とは、第７の重なり合う領域を有し、前記第７の重なり合う領域に位置する前記発光制御線の部分は、前記第１の発光制御トランジスタのゲートとして機能し、
同じ前記サブピクセル内で、前記ベース基板上の前記発光制御線の正投影と、前記ベース基板上の前記第２の発光制御トランジスタのシリコン活性層の第１のチャネル領域の正投影とは、第８の重なり合う領域を有し、前記第８の重なり合う領域に位置する前記発光制御線の部分は、前記第２の発光制御トランジスタのゲートとして機能する。
任意選択で、本開示の実施形態では、同じ前記サブピクセル内で、前記ベース基板上の前記補助導電部の正投影と、前記ベース基板上の前記発光制御線の正投影のエッジとは、重なり合う領域を有し、
前記ベース基板上の前記記憶導電部の正投影は、前記ベース基板上の前記発光制御線の正投影と重ならない。
任意選択で、本開示の実施形態では、前記第４の導電層は、互いに間隔を置いて配置された複数の初期化線をさらに含み、ここで、サブピクセルの行は、前記初期化線を含み、かつ、同じ前記サブピクセル内で、前記初期化トランジスタの酸化物活性層の第３の電極領域は、前記初期化線に電気的に接続され、
同じ前記サブピクセル内で、前記ベース基板上の前記初期化線の正投影は、前記ベース基板上の前記第２の走査線の正投影から離れた前記ベース基板上の前記第１の走査線の正投影の側に位置する。
任意選択で、本開示の実施形態では、前記ピクセル回路は、リセットトランジスタをさらに含み、前記シリコン半導体層は、前記リセットトランジスタのシリコン活性層をさらに含み、
前記第１の導電層は、互いに間隔を置いて配置された複数の第４の走査線をさらに含み、ここで、サブピクセルの行は、前記第４の走査線に対応し、かつ、同じ前記サブピクセル内で、前記ベース基板上の前記第４の走査線の正投影は、前記ベース基板上の前記発光制御線の正投影から離れた前記ベース基板上の前記第７のビアホールおよび前記第６のビアホールの正投影の側に位置し、
同じ前記サブピクセル内で、前記ベース基板上の前記第４の走査線の正投影と、前記リセットトランジスタのシリコン活性層の第１のチャネル領域在前記ベース基板的正投影とは、第９の重なり合う領域を有し、前記第９の重なり合う領域に位置する前記第４の走査線の部分は、前記リセットトランジスタのゲートとして機能する。
本開示の実施形態によって提供されるディスプレイデバイスは、上記のディスプレイパネルを含む。
本開示の実施形態によって提供されるディスプレイパネルの概略構造図である。 本開示の実施形態によって提供されるピクセル駆動回路の概略構造図である。 本開示の実施形態によって提供されるピクセル駆動回路の信号タイミング図である。 本開示の実施形態によって提供されるピクセル駆動回路のレイアウト構造の概略図である。 本開示のいくつかの実施形態によって提供されるシリコン半導体層の概略図である。 本開示のいくつかの実施形態によって提供される第１の導電層の概略図である。 本開示のいくつかの実施形態によって提供される酸化物半導体層の概略図である。 本開示のいくつかの実施形態によって提供される第２の導電層の概略図である。 本開示のいくつかの実施形態によって提供される第３の導電層の概略図である。 本開示のいくつかの実施形態によって提供される第４の導電層の概略図である。 本開示のいくつかの実施形態によって提供されるさらなる第１の導電層の概略図である。 本開示のいくつかの実施形態によって提供されるさらなる酸化物半導体層の概略図である。 本開示のいくつかの実施形態によって提供されるさらなる第２の導電層の概略図である。 本開示のいくつかの実施形態によって提供されるさらなる第３の導電層の概略図である。 本開示のいくつかの実施形態によって提供されるさらなる第４の導電層の概略図である。 ＡＡ’方向に沿った図３に示されるレイアウト構造の概略断面図である。 ＢＢ’方向に沿った図３に示されるレイアウト構造の概略断面図である。 ＣＣ’方向に沿った図３に示されるレイアウト構造の概略断面図である。 図３に示すピクセル駆動回路のレイアウト構造図の概略的な断面構造図である。 本発明の一実施形態におけるサブピクセルの２行２列のピクセル駆動回路のレイアウト構造の概略図である。 本発明の実施形態における記憶コンデンサの構造の概略図である。
本開示の実施形態の目的、技術的解決策、および利点をより明確にするために、本開示の実施形態の技術的解決策は、本開示の実施形態の添付の図面と併せて明確かつ完全に説明される。明らかに、記載された実施形態は、すべての実施形態ではなく、本開示の実施形態の一部である。そして、矛盾がない場合、本開示の実施形態および実施形態の特徴は、互いに組み合わせることができる。本開示の記載された実施形態に基づいて、当業者によって創造的な労働なしに得られた他のすべての実施形態は、本開示の保護範囲内にある。
Figure 2023533091000002
図面中の各図のサイズおよび形状は真の比率を反映しておらず、目的は本発明の内容を説明することのみであることに留意されたい。また、同一または類似の参照番号は、同一または類似の要素または同一または類似の機能を有する要素を示す。
図１に示されるように、本開示の一実施形態によって提供されるディスプレイパネルは、ベース基板１０００と、ベース基板１０００の表示領域に配置された複数のピクセルユニットＰＸとを含み得る。前記ピクセルユニットＰＸは、複数のサブピクセルｓｐｘを含み得る。例示的に、図１および図２ａに示されるように、複数のサブピクセルｓｐｘのうちの少なくとも１つのサブピクセルｓｐｘは、ピクセル駆動回路０１２１および発光デバイス０１２０を含み得る。ここで、ピクセル駆動回路０１２１は、トランジスタとコンデンサを有し、トランジスタとコンデンサとの相互作用により電気信号を生成し、生成された電気信号は、発光デバイス０１２０の第１の電極に入力される。さらに、対応する電圧が発光デバイス０１２０の第２の電極に印加されて、発光デバイス０１２０を駆動して発光させる。
図２ａに示すように、ピクセル駆動回路０１２１は、駆動制御回路０１２２、第１の発光制御回路０１２３、第２の発光制御回路０１２４、データ書き込み回路０１２６、記憶回路０１２７、閾値補償回路０１２８、およびリセット回路０１２９を含み得る。
駆動制御回路０１２２は、制御端子、第１の端子、および第２の端子を含み得る。そして、駆動制御回路０１２２は、発光デバイス０１２０を駆動して発光させるための駆動電流を発光デバイス０１２０に提供するように構成される。例えば、第１の発光制御回路０１２３は、駆動制御回路０１２２の第１の端子および第１の電圧端子ＶＤＤに接続されている。そして、第１の発光制御回路０１２３は、駆動制御回路０１２２と第１の電圧端子ＶＤＤとの間の接続のオンまたはオフを実現するように構成される。
第２の発光制御回路０１２４は、駆動制御回路０１２２の第２の端子および発光デバイス０１２０の第１の電極に電気的に接続されている。そして、第２の発光制御回路０１２４は、駆動制御回路０１２２と発光デバイス０１２０との間の接続のオンまたはオフを実現するように構成される。
データ書き込み回路０１２６は、駆動制御回路０１２２の第１の端子に電気的に接続されている。そして、第２の発光制御回路０１２４は、データラインＶＤ上の信号を記憶回路０１２７に書き込むように構成される。
記憶回路０１２７は、駆動制御回路０１２２の制御端子および第１の電圧端子ＶＤＤに電気的に接続されている。そして、記憶回路０１２７は、データ信号を記憶するように構成される。
閾値補償回路０１２８は、駆動制御回路０１２２の制御端子および第２の端子にそれぞれ電気的に接続されている。そして、閾値補償回路０１２８は、駆動制御回路０１２２に対して閾値補償を実行するように構成される。
リセット回路０１２９はまた、駆動制御回路０１２２の制御端子および発光デバイス０１２０の第１の電極にそれぞれ電気的に接続されている。そして、リセット回路０１２９は、発光デバイス０１２０の第１の電極をリセットし、駆動制御回路０１２２の制御端子をリセットするように構成される。
ここで、発光デバイス０１２０は、ＯＬＥＤおよびＱＬＥＤのうちの少なくとも１つなどのエレクトロルミネセントダイオードとして構成され得る。ここで、発光デバイス０１２０は、積み重ねられた第１の電極、発光機能層、および第２の電極を含み得る。例示的に、第１の電極はアノードであり得、第２の電極はカソードであり得る。発光機能層は、発光層を含み得る。さらに、発光機能層はまた、正孔注入層、正孔輸送層、発光層、電子輸送層、および電子注入層などのフィルム層を含み得る。もちろん、実際のアプリケーションでは、発光デバイス０１２０は、実際のアプリケーション環境の要件に従って設計および決定することができ、ここには、限定しない。
例示的に、図２ａに示されるように、駆動制御回路０１２２は、駆動トランジスタＴ１を含み、駆動制御回路０１２２の制御端子は、駆動トランジスタＴ１のゲートを含み、駆動制御回路０１２２の第１の端子は、駆動トランジスタＴ１の第１の電極を含む。駆動制御回路０１２２の第２の端子は、駆動トランジスタＴ１の第２の電極を含む。
例示的に、図２ａに示されるように、データ書き込み回路０１２６は、データ書き込みトランジスタＴ２を含む。記憶回路０１２７は、記憶コンデンサＣＳＴを含む。閾値補償回路０１２８は、閾値補償トランジスタＴ３を含む。第１の発光制御回路０１２３は、第１の発光制御トランジスタＴ４を含む。第２の発光制御回路０１２４は、第２の発光制御トランジスタＴ５を含む。リセット回路０１２９は、初期化トランジスタＴ６およびリセットトランジスタＴ７を含む。
具体的には、データ書き込みトランジスタＴ２の第１の電極は、駆動トランジスタＴ１の第１の電極に電気的に接続され、データ書き込みトランジスタＴ２の第２の電極は、データ信号を受信するためにデータラインＶＤに電気的に接続されるように構成される。データ書き込みトランジスタＴ２のゲートは、信号を受信するために第３の走査線ＧＡ３に電気的に接続されるように構成される。
記憶コンデンサＣＳＴの第１の電極は、第１の電源端子ＶＤＤに電気的に接続され、記憶コンデンサＣＳＴの第２の電極は、駆動トランジスタＴ１のゲートに電気的に接続されている。
閾値補償トランジスタＴ３の第１の電極は、駆動トランジスタＴ１の第２の電極に電気的に接続され、閾値補償トランジスタＴ３の第２の電極は、駆動トランジスタＴ１のゲートに電気的に接続される。閾値補償トランジスタＴ３のゲートは、信号を受信するために第２の走査線ＧＡ２に電気的に接続するように構成される。
初期化トランジスタＴ６の第１の電極は、リセット信号を受信するために初期化ラインＶＩＮＩＴに電気的に接続されるように構成され、初期化トランジスタＴ６の第２の電極は、駆動トランジスタＴ１のゲートに電気的に接続され、初期化トランジスタＴ６は、信号を受信するため、第１の走査線ＧＡ１に電気的に接続されるように構成される。
リセットトランジスタＴ７の第１の電極は、リセット信号を受信するために初期化ラインＶＩＮＩＴに電気的に接続されるように構成され、リセットトランジスタＴ７の第２の電極は、発光デバイス０１２０の第１の電極に電気的に接続されるように構成される。リセットトランジスタＴ７のゲートは、信号を受信するため、第４の走査線ＧＡ４に電気的に接続されるように構成される。
第１の発光制御トランジスタＴ４の第１の電極は、第１の電源端子ＶＤＤに電気的に接続され、第１の発光制御トランジスタＴ４の第２の電極は、駆動トランジスタＴ１の第１の電極に電気的に接続され、第１の発光制御トランジスタＴ４のゲートは、信号を受信するため、発光制御線ＥＭに電気的に接続されるように構成されている。
第２の発光制御トランジスタＴ５の第１の電極は、駆動トランジスタＴ１の第２の電極に電気的に接続され、第２の発光制御トランジスタＴ５の第２の電極は、発光デバイス０１２０の第１の電極に電気的に接続される。第２の発光制御トランジスタＴ５のゲートは、発光制御信号を受信するために、発光制御線ＥＭと電気的に接続されるように構成される。
発光デバイス０１２０の第２の電極は、第２の電源端子ＶＳＳに電気的に接続されている。ここで、上記トランジスタの第１の電極および第２の電極は、実際の用途に応じて、ソース電極またはドレイン電極として決定することができ、本明細書には、限定されない。
例えば、第１の電源端子ＶＤＤと第２の電源端子ＶＳＳの一方は高電圧端子であり、もう一方は低電圧端子である。例えば、図２ａに示す実施形態では、第１の電源端子ＶＤＤは、一定の第１の電圧を出力する電圧源であり、第１の電圧は正の電圧であり、第２の電源端子ＶＳＳは、一定の第２の電圧を出力する電圧源であり得る。たとえば、いくつかの例では、第２の電源端子ＶＳＳが接地され得る。
図２ａに示されるピクセル駆動回路に対応する信号タイミング図が図２ｂに示されている。表示時間の１フレームで、ピクセル駆動回路の動作プロセスには、Ｔ１０ステージ、Ｔ２０ステージ、およびＴ３０ステージの３つのステージがある。ここで、ｇａ１は第１走査線ＧＡ１で送信される信号を表し、ｇａ２は第２走査線ＧＡ２で送信される信号を表し、ｇａ３は第３走査線ＧＡ３で送信される信号を表し、ｇａ４は第４走査線ＧＡ４で送信される信号を表す。ｅｍは、発光制御線ＥＭで送信される信号を表す。
Ｔ１０ステージでは、信号ｇａ１が初期化トランジスタＴ６を制御してオンにするので、初期化線ＶＩＮＩＴで送信された信号を駆動トランジスタＴ１のゲートに供給して、駆動トランジスタＴ１のゲートをリセットすることができる。信号ｇａ４は、リセットトランジスタＴ７をオンに制御して、初期化線ＶＩＮＩＴで送信された信号を発光デバイス０１２０の第１の電極に提供して、発光デバイス０１２０の第１の電極をリセットする。そして、このステージでは、信号ｇａ３がデータ書き込みトランジスタＴ２を制御してオフにする。信号ｇａ２は、閾値補償トランジスタＴ３を制御してオフにする。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ２０ステージでは、信号ｇａ３はデータ書き込みトランジスタＴ２を制御してオンにし、信号ｇａ２は閾値補償トランジスタＴ３を制御してオンにするので、データラインＶＤで送信されたデータ信号は駆動のゲートを充電することができ、駆動トランジスタＴ１のゲートの電圧はＶｄａｔａ＋ Ｖｔｈになる。ここで、Ｖｔｈは駆動トランジスタＴ１の閾値電圧を表し、Ｖｄａｔａはデータ信号の電圧を表す。そして、このステージでは、信号ｇａ１が初期化トランジスタＴ６を制御してオフにする。信号ｇａ４は、リセットトランジスタＴ７がオフになるように制御する。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ３０ステージでは、信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオンにする。ターンオンされた第１の発光制御トランジスタＴ４は、第１の電源端子ＶＤＤの電圧Ｖｄｄを駆動トランジスタＴ１の第１の電極に提供し、その結果、駆動トランジスタＴ１の第１の電極の電圧はＶｄｄである。駆動トランジスタＴ１は、そのゲート電圧Ｖｄａｔａ＋｜Ｖｔｈ｜と１の電極の電圧Ｖｄｄに従って駆動電流を生成する。当該駆動電流は、オンになっている第２の発光制御トランジスタＴ５を介して発光デバイス０１２０に提供され、発光デバイス０１２０を駆動して発光させる。さらに、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ４はリセットトランジスタＴ７を制御してオフにする。信号ｇａ３はデータ書き込みトランジスタＴ２を制御してオフにし、信号ｇａ２は閾値補償トランジスタＴ３を制御してオフにする。
本開示の実施形態では、サブピクセル内のピクセル駆動回路は、図２ａに示される構造であるだけでなく、他の数のトランジスタを含む構造であってもよいことに留意されたい。これについて、本開示の実施形態では限定されない。
図３は、本開示のいくつかの実施形態によって提供されるピクセル駆動回路のレイアウト（Ｌａｙｏｕｔ）構造の概略図である。図４ａから４ｆは、本開示のいくつかの実施形態によって提供されるピクセル駆動回路の様々な層の概略図である。ここで、図３～図４ｆに示す例では、サブピクセルｓｐｘのピクセル駆動回路を例として取り上げている。図３～図４ｆはまた、第１の走査線ＧＡ１、第２の走査線ＧＡ２、第３の走査線ＧＡ３、第４の走査線ＧＡ４、初期化線ＶＩＮＩＴ、発光制御線ＥＭ、データ線ＶＤ、電力線ＶＤＤを示している。ここで、電源ラインＶＤＤは、駆動電圧（すなわち、第１の電圧）を第１の電源端子ＶＤＤに入力するように構成されている。例示的に、複数のデータラインＶＤは、ほぼ第１の方向Ｆ１に沿って配置され得る。
例示的に、図３、図４ａ、および図６ａから図７に示されるように、ピクセル駆動回路０１２１のシリコン半導体層５００が示されている。シリコン半導体層５００は、アモルファスシリコンおよび低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ，ＬＴＰＳ）材料をパターン化することによって形成することができる。シリコン半導体層５００を使用して、駆動トランジスタＴ１、データ書き込みトランジスタＴ２、第１の発光制御トランジスタＴ４、第２の発光制御トランジスタＴ５、およびリセットトランジスタＴ７のシリコン活性層を製造にすることができる。また、各シリコン活性層は、第１の電極領域、第２の電極領域、および第１の電極領域と第２の電極領域との間に位置する第１のチャネル領域とを含み得る。例えば、図４ａは、駆動トランジスタＴ１の第１のチャネル領域Ｔ１－Ａ、データ書き込みトランジスタＴ２の第１のチャネル領域Ｔ２－Ａ、および第１の発光制御トランジスタＴ４の第１のチャネル領域Ｔ４－Ａ、第２の発光制御トランジスタＴ５の第１のチャネル領域Ｔ５－Ａ、およびリセットトランジスタＴ７の第１のチャネル領域Ｔ７－Ａを示している。なお、上記第１電極領域および第２電極領域は、シリコン半導体層５００にｎ型不純物またはｐ型不純物をドープして導電性領域を形成した導電性領域であってもよい。したがって、第１の電極領域および第２の電極領域は、電気的接続のためのシリコン活性層のソース領域およびドレイン領域として使用することができる。
例示的に、図６ａから６ｄに示されるように、第１の絶縁層７１０は、上記のシリコン半導体層５００を保護するために、上記のシリコン半導体層５００上に形成される。図３、図４ｂ、図５ａ、および図６ａから図７に示されるように、当該ピクセル駆動回路０１２１の第１の導電層１００が示されている。第１の導電層１００は、シリコン半導体層５００から絶縁されるように、ベース基板１０００から離れた第１の絶縁層７１０の側に配置されている。第１の導電層１００は、互いに間隔を置いて配置された複数の走査線、駆動トランジスタのゲートＣＣ２ａ、互いに間隔を置いて配置された複数の発光制御線ＥＭ、データ書き込みトランジスタＴ２のゲートＴ２－Ｇ、閾値補償トランジスタＴ３の第１のゲートＴ３－Ｇ１、第１の発光制御トランジスタＴ４のゲートＴ４－Ｇ、第２の発光制御トランジスタＴ５のゲートＴ５－Ｇ、初期化トランジスタＴ６の第１のゲートＴ６－Ｇ１、リセットトランジスタＴ７のゲートＴ７－Ｇを含む。例示的に、複数の走査線は、例えば、互いに間隔を置いて配置された複数の第１の走査線ＧＡ１、複数の第２の走査線ＧＡ２、複数の第３の走査線ＧＡ３および複数の第４の走査線ＧＡ４を含み得る。例示的に、サブピクセルの１つの行は、１つの第１の走査線ＧＡ１、１つの第２の走査線ＧＡ２、１つの第３の走査線ＧＡ３、１つの第４の走査線ＧＡ４および１つの発光制御線ＥＭに対応する。
例示的に、図３から７に示されるように、同じサブピクセルにおいて、ベース基板１０００上の第３の走査線ＧＡ３の正投影と、ベース基板１０００上のデータ書き込みトランジスタＴ２のシリコン活性層の第１のチャネル領域Ｔ２－Ａの正投影とは、第３の重なり合う領域を有し、第３の重なり合う領域に位置する第３の走査線ＧＡ３の部分は、データ書き込みトランジスタＴ２のゲートＴ２－Ｇとして機能する。すなわち、データ書き込みトランジスタＴ２のゲートＴ２－Ｇは、第３の走査線ＧＡ３とシリコン半導体層５００との重なる部分であり得る。
例示的に、図３から７に示されるように、同じサブピクセルにおいて、ベース基板１０００上の発光制御線ＥＭの正投影と、ベース基板１０００上の第１の発光制御トランジスタＴ４のシリコン活性層の第１のチャネル領域Ｔ４－Ａの正投影とは、第７の重なり合う領域を有し、かつ、発光制御線ＥＭ第７の重なり領域における発光制御線ＥＭの部分は、第１の発光制御トランジスタＴ４のゲートＴ４－Ｇであり、すなわち、第１の発光制御トランジスタＴ４のゲートＴ４－Ｇは、発光制御線ＥＭとシリコン半導体層５００との第１の重なり部分である。
例示的に、図３から図７に示されるように、同じサブピクセルにおいて、ベース基板１０００上の発光制御線ＥＭの正投影と、第２の発光制御トランジスタＴ５のシリコン活性層の第１のチャネル領域Ｔ５－Ａは、第８の重なり合う領域を有し、かつ、第８の重なり合う領域における発光制御線ＥＭの部分は、第２の発光制御トランジスタＴ５のゲートＴ５－Ｇであり、すなわち、第２の発光制御トランジスタＴ５のゲートＴ５－Ｇは、発光制御線ＥＭとシリコン半導体層５００との第２の重なり部分である。
例示的に、図３ないし図７に示すように、同じサブピクセルにおいて、ベース基板１０００上の第４の走査線ＧＡ４の正投影と、ベース基板１０００上のリセットトランジスタＴ７のシリコン活性層の第１のチャネル領域Ｔ７－Ａの正投影とは、第９の重なり合う領域を有し、第９の重なり領域に位置する第４の走査線ＧＡ４の部分は、リセットトランジスタＴ７のゲートＴ７－Ｇとして機能する。
例示的に、図３～図７に示すように、記憶コンデンサＣＳＴの第２の電極ＣＣ２ａは、駆動トランジスタＴ１のゲートＣＣ２ａとして設定することができる。また、駆動トランジスタＴ１のゲートＣＣ２ａと記憶コンデンサＣＳＴの第２電極ＣＣ２ａとが一体となっているとも言える。
例示的に、図３、図４ｂ、図５ａ、および図７に示されるように、第１の走査線ＧＡ１、第２の走査線ＧＡ２、第３の走査線ＧＡ３、発光制御線ＥＭおよび第４の走査線ＧＡ４は、第１の方向Ｆ１に沿って延在する。かつ、第１の走査線ＧＡ１、第２の走査線ＧＡ２、第３の走査線ＧＡ３、発光制御線ＥＭおよび第４の走査線ＧＡ４は、ほぼ第２方向Ｆ２に沿って配列されている。
例示的に、図３から図７に示されるように、同じサブピクセルにおいて、ベース基板１０００上の第２の走査線ＧＡ２の正投影は、ベース基板１０００上の第１の走査線ＧＡ１の正投影とベース基板１０００上の第３の走査線ＧＡ３の正投影との間に位置する。ベース基板１０００上の第３の走査線ＧＡ３の正投影は、ベース基板１０００上の第２の走査線ＧＡ２の正投影とベース基板１０００上の発光制御線ＥＭの正投影との間に位置する。ベース基板１０００上の第４の走査線ＧＡ４の正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影から離れたベース基板１０００上の発光制御線ＥＭの正投影の側に位置する。
例示的に、図３、図４ｂ、図５ａ、および図７に示されるように、同じサブピクセルにおいて、ベース基板１０００上の発光制御線ＥＭの正投影は、ベース基板１０００上の第２の走査線ＧＡ２の正投影から離れたベース基板１０００上の第３の走査線ＧＡ３の正投影の側に位置し、ベース基板１０００上の第４の走査線ＧＡ３の正投影は、ベース基板１０００上の第２の走査線ＧＡ２の正投影から離れたベース基板１０００上の発光制御線ＥＭの正投影の側に位置する。そして、第２の方向Ｆ２において、ベース基板１０００上の駆動トランジスタＴ１のゲートＣＣ２ａの正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影とベース基板１０００上の発光制御線ＥＭの正投影との間に位置する。すなわち、同じサブピクセルにおいて、ベース基板１０００上の発光制御線ＥＭの正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影から離れたベース基板１０００上の駆動トランジスタのゲートＣＣ２ａの正投影の側に位置する。
いくつかの実施形態では、図３および図４ｂに示されるように、第１の方向Ｆ１において、データ書き込みトランジスタＴ２のゲートＴ２－Ｇおよび第１の発光制御トランジスタＴ４のゲートＴ４－Ｇは両方とも駆動トランジスタＴ１のゲートＣＣ２ａの第３の側に位置し、第２の発光制御トランジスタＴ５のゲートＴ５－ＧおよびリセットトランジスタＴ７のゲートＴ７－Ｇは両方とも駆動トランジスタＴ１のゲートＣＣ２ａの第４の側に位置する。ここで、駆動トランジスタＴ１のゲートＣＣ２ａの第３の側および第４の側は両方とも駆動トランジスタＴ１のゲートＣＣ２ａの第１の方向Ｆ１上の対向する側に位置する。
例示的に、図６ａから図６ｄに示されるように、第２の絶縁層７２０は、上記の第１の導電層１００を保護するために、上記の第１の導電層１００上に形成される。図３、図４ｃ、図５ｂ、および図６ａ－図７に示すように、ピクセル駆動回路０１２１の酸化物半導体層６００が示されている。酸化物半導体層６００は、ベース基板１０００から離れた第２の絶縁層７２０の側に配置されている。ここで、酸化物半導体層６００は、酸化物半導体材料をパターン化することによって形成することができる。例示的に、酸化物半導体材料は、例えば、インジウムガリウム亜鉛酸化物（ｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ，ＩＧＺＯ）であり得る。
例示的に、図３、図４ｃ、図５ｂ、図６ａ、および図７に示されるように、酸化物半導体層６００は、初期化トランジスタＴ６の酸化物活性層および閾値補償トランジスタＴ３の酸化物活性層を含み得る。ここで、酸化物活性層は、第３の電極領域、第４の電極領域および第３の電極領域と第４の電極領域との間に位置する第２のチャネル領域を有する。例えば、図４ｃは、初期化トランジスタＴ６の酸化物活性層の第２のチャネル領域Ｔ６－Ａ，および閾値補償トランジスタＴ３の酸化物活性層の第２のチャネル領域Ｔ３－Ａ。なお、上記第３電極領域および第４電極領域は、酸化物半導体層６００にｎ型不純物またはｐ型不純物をドープして導電性領域を形成する導電性領域であってもよい。したがって、第３の電極領域および第４の電極領域は、電気的接続のための酸化物活性層のソース領域およびドレイン領域として使用することができる。
例示的に、図３、図４ｃ、図６ａ、および図７に示されるように、各サブピクセルにおいて、初期化トランジスタＴ６の酸化物活性層の第３の電極領域Ｔ６－Ｓは、初期化線ＶＩＮＩＴに電気的に接続され、初期化トランジスタＴ６の酸化物活性層の第４の電極領域Ｔ６－Ｄおよび閾値補償トランジスタＴ３の酸化物活性層の第４の電極領域Ｔ３－Ｄは、両方とも駆動トランジスタＭ１のゲートＣＣ２ａに電気的に接続され、閾値補償トランジスタＴ３の酸化物活性層の第３の電極領域Ｔ３－Ｓは、駆動トランジスタＴ１のシリコン活性層の第２の電極領域Ｔ１－Ｄに電気的に接続される。このようにして、初期化線ＶＩＮＩＴにロードされたリセット信号は、初期化トランジスタＴ６の酸化物活性層を介して駆動トランジスタＭ１のゲートに送信され、駆動トランジスタＭ１のゲートをリセットすることができる。そして、駆動トランジスタＭ１のゲートは、閾値補償を実現するために、閾値補償トランジスタＴ３の酸化物活性層を介して充電される。
金属酸化物半導体材料を活性層として使用するトランジスタの漏れ電流は小さいので、初期化トランジスタＴ６および閾値補償トランジスタＴ３のオフ状態電流は小さいか、あるいは無視できる。したがって、駆動トランジスタのゲート電圧に対する漏れ電流の影響を低減することができ、駆動トランジスタのゲート電圧の安定性を改善することができる。
例示的に、図３、図４ｃ、図６ａ、および図７に示されるように、複数のサブピクセルのうちの少なくとも１つのサブピクセルにおいて、初期化トランジスタＴ６の酸化物活性層の第４の電極領域Ｔ６－Ｄと閾値補償トランジスタＴ３の酸化物活性層の第４の電極領域は共有される。かつ、初期化トランジスタＴ６の酸化物活性層と閾値補償トランジスタＴ３の酸化物活性層は、サブピクセルの列方向に沿ってほぼ直線に配置される。例示的に、各サブピクセルにおける初期化トランジスタＴ６の酸化物活性層の第４の電極領域Ｔ６－Ｄと閾値補償トランジスタＴ３の酸化物活性層の第４の電極領域は共有される。かつ、初期化トランジスタＴ６の酸化物活性層および閾値補償トランジスタＴ３の酸化物活性層は、サブピクセルの列方向に沿ってほぼ直線に配置され、サブピクセルの列方向に沿って延在する、すなわち、列方向Ｆ２に平行である。
同じサブピクセル内で、初期化トランジスタＴ６の酸化物活性層の第４の電極領域Ｔ６－Ｄと、閾値補償トランジスタＴ３の酸化物活性層の第４の電極領域が共有されることとは、初期化トランジスタＴ６の酸化物活性層と閾値補償トランジスタＴ３の酸化物活性層は一体構造であるか、または初期化トランジスタＴ６の酸化物活性層および閾値補償トランジスタＴ３の酸化物活性層は同じ導電層に接続されることを指す。
初期化トランジスタＴ６の酸化物活性層および閾値補償トランジスタＴ３の酸化物活性層が非線形に設定されている場合、初期化トランジスタＴ６の酸化物活性層および閾値補償トランジスタＴ３の酸化物活性層にコーナーがあるようになる。非線形初期化トランジスタＴ６の酸化物活性層および閾値補償トランジスタＴ３の酸化物活性層が準備されるとき、露光精度の制限のために、コーナーにエッチング残留物がある。これにより、初期化トランジスタＴ６および閾値補償トランジスタＴ３の特性が低下し、それにより、駆動トランジスタのゲートの電圧安定性が低下し、その結果、表示効果が低下する。
本開示の実施形態では、初期化トランジスタの酸化物活性層の第４の電極領域と閾値補償トランジスタの酸化物活性層の第４の電極領域が共有され、かつ、初期化トランジスタの酸化物活性層および閾値補償トランジスタの酸化物活性層がサブピクセルの列方向に沿ってほぼ直線に配置される。このようにして、一体化された初期化トランジスタの酸化物活性層および閾値補償トランジスタの酸化物活性層の形状を単純にすることができ、コーナー領域がない。したがって、露光精度の制限により、初期化トランジスタＴ６および閾値補償トランジスタＴ３の特性が低下するという問題を回避することができる。
例示的に、図３、図４ｃ、および図６ａから図７に示されるように、サブピクセルの同じ行において、初期化トランジスタＴ６の酸化物活性層は、サブピクセルの行方向Ｆ１に沿ってほぼ直線上に配置される。かつ、閾値補償トランジスタＴ３の酸化物活性層はサブピクセルの行方向Ｆ１に沿ってほぼ直線上に配置される。いくつかの例では、サブピクセルの同じ行において、初期化トランジスタＴ６の酸化物活性層の第２のチャネル領域Ｔ６－Ａの中心は、サブピクセルの行方向Ｆ１に沿ってほぼ直線上に配置される。かつ、閾値補償トランジスタＴ３の酸化物活性層の第２のチャネル領域Ｔ３－Ａの中心はサブピクセルの行方向Ｆ１に沿ってほぼ直線上に配置される。
例示的に、図３、図４ｃ、および図６ａから図７に示されるように、サブピクセルの同じ列において、初期化トランジスタＴ６の酸化物活性層および閾値補償トランジスタＴ３の酸化物活性層は、列方向Ｆ２に沿ってほぼ直線上に配置される。いくつかの例では、サブピクセルの同じ列において、初期化トランジスタＴ６の酸化物活性層の第２のチャネル領域Ｔ６－Ａの中心および閾値補償トランジスタＴ３の酸化物活性層の第２のチャネル領域Ｔ３－Ａの中心は、サブピクセルの列方向Ｆ２に沿ってほぼ直線上に配置される。
例示的に、図３、図４ｃ、および図６ａから図７に示されるように、同じサブピクセルにおいて、ベース基板１０００上の第３の走査線ＧＡ３の正投影は、ベース基板１０００上の閾値補償トランジスタＴ３の酸化物活性層の第３の電極領域Ｔ３－Ｓの正投影とは重なる。
なお、実際の工程では、工程条件の制約等により、上記酸化物活性層の延在方向が列方向と完全に平行ではなく、多少のずれが生じる場合がある。上記酸化物活性層延在方向と列方向がほぼ平行条件を満たしている限り、これらはすべて本開示の保護範囲に属する。例えば、上記の同一性は、許容誤差範囲内での平行処理を可能にすることができる。
同じサブピクセルにおいて、ベース基板１０００上の第１の走査線ＧＡ１の正投影と、ベース基板１０００上の初期化トランジスタＴ６の酸化物活性層の第２のチャネル領域Ｔ６－Ａの正投影とは、第１の重なり合う領域を有し、第１の重なり合う領域に位置する第１の走査線ＧＡ１の部分は、初期化トランジスタＴ６のゲートとして機能する。かつ、同じサブピクセルにおいて、ベース基板１０００上の第２の走査線ＧＡ２の正投影と、ベース基板１０００上の閾値補償トランジスタＴ３の酸化物活性層の第２のチャネル領域Ｔ３－Ａの正投影とは、第２の重なり合う領域を有し、第２の重なり合う領域に位置する第２の走査線ＧＡ２の部分は、閾値補償トランジスタＴ３のゲートとして機能する。
例示的に、図６ａ～図６ｄに示すように、ベース基板１０００から離れた酸化物半導体層６００の側に位置する第３の絶縁層７３０、すなわち第３の絶縁層７３０は、上記の酸化物半導体層６００上に形成され、上記の酸化物半導体層６００を保護するために使用される。図３、図４ｄ、図５ｃ、図６ａ～図６ｄに示すように、ピクセル駆動回路０１２１の第２の導電層２００が示されている。第２の導電層２００は、ベース基板１０００から離れた第３の絶縁層７３０の側に配置されている。第２の導電層２００は、互いに間隔を置いて配置された複数の第１の補助走査線ＦＧＡ１、複数の第２の補助走査線ＦＧＡ２、および複数の記憶導電部ＣＣ１ａを含み得る。
例示的に、図３、図４ｄ、図５ｃ、および図６ａから図６ｄに示されるように、１つの記憶導電部ＣＣ１ａが１つのサブピクセルに提供される。同じサブピクセルにおいて、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影と、ベース基板１０００上の駆動トランジスタＴ１のゲートＣＣ２ａの正投影は、第６の重なり合う領域を有する。第６の重なり合う領域に位置する記憶導電部ＣＣ１ａおよび駆動トランジスタＴ１のゲートＣＣ２ａは、記憶コンデンサＣＳＴを形成する。また、記憶導電部ＣＣ１ａは、中空領域ＬＢを有する。ベース基板１０００上の駆動トランジスタＴ１のゲートＣＣ２ａの正投影は、記憶導電部ＣＣ１ａの中空領域ＬＢを覆う。
例示的に、図３、図４ｄ、図５ｃ、および図６ａから図７に示されるように、サブピクセルの行は、１つの第１の補助走査線ＦＧＡ１に対応する。ここで、同じサブピクセルにおいて、ベース基板１０００上の第１の補助走査線ＦＧＡ１の正投影と、ベース上の初期化トランジスタＴ６の酸化物活性層の第２のチャネル領域Ｔ６－Ａの正投影は、第４の重なり合う領域を有する。また、初期化トランジスタＴ６は、ダブルゲートトランジスタであってもよく、第１の重なり合う領域に位置する第１の走査線ＧＡ１の部分は、初期化トランジスタＴ６の第１のゲートＴ６－Ｇ１であり、第４の重なり合う領域に位置する第１の補助走査線ＦＧＡ１の部分は、初期化トランジスタＴ６の第２のゲートＴ６－Ｇ２である。初期化トランジスタＴ６をダブルゲートトランジスタにすることにより、初期化トランジスタＴ６のオフ状態電流をさらに低減することができる。したがって、駆動トランジスタのゲート電圧に対する漏れ電流の影響をさらに低減することができ、駆動トランジスタのゲート電圧の安定性をさらに改善することができる。
例示的に、図３、図４ｄ、図５ｃ、および図６ａから図７に示されるように、同じ行において、ベース基板１０００上の第１の走査線ＧＡ１の正投影は、ベース基板１０００正投影上の第１の補助走査線ＦＧＡ１を覆う。さらに、同じ行において、ベース基板１０００上の第１の走査線ＧＡ１の正投影と、ベース基板１０００正投影上の第１の補助走査線ＦＧＡ１は、重なる。これにより、最初の補助走査線ＦＧＡ１が他の信号ラインに過度の干渉を引き起こすのを防ぐことができる。
例示的に、同じ初期化トランジスタＴ６に対応する第１の走査線ＧＡ１および第１の補助走査線ＦＧＡ１にロードされた信号は同じであり得る。さらに、同じ初期化トランジスタＴ６に対応する第１の走査線ＧＡ１および第１の補助走査線ＦＧＡ１を非表示領域に電気的に接続して、同じ信号を送信することができる。
例示的に、図３、図４ｄ、図５ｃ、および図６ａから図７に示されるように、サブピクセルの１つの行は、１つの第２の補助走査線ＦＧＡ２に対応する。ここで、同じサブピクセルにおいて、ベース基板１０００上の第２の補助走査線ＦＧＡ２の正投影と、ベース基板１０００上の閾値補償トランジスタＴ３の酸化物活性層の第２のチャネル領域Ｔ３－Ａの正投影とは、第５の重なり合う領域を有する。また、閾値補償トランジスタＴ３は、ダブルゲートトランジスタであってもよく、ここで、第２の重なり合う領域に位置する第２の走査線ＧＡ２の部分は、閾値補償トランジスタＴ３の第１のゲートＴ３－Ｇ１であり、第５の重なり合う領域に位置する第２の補助走査線ＦＧＡ２の部分は、閾値補償トランジスタＴ３の第２のゲートＴ３－Ｇ２である。閾値補償トランジスタＴ３をダブルゲートトランジスタにすることにより、閾値補償トランジスタＴ３のオフ状態電流をさらに低減することができる。したがって、駆動トランジスタのゲート電圧に対する漏れ電流の影響をさらに低減することができ、駆動トランジスタのゲート電圧の安定性をさらに改善することができる。
例示的に、図３、図４ｄ、図５ｃ、および図６ａから図７に示されるように、同じ行において、ベース基板１０００上の第２の走査線ＧＡ２の正投影は、ベース基板１０００上の第２の補助走査線ＦＧＡ２の正投影を覆う。さらに、同じ行において、ベース基板１０００上の第２の走査線ＧＡ２の正投影と、ベース基板１０００上の第２の補助走査線ＦＧＡ２の正投影は重なる。これにより、第２の補助走査線ＦＧＡ２が他の信号ラインに過度の干渉を引き起こすのを防ぐことができる。
例示的に、同じ閾値補償トランジスタＴ３に対応する第２の走査線ＧＡ２および第２の補助走査線ＦＧＡ２にロードされた信号は同じであり得る。さらに、同じ閾値補償トランジスタＴ６に対応する第２の走査線ＧＡ２および第２の補助走査線ＦＧＡ２を非表示領域に電気的に接続して、同じ信号を送信することができる。
例示的に、図６ａ～図６ｄに示されるように、それは、ベース基板１０００から離れた第２の導電層２００の側に位置する第４の絶縁層７４０をさらに含み、すなわち、第４の絶縁層７４０が上記の第２の導電層２００上に形成され、上記の第２の導電層２００を保護するために使用される。図３、図４ｅ、図５ｄ、図６ａ～図６ｄに示すように、当該ピクセル駆動回路０１２１の第３の導電層３００が示されている。第３の導電層３００は、ベース基板１０００から離れた第４の絶縁層７４０の側に配置されている。第３の導電層３００は、互いに間隔を置いて配置された複数のデータラインＶＤ、複数の電力線Ｖｄｄ、複数の第１の接続部３１０、複数の第２の接続部３２０、複数の第３の接続部３３０および複数の第４の接続部３４０を含み得る。ここで、データラインＶＤ、電力線Ｖｄｄ、第１の接続部３１０、第２の接続部３２０、第３の接続部３３０および第４の接続部３４０は、互いに間隔を置いて配置される。
例示的に、図３、図４ｅ、図５ｄ、図６ａ～図６ｄに示すように、データラインＶＤと電源線Ｖｄｄは、行方向Ｆ１に沿って配置され、データ線ＶＤと電源線Ｖｄｄは、列方向Ｆ２に沿って延在する。１つのサブピクセルに、１つの第１の接続部３１０、１つの第２の接続部３２０、第３の接続部３３０、および第４の接続部３４０が提供される。たとえば、サブピクセルの１列は１つの電力線Ｖｄｄに対応し、サブピクセルの１列は１つのデータ線ＶＤに対応する。
例示的に、図３、図４ｅ、図５ｄ、図６ａ～図６ｄに示すように、ベース基板１０００上の第１の接続部３１０の正投影は、ベース基板１０００上の中空領域ＬＢの正投影を覆う。
例示的に、図３および図４ｅに示されるように、かつ、同じ列において、ベース基板１０００上の電力線Ｖｄｄの正投影は、ベース基板１０００上のデータ線ＶＤの正投影とベース基板１０００上の第１の接続部３１０の正投影との間に位置する。
例示的に、図６ａから６ｄに示されるように、それは、ベース基板１０００から離れた第３の導電層３００の側に第５の絶縁層７５０をさらに含み、すなわち、第５の絶縁層７５０が第３の導電層３００上に形成され、上記の第３の導電層３００を保護するために使用される。図３、図４ｆ、図５ｅ、および図６ａから図７に示すように、当該ピクセル駆動回路０１２１の第４の導電層４００が示されている。第４の導電層４００は、ベース基板１０００から離れた第５の絶縁層７５０の側に配置される。第４の導電層４００は、互いに間隔を置いて配置された複数の初期化線ＶＩＮＩＴ、互いに間隔を置いて配置された複数の補助導電部４１０および複数の転写部４２０を含み得る。ここで、初期化線ＶＩＮＩＴ、補助導電部４１０および転写部４２０互いに間隔を置いて配置される。ここで、１つのサブピクセルは、補助導電部４１０および接続部４２０を提供する。サブピクセルの１行は、１つの初期化線ＶＩＮＩＴに対応する。例示的に、同じサブピクセルにおいて、ベース基板１０００上の初期化線ＶＩＮＩＴの正投影は、ベース基板１０００上の第２の走査線ＧＡ２の正投影から離れたベース基板１０００上の第１の走査線ＧＡ１の正投影側に位置する。
例示的に、図３、図４ｆ、図５ｅ、および図６ａから図７に示すように、ベース基板１０００上の補助導電部分４１０の正投影と、ベース基板１０００上の第１の接続部３１０の正投影とは重なる。さらに、同じサブピクセルにおいて、ベース基板１０００上の補助導電部分４１０の正投影は、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影を覆う。さらに、同じサブピクセルにおいて、ベース基板１０００上の補助導電部分４１０の正投影と、ベース基板１０００上の発光制御線ＥＭの正投影のエッジとは、重なり合う領域を有する。
図６ａは、ＡＡ’方向に沿った図３に示されるレイアウト構造の概略断面図である。図６ｂは、ＢＢ’方向に沿った図３に示したレイアウト構造の概略断面図である。図６ｃは、ＣＣ’方向に沿った図３に示されるレイアウト構造の概略断面図である。図６ｄは、図３に示したレイアウト構造図の部分断面構造図である。図７は、本発明の実施形態におけるサブピクセルの２行２列のピクセル駆動回路のレイアウト構造の概略図である。ここで、図６ｄは、ピクセル駆動回路０１２１における初期化トランジスタＴ６および第２の発光制御トランジスタＴ５のみを示している。
図６ａ～図７に示すように、第１のバッファ層８１０は、シリコン半導体層５００とベース基板１０００との間に設けられ、第１の絶縁層７１０は、シリコン半導体層５００と第１の導電層１００との間に設けられる。第２の絶縁層７２０は、導電層１００と酸化物半導体層６００との間に設けられ、第３の絶縁層７３０は、酸化物半導体層６００と第２の導電層２００との間に設けられる。第４の絶縁層７４０は、第２の導電層２００と第３の導電層３００の間に設けられる。第５の絶縁層７５０は、第３の導電層３００と第４の導電層４００との間に設けられる。さらに、第１の平坦化層７６０は、ベース基板１０００から離れた第４の導電層４００の側に設けられ、第１の電極層は、ベース基板１０００から離れた第１の平坦化層７６０の側に設けられる。ピクセル定義層７７０、発光機能層７８１、および第２の電極層７８２は、ベース基板１０００から離れた第１の電極層の側に順次配置される。第１の電極層は、互いに間隔を置いて配置された複数の第１の電極７８３を含み得、第１の電極７８３は、第１の平坦化層７６０を貫通するビアホールを介して転写部４２０に電気的に接続される。図６ａおよび図６ｂは、第１の平坦化層７６０を貫通するビアホールを示さないことに留意されたい。
例示的に、上記の絶縁層は、本明細書に限定されない有機材料または無機材料（ＳｉＯｘ、ＳｉＮｘなど）であり得る。
例示的に、図６ｄに示されるように、第１のバッファ層８１０は、積み重ねられた第１のサブバッファ層８１１、第２のサブバッファ層８１２、および第３のサブバッファ層８１３を含み得る。ここで、第１のサブバッファ層８１１は、ベース基板１０００と第２のサブバッファ層８１２との間に配置され、第３のサブバッファ層８１３は、第２のサブバッファ層８１２とシリコン半導体層５００との間に配置される。例示的に、第１のサブバッファ層８１１、第２のサブバッファ層８１２、および第３のサブバッファ層８１３のうちの少なくとも１つは、無機材料として構成され得るか、または有機材料として構成され得る。例えば、第１のサブバッファ層８１１は、ポリイミド（Ｐｏｌｙｉｍｉｄｅ，ＰＩ）などの有機材料として構成され得、第２のサブバッファ層８１２および第３のサブバッファ層８１３は、ＳｉＯｘ、ＳｉＮｘなどのような無機材料として構成され得る。
例示的に、図６ｄに示されるように、第２の絶縁層７２０は、積み重ねられた第２のサブ絶縁層７２１および第２のバッファ層７２２を含み得る。第２のサブ絶縁層７２１は、第１の導電層１００と第２のバッファ層７２２との間に配置され、第２のバッファ層７２２は、第２のサブ絶縁層７２１と酸化物半導体層６００との間に配置される。例示的に、第２のサブ絶縁層７２１は、無機材料として設けられる。第２の緩衝層７２２は、無機材料として設けられる。
例示的に、図６ｄに示されるように、第５の絶縁層７５０は、積み重ねられたパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ，ＰＶＸ）７５１および第２の平坦化層７５２を含み得、ここで、パッシベーション層７５２は、第３の導電層３００と第２の平坦化層７５２との間に配置される。第２の平坦化層７５２は、パッシベーション層７５２と第４の導電層４００との間に配置される。例示的に、パッシベーション層７５１の材料は無機材料であり得、第２の平坦化層７５２は有機材料であり得る。
例示的に、サブピクセルｓｐｘは、第１の接続用スルーホール５１１、５１２、５１３、５１４、および５１５を含み得る。サブピクセルｓｐｘは第２の接続用スルーホール５２１を含み得る。サブピクセルｓｐｘは、第３の接続用スルーホール５３１、５３２および５３３を含み得る。サブピクセルｓｐｘは、第４の接続用スルーホール５４１を含み得る。サブピクセルｓｐｘは、第５の接続用スルーホール５５１、５５２および５５３を含み得る。ここで、第１の接続用スルーホール５１１、５１２、５１３、５１４および５１５は、第１の絶縁層７１０、第２の絶縁層７２０、第３の絶縁層７３０および第４の絶縁層７４０。第２の接続用スルーホール５２１は、第２の絶縁層７２０、第３の絶縁層７３０および第４の絶縁層７４０を貫通する。第３の接続用スルーホール５３１、５３２および５３３は、第３の絶縁層７３０および第４の絶縁層７４０を貫通する。第４の接続用スルーホール５４１は、第４の絶縁層７４０を貫通する。第５の接続用スルーホール５５１、５５２および５５３は、第５の絶縁層７５０を貫通する。かつ、上記の接続用スルーホールそれぞれは、間隔を置いて配置される。例示的に、第１の接続用スルーホール５１１は第１のビアホールとして機能し、第３の接続用スルーホール５３１は第２のビアホールとして機能し、第２の接続用スルーホール５２１は第３のビアホールとして機能し、第４の接続用スルーホール５４１は第４のビアホールとして機能し、第５の接続用スルーホール５５１は第５のビアホールとして機能し、第１の接続用スルーホール５１５は第６のビアホールとして機能し、第１の接続用スルーホール５１２は第７のビアホールとして機能する。
ここで、同じサブピクセルにおいて、データラインＶＤは、少なくとも１つの第１の接続用スルーホール５１１（すなわち、第１のビアホール）を介してシリコン半導体層５００に対応するデータ書き込みトランジスタＴ２の第１の電極領域に電気的に接続される。
電力線Ｖｄｄは、少なくとも１つの第１の接続用スルーホール５１５（すなわち、第６のビアホール）を介してシリコン半導体層５００に対応する第１の発光制御トランジスタＴ４の第１の電極領域Ｔ４－Ｓに電気的に接続される。かつ、データ書き込みトランジスタＴ２のシリコン活性層の第２の電極領域Ｔ２－Ｄは、第１の発光制御トランジスタＴ４のシリコン活性層の第１の電極領域Ｔ４－Ｓに電気的に接続される。
かつ、電力線Ｖｄｄは、少なくとも１つの第４の接続用スルーホール５４１（すなわち、第４のビアホール）を介して記憶コンデンサＣＳＴの第１の電極ＣＣ１ａに電気的に接続される。
第３の接続部３３０は、少なくとも１つの第３の接続用スルーホール５３３を介して初期化トランジスタＴ６の第３の電極領域Ｔ６－Ｓに電気的に接続される。第３の接続部３３０は、少なくとも１つの第５の接続用スルーホール５５２を介して初期化線ＶＩＮＩＴに電気的に接続される。第３の接続部３３０は、少なくとも１つの第１の接続用スルーホール５１３を介してリセットトランジスタＴ７の第１の電極領域Ｔ７－Ｓに電気的に接続される。
第１の接続部３１０の第１の端子は、少なくとも１つの第３の接続用スルーホール５３１（すなわち、第２のビアホール）を介して酸化物半導体層６００に対応する初期化トランジスタＴ６の第４の電極領域Ｔ６－Ｄに電気的に接続される。第１の接続部３１０の第２の端子は、少なくとも１つの第２の接続用スルーホール５２１（すなわち、第３のビアホール）を介して駆動トランジスタのゲートＣＣ２ａに電気的に接続される。かつ、ベース基板１０００上の第３のビアホール（すなわち、第２の接続用スルーホール５２１）の正投影は、ベース基板１０００上の中空領域ＬＢの正投影に位置する。かつ、駆動トランジスタＴ１のシリコン活性層の第２の電極領域Ｔ１－Ｄは、第２の発光制御トランジスタＴ５のシリコン活性層の第１の電極領域Ｔ５－Ｓに電気的に接続される。
第４の接続部３４０は、少なくとも１つの第１の接続用スルーホール５１４を介してシリコン半導体層５００に対応する駆動トランジスタＴ１の第２の電極領域Ｔ１－Ｄに電気的に接続される。さらに、第４の接続部３４０は、少なくとも１つの第３の接続用スルーホール５３２を介して酸化物半導体層６００に対応する閾値補償トランジスタＴ３の第３の電極領域Ｔ３－Ｓに電気的に接続される。
第２の接続部３２０は、少なくとも１つの第１の接続用スルーホール５１２（すなわち、第７のビアホール）を介してシリコン半導体層５００に対応する第２の発光制御トランジスタＴ５の第２の電極領域Ｔ５－Ｄに電気的に接続される。さらに、第２の接続部３２０は、少なくとも１つの第５の接続用スルーホール５５３を介して転写部４２０に電気的に接続される。
補助導電部４１０は、少なくとも１つの第５の接続用スルーホール５５１（すなわち、第５のビアホール）を介して電力線Ｖｄｄに電気的に接続される。
転写部は、少なくとも１つの第６の接続用スルーホール５６１を介して発光デバイス０１２０の第１の電極に電気的に接続される。
例示的に、サブピクセル内の第１の接続用スルーホール５１１、５１２、５１３、５１４、および５１５は、それぞれ１つまたは２つまたはそれ以上を備えていてもよい。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計および決定することができ、ここには、限定しない
例示的に、サブピクセル内の第２の接続用スルーホール５２１は、それぞれ１つまたは２つまたはそれ以上を備えていてもよい。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計および決定することができ、ここには、限定しない
例示的に、サブピクセル内の第３の接続用スルーホール５３１、５３２および５３３は、それぞれ１つまたは２つまたはそれ以上を備えていてもよい。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計および決定することができ、ここには、限定しない
例示的に、サブピクセル内の第４の接続用スルーホール５４１は、それぞれ１つまたは２つまたはそれ以上を備えていてもよい。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計および決定することができ、ここには、限定しない
例示的に、サブピクセル内の第５の接続用スルーホール５５１、５５２および５５３は、それぞれ１つまたは２つまたはそれ以上を備えていてもよい。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計および決定することができ、ここには、限定しない
なお、各サブピクセルｓｐｘにおけるトランジスタの位置配置関係は、図３～図４ｆに示す例に限定されるものではなく、上記トランジスタの位置は、実際のアプリケーション要件に応じて具体的に設定することができる。
第１の方向Ｆ１はサブピクセルの行方向であり得、第２の方向Ｆ２はサブピクセルの列方向であり得ることに留意されたい。あるいは、第１の方向Ｆ１はまた、サブピクセルの列方向であり得、第２の方向Ｆ２は、サブピクセルの行方向であり得る。実際のアプリケーションでは、実際のアプリケーション要件に従って設定でき、ここを限定しない。
例示的に、図３および６ｂに示されるように、同じサブピクセルにおいて、列方向Ｆ２上の閾値補償トランジスタＴ３の酸化物活性層の第２のチャネル領域Ｔ３－Ａの正投影と、列方向Ｆ２上の第１のビアホール（すなわち、第１の接続用スルーホール５１１）の正投影とは、重なる。
例示的に、図３および６ｂに示されるように、同じサブピクセルにおいて、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影は、ベース基板１０００上の第５のビアホール（すなわち、第５の接続用スルーホール５５１）の正投影を覆う。さらに、同じサブピクセルにおいて、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影は、ベース基板１０００上の第４のビアホール（すなわち、第４の接続用スルーホール５４１）の正投影を覆う。さらに、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影は、ベース基板１０００上の発光制御線ＥＭの正投影に近い。ベース基板１０００上の記憶導電部ＣＣ１ａの正投影と、ベース基板１０００上の発光制御線ＥＭの正投影は、重ならない。
例示的に、図３および６ｂに示されるように、同じ列において、第４のビアホール（すなわち、第４の接続用スルーホール５４１）および第５のビアホール（すなわち、第５の接続用スルーホール５５１）は、列方向Ｆ２に沿ってほぼ同じ直線上に配置される。さらに、同じ列において、第６のビアホール（すなわち、第１の接続用スルーホール５１５）、第４のビアホール（すなわち、第４の接続用スルーホール５４１）および第５のビアホール（すなわち、第５の接続用スルーホール５５１）は、列方向Ｆ２に沿ってほぼ同じ直線上に配置される。
例示的に、図３および図４ｅに示されるように、ベース基板１０００上の第１の接続部３１０の正投影は、ベース基板１０００上の電力線Ｖｄｄの正投影に近く、かつ、ベース基板１０００上の第１の接続部３１０の正投影と、ベース基板１０００上の電力線Ｖｄｄの正投影は重ならない。
例示的に、図３、図６ａおよび図６ｂに示されるように、同じサブピクセルにおいて、ベース基板１０００上の第４の走査線ＧＡ４の正投影は、ベース基板１０００上の発光制御線ＥＭの正投影から離れたベース基板１０００上の第７のビアホール（すなわち、第１の接続用スルーホール５１２）および第６のビアホール（すなわち、第１の接続用スルーホール５１５）の正投影の側に位置する。
特定の実施において、本開示の実施形態では、前記記憶コンデンサは、積み重ねられて配置された３つの電極板を有し、前記３つの電極板は、それぞれ、前記第１の導電層、前記第２の導電層および前記第３の導電層と同じ層に配置される。このようにして、占有面積を増やすことなく、記憶コンデンサＣＳＴの面積を増やすことができ、記憶コンデンサＣＳＴの静電容量値を増やすことができる。
特定の実施において、本開示の実施形態では、同じサブピクセルにおいて、前記駆動トランジスタのゲート、前記記憶導電部および前記第１の接続部は、前記記憶コンデンサの３つの電極板として機能する。さらに、第１の接続部は前記駆動トランジスタのゲートに電気的に接続され、前記記憶コンデンサの第２の電極として機能する。
さらに、図８に示すように、同じサブピクセル内の補助導電部４１０、記憶導電部ＣＣ１ａおよび電力線Ｖｄｄが電気的に接続され、記憶コンデンサＣＳＴの第１の電極を形成し、その結果、補助導電部４１０および記憶導電部ＣＣ１ａの電位は同じであり、両方とも電源ラインＶｄｄの電位である。かつ、駆動トランジスタＴ１のゲートＣＣ２ａが第１の接続部３１０に電気的に接続され、記憶コンデンサＣＳＴの第２の電極を形成するため、駆動トランジスタＴ１のゲートＣＣ２ａと第１の接続部３１０電位は、同じであり、および両方は、駆動トランジスタＴ１のゲートＣＣ２ａの電位である。このように、記憶コンデンサは４つの積み重ねられたプレートを含むことができるので、記憶コンデンサＣＳＴの面積は占有面積を増やすことなく増やすことができ、記憶コンデンサＣＳＴの容量値を増やすことができる。
特定の実施形態では、補助導電部分４１０および第１の接続部３１０の対応する位置にある第２の平坦化層７５２を薄くするかまたは除去することができ、その結果、記憶コンデンサＣＳＴの容量を改善することができる。
なお、実際の工程では、工程条件の制約等により、上記の直線上に延在特徴は、実際の準備時に直線上に完全に延在することができず、多少のずれが生じる場合がある。したがって、直線上に延在する上記の特徴は、直線上に延在する条件をほぼ満たすだけでよく、それらはすべて本開示の保護範囲に属する。例えば、直線上に延在上記の特徴は、許容誤差範囲内で許容され得る。
同じ発明の思想に基づいて、本開示の実施形態はまた、本開示の実施形態によって提供される上記のディスプレイパネルを含むディスプレイデバイスを提供する。ディスプレイデバイスの問題を解決する原理は、前述のディスプレイパネルと同様であるため、ディスプレイデバイスの実装は、前述のディスプレイパネルの実装を参照することができ、ここでは繰り返しを繰り返さない。
特定の実施形態では、本発明の実施形態では、ディスプレイパネルは、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートブックコンピュータ、デジタルフォトフレームなどの、表示機能を備えた任意の製品またはコンポーネントであり得る。ナビゲーターなど。ディスプレイ装置の他の不可欠な構成要素は、当業者によって理解されるべきであり、ここで繰り返されることはなく、本発明の限定として使用されるべきではない。
本発明の好ましい実施形態が説明されてきたが、当業者は、基本的な創造的概念を習得すると、これらの実施形態に追加の変更および修正を加えることができる。したがって、添付の特許請求の範囲は、本発明の範囲内にある好ましい実施形態およびすべての変更および修正を含むものとして解釈されることを意図している。
明らかに、当業者は、本発明の実施形態の精神および範囲から逸脱することなく、本発明の実施形態に様々な変更および修正を加えることができる。このように、本発明の実施形態のこれらの修正および変形は、本発明およびそれらの同等の技術の特許請求の範囲内にある場合、本発明はまた、これらの修正および変形を含むことを意図する。

Claims (30)

  1. ディスプレイパネルであって、
    前記ディスプレイパネルは、ベース基板と、シリコン半導体層と、第１の絶縁層と、第１の導電層と、第２の絶縁層と、酸化物半導体層と、第３の絶縁層と、第２の導電層と、第４の絶縁層と、第３の導電層とを含み、
    前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも１つは、ピクセル回路を含み、前記ピクセル回路は、記憶コンデンサと、初期化トランジスタと、閾値補償トランジスタとを含み、
    前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は前記駆動トランジスタのシリコン活性層を含み、前記駆動トランジスタのシリコン活性層は、第１の電極領域と、第２の電極領域と、前記第１の電極領域と前記第２の電極領域との間に位置する第１のチャネル領域とを有し、
    前記第１の絶縁層は、前記シリコン半導体層から離れた前記ベース基板の側に配置され、
    前記第１の導電層は、前記ベース基板から離れた前記第１の絶縁層の側に配置され、かつ、前記第１の導電層は、複数の走査線を含み、
    前記第２の絶縁層は、前記ベース基板から離れた前記第１の導電層の側に配置され、
    前記酸化物半導体層は、前記ベース基板から離れた前記第２の絶縁層の側に配置され、前記酸化物半導体層は、前記初期化トランジスタの酸化物活性層と、前記閾値補償トランジスタの酸化物活性層とを含み、前記閾値補償トランジスタの酸化物活性層は、第３の電極領域と、第４の電極領域と、前記第３の電極領域と前記第４の電極領域との間に位置する第２のチャネル領域とを有し、各サブピクセルにおいて、前記初期化トランジスタの酸化物活性層の第４の電極領域および前記閾値補償トランジスタの酸化物活性層の第４の電極領域は、前記駆動トランジスタのゲートに電気的に接続され、前記閾値補償トランジスタの酸化物活性層の第３の電極領域は、前記駆動トランジスタのシリコン活性層の第２の電極領域に電気的に接続され、
    前記第３の絶縁層は、前記ベース基板から離れた前記酸化物半導体層の側に配置され、
    前記第２の導電層は、前記ベース基板から離れた前記第３の絶縁層の側に配置され、
    前記第４の絶縁層は、前記ベース基板から離れた前記第２の導電層の側に配置され、
    前記第３の導電層は、前記ベース基板から離れた前記第４の絶縁層の側に配置され、かつ、前記第３の導電層は、互いに間隔を置いて配置された複数のデータラインを含み、
    前記記憶コンデンサは、積み重ねられて配置された３つの電極板を有し、前記３つの電極板は、それぞれ、前記第１の導電層、前記第２の導電層および前記第３の導電層と同じ層に配置される、ことを特徴とするディスプレイパネル。
  2. 前記ピクセル回路は、駆動トランジスタをさらに含み、前記第１の導電層は、駆動トランジスタのゲートをさらに含み、
    前記第２の導電層は、間隔を置いて配置された複数の記憶導電部を含み、前記サブピクセルは、前記記憶導電部を含み、
    前記第３の導電層は、間隔を置いて配置された複数の第１の接続部をさらに含み、前記サブピクセルは前記第１の接続部を含み、
    同じ前記サブピクセル内で、前記駆動トランジスタのゲート、前記記憶導電部および前記第１の接続部は、前記記憶コンデンサの３つの電極板として機能する、ことを特徴とする請求項１に記載するディスプレイパネル。
  3. 同じ前記サブピクセル内で、前記ベース基板上の前記記憶導電部の正投影と、前記ベース基板上の前記駆動トランジスタのゲートの正投影とは、第６の重なり合う領域を有し、前記第１の接続部は前記駆動トランジスタのゲートに電気的に接続され、
    前記記憶導電部は前記記憶コンデンサの第１の電極として機能し、
    前記第１の接続部は前記駆動トランジスタのゲートに電気的に接続され、前記記憶コンデンサの第２の電極として機能する、ことを特徴とする請求項１に記載するディスプレイパネル。
  4. 前記記憶導電部は中空領域を有し、前記ベース基板上の前記駆動トランジスタのゲートの正投影は、前記記憶導電部の中空領域を覆い、
    前記第１の接続部の第１の端子は、第２のビアホールを介して前記初期化トランジスタの酸化物活性層の第４の電極領域に電気的に接続され、前記第１の接続部の第２の端子は、第３のビアホールを介して、前記駆動トランジスタのゲートに電気的に接続され、
    前記第２のビアホールは、前記第３の絶縁層および前記第４の絶縁層を貫通し、
    前記第３のビアホールは、前記第２の絶縁層、前記第３の絶縁層および前記第４の絶縁層を貫通し、かつ、前記ベース基板上の前記第３のビアホールの正投影は、前記ベース基板上の前記中空領域の正投影に位置する、ことを特徴とする請求項３に記載するディスプレイパネル。
  5. 前記ベース基板上の前記第１の接続部の正投影は、前記ベース基板上の前記中空領域の正投影を覆う、ことを特徴とする請求項４に記載するディスプレイパネル。
  6. 前記第３の導電層は、間隔を置いて配置された複数の電力線をさらに含み、サブピクセルの列は前記電力線を含み、同じ列において、前記ベース基板上の前記電力線の正投影は、前記ベース基上の板前記データライン上の正投影と前記ベース基板上の前記第１の接続部の正投影との間に位置し、
    同じ前記サブピクセル内で、前記電力線は、第４のビアホールを介して前記記憶導電部に電気的に接続され、前記第４のビアホールは、前記第４の絶縁層を貫通する、ことを特徴とする請求項２から請求項５のいずれか一項に記載するディスプレイパネル。
  7. 前記ディスプレイパネルは、第５の絶縁層と、第４の導電層とをさらに含み、
    前記第５の絶縁層は、前記ベース基板から離れた前記第３の導電層の側に配置され、
    前記第４の導電層は、前記ベース基板から離れた前記第５の絶縁層の側に配置され、前記第４の導電層は、互いに間隔を置いて配置された複数の補助導電部を含み、前記サブピクセルは前記補助導電部を含み、
    同じ前記サブピクセル内で、前記補助導電部は、第５のビアホールを介して前記電力線に電気的に接続され、前記ベース基板上の前記補助導電部の正投影と前記ベース基板上の前記第１の接続部の正投影とは、重なり、前記第５のビアホールは前記第５の絶縁層を貫通する、ことを特徴とする請求項６に記載するディスプレイパネル。
  8. 同じ前記サブピクセル内で、前記ベース基板上の前記補助導電部の正投影は、前記ベース基板上の前記記憶導電部の正投影を覆う、ことを特徴とする請求項７に記載するディスプレイパネル。
  9. 同じ前記サブピクセル内で、前記ベース基板上の前記記憶導電部の正投影は、前記ベース基板上の第５のビアホールの正投影を覆う、ことを特徴とする請求項８に記載するディスプレイパネル。
  10. 同じ列において、前記第４のビアホールおよび前記第５のビアホールは、前記列の方向に沿ってほぼ同じ直線上に配列する、ことを特徴とする請求項７から請求項９のいずれか一項に記載するディスプレイパネル。
  11. 前記複数のサブピクセルのうちの少なくとも１つのサブピクセルにおいて、前記初期化トランジスタの酸化物活性層の第４の電極領域と、前記閾値補償トランジスタの酸化物活性層の第４の電極領域は共有され、かつ、前記初期化トランジスタの酸化物活性層と前記閾値補償トランジスタの酸化物活性層は、前記サブピクセルの列方向に沿ってほぼ同じ直線上に延在する、ことを特徴とする請求項１から請求項１０のいずれか一項に記載するディスプレイパネル。
  12. サブピクセルの同じ行において、前記初期化トランジスタの酸化物活性層は、前記サブピクセルの行方向に沿ってほぼ直線に配列され、かつ、前記閾値補償トランジスタの酸化物活性層は、前記サブピクセルの行方向に沿ってほぼ直線上に配列される、ことを特徴とする請求項１１に記載するディスプレイパネル。
  13. サブピクセルの同じ行において、前記初期化トランジスタの酸化物活性層の第２のチャネル領域の中は、前記サブピクセルの行方向に沿ってほぼ直線に配置され、かつ、前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の中心は、前記サブピクセルの行方向に沿ってほぼ直線に配置される、ことを特徴とする請求項１２に記載するディスプレイパネル。
  14. サブピクセルの同じ列において、前記初期化トランジスタの酸化物活性層および前記閾値補償トランジスタの酸化物活性層は、前記サブピクセルの列方向に沿ってほぼ直線に配置される、ことを特徴とする請求項１１から請求項１３のいずれか一項に記載するディスプレイパネル。
  15. 前記複数の走査線は、互いに間隔を置いて配置された複数の第１の走査線および複数の第２の走査線を含み、サブピクセルの行は、前記第１の走査線および前記第２の走査線を含み、
    同じ前記サブピクセル内で、前記ベース基板上の前記第１の走査線の正投影と、前記ベース基板上の前記初期化トランジスタの酸化物活性層の第２のチャネル領域の正投影とは、第１の重なり合う領域を有し、前記第１の重なり合う領域に位置する前記第１の走査線の部分は、前記初期化トランジスタのゲートとして機能し、
    同じ前記サブピクセル内で、前記ベース基板上の前記第２の走査線の正投影と、前記ベース基板上の前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の正とは、第２の重なり合う領域を有し、前記第２の重なり合う領域に位置する前記第２の走査線の部分は、前記閾値補償トランジスタのゲートとして機能する、ことを特徴とする請求項１１から請求項１４のいずれか一項に記載するディスプレイパネル。
  16. 前記ピクセル回路は、データ書き込みトランジスタをさらに含み、前記シリコン半導体層は、前記データ書き込みトランジスタのシリコン活性層をさらに含み、
    前記データラインは、第１のビアホールを介して前記データ書き込みトランジスタのシリコン活性層の第１の電極領域に電気的に接続され、前記第１のビアホールは、前記第１の絶縁層、前記第２の絶縁層、前記第３の絶縁層および前記第４の絶縁層を貫通する、ことを特徴とする請求項１５に記載するディスプレイパネル。
  17. 同じ前記サブピクセル内で、前記列方向における前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の正投影と、前記列方向における前記第１のビアホールの正投影とは重なる、ことを特徴とする請求項１６に記載するディスプレイパネル。
  18. 前記複数の走査線は、互いに間隔を置いて配置された複数の第３の走査線を含み、ここで、サブピクセルの１つの行は前記第３の走査線を含み、
    同じ前記サブピクセル内で、前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記データ書き込みトランジスタのシリコン活性層の第１のチャネル領域の正投影とは、第３の重なり合う領域を有し、前記第３の重なり合う領域に位置する前記第３の走査線の部分は、前記データ書き込みトランジスタのゲートとして機能する、ことを特徴とする請求項１７に記載するディスプレイパネル。
  19. 同じ前記サブピクセル内で、前記ベース基板上の前記第２の走査線の正投影は、前記ベース基板上の前記第１の走査線の正投影と前記ベース基板上の前記第３の走査線の正投影との間に位置する、ことを特徴とする請求項１８に記載するディスプレイパネル。
  20. 同じ前記サブピクセル内で、前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記閾値補償トランジスタの酸化物活性層の第３の電極領域の正投影とは重なる、ことを特徴とする請求項１９に記載するディスプレイパネル。
  21. 前記第２の導電層は、互いに間隔を置いて配置された複数の第１の補助走査線をさらに含み、前記サブピクセルの行は、前記第１の補助走査線を含み、
    同じ前記サブピクセル内で、前記ベース基板上の前記第１の補助走査線の正投影と、前記ベース基板上の前記初期化トランジスタの酸化物活性層の第２のチャネル領域の正投影とは、第４の重なり合う領域を有し、
    前記初期化トランジスタは、ダブルゲートトランジスタであり、前記第１の重なり合う領域に位置する前記第１の走査線の部分は、前記初期化トランジスタの第１のゲートであり、前記第４の重なり合う領域に位置する前記第１の補助走査線の部分は、前記初期化トランジスタの第２のゲートである、ことを特徴とする請求項１６から請求項２０のいずれか一項に記載するディスプレイパネル。
  22. 同じ行において、前記ベース基板上の前記第１の走査線の正投影は、前記ベース基板上の前記第１の補助走査線の正投影を覆う、ことを特徴とする請求項２１に記載するディスプレイパネル。
  23. 前記第２の導電層は、互いに間隔を置いて配置された複数の第２の補助走査線をさらに含み、前記サブピクセルの行は前記第２の補助走査線を含み、
    同じ前記サブピクセル内で、前記ベース基板上の前記第２の補助走査線の正投影と、前記ベース基板上の前記閾値補償トランジスタの酸化物活性層の第２のチャネル領域の正投影とは、第５の重なり合う領域を有し、
    前記閾値補償トランジスタは、ダブルゲートトランジスタであり、前記第２の重なり合う領域に位置する前記第２の走査線の部分は、前記閾値補償トランジスタの第１のゲートであり、前記第５の重なり合う領域に位置する前記第２の補助走査線の部分は、前記閾値補償トランジスタの第２のゲートである、ことを特徴とする請求項１６から請求項２２のいずれか一項に記載するディスプレイパネル。
  24. 同じ行において、前記ベース基板上の前記第２の走査線の正投影は、前記ベース基板上の前記第２の補助走査線の正投影を覆う、ことを特徴とする請求項２３に記載するディスプレイパネル。
  25. 前記第３の導電層は、間隔を置いて配置された複数の転写部をさらに含み、前記サブピクセルは、前記転写部を含み、
    前記ピクセル回路は、第１の発光制御トランジスタおよび第２の発光制御トランジスタをさらに含み、前記シリコン半導体層は、前記第１の発光制御トランジスタのシリコン活性層および第２の発光制御トランジスタのシリコン活性層をさらに含み、
    同じ前記サブピクセル内で、前記データ書き込みトランジスタのシリコン活性層の第２の電極領域は、前記第１の発光制御トランジスタのシリコン活性層の第１の電極領域に電気的に接続され、前記電力線は、第６のビアホールを介して前記第１の発光制御トランジスタのシリコン活性層の第２の電極領域に電気的に接続され、前記駆動トランジスタのシリコン活性層の第２の電極領域は、前記第２の発光制御トランジスタのシリコン活性層の第１の電極領域に電気的に接続され、前記第２の発光制御トランジスタのシリコン活性層の第２の電極領域は、第７のビアホールを介して転写部に電気的に接続され、前記第６のビアホールと前記第７のビアホールは、それぞれ前記第１の絶縁層、前記第２の絶縁層、前記第３の絶縁層および前記第４の絶縁層を貫通する、ことを特徴とする請求項１から請求項２４のいずれか一項に記載するディスプレイパネル。
  26. 前記第１の導電層は、互いに間隔を置いて配置された複数の発光制御線をさらに含み、ここで、サブピクセルの行は、前記発光制御線を含み、
    同じ前記サブピクセル内で、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記第３の走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に位置し、
    同じ前記サブピクセル内で、前記ベース基板上の前記発光制御線の正投影と、前記ベース基板上の前記第１の発光制御トランジスタのシリコン活性層の第１のチャネル領域の正投影とは、第７の重なり合う領域を有し、前記第７の重なり合う領域に位置する前記発光制御線の部分は、前記第１の発光制御トランジスタのゲートとして機能し、
    同じ前記サブピクセル内で、前記ベース基板上の前記発光制御線の正投影と、前記ベース基板上の前記第２の発光制御トランジスタのシリコン活性層の第１のチャネル領域の正投影とは、第８の重なり合う領域を有し、前記第８の重なり合う領域に位置する前記発光制御線の部分は、前記第２の発光制御トランジスタのゲートとして機能する、ことを特徴とする請求項２５に記載するディスプレイパネル。
  27. 同じ前記サブピクセル内で、前記ベース基板上の前記補助導電部の正投影と、前記ベース基板上の前記発光制御線の正投影のエッジとは、重なり合う領域を有し、
    前記ベース基板上の前記記憶導電部の正投影は、前記ベース基板上の前記発光制御線の正投影と重ならない、ことを特徴とする請求項２６に記載するディスプレイパネル。
  28. 前記第４の導電層は、互いに間隔を置いて配置された複数の初期化線をさらに含み、サブピクセルの行は、前記初期化線を含み、かつ、同じ前記サブピクセル内で、前記初期化トランジスタの酸化物活性層の第３の電極領域は、前記初期化線に電気的に接続され、
    同じ前記サブピクセル内で、前記ベース基板上の前記初期化線の正投影は、前記ベース基板上の前記第２の走査線の正投影から離れた前記ベース基板上の前記第１の走査線の正投影の側に位置する、ことを特徴とする請求項２７に記載するディスプレイパネル。
  29. 前記ピクセル回路は、リセットトランジスタをさらに含み、前記シリコン半導体層は、前記リセットトランジスタのシリコン活性層をさらに含み、
    前記第１の導電層は、互いに間隔を置いて配置された複数の第４の走査線をさらに含み、ここで、サブピクセルの行は、前記第４の走査線に対応し、かつ、同じ前記サブピクセル内で、前記ベース基板上の前記第４の走査線の正投影は、前記ベース基板上の前記発光制御線の正投影から離れた前記ベース基板上の前記第７のビアホールおよび前記第６のビアホールの正投影の側に位置し、
    同じ前記サブピクセル内で、前記ベース基板上の前記第４の走査線の正投影と、前記リセットトランジスタのシリコン活性層の第１のチャネル領域在前記ベース基板的正投影とは、第９の重なり合う領域を有し、前記第９の重なり合う領域に位置する前記第４の走査線の部分は、前記リセットトランジスタのゲートとして機能する、ことを特徴とする請求項２８に記載するディスプレイパネル。
  30. 請求項１から請求項２９のいずれか一項に記載のディスプレイパネルを含む、ことを特徴とするディスプレイデバイス。
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