KR20220152312A - 전류 확산 층을 포함하는 다층 복합 막을 갖는 발광 다이오드 디바이스들 - Google Patents

전류 확산 층을 포함하는 다층 복합 막을 갖는 발광 다이오드 디바이스들 Download PDF

Info

Publication number
KR20220152312A
KR20220152312A KR1020227035253A KR20227035253A KR20220152312A KR 20220152312 A KR20220152312 A KR 20220152312A KR 1020227035253 A KR1020227035253 A KR 1020227035253A KR 20227035253 A KR20227035253 A KR 20227035253A KR 20220152312 A KR20220152312 A KR 20220152312A
Authority
KR
South Korea
Prior art keywords
layer
mesas
current spreading
sidewalls
contact
Prior art date
Application number
KR1020227035253A
Other languages
English (en)
Inventor
에릭 윌리엄 영
라자트 샤르마
데니스 스캇
Original Assignee
루미레즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루미레즈 엘엘씨 filed Critical 루미레즈 엘엘씨
Publication of KR20220152312A publication Critical patent/KR20220152312A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

픽셀들을 한정하는 복수의 메사들 - 메사들 각각은 반도체 층들을 포함함 -, 복수의 메사들 각각 사이의 공간의 N-컨택 물질, 금속으로부터 활성 영역 및 P형 층의 측벽들을 절연하는 유전체 물질을 포함하는 발광 다이오드(LED) 디바이스들이 설명된다. 다층 복합 막은 P형 층 상에 있고, 다층 복합 막은: P형 층 상의 전류 확산 층 - 전류 확산 층은 제1 부분 및 제2 부분을 가짐 -; 전류 확산 층의 제2 부분 상의 유전체 층; 유전체 층의 측벽들 및 전류 확산 층의 제1 부분에 의해 한정되는 비아 개구부; 및 전류 확산 층의 제1 부분, 유전체 층의 측벽들, 및 유전체 층의 적어도 부분 상의 비아 개구부의 P-컨택 층을 포함한다.

Description

전류 확산 층을 포함하는 다층 복합 막을 갖는 발광 다이오드 디바이스들
본 개시내용의 실시예들은 일반적으로, 발광 다이오드(LED) 디바이스들 및 그 제조 방법들에 관한 것이다. 더 구체적으로, 실시예들은 전류 확산 층을 포함하는 다층 복합 막을 포함하는 발광 다이오드 디바이스들에 관한 것이다.
발광 다이오드(LED)는 그를 통해 전류가 흐를 때 가시 광을 방출하는 반도체 광원이다. LED들은 P형 반도체와 N형 반도체를 결합한다. LED들은 일반적으로, III-V족 화합물 반도체를 사용한다. III-V족 화합물 반도체는 다른 반도체들을 사용하는 디바이스들보다 더 높은 온도에서 안정적인 작동을 제공한다. III-V족 화합물은 전형적으로, 사파이어 산화알루미늄(Al2O3) 또는 탄화규소(SiC)로 형성된 기판 상에 형성된다.
착용가능 디바이스들, 머리 장착식, 및 대면적 디스플레이들을 포함하는 다양한 신흥 디스플레이 응용들은, 100 ㎛ X 100 ㎛ 미만에 이르기까지의 측방향 치수를 갖는 높은 밀도를 갖는 마이크로LED들(μLED들 또는 uLED들)의 어레이들로 구성된 소형화된 칩들을 요구한다. 마이크로LED들(uLED들)은 전형적으로, 적색, 청색 및 녹색 파장들을 포함하는 마이크로LED들을 매우 근접하게 정렬함으로써 색 디스플레이들의 제조에서 사용되는 직경 또는 폭이 약 50 ㎛ 이하인 치수들을 갖는다. 일반적으로, 개별 마이크로LED 다이들로 구성된 디스플레이들을 조립하는 데 2가지 접근법들이 활용되었다. 첫째는 픽 앤드 플레이스 접근법으로, 각각의 개별 청색, 녹색 및 적색 파장 마이크로LED를 픽업하고 정렬한 다음 백플레인 상에 부착하며, 후속하여, 백플레인을 구동기 집적 회로에 전기적으로 연결하는 것을 포함한다. 각각의 마이크로LED의 작은 크기로 인해, 이 조립 시퀀스는 느리고 제조 오류들을 겪는다. 또한, 디스플레이들의 증가하는 해상도 요건들을 충족시키기 위해 다이 크기가 감소함에 따라, 요구되는 치수들의 디스플레이를 채우기 위해 각각의 픽 앤드 플레이스 작동에서 점점 더 많은 개수의 다이들이 전달되어야 한다. 제2 접근법은 LED들의 그룹, 예를 들어, 모놀리식 다이 또는 어레이 또는 매트릭스를 백플레인에 본딩하는 것이고, 이는 픽 앤드 플레이스와 연관된 개별 LED들의 취급을 제거한다. 그러므로, LED들의 그룹들을 효율적으로 생성하는 방법들을 개발할 필요가 있으며, LED들의 그룹들은 그 후에 LED 백플레인에 본딩하기 위해 사용될 수 있다.
본 개시내용의 실시예들은 발광 다이오드(LED) 디바이스들에 관한 것으로, 발광 다이오드(LED) 디바이스들은: 픽셀들을 한정하는 복수의 메사들 - 메사들 각각은 반도체 층들을 포함하고, 반도체 층들은 N형 층, 활성 영역, 및 P형 층을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 메사들 각각 사이의 공간의 N-컨택 물질 - N-컨택 물질은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉함 -; N-컨택 물질로부터 활성 영역 및 P형 층의 측벽들을 절연하는 유전체 물질; 및 P형 층 상의 다층 복합 막 - 다층 복합 막은: P형 층 상의 전류 확산 층 - 전류 확산 층은 제1 부분 및 제2 부분을 가짐 -; 전류 확산 층의 제2 부분 상의 유전체 층; 전류 확산 층의 제1 부분 및 유전체 층의 측벽들에 의해 한정된 비아 개구부; 및 전류 확산 층의 제1 부분, 유전체 층의 측벽들, 및 유전체 층의 적어도 부분 상의 비아 개구부의 P-컨택 층을 포함함 - 을 포함한다.
추가적인 실시예들은 발광 다이오드(LED) 디바이스들에 관한 것으로, 발광 다이오드(LED) 디바이스들은: 픽셀들을 한정하는 복수의 메사들 - 메사들 각각은 반도체 층들을 포함하고, 반도체 층들은 N형 층, 활성 영역, 및 P형 층을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 메사들 각각 사이의 공간의 N-컨택 물질 - N-컨택 물질은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉함 -; N-컨택 물질로부터 활성 영역 및 P형 층의 측벽들을 절연하는 유전체 물질; P형 층 상의 다층 복합 막 - 다층 복합 막은: 직접 P형 층 상의, 제1 부분 및 제2 부분을 갖는 전류 확산 층, 전류 확산 층의 제2 부분 상의 유전체 층 - 유전체 층은 전류 확산 층의 제1 부분과 함께 비아 개구부를 한정하는 측벽들을 포함함 -, 및 유전체 층 및 비아 개구부에 대해 등각인 P-컨택 층을 포함함 -; 전류 확산 층의 제2 부분 위에 있는 P-컨택 층 위의 하드 마스크 층 - 하드 마스크 층은 하드 마스크 개구부를 한정하는 측벽들을 포함함 -; 하드 마스크 층의 측벽들 상에 그리고 전류 확산 층의 제1 부분 위에 있는 P-컨택 층 위의 하드 마스크 개구부에 등각으로 퇴적된 라이너 층; 라이너 층 상의 P-금속 물질 플러그; 하드 마스크 층 상의 패시베이션 층; 및 패시베이션 층 상의 언더 범프 금속화 층을 포함한다.
추가의 실시예들은 발광 다이오드(LED) 디바이스를 제조하는 방법에 관한 것으로, 방법은: N형 층, 활성 영역, 및 P형 층을 포함하는 복수의 반도체 층들을 기판 상에 퇴적시키는 단계; 픽셀들을 한정하는 복수의 메사들 및 트렌치들을 형성하기 위해 반도체 층들의 부분을 식각하는 단계 - 메사들 각각은 반도체 층들을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 트렌치들에 제1 유전체 물질을 퇴적시키는 단계; 메사들 각각 사이의 공간에 N-컨택 물질을 퇴적시키는 단계 - N-컨택 물질은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉하며, 유전체 물질은 N-컨택 물질로부터 활성 영역 및 P형 층의 측벽들을 절연함 -; 및 P형 층 상에 다층 복합 막을 퇴적시키는 단계 - 다층 복합 막은, P형 층 상의 전류 확산 층 - 전류 확산 층은 제1 부분 및 제2 부분을 가짐 -; 전류 확산 층의 제2 부분 상의 유전체 층; 전류 확산 층의 제1 부분 및 유전체 층의 측벽들에 의해 한정된 비아 개구부; 및 전류 확산 층의 제1 부분, 유전체 층의 측벽들, 및 유전체 층의 적어도 부분 상의 비아 개구부의 P-컨택 층을 포함함 - 를 포함한다.
본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있도록, 위에 간략히 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있기 때문에, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조 부호들이 유사한 요소들을 나타내는 첨부 도면들의 도들에서 제한이 아닌 예로써 예시된다.
도 1a는 하나 이상의 실시예에 따른, 기판 상에 퇴적된 반도체 층들, 금속 층(예를 들어, P-컨택 층), 및 유전체 층(예를 들어, 하드 마스크 층)의 스택의 단면도를 예시하고;
도 1b는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1c는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1d는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1e는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1f는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1g는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1h는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1i는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1j는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1k는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1l은 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1m은 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도를 예시하고;
도 1n은 도 1e의 점선 원(1N)에 의해 표시된 도 1e의 스택의 부분의 확대도이고;
도 1o는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계의 완성된 디바이스의 단면도를 예시하고;
도 2는 하나 이상의 실시예에 따른, LED 어레이의 평면도를 예시하고;
도 3a는 하나 이상의 실시예에 따른, 제조 방법에 대한 프로세스 흐름도를 예시하고;
도 3b는 하나 이상의 실시예에 따른, 제조 방법에 대한 프로세스 흐름도를 예시하고;
도 3c는 하나 이상의 실시예에 따른, 제조 방법에 대한 프로세스 흐름도를 예시하고;
도 3d는 하나 이상의 실시예에 따른, 제조 방법에 대한 프로세스 흐름도를 예시하고;
도 3e는 하나 이상의 실시예에 따른, 제조 방법에 대한 프로세스 흐름도를 예시하고;
도 3f는 하나 이상의 실시예에 따른, 제조 방법에 대한 프로세스 흐름도를 예시하고;
도 4는 하나 이상의 실시예에 따른, LED 디바이스의 단면도를 예시하고;
도 5a는 픽셀화된 공통 캐소드를 만들기 위한 실시예에 대한 도 1g의 변형을 예시하고;
도 5b는 도 5a에 따른 스택의 추가의 처리에 기초한 도 1o의 변형을 예시한다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 도면들은 축척에 맞게 도시되지 않았다. 예를 들어, 메사들의 높이들 및 폭들은 축척에 맞게 도시되지 않았다.
본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 이하의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하고, 다양한 방식들로 실시되거나 수행될 수 있다.
하나 이상의 실시예에 따라 본원에 사용된 바와 같은 "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 갖는 중간 또는 최종 구조를 지칭한다. 추가적으로, 일부 실시예들에서의 기판에 대한 언급은 또한, 문맥이 명백하게 달리 나타내지 않는 한, 기판의 일부만을 지칭한다. 또한, 일부 실시예들에 따라 기판 상에 퇴적시키는 것에 대한 언급은, 베어 기판 상에 또는 하나 이상의 막 또는 피쳐 또는 물질이 기판 상에 퇴적되거나 형성된 기판 상에 퇴적시키는 것을 포함한다.
하나 이상의 실시예에서, 기판은, 제조 프로세스 동안 막 처리가 수행되는, 임의의 기판 또는 기판 상에 형성된 물질 표면을 의미한다. 예시적인 실시예들에서, 처리가 수행되는 기판 표면은, 응용에 따라, 물질들, 예컨대, 규소, 산화규소, 절연체상 규소(SOI), 응력가해진 규소, 비정질 규소, 도핑된 규소, 탄소 도핑된 산화규소들, 게르마늄, 비화갈륨, 유리, 사파이어, 및 임의의 다른 적합한 물질들, 예컨대, 금속들, 금속 질화물들, III-질화물들(예를 들어, GaN, AlN, InN 및 합금들), 금속 합금들, 및 다른 전도성 물질들을 포함한다. 기판들은, 제한없이, 발광 다이오드(LED) 디바이스들을 포함한다. 일부 실시예들에서 기판들은 기판 표면을 연마, 식각, 환원, 산화, 히드록실화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위해 전처리 프로세스에 노출된다. 일부 실시예들에서, 기판 자체의 표면에 대한 직접적인 막 처리에 추가하여, 개시된 막 처리 단계들 중 임의의 단계는 또한, 기판 상에 형성되는 하부 층에 대해 수행되고, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부 층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적인 막/층이 기판 표면 상에 퇴적된 경우, 새롭게 퇴적된 막/층의 노출된 표면이 기판 표면이 된다.
"웨이퍼" 및 "기판"이라는 용어는 본 개시내용에서 상호교환가능하게 사용될 것이다. 따라서, 본원에서 사용되는 바와 같이, 웨이퍼는 본원에 설명된 LED 디바이스들의 형성을 위한 기판으로서 역할을 한다.
마이크로LED(uLED)에 대한 언급은 100 마이크로미터 미만의 하나 이상의 특징 치수(예를 들어, 높이, 폭, 깊이, 두께 등의 치수)를 갖는 발광 다이오드를 의미한다. 하나 이상의 실시예에서, 높이, 폭, 깊이, 두께 중 하나 이상의 치수는 2 내지 25 마이크로미터의 범위의 값들을 갖는다.
도 1a는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 동안 기판 상에 퇴적된 반도체 층들, 금속 층(예를 들어, P-컨택 층), 및 유전체 층(예를 들어, 하드 마스크 층)의 스택의 단면도이다. 도 1a를 참조하면, 반도체 층들(104)이 기판(102) 상에 성장된다. 하나 이상의 실시예에 따른 반도체 층들(104)은 에피택셜 층들, III-질화물 층들 또는 에피택셜 III-질화물 층들을 포함한다.
기판은 관련 기술분야의 통상의 기술자에게 알려진 임의의 기판일 수 있다. 하나 이상의 실시예에서, 기판은 사파이어, 탄화규소, 규소(Si), 석영, 산화마그네슘(MgO), 산화아연(ZnO), 스피넬 등 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 기판은 에피택셜 층(들)의 성장 전에 패터닝되지 않는다. 따라서, 일부 실시예들에서, 기판은 패터닝되지 않고 평평하거나 실질적으로 평평한 것으로 간주될 수 있다. 다른 실시예들에서, 기판은 패터닝되는데, 예를 들어, 패터닝된 사파이어 기판(PSS)이다.
하나 이상의 실시예에서, 반도체 층들(104)은 III-질화물 물질을 포함하고, 특정 실시예들에서 에피택셜 III-질화물 물질을 포함한다. 일부 실시예들에서, III-질화물 물질은 갈륨(Ga), 알루미늄(Al) 및 인듐(In) 중 하나 이상을 포함한다. 따라서, 일부 실시예들에서, 반도체 층들(104)은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄(InAlN), 질화알루미늄인듐갈륨(AlInGaN) 등 중 하나 이상을 포함한다. 하나 이상의 특정 실시예에서, 반도체 층들(104)은 p형 층, 활성 영역, 및 n형 층을 포함한다. 하나 이상의 실시예에서, 반도체 층들(104)은 III-질화물 물질을 포함하고, 특정 실시예들에서 에피택셜 III-질화물 물질을 포함한다. 일부 실시예들에서, III-질화물 물질은 갈륨(Ga), 알루미늄(Al) 및 인듐(In) 중 하나 이상을 포함한다. 따라서, 일부 실시예들에서, 반도체 층들(104)은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화인듐알루미늄(InAlN), 질화알루미늄인듐갈륨(AlInGaN) 등 중 하나 이상을 포함한다. 하나 이상의 특정 실시예에서, 반도체 층들(104)은 p형 층, 활성 영역, 및 n형 층을 포함한다.
하나 이상의 실시예에서, 기판(102)은 반도체 층들(104)을 성장시키기 위해 LED 디바이스 층들의 에피택시를 위한 유기금속 기상 애피택시(MOVPE) 반응기에 배치된다.
하나 이상의 실시예에서, 반도체 층들(104)은 도핑되지 않은 III-질화물 물질 및 도핑된 III-질화물 물질의 스택을 포함한다. III-질화물 물질들은 p형 또는 n형 III-질화물 물질이 필요한지 여부에 따라 규소(Si), 산소(O), 붕소(B), 인(P), 게르마늄(Ge), 망가니즈(Mn), 또는 마그네슘(Mg) 중 하나 이상으로 도핑될 수 있다. 특정 실시예들에서, 반도체 층들(104)은 n형 층(104n), 활성 영역(106) 및 p형 층(104p)을 포함한다.
하나 이상의 실시예에서, 반도체 층들(104)은, 약 2 ㎛ 내지 약 9 ㎛, 2 ㎛ 내지 약 8 ㎛, 2 ㎛ 내지 약 7 ㎛, 2 ㎛ 내지 약 6 ㎛, 2 ㎛ 내지 약 5 ㎛, 2 ㎛ 내지 약 4 ㎛, 2 ㎛ 내지 약 3 ㎛, 3 ㎛ 내지 약 10 ㎛, 3 ㎛ 내지 약 9 ㎛, 3 ㎛ 내지 약 8 ㎛, 3 ㎛ 내지 약 7 ㎛, 3 ㎛ 내지 약 6 ㎛, 3 ㎛ 내지 약 5 ㎛, 3 ㎛ 내지 약 4 ㎛, 4 ㎛ 내지 약 10 ㎛, 4 ㎛ 내지 약 9 ㎛, 4 ㎛ 내지 약 8 ㎛, 4 ㎛ 내지 약 7 ㎛, 4 ㎛ 내지 약 6 ㎛, 4 ㎛ 내지 약 5 ㎛, 5 ㎛ 내지 약 10 ㎛, 5 ㎛ 내지 약 9 ㎛, 5 ㎛ 내지 약 8 ㎛, 5 ㎛ 내지 약 7 ㎛, 5 ㎛ 내지 약 6 ㎛, 6 ㎛ 내지 약 10 ㎛, 6 ㎛ 내지 약 9 ㎛, 6 ㎛ 내지 약 8 ㎛, 6 ㎛ 내지 약 7 ㎛, 7 ㎛ 내지 약 10 ㎛, 7 ㎛ 내지 약 9 ㎛, 또는 7 ㎛ 내지 약 8 ㎛의 범위를 포함하는, 약 2 ㎛ 내지 약 10 ㎛의 범위의 조합된 두께를 갖는다.
하나 이상의 실시예에서, 활성 영역(106)은 n형 층(104n)과 p형 층(104p) 사이에 형성된다. 활성 영역(106)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 적절한 물질들을 포함할 수 있다. 하나 이상의 실시예에서, 활성 영역(106)은 III-질화물 물질 다중 양자 우물들(MQW), 및 III-질화물 전자 차단 층으로 구성된다.
하나 이상의 실시예에서, P-컨택 층(105) 및 하드 마스크 층(108)은 p형 층(104p) 상에 퇴적된다. 도시된 바와 같이, P-컨택 층은 p형 층(104p) 상에 퇴적되고, 하드 마스크 층(108)은 P-컨택 층 상에 있다. 일부 실시예들에서, P-컨택 층(105)은 p형 층(104p) 상에 직접 퇴적된다. 예시되지 않은 다른 실시예들에서, p형 층(104p)과 P-컨택 층(105) 사이에 하나 이상의 추가적인 층이 있을 수 있다. 일부 실시예들에서, 하드 마스크 층(108)은 P-컨택 층(105) 상에 직접 퇴적된다. 예시되지 않은 다른 실시예들에서, 하드 마스크 층(108)과 P-컨택 층(105) 사이에 하나 이상의 추가적인 층이 있을 수 있다. 하드 마스크 층(108) 및 P-컨택 층(105)은 통상의 기술자에게 알려진 임의의 적절한 기법에 의해 퇴적될 수 있다. 하나 이상의 실시예에서, 하드 마스크 층(108) 및 P-컨택 층(105)은 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 플라즈마 강화 원자 층 퇴적(PEALD) 및 플라즈마 강화 화학 기상 퇴적(PECVD) 중 하나 이상에 의해 퇴적된다.
본원에서 사용되는 바와 같은 "스퍼터 퇴적"은 스퍼터링에 의한 박막 퇴적의 물리 기상 퇴적(PVD) 방법을 지칭한다. 스퍼터 퇴적에서, 물질, 예를 들어, 금속은 소스인 타겟으로부터 기판 상으로 방출된다. 이 기법은 소스 물질인 타겟의 이온 충격에 기초한다. 이온 충격은 순수하게 물리적 프로세스, 즉, 타겟 물질의 스퍼터링으로 인해 증기를 초래한다.
본원의 일부 실시예들에 따라 사용되는 바와 같이, "원자 층 퇴적"(ALD) 또는 "주기적 퇴적"은 박막들을 기판 표면 상에 퇴적시키는 데 사용되는 기상 기법을 지칭한다. ALD의 프로세스는, 물질의 층을 기판 표면 상에 퇴적시키기 위해 기판의 표면 또는 기판의 일부가, 교번하는 전구체들, 즉 2가지 이상의 반응성 화합물들에 노출되는 것을 수반한다. 교번하는 전구체들에 기판이 노출될 때, 전구체들은 순차적으로 또는 동시에 도입된다. 전구체들이 처리 챔버의 반응 구역 내에 도입되고, 기판 또는 기판의 일부가 전구체들에 개별적으로 노출된다.
일부 실시예들에 따라 본원에서 사용되는 바와 같이, "화학 기상 퇴적(CVD)"은 기판 표면 상의 화학물질의 분해에 의해 물질의 막들이 증기상으로부터 퇴적되는 프로세스를 지칭한다. CVD에서, 기판 표면은 전구체 및/또는 공-시약들에 동시에 또는 실질적으로 동시에 노출된다. 본원에서 사용되는 바와 같이, "실질적으로 동시에"는, 공동 유동 또는 전구체들의 대부분의 노출들에 대해 중첩이 있는 경우를 지칭한다.
일부 실시예들에 따라 본원에서 사용되는 바와 같이, "플라즈마 강화 원자 층 퇴적(PEALD)"은 기판 상에 박막들을 퇴적시키기 위한 기법을 지칭한다. 열 ALD 프로세스들에 대한 PEALD 프로세스들의 일부 예들에서, 물질은 동일한 화학 전구체들로부터, 그러나 더 높은 퇴적 속도로 더 낮은 온도에서 형성될 수 있다. PEALD 프로세스, 일반적으로, 반응물 가스 및 반응물 플라즈마가, 챔버 내에 기판을 갖는 프로세스 챔버 내로 순차적으로 도입된다. 제1 반응물 가스는 프로세스 챔버에서 펄싱되고 기판 표면 상에 흡착된다. 그 후, 반응물 플라즈마는 프로세스 챔버 내로 펄싱되고 제1 반응물 가스와 반응하여 기판 상에 퇴적 물질, 예를 들어, 박막을 형성한다. 열 ALD 프로세스와 유사하게, 퍼지 단계는 각각의 반응물들의 전달 사이에 수행될 수 있다.
하나 이상의 실시예에 따라 본원에서 사용되는 바와 같이, "플라즈마 강화 화학 기상 퇴적(PECVD)"은 기판 상에 박막들을 퇴적시키기 위한 기법을 지칭한다. PECVD 프로세스에서, 가스 또는 액체 상인 소스 물질, 예컨대, 캐리어 가스에 비말동반된 가스 상 III-질화물 물질 또는 액체 상 III-질화물 물질의 증기가 PECVD 챔버 내로 도입된다. 플라즈마 개시 가스가 또한, 챔버 내에 도입된다. 챔버에서의 플라즈마의 생성은 여기된 라디칼들을 생성한다. 여기된 라디칼들은 챔버에 위치된 기판의 표면에 화학적으로 결합되고, 원하는 막을 기판의 표면 상에 형성한다.
하나 이상의 실시예에서, 하드 마스크 층(108)은 관련 기술분야에 알려진 물질들 및 패터닝 기법들을 사용하여 제조될 수 있다. 일부 실시예들에서, 하드 마스크 층(108)은 금속성 또는 유전체 물질을 포함한다. 적합한 유전체 물질들은 산화규소(SiO), 질화규소(SiN), 탄화규소(SiC), 산화알루미늄(AlOx), 질화알루미늄(AlN) 및 이들의 조합들을 포함하지만, 이에 제한되지 않는다. 통상의 기술자는, 산화규소를 표현하기 위해 SiO와 같은 화학식들을 사용하는 것이 원소들 사이의 임의의 특정한 화학량론적 관계를 암시하지 않는다는 것을 인식할 것이다. 화학식은 단지 막의 주요 원소들을 식별할 뿐이다.
하나 이상의 실시예에서, P-컨택 층(105)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 적합한 금속을 포함할 수 있다. 하나 이상의 실시예에서, P-컨택 층(105)은 은(Ag)을 포함한다.
도 1b는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1b를 참조하면, 하드 마스크 층(108) 및 P-컨택 층(105)은 P-컨택 층(105) 및 하드 마스크 층(108)에 적어도 하나의 개구부(110)를 형성하기 위해 패터닝되고, 개구부는 반도체 층들(104)의 최상부 표면(104t) 및 P-컨택 층(105) 및 하드 마스크 층(108)의 측벽들(108s, 105s)을 각각 노출시킨다.
하나 이상의 실시예에서, 하드 마스크 층(108) 및 P-컨택 층(105)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 적절한 패터닝 기법에 따라 패터닝된다. 하나 이상의 실시예에서, 하드 마스크 층(108) 및 P-컨택 층(105)은 식각에 의해 패터닝된다. 하나 이상의 실시예에 따르면, 종래의 마스킹, 습식 식각 및/또는 건식 식각 프로세스들이 하드 마스크 층(108) 및 P-컨택 층(105)을 패터닝하는 데 사용될 수 있다.
다른 실시예들에서, 패턴은 나노임프린트 리소그래피를 사용하여 하드 마스크 층(108) 및 P-컨택 층(105)에 전사된다. 하나 이상의 실시예에서, 기판(102)은, 하드 마스크 층(108) 및 P-컨택 층(105)을 효율적으로 식각하지만 p형 층(104p)을 매우 느리게 식각하거나 전혀 식각하지 않는 조건들을 사용하는 반응성 이온 식각(RIE) 툴에서 식각된다. 다시 말해서, 식각은 p형 층(104p) 위의 P-컨택 층(105) 및 하드 마스크 층(108)에 대해 선택적이다. 패터닝 단계에서, 원하는 패턴을 달성하기 위해 마스킹 기법들이 사용될 수 있다는 것이 이해된다.
도 1c는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1c를 참조하면, 내측 스페이서들(112)은 반도체 층들(104)의 최상부 표면(104t) 및 P-컨택 층(105) 및 하드 마스크 층(108)의 측벽들(108s, 105s) 상에 퇴적된다. 내측 스페이서들(112)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 적절한 물질을 포함할 수 있다. 하나 이상의 실시예에서, 내측 스페이서들(112)은 유전체 물질을 포함한다. 내측 스페이서들을 형성하는 물질의 퇴적은 전형적으로, 기판 표면에 대해 등각으로 행해지고, 반도체 층들(104)의 최상부 표면(104b) 상에가 아니라 측벽들(108s, 105s) 상에 내측 스페이서들을 달성하기 위해 식각이 후속된다.
본원에서 사용되는 바와 같이, "유전체"라는 용어는 인가된 전기장에 의해 분극될 수 있는 전기 절연체 물질을 지칭한다. 하나 이상의 실시예에서, 내측 스페이서들(112)은 산화물들, 예를 들어, 산화규소(SiO2), 산화알루미늄(Al2O3), 질화물들, 예를 들어, 질화규소(Si3N4)를 포함하지만 이에 제한되지 않는다. 하나 이상의 실시예에서, 유전체 내측 스페이서들(112)은 질화규소(Si3N4)를 포함한다. 다른 실시예들에서, 내측 스페이서들(112)은 산화규소(SiO2)를 포함한다. 일부 실시예들에서, 내측 스페이서들(112)의 조성은 이상적인 분자식에 대해 비화학량론적이다. 예를 들어, 일부 실시예들에서, 유전체 층은 산화물들(예를 들어, 산화규소, 산화알루미늄), 질화물들(예를 들어, 질화규소(SiN)), 산탄화물(예를 들어, 산탄화규소(SiOC)), 및 산질탄화물(예를 들어, 산탄질화규소(SiNCO))을 포함하지만 이에 제한되지 않는다.
일부 실시예들에서, 내측 스페이서들(112)은 분산 브래그 반사기(DBR)일 수 있다. 본원에서 사용되는 바와 같이, "분산 브래그 반사기"는 가변 굴절률을 갖는 교번하는 박막 물질들, 예를 들어, 고굴절률 및 저굴절률 막들의 다층 스택으로부터 형성된 구조(예를 들어, 거울)를 지칭한다.
하나 이상의 실시예에서, 내측 스페이서들(112)은 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 플라즈마 강화 원자 층 퇴적(PEALD) 및 플라즈마 강화 화학 기상 퇴적(PECVD) 중 하나 이상에 의해 퇴적된다.
하나 이상의 실시예에서, 내측 스페이서들(112)은 약 200 nm 내지 약 1 ㎛, 예를 들어, 약 300 nm 내지 약 1 ㎛, 약 400 nm 내지 약 1 ㎛, 약 500 nm 내지 약 1 ㎛, 약 600 nm 내지 약 1 ㎛, 약 700 nm 내지 약 1 ㎛, 약 800 nm 내지 약 1 ㎛, 약 500 nm 내지 약 1 ㎛, 약 200 nm 내지 약 900 nm, 300 nm 내지 약 900 nm, 약 400 nm 내지 약 900 nm, 약 500 nm 내지 약 900 nm, 약 600 nm 내지 약 900 nm, 약 700 nm 내지 약 900 nm, 약 800 nm 내지 약 900 nm, 약 200 nm 내지 약 800 nm, 300 nm 내지 약 800 nm, 약 400 nm 내지 약 800 nm, 약 500 nm 내지 약 800 nm, 약 600 nm 내지 약 800 nm, 약 700 nm 내지 약 800 nm, 약 200 nm 내지 약 700 nm, 약 300 nm 내지 약 700 nm, 약 400 nm 내지 약 700 nm, 약 500 nm 내지 약 700 nm, 약 600 nm 내지 약 700 nm, 약 200 nm 내지 약 600 nm, 약 300 nm 내지 약 600 nm, 약 400 nm 내지 약 600 nm, 약 500 nm 내지 약 600 nm, 약 200 nm 내지 약 500 nm, 약 300 nm 내지 약 500 nm, 약 300 nm 내지 약 400 nm, 약 200 nm 내지 약 400 nm, 또는 약 300 nm 내지 약 400 nm 범위의 두께를 갖는다.
도 1d는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1d를 참조하면, 반도체 층들(104)은 적어도 하나의 메사, 예를 들어, 제1 메사(150a) 및 제2 메사(150b)를 형성하기 위해 식각된다. 도 1d에 예시된 실시예에서, 제1 메사(150a) 및 제2 메사(150b)는, 트렌치(111)로 지칭될 트렌치(111)에 의해 분리된다. 각각의 트렌치(111)는 측벽들(113)을 갖는다.
도 1e는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1e를 참조하면, 외측 스페이서들(114)은 트렌치들(111)의 측벽들(113) 상에 퇴적된다. 외측 스페이서들(114)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 적절한 물질을 포함할 수 있다. 하나 이상의 실시예에서, 외측 스페이서들(114)은 유전체 물질을 포함한다. 유전체 물질은 도 1i와 관련하여 아래에 설명되는 바와 같이, 트렌치들(111)에 퇴적되는 금속으로부터 활성 영역(106)(측벽(106s)) 및 P형 층(104p)(측벽(104s))의 측벽들을 절연한다. 외측 스페이서들을 형성하는 물질의 퇴적은 전형적으로, 기판 표면에 대해 등각으로 행해지고, 트렌치의 바닥 또는 하드 마스크 층의 최상부가 아니라 트렌치들의 측벽들 상에 외측 스페이서들을 달성하기 위해 식각이 후속된다.
하나 이상의 실시예에서, 외측 스페이서들(114)은 산화물들, 예를 들어, 산화규소(SiO2), 산화알루미늄(Al2O3), 질화물들, 예를 들어, 질화규소(Si3N4)일 수 있다. 하나 이상의 실시예에서, 외측 스페이서(114)는 질화규소(Si3N4)를 포함한다. 다른 실시예들에서, 외측 스페이서(114)는 산화규소(SiO2)를 포함한다. 일부 실시예들에서, 외측 스페이서들(114)은 분산 브래그 반사기(DBR)일 수 있다.
하나 이상의 실시예에서, 외측 스페이서들(114)은 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 플라즈마 강화 원자 층 퇴적(PEALD) 및 플라즈마 강화 화학 기상 퇴적(PECVD) 중 하나 이상에 의해 퇴적된다.
도 1n은 도 1e의 점선 원(1N)에 의해 표시된 도 1e의 스택의 부분의 확대도이다.
하나 이상의 실시예에서, 다크 공간 또는 다크 공간 갭(117)은 도 1b, 도 1e 및 도 1n에 도시된 바와 같이 제1 메사(150a) 및 제2 메사(150b) 상의 P-컨택 층들(105)의 인접 에지들(105e) 사이에 형성된다. 하나 이상의 실시예에서, 제1 메사(150a) 및 제2 메사(150b) 상의 P-컨택 층들(105)의 인접 에지들(105e) 사이에 형성된 다크 공간 갭(117)은 10 ㎛ 내지 0.5 ㎛의 범위, 또는 9 ㎛ 내지 0.5 ㎛의 범위, 또는 8 ㎛ 내지 0.5 ㎛의 범위, 또는 7 ㎛ 내지 0.5 ㎛의 범위, 또는 6 ㎛ 내지 0.5 ㎛의 범위, 또는 5 ㎛ 내지 0.5 ㎛의 범위, 또는 4 ㎛ 내지 0.5 ㎛의 범위, 또는 3 ㎛ 내지 0.5 ㎛의 범위에 있다. 다른 실시예들에서, 제1 메사(150a) 및 제2 메사(150b) 상의 P-컨택 층(105)의 인접 에지들(105e) 사이에 형성된 다크 공간 갭(117)은 10 ㎛ 내지 4 ㎛의 범위, 예를 들어, 8 ㎛ 내지 4 ㎛의 범위에 있다. LED 디바이스(100)의 실시예들에서, 복수의 이격된 메사들(150a, 150b) 각각은 복수의 메사들(150a, 150b) 중 각각의 메사의 부분에 걸쳐 연장되고 에지(105e)를 포함하는 전도성 및 반사성 둘 다인 P-컨택 층(105)을 포함하고, 복수의 이격된 메사들 각각 사이의 트렌치(111)는 40 ㎛ 내지 100 ㎛, 41 ㎛ 내지 100 ㎛를 포함하는 1 ㎛ 내지 100 ㎛의 범위 및 그들 사이의 모든 값들 및 하위 범위들의 픽셀 피치, 및 픽셀 피치의 20% 미만의, P-컨택 층의 인접 에지들 사이의 다크 공간 갭(117)을 초래한다. 일부 실시예들에서, 픽셀 피치들은 5 ㎛ 내지 100 ㎛, 10 ㎛ 내지 100 ㎛ 또는 15 ㎛ 내지 100 ㎛의 범위에 있다. 일부 실시예들에서, P-컨택 층의 인접 에지들 사이의 다크 공간 갭(117)은, 픽셀 피치가 10 ㎛ 내지 100 ㎛의 범위에 있을 때, 픽셀 피치의 1% 초과이고, 픽셀 피치의 20%, 19%, 18%, 17%, 16%, 15%, 14%, 13%, 12%, 11%, 10%, 9%, 8%, 7%, 6% 또는 5% 미만이다.
하나 이상의 실시예에서, 이격된 메사들(150a, 150b) 각각은 제1 세그먼트(104s1) 및 제2 세그먼트(104s2)(도 1m에 도시됨)를 각각 갖는 측벽들(104s)을 포함한다. 제1 세그먼트(104s1)는 N형 층(104n) 및 P형 층(104p)과 평행한 수평 평면(129)으로부터 60 도 내지 90 도의 범위의 (도 1n에 도시된 바와 같은) 각도 "a"를 한정한다. 일부 실시예들에서, 각도 "a"는 60 내지 85 도, 60 내지 80 도, 60 내지 75 도, 60 내지 70 도, 65 내지 90 도, 65 내지 85 도, 65 내지 80 도, 65 내지 75 도, 65 내지 70 도, 70 내지 90 도, 70 내지 85 도, 70 내지 80 도, 70 내지 75 도, 75 내지 90 도, 75 내지 85 도, 75 내지 80 도, 80 내지 90 도 또는 80 내지 85 도의 범위에 있다. 하나 이상의 실시예에서, 측벽들의 제2 세그먼트들(104s2)은 메사들이 형성되는 기판의 최상부 표면과 75 내지 90 도 미만의 범위의 각도를 형성한다.
도 1f는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1f를 참조하면, 기판(102)의 최상부 표면(102t)을 노출시키기 위해 반도체 층들(104)이 식각되고 트렌치들(111)이 확장된다(즉, 트렌치들의 깊이가 증가된다). 하나 이상의 실시예에서, 식각은 외측 스페이서들(114)이 트렌치들(111)의 측벽들 상에 남도록 선택적이다. 하나 이상의 실시예에서, 트렌치(111)는 바닥(111b) 및 측벽들(113)을 갖는다. 하나 이상의 실시예에서, 트렌치(111)는 메사들을 형성하는 반도체 층의 최상부 표면(104t)으로부터 약 0.5 ㎛ 내지 약 2 ㎛ 범위의 깊이를 갖는다.
도 1g는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1g를 참조하면, 메사의 최상부 표면 상에 비아 개구부(116)를 형성하기 위해 제1 메사(150a) 및 제2 메사(150b)가 패터닝되고, 반도체 층들(104)의 최상부 표면 및/또는 P-컨택 층(105)의 최상부 표면을 노출시킨다. 하나 이상의 실시예에서, 제1 메사(150a) 및 제2 메사(150b)는 반도체 처리에서 사용되는 마스킹 및 식각 프로세스와 같은, 관련 기술분야의 통상의 기술자에게 알려진 임의의 적절한 기법에 따라 패터닝될 수 있다.
도 1h는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1h를 참조하면, 반사성 라이너(130)가 기판 상에: 트렌치들(111)의 측벽들(113) 및 바닥(111b), 외측 스페이서(114)의 측벽들, 그리고 하드 마스크 층(108) 표면을 따라서, 그리고 반도체 층들(104)의 최상부 표면 및/또는 P-컨택 층(105)의 최상부 표면 상에 퇴적된다. 반사성 라이너(130)는 관련 기술분야의 통상의 기술자에게 알려진 임의의 적절한 물질을 포함할 수 있다. 하나 이상의 실시예에서, 반사성 라이너(130)는 알루미늄(Al)을 포함한다.
하나 이상의 실시예에서, 반사성 라이너(130)는 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 플라즈마 강화 원자 층 퇴적(PEALD) 및 플라즈마 강화 화학 기상 퇴적(PECVD) 중 하나 이상에 의해 퇴적된다. 하나 이상의 실시예에서, 반사성 라이너(130)의 퇴적은 반사성 라이너(130)가 트렌치(111)의 측벽들(113) 및 외측 스페이서(114)의 측벽들 상에만 퇴적되도록 선택적 퇴적이다.
도 1i는 하나 이상의 실시예에 따른, LED 디바이스의 제조의 단계 후의 스택의 단면도이다. 도 1i를 참조하면, 예를 들어, 최종 제품에 N-컨택 물질(118n) 및/또는 P-금속 물질 플러그(118p) 및/또는 전도성 금속(118c)을 생성하기 위해, 전극 금속(118)이, 비아 개구부(116)에서, 그리고 트렌치들(111)에서, 메사들(150a, 150b)의 최상부를 포함해, 기판 상에 퇴적된다. 전극 금속(118)은 통상의 기술자에게 알려진 임의의 적절한 물질을 포함할 수 있다. 하나 이상의 실시예에서, 전극 금속(118)은 구리를 포함하고 전극 금속 물질(118)은 구리의 전기화학 퇴적(ECD)에 의해 퇴적된다.
도 1j는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1j를 참조하면, 전극 금속(118)은 평탄화되거나, 식각되거나, 연마된다. 전극 금속(118)은 N-컨택 물질(118n) 및 P-금속 물질 플러그(118p)를 생성한다. 본원에서 사용되는 바와 같이, "평탄화된"이라는 용어는 표면들을 평활화하는 프로세스를 지칭하고, 화학적 기계적 연마/평탄화(CMP), 식각 등을 포함하지만 이에 제한되지 않는다.
도 1k는 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1k를 참조하면, 패시베이션 층(120)이 기판 상에 퇴적된다. 일부 실시예들에서, 패시베이션 층(120)은 평탄화된 N-컨택 물질(118n), 평탄화된 P-금속 물질 플러그(118p), 내측 스페이서(112)의 최상부 표면, 외측 스페이서(114)의 최상부 표면, 및 하드 마스크 층(108)의 최상부 표면 상에 직접 퇴적된다. 다른 실시예들에서, 패시베이션 층(120)과 평탄화된 N-컨택 물질(118n), 평탄화된 P-금속 물질 플러그(118p), 내측 스페이서(112)의 최상부 표면, 외측 스페이서(114)의 최상부 표면, 및 하드 마스크 층(108)의 최상부 표면 사이에 하나 이상의 추가적인 층이 있을 수 있다. 일부 실시예들에서, 패시베이션 물질은 하드 마스크 층(108)과 동일한 물질을 포함한다. 다른 실시예들에서, 패시베이션 층(120)은 하드 마스크 층(108)과 별개의 물질을 포함한다.
하나 이상의 실시예에서, 패시베이션 층(120)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 적합한 기법에 의해 퇴적될 수 있다. 하나 이상의 실시예에서, 패시베이션 층(120)은 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 플라즈마 강화 원자 층 퇴적(PEALD) 및 플라즈마 강화 화학 기상 퇴적(PECVD) 중 하나 이상에 의해 퇴적된다.
하나 이상의 실시예에서, 패시베이션 층(120)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 적합한 물질을 포함할 수 있다. 하나 이상의 실시예에서, 패시베이션 층(120)은 유전체 물질을 포함한다. 적합한 유전체 물질들은 산화규소(SiO), 질화규소(SiN), 탄화규소(SiC), 산화알루미늄(AlOx), 질화알루미늄(AlN) 및 이들의 조합들을 포함하지만, 이에 제한되지 않는다.
도 1l은 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1l을 참조하면, 패시베이션 층(120)은 적어도 하나의 개구부(122)를 형성하기 위해 패터닝되고, P-금속 물질 플러그(118p)의 최상부 표면을 노출시킨다. 2개의 개구부들(122)이 도시된다. 패시베이션 층(120)은, 리소그래피, 습식 식각, 또는 건식 식각을 포함하지만 이에 제한되지 않는, 관련 기술분야의 통상의 기술자에게 알려진 임의의 적합한 기법을 사용하여 패터닝될 수 있다.
도 1m은 하나 이상의 실시예에 따른, LED 디바이스(100)의 제조의 단계 후의 스택의 단면도이다. 도 1m을 참조하면, 언더 범프 금속화(UBM) 물질은 개구부들(122)에 퇴적되는 언더 범프 금속화(UBM) 층(124a)을 형성한다. 본원에서 사용되는 바와 같이, "언더 범프 금속화(UBM)"는 플립칩 패키지들을 위한 솔더 범프들을 갖는 기판에 다이를 연결하기 위해 요구되는 금속 층을 지칭한다. 하나 이상의 실시예에서, UBM 층(124a)은, 다이로부터 솔더 범프로의 전기적 연결을 제공하고, 범프로부터 다이로의 원하지 않는 확산을 제한하는 장벽 기능을 제공하고, 솔더 범프 패드에 대한 부착 및 다이 패시베이션에 대한 접착을 통해 다이에 대한 솔더 범프의 기계적 상호연결을 제공하는 물질의 패터닝된 박막 스택일 수 있다. UBM 층(124a)은 통상의 기술자에게 알려진 임의의 적합한 금속을 포함할 수 있다. 하나 이상의 실시예에서, UBM 층(124a)은 금(Au)을 포함할 수 있다.
하나 이상의 실시예에서, 언더 범프 금속화(UBM)는 전기도금과 조합된 건식 진공 스퍼터 방법을 포함하지만 이에 제한되지 않는, 관련 기술분야의 통상의 기술자에게 알려진 임의의 기법에 의해 달성될 수 있다. 하나 이상의 실시예에서, 전기도금과 조합된 건식 진공 스퍼터 방법은 고온 증발 시스템에서 스퍼터링되는 다중 금속 층들로 구성된다.
도 1m에서, UBM 층(124a)은 (예를 들어, 마스킹 및 식각에 의해) 패터닝된다. UBM 층(124a)은, 리소그래피, 습식 식각, 또는 건식 식각을 포함하지만 이에 제한되지 않는, 관련 기술분야의 통상의 기술자에게 알려진 임의의 적합한 기법을 사용하여 패터닝될 수 있다. UBM 층(124a)의 패터닝은 제1 메사(150a) 및 제2 메사(150b)에서 P-컨택 층(105) 위의 P-금속 물질 플러그(118p)와 접촉하는 애노드 패드들을 제공한다.
도 1o는 하나 이상의 실시예에 따른, 완성된 LED 디바이스의 단면도이다. 도 1o를 참조하면, 완성된 LED 디바이스(100)는 도 1m에 도시된 피쳐들을 포함하고, 단면에서 볼 때 디바이스(100)의 단부에 형성된 공통 전극(공통 캐소드)(140)을 더 포함한다. UBM 물질은 제1 메사(150a) 및 제2 메사(150b)에서 P-컨택 층(105) 위의 P-금속 물질 플러그(118p)와 접촉하는 애노드 패드들(124a)을 제공하도록 패터닝되었다. 공통 캐소드(140)는 전도성 금속(118c)을 포함한다. 언더 범프 금속화(UBM) 물질은 또한, UBM 층들(124a)과 유사하게 패터닝된, 공통 캐소드(140)와 접촉하는 캐소드 패드들(124c)을 제공한다. 하나 이상의 실시예에서, 복수의 이격된 메사들(150a, 150b)은 픽셀들의 매트릭스를 한정하고, 픽셀들의 매트릭스는 공통 전극(140)에 의해 둘러싸인다.
하나 이상의 실시예에서, 공통 전극(140)은 전도성 금속에 의해 둘러싸인 복수의 반도체 스택들을 포함하는 픽셀화된 공통 캐소드이다. 하나 이상의 실시예에서, 반도체 스택들은, 하나 이상의 실시예에 따라 에피택셜 층들, III-질화물 층들 또는 에피택셜 III-질화물 층들을 포함하는 반도체 층들(104)을 포함한다. 특정 실시예에서, 하나 이상의 반도체 층은 GaN을 포함한다.
픽셀화된 공통 전극을 제조하기 위해, 처리는 도 1a 내지 1f에 따라 진행되며, 이 시점에서, 도 1g에 도시된 바와 같이 비아 개구부들(116)을 생성하기보다는, 메사들의 부분이 식각되어 반도체 층들의 최상부 표면을 노출시킨다. 도 5a를 참조하면, 반도체 층들(104)의 최상부 표면(104t)을 노출시키기 위해 제3 메사(150c) 및 제4 메사(150d)가 식각되고, 이에 의해 반도체 스택들(151c 및 151d)을 각각 형성한다. 즉, 제3 메사(150c) 및 제4 메사(150d) 상의 내측 스페이서들(112), 하드 마스크 층(108) 및 P-컨택 층(105)이 제거된다. 외측 스페이서들(114)의 식각 시에 제3 메사(150c) 및 제4 메사(150d)의 측벽들이 노출된다. 그 후에, 제3 메사(150c) 및 제4 메사(150d)의 처리는: 도 1h에서 반사성 라이너 층(130)을 추가하고, 도 1i에서 전극 물질들(118)을 퇴적시키고, 도 1j-1m에서, 도 5b에 도시된 바와 같은 픽셀화된 공통 캐소드를 형성하는 것에 따라 진행된다.
도 5b의 실시예에서, 완성된 LED 디바이스(101)는, 도 5a에 도시되고, 그 후에 도 1h-1m, 및 도 1m에 따라 처리되고, 단면에서 볼 때 디바이스(101)의 단부에 형성된 공통 전극(공통 캐소드)(141)을 포함하는 피쳐들을 포함한다. UBM 물질은 제1 메사(150a) 및 제2 메사(150b)에서 P-컨택 층(105) 위의 P-금속 물질 플러그(118p)와 접촉하는 애노드 패드들(124a)을 제공하도록 패터닝되었다. 제3 메사(150c) 및 제4 메사(150d)는, 각각, 전도성 금속(118c)에 의해 둘러싸인 반도체 스택들(151c 및 151d)을 한정하거나 형성한다. 반도체 스택들(151c 및 151d)은 그들이 광을 생성하지 않는다는 점에서 비활성이다. 언더 범프 금속화(UBM) 물질은 또한, UBM 층들(124a)과 유사하게 패터닝된, 공통 캐소드(141)와 접촉하는 캐소드 패드들(124c)을 제공한다.
도 2는, 도 1a-1o에 관하여 본원에서 설명된 바와 같은 복수의 이격된 메사들에 의해 한정되거나 형성된 복수의 픽셀들(155)(155a 및 155b가 예들임)을 포함하는 LED 모놀리식 어레이(200)의 평면도를 도시한다. 예를 들어, 제1 메사(150a)는 제1 픽셀(155a)을 한정하거나 형성하고 제2 메사(150b)는 제2 픽셀(155b)를 한정하거나 형성한다. 제3 메사(150c) 및 제4 메사(150d)는 비활성 픽셀들, 또는 반도체 스택들(151c 및 151d)을 형성하거나 제공한다. 픽셀들(155)은 그리드로 배열되고 공통 캐소드(140)에 의해 연결된다. 하나 이상의 실시예에서, 이격된 메사들의 어레이는 2개의 방향으로의 메사들의 배열을 포함한다. 예를 들어, 어레이는 2 X 2 메사들, 4 X 4 메사들, 20 X 20 메사들, 50 X 50 메사들, 100 X 100 메사들, 또는 n1 X n2 메사들의 배열을 포함할 수 있고, 여기서 n1 및 n2 각각은 2 내지 1000 범위의 수이고, n1 및 n2는 동일하거나 동일하지 않을 수 있다.
하나 이상의 실시예는, 픽셀들(155a, 155b)을 한정하는 복수의 이격된 메사들(150a, 150b)을 포함하는 발광 다이오드(LED) 디바이스(100)를 제공하고, 복수의 이격된 메사들(150a, 150b) 각각은 반도체 층들(104)을 포함하고, 반도체 층들은 N형 층(104n), 활성 영역(106) 및 P형 층(104p)을 포함하고, 이격된 메사들(150a, 150b) 각각은 높이(H) 및 폭(W)을 갖고, 높이(H)는 폭(W) 이하이다. LED 디바이스(100)는 복수의 이격된 메사들(150a, 150b) 각각 사이의 트렌치(111) 형태의 트렌치(111)에 금속(118)을 더 포함하고, 금속(118)은 이격된 메사들(150a, 150b) 각각 사이에 광학적 격리를 제공하고, N형 층들(104n)의 측벽들을 따라, 이격된 메사들(150a, 150b) 중 각각의 메사의 N형 층(104n)과 전기적으로 접촉한다. 하나 이상의 실시예에서, LED 디바이스(100)는 N-컨택 물질(118n)로부터 활성 영역(106)(측벽(106s)) 및 P형 층(104p)의 측벽들(측벽(104s))을 절연하는 제1 유전체 물질(114)을 포함한다. P-금속 물질 플러그(118p)는 P-컨택 층(105)과 전기적으로 연통한다. LED 디바이스(100)의 실시예들에서, 복수의 이격된 메사들(150a, 150b) 각각은 복수의 메사들(150a, 150b) 중 각각의 메사의 부분에 걸쳐 연장되고 에지(105e)를 포함하는 전도성 P-컨택 층(105)을 포함하고, 복수의 이격된 메사들 각각 사이의 트렌치(111)는 51 ㎛ 내지 100 ㎛를 포함하는 1 ㎛ 내지 100 ㎛의 범위 및 그들 사이의 모든 값들 및 하위 범위들의 픽셀 피치, 및 픽셀 피치의 20% 미만의, P-컨택 층의 인접 에지들 사이의 다크 공간 갭(117)을 초래한다. 일부 실시예들에서, 픽셀 피치들은 5 ㎛ 내지 100 ㎛, 10 ㎛ 내지 100 ㎛ 또는 15 ㎛ 내지 100 ㎛의 범위에 있다. 다른 실시예들에서, 다크 공간 갭(117)은 10 ㎛ 내지 0.5 ㎛의 범위, 10 ㎛ 내지 4 ㎛의 범위, 예를 들어, 8 ㎛ 내지 4 ㎛의 범위에 있다. 하나 이상의 실시예에 따라 본원에서 사용되는 바와 같이 그리고 도 1o에 도시된 바와 같이, "픽셀 피치"는 메사들(150a, 150b)에 의해 제공되거나 형성되는 인접 픽셀들의 중심 "C" 사이의 거리 또는 간격(119)을 의미한다. 다시 말해서, 픽셀 피치는 인접 픽셀들의 중심간 간격(119)을 지칭한다. 하나 이상의 실시예에서, 도 2에 도시된 바와 같은 LED들의 어레이에 대한 중심간 간격은 인접 픽셀들(155a, 155b) 및 어레이(200)의 모든 인접 픽셀들에 대해 동일하다. 하나 이상의 실시예에서, 픽셀 피치는 5 ㎛ 내지 100 ㎛의 범위, 예를 들어, 5 ㎛ 내지 90 ㎛, 5 ㎛ 내지 80 ㎛, 5 ㎛ 내지 70 ㎛, 5 ㎛ 내지 60 ㎛, 5 ㎛ 내지 50 ㎛, 5 ㎛ 내지 40 ㎛, 5 ㎛ 내지 30 ㎛, 10 ㎛ 내지 90 ㎛, 10 ㎛ 내지 80 ㎛, 10 ㎛ 내지 70 ㎛, 10 ㎛ 내지 60 ㎛, 10 ㎛ 내지 50 ㎛, 10 ㎛ 내지 40 ㎛, 10 ㎛ 내지 30 ㎛, 20 ㎛ 내지 90 ㎛, 20 ㎛ 내지 80 ㎛, 20 ㎛ 내지 70 ㎛, 20 ㎛ 내지 60 ㎛, 20 ㎛ 내지 50 ㎛, 20 ㎛ 내지 40 ㎛, 20 ㎛ 내지 30 ㎛, 30 ㎛ 내지 90 ㎛, 30 ㎛ 내지 80 ㎛, 30 ㎛ 내지 70 ㎛, 30 ㎛ 내지 60 ㎛, 30 ㎛ 내지 50 ㎛, 30 ㎛ 내지 40 ㎛, 40 ㎛ 내지 90 ㎛, 40 ㎛ 내지 80 ㎛, 40 ㎛ 내지 70 ㎛, 40 ㎛ 내지 60 ㎛, 40 ㎛ 내지 50 ㎛, 50 ㎛ 내지 90 ㎛, 50 ㎛ 내지 80 ㎛, 50 ㎛ 내지 70 ㎛, 또는 50 ㎛ 내지 60 ㎛의 범위에 있다.
하나 이상의 실시예에서, 발광 다이오드(LED) 디바이스는: 픽셀들을 한정하는 복수의 메사들 - 복수의 메사들 각각은 반도체 층들을 포함하고, 반도체 층들은 N형 층, 활성 층, 및 P형 층을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 복수의 메사들 각각 사이의 공간의 N-컨택 물질 - N-컨택 물질은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉함 -; N-컨택 물질로부터 활성 영역 및 P형 층의 측벽들을 절연하는 유전체 물질을 포함하고; 복수의 메사들 각각은 복수의 메사들 중 각각의 메사의 부분에 걸쳐 연장되고 에지를 포함하는 P-컨택 층을 포함하고, 복수의 메사들 각각 사이의 공간은 10 ㎛ 내지 100 ㎛의 범위의 픽셀 피치 및 픽셀 피치의 20% 미만의, P-컨택 층의 인접 에지들 사이의 다크 공간 갭을 초래한다. 하나 이상의 실시예에서, P-컨택 층은 반사성 금속을 포함한다. 청구항 제1항의 LED 디바이스에서, 픽셀 피치는 40 ㎛ 내지 100 ㎛의 범위에 있다. 하나 이상의 실시예에서, P-컨택 층의 인접 에지들 사이의 다크 공간 갭은 픽셀 피치의 10% 미만이다. 청구항 제1항의 LED 디바이스에서, 반도체 층들은 2 ㎛ 내지 10 ㎛의 범위의 두께를 갖는 에피택셜 반도체 층들이다. 하나 이상의 실시예에서, 유전체 물질은 SiO2, AlOx, 및 SiN로 구성된 그룹으로부터 선택된 물질을 포함하는, 200 nm 내지 1 ㎛의 범위의 두께를 갖는 외측 스페이서들의 형태이다. 하나 이상의 실시예에서, N-컨택 물질은 메사의 최상부 표면으로부터 0.5 ㎛ 내지 2 ㎛의 범위의 깊이를 갖는다. 하나 이상의 실시예에서, 메사들 각각은 측벽들을 포함하고, 각각의 측벽은 제1 세그먼트 및 제2 세그먼트를 갖고, 측벽들의 제1 세그먼트들은 N형 층 및 P형 층과 평행한 수평 평면으로부터 60 도 내지 90 도의 범위의 각도를 한정하고, 측벽들의 제2 세그먼트들은 메사들이 형성된 기판의 최상부 표면과 75 내지 90 도 미만의 범위의 각도를 형성한다.
하나 이상의 실시예에서, 발광 다이오드(LED) 디바이스는: 픽셀들을 한정하는 복수의 메사들 - 복수의 메사들 각각은 반도체 층들을 포함하고, 반도체 층들은 N형 층, 활성 층, 및 P형 층을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 복수의 메사들 각각 사이의 공간의 금속 - 금속은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉함 -; 금속으로부터 활성 층 및 P형 층의 측벽들을 절연하는 유전체 물질을 포함하고; 복수의 메사들 각각은 복수의 메사들 중 각각의 메사의 부분에 걸쳐 연장되고 에지를 포함하는 P-컨택 층을 포함하고, 복수의 메사들 각각 사이의 공간은 10 ㎛ 내지 100 ㎛의 범위의 픽셀 피치 및 4 ㎛ 내지 10 ㎛의 범위의, P-컨택 층의 인접 에지들 사이의 다크 공간 갭을 초래하고, 복수의 메사들은 메사들의 어레이를 포함한다. 하나 이상의 실시예에서, 다크 공간 갭은 4 ㎛ 내지 8 ㎛의 범위에 있다. 하나 이상의 실시예에서, 픽셀 피치는 40 ㎛ 내지 100 ㎛의 범위에 있다.
본 개시내용의 하나 이상의 실시예는 LED 디바이스를 제조하는 방법을 제공한다. 도 3a-3f는 다양한 실시예들에 따른 프로세스 흐름도들을 예시한다. 도 3a를 참조하면, 방법(200)은 작동(202)에서 기판의 제조를 포함한다. 기판 제조는 N형 층, 활성 영역 및 P형 층을 포함하지만 이에 제한되지 않는 복수의 반도체 층들을 기판 상에 퇴적시키는 단계를 포함할 수 있다. 반도체 층들이 기판 상에 퇴적되면, 트렌치들 및 복수의 이격된 메사들을 형성하기 위해 반도체 층들의 부분이 식각된다. 작동(204)에서, 다이가 제조된다. 다이 제조는 에피택셜 층들(예를 들어, N형 층, 활성 영역, 및 P형 층)의 측벽들을 절연하기 위해 (제1) 유전체 물질을 퇴적시키는 단계를 포함하고, 퇴적 단계에는 트렌치들, 예를 들어, 복수의 이격된 메사들 각각 사이의 공간들에의 전극 금속의 퇴적이 후속된다. 일부 실시예들에서, 다이 제조는 P-컨택 층 및 하드 마스크를 퇴적시키는 단계, 전류 확산 막을 형성하는 단계, P-금속 물질 플러그를 도금하는 단계, 후속하여 언더 범프 금속화(UBM)를 더 포함한다. 작동(204)에서, 다이가 제조된다. 작동(206)에서, 선택적인 마이크로범핑이 상보형 금속 산화물 반도체(CMOS) 백플레인 상에서 발생할 수 있다. 작동(208)에서, 선택적으로, 다이가 CMOS 백플레인에 연결되고, 언더필이 제공되고, 레이저 리프트 오프가 발생하고, 이어서 선택적인 인광체 집적이 후속되도록 후단 처리가 발생한다.
도 3b를 참조하면, 일 실시예에서, 방법(210)은 단계(212)에서 N형 층, 활성 영역, 및 P형 층을 포함하는 복수의 반도체 층들을 기판 상에 퇴적시키는 단계를 포함한다. 단계(214)에서, 방법은, 픽셀들을 한정하는 복수의 이격된 메사들 및 트렌치들을 형성하기 위해 반도체 층들의 부분을 식각하는 단계를 더 포함하고, 복수의 이격된 메사들 각각은 반도체 층들을 포함하고, 이격된 메사들 각각은 그들의 폭 이하의 높이를 갖는다. 단계(216)에서, 방법은 금속으로부터 활성 영역 및 P형 층의 측벽들을 절연하는 유전체 물질을 퇴적시키는 단계를 포함한다. 단계(218)에서, 방법은 복수의 이격된 메사들 각각 사이의 공간에 전극 금속을 퇴적시키는 단계를 포함하고, 금속은 이격된 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라, 이격된 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉한다. 하나 이상의 실시예에서, 복수의 이격된 메사들 각각은 복수의 메사들 중 각각의 메사의 부분에 걸쳐 연장되고 에지를 포함하는 전도성 P-컨택 층을 포함하고, 복수의 이격된 메사들 각각 사이의 공간은 1 ㎛ 내지 100 ㎛의 범위의 픽셀 피치 및 픽셀 피치의 20% 미만의, P-컨택 층의 인접 에지들 사이의 다크 공간 갭을 초래한다. 일부 실시예들에서, 픽셀 피치들은 5 ㎛ 내지 100 ㎛, 10 ㎛ 내지 100 ㎛ 또는 15 ㎛ 내지 100 ㎛의 범위에 있다. 다른 실시예들에서, 다크 공간 갭은 10 ㎛ 내지 0.5 ㎛의 범위, 또는 10 ㎛ 내지 4 ㎛의 범위, 예를 들어, 8 ㎛ 내지 4 ㎛의 범위에 있다. 하나 이상의 실시예에 따라, 본원에서 사용되는 바와 같이, "다크 공간 갭"이라는 용어는, 광이 반사되지 않는, P-컨택 층의 인접 에지들 사이의 공간을 지칭한다.
일부 실시예들에서, 방법은 이격된 메사들의 어레이를 형성하는 단계를 포함한다. 일부 실시예들에서, 금속은 반사성 금속을 포함한다. 일부 실시예들에서, 다크 공간 갭은 10 ㎛ 내지 0.5 ㎛의 범위 또는 10 ㎛ 내지 4 ㎛의 범위에 있다. 일부 실시예들에서, 복수의 이격된 메사들은 픽셀들로 배열되고, 픽셀 피치는 5 ㎛ 내지 100 ㎛ 또는 30 ㎛ 내지 50 ㎛의 범위에 있다. 일부 실시예들에서, 반도체 층들(104)은 2 ㎛ 내지 10 ㎛의 범위의 두께를 갖는다.
도 3c를 참조하면, 도 3b의 작동들(212 내지 218)에 더하여, 방법(220)은 작동(222)에서 공통 전극을 형성하는 단계를 포함한다. 하나 이상의 실시예에서, 공통 전극은 전도성 금속에 의해 둘러싸인 복수의 반도체 스택들을 포함한다. 하나 이상의 실시예에서, 반도체 스택들은 GaN의 하나 이상의 층을 포함한다.
도 3d를 참조하면, 도 3b의 작동들(212 내지 218)에 더하여, 방법(224)은 작동(226)에서 전류 확산 층의 퇴적을 포함한다. 일부 방법 실시예들은, 다층 복합 막을 P형 층 상에 형성하는 단계를 포함하고, 다층 복합 막은 전류 확산 층, 전류 확산 층의 제1 부분 상의 P-컨택 층, 및 하드 마스크 층 아래의 전류 확산 층의 제2 부분 상의 (제2) 유전체 층을 포함한다. 하나 이상의 실시예에서, 다층 복합 막은 P형 층 상의 전류 확산 층 - 전류 확산 층은 제1 부분 및 섹션 부분을 가짐 -; 전류 확산 층의 제2 부분 상의 유전체 층; 유전체 층의 측벽들 및 전류 확산 층의 제1 부분에 의해 한정되는 비아 개구부; 및 비아 개구부의: 전류 확산 층의 제1 부분, 유전체 층의 측벽들, 및 유전체 층의 표면의 적어도 일부 상의 P-컨택 층을 포함한다. 하나 이상의 실시예에서, 다층 복합 막은 P형 층 상에 직접 형성된다. 다른 실시예들에서, 다층 복합 막과 P형 층 사이에 형성된 하나 이상의 추가적인 층이 있을 수 있다. 하나 이상의 실시예에서, 다층 복합 층은 P-컨택 층 상에 가드 층을 포함한다.
일부 방법 실시예들은 P형 층 위에 전류 확산 층을 퇴적시키는 단계를 포함한다. 다른 방법 실시예들은, P형 층 위에 전류 확산 층을 퇴적시키는 단계; 전류 확산 층 상에 유전체 층을 퇴적시키는 단계; 유전체 층에 비아 개구부를 형성하는 단계; 비아 개구부에 그리고 유전체 층의 최상부 표면 상에 P-컨택 층을 등각으로 퇴적시키는 단계; P-컨택 층 상에 가드 층을 퇴적시키는 단계; 가드 층 상에 하드 마스크 층을 퇴적시키는 단계; 하드 마스크 층에 개구부를 형성하는 단계; 하드 마스크 층의 개구부에 라이너 층을 퇴적시키는 단계; 및 라이너 층 상에 P-금속 물질 플러그를 퇴적시키는 단계 - P-금속 물질 플러그는 폭을 가짐 -; 및 P-금속 물질 플러그 상에 패시베이션 층을 형성하는 단계 - 패시베이션 층은 폭을 한정하는 개구부를 갖고, 패시베이션 층의 개구부의 폭은 개구부의 라이너 층과 P-금속 물질 플러그의 조합의 폭 미만임 - 를 포함한다.
도 3e를 참조하면, 일부 방법 실시예들은, 작동(232)에서 P형 층 위에 또는 P형 층에 걸쳐 하드 마스크 층을 퇴적시키는 단계를 포함하는 방법(230)을 포함한다. 작동(234)에서, 하드 마스크 층에 개구부가 형성된다. 작동(236)에서, 하나 이상의 실시예에서, 하드 마스크 층의 개구부에 라이너 층이 퇴적된다. 작동(238)에서, 하나 이상의 실시예에서, P-금속 물질 플러그가 라이너 층 상에 퇴적되고, P-금속 물질 플러그는 폭을 갖고, 작동(240)에서, 패시베이션 층이 P-금속 물질 플러그 상에 형성되고, 패시베이션 층은 폭을 한정하는 개구부를 갖고, 패시베이션 층의 개구부의 폭은 P-금속 물질 플러그의 폭 미만이다.
하나 이상의 실시예에서, 발광 다이오드(LED) 디바이스를 제조하는 방법은: N형 층, 활성 영역, 및 P형 층을 포함하는 복수의 반도체 층들을 기판 상에 퇴적시키는 단계; P형 층 위에 하드 마스크 층을 퇴적시키는 단계; 픽셀들을 한정하는 복수의 메사들 및 트렌치들을 형성하기 위해 하드 마스크 층 및 반도체 층들의 부분을 식각하는 단계 - 복수의 메사들 각각은 반도체 층들을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 트렌치들에 유전체 물질을 퇴적시키는 단계; 하드 마스크 층에 개구부를 형성하고, 기판의 표면 및 N형 층의 측벽을 노출시키기 위해 반도체 층들을 식각하는 단계; 하드 마스크 층의 개구부, 유전체 물질, N형 층, 및 기판의 표면들 상에를 포함하여 기판 상에 라이너 층을 퇴적시키는 단계; 라이너 층 상에 전극 금속을 퇴적시키는 단계; N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉하는 N-컨택 물질, 및 하드 마스크 층의 개구부의 라이너 층 상에 P-금속 물질 플러그를 형성하기 위해 기판을 평탄화하는 단계 - 하드 마스크 층의 개구부의 라이너 층과 P-금속 물질 플러그의 조합은 폭을 가짐 -; 및 기판 상에 패시베이션 층을 형성하고 폭을 한정하는 개구부들을 패시베이션 층에 형성하는 단계를 포함한다. 하나 이상의 실시예에서, 패시베이션 층의 각각의 개구부의 폭은 P-금속 물질 플러그와 라이너 층의 조합의 폭 미만이다.
도 3f를 참조하면, 일부 방법 실시예들은, 작동(212)에서, 예를 들어, 도 1a와 관련하여 설명된 바와 같이, 반도체 층들을 퇴적시키는 단계를 포함하는 방법(240)을 포함한다. 방법(240)은, 작동(213)에서, 예를 들어, 도 1a와 관련하여 설명된 바와 같이, 전류 확산 막 또는 층 및/또는 P-컨택 층을 퇴적시키는 단계를 더 포함한다. 방법(240)은, 작동(231)에서, 예를 들어, 도 1a-c와 관련하여 설명된 바와 같이, 하드 마스크 층을 퇴적시키고 패터닝하는 단계를 더 포함한다. 작동(233)에서, 예를 들어, 도 1d-g와 관련하여 설명된 바와 같이, 반도체 층들에 트렌치들이 형성되고 유전체 물질이 퇴적된다. 작동(234)에서, 예를 들어, 도 1h와 관련하여 설명된 바와 같이, 하드 마스크 층에 개구부가 형성된다. 작동(236)에서, 하나 이상의 실시예에서, 도 1h와 관련하여 설명된 바와 같이, 라이너 층이 하드 마스크 층의 개구부에 퇴적된다. 작동(237)에서, 예를 들어, 도 1i와 관련하여 설명된 바와 같이, 금속이 트렌치들에 퇴적되고 P-금속 물질 플러그가 퇴적된다. 작동(239)에서, 예를 들어, 도 1j와 관련하여 설명된 바와 같이, 평탄화가 수행된다. 작동(241)에서, 예를 들어, 도 1k 및 1l과 관련하여 설명된 바와 같이, 패시베이션 층이 형성되고 패터닝된다. 작동(243)에서, 예를 들어, 도 1m과 관련하여 설명된 바와 같이, 언더 범프 금속화 층이 형성되고 패터닝된다. 방법(240)의 작동들은 도 1o 또는 도 4에 도시된 바와 같은 디바이스를 형성하기 위해 하나 이상의 실시예에 따라 활용될 수 있다.
본 개시내용의 다른 양상은 전자 시스템에 관한 것이다. 하나 이상의 실시예에서, 전자 시스템은 본원에 설명된 LED 모놀리식 디바이스들 및 어레이들, 및 P-컨택 층들 중 하나 이상에 독립적인 전압들을 제공하도록 구성된 구동기 회로를 포함한다. 하나 이상의 실시예에서, 전자 시스템은 LED 기반 조명기구, 발광 스트립, 발광 시트, 광학 디스플레이, 및 마이크로LED 디스플레이로 구성된 그룹으로부터 선택된다.
도 4는 하나 이상의 실시예에 따른 LED 디바이스의 단일 메사(350)를 도시하는, LED 디바이스(300)의 단면도이다. 디바이스(300)는 도 1o에 도시된 디바이스(100)의 제1 메사(150a) 또는 제2 메사(150b)와 유사하다. 디바이스(300)는 n형 층(304n), p형 층(304p), 및 n형 층(304n)과 p형 층(304p) 사이의 활성 영역(306)을 포함하는 반도체 층(304)을 포함한다.
도시된 실시예에서, P형 층(304p) 상에 다층 복합 막(317)이 있다. 도시된 바와 같이, 다층 복합 막(317)은 P형 층(304p) 상에 전류 확산 층(311)을 포함한다. 다층 복합 막은 전류 확산 층(311) 상에 유전체 층(307)을 더 포함한다. 하나 이상의 실시예에서, 전류 확산 층(311)은 제1 부분(311y) 및 제2 부분(311z)을 갖는다. 제1 부분(311y) 및 제2 부분(311z)은 전류 확산 층(311)의 측방향 부분들이다. P-컨택 층(305)은 전류 확산 층(311)의 제1 부분(311y) 상에 그리고 비아 개구부(319)에 있다. 유전체 층(307)은 전류 확산 층(311)의 제2 부분(311z) 상에 있다. 하나 이상의 실시예에서, 유전체 층(307)은 비아 개구부(319)에 의해 분리된다. 비아 개구부(319)는 적어도 하나의 측벽(319s) 및 바닥(319b)을 갖고, 바닥(319b)은 전류 확산 층(311)을 노출시킨다. 도시된 실시예에서, 비아 개구부(319)는 유전체 층(307)의 대향 측벽들(319s) 및 전류 확산 층(311)에 의해 한정되는 바닥(319b)에 의해 한정된다. 도 4에 예시된 실시예에서, 비아 개구부(319)는 P-컨택 층(305) 및 가드 층(309)으로 채워진다. 도 4에 도시된 바와 같이, P-컨택 층(305)은 유전체 층(307)의 최상부 표면 상에, 비아 개구부(319)의 측벽들(319s) 및 바닥(319b) 상에, 그리고 전류 확산 층(311)의 제1 부분(311y) 상에 직접 있다. 도 4의 실시예에 도시된 바와 같이, P-컨택 층(305)은 비아 개구부(319)에 대해 실질적으로 등각이다. 본원에서 사용되는 바와 같이, "실질적으로 등각"인 층은 (예를 들어, 하드 마스크 층(308) 상에서, 비아 개구부(319)의 측벽들(319s) 상에서 그리고 바닥(319b) 상에서) 전체에 걸쳐 두께가 거의 동일한 층을 지칭한다. 실질적으로 등각인 층은 두께가 약 5%, 2%, 1% 또는 0.5% 이하만큼 변한다. 하나 이상의 실시예에서, 가드 층(309)은 P-컨택 층(305) 상에 있다. 이론에 얽매이는 것을 의도하지 않고, 하나 이상의 실시예에 따르면, 가드 층(309)은 P-컨택 층(305)으로부터의 금속 이온들이 이동하여 디바이스(300)를 단락시키는 것을 방지할 수 있다. 하나 이상의 실시예에서, 가드 층(309)은 P-컨택 층(305) 전체를 커버한다. 하나 이상의 실시예에서, 가드 층(309)은 P-컨택 층(305) 전체를 직접 커버한다.
하나 이상의 실시예에서, 전류 확산 층은 투명 물질을 포함한다. 전류 확산 층은 반사 층으로부터 분리된다. 이러한 방식으로, 전류 확산의 기능은 반사의 기능과는 상이한 층에서 달성된다. 하나 이상의 실시예에서, 전류 확산 층(311)은 산화인듐주석(ITO) 또는 다른 적합한 전도성 투명 물질들, 예를 들어, 투명 전도성 산화물(TCO), 예컨대, 산화인듐아연(IZO)을 포함하고, 전류 확산 층(311)은 5 nm 내지 100 nm 범위의 두께를 갖는다. 일부 실시예들에서, 유전체 층(307)은 임의의 적합한 유전체 물질, 예를 들어, 이산화규소(SiO2) 또는 산질화규소(SiON)를 포함한다. 가드 층(309)은, 일부 실시예들에서, 티타늄-백금(TiPt), 티타늄-텅스텐(TiW) 또는 티타늄-텅스텐 질화물(TiWN)을 포함한다. 하나 이상의 실시예에서, P-컨택 층(305)은 반사성 금속을 포함한다. 하나 이상의 실시예에서, P-컨택 층(305)은 니켈(Ni) 또는 은(Ag)과 같은, 그러나 이에 제한되지 않는 임의의 적합한 반사성 물질을 포함한다.
이론에 얽매이는 것을 의도하지 않고, 일부 실시예들에 따르면, P형 층(304p) 상의 다층 복합 막(317)은 흡수, 반사 및 전도성의 균형을 이룰 수 있다. 일부 실시예들에서, P-컨택 층(305)은 고반사성 층이다. 임계각에 가깝고 임계각보다 큰 각도들에서, 유전체 층(307)은 P-컨택 층(305)보다 더 양호한 반사기이고, 특별히 전도성이 아닐 수 있다. 일부 실시예들에서, 유전체 층(307)은 DBR(분산 브래그 반사기)을 형성하기 위해 다수의 유전체 층들로 구성될 수 있다. 하나 이상의 실시예에서, 전류 확산 층(311)은 흡수를 최소화하고 전도성을 증가시키도록 최적화된다.
하나 이상의 실시예에서, P-컨택 층(305)은 전류 확산 층(311)이 걸쳐 있는 폭보다 작은 메사의 폭에 걸쳐 있다.
도시된 실시예에서, 가드 층(309)의 제1 섹션 상에 하드 마스크 층(308)이 있고, 이는 전류 확산 층(311)의 제2 부분(311z) 위에 있고, 하드 마스크 층(308)은 하드 마스크 층에 한정된 하드 마스크 개구부(347)를 갖는다. 하드 마스크 층(308)은 유전체 물질을 포함하여 임의의 적합한 물질을 포함할 수 있다. 하드 마스크 층(308)은 위에서 도 1a-n과 관련하여 설명된 바와 같이 마스킹되고 식각되었다.
하드 마스크 개구부(347)는 부분적으로는 라이너 층(325)으로 채워지고 부분적으로는 P-금속 물질 플러그(318p)로 채워지며, P-금속 물질 플러그(318p)는 폭(339)을 갖는다. 도 4의 실시예에 도시된 바와 같이, 라이너 층(325)은 하드 마스크 개구부(347)에 대해 실질적으로 등각이다. 본원에서 사용되는 바와 같이, "실질적으로 등각"인 층은 (예를 들어, 하드 마스크 개구부(347)의 측벽들(347s) 상에서 그리고 바닥(347b) 상에서) 전체에 걸쳐 두께가 거의 동일한 층을 지칭한다. 실질적으로 등각인 층은 두께가 약 5%, 2%, 1% 또는 0.5% 이하만큼 변한다. 하나 이상의 실시예에서, 하드 마스크 개구부(347)는 적어도 하나의 측벽(347s) 및 바닥 표면(347b)을 갖는다. 일부 실시예들에서, 바닥 표면(347b)은 가드 층(309)을 노출시킨다. 하나 이상의 실시예에서, 라이너 층(325)은 하드 마스크 개구부(347)의 적어도 하나의 측벽(347s) 및 바닥(347b) 상에 있다. 특정 실시예들에서, 라이너 층(325)은 하드 마스크 개구부(347)의 적어도 하나의 측벽(347s) 및 바닥(347b)에 대해 실질적으로 등각이다. 도시된 실시예에서, 하드 마스크 개구부(347)를 한정하는 대향된 측벽들(347s)인 2개의 측벽들(347s)이 있다. 하나 이상의 실시예에서, 라이너 층(325)은 약 5 nm 내지 약 2㎛의 범위의 두께를 갖는다. 하나 이상의 실시예에서, 라이너 층(325)은 시드 물질을 포함할 수 있고 라이너 층(325)은, 알루미늄(Al), 질화티타늄, Ag, 산화인듐주석(ITO), 티타늄 텅스텐(TiW) 및/또는 티타늄 백금(TiP)을 포함하지만 이에 제한되지 않는 임의의 적합한 물질을 포함할 수 있다. 일부 실시예들에 따른 라이너 층(325)의 시드 물질은 P-금속 물질 플러그(318p)의 도금을 촉진할 수 있다. 하나 이상의 실시예에서, 라이너 층(325)은 전기 브리지로서 역할을 한다. 라이너 층(325)은 관련 기술분야의 통상의 기술자에게 알려진 임의의 수단, 예컨대, 스퍼터링 퇴적에 의해 형성될 수 있다.
도 4에 예시된 바와 같이, 하드 마스크 층(308) 상에 패시베이션 막(321)이 있다. 하나 이상의 실시예에서, 패시베이션 막(321)은 제1 패시베이션 층(320) 및 제2 패시베이션 층(322)을 포함한다. 제1 패시베이션 층(320) 및 제2 패시베이션 층(322)은 임의의 적합한 물질을 포함할 수 있다. 하나 이상의 실시예에서, 제1 패시베이션 층(320)은 산화규소(SiO2)를 포함하고, 제2 패시베이션 층은 질화규소(SiN)를 포함한다. 하나 이상의 실시예에서, 패시베이션 막(321)은 폭(349)을 한정하는 패시베이션 막 개구부(348)를 갖고, 패시베이션 막 개구부(348)의 폭(349)은 P-금속 물질 플러그(318p)와 라이너 층(325)의 조합의 폭(339) 미만이다. 하나 이상의 실시예에서, 패시베이션 막(321)은 P-금속 물질 플러그(318p)의 부분 및 라이너 층(325)의 표면(325f)을 커버하도록 크기가 정해진다. 이러한 방식으로, 라이너 층(325) 및 P-금속 물질 플러그(318p)의 폭(339) 미만인 패시베이션 막 개구부(348)는 P-금속 물질 플러그(318p)에 대한 접근을 허용하면서 라이너 층(325)을 보호하는 데 효과적이다. 하나 이상의 실시예에서, 패시베이션 막 개구부(348) 각각은 P-금속 물질 플러그(318p)의 중심에 있다.
도 4에 도시된 바와 같이, P-금속 물질 플러그(318p)로 또한 지칭될 수 있는 P-금속 물질의 층이 라이너 층(325) 상에 형성된다. P-금속 물질 플러그(318p)는 임의의 적합한 물질을 포함할 수 있다. 하나 이상의 실시예에서, P-금속 물질 플러그(318p)는 구리(Cu)를 포함한다. 하나 이상의 실시예에서, 내측 스페이서들(312)은 P-컨택 층(305), 가드 층(309), 및 하드 마스크 층(308)의 외측 에지들과 접촉한다. 외측 스페이서들(314)은 내측 스페이서들(312)에 인접하여 형성된다.
하나 이상의 실시예에서, 반사성 라이너(330)는 반도체 층들(304n, 306, 및 304p)의 단부들에 형성되고, 반도체 층들을 N-컨택 물질(318n)로부터 분리한다. 도 4의 LED 디바이스(300)와 도 1o에 도시된 것 사이의 차이는, 도 1m에 도시된 패시베이션 층(120)에 대응하는 제1 패시베이션 층(320), 및 일부 실시예들에서 질화규소(SiN)를 포함할 수 있는 제2 패시베이션 층(322)이다. 일부 실시예들에서는, 제1 패시베이션 층(320)만 있지만, 다른 실시예들에서는, 제1 패시베이션 층(320) 및 제2 패시베이션 층(322)이 있다. 제1 패시베이션 층(320) 및 제2 패시베이션 층(322)은 패시베이션 막 개구부(348)를 갖는다. 도 4에서, 또한, 언더 범프 금속화(324a)를 포함하는 애노드 패드가 있고, 그의 조성은 도 1m과 관련하여 설명된다. P-금속 물질 플러그(318p)는 라이너 층(325)의 외측 에지들로부터의 거리에 의해 한정되는 폭(339)을 갖고, 패시베이션 층들의 패시베이션 막 개구부(348)는 애노드 패드를 형성하는 언더 범프 금속화(324a)로 채워진다. 하나 이상의 실시예에서, 개구부(348)는 P-금속 물질 플러그(318p)의 폭(339) 미만인 폭(349)을 갖는다. 일부 실시예들에서, P-금속 물질 플러그(318p)의 폭은 2 ㎛ 내지 30 ㎛, 예를 들어, 10 ㎛ 내지 20 ㎛의 범위에 있다.
응용들
본원에 개시된 LED 디바이스들은 모놀리식 어레이들 또는 매트릭스들일 수 있다. LED 디바이스는 최종 응용에서 사용하기 위해 백플레인에 부착될 수 있다. 조명 어레이들 및 렌즈 시스템들은 본원에 개시된 LED 디바이스들을 포함할 수 있다. 응용들은 빔 조향, 또는 광 분포의 세분화된 강도, 공간, 및 시간 제어로부터 이익을 얻는 다른 응용들을 포함하지만, 이에 제한되지 않는다. 이러한 응용들은 픽셀 블록들 또는 개별 픽셀들로부터의 방출된 광의 정밀한 공간 패터닝을 포함할 수 있지만, 이에 제한되지 않는다. 응용에 따라, 방출된 광은 스펙트럼적으로 구별될 수 있고, 시간에 따라 적응할 수 있고/거나 환경적으로 응답할 수 있다. 발광 픽셀 어레이들은 다양한 강도, 공간, 또는 시간 패턴들의 사전 프로그래밍된 광 분포를 제공할 수 있다. 연관된 광학장치들은 픽셀, 픽셀 블록, 또는 디바이스 레벨에서 구별될 수 있다. 예시적인 발광 픽셀 어레이는 연관된 공통 광학장치를 갖는 고강도 픽셀들의 공통으로 제어된 중앙 블록을 갖는 디바이스를 포함할 수 있는 반면, 에지 픽셀들은 개별 광학장치들을 가질 수 있다. 손전등에 추가하여, 발광 픽셀 어레이들에 의해 지원되는 공통 응용들은 비디오 조명, 자동차 헤드라이트들, 건축 및 영역 조명, 및 거리 조명을 포함한다.
실시예들
다양한 실시예들이 아래에 열거된다. 아래에 열거된 실시예들은 본 발명의 범위에 따라 모든 양상들 및 다른 실시예들과 조합될 수 있다는 것이 이해될 것이다.
실시예 (a). 발광 다이오드(LED) 디바이스로서: 픽셀들을 한정하는 복수의 메사들 - 메사들 각각은 반도체 층들을 포함하고, 반도체 층들은 N형 층, 활성 영역 및 P형 층을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 메사들 각각 사이의 공간의 N-컨택 물질 - N-컨택 물질은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉함 -; N-컨택 물질로부터 활성 영역 및 P형 층의 측벽들을 절연하는 유전체 물질; 및 P형 층 상의 다층 복합 막 - 다층 복합 막은 P형 층 상의 전류 확산 층 - 전류 확산 층은 제1 부분 및 제2 부분을 가짐 -; 전류 확산 층의 제2 부분 상의 유전체 층; 유전체 층의 측벽들 및 전류 확산 층의 제1 부분에 의해 한정되는 비아 개구부; 및 전류 확산 층의 제1 부분, 유전체 층의 측벽들, 및 유전체 층의 적어도 부분 상의 비아 개구부의 P-컨택 층을 포함함 - 을 포함한다.
실시예 (b). 실시예 (a)의 LED 디바이스로서, P-컨택 층은 반사성 금속을 포함하고, 전류 확산 층은 투명 물질을 포함한다.
실시예 (c). 실시예 (a) 또는 (b)의 LED 디바이스로서, 전류 확산 층은 투명 전도성 산화물(TCO)을 포함한다.
실시예 (d). 실시예 (a) 내지 (c) 중 어느 하나의 실시예의 LED 디바이스로서, 전류 확산 층은 산화인듐주석(ITO) 또는 산화인듐아연(IZO)을 포함한다.
실시예 (e). 실시예 (a) 내지 (d) 중 어느 하나의 실시예의 LED 디바이스로서, P-컨택 층은 니켈(Ni) 및/또는 은(Ag) 중 하나 이상을 포함하고, 유전체 층은 이산화규소(SiO2)를 포함한다.
실시예 (f). 실시예 (a) 내지 (e) 중 어느 하나의 실시예의 LED 디바이스로서, 다층 복합 막은 P-컨택 층을 커버하는 가드 층을 더 포함한다.
실시예 (g). 실시예 (f)의 LED 디바이스로서, 가드 층은 티타늄-백금(TiPt), 티타늄-텅스텐(TiW), 및 티타늄-텅스텐 질화물(TiWN) 중 하나 이상을 포함한다.
실시예 (h). 실시예 (a) 내지 (g) 중 어느 하나의 실시예의 LED 디바이스로서, 반도체 층들은 2 ㎛ 내지 10 ㎛ 범위의 두께를 갖는다.
실시예 (i). 실시예 (a) 내지 (h) 중 어느 하나의 실시예의 LED 디바이스로서, 유전체 물질은 SiO2, AlOx, 및 SiN로 구성된 그룹으로부터 선택된 물질을 포함하는, 200 nm 내지 1 ㎛의 범위의 두께를 갖는 외측 스페이서들의 형태이다.
실시예 (j). 실시예 (a) 내지 (i) 중 어느 하나의 실시예의 LED 디바이스로서, 메사들 각각 사이의 공간은 메사들 중 각각의 메사의 최상부 표면으로부터 0.5 ㎛ 내지 2 ㎛의 범위의 깊이를 갖는 트렌치를 포함한다.
실시예 (k). 실시예 (a) 내지 (j) 중 어느 하나의 실시예의 LED 디바이스로서, 메사들 각각은 반도체 층들의 측벽들을 포함하고, 각각의 측벽은 제1 세그먼트 및 제2 세그먼트를 갖고, 측벽들의 제1 세그먼트들은 N형 층 및 P형 층과 평행한 수평 평면으로부터 60 도 내지 90 도의 범위의 각도를 한정하고; 측벽들의 제2 세그먼트들은 메사들이 형성된 기판의 최상부 표면과 75 내지 90 도 미만의 범위의 각도를 형성한다.
실시예 (l). 실시예 (a) 내지 (k) 중 어느 하나의 실시예의 LED 디바이스로서, 복수의 메사들은 메사들의 어레이를 포함한다.
실시예 (m). 발광 다이오드(LED) 디바이스를 제조하는 방법으로서, N형 층, 활성 영역, 및 P형 층을 포함하는 복수의 반도체 층들을 기판 상에 퇴적시키는 단계; 픽셀들을 한정하는 복수의 메사들 및 트렌치들을 형성하기 위해 반도체 층들의 부분을 식각하는 단계 - 메사들 각각은 반도체 층들을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 트렌치들에 유전체 물질을 퇴적시키는 단계; 메사들 각각 사이의 공간에 N-컨택 물질을 퇴적시키는 단계 - N-컨택 물질은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉하며, 유전체 물질은 N-컨택 물질로부터 활성 영역 및 P형 층의 측벽들을 절연함 -; 및 P형 층 상에 다층 복합 막을 퇴적시키는 단계 - 다층 복합 막은, P형 층 상의 전류 확산 층 - 전류 확산 층은 제1 부분 및 제2 부분을 가짐 -; 전류 확산 층의 제2 부분 상의 유전체 층; 전류 확산 층의 제1 부분 및 유전체 층의 측벽들에 의해 한정된 비아 개구부; 및 전류 확산 층의 제1 부분, 유전체 층의 측벽들, 및 유전체 층의 적어도 부분 상의 비아 개구부의 P-컨택 층을 포함함 - 를 포함한다.
실시예 (n). 실시예 (m)의 방법으로서, P-컨택 층은 반사성 금속을 포함하고, 전류 확산 층은 투명 물질을 포함한다.
실시예 (o). 실시예 (m) 또는 (n)의 방법으로서, 전류 확산 층은 투명 전도성 산화물(TCO)을 포함한다.
실시예 (p). 실시예 (m) 내지 (o) 중 어느 하나의 실시예의 방법으로서, 전류 확산 층은 산화인듐주석(ITO) 또는 산화인듐아연(IZO)을 포함한다.
실시예 (q). 실시예 (m) 내지 (p) 중 어느 하나의 실시예의 방법으로서, P-컨택 층은 니켈(Ni) 및 은(Ag) 중 하나 이상을 포함하고/거나 유전체 층은 이산화규소(SiO2)를 포함한다.
실시예 (r). 실시예 (m) 내지 (q) 중 어느 하나의 실시예의 방법으로서, 다층 복합 막은 P-컨택 층 상에 가드 층을 더 포함한다.
실시예 (s). 실시예 (m) 내지 (r) 중 어느 하나의 실시예의 방법으로서, 메사들의 어레이를 형성하는 단계를 포함한다.
실시예 (t). 발광 다이오드(LED) 디바이스로서, 픽셀들을 한정하는 복수의 메사들 - 메사들 각각은 반도체 층들을 포함하고, 반도체 층들은 N형 층, 활성 영역 및 P형 층을 포함하고, 메사들 각각은 그들의 폭 이하의 높이를 가짐 -; 메사들 각각 사이의 공간의 N-컨택 물질 - N-컨택 물질은 메사들 각각 사이에 광학적 격리를 제공하고, N형 층들의 측벽들을 따라 메사들 중 각각의 메사의 N형 층과 전기적으로 접촉함 -; N-컨택 물질로부터 활성 영역 및 P형 층의 측벽들을 절연하는 유전체 물질; P형 층 상의 다층 복합 막 - 다층 복합 막은: 직접 P형 층 상의, 제1 부분 및 제2 부분을 갖는 전류 확산 층, 전류 확산 층의 제2 부분 상의 유전체 층 - 유전체 층은 전류 확산 층의 제1 부분과 함께 비아 개구부를 한정하는 측벽들을 포함함 -, 및 유전체 층 및 비아 개구부에 대해 등각인 P-컨택 층을 포함함 -; 전류 확산 층의 제2 부분 위에 있는 P-컨택 층 위의 하드 마스크 층 - 하드 마스크 층은 하드 마스크 개구부를 한정하는 측벽들을 포함함 -; 하드 마스크 층의 측벽들 상에 그리고 전류 확산 층의 제1 부분 위에 있는 P-컨택 층 위의 하드 마스크 개구부에 등각으로 퇴적된 라이너 층; 라이너 층 상의 P-금속 물질 플러그; 하드 마스크 층 상의 패시베이션 층; 및 패시베이션 층 상의 언더 범프 금속화 층을 포함한다.
본원에서 논의된 물질들 및 방법들을 설명하는 맥락에서(특히, 이하의 청구항들의 맥락에서) 단수형 용어들 및 유사한 지시대상들의 사용은, 본원에 달리 지시되거나 문맥에 의해 명확히 부정되지 않는 한, 단수형 및 복수형 양쪽 모두를 포함하는 것으로 해석된다. 본원에 달리 지시되지 않는 한, 본원에서 값들의 범위에 대한 언급은 단지, 그러한 범위 내에 포함되는 각각의 별개의 값을 개별적으로 언급하는 약칭 방법으로서의 역할을 하도록 의도된 것이며, 각각의 별개의 값은 본원에 개별적으로 언급된 것처럼 본 명세서 내에 포함된다. 본원에 달리 지시되거나 문맥에 의해 달리 명백하게 부정되지 않는 한, 본원에 설명된 모든 방법들은 임의의 적합한 순서로 수행될 수 있다. 본원에 제공된 임의의 그리고 모든 예들, 또는 예시적인 어휘(예를 들어, "예컨대")의 사용은, 단지 물질들 및 방법들을 더 명확히 하도록 의도된 것이고, 달리 주장하지 않는 한, 범위를 제한하지 않는다. 본 명세서의 어떠한 어휘도, 임의의 주장되지 않는 요소를 개시된 물질들 및 방법들을 실시하는 데에 필수적인 것으로 나타내는 것으로서 해석되어서는 안 된다.
본 명세서 전체에 걸친 "일 실시예", "특정 실시예들", "하나 이상의 실시예" 또는 "실시예"에 대한 참조는, 실시예와 관련하여 설명된 특정 피쳐, 구조, 물질, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은, 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예에서, 특정한 피쳐들, 구조들, 물질들, 또는 특성들은 임의의 적합한 방식으로 조합된다.
본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 본 개시내용의 원리들 및 응용들을 단지 예시하는 것임을 이해해야 한다. 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 개시내용이, 첨부된 청구항들 및 그들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것이 의도된다.

Claims (20)

  1. 발광 다이오드(LED) 디바이스로서,
    픽셀들을 한정하는 복수의 메사들 - 상기 메사들 각각은 반도체 층들을 포함하고, 상기 반도체 층들은 N형 층, 활성 영역 및 P형 층을 포함하고, 상기 메사들 각각은 그들의 폭 이하의 높이를 가짐 -;
    상기 메사들 각각 사이의 공간의 N-컨택 물질 - 상기 N-컨택 물질은 상기 메사들 각각 사이에 광학적 격리를 제공하고, 상기 N형 층들의 측벽들을 따라 상기 메사들 중 각각의 메사의 상기 N형 층과 전기적으로 접촉함 -;
    상기 N-컨택 물질로부터 상기 활성 영역 및 상기 P형 층의 측벽들을 절연하는 유전체 물질; 및
    상기 P형 층 상의 다층 복합 막 - 상기 다층 복합 막은 상기 P형 층 상의 전류 확산 층 - 상기 전류 확산 층은 제1 부분 및 제2 부분을 가짐 -; 상기 전류 확산 층의 상기 제2 부분 상의 유전체 층; 상기 유전체 층의 측벽들 및 상기 전류 확산 층의 상기 제1 부분에 의해 한정되는 비아 개구부; 및 상기 전류 확산 층의 상기 제1 부분, 상기 유전체 층의 상기 측벽들, 및 상기 유전체 층의 적어도 부분 상의 상기 비아 개구부의 P-컨택 층을 포함함 -
    을 포함하는, LED 디바이스.
  2. 제1항에 있어서,
    상기 P-컨택 층은 반사성 금속을 포함하고, 상기 전류 확산 층은 투명 물질을 포함하는, LED 디바이스.
  3. 제2항에 있어서,
    상기 복수의 메사들은 메사들의 어레이를 포함하는, LED 디바이스.
  4. 제1항에 있어서,
    상기 전류 확산 층은 투명 전도성 산화물(TCO)을 포함하는, LED 디바이스.
  5. 제4항에 있어서,
    상기 전류 확산 층은 산화인듐주석(ITO) 또는 산화인듐아연(IZO)을 포함하는, LED 디바이스.
  6. 제1항에 있어서,
    상기 P-컨택 층은 니켈(Ni) 및 은(Ag) 중 하나 이상을 포함하고, 상기 유전체 층은 이산화규소(SiO2)를 포함하는, LED 디바이스.
  7. 제1항에 있어서,
    상기 다층 복합 막은 상기 P-컨택 층을 커버하는 가드 층을 더 포함하는, LED 디바이스.
  8. 제7항에 있어서,
    상기 가드 층은 티타늄-백금(TiPt), 티타늄-텅스텐(TiW), 및 티타늄-텅스텐 질화물(TiWN) 중 하나 이상을 포함하는, LED 디바이스.
  9. 제1항에 있어서,
    상기 반도체 층들은 2 ㎛ 내지 10 ㎛ 범위의 두께를 갖는, LED 디바이스.
  10. 제1항에 있어서,
    상기 유전체 물질은 SiO2, AlOx 및 SiN로 구성된 그룹으로부터 선택된 물질을 포함하는, 200 nm 내지 1 ㎛ 범위의 두께를 갖는 외측 스페이서들의 형태인, LED 디바이스.
  11. 제1항에 있어서,
    상기 메사들 각각 사이의 공간은 상기 메사들 중 각각의 메사의 최상부 표면으로부터 0.5 ㎛ 내지 2 ㎛의 범위의 깊이를 갖는 트렌치를 포함하는, LED 디바이스.
  12. 제1항에 있어서,
    상기 메사들 각각은 상기 반도체 층들의 측벽들을 포함하고, 각각의 측벽은 제1 세그먼트 및 제2 세그먼트를 갖고, 상기 측벽들의 상기 제1 세그먼트들은 상기 N형 층 및 상기 P형 층과 평행한 수평 평면으로부터 60 도 내지 90 도의 범위의 각도를 한정하고; 상기 측벽들의 상기 제2 세그먼트들은 상기 메사들이 형성되는 기판의 최상부 표면과 75 내지 90 도 미만의 범위의 각도를 형성하는, LED 디바이스.
  13. 발광 다이오드(LED) 디바이스를 제조하는 방법으로서,
    N형 층, 활성 영역, 및 P형 층을 포함하는 복수의 반도체 층들을 기판 상에 퇴적시키는 단계;
    픽셀들을 한정하는 복수의 메사들 및 트렌치들을 형성하기 위해 상기 반도체 층들의 부분을 식각하는 단계 - 상기 메사들 각각은 상기 반도체 층들을 포함하고, 상기 메사들 각각은 그들의 폭 이하의 높이를 가짐 -;
    상기 트렌치들에 유전체 물질을 퇴적시키는 단계;
    상기 메사들 각각 사이의 공간에 N-컨택 물질을 퇴적시키는 단계 - 상기 N-컨택 물질은 상기 메사들 각각 사이에 광학적 격리를 제공하고, 상기 N형 층들의 측벽들을 따라 상기 메사들 중 각각의 메사의 상기 N형 층과 전기적으로 접촉하며, 상기 유전체 물질은 상기 N-컨택 물질로부터 상기 활성 영역 및 상기 P형 층의 측벽들을 절연함 -; 및
    상기 P형 층 상에 다층 복합 막을 퇴적시키는 단계 - 상기 다층 복합 막은 상기 P형 층 상의 전류 확산 층 - 상기 전류 확산 층은 제1 부분 및 제2 부분을 가짐 -; 상기 전류 확산 층의 상기 제2 부분 상의 유전체 층; 상기 유전체 층의 측벽들 및 상기 전류 확산 층의 상기 제1 부분에 의해 한정되는 비아 개구부; 및 상기 전류 확산 층의 상기 제1 부분, 상기 유전체 층의 상기 측벽들, 및 상기 유전체 층의 적어도 부분 상의 상기 비아 개구부의 P-컨택 층을 포함함 -
    를 포함하는, LED 디바이스를 제조하는 방법.
  14. 제13항에 있어서,
    상기 P-컨택 층은 반사성 금속을 포함하고, 상기 전류 확산 층은 투명 물질을 포함하는, LED 디바이스를 제조하는 방법.
  15. 제13항에 있어서,
    메사들의 어레이를 형성하는 단계를 포함하는, LED 디바이스를 제조하는 방법.
  16. 제14항에 있어서,
    상기 전류 확산 층은 투명 전도성 산화물(TCO)을 포함하는, LED 디바이스를 제조하는 방법.
  17. 제14항에 있어서,
    상기 전류 확산 층은 산화인듐주석(ITO) 또는 산화인듐아연(IZO)을 포함하는, LED 디바이스를 제조하는 방법.
  18. 제14항에 있어서,
    상기 P-컨택 층은 니켈(Ni) 및 은(Ag) 중 하나 이상을 포함하고, 상기 유전체 층은 이산화규소(SiO2)를 포함하는, LED 디바이스를 제조하는 방법.
  19. 제14항에 있어서,
    상기 다층 복합 막은 상기 P-컨택 층 상에 가드 층을 더 포함하는, LED 디바이스를 제조하는 방법.
  20. 발광 다이오드(LED) 디바이스로서,
    픽셀들을 한정하는 복수의 메사들 - 상기 메사들 각각은 반도체 층들을 포함하고, 상기 반도체 층들은 N형 층, 활성 영역 및 P형 층을 포함하고, 상기 메사들 각각은 그들의 폭 이하의 높이를 가짐 -;
    상기 메사들 각각 사이의 공간의 N-컨택 물질 - 상기 N-컨택 물질은 상기 메사들 각각 사이에 광학적 격리를 제공하고, 상기 N형 층들의 측벽들을 따라 상기 메사들 중 각각의 메사의 상기 N형 층과 전기적으로 접촉함 -;
    상기 N-컨택 물질로부터 상기 활성 영역 및 상기 P형 층의 측벽들을 절연하는 유전체 물질;
    상기 P형 층 상의 다층 복합 막 - 상기 다층 복합 막은: 직접 상기 P형 층 상의, 제1 부분 및 제2 부분을 갖는 전류 확산 층, 상기 전류 확산 층의 상기 제2 부분 상의 유전체 층 - 상기 유전체 층은 상기 전류 확산 층의 상기 제1 부분과 함께 비아 개구부를 한정하는 측벽들을 포함함 -, 및 상기 유전체 층 및 상기 비아 개구부에 대해 등각인 P-컨택 층을 포함함 -;
    상기 전류 확산 층의 상기 제2 부분 위에 있는 상기 P-컨택 층 위의 하드 마스크 층 - 상기 하드 마스크 층은 하드 마스크 개구부를 한정하는 측벽들을 포함함 -;
    상기 하드 마스크 층의 상기 측벽들 상에 그리고 상기 전류 확산 층의 상기 제1 부분 위에 있는 상기 P-컨택 층 위의 상기 하드 마스크 개구부에 등각으로 퇴적된 라이너 층;
    상기 라이너 층 상의 P-금속 물질 플러그;
    상기 하드 마스크 층 상의 패시베이션 층; 및
    상기 패시베이션 층 상의 언더 범프 금속화 층
    을 포함하는, LED 디바이스.
KR1020227035253A 2020-03-11 2021-03-08 전류 확산 층을 포함하는 다층 복합 막을 갖는 발광 다이오드 디바이스들 KR20220152312A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202062987975P 2020-03-11 2020-03-11
US62/987,975 2020-03-11
US17/193,310 US11848402B2 (en) 2020-03-11 2021-03-05 Light emitting diode devices with multilayer composite film including current spreading layer
US17/193,310 2021-03-05
PCT/US2021/021300 WO2021183413A1 (en) 2020-03-11 2021-03-08 Light emitting diode devices with multilayer composite film including current spreading layer

Publications (1)

Publication Number Publication Date
KR20220152312A true KR20220152312A (ko) 2022-11-15

Family

ID=77664996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227035253A KR20220152312A (ko) 2020-03-11 2021-03-08 전류 확산 층을 포함하는 다층 복합 막을 갖는 발광 다이오드 디바이스들

Country Status (6)

Country Link
US (1) US11848402B2 (ko)
EP (1) EP4118684A4 (ko)
JP (1) JP2023518181A (ko)
KR (1) KR20220152312A (ko)
CN (1) CN115191032A (ko)
WO (1) WO2021183413A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569415B2 (en) * 2020-03-11 2023-01-31 Lumileds Llc Light emitting diode devices with defined hard mask opening
US11626538B2 (en) * 2020-10-29 2023-04-11 Lumileds Llc Light emitting diode device with tunable emission

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100700993B1 (ko) 1999-12-03 2007-03-30 크리, 인코포레이티드 향상된 광 적출 구조체를 갖는 발광 다이오드 및 그 제조 방법
US6410942B1 (en) 1999-12-03 2002-06-25 Cree Lighting Company Enhanced light extraction through the use of micro-LED arrays
CN1284250C (zh) 2001-03-21 2006-11-08 三菱电线工业株式会社 半导体发光元件
US6547249B2 (en) 2001-03-29 2003-04-15 Lumileds Lighting U.S., Llc Monolithic series/parallel led arrays formed on highly resistive substrates
US20050194584A1 (en) 2003-11-12 2005-09-08 Slater David B.Jr. LED fabrication via ion implant isolation
KR101216622B1 (ko) 2004-11-01 2012-12-31 더 리전츠 오브 더 유니버시티 오브 캘리포니아 매우 낮은 직렬-저항 및 개선된 히트 싱킹을 가진 발광소자 제조용의 상호 맞물린 멀티-픽셀 어레이
US7592637B2 (en) 2005-06-17 2009-09-22 Goldeneye, Inc. Light emitting diodes with reflective electrode and side electrode
US7329940B2 (en) 2005-11-02 2008-02-12 International Business Machines Corporation Semiconductor structure and method of manufacture
TWI288491B (en) 2006-03-02 2007-10-11 Nat Univ Chung Hsing High extraction efficiency of solid-state light emitting device
JP4637781B2 (ja) 2006-03-31 2011-02-23 昭和電工株式会社 ＧａＮ系半導体発光素子の製造方法
FR2902237B1 (fr) 2006-06-09 2008-10-10 Commissariat Energie Atomique Procede de realisation d'un dispositif microelectronique emetteur de lumiere a nanofils semi-conducteurs formes sur un substrat metallique
US9024349B2 (en) 2007-01-22 2015-05-05 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
JP2010517273A (ja) 2007-01-22 2010-05-20 クリー レッド ライティング ソリューションズ、インコーポレイテッド フォールト・トレラント発光体、フォールト・トレラント発光体を含むシステムおよびフォールト・トレラント発光体を作製する方法
DE102007015492B4 (de) 2007-01-30 2011-03-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Beleuchtungsvorrichtung für eine Bilderfassungseinrichtung am distalen Ende eines Endoskops
FR2922685B1 (fr) 2007-10-22 2011-02-25 Commissariat Energie Atomique Dispositif optoelectronique a base de nanofils et procedes correspondants
FR2933538B1 (fr) 2008-07-07 2012-09-21 Commissariat Energie Atomique Dispositif electroluminescent d'affichage, d'eclairage ou de signalisation, et son procede de fabrication
JP5123269B2 (ja) 2008-09-30 2013-01-23 ソウル オプト デバイス カンパニー リミテッド 発光素子及びその製造方法
FR2936651B1 (fr) 2008-09-30 2011-04-08 Commissariat Energie Atomique Dispositif optoelectronique organique et son procede d'encapsulation.
FR2941325B1 (fr) 2009-01-22 2011-04-22 Commissariat Energie Atomique Procede de realisation d'une homojonction pn dans une nanostructure
FR2951582A1 (fr) 2009-10-16 2011-04-22 Commissariat Energie Atomique Source infrarouge integree sur silicium a base de nano-cristaux semi-conducteurs et dispositifs associes
FR2951875B1 (fr) 2009-10-23 2012-05-18 Commissariat Energie Atomique Procede de fabrication d?un ecran a tres haute resolution utilisant une couche conductrice anisotropique et emissive
FR2954590B1 (fr) 2009-12-23 2012-07-13 Commissariat Energie Atomique Procede de fabrication d'une electrode a nanostructures metallique et dielectrique pour le filtrage colore dans une oled et procede de fabrication d'une oled.
FR2957941B1 (fr) 2010-03-26 2012-06-08 Commissariat Energie Atomique Procede pour graver une couche d'oxyde metallique conducteur utilisant une microelectrode
FR2952366A1 (fr) 2010-04-07 2011-05-13 Commissariat Energie Atomique Procede d'elaboration d'un reseau de nanotubes de carbone
FR2958795B1 (fr) 2010-04-12 2012-06-15 Commissariat Energie Atomique Dispositif optoelectronique organique et son procede d'encapsulation.
DE102010014667A1 (de) 2010-04-12 2011-10-13 Osram Opto Semiconductors Gmbh Leuchtdiodenchip mit Stromaufweitungsschicht
FR2960339B1 (fr) 2010-05-18 2012-05-18 Commissariat Energie Atomique Procede de realisation d'elements a puce munis de rainures d'insertion de fils
CN102386200B (zh) 2010-08-27 2014-12-31 财团法人工业技术研究院 发光单元阵列与投影系统
FR2964796B1 (fr) 2010-09-14 2014-03-21 Commissariat Energie Atomique Dispositif optoelectronique a base de nanofils pour l'emission de lumiere
WO2012035243A1 (fr) 2010-09-14 2012-03-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif optoelectronique a base de nanofils pour l'émission de lumière
FR2975532B1 (fr) 2011-05-18 2013-05-10 Commissariat Energie Atomique Connexion electrique en serie de nanofils emetteurs de lumiere
JP4778107B1 (ja) 2010-10-19 2011-09-21 有限会社ナプラ 発光デバイス、及び、その製造方法
DE102010051286A1 (de) 2010-11-12 2012-05-16 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
FR2969995A1 (fr) 2011-01-03 2012-07-06 Commissariat Energie Atomique Procede de realisation d'un support comportant des nanostructures en nitrure(s) a phase zinc blende
FR2972815B1 (fr) 2011-03-15 2013-03-22 Commissariat Energie Atomique Tete optique bispectrale a usage unique pour videoendoscope et videoendoscope associe
KR101244926B1 (ko) 2011-04-28 2013-03-18 피에스아이 주식회사 초소형 ｌｅｄ 소자 및 그 제조방법
FR2974940B1 (fr) 2011-05-06 2015-11-13 Commissariat Energie Atomique Procede de realisation de nanocristaux de semi-conducteur orientes selon une direction pre-definie
FR2974941B1 (fr) 2011-05-06 2013-06-14 Commissariat Energie Atomique Procede de realisation de nanocristaux de
FR2977720A1 (fr) 2011-07-08 2013-01-11 Commissariat Energie Atomique Dispositif optoelectronique organique et son procede d'encapsulation.
EP2737472A4 (en) 2011-07-27 2016-01-20 Grote Ind Llc APPARATUS LIGHTING SYSTEM USING LIGHT ACTIVE SHEET MATERIAL WITH INTEGRATED LIGHT EMITTING DIODE, WINDOW WITH LIGHTING APPARATUS, TRANSPORT MEDIUM WITH LIGHTING APPARATUS, AND METHOD FOR PROVIDING LIGHTING APPARATUS
EP3926698B1 (en) * 2011-09-16 2023-01-04 Seoul Viosys Co., Ltd. Light emitting diode
CN103367383B (zh) 2012-03-30 2016-04-13 清华大学 发光二极管
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
FR2991342B1 (fr) 2012-06-05 2014-07-04 Commissariat Energie Atomique Procede d'amelioration des performances electriques et optiques d'un materiau conducteur electrique et transparent a base de nanofils d'argent
FR2991999B1 (fr) 2012-06-15 2015-02-20 Commissariat Energie Atomique Methode de fabrication de nanofils de cuscn par voie electrochimique
TWI572068B (zh) 2012-12-07 2017-02-21 晶元光電股份有限公司 發光元件
DE102012215705B4 (de) 2012-09-05 2021-09-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Gehäuse für ein optisches bauelement, baugruppe, verfahren zum herstellen eines gehäuses und verfahren zum herstellen einer baugruppe
DE102012217957B4 (de) 2012-10-01 2014-10-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Mikro-LED-Matrix
DE102012109460B4 (de) 2012-10-04 2024-03-07 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Leuchtdioden-Displays und Leuchtdioden-Display
TWI520378B (zh) 2012-10-22 2016-02-01 錸鑽科技股份有限公司 覆晶式發光二極體及其應用
KR101493321B1 (ko) 2012-11-23 2015-02-13 일진엘이디(주) 전류 분산 효과가 우수한 발광소자 및 그 제조 방법
DE102013101262A1 (de) 2013-02-08 2014-08-14 Osram Opto Semiconductors Gmbh Optoelektronisches Leuchtmodul, optoelektronische Leuchtvorrichtung und Kfz-Scheinwerfer
US9923118B2 (en) 2013-02-25 2018-03-20 Sensor Electronic Technology, Inc. Semiconductor structure with inhomogeneous regions
KR20140118466A (ko) 2013-03-29 2014-10-08 서울반도체 주식회사 발광 디바이스 및 이를 포함하는 조명장치
JP6444299B2 (ja) 2013-04-17 2018-12-26 日亜化学工業株式会社 発光装置
DE202014011392U1 (de) 2013-05-13 2020-02-21 Seoul Semiconductor Co., Ltd. LED-Gehäuse; Fahrzeuglampe sowie Hintergrundbeleuchtung mit diesem
WO2014209042A1 (en) 2013-06-26 2014-12-31 Seoul Semiconductor Co., Ltd. Baffled micro-optical elements for thin liquid crystal display backlight units
FR2998090A1 (fr) 2013-06-26 2014-05-16 Commissariat Energie Atomique Procede de structuration de surface par modification locale de selectivite a la gravure
FR3011383B1 (fr) 2013-09-30 2017-05-26 Commissariat Energie Atomique Procede de fabrication de dispositifs optoelectroniques a diodes electroluminescentes
FR3012345B1 (fr) 2013-10-29 2017-07-28 Commissariat Energie Atomique Dispositif d'encapsulation d'un dispositif sensible et procede de realisation dudit dispositif
FR3013719B1 (fr) 2013-11-26 2018-01-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Encre pour former des couches p dans des dispositifs electroniques organiques
DE102014101896A1 (de) 2014-02-14 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils sowie optoelektronisches Halbleiterbauteil
FR3023065B1 (fr) 2014-06-27 2017-12-15 Commissariat Energie Atomique Dispositif optoelectronique a jonction p-n permettant une ionisation de dopants par effet de champ
DE102014112551A1 (de) 2014-09-01 2016-03-03 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
JP6446951B2 (ja) 2014-09-26 2019-01-09 日亜化学工業株式会社 素子の実装方法及び発光装置の製造方法
BR102015027316B1 (pt) 2014-10-31 2021-07-27 Nichia Corporation Dispositivo emissor de luz e sistema de lâmpada frontal de farol de acionamento adaptativo
GB201420452D0 (en) 2014-11-18 2014-12-31 Mled Ltd Integrated colour led micro-display
TWI552394B (zh) 2014-11-18 2016-10-01 隆達電子股份有限公司 發光二極體結構與發光二極體模組
CN107210344B (zh) 2014-11-18 2020-05-15 首尔半导体株式会社 发光装置及包括该发光装置的车辆用照明灯
FR3028672B1 (fr) * 2014-11-18 2018-01-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif optoelectronique a diodes electroluminescentes
US9653642B1 (en) 2014-12-23 2017-05-16 Soraa Laser Diode, Inc. Manufacturable RGB display based on thin film gallium and nitrogen containing light emitting diodes
DE102015101888A1 (de) 2015-02-10 2016-08-11 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
EP3076069B1 (en) 2015-03-31 2020-03-11 Seoul Semiconductor Co., Ltd. Light device of vehicle
CN113130725A (zh) 2015-03-31 2021-07-16 科锐Led公司 具有包封的发光二极管和方法
KR102454413B1 (ko) 2015-05-26 2022-10-18 서울반도체 주식회사 발광 장치 및 이를 포함하는 차량용 램프
WO2017014564A1 (ko) 2015-07-23 2017-01-26 서울반도체 주식회사 디스플레이 장치 및 그의 제조 방법
KR102328594B1 (ko) 2015-08-10 2021-11-26 엘지전자 주식회사 발광 다이오드를 구비한 디스플레이 장치
FR3041274B1 (fr) 2015-09-17 2017-09-29 Commissariat Energie Atomique Procede d'orientation d'objets allonges disposes en surface d'un substrat
DE102015115810A1 (de) 2015-09-18 2017-03-23 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und 3D-Drucker
CN113345988A (zh) 2015-10-01 2021-09-03 克利公司 包括倒装芯片发光二极管的发光设备
DE102015219789A1 (de) 2015-10-13 2017-04-13 Osram Gmbh Leuchtdichteregulierung an Randbereichen
FR3042913B1 (fr) 2015-10-22 2019-07-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Diode micro-electronique a surface active optimisee
DE102015119353B4 (de) 2015-11-10 2024-01-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
KR101627365B1 (ko) 2015-11-17 2016-06-08 피에스아이 주식회사 편광을 출사하는 초소형 led 전극어셈블리, 이의 제조방법 및 이를 포함하는 led 편광램프
FR3044467B1 (fr) 2015-11-26 2018-08-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dalle lumineuse et procede de fabrication d'une telle dalle lumineuse
DE102016106841B3 (de) 2015-12-18 2017-03-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Konverter zur Erzeugung eines Sekundärlichts aus einem Primärlicht, Leuchtmittel, die solche Konverter enthalten, sowie Verfahren zur Herstellung der Konverter und Leuchtmittel
FR3046155B1 (fr) 2015-12-28 2020-01-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation de nanocristaux a dimensions et densite controlees
WO2017116136A1 (ko) 2015-12-31 2017-07-06 서울반도체주식회사 디스플레이 장치
KR102667851B1 (ko) 2016-02-22 2024-05-23 삼성디스플레이 주식회사 디스플레이 장치
WO2017146476A1 (ko) 2016-02-26 2017-08-31 서울반도체주식회사 디스플레이 장치 및 그의 제조 방법
WO2017146477A1 (ko) 2016-02-26 2017-08-31 서울반도체주식회사 디스플레이 장치 및 그의 제조 방법
CN205944139U (zh) * 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
US10068884B2 (en) 2016-04-01 2018-09-04 Seoul Semiconductor Co., Ltd. Display apparatus and manufacturing method thereof
KR102483955B1 (ko) 2016-04-11 2023-01-03 삼성디스플레이 주식회사 디스플레이 장치
US10529696B2 (en) 2016-04-12 2020-01-07 Cree, Inc. High density pixelated LED and devices and methods thereof
KR101987196B1 (ko) 2016-06-14 2019-06-11 삼성디스플레이 주식회사 픽셀 구조체, 픽셀 구조체를 포함하는 표시장치 및 그 제조 방법
JP6729025B2 (ja) 2016-06-14 2020-07-22 日亜化学工業株式会社 発光装置
FR3052915A1 (fr) 2016-06-17 2017-12-22 Commissariat Energie Atomique Procede de fabrication d'une diode electroluminescente au nitrure de gallium
KR102608419B1 (ko) 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
FR3054037B1 (fr) 2016-07-13 2018-08-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif d’observation d’un echantillon
KR102553434B1 (ko) 2016-07-22 2023-07-12 제트카베 그룹 게엠베하 차량용 램프
KR102552298B1 (ko) 2016-08-31 2023-07-10 삼성디스플레이 주식회사 표시장치 및 그의 구동방법
US10606121B2 (en) 2016-09-12 2020-03-31 Seoul Semiconductor Co., Ltd. Display apparatus
KR20180055021A (ko) 2016-11-15 2018-05-25 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
DE102016122237A1 (de) 2016-11-18 2018-05-24 Osram Opto Semiconductors Gmbh Multipixel-LED-Bauteil und Verfahren zum Betreiben eines Multipixel-LED-Bauteils
US10804251B2 (en) 2016-11-22 2020-10-13 Cree, Inc. Light emitting diode (LED) devices, components and methods
DE102016223972A1 (de) 2016-12-01 2018-06-07 Osram Gmbh Primäroptik, sekundäroptik, modul, anordnung, fahrzeugscheinwerfer und scheinwerfersystem
KR20180065162A (ko) 2016-12-07 2018-06-18 서울바이오시스 주식회사 디스플레이 장치 및 그의 전극 연결 방법
CN110337712B (zh) 2016-12-16 2023-11-07 苹果公司 发光二极管(led)测试设备和制造方法
KR102605174B1 (ko) 2016-12-19 2023-11-22 엘지디스플레이 주식회사 발광 다이오드 디스플레이 장치
US10496204B2 (en) * 2016-12-30 2019-12-03 Lg Display Co., Ltd. Display device with integrated touch screen and mirror function, and method for fabricating the same
WO2018136970A1 (en) 2017-01-23 2018-07-26 Tesoro Scientific, Inc. Light emitting diode (led) test apparatus and method of manufacture
KR102618811B1 (ko) 2017-01-23 2023-12-28 삼성디스플레이 주식회사 색변환 패널 및 이를 포함하는 표시 장치
CN109564963B (zh) 2017-01-26 2021-04-16 株式会社Lg化学 微led和包括其的显示装置
KR20180090006A (ko) 2017-02-02 2018-08-10 서울반도체 주식회사 발광 다이오드 유닛
DE102017103320A1 (de) 2017-02-17 2018-08-23 Osram Gmbh Fahrzeugscheinwerfer
WO2018159977A1 (ko) 2017-02-28 2018-09-07 서울반도체주식회사 디스플레이 장치, 백라이트 유닛, 발광모듈 및 렌즈
WO2018169243A1 (ko) 2017-03-13 2018-09-20 서울반도체주식회사 디스플레이 장치 제조 방법
TWI699496B (zh) 2017-03-31 2020-07-21 億光電子工業股份有限公司 發光裝置和照明模組
KR102146549B1 (ko) 2017-04-10 2020-08-20 주식회사 엘지화학 마이크로 발광 다이오드 구조체
FR3065322B1 (fr) 2017-04-18 2019-06-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un dispositif d'affichage a matrice de leds
KR102422386B1 (ko) 2017-04-21 2022-07-20 주식회사 루멘스 마이크로 led 디스플레이 장치 및 그 제조방법
KR101989101B1 (ko) 2017-05-29 2019-06-13 엘지전자 주식회사 차량용 램프 및 차량
KR101970249B1 (ko) 2017-05-29 2019-04-18 엘지전자 주식회사 차량용 램프 및 차량
KR101989100B1 (ko) 2017-06-09 2019-09-24 엘지전자 주식회사 차량용 램프 및 차량
CN111108613B (zh) * 2017-09-13 2024-01-16 夏普株式会社 Led单元、图像显示元件及其制造方法
US10707374B2 (en) * 2017-09-15 2020-07-07 Glo Ab Etendue enhancement for light emitting diode subpixels
FR3073669B1 (fr) 2017-11-10 2021-11-05 Commissariat Energie Atomique Procede de fabrication d'un dispositif optoelectronique comprenant une pluralite de diodes
US11749790B2 (en) 2017-12-20 2023-09-05 Lumileds Llc Segmented LED with embedded transistors
US20190189682A1 (en) 2017-12-20 2019-06-20 Lumileds Llc Monolithic segmented led array architecture with transparent common n-contact
CN110828502B (zh) 2018-08-09 2024-04-02 首尔伟傲世有限公司 发光元件
US10811460B2 (en) 2018-09-27 2020-10-20 Lumileds Holding B.V. Micrometer scale light emitting diode displays on patterned templates and substrates
US10923628B2 (en) 2018-09-27 2021-02-16 Lumileds Llc Micrometer scale light emitting diode displays on patterned templates and substrates
US10964845B2 (en) 2018-09-27 2021-03-30 Lumileds Llc Micro light emitting devices
WO2020100302A1 (ja) * 2018-11-16 2020-05-22 堺ディスプレイプロダクト株式会社 マイクロｌｅｄデバイスおよびその製造方法
US11245055B2 (en) * 2019-05-28 2022-02-08 Facebook Technologies, Llc LED arrays having a reduced pitch
TWI791116B (zh) * 2019-06-18 2023-02-01 光環科技股份有限公司 垂直共振腔面射雷射結構
JP2021009895A (ja) * 2019-06-28 2021-01-28 住友電気工業株式会社 面発光レーザ
IT201900019058A1 (it) * 2019-10-16 2021-04-16 St Microelectronics Srl Trasduttore con disposizione piezoelettrica migliorata, dispositivo mems comprendente il trasduttore, e metodi di fabbricazione del trasduttore

Also Published As

Publication number Publication date
WO2021183413A1 (en) 2021-09-16
US11848402B2 (en) 2023-12-19
JP2023518181A (ja) 2023-04-28
EP4118684A1 (en) 2023-01-18
US20210288212A1 (en) 2021-09-16
CN115191032A (zh) 2022-10-14
EP4118684A4 (en) 2024-02-28

Similar Documents

Publication Publication Date Title
US11735695B2 (en) Light emitting diode devices with current spreading layer
KR20220153042A (ko) 공통 전극을 갖는 발광 다이오드 디바이스들
US11942507B2 (en) Light emitting diode devices
US11784286B2 (en) Light emitting diode devices with defined hard mask opening
US20220310695A1 (en) III-Nitride Multi-Wavelength LED Arrays
KR102082499B1 (ko) 반도체 구조를 프로세싱하는 방법
US11848402B2 (en) Light emitting diode devices with multilayer composite film including current spreading layer
JP7418583B2 (ja) モノリシック発光ダイオード前駆体を形成する方法
TWI796658B (zh) 單體電子器件、測試基片及其形成與測試方法
US20230154968A1 (en) Thin-film led array with low refractive index patterned structures
US20230155070A1 (en) Thin-film led array with low refractive index patterned structures and reflector
US11380818B2 (en) Semiconductor light emitting device
WO2024129659A1 (en) Tunnel junction based rgb die with isolated active regions
WO2024129662A1 (en) Visualization system including tunnel junction based rgb die with isolated active regions
JP2023545133A (ja) 発光ダイオード装置
WO2024025753A1 (en) Light emitting diode devices with extended junction spacers
EP4256621A1 (en) Methods of making flip chip micro light emitting diodes
WO2024129661A1 (en) Tunnel junction based rgb die and driving scheme