KR20220143723A - 디스플레이 활성 영역 내의 구멍 주위의 경계 폭 감소 - Google Patents

디스플레이 활성 영역 내의 구멍 주위의 경계 폭 감소 Download PDF

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KR20220143723A
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Abstract

전자 디바이스는 디스플레이의 활성 영역 내에 형성되는 디스플레이 픽셀들을 갖는 디스플레이를 포함할 수 있다. 디스플레이는 디스플레이를 가로질러 라우팅되는 게이트 라인들을 구동하기 위한 디스플레이 드라이버 회로부를 추가로 포함한다. 관통 구멍, 광학 윈도우, 또는 다른 비활성 영역과 같은 구멍이 디스플레이의 활성 영역 내에 형성될 수 있다. 동일한 신호를 전달하는 다수의 게이트 라인들이 구멍의 경계 주위에서의 라우팅 라인 혼잡을 최소화하는 것을 돕기 위해 구멍 주위로 라우팅되기 전에 함께 병합될 수 있다. 더미 회로들이 병합된 세그먼트들에 대한 기생 로딩을 증가시키는 것을 돕기 위해 병합된 세그먼트 부분에 결합될 수 있다. 구멍은 활성 영역의 크기를 최대화하는 것을 돕기 위해 테이퍼진 형상을 가질 수 있다. 구멍은 다수의 서브 디스플레이 센서 컴포넌트들을 수용하기 위해 비대칭 형상을 가질 수 있다.

Description

디스플레이 활성 영역 내의 구멍 주위의 경계 폭 감소
본 출원은, 2021년 1월 11일자로 출원된 미국 특허 출원 제17/145,815호, 및 2020년 3월 30일자로 출원된 미국 가특허 출원 제63/001,949호에 대한 우선권을 주장하며, 이로써 이들은 그들 전체가 본 명세서에 참고로 포함된다.
본 발명은 대체적으로 전자 디바이스들에 관한 것으로, 보다 상세하게는 디스플레이들을 갖는 전자 디바이스들에 관한 것이다.
전자 디바이스들은 종종 디스플레이들을 포함한다. 디스플레이들은, 전형적으로, 디스플레이 드라이버 회로 및 게이트 드라이버 회로를 사용하여 구동된다. 디스플레이 드라이버 회로는 데이터 라인들을 통해 대응하는 디스플레이 픽셀들에 데이터 신호들을 제공하는 반면, 게이트 드라이버 회로는 데이터 신호들을 디스플레이 픽셀들의 서브세트 내로 선택적으로 로딩하기 위해 게이트 라인들을 통해 제어 신호들을 제공한다. 디스플레이 픽셀들은, 때때로 활성 영역으로 지칭되는 영역 내에 형성된다. 직사각형인 중단되지 않은 활성 영역을 갖는 디스플레이의 설계는, 데이터 라인들 및 게이트 라인들이 디스플레이를 가로질러 규칙적인 그리드 유사 패턴으로 라우팅될 수 있기 때문에, 대체적으로 간단하다.
그러나, 일부 디스플레이들은 종래 활성 영역으로부터 벗어나고, 활성 영역 내에 하나 이상의 구멍들 또는 비활성 영역들을 가질 수 있다. 활성 영역 내에 구멍들을 갖는 그러한 유형들의 디스플레이들에서 데이터 라인들 및 게이트 라인들을 라우팅하는 것은 어려울 수 있다. 주의를 기울이지 않으면, 구멍들 근처의 디스플레이 경계가 과도하게 혼잡해질 수 있고, 증가된 경계 폭을 초래할 수 있다.
전자 디바이스는 디스플레이의 활성 영역 내에 형성되는 디스플레이 픽셀들의 어레이를 갖는 디스플레이를 포함할 수 있다. 하나 이상의 비활성 영역들이 활성 영역 내에 형성될 수 있다. 비활성 영역은 관통 구멍, 관통 구멍이 아닌 광학 윈도우, 또는 픽셀들이 없는 디스플레이 내의 다른 유형들의 개구일 수 있다. 디스플레이는 디스플레이 픽셀들의 제1 행에 결합된 제1 행 제어 라인 상으로 제어 신호를 출력하도록 그리고 디스플레이 픽셀들의 제2 행에 결합된 제2 행 제어 라인 상으로 제어 신호를 출력하도록 구성되는 디스플레이 드라이버 회로를 추가로 포함할 수 있으며, 여기에서 제1 행 제어 라인 및 제2 행 제어 라인은 비활성 영역에 의해 라우팅되는 세그먼트(즉, 병합된 세그먼트)로 병합된다. 제어 신호는 스캔 라인 신호, 방출 라인 신호, 초기화 라인 신호, 리셋 신호, 인에이블 신호, 데이터 라인 신호, 기준 신호, 또는 활성 영역 내의 2개 이상의 픽셀 행들에 동시에 공급되는 다른 적합한 데이터/제어 신호들일 수 있다.
원하는 경우, 커패시터 회로와 같은 더미 회로(dummy circuit)가 병합된 세그먼트에 결합될 수 있고, 제1 행 제어 라인 및 제2 행 제어 라인에 대한 기생 로딩을 증가시키도록 구성될 수 있다. 병합된 세그먼트는 제1 병합 노드와 제2 팬아웃(fanout)/분할 노드 사이에 결합될 수 있다. 제1 노드는 제1 행 제어 라인 및 제2 행 제어 라인에 연결될 수 있다. 병합된 세그먼트는 제2 팬아웃 노드에서 적어도 제1 추가 행 제어 라인 및 제2 추가 행 제어 라인으로 분할되도록 구성될 수 있다.
디스플레이 드라이버 회로는 디스플레이의 일 측부 상에 형성될 수 있다. 디스플레이는 디스플레이 픽셀들의 제1 행에 결합된 제3 행 제어 라인 상으로 추가 제어 신호를 출력하도록 그리고 디스플레이 픽셀들의 제2 행에 결합된 제4 제어 라인 상으로 추가 제어 신호를 출력하도록 구성되는 추가 디스플레이 드라이버 회로를 추가로 포함할 수 있다. 제3 행 제어 라인 및 제4 행 제어 라인은 비활성 영역에 의해 라우팅되는 추가 세그먼트로 병합될 수 있다. 원하는 경우, 3개 이상의 평행한 행 제어 라인들이 병합된 세그먼트에 연결될 수 있다.
하나의 적합한 배열에서, 비활성 영역은 실질적으로 둥근 또는 원형 형상을 가질 수 있다. 다른 적합한 배열에서, 비활성 영역은 실질적으로 직사각형인 형상을 가질 수 있다. 또 다른 적합한 배열에서, 비활성 영역은 활성 영역의 크기를 증가시키도록 최적화된 대칭적으로 또는 비대칭적으로 테이퍼진 형상을 가질 수 있다.
디스플레이의 면을 가로질러 수평으로 연장되는 행 라인들 및 디스플레이의 면을 가로질러 수직으로 연장되는 열 라인들은 둘 모두 비활성 영역을 둘러싸는 구멍 경계 영역 내로 연장될 수 있다. 구멍 경계 영역은 구멍 경계 폭을 한정할 수 있고, 활성 영역과 중첩되지 않을 수 있다. 다른 적합한 배열에서, 비활성 영역 주위로 라우팅할 때, 행 라인들만이 구멍 경계 영역 내로 연장될 수 있는 한편, 열 라인들은 구멍 경계 영역 내로 연장되지 않지만 활성 영역 내에 남아 있다. 또 다른 적합한 배열에서, 비활성 영역 주위로 라우팅할 때, 열 라인들만이 구멍 경계 영역 내로 연장될 수 있는 한편, 행 라인들은 구멍 경계 영역 내로 연장되지 않지만 활성 영역 내에 남아 있다. 활성 영역 내에 남아 있는 행/열 라인들은 하나 이상의 디스플레이 픽셀들과 중첩될 수 있고, 애노드 층, 소스-드레인 금속 라우팅 층, 또는 터치 센서 층들 중 하나와 같은 상부 금속 층을 사용하여 또는 기판 층 위에 그리고 저온 폴리실리콘 층 아래에 형성되는 매립 금속 층을 사용하여 형성될 수 있다.
도 1은 일 실시예에 따른, 디스플레이를 갖는 예시적인 전자 디바이스의 도면이다.
도 2는 일 실시예에 따른, 전자 디바이스 내의 예시적인 디스플레이의 평면도이다.
도 3은 일 실시예에 따른, 디스플레이 활성 영역 내의 구멍 주위로 라우팅되기 전에 병합되는 대응하는 게이트 라인들을 구동하도록 다중행 단일면(multi-row single-sided) 게이트 드라이버 회로들이 어떻게 구성될 수 있는지를 도시하는 디스플레이 회로부의 평면도이다.
도 4a는 일 실시예에 따른, 디스플레이 활성 영역 내에 형성될 수 있는 예시적인 관통 구멍의 측단면도이다.
도 4b는 일 실시예에 따른, 디스플레이 활성 영역 내에 형성될 수 있는 예시적인 광학 윈도우의 측단면도이다.
도 5는 일 실시예에 따른, 게이트 라인들의 병합 및 분할이 구멍의 양쪽 측부들로부터 어떻게 발생할 수 있는지를 도시하는 평면도이다.
도 6은 일 실시예에 따른, 광학 윈도우 위로 직접 라우팅되기 전에 병합되는 대응하는 게이트 라인들을 구동하도록 다중행 단일면 게이트 드라이버 회로들이 어떻게 구성될 수 있는지를 도시하는 예시적인 디스플레이 회로부의 평면도이다.
도 7은 일 실시예에 따른, 3개 이상의 제어 라인들이 구멍의 에지에서 어떻게 함께 연결될 수 있는지를 예시하는 다이어그램이다.
도 8a는 일 실시예에 따른, 더미 로딩 회로들이 더 작은 구멍 부근에 부착될 수 있음을 보여주는 평면도이다.
도 8b 내지 도 8f는 일부 실시예들에 따른, 디스플레이 활성 영역 내에 형성될 수 있는 상이한 크기들 및 형상들의 구멍들을 예시하는 다이어그램들이다.
도 9a는 일 실시예에 따른, 구멍 주위로 라우팅되는 데이터 라인들과 연관된 최소 구멍 경계 엔벨로프(envelope)를 예시하는 평면도이다.
도 9b는 일 실시예에 따른, 디스플레이 활성 영역이 도 11a에 도시된 최소 구멍 경계 엔벨로프에 의해 어떻게 제한되는지를 예시하는 평면도이다.
도 10a는 일 실시예에 따른, 구멍을 재형상화하는 것이 최소 구멍 경계 엔벨로프의 크기를 어떻게 감소시킬 수 있는지를 예시하는 다이어그램이다.
도 10b는 일 실시예에 따른, 구멍이 어떻게 비대칭적으로 테이퍼질 수 있는지를 예시하는 다이어그램이다.
도 11은 일 실시예에 따른, 활성 영역 내의 구멍 주위로 라우팅되기 전에 함께 단락되는 대응하는 감지 라인들에 다중행 단일면 터치 감지 회로들이 어떻게 결합될 수 있는지를 도시하는 예시적인 터치 감지 회로부의 평면도이다.
도 12a는 일 실시예에 따른, 활성 영역 외측의 구멍 경계 영역에서 라우팅되는 행 라인들 및 열 라인들을 도시하는 평면도이다.
도 12b는 일 실시예에 따른, 구멍 경계 영역에서 라우팅되는 행 라인들, 및 활성 영역 내측에서 라우팅되는 열 라인들을 도시하는 평면도이다.
도 12c는 일 실시예에 따른, 구멍 경계 영역에서 라우팅되는 열 라인들, 및 활성 영역 내측에서 라우팅되는 행 라인들을 도시하는 평면도이다.
도 13은 일 실시예에 따른, 예시적인 디스플레이 스택업(stackup)의 측단면도이다.
도 14는 일 실시예에 따른, 예시적인 박막 트랜지스터(thin film transistor, TFT) 층들의 측단면도이다.
도 15는 일 실시예에 따른, 매립 금속 층의 하나의 적합한 배열을 도시하는 측단면도이다.
도 16은 일 실시예에 따른, 매립 금속 층의 다른 적합한 배열을 도시하는 측단면도이다.
디스플레이가 제공될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 도 1의 전자 디바이스(10)는 태블릿 컴퓨터, 랩톱 컴퓨터, 데스크톱 컴퓨터, 임베디드 컴퓨터를 포함하는 모니터, 임베디드 컴퓨터를 포함하지 않는 모니터, 디스플레이 외부에 있는 컴퓨터 또는 다른 장비에 사용하기 위한 디스플레이, 셀룰러 전화기, 미디어 재생기, 손목시계 디바이스 또는 다른 웨어러블 전자 장비, 예를 들어 머리 장착형 디바이스들, 또는 다른 적합한 전자 디바이스일 수 있다.
도 1에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(16)를 가질 수 있다. 제어 회로부(16)는 디바이스(10)의 동작을 지원하기 위한 저장소 및 프로세싱 회로부를 포함할 수 있다. 저장소 및 프로세싱 회로부는 하드 디스크 드라이브 저장소, 비휘발성 메모리(예컨대, 플래시 메모리 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍가능 판독 전용 메모리), 휘발성 메모리(예컨대, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장소를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 기저대역 프로세서, 전력 관리 유닛, 오디오 칩, 주문형 집적 회로 등에 기초할 수 있다.
입출력 디바이스들(12)과 같은, 디바이스(10) 내의 입출력 회로부는, 데이터가 디바이스(10)에 공급될 수 있게 하고 데이터가 디바이스(10)로부터 외부 디바이스들에 제공될 수 있게 하는 데 사용될 수 있다. 입출력 디바이스들(12)은 버튼, 조이스틱, 스크롤링 휠, 터치패드, 키패드, 키보드, 마이크로폰, 스피커, 톤 생성기, 진동기, 카메라, 센서, 발광 다이오드 및 기타 상태 표시기, 데이터 포트 등을 포함할 수 있다. 사용자는 입출력 디바이스들(12)의 입력 리소스들을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입출력 디바이스들(12)의 출력 리소스들을 통해 디바이스(10)로부터 상태 정보 및 기타 출력을 수신할 수 있다.
입출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이들을 포함할 수 있다. 디스플레이(14)는 사용자로부터의 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치스크린 디스플레이일 수 있거나, 또는 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조체들, 저항성 터치 컴포넌트들, 힘 기반(force-based) 터치 센서 구조체들, 광 기반(light-based) 터치 센서, 또는 다른 적합한 터치 센서 배열체(arrangement)들에 기초할 수 있다.
제어 회로부(16)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(16) 상에서 실행되는 소프트웨어는 디스플레이(14) 내의 픽셀들의 어레이를 사용하여 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다. 디스플레이(14)는 실질적으로 직사각형인 형상을 가질 수 있거나(즉, 디스플레이(14)는 직사각형 풋프린트 및 직사각형 풋프린트 둘레에 이어지는 직사각형 주변 에지를 가질 수 있음) 또는 다른 적합한 형상을 가질 수 있다. 디스플레이(14)는 평면형일 수 있거나 또는 만곡형 프로파일을 가질 수 있다. 디스플레이(14)는 유기 발광 다이오드 디스플레이, 액정 디스플레이, 실리콘 액정 디스플레이(liquid-crystal-on-silicon display), 마이크로전기기계 시스템(MEMs) 디스플레이, 또는 다른 적합한 유형의 디스플레이일 수 있다.
전기 컴포넌트들을 디바이스(10) 내에 그리고/또는 디스플레이(14) 내에 또는 그 아래에 통합시키는 것이 바람직할 수 있다. 예를 들어, 컴포넌트들(18)은 오디오 컴포넌트들(예컨대, 마이크로폰들, 스피커들 등), 무선 주파수 컴포넌트들, 햅틱 컴포넌트들(예컨대, 압전 구조체들, 진동기들 등)일 수 있거나, 용량성 터치 센서 컴포넌트들 또는 다른 터치 센서 구조체들일 수 있거나, 온도 센서들, 압력/힘 센서들, 자기 센서들, 지문 센서들, 또는 다른 센서들일 수 있거나, 또는 임의의 다른 적합한 유형의 전기 컴포넌트일 수 있다. 때때로 본 명세서에서 예로서 설명될 수 있는 하나의 적합한 배열의 경우, 전기 컴포넌트들(18)은 광 기반 센서 컴포넌트들(예컨대, 주변 광 센서들, 근접 센서들, 또는 가시광, 적외선 광 및/또는 자외선 광을 방출 및/또는 검출하는 컴포넌트들)일 수 있다.
광을 방출하는 광 기반 컴포넌트들(18)의 예들은 발광 다이오드들(예컨대, 유기 발광 다이오드들, 이산 결정 발광 다이오드 다이들 등), 레이저들, 및 램프들을 포함한다. 광을 검출하는 광 기반 컴포넌트들의 예들은, 포토다이오드들 및 포토트랜지스터들과 같은 광 검출기들을 포함한다. 일부 컴포넌트들은, 원하는 경우, 광 방출기들 및 검출기들 둘 모두를 포함할 수 있다. 예를 들어, 컴포넌트들(18)은 적외선 광을 방출할 수 있고, 근처 물체들로부터 반사된 방출된 광의 일부분을 검출하기 위한 광 검출기 구조체들을 포함할 수 있다. 이러한 유형의 컴포넌트들은 근접 센서를 구현하는 데 사용될 수 있다.
도 2는 전자 디바이스(10) 내의 예시적인 디스플레이(14)의 평면도(레이아웃 도면)이다. 도 2에 도시된 바와 같이, 디스플레이(14)는 기판(36)과 같은 기판 구조체들로 형성된 픽셀들(22)의 어레이를 가질 수 있다. 픽셀들(22)의 어레이가 형성되는 기판(36) 상의 영역은 때때로 "활성 영역"(AA)으로 지칭된다. 활성 영역 외측의 영역(들)은 비활성 구역 또는 비활성 영역으로 지칭될 수 있다. 기판(36)과 같은 기판들은 유리, 금속, 플라스틱, 세라믹 또는 다른 기판 재료들로 형성될 수 있다. 픽셀들(22)은 데이터 라인들(D)과 같은 신호 경로들을 통해 데이터 신호들을 수신할 수 있고, 게이트 라인들(G)(때때로 제어 라인들, 스캔 라인들, 방출 인에이블 라인들, 게이트 신호 경로들 등으로 지칭됨)과 같은 제어 신호 경로들을 통해 하나 이상의 제어 신호들을 수신할 수 있다. 디스플레이(14)에는 임의의 적합한 수(예컨대, 수십 개 이상, 수백 개 이상, 또는 수천 개 이상)의 픽셀들(22)의 행들 및 열(column)들이 있을 수 있다. 픽셀들(22)은 컬러 이미지들을 디스플레이하는 능력을 디스플레이(14)에 제공하기 위해 상이한 색상들(예컨대, 적색, 녹색 및 청색)을 가질 수 있다. 픽셀들(22) 내의 픽셀 회로들은 게이트 라인들(G) 상의 게이트 라인 신호들에 의해 제어되는 게이트들을 갖는 트랜지스터들(예컨대, 기판(36) 상의 박막 트랜지스터들)을 포함할 수 있다. 용어들 "행들" 및 "열들"은 디스플레이 픽셀들의 임의의 어레이를 지칭하는 데 사용될 수 있고, 때때로 상호교환적으로 사용될 수 있다(예컨대, 게이트 라인들은 또한 열 라인들로 지칭될 수 있는 반면, 데이터 라인들은 행 라인들로 지칭될 수 있음).
픽셀들(22)의 동작을 제어하기 위해 디스플레이 드라이버 회로부(20)가 사용될 수 있다. 디스플레이 드라이버 회로부(20)는 집적 회로들, 박막 트랜지스터 회로들, 또는 다른 적합한 회로부로 형성될 수 있다. 디스플레이 드라이버 회로부(20) 및 픽셀들(22)을 위한 박막 트랜지스터 회로부는 폴리실리콘 박막 트랜지스터들, 인듐 갈륨 아연 산화물(IGZO) 트랜지스터들과 같은 반도체 산화물 박막 트랜지스터들, 또는 다른 반도체 재료로부터 형성된 박막 트랜지스터들로부터 형성될 수 있다.
디스플레이 드라이버 회로부(20)는, 디스플레이 드라이버 회로부(20A) 및 게이트 드라이버 회로부(20B)와 같은 디스플레이 드라이버 회로들을 포함할 수 있다. 디스플레이 드라이버 회로부(20A)는, 하나 이상의 디스플레이 드라이버 집적 회로들(예컨대, 타이밍 제어기 집적 회로들) 및/또는 박막 트랜지스터 회로부로부터 형성되는 디스플레이 드라이버 회로(20A-1)를 포함할 수 있고, 디멀티플렉서 회로부(20A-2)(예컨대, 박막 트랜지스터 회로부로부터 형성되거나 집적 회로 내에 형성되는 디멀티플렉서)를 포함할 수 있다. 게이트 드라이버 회로부(20B)는 박막 트랜지스터 회로부로부터 형성될 수 있거나, 게이트 드라이버 집적 회로들 내에 형성될 수 있다.
디스플레이 드라이버 회로부(20A)는 경로(32)를 통해 도 1의 제어 회로부(16)와 같은 시스템 제어 회로부와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(32)는 가요성 인쇄 회로 상의 트레이스들 또는 다른 전도성 라인들로 형성될 수 있다. 정상 동작 동안, 제어 회로부(예컨대, 도 1의 제어 회로부(16))는 디스플레이(14) 상에 디스플레이될 이미지들에 관한 정보를 회로부(20A)에 공급할 수 있다. 디스플레이 픽셀들(22) 상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 회로부(20A)는 데이터 라인들(D)에 이미지 데이터를 공급하면서 경로(38)를 통해 게이트 드라이버 회로부(20B)와 같은 지원 디스플레이 드라이버 회로부에 제어 신호들(예컨대, 클록 신호들, 게이트 시작 펄스 등)을 발행할 수 있다. 디스플레이 드라이버 회로부(20A)는, 또한, 클록 신호들, 선택 신호들 및/또는 다른 제어 신호들을 디멀티플렉서 회로부(20A-2)에 공급함으로써 디멀티플렉서 회로부(20A-2)를 동적으로 조정할 수 있다. 원하는 경우, 게이트 드라이버 회로부는, 선택적으로, 디스플레이(14)의 하나 초과의 측부 상에 형성될 수 있다(예컨대, 기판(36)의 반대편 에지에 형성된 게이트 드라이버 회로부(20B') 참조). 그러한 배열들에서, 디스플레이 드라이버 회로부(20A)는, 또한, 경로(38')를 통해 지원 게이트 드라이버 회로부(20B')에 제어 신호들을 발행할 수 있다.
도 3은 디스플레이 표면의 전방으로부터 X-Y 평면을 향해 방향 Z로 볼 때 활성 영역 내의 구멍 주위로 라우팅되는 대응하는 게이트 라인들을 구동하는 데 다중행 단일면 게이트 드라이버들이 어떻게 사용될 수 있는지를 도시하는 디스플레이(14)의 일 구현예의 평면도이다. 하나의 적합한 배열에서, 디스플레이(14)는 X-Y 평면과 실질적으로 동일 평면 상에 있을 수 있다(즉, 디스플레이 기판은 단일 평면 내에 형성됨). 다른 적합한 배열에서, 디스플레이(14)는 대신에 만곡되고 X-Y 평면으로부터 돌출될 수 있다. 일반적으로, 디바이스(10)(및 디스플레이(14))는 임의의 적합한 형상을 나타낼 수 있다.
도 3a의 예에서, 게이트 드라이버 회로부(20B)는 디스플레이의 하나의 에지 상에만 형성된다(즉, 디스플레이의 우측 에지에는 게이트 드라이버 회로부(20B')가 형성되지 않음). 게이트 드라이버 회로부(20B)는 대응하는 게이트 라인들(G)을 구동하도록 구성되는 다수의 게이트 드라이버들(21)을 포함할 수 있다. 게이트 드라이버(21-1)는 디스플레이 픽셀들(22)의 제1 행 및 제2 행에 결합된 제1 게이트 라인 쌍을 구동하도록 구성될 수 있다. 게이트 드라이버(21-2)는 디스플레이 픽셀들(22)의 제3 행 및 제4 행에 결합된 제2 게이트 라인 쌍을 구동하도록 구성될 수 있다. 게이트 드라이버(21-3)는 디스플레이 픽셀들(22)의 제5 행 및 제6 행에 결합된 제3 게이트 라인 쌍을 구동하도록 구성될 수 있다. 도 3에서, 각각의 개별 게이트 드라이버 회로(21)는 대응하는 행 제어 신호(A)를 생성하도록 구성될 수 있지만, 각각의 회로(21)로부터 출력되는 파형들은 서로에 대해 시간적으로 오프셋될 수 있다. 예를 들어, 회로(21-1)는 제어 신호 A(1)을 출력할 수 있고; 회로(21-2)는 제어 신호 A(2)를 출력할 수 있으며; 회로(21-3)는 제어 신호 A(3)를 출력할 수 있고; 기타 등등할 수 있다.
소정 실시예들에서, 구멍(300)과 같은 구멍이 디스플레이 활성 영역 내에 형성될 수 있다. 구멍(300)은 활성 영역에 의해 적어도 부분적으로 또는 완전히 둘러싸일 수 있다. 용어 "구멍"은, 대체적으로, 어떠한 디스플레이 픽셀들도 포함하지 않는 활성 영역 내의 영역을 지칭할 수 있고, 관통 구멍(예컨대, 디스플레이 기판의 상단 표면으로부터 디스플레이 기판의 하단 표면을 관통하여 형성된 개구), 광학 윈도우(예컨대, 그를 통해 광학 신호들이 여전히 기판을 통과할 수 있는 연속 디스플레이 기판의 일부분), 또는 다른 비활성 영역일 수 있다.
도 4a는 디스플레이 활성 영역 내에 형성될 수 있는 예시적인 관통 구멍의 측단면도이다. 도 4a에 도시된 바와 같이, 디스플레이는, 대체적으로, 기판 층(400)(이는 도 2와 관련하여 설명된 기판(36)과 동등할 수 있음), 기판(400) 상에 형성되는 박막 트랜지스터(TFT) 라우팅 층들(402), 및 TFT 라우팅 층들(402)을 커버하는 봉지 층들(404)을 포함할 수 있다. 디스플레이 픽셀 구조체들 및 연관된 라우팅 라인들, 디스플레이 드라이버 회로부 및/또는 게이트 드라이버 회로부가 TFT 라우팅 층들(402) 내에 형성될 수 있다. 봉지 층(404)은, 수분 및/또는 다른 오염물들이 TFT 라우팅 층들(402) 내로 침투하는 것을 방지하는 것을 돕도록 구성되는 유기 층과 무기 층의 어떤 조합을 포함할 수 있다.
도 4a의 예에서, 구멍(300)은 디스플레이 기판 층(400)을 통해 완전히 연장되는 관통 구멍으로서 구현될 수 있다(즉, 비활성 영역(300)은 기판(400)의 전체 두께를 통해 드릴링되거나 절단되는 구멍일 수 있음). 원하는 경우, 도 1과 관련하여 설명된 유형의 광 센서(18)와 같은 하나 이상의 컴포넌트가 구멍(300) 바로 아래에 위치될 수 있어서, 광 또는 다른 신호들이 구멍(300)을 횡단하여 센서(18)에 도달할 수 있게 할 수 있다. 구멍(300)은 기판 에지(490)에 의해 한정될 수 있다. TFT 라우팅 층들(402)은, 봉지 층(404)이 적절하게 형성될 수 있도록(예컨대, 봉지 층(404)이 테이퍼질 수 있도록), 기판 에지(490)로부터 최소 거리 Δ를 두고 형성되어야 한다. 따라서, 이러한 최소 거리 Δ는 때때로 봉지 마무리 여유(encapsulation finishing margin)로 지칭된다. 따라서, 거리 Δ는, 제어 라인 라우팅 세그먼트들(이는 TFT 라우팅 층들(402) 내에 형성됨)이 구멍(300)의 에지에 대해 형성될 수 있는 가장 가까운 지점을 한정한다.
도 4b는 다른 적합한 실시예에 따른, 디스플레이 활성 영역 내에 형성될 수 있는 예시적인 광학 윈도우의 측단면도이다. 도 4b에 도시된 바와 같이, 디스플레이는, 대체적으로, 기판 층(400), 기판(400) 상에 형성되는 박막 트랜지스터(TFT) 라우팅 층들(402), 및 TFT 라우팅 층들(402)을 커버하는 봉지 층들(404)을 포함할 수 있다. 디스플레이 픽셀 구조체들 및 연관된 라우팅 라인들, 디스플레이 드라이버 회로부 및/또는 게이트 드라이버 회로부가 TFT 라우팅 층들(402) 내에 형성될 수 있다. 봉지 층(404)은, 수분 및/또는 다른 오염물들이 TFT 라우팅 층들(402) 내로 침투하는 것을 방지하는 것을 돕도록 구성되는 유기 층과 무기 층의 어떤 조합을 포함할 수 있다.
도 4b의 예에서, 구멍(300)은, 광 또는 다른 신호들이 기판(400)을 통과하도록 허용하는 광학 윈도우로서 구현될 수 있다. 도 4a의 절단된 관통 구멍과는 달리, 도 4b의 광학 윈도우(300)는 (위로부터 디스플레이의 전면을 볼 때) 윈도우(300)와 완전히 중첩되는 연속 기판 층(400)을 포함한다. 비활성 구멍 영역(300)에서 기판(400)의 중단이 없기 때문에, 봉지 층(404)은 또한 구멍 영역(300) 위에 형성될 수 있다. 층들(400, 404)의 존재는, 광 또는 다른 원하는 신호들이 광학 윈도우(300)를 횡단하는 것을 차단하지 않을 것이다.
원하는 경우, 도 1과 관련하여 설명된 유형의 광 센서(18)와 같은 하나 이상의 컴포넌트가 광학 윈도우(300) 바로 아래에 위치될 수 있어서, 광 또는 다른 신호들이 윈도우(300)를 횡단하여 센서(18)에 도달할 수 있게 할 수 있다. 기판이 광학 윈도우(300)에서 실제로 절단되어 개방되지 않기 때문에(즉, 광학 윈도우 영역 내에 기판 에지가 없기 때문에), TFT 라우팅 층들(402)은 어떠한 봉지 마무리 여유에 의해서도 제한되지 않는다. 이와 같이, TFT 라우팅 층들(402)은 광학 윈도우(300)의 에지까지 완전히 형성될 수 있다. 도 4a와 도 4b를 비교하면, TFT 라우팅 층들(402)이 도 4b의 광학 윈도우 구성에서 구멍(300)의 에지에 더 가깝게 형성될 수 있다는 것을 알 수 있다. 다시 말해서, 구멍(300)이 광학 윈도우로서 구현될 때, 제어 라인 라우팅 세그먼트들(이는 TFT 라우팅 층들(402) 내에 형성됨)이 구멍(300)의 경계에 더 가깝게 형성될 수 있으며, 이는 전체 구멍 경계 폭을 감소시키는 것을 도울 수 있다.
다시 도 3을 참조하면, 비활성 영역(300) 위 및 아래에 형성된 게이트 라인들은 직선형일 수 있고, 규칙적인 간격들로 이격된 디스플레이 픽셀들(22)에 결합될 수 있다(예컨대, 회로들(21-1, 21-3)에 의해 구동되는 게이트 라인들(G) 참조). 대조적으로, 구멍(300)과 중첩되는 행들로 형성된 게이트 라인들은 구멍(300) 주위로 라우팅되어야 한다(예컨대, 회로들(21-2)에 의해 구동되는 게이트 라인들(G) 참조). 다중행 게이트 드라이버 회로들을 갖는 종래의 디스플레이들에서, 각각의 게이트 라인 쌍 내의 2개의 게이트 라인들은 구멍(300)의 경계 주위로 라우팅되어야 하여, 구멍(300)을 둘러싸는 최소 요구 경계 폭을 크게 증가시킬 라우팅 라인 혼잡을 초래할 것이다.
일 실시예에 따르면, 다중행 구동 방식들은, 구멍(300) 주위로 라우팅되기 전에 병합되는 다수의 라우팅 라인들을 가질 수 있다. 도 3a에 도시된 바와 같이, 각각의 드라이버 회로(21)는 2개의 인접한 픽셀 행들에 동시에 공급되는 제어 신호(A)(예컨대, 스캔 라인 신호, 방출 라인 신호, 또는 다른 행 제어 신호)를 생성하도록 구성되는 다중행 드라이버 회로일 수 있다. 다시 말해서, 회로(21)는 신호 A(n)을 행들 n 및 (n+1) 상으로 출력하도록 구성될 수 있다. 예를 들어, 드라이버 회로(21-2)는 제어 신호(A)를 구멍(300)의 좌측에 있는 활성 영역 내에 위치된 픽셀들의 제3 행에 결합된 제1 선형/직선형 세그먼트 상으로 그리고 구멍(300)의 좌측에 있는 활성 영역 내에 위치된 픽셀들의 제4 행에 결합된 제2 선형/직선형 세그먼트 상으로 구동하도록 구성될 수 있다. 제2 선형 세그먼트는 연결/단락 세그먼트(802)를 통해 제1 선형 세그먼트와 병합될 수 있어서, 제1 및 제2 선형(직선형) 세그먼트들이 노드(804)에서 결합 또는 병합되게 할 수 있다. 이러한 지점으로부터, 단일 (병합된) 라우팅 라인 또는 병합된 세그먼트(805)(때때로 중간 라우팅 세그먼트로 지칭됨)가 구멍(300)의 경계 주위로 그리고 그를 따라 라우팅되어, 구멍(300)의 우측에 있는 활성 영역에 도달할 수 있다.
병합된 라우팅 세그먼트(이는 구멍(300)의 형상에 따라 만곡되거나 임의의 적합한 궤적을 가질 수 있음)는 노드(804)로부터 노드(806)까지 연장될 수 있다. 노드(806)에서, 병합된 라우팅 세그먼트(805)는 팬아웃 세그먼트(808)를 사용하여 제3 선형 세그먼트 및 제4 선형 세그먼트로 분할될 수 있다. 제3 선형 세그먼트는 구멍(300)의 우측에 있는 활성 영역 내에 위치된 픽셀들의 제3 행에 결합될 수 있는 반면, 제4 선형 세그먼트는 구멍(300)의 우측에 있는 활성 영역 내에 위치된 픽셀들의 제4 행에 결합될 수 있다.
도 3은 6개의 픽셀 행들만을 도시하지만, 디스플레이는, 대체적으로, 디스플레이의 좌측 에지 및/또는 우측 에지에 형성되는 임의의 수의 게이트 드라이버 회로들(예컨대, 수백 또는 수천 개의 개별 다중행 게이트 드라이버들)을 포함할 수 있으며, 이들 각각은 디스플레이 픽셀들의 2개 이상의 행들로 게이트 라인 신호들 또는 행 제어 신호들을 출력할 수 있다. 구멍(300)이 대략 2개의 픽셀 행들 및 4개의 픽셀 열들과 중첩되는 도 3의 예는 단지 예시적인 것이며, 본 실시예들을 제한하도록 의도되지 않는다. 일반적으로, 구멍(300)은 2개 내지 10개의 디스플레이들, 10개 내지 100개의 픽셀들, 수백 또는 수천 개의 픽셀들 등에 걸쳐 있는 X 치수 및/또는 Y 치수를 가질 수 있다(예컨대, 구멍(300)은 임의의 적합한 수의 픽셀 행들에 걸쳐 있는 Y 치수, 및 임의의 적합한 수의 픽셀 열들에 걸쳐 있는 X 치수를 가짐). 따라서, 구멍(300) 주위로 라우팅되는 임의의 중간 병합된 세그먼트들은, 잠재적으로, 픽셀들에 의해 중단되지 않는, 수 마이크로미터 내지 수 밀리미터의 길이들을 갖는 경로들을 나타낼 수 있다.
노드(804)와 노드(806) 사이에 연결된 병합된 라우팅 세그먼트(805)는 픽셀들(22)이 완전히 없을 수 있다(즉, 구멍(300) 주위로 라우팅되는 중간 라우팅 세그먼트에 연결되는 픽셀들이 없음). 따라서, 그러한 게이트 라인들의 전체를 따라 형성된 픽셀들의 수는 픽셀들이 규칙적인 중단되지 않는 간격들로 형성된 정상 픽셀 행들 내의 게이트 라인들에 대한 것과는 상이할 수 있다(제1 픽셀 행에 공급하는 제1 게이트 라인에 연결된 픽셀들(22)의 수가 제3 픽셀 행에 공급하는 제3 게이트 라인에 연결된 픽셀들의 수보다 많은 도 3 참조). 더 적은 디스플레이 픽셀들에 결합되는 라우팅 라인들에 대한 로딩을 정상 게이트 라인들에 대한 로딩과 매칭시키는 것을 돕기 위해, 더미 회로들(850)과 같은 더미 회로 컴포넌트들이 픽셀 없는 병합된 라우팅 세그먼트들에 결합되어, 구멍(300)이 방해가 되지 않았다면 병합 및 분할 노드들 사이에 형성되었을 디스플레이 픽셀들의 로딩을 모방하는 것을 도울 수 있다. 더미 회로들(850)은 용량성 회로들, 더미 트랜지스터 구조체들, 더미 픽셀 구조체들, 수동형 전기 컴포넌트들, 또는 구멍(300) 주위의 라우팅 혼잡을 감소시키는 것을 돕기 위해 최소 회로 영역을 점유하는 다른 적합한 로딩 컴포넌트들일 수 있다. 모든 행 제어/라우팅 라인들 사이에서 로드의 균형을 맞추기 위해 이러한 방식으로 기생 로딩을 의도적으로 제공하는 것은 원하지 않는 디스플레이 아티팩트들을 감소시키는 것을 도울 수 있다.
도 3의 다중행 게이트 드라이버 회로(21-2)에 대해 위에서 설명된, 구멍(300)의 하나의 에지에서의 라우팅 라인들의 병합 및 구멍(300)의 다른 에지에서의 라우팅 라인들의 분할/팬아웃은, 또한, 디스플레이의 반대편 에지를 따라 형성된 다중 게이트 드라이버(21')(예컨대, 도 5 참조)에 적용될 수 있다. 도 5에 도시된 바와 같이, 다중 게이트 드라이버(21')는 제어 신호(B)를 병렬로 적어도 2개의 픽셀 행들로 출력하도록 구성될 수 있다(예컨대, 회로(21')는 신호 B(n)을 행들 n 및 (n+1) 상으로 출력하도록 구성될 수 있음). 구멍(300)은 회로(21)와 회로(21') 사이에 적어도 부분적으로 물리적으로 개재될 수 있다. 도 5에 도시된 바와 같이, 회로(21')로부터 나오는 선형 게이트 라인 세그먼트들의 병합은 노드(820)에서 발생할 수 있는 반면, 구멍(300) 주위로 라우팅된 후의 다중 선형 게이트 라인 세그먼트들로의 팬아웃은 노드(822)에서 발생할 수 있다. 노드(820)와 노드(822) 사이에 결합된 병합된 라우팅 세그먼트(821)는 다중행 드라이버 회로(21')와 연관된 게이트 라인들에 대한 라우팅 라인 혼잡을 감소시키는 것을 도울 수 있다. 라우팅 혼잡이 최소 구멍 경계 폭을 좌우하기 때문에, 이러한 방식으로 다중행 제어 라인들을 병합 또는 단락시키는 것은 구멍(300) 주위의 경계 폭을 크게 감소시킬 수 있다. 원하는 경우, 로드 밸런싱을 용이하게 하기 위해 더미 회로(850)가 또한 중간 라우팅 세그먼트(821)에 부착될 수 있다.
병합된 라우팅 라인들이 구멍(300)의 주변부 주위로 라우팅되는 도 3 및 도 5의 예는 단지 예시적인 것이다. 구멍(300)이 도 4a와 관련하여 설명된 유형의 관통 구멍으로서 또는 라우팅 라인들이 비활성 구멍 영역을 통해 라우팅되는 것을 방지 또는 금지하는 다른 구조체로서 구현될 때 구멍(300) 주위로 라우팅하거나 그를 우회하는 것이 필요할 수 있다. 구멍(300)이 도 4b에 도시된 유형의 광학 윈도우로서 구현될 때와 같은 다른 적합한 배열들에서, 병합된 라우팅 라인들은 도 6의 평면도(레이아웃 도면)에 도시된 바와 같이 구멍 영역(300) 바로 위로 그리고 그를 통해 라우팅될 수 있다. 다시 말해서, 구멍(300)을 가로질러 라우팅되는 제어 라인들은 구멍(300)의 경계를 따라 라우팅될 필요가 없고, 직선/직선형 세그먼트들로서 유지될 수 있다. 그러한 라우팅 구성은, 구멍(300)이 절단된 관통 구멍으로서 구현되지 않는 한 사용될 수 있다.
다중행 게이트 드라이버 회로가 2개의 인접한 행들을 따라 배열된 픽셀들로 제어 신호를 구동하도록 구성되는 도 3, 도 5 및 도 6의 예들은 단지 예시적인 것이며, 본 실시예들의 범주를 제한하도록 의도되지 않는다. 일반적으로, 도 7에 도시된 바와 같은 다중행 드라이버 회로(21)와 같은 단일 주변 드라이버 회로는 대응하는 제어 신호(A)(예컨대, 스캔 신호, 방출 신호, 초기화 신호, 기준 신호, 리셋 신호, 인에이블 신호, 행 제어 신호, 열 제어 신호 등)를 2개 초과의 제어 라인들(예컨대, 인접/연속 행들 내의 3개 이상의 행 제어 라인들, 비인접/비연속 행들 내의 3개 이상의 행 제어 라인들, 인접 또는 비인접 행들 내의 4개 내지 10개의 행 제어 신호들 등) 상으로 동시에 생성하도록 구성될 수 있으며, 여기에서 회로(21)로부터 출력된 동일한 신호 파형을 전달하는 다중행 제어 라인들은 단락 노드(904)에서 병합 또는 연결되고, 병합된 단일 라우팅 세그먼트(905)는 구멍(300) 주위로 또는 그를 통해 직접 라우팅된다.
디스플레이(14)가 하나의 구멍(300)을 포함하는 도 3 내지 도 7의 실시예들은 단지 예시적인 것이며, 본 실시예들의 범주를 제한하도록 의도되지 않는다. 일부 실시예들에 따르면, 디스플레이는 활성 영역 내에 형성되는 2개 이상의 구멍들을 포함할 수 있다(예컨대, 도 8a 참조). 도 8a에 도시된 바와 같이, 디스플레이(14)는 활성 영역 내에 형성되는 적어도 제1 구멍(300-1) 및 제2 구멍(300-2)을 포함할 수 있다. 구멍들(300-1, 300-2) 각각은 도 4a와 관련하여 설명된 유형의 관통 구멍, 도 4b와 관련하여 설명된 유형의 광학 윈도우, 또는 디스플레이 픽셀들이 없는 다른 비활성 영역에 대응할 수 있다. 구멍들(300-1, 300-2)은 동일한 크기 및 형상일 필요는 없다. 도 8a의 예에서, 구멍들(300-1, 300-2)은 상이한 크기들 및 형상들을 갖는다(예컨대, 구멍(300-1)은 구멍(300-2)보다 클 수 있고; 구멍(300-1)은 원형일 수 있는 반면, 구멍(300-2)은 타원형일 수 있음).
그러한 배열에서, 더 큰 구멍(300-1)의 경계 근처에서의 잠재적인 라우팅 혼잡은, 더 작은 구멍(300-2)에 의해 점유되는 공간이 필연적으로 더 적기 때문에, 더 작은 구멍(300-2)의 경계 근처에서의 라우팅 혼잡보다 더 두드러질 수 있다. 도 8a에 도시된 바와 같이, 구멍(300-1)의 좌측에 있는 활성 영역 내의 노드(804)를 구멍(300-2)의 우측에 있는 활성 영역 내의 노드(806)에 연결하는 병합된 라우팅 세그먼트는 더 작은 구멍(300-2) 부근에서 라우팅하기 위한 더 많은 공간을 가질 수 있다(예컨대, 노드들(804, 806)을 연결하는 중간 라우팅 세그먼트는 구멍(300-1) 주위로 라우팅될 필요가 있는 제1 사행형(meandering) 부분, 및 노드(806)로의 더 직접적인 경로를 취하는 제2 직선형 부분을 가질 수 있음). 더 작은 구멍(300-2) 주위에 더 많은 자유 회로 영역이 있기 때문에, 더미 로딩 회로들은 더 작은 구멍 부근에 물리적으로 형성될 수 있다. 예를 들어, 제어 신호(A)를 전달하는 제1 병합된 라우팅 세그먼트(805)에 결합되는 제1 더미 로딩 컴포넌트(850A)는 (디스플레이의 전방으로부터 X-Y 평면을 향해 방향 Z로 볼 때) 구멍(300-2) 위의 자유 공간에 형성될 수 있는 반면, 제어 신호(B)를 전달하는 제2 병합된 라우팅 세그먼트(821)에 결합되는 제2 더미 로딩 컴포넌트(850B)는 구멍(300-2) 아래에 위치된 자유 공간에 형성될 수 있다. 따라서, 일반적으로, 더 작은 비활성 영역들의 경계들 근처에, 그 주위에, 또는 그에 더미 로딩 회로들을 형성하는 것이 바람직할 수 있다.
일반적으로, 디스플레이의 활성 영역 내의 비활성 구멍(들)은 임의의 적합한 형상 및/또는 크기를 가질 수 있고, 동일하거나 상이한 크기/형상의 임의의 원하는 수의 구멍들이 있을 수 있다. 도 8b는 디스플레이의 활성 영역 내에 형성될 수 있는 상이한 크기들의 3개 이상의 원형 구멍들(300-1, 300-2, 300-3)을 도시하는 다이어그램이다. 도 8c는 디스플레이의 활성 영역 내에 형성될 수 있는 상이한 크기들의 2개 이상의 직사각형 구멍들(300-1, 300-2)(예컨대, 정사각형 구멍들)을 도시하는 다이어그램이다. 도 8d는 디스플레이에 동일한 크기 및 형상의 적어도 2개의 원형 구멍들(300-1, 300-2), 적어도 하나의 정사각형 구멍(300-3), 및/또는 더 작은 삼각형 구멍(300-4)이 어떻게 제공될 수 있는지를 도시하는 다이어그램이다. 도 8e는 디스플레이가 비대칭 호들을 갖는 적어도 하나의 더 큰 구멍(300-1), 및 하나의 측부 상에 원형 경계를 그리고 다른 하나의 측부 상에 직사각형 경계를 갖는 더 작은 구멍(300-2)을 어떻게 포함할 수 있는지를 도시한다. 도 8f는 구멍(300)이 비대칭적으로 테이퍼진 경계들을 갖는 또 다른 적합한 실시예를 도시한다(예컨대, 구멍(300)의 좌측 부분은 더 긴 테이퍼진 곡선형 경계를 갖는 반면, 구멍(300)의 우측 부분은 상대적으로 더 짧은 테이퍼진 곡선형 경계를 가짐). 각각의 구멍(300)은 하나 이상의 만곡된 에지들(예컨대, 볼록한 경계 또는 오목한 경계) 및/또는 하나 이상의 직선형 에지들을 가질 수 있다.
구멍(300)의 에지에서의 최소 요구 경계 폭은 디스플레이 픽셀들이 구멍의 에지로부터 얼마나 가깝게 형성될 수 있는지를 결정할 수 있고, 그에 따라, 경계 폭이 과도하게 클 때 활성 영역의 크기를 제한할 수 있다. 도 9a는 구멍(300) 주위로 라우팅되는 데이터 라인들과 연관된 최소 구멍 경계 엔벨로프(1100)를 예시하는 평면도이다. 도 9a에 도시된 바와 같이, 구멍(300)을 향해 Y 방향으로 연장되는 다수의 데이터 라인들(D)은, 그들이 도 4b에 도시된 것과 같이 구멍(300)을 통해 직접 라우팅될 수 없다고 가정하면, 구멍(300) 주위로 라우팅될 필요가 있을 수 있다(예컨대, 구멍(300)의 상단으로부터 연장되는 데이터 라인들은 구멍(300)의 상단 에지를 따라 서쪽으로 연장되는 제1 중간 세그먼트, 구멍(300)의 좌측 에지를 따라 남쪽으로 연장되는 제2 중간 세그먼트, 및 구멍(300)의 하단 에지를 따라 동쪽으로 연장되는 제3 중간 세그먼트를 가질 수 있음). 각각의 연속적인 데이터 라인은 구멍(300)의 에지로부터 점점 더 멀리 라우팅될 수 있으며, 이는 각각의 데이터 라인의 수직 세그먼트를 따라 디스플레이 픽셀이 형성될 수 있는 가장 가까운 지점을 밀어낸다. 따라서, 최소 구멍 경계 엔벨로프(1100)는 가장 가까운 디스플레이 픽셀이 구멍(300)의 에지에 대해 데이터 라인들을 따라 형성될 수 있는 곳을 묘사할 수 있다(즉, 디스플레이 픽셀들은 엔벨로프(1100) 내측에 형성될 수 없고, 엔벨로프(1100) 외측에만 형성되어야 함). 데이터 라인들이 또한 구멍(300)의 우측 에지 주위로 라우팅된다고 가정하면, 유사한 엔벨로프가 또한 구멍(300)의 우측 절반에 대해 존재할 수 있다.
도 9b는 구멍(300)의 좌측 절반에 대한 최소 경계 엔벨로프(1100) 및 또한 구멍(300)의 우측 절반에 대한 최소 경계 엔벨로프(1100') 둘 모두를 도시한다. 둘 모두의 엔벨로프들(1100, 1100')은, 실질적으로 Y 방향으로 라우팅되는 데이터 라인들의 라우팅 패턴과 연관될 수 있다. 도 2, 도 3 및 도 5 내지 도 8에 도시된 바와 같이, 게이트 라인들, 스캔 라인들, 방출 라인들, 또는 다른 행 제어 라인들과 같은 제어 라인들도 실질적으로 X 방향으로 라우팅되고, 구멍(300)과 중첩되는 행들 내의 제어 라인들은 구멍(300) 주위로 라우팅될 필요가 있을 수 있다. 도 9a에 도시된 데이터 라인들과 유사하게, 구멍(300)을 우회할 필요가 있는 이들 행 제어 라인들도 가장 가까운 디스플레이 픽셀이 구멍(300)의 에지에 대해 행 제어 라인들을 따라 형성될 수 있는 곳을 묘사하는 연관된 최소 구멍 경계 엔벨로프(1102)를 가질 수 있다(즉, 디스플레이 픽셀들은 역시 엔벨로프(1102) 내측에 형성될 수 없고, 엔벨로프(1102) 외측에만 형성되어야 함).
도 9b의 예에서, 열 연장 데이터 라인들과 연관된 엔벨로프(즉, 엔벨로프들(1100, 1100'))는 행 연장 게이트 라인들과 연관된 엔벨로프(즉, 엔벨로프(1102))보다 더 큰 전체 풋프린트를 가질 수 있다. 따라서, 점선(1104)에 의해 묘사된 바와 같은 활성 영역(AA)의 에지는 엔벨로프(1100, 1100')의 크기에 의해 제한될 수 있다. 이는 항상 그러하지는 않을 수 있다. 다른 배열들에서, 행 연장 게이트 라인들과 연관된 엔벨로프는 열 연장 데이터 라인들과 연관된 엔벨로프보다 더 큰 전체 풋프린트를 가질 수 있다(예컨대, 엔벨로프(1102)의 풋프린트는 엔벨로프(1100, 1100')보다 더 큼). 그러한 시나리오들에서, 활성 영역은 엔벨로프(1100, 1100')의 크기에 의해 제한될 수 있다. 구멍(300)의 경계에서의 라우팅 혼잡을 감소시키는, 도 3 및 도 5 내지 도 8과 관련하여 위에서 설명된 기법들은, 활성 영역 크기가 더 이상 행 라인 라우팅 패턴에 의해 제한되지 않도록 엔벨로프(1102)의 크기를 최소화하는 것을 돕는 데 사용되어, 그에 의해 활성 영역의 크기를 증가시킬 수 있다.
도 10a는 일 실시예에 따른, 구멍을 재형상화하는 것이 최소 구멍 경계 엔벨로프의 크기를 어떻게 감소시킬 수 있는지를 예시하는 다이어그램이다. 도 10a에 도시된 바와 같이, 구멍(300')과 같은 구멍(예컨대, 관통 구멍, 광학 윈도우, 또는 다른 비활성 디스플레이 영역)은 X축에 대해 각도 α만큼 내향으로 테이퍼진 에지들을 가질 수 있다. 구멍 에지가 좁아지는 이러한 각도 α는, 엔벨로프(1100)가 직사각형 구멍(300)으로부터 외향으로 연장되는 각도 α(예컨대, 도 9b 참조)와 동일할 수 있다. 이러한 방식으로 구멍(300')을 테이퍼지게 하는 것은 구멍(300') 주위로 라우팅되고 있는 연속적인 데이터 라인들에 의해 도입되는 증가하는 라우팅 라인 혼잡을 상쇄할 수 있다(예컨대, 좁아진 구멍 형상은, 그렇지 않을 경우 직사각형 구멍에 의해 점유되었을 영역에서 데이터 라인들이 라우팅될 공간을 효과적으로 만듦). 이와 같이 구성되면, 결과적인 최소 구멍 경계 엔벨로프(1101)는 도 9b의 엔벨로프(1100/1100')의 것보다 실질적으로 더 작은 전체 풋프린트를 가질 것이며, 이는 디스플레이 활성 영역의 크기를 추가로 증가시킬 수 있다.
구멍(300')이 대칭적으로 테이퍼진 형상을 갖는 도 10a의 예는 단지 예시적인 것이며, 본 실시예들의 범주를 제한하도록 의도되지 않는다. 도 10b는 구멍(300")과 같은 구멍(예컨대, 관통 구멍, 광학 윈도우, 또는 다른 비활성 디스플레이 영역)이 비대칭적으로 테이퍼진 형상을 갖는 다른 적합한 배열을 예시한다. 도 10b에 도시된 바와 같이, 구멍(300")은 X축에 대해 각도 α만큼 테이퍼진 좌측 부분, 및 X축에 대해 각도 θ만큼 테이퍼진 우측 부분을 가질 수 있다. 그러한 한쪽으로 치우친 구멍 형상은, 예를 들어, 디스플레이 아래로부터 2개 이상의 전기 컴포넌트들을 수용하는 데 사용될 수 있다(예컨대, 제1 더 큰 센서(18-1)가 구멍(300")의 더 넓은 개구 부분 내에 형성될 수 있는 반면, 제2 더 작은 센서(18-2)가 구멍(300")의 더 좁은 개구 부분 내에 형성될 수 있음). 따라서, 도 10b의 비대칭 구멍은 Y 방향으로 연장되는 수직 라우팅 라인들과 연관된 최소 구멍 경계 엔벨로프를 최소화하면서 동시에 신호들이 다수의 서브 디스플레이 컴포넌트들로 통과하도록 허용할 수 있으며, 이는 구멍(300") 주위의 전체 감소된 경계 폭 및 디스플레이를 위한 더 큰 전체 활성 영역을 야기한다. 일반적으로, 디스플레이의 활성 영역 내의 구멍 또는 비활성 영역은 임의의 적합한 수의 센서 컴포넌트들을 수용하기 위해 임의의 적합한 크기 또는 형상을 가질 수 있다(예컨대, 구멍 또는 비활성 영역의 형상은, 또한, 구멍 경계 폭을 감소시켜 그에 따라 디스플레이 활성 영역 커버리지를 최대화하기 위해 최적화될 수 있음).
원하는 경우, 구멍 또는 비활성 영역 주위로 라우팅되는 디스플레이 제어 라인들에 대한 라우팅 혼잡을 감소시키는 것에 관한, 도 2 내지 도 10과 관련하여 설명된 기법들은 또한 터치 센서 회로부(예컨대, 도 11 참조)로 확장될 수 있다. 도 11은 전자 디바이스의 좌측 에지 상에 형성된 다중행 터치 감지 회로(1300) 및 전자 디바이스의 우측 에지 상에 형성된 다중행 터치 감지 회로(1300')가 활성 영역 내의 구멍(300)(예컨대, 관통 구멍, 광학 윈도우, 또는 다른 비-디스플레이 비활성 영역) 주위로 라우팅되기 전에 함께 단락되는 대응하는 감지 라인들에 어떻게 결합될 수 있는지를 도시하는 평면도(레이아웃 도면)이다. 도 11에 도시된 바와 같이, 다수의 터치 제어 라인들(1302)이 구멍(300)의 경계 주위로 라우팅되기 전에 노드(1304)에서 병합될 수 있다. 노드(1304)를 노드(1306)에 연결하는 단일 중간 라우팅 와이어인 병합된 라우팅 라인 세그먼트는 팬아웃 노드(1306)에서, 구멍(300)의 우측에 있는 활성 영역에 대한 다수의 평행한 라인들로 분할될 수 있다. 원하는 경우, 본 명세서에서 설명되는 방법들 및 회로부는 구멍 부근에서의 라우팅 혼잡을 최소화하는 목적으로 구멍 주위로 또는 그를 가로질러 라우팅되어야 하는 임의의 유형의 신호 또는 전력 라인으로 확장될 수 있다.
도 12a는 활성 영역 외측의 구멍 경계 영역에서 라우팅되는 행 라인들 및 열 라인들을 도시하는 평면도(레이아웃 도면)이다. 도 12a에 도시된 바와 같이, 구멍(300) 부근의 행 라인들(예컨대, 게이트 라인들(G), 스캔 라인들, 방출 라인들, 초기화 라인들, 리셋 라인들, 기준 라인들, 및/또는 다른 행 연장 제어 라인들) 및 열 라인들(예컨대, 데이터 라인들(D), 양의 전력 공급 라인들, 접지 전력 공급 라인들, 및/또는 다른 열 연장 제어 라인들)은 둘 모두 구멍(300)을 둘러싸는 구멍 경계 영역에서 라우팅될 수 있다. 구멍 경계 영역은 (점선(1202)에 의해 구분되는 바와 같이) 일 측부 상에서 구멍(300)의 에지에 의해 그리고 타 측부 상에서 활성 영역의 에지에 의해 한정될 수 있다. 이러한 방식으로 한정되면, 구멍 경계 영역 및 활성 영역은 비중첩 영역들이다. 따라서, 구멍(300)을 둘러싸는 구멍 경계 영역은 일정 구멍 경계 폭(1204)을 나타낼 수 있다. 도 9b와 관련하여 위에서 설명된 바와 같이, 구멍(300)의 경계에서의 라우팅 혼잡을 감소시키기 위한 기법들은 구멍 경계 영역을 최소화하는 것을 돕는 데(즉, 구멍 경계 폭을 감소시키는 데) 사용되어, 그에 의해 활성 영역의 크기를 증가시킬 수 있다.
활성 영역의 크기를 추가로 최대화하기 위해, 도 12b는, 행 라인들만이 구멍 경계 영역에서 라우팅되는 한편 열 라인들이 구멍 경계 영역 외측에서 그리고 활성 영역 내측에서 라우팅되는 다른 적합한 배열을 예시한다(예컨대, 활성 영역 에지(1212) 내측에서 라우팅되고 구멍 경계 영역 내로 연장되지 않는 데이터 라인들(D) 참조). 구멍 경계 영역에서 행 제어 라인들만을 라우팅하는 것은 구멍 경계 폭(1214)을 추가로 감소시킬 수 있다. 원하는 경우, 구멍(300)의 주변부 주위로 라우팅되는 행 라인들은, 또한, 구멍 경계 폭을 추가로 감소시키는 것을 돕기 위해 병합될 수 있다. 활성 영역 내측에 열 라인들을 형성하는 것을 가능하게 하기 위해, 열 라인들은 픽셀 트랜지스터들 위의 상부 금속 라우팅 층 내에 또는 픽셀 트랜지스터들 아래의 매립 금속 층 내에 형성될 수 있다(도 13 내지 도 16과 관련하여 아래의 설명 참조). 이러한 방식으로 활성 영역 내측에 형성되면, 열 라인들은 활성 영역에서 하나 이상의 픽셀들(22) 바로 위 또는 바로 아래로 라우팅될 수 있다. 반면에, 구멍 경계 영역 내로 연장되는 열 라인들의 일부분들은, 구멍 경계 영역 내에 형성된 픽셀들이 없기 때문에, 어떠한 픽셀들과도 중첩되지 않을 것이다.
도 12c는, 열 라인들만이 구멍 경계 영역 내측에서 라우팅되는 한편 행 제어 라인들이 구멍 경계 영역 외측에서 그리고 활성 영역 내측에서 라우팅되는 또 다른 적합한 배열을 예시한다(예컨대, 활성 영역 에지(1222) 내측에서 라우팅되고 구멍 경계 영역 내로 연장되지 않는 게이트 라인들(G) 참조). 구멍 경계 영역 내측에서 열 라인들만을 라우팅하는 것은 구멍 경계 폭(1224)을 추가로 감소시키고 그에 따라 활성 영역의 크기를 최대화할 수 있다. 활성 영역 내측에 행 제어 라인들을 형성하는 것을 가능하게 하기 위해, 행 라인들은 픽셀 트랜지스터들 위의 상부 금속 라우팅 층 내에 또는 픽셀 트랜지스터들 아래의 매립 금속 층 내에 형성될 수 있다(도 13 내지 도 16과 관련하여 아래의 설명 참조). 이러한 방식으로 활성 영역 내측에 형성되면, 행 라인들은 활성 영역에서 하나 이상의 픽셀들(22) 바로 위 또는 바로 아래로 라우팅될 수 있다.
도 13은 일 실시예에 따른, 예시적인 디스플레이 스택업의 측단면도이다. 도 13에 도시된 바와 같이, 디스플레이 스택은 배킹 필름(1300) 및 배킹 필름(1300) 상에 형성된 기판(1302)과 같은 기판 층을 포함할 수 있다. 기판(1302)은 유리, 금속, 플라스틱, 세라믹, 사파이어, 또는 기타 적합한 기판 재료들로 형성될 수 있다. 일부 배열들에서, 기판(1302)은 (예를 들어) 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), 또는 폴리에틸렌 나프탈레이트(PEN)로부터 형성된 유기 기판일 수 있다. 기판(1302)의 표면은 선택적으로 하나 이상의 버퍼 층들(예컨대, 규소 산화물, 규소 질화물 등의 층들과 같은 무기 버퍼 층들)로 커버될 수 있다.
박막 트랜지스터(TFT) 층들(1304)은 기판(1302) 위에 형성될 수 있다. TFT 층들(1304)은 복수의 교번하는 금속 라우팅 층들 및 유전체 층들 사이에 형성된 박막 트랜지스터들, 박막 커패시터들, 연관 라우팅 회로부, 및 기타 박막 구조체들과 같은 박막 트랜지스터 회로부를 포함할 수 있다. 유기 발광 다이오드(OLED) 층들(1306)은 TFT 층들(1304) 위에 형성될 수 있다. OLED 층들(1306)은 캐소드 층, 애노드 층, 및 캐소드 층과 애노드 층 사이에 개재된 방출 재료를 포함할 수 있다.
TFT 층들(1304) 및 OLED 층들(1306)에 형성된 회로부는 봉지 층들(1308)에 의해 보호될 수 있다. 예를 들어, 봉지 층들(1308)은 제1 무기 봉지 층, 제1 무기 봉지 층 상에 형성된 유기 봉지 층, 및 유기 봉지 층 상에 형성된 제2 무기 봉지 층을 포함할 수 있다. 이런 방식으로 형성된 봉지 층들(1308)은 수분 및 기타 잠재적 오염물들이 층들(1308)에 의해 커버되는 전도성 회로부를 훼손하는 것을 방지하도록 도울 수 있다.
하나 이상의 편광기 필름들(1312)이 접착제 층(1310)을 이용하여 봉지 층들(1308) 위에 형성될 수 있다. 접착제(1310)는 높은 광 투과율을 제공하는 광학적으로 투명한 접착제(OCA) 재료를 이용하여 구현될 수 있다. 터치-스크린 디스플레이(14)의 터치 센서 기능들을 구현하는 하나 이상의 터치 층들(1316)은 접착제(1314)(예컨대, OCA 재료)를 이용하여 편광기 필름들(1312) 위에 형성될 수 있다. 예를 들어, 터치 층들(1316)은 집합적으로 용량성 터치 센서 전극들의 어레이를 형성하는 수평 터치 센서 전극들 및 수직 터치 센서 전극들을 포함할 수 있다. 마지막으로, 디스플레이 스택은 추가 접착제(1318)(예컨대, OCA 재료)를 이용하여 터치 층들(1316) 위에 형성된 커버유리(CG) 층(1320)으로 마무리될 수 있다. 커버 유리(1320)는 디스플레이(14)에 대한 외측 보호층의 역할을 할 수 있다.
도 14는 일 실시예에 따른, 디스플레이 픽셀(22)의 예시적인 TFT 층들(1304)의 측단면도이다. 도 14에 도시된 바와 같이, TFT 층들(1304)은 기판(1302) 상에 형성된 매립 금속 층(1400)과 같은 매립 전도성 층을 포함할 수 있다. 매립 금속 층(1400) 및 기판(302)은, 선택적으로, 하나 이상의 버퍼 층들(1401)(예컨대, 규소 산화물, 규소 질화물 등의 층들과 같은 무기 버퍼 층들)로 커버될 수 있다.
폴리실리콘 층(예컨대, 저온 폴리실리콘 또는 "LTPS" 층)이 무기 버퍼 층(1401) 상에 형성되고, 패턴화되고, 에칭되어 LTPS 영역(1452)을 형성할 수 있다. LTPS 영역(1452)의 2개의 서로 반대편인 단부들은, 선택적으로, 디스플레이 픽셀 내에 실리콘 트랜지스터(예컨대, LTPS 트랜지스터)의 소스-드레인 영역들을 형성하도록 도핑(예컨대, n 도핑 또는 p 도핑)될 수 있다. 일반적으로, 디스플레이 픽셀은 (존재하는 경우) 임의의 적합한 수의 실리콘 트랜지스터들을 포함할 수 있다.
게이트 절연체 층(1404)이 버퍼 층(1401) 상에 그리고 실리콘 영역(1452) 위에 형성될 수 있다. 제1 금속 층(예컨대, 제1 게이트 금속 층 "GE1")이 게이트 절연체 층(1404) 위에 형성될 수 있다. GE1 금속 층은 실리콘 트랜지스터를 위한 게이트 전도체를 형성하도록 패턴화되고 에칭될 수 있다. 원하는 경우, 제1 금속 층은, 또한, 디스플레이 픽셀 내측에 하나 이상의 커패시터의 단자를 형성하도록 패턴화되고 에칭될 수 있다.
제1 층간 유전체(ILD1) 층(1406)이 제1 게이트 금속 층(GE1) 및 실리콘 트랜지스터 위에 형성될 수 있다. 유전체 층(1406)은 (예를 들어) 실리콘 질화물, 실리콘 산화물, 및 다른 적합한 절연 재료로부터 형성될 수 있다. 제2 금속 층(예컨대, 제2 게이트 금속 층 "GE2")이 ILD1 층(1406) 상에 형성될 수 있다. 제2 금속 층은, 선택적으로, 디스플레이 픽셀 내에 하나 이상의 커패시터의 다른 단자를 형성하도록 패턴화되고 에칭될 수 있다.
제2 층간 유전체(ILD2) 층(1408)이 제2 게이트 금속 층(GE2) 위에 형성될 수 있다. 유전체 층(1408)은 실리콘 질화물, 실리콘 산화물, 및 다른 적합한 절연 재료로부터 형성될 수 있다. 버퍼 층(1410)과 같은 하나 이상의 버퍼 층들(예컨대, 실리콘 산화물 층, 실리콘 질화물 층 등과 같은 무기 버퍼 층)이 유전체 층(1408) 위에 형성될 수 있다.
반도체 산화물 층(예컨대, 인듐 갈륨 아연 산화물 또는 "IGZO" 층)이, 때때로 산화물 버퍼 층으로 지칭되는 버퍼 층(1410) 위에 형성될 수 있다. 반도체 산화물 층은 반도체 산화물 영역(1462)을 형성하도록 패턴화되고 에칭될 수 있다. 반도체 산화물 영역(1462)의 2개의 서로 반대편인 단부들은, 선택적으로, 디스플레이 픽셀 내에 반도체 산화물 트랜지스터의 소스-드레인 영역들을 형성하도록 도핑(예컨대, n 도핑 또는 p 도핑)될 수 있다. 일반적으로, 디스플레이 픽셀(22)은 (존재하는 경우) 임의의 적합한 수의 반도체 산화물 트랜지스터들을 포함할 수 있다.
게이트 절연체 층(1411)과 같은 절연 층이 IGZO 영역(1462) 상에 형성될 수 있다. 산화물 (제3) 게이트 금속 층 "OGE"가 게이트 절연체 층(1411) 상에 형성되어 반도체 산화물 트랜지스터를 위한 게이트 전도체로서의 역할을 할 수 있다. 다른 층간 유전체(OILD) 층(1412)이 버퍼 층(1410) 상에 그리고 반도체 산화물 트랜지스터 위에 형성될 수 있다. 픽셀(22)은 어떠한 반도체 산화물 트랜지스터들도 포함할 필요가 없다. 픽셀(22)이 어떠한 반도체 산화물 트랜지스터도 포함하지 않는 배열들에서, 픽셀(22)을 제조할 때, 산화물 버퍼 층(1410), 반도체 산화물 영역(1462), 게이트 라이너(1411), OGE 층 및/또는 산화물 ILD 층(2512)과 같은 층들 중 하나 이상이 형성되지 않을 수 있다. 층들(GE2) 및 유전체 층(1408)은, 또한, 커패시터 구조체들을 형성하는 데 필요하지 않은 경우 선택적이다.
실리콘 트랜지스터 위의 그리고 반도체 산화물 트랜지스터 위의 제1 상호연결 층이 유전체 층(1412) 상에 형성될 수 있다. 제1 상호연결 층 내에 형성된 전도성 라우팅 구조체들은 픽셀(22) 내의 각각의 하부 트랜지스터의 소스-드레인 영역들에 아래로 결합될 수 있고, 그에 따라 때때로 제1 소스-드레인 금속 층 "SD1"으로 지칭될 수 있다.
층(1414)과 같은 제1 평탄화(PLN1) 층이 SD1 금속 라우팅 층 위에 형성될 수 있다. 제2 상호연결 층이 제1 평탄화 층(1414) 상에 추가로 형성될 수 있다. 제2 상호연결 층 내에 형성된 전도성 라우팅 구조체들은 SD1 전도체들에 아래로 결합될 수 있고, 그에 따라 때때로 제2 소스-드레인 금속 층 "SD2"로 지칭될 수 있다.
층(1416)과 같은 제2 평탄화(PLN2) 층이 평탄화 층(1414) 상에 그리고 SD2 라우팅 금속 라인들 위에 형성될 수 있다. 평탄화 층(1414, 1416)은 중합체와 같은 유기 유전체 재료들로부터 형성될 수 있다. 대조적으로, 층들(1404, 1406, 1408, 1410, 1412)과 같은, 유기 평탄화 층들 아래의 층들은, 전형적으로, 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 재료로부터 형성된다.
애노드(1418)(예컨대, 픽셀(22) 내의 유기 발광 다이오드의 애노드 단자)가 제2 평탄화 층(1416) 위에 형성될 수 있다. 추가 구조체들이 애노드(1418) 위에 형성될 수 있다. 예를 들어, 픽셀 정의 층, 발광 다이오드 방출 재료, 캐소드 및 다른 픽셀 구조체들이 또한 디스플레이 픽셀(22)의 스택업에 포함될 수 있다. 그러나, 이들 추가 구조체들은 간결성을 위해 생략된다.
도 12b 및 도 12c와 관련하여 위에서 설명된 바와 같이, 행 라인들 및 열 라인들은, 선택적으로, "상부" 전도성 층들(즉, 실리콘 트랜지스터들 및 반도체 산화물 트랜지스터들 위에 형성된 금속 층들)을 사용하여 활성 영역 내에서 라우팅될 수 있다. 일례로서, 도 12b에 도시된 바와 같이 활성 영역 내측에서 라우팅되는 데이터 라인들(D)은 애노드 층(1418)을 사용하여 형성될 수 있다. 다른 예로서, 활성 영역 내측에서 라우팅되는 행/열 라인들은 SD1 또는 SD2 금속 층을 사용하여 형성될 수 있다. 또 다른 예로서, 활성 영역 내측에서 라우팅되는 행/열 라인들은 터치 센서 층들(1316)(도 13 참조) 중 하나 이상을 사용하여 형성될 수 있다. 이들 상부 금속 층들은 알루미늄, 구리, 은, 금, 또는 높은 전도성을 갖는 다른 적합한 재료를 사용하여 형성될 수 있다.
도 12b 및 도 12c와 관련하여 위에서 설명된 바와 같이, 행 라인들 및 열 라인들은, 선택적으로, "매립" 전도성 층(즉, 픽셀 실리콘 트랜지스터들 아래에 형성된 하나 이상의 금속 층들)을 사용하여 활성 영역 내에서 라우팅될 수 있다. 일례로서, 도 12c에 도시된 바와 같이 활성 영역 내측에서 라우팅되는 게이트 라인들(G)은 도 14에 도시된 바와 같이 기판(1302) 상에 직접 형성된 매립 금속 층(1400)을 사용하여 형성될 수 있다. 다른 예로서, 활성 영역 내에서 라우팅되는 행/열 라인들은 2개의 무기 버퍼 층들 사이에 개재된 매립 금속 층을 사용하여 형성될 수 있다(예컨대, 매립 금속 층(1400)이 버퍼 층들(1401-1, 1401-2) 사이에 형성되는 도 15 참조). 또 다른 예로서, 활성 영역 내에서 라우팅되는 행/열 라인들은 기판 내에 임베딩되거나 매립되는 매립 금속 층을 사용하여 형성될 수 있다(예컨대, 매립 금속 층(1400)이 무기 버퍼 층(1401) 상에 형성되고 제1 기판 층(1302-1)과 제2 기판 층(1302-2) 사이에 매립되는 도 16 참조).
일 실시예에 따르면, 디스플레이 회로부로서, 활성 영역 내에 형성되는 디스플레이 픽셀들의 제1 행; 활성 영역 내에 형성되는 디스플레이 픽셀들의 제2 행; 활성 영역 내의 비활성 영역; 및 디스플레이 픽셀들의 제1 행에 결합된 제1 행 제어 라인 상으로 제어 신호를 출력하도록 그리고 디스플레이 픽셀들의 제2 행에 결합된 제2 행 제어 라인 상으로 제어 신호를 출력하도록 구성되는 디스플레이 드라이버 회로 - 제1 행 제어 라인 및 제2 행 제어 라인은 비활성 영역에 의해 라우팅되는 세그먼트로 병합됨 - 를 포함하는, 디스플레이 회로부가 제공된다.
다른 실시예에 따르면, 비활성 영역은 구멍을 포함한다.
다른 실시예에 따르면, 비활성 영역은 관통 구멍을 포함한다.
다른 실시예에 따르면, 비활성 영역은 광학 윈도우를 포함한다.
다른 실시예에 따르면, 병합된 세그먼트는 구멍의 경계 주위로 라우팅된다.
다른 실시예에 따르면, 병합된 세그먼트는 구멍을 가로질러 직접 라우팅된다.
다른 실시예에 따르면, 디스플레이 드라이버 회로는 제1 행 제어 라인 및 제2 행 제어 라인 상으로 제어 신호를 동시에 출력하도록 추가로 구성된다.
다른 실시예에 따르면, 디스플레이 회로부는, 병합된 세그먼트에 결합되고, 제1 행 제어 라인 및 제2 행 제어 라인에 대한 기생 로딩을 증가시키도록 구성되는 더미 회로를 포함한다.
다른 실시예에 따르면, 병합된 세그먼트는 제1 노드와 제2 노드 사이에 결합되고, 제1 노드는 제1 행 제어 라인 및 제2 행 제어 라인에 연결되며, 병합된 세그먼트는 제2 노드에서 적어도 제1 추가 행 제어 라인 및 제2 추가 행 제어 라인으로 분할된다.
다른 실시예에 따르면, 디스플레이 회로부는 디스플레이 픽셀들의 제1 행에 결합된 제3 행 제어 라인 상으로 추가 제어 신호를 출력하도록 그리고 디스플레이 픽셀들의 제2 행에 결합된 제4 제어 라인 상으로 추가 제어 신호를 출력하도록 구성되는 추가 디스플레이 드라이버 회로를 포함하고, 제3 행 제어 라인 및 제4 행 제어 라인은 비활성 영역에 의해 라우팅되는 추가 세그먼트로 병합된다.
다른 실시예에 따르면, 비활성 영역은 디스플레이 드라이버 회로와 추가 디스플레이 드라이버 회로 사이에 물리적으로 개재된다.
다른 실시예에 따르면, 디스플레이 회로부는 활성 영역 내에 형성되는 디스플레이 픽셀들의 제3 행을 포함하며, 디스플레이 드라이버 회로는 디스플레이 픽셀들의 제3 행에 결합된 제3 행 제어 라인 상으로 제어 신호를 출력하도록 추가로 구성되고, 병합된 세그먼트는 또한 제3 행 제어 라인에 연결된다.
다른 실시예에 따르면, 비활성 영역은 비활성 영역 주위의 활성 영역의 크기를 증가시키도록 최적화되는 테이퍼진 형상을 갖는다.
다른 실시예에 따르면, 비활성 영역은 비대칭이다.
일 실시예에 따르면, 디스플레이로서, 활성 영역 내에 형성되는 디스플레이 픽셀들; 활성 영역에 의해 적어도 부분적으로 둘러싸이는 비활성 영역; 비활성 영역의 제1 측부 상의 활성 영역의 제1 부분에 형성된 디스플레이 픽셀들의 제1 그룹에 결합되는 제1 라우팅 세그먼트; 비활성 영역의 제1 측부 상의 활성 영역의 제1 부분에 형성된 디스플레이 픽셀들의 제2 그룹에 결합되는 제2 라우팅 세그먼트 - 제1 라우팅 세그먼트 및 제2 라우팅 세그먼트는 단락 세그먼트를 통해 노드에서 연결됨 -; 및 노드에 연결되고 비활성 영역에 의해 라우팅되는 병합된 세그먼트를 포함하는, 디스플레이가 제공된다.
다른 실시예에 따르면, 디스플레이는 비활성 영역의 측부 측부 상의 활성 영역의 제2 부분에 형성된 디스플레이 픽셀들의 제3 그룹에 결합되는 제3 라우팅 세그먼트; 및 비활성 영역의 제2 측부 상의 활성 영역의 제2 부분에 형성된 디스플레이 픽셀들의 제4 그룹에 결합되는 제4 라우팅 세그먼트를 포함하며, 제3 라우팅 세그먼트 및 제4 라우팅 세그먼트는 팬아웃 노드에서 병합된 세그먼트에 연결된다.
다른 실시예에 따르면, 제1 라우팅 세그먼트 및 제3 라우팅 세그먼트는 디스플레이 픽셀들의 동일한 행에 결합된다.
다른 실시예에 따르면, 제1 라우팅 세그먼트는 제2 라우팅 세그먼트에 평행하다.
다른 실시예에 따르면, 디스플레이 픽셀들의 제1 그룹 및 디스플레이 픽셀들의 제2 그룹은 활성 영역 내의 디스플레이 픽셀들의 인접 행들에 대응한다.
다른 실시예에 따르면, 디스플레이 픽셀들의 제1 그룹 및 디스플레이 픽셀들의 제2 그룹은 활성 영역 내의 디스플레이 픽셀들의 비인접 행들에 대응한다.
다른 실시예에 따르면, 비활성 영역은 활성 영역을 증가시키도록 최적화된 테이퍼진 형상을 갖는다.
일 실시예에 따르면, 디스플레이로서, 활성 영역 내에 형성되는 픽셀들의 어레이; 활성 영역에 의해 적어도 부분적으로 둘러싸이는 비활성 영역 - 비활성 영역은 활성 영역과 중첩되지 않는 경계 영역을 가짐 -; 디스플레이를 가로질러 제1 방향으로 연장되고 비활성 영역의 경계 영역 내로 연장되는 제1 라우팅 라인들; 및 디스플레이를 가로질러 제2 방향으로 연장되고 비활성 영역의 경계 영역 내로 연장되지 않는 제2 라우팅 라인들을 포함하는, 디스플레이가 제공된다.
다른 실시예에 따르면, 제2 방향은 제1 방향에 수직이다.
다른 실시예에 따르면, 제1 라우팅 라인들은 게이트 라인들을 포함하고, 제2 라우팅 라인들은 데이터 라인들을 포함한다.
다른 실시예에 따르면, 제1 라우팅 라인들은 데이터 라인들을 포함하고, 제2 라우팅 라인들은 게이트 라인들을 포함한다.
다른 실시예에 따르면, 제2 라우팅 라인들은 애노드 층을 사용하여 형성된다.
다른 실시예에 따르면, 제2 라우팅 라인들은 소스-드레인 금속 라우팅 층을 사용하여 형성된다.
다른 실시예에 따르면, 제2 라우팅 라인들은 터치 센서 층들을 사용하여 형성된다.
다른 실시예에 따르면, 제2 라우팅 라인들은, 기판 층 위에 그리고 저온 폴리실리콘 층 아래에 형성되는 매립 금속 층을 사용하여 형성된다.
전술한 것은 단지 예시적인 것이며, 설명된 실시예들에 대해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (20)

  1. 디스플레이 회로부로서,
    활성 영역 내에 형성되는 디스플레이 픽셀들의 제1 행;
    상기 활성 영역 내에 형성되는 디스플레이 픽셀들의 제2 행;
    상기 활성 영역 내의 비활성 영역; 및
    상기 디스플레이 픽셀들의 제1 행에 결합된 제1 행 제어 라인 상으로 제어 신호를 출력하도록 그리고 상기 디스플레이 픽셀들의 제2 행에 결합된 제2 행 제어 라인 상으로 상기 제어 신호를 출력하도록 구성되는 디스플레이 드라이버 회로 - 상기 제1 행 제어 라인 및 상기 제2 행 제어 라인은 상기 비활성 영역에 의해 라우팅되는 세그먼트로 병합됨 - 를 포함하는, 디스플레이 회로부.
  2. 제1항에 있어서, 상기 비활성 영역은 구멍을 포함하는, 디스플레이 회로부.
  3. 제2항에 있어서, 상기 비활성 영역은 관통 구멍을 포함하는, 디스플레이 회로부.
  4. 제2항에 있어서, 상기 비활성 영역은 광학 윈도우를 포함하는, 디스플레이 회로부.
  5. 제2항에 있어서, 상기 병합된 세그먼트는 상기 구멍의 경계 주위로 라우팅되는, 디스플레이 회로부.
  6. 제2항에 있어서, 상기 병합된 세그먼트는 상기 구멍을 가로질러 직접 라우팅되는, 디스플레이 회로부.
  7. 제1항에 있어서, 상기 디스플레이 드라이버 회로는 상기 제1 행 제어 라인 및 상기 제2 행 제어 라인 상으로 상기 제어 신호를 동시에 출력하도록 추가로 구성되는, 디스플레이 회로부.
  8. 제1항에 있어서,
    상기 병합된 세그먼트에 결합되고, 상기 제1 행 제어 라인 및 상기 제2 행 제어 라인에 대한 기생 로딩을 증가시키도록 구성되는 더미 회로(dummy circuit)를 추가로 포함하는, 디스플레이 회로부.
  9. 제1항에 있어서, 상기 병합된 세그먼트는 제1 노드와 제2 노드 사이에 결합되고, 상기 제1 노드는 상기 제1 행 제어 라인 및 상기 제2 행 제어 라인에 연결되며, 병합된 세그먼트는 상기 제2 노드에서 적어도 제1 추가 행 제어 라인 및 제2 추가 행 제어 라인으로 분할되는, 디스플레이 회로부.
  10. 제1항에 있어서,
    상기 디스플레이 픽셀들의 제1 행에 결합된 제3 행 제어 라인 상으로 추가 제어 신호를 출력하도록 그리고 상기 디스플레이 픽셀들의 제2 행에 결합된 제4 제어 라인 상으로 상기 추가 제어 신호를 출력하도록 구성되는 추가 디스플레이 드라이버 회로를 추가로 포함하고, 상기 제3 행 제어 라인 및 상기 제4 행 제어 라인은 상기 비활성 영역에 의해 라우팅되는 추가 세그먼트로 병합되는, 디스플레이 회로부.
  11. 제10항에 있어서, 상기 비활성 영역은 상기 디스플레이 드라이버 회로와 상기 추가 디스플레이 드라이버 회로 사이에 물리적으로 개재되는, 디스플레이 회로부.
  12. 제1항에 있어서,
    상기 활성 영역 내에 형성되는 디스플레이 픽셀들의 제3 행을 추가로 포함하며, 상기 디스플레이 드라이버 회로는 상기 디스플레이 픽셀들의 제3 행에 결합된 제3 행 제어 라인 상으로 상기 제어 신호를 출력하도록 추가로 구성되고, 상기 병합된 세그먼트는 또한 상기 제3 행 제어 라인에 연결되는, 디스플레이 회로부.
  13. 제1항에 있어서, 상기 비활성 영역은 상기 비활성 영역 주위의 상기 활성 영역의 크기를 증가시키도록 최적화되는 테이퍼진 형상을 갖는, 디스플레이 회로부.
  14. 제1항에 있어서, 상기 비활성 영역은 비대칭인, 디스플레이 회로부.
  15. 디스플레이로서,
    활성 영역 내에 형성되는 디스플레이 픽셀들;
    상기 활성 영역에 의해 적어도 부분적으로 둘러싸이는 비활성 영역;
    상기 비활성 영역의 제1 측부 상의 상기 활성 영역의 제1 부분에 형성된 상기 디스플레이 픽셀들의 제1 그룹에 결합되는 제1 라우팅 세그먼트;
    상기 비활성 영역의 제1 측부 상의 상기 활성 영역의 제1 부분에 형성된 상기 디스플레이 픽셀들의 제2 그룹에 결합되는 제2 라우팅 세그먼트 - 상기 제1 라우팅 세그먼트 및 상기 제2 라우팅 세그먼트는 단락 세그먼트를 통해 노드에서 연결됨 -; 및
    상기 노드에 연결되고 상기 비활성 영역에 의해 라우팅되는 병합된 세그먼트를 포함하는, 디스플레이.
  16. 제15항에 있어서,
    상기 비활성 영역의 측부 측부 상의 상기 활성 영역의 제2 부분에 형성된 상기 디스플레이 픽셀들의 제3 그룹에 결합되는 제3 라우팅 세그먼트; 및
    상기 비활성 영역의 제2 측부 상의 상기 활성 영역의 제2 부분에 형성된 상기 디스플레이 픽셀들의 제4 그룹에 결합되는 제4 라우팅 세그먼트를 추가로 포함하며, 상기 제3 라우팅 세그먼트 및 상기 제4 라우팅 세그먼트는 팬아웃 노드(fanout node)에서 상기 병합된 세그먼트에 연결되고, 상기 제1 라우팅 세그먼트 및 상기 제3 라우팅 세그먼트는 상기 디스플레이 픽셀들의 동일한 행에 결합되는, 디스플레이.
  17. 제15항에 있어서,
    상기 제1 라우팅 세그먼트는 상기 제2 라우팅 세그먼트에 평행하고;
    상기 디스플레이 픽셀들의 제1 그룹 및 상기 디스플레이 픽셀들의 제2 그룹은 상기 활성 영역 내의 디스플레이 픽셀들의 인접 또는 비인접 행들에 대응하는, 디스플레이.
  18. 디스플레이로서,
    활성 영역 내에 형성되는 픽셀들의 어레이;
    상기 활성 영역에 의해 적어도 부분적으로 둘러싸이는 비활성 영역 - 상기 비활성 영역은 상기 활성 영역과 중첩되지 않는 경계 영역을 가짐 -;
    상기 디스플레이를 가로질러 제1 방향으로 연장되고 상기 비활성 영역의 경계 영역 내로 연장되는 제1 라우팅 라인들; 및
    상기 디스플레이를 가로질러 제2 방향으로 연장되고 상기 비활성 영역의 경계 영역 내로 연장되지 않는 제2 라우팅 라인들을 포함하는, 디스플레이.
  19. 제18항에 있어서, 상기 제2 방향은 상기 제1 방향에 수직인, 디스플레이.
  20. 제18항에 있어서, 상기 제2 라우팅 라인들은 애노드 층, 소스-드레인 금속 라우팅 층, 터치 센서 층들, 및 기판 층 위에 그리고 저온 폴리실리콘 층 아래에 형성되는 매립 금속 층으로 이루어진 군으로부터 선택되는 층을 사용하여 형성되는, 디스플레이.
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