KR20190044716A - 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 표시 영역 및 표시 영역 주변의 비표시 영역을 포함하는 표시 패널을 포함한다. 상기 표시 패널은 기판, 상기 표시 영역에 위치하는 복수의 데이터선, 상기 비표시 영역에 위치하며 상기 복수의 데이터선에 전기적으로 연결되어 있는 복수의 데이터 연결부, 상기 기판과 상기 복수의 데이터 연결부 사이에 위치하며 상기 복수의 데이터 연결부과 중첩하는 더미 반도체 패턴, 그리고 상기 더미 반도체 패턴과 상기 복수의 데이터 연결부 사이에 위치하는 제1 절연층을 포함한다. 상기 더미 반도체 패턴은 상기 복수의 데이터 연결부와 동일 선상에 위치하며 서로 이격되어 있는 복수의 반도체 세그먼트를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등의 표시 장치가 사용되고 있다. 표시 장치는 영상을 표시하는 화소들을 포함하는 표시 패널을 포함한다. 화소들은 표시 장치의 화면에 대응하는 표시 패널의 표시 영역에 위치하고, 표시 영역에 인가되는 신호들을 전달하는 신호 전달선들이 표시 패널의 표시 영역에 인접한 비표시 영역에 위치한다.
표시 영역에는 반도체층을 포함하는 트랜지스터들이 형성되어 있다. 표시 영역과 신호 전달선들이 위치하는 비표시 영역을 경계로 반도체의 밀도가 급감할 수 있는데, 이로 인해 비표시 영역에 인접한 표시 영역의 반도체 패턴이 의도하지 않게 폭이 넓어지는 문제가 발생할 수 있고, 이것은 특정 색 또는 특정 부분의 휘도가 증가하거나 감소하는 등의 불량을 초래할 수 있다.
실시예들은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
일 실시예에 따른 표시 장치는 표시 영역 및 표시 영역 주변의 비표시 영역을 포함하는 표시 패널을 포함한다. 상기 표시 패널은 기판, 상기 표시 영역에 위치하는 복수의 데이터선, 상기 비표시 영역에 위치하며 상기 복수의 데이터선에 전기적으로 연결되어 있는 복수의 데이터 연결부, 상기 기판과 상기 복수의 데이터 연결부 사이에 위치하며 상기 복수의 데이터 연결부과 중첩하는 더미 반도체 패턴, 그리고 상기 더미 반도체 패턴과 상기 복수의 데이터 연결부 사이에 위치하는 제1 절연층을 포함한다. 상기 더미 반도체 패턴은 상기 복수의 데이터 연결부와 동일 선상에 위치하며 서로 이격되어 있는 복수의 반도체 세그먼트를 포함한다.
상기 복수의 반도체 세그먼트는 상기 복수의 데이터선이 뻗어 있는 제1 방향으로 이격될 수 있고 상기 제1 방향과 교차하는 제2 방향으로 이격될 수 있다.
상기 복수의 반도체 세그먼트 중 상기 제2 방향으로 이웃하는 2개의 반도체 세그먼트 사이에 상기 복수의 데이터 연결부 중 하나의 데이터 연결부가 위치할 수 있다.
상기 복수의 데이터 연결부는 상기 제1 방향에 대해 기울어진 방향으로 뻗어 있을 수 있다.
상기 복수의 데이터 연결부는 상기 제2 방향으로 하나씩 번갈아 가며 위치하는 복수의 제1 데이터 연결부 및 복수의 제2 데이터 연결부를 포함할 수 있다. 상기 표시 패널은 상기 복수의 제1 데이터 연결부와 상기 복수의 제2 데이터 연결부 사이에 위치하는 제2 절연층 및 상기 복수의 제2 데이터 연결부 위에 위치하는 제3 절연층을 더 포함할 수 있다.
상기 표시 패널은 상기 표시 영역에 위치하는 트랜지스터 및 유지 축전기를 포함할 수 있다. 상기 트랜지스터의 반도체층은 상기 기판과 상기 제1 절연층 사이에 위치할 수 있고, 상기 트랜지스터의 제1 절연층과 상기 유지 축전기의 제1 전극은 상기 제1 절연층과 상기 제2 절연층 사이에 위치할 수 있고, 상기 유지 축전기의 제2 전극은 상기 제2 절연층과 상기 제3 절연층 사이에 위치할 수 있다.
상기 복수의 반도체 세그먼트는 상기 복수의 제1 데이터 연결부와 중첩하는 복수의 제1 반도체 세그먼트 및 상기 복수의 제2 데이터 연결부와 중첩하는 복수의 제2 반도체 세그먼트를 포함할 수 있다. 상기 복수의 제2 반도체 세그먼트는 도핑되어 있을 수 있다.
상기 제2 방향으로 이웃하는 제1 반도체 세그먼트들 사이에 제2 반도체 세그먼트가 위치하지 않을 수 있고, 상기 제2 방향으로 이웃하는 제2 반도체 세그먼트들 사이에 제1 반도체 세그먼트가 위치하지 않을 수 있다.
상기 표시 패널은 상기 비표시 영역에 위치하는 벤딩 영역을 포함할 수 있다. 상기 복수의 데이터 연결부 및 상기 더미 반도체 패턴은 상기 표시 영역과 상기 벤딩 영역 사이에 위치할 수 있다.
상기 표시 패널은 상기 비표시 영역에 위치하는 패드부를 포함할 수 있다. 상기 표시 장치는 상기 패드부에 접합되어 있는 연성 인쇄 회로막 및 상기 패드부와 상기 벤딩 영역 사이의 영역에 실장되어 있는 집적회로 칩을 더 포함할 수 있다.
상기 복수의 데이터 연결부는 상기 집적회로 칩에서 출력되는 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 데이터 연결선의 부분들일 수 있다.
상기 표시 장치는 상기 패드부에 접합되어 있는 연성 인쇄 회로막 및 상기 연성 인쇄 회로막에 실장되어 있는 집적회로 칩을 더 포함할 수 있다. 상기 복수의 데이터 연결부는 상기 패드부를 통해 입력되는 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 데이터 연결선의 부분들일 수 있다.
상기 복수의 반도체 세그먼트의 폭이 상기 복수의 데이터 연결부의 폭보다 좁거나, 동일하거나, 넓을 수 있다.
실시예들에 따르면, 표시 영역에 인접하는 비표시 영역에 세그먼트화된 더미 반도체 패턴을 형성하여 표시 영역의 반도체 패턴과의 밀도 차로 인해 발생할 수 있는 표시 품질 저하를 개선할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 벤딩 전의 상태를 개략적으로 나타낸 평면도이다.
도 2는 도 1에서 II-II' 선을 따라 취한 단면도이다.
도 3은 도 1에서 A1 영역의 일 실시예에 확대도이다.
도 4는 도 3에서 VI-VI' 선을 따라 취한 단면도이다.
도 5는 도 3에서 V-V' 선을 따라 취한 단면도이다.
도 6 및 도 7은 각각 도 1에서 A1 영역의 일 실시예의 확대도이다.
도 8은 일 실시예에 따른 표시 장치의 벤딩 전의 상태를 개략적으로 나타낸 평면도이다.
첨부한 도면을 참고로 하여, 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기서 설명하는 실시예들로 한정되지 않는다.
명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 부여한다. 도면에서 여러 층 및 영역의 두께나 크기는 이들의 배치와 상대적 위치를 명확하게 나타내기 위해 확대하거나 축소하여 도시되어 있을 수 있다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
명세서에서 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
명세서에서 "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
본 발명의 실시예들에 따른 표시 장치에 대하여 도면들을 참고로 하여 상세하게 설명한다. 유기 발광 표시 장치를 예로 들어 설명할지라도 본 발명은 이에 제한되지 않으며 액정 표시 장치 같은 다른 표시 장치에도 적용될 수 있다.
도 1은 일 실시예에 따른 표시 장치의 벤딩 전의 상태를 개략적으로 나타낸 평면도이고, 도 2는 도 1에서 II-II' 선을 따라 취한 단면도이다.
도 1 및 도 2를 참고하면, 일 실시예에 따른 표시 장치는 표시 패널(10) 및 표시 패널(10)에 연결되어 있는 연성 인쇄 회로막(20)을 포함한다.
영상을 표시하기 위한 소자들이 기판(110) 위에 형성되어 있는 표시 패널(10)은 영상을 표시하는 표시 영역(display area, DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 소자들 및/또는 배선들이 배치되어 있는, 표시 영역(DA) 주변의 비표시 영역(non-display area, NDA)을 포함한다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 예컨대 행렬로 배치되어 있다. 표시 영역(DA)에는 데이터선들(DL), 스캔선들(게이트선들이라고도 함)(SL) 같은 신호선들이 또한 배치되어 있다. 데이터선들(DL)은 주로 제1 방향(D1)(예컨대, 열 방향)으로 뻗어 있을 수 있고, 스캔선들(SL)은 제1 방향(D1)과 교차하는 제2 방향(D2)(예컨대, 행 방향)으로 뻗어 있을 수 있다. 각각의 화소(PX)에는 스캔선(SL)과 데이터선(DL)이 연결되어, 이들 신호선으로부터 스캔 신호(게이트 신호라고도 함)와 데이터 신호(데이터 전압이라고도 함)를 인가받을 수 있다. 유기 발광 표시 장치의 경우, 표시 영역(DA)에는 화소들(PX)에 구동 전압(ELVDD)을 전달하는 구동 전압선들 및 발광 제어 신호를 전달하는 발광 제어선들이 배치될 수 있다. 구동 전압선들은 제1 방향(D1)으로 뻗어 있을 수 있고, 발광 제어선들은 제2 방향(D2)으로 뻗어 있을 수 있다.
표시 패널(10)은 사용자의 접촉 또는 비접촉 터치를 감지하기 위한 터치 전극들(터치 센서층이라고도 함)을 포함할 수 있고, 터치 전극들을 주로 표시 영역(DA)에 위치할 수 있다. 모서리가 둥근 사각형의 표시 영역(DA)이 도시되어 있지만, 표시 영역(DA)은 직사각형 등의 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
표시 패널(10)의 비표시 영역(NDA)에는 표시 패널(10)의 외부로부터 신호들을 전달받기 위한 패드들을 포함하는 패드부(PP)가 위치한다. 패드부(PP)에는 연성 인쇄 회로막(20)의 일단이 예컨대 도전볼(CB)을 포함하는 이방성 도전막을 통해 접합(bonding)되어 있다. 연성 인쇄 회로막(20)의 타단은 예컨대 외부의 인쇄 회로 기판 등에 연결되어 영상 데이터 같은 신호들을 입력받을 수 있고, 구동 전압(ELVDD), 공통 전압 같은 전원 전압을 입력받을 수 있다.
표시 패널(10)을 구동하기 위한 각종 신호들을 생성 및/또는 처리하는 구동 장치는 비표시 영역(NDA)에 위치할 수 있다. 구동 장치는 데이터선에 데이터 신호를 인가하는 데이터 구동부, 스캔선에 스캔 신호를 인가하는 스캔 구동부, 그리고 데이터 구동부 및 스캔 구동부를 제어하는 신호 제어부를 포함할 수 있다.
데이터 구동부 및 신호 제어부는 집적회로 칩(400) 형태로 비표시 영역(NDA)에, 특히 표시 영역(DA)과 패드부(PP) 사이에 실장되어 있다. 게이트 구동부(도시되지 않음)는 표시 패널(10)의 좌/우측 가장자리의 비표시 영역(NDA)에 집적되어 있을 수 있다.
도시된 실시예와 달리, 데이터 구동부는 연성 인쇄 회로막(20)에 집적회로 칩 형태로 실장되어 테이프 캐리어 패키지(tape carrier package) 형태로 패드부(PP)에 연결될 수 있다. 신호 제어부는 데이터 구동부와 별개의 집적회로 칩으로 형성될 수 있다.
비표시 영역(NDA)에서 집적회로 칩(400)과 표시 영역(DA) 사이에는 집적회로 칩(400)에서 생성된 데이터 신호들을 표시 영역(DA)의 데이터선들(DL)로 전달하는 데이터 연결선들(data connection lines)(CL)이 위치한다. 표시 장치의 해상도에 따라 데이터 연결선들(CL)의 개수는 예컨대 수천 개일 수 있다. 제안된 영역에 이와 같이 많은 개수의 데이터 연결선들(CL)이 형성되어야 하므로, 데이터 연결선들(CL)은 마이크로미터 단위의 매우 좁은 폭과 간격으로 형성될 수 있다. 통상적으로 표시 영역(DA)의 폭이 집적회로 칩(400)의 폭보다 크기 때문에, 집적회로 칩(400)의 중앙부에 연결되어 있는 데이터 연결선들(CL)은 대략 제1 방향(D1)과 나란하게 뻗어있을 수 있지만, 집적회로 칩(400)의 좌/우 가장자리부에 연결되어 있는 데이터 연결선들(CL)은 제1 방향(D1)에 대해 비스듬하게 뻗어있을 수 있다. 따라서 표시 패널(10) 측면에서 좌/우 가장자리 부근에 위치하는 데이터 연결선들(CL)은 상대적으로 좁은 간격으로 배치된다.
표시 패널(10)은 표시 영역(DA)과 패드부(PP) 사이에 벤딩 영역(bending region, BR)을 포함할 수 있다. 벤딩 영역(BR)은 표시 패널(10)에서 소정의 곡률 반경으로 벤딩되는 영역이다. 벤딩 영역(BR)은 제2 방향(D2)으로 표시 패널(10)을 가로질러 위치할 수 있다. 표시 패널(10)은 제2 방향(D2)과 평행한 벤딩축을 중심으로 벤딩되어, 예컨대 연성 인쇄 회로막(20)이 표시 영역(DA) 뒤쪽에 위치할 수 있다.
벤딩 영역(BR)의 관점에서, 데이터 연결선(CL)은 대략 집적회로 칩(400)과 벤딩 영역(BR) 사이에 위치하는 제1 부분(CLa), 대략 벤딩 영역(BR)에 위치하는 제2 부분(CLb), 그리고 대략 벤딩 영역(BR)과 표시 영역(DA) 사이에 위치하는 제3 부분(CLc)을 포함할 수 있다. 이하 데이터 연결선(CL)의 제3 부분(CLc)을 "데이터 연결부(data connector)"라고 또한 지칭한다. 집적회로 칩(400)은 벤딩 영역(BR)과 패드부(PP) 사이에 위치할 수 있다.
데이터 연결선(CL)의 제2 부분(CLb)은 벤딩 영역(BR)을 가로질러 위치하며, 예컨대 제1 방향(D1)과 대략 나란한 방향으로 뻗어 있을 수 있다. 데이터 연결선(CL)의 제1 부분(CLa)과 제3 부분(CLc)은 서로 동일한 재료로 이루어질 수 있고, 제2 부분(CLb)은 제1 부분(CLa) 및 제3 부분(CLc)과 다른 재료로 이루어질 수 있다. 제2 부분(CLb)은 벤딩 영역(BR)의 벤딩 시 함께 벤딩되기 때문에, 좀더 유연성이 좋은 재료로 이루어지는 것이 유리하기 때문이다. 즉, 제2 부분(CLb)의 유연성이 증가하면 변형(strain)에 대한 응력(stress)이 작아지므로 벤딩 시 열화되거나 단선될 위험을 줄일 수 있다.
표시 영역(DA)에 가장 가깝게 위치하는 데이터 연결선(CL)의 제3 부분(CLc) 아래에는 이와 중첩하는 더미 반도체 패턴(DSP)이 위치한다. 이것은 표시 영역(DA)과 이에 인접하는 비표시 영역(NDA)에서 반도체 패턴의 밀도(단위 면적당 반도체 패턴이 차지하는 면적)가 급변하여 표시 영역(DA)의 반도체 패턴 형성 시 포토 로딩 효과(photo loading effect)에 의하여 치수(dimension)가 불균일해지는 문제점을 개선하기 위한 것이다.
좀더 구체적으로 설명하면, 표시 영역(DA)의 트랜지스터들을 구성하는 반도체 패턴의 형성 시 반도체 물질을 기판(110) 위에 전체적으로 (즉, 표시 영역(DA)과 비표시 영역(NDA) 전체에 걸쳐) 증착하여 반도체층을 형성한 후 포토리소그래피(photolithography) 공정을 통해 패터닝한다. 포토리소그래피 공정은 반도체층 위에 포토레지스트(photoresist) 같은 감광성 물질을 도포한 후 마스크를 사용하여 노광한 후 감광성 물질을 현상액으로 부분적으로 용해시켜, 마스크의 패턴에 부합하는 감광막 패턴을 형성하는 공정을 포함한다. 이때 표시 영역(DA)과 이에 인접하는 비표시 영역(NDA)에서 형성되어야 할 반도체 패턴의 밀도 차가 크면, 표시 영역(DA)에 있는 현상액이 비표시 영역(NDA) 쪽으로 유동하기 쉽다. 현상액의 유동은 표시 영역(DA) 중 특히 비표시 영역(NDA)에 인접하는 영역에서 현상 속도를 변하게 하고, 이것은 비표시 영역(NDA)에 인접하는 표시 영역(DA)에 형성되는 반도체 패턴의 치수 증가를 초래하여, 표시 영역(DA)의 가장자리에서 휘도 증가 같은 얼룩이 발생할 수 있다.
따라서 기능적으로 필요하지 않더라도 표시 영역(DA)에 인접하는 비표시 영역(NDA)에 더미 반도체 패턴을 형성하면 표시 영역(DA)과 비표시 영역(NDA) 간에 반도체 패턴의 밀도 차가 급변하는 것을 완화할 수 있고, 이에 의해 반도체 패턴 형성 시 현상액 유동을 줄임으로써 반도체 패턴의 치수 불균일을 개선할 수 있다. 다만, 더미 반도체 패턴(DSP)의 형성 시 데이터 연결선들(CL) 간에 기생 용량(parasitic capacitance)이 증가하여 크로스토크가 증가할 수 있으므로, 더미 반도체 패턴(DSP)은 후술하는 바와 같이 아일랜드 형태로 분리되어 있는 세그먼트들로 이루어져 있다. 도시되지 않았지만, 데이터 연결선(CL)의 제1 부분(CLa) 및/또는 제2 부분(CLb) 아래에도 이와 중첩하는 더미 반도체 패턴(DSP)이 위치할 수 있다.
표시 패널(10)의 적층 구조에 대해 설명하면, 표시 패널(10)은 기판(110) 및 그 위에 형성된 여러 층들, 배선들, 소자들을 포함한다. 표시 패널(10)의 표시 영역(DA)에는 매우 많은 화소가 배치되어 있지만, 도면의 복잡화를 피하기 위해 도 2에 하나의 화소만을 도시하여 설명하기로 한다. 각각의 화소는 복수의 트랜지스터를 포함하지만, 하나의 트랜지스터를 중심으로 설명하기 한다.
기판(110)은 연성 기판(flexible substrate)일 수 있다. 기판(110)은 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리카보네이트(polycarbonate), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate) 같은 폴리머로 이루어질 수 있지만, 이에 제한되지 않는다.
기판(110) 위에는 버퍼층(120)이 위치한다. 버퍼층(120)은 반도체층을 형성하는 과정에서 기판(110)으로부터 반도체층(154)으로 확산될 수 있는 불순물을 차단하고 기판(110)이 받는 스트레스를 줄이는 역할을 할 수 있다. 버퍼층(120)은 반도체층(154)의 부착력을 증가시킬 수 있다. 버퍼층(120)은 절연층이지만 그 기능적인 측면을 고려하여 버퍼층으로 지칭된다. 버퍼층(120)은 규소 산화물(SiOx), 규소 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(120)은 기판(110)의 전면에 걸쳐 위치할 수 있지만, 벤딩 영역(BR)에서는 위치하지 않을 수 있다. 무기 절연 물질로 형성된 층은 벤딩에 취약하여 크랙(crack)이 발생하거나 벤딩 영역(BR)에 위치하는 배선들을 손상시킬 수 있기 때문이다. 도시되지 않았지만, 기판(110)은 다중층으로 형성될 수 있고, 기판(110)의 층들 사이와 기판(110)과 버퍼층(120) 사이에 외부에서 수분 등의 침투를 방지하기 위한 배리어층이 위치할 수 있다.
버퍼층(120) 위에는 트랜지스터의 반도체층(154)이 위치한다. 반도체층(154)은 게이트 전극(124)과 중첩하는 채널 영역과 채널 영역의 양측에 위치하며 도핑되어 있는 소스 영역 및 드레인 영역을 포함한다. 반도체층(154)은 다결정 규소, 비정질 규소, 또는 산화물 반도체를 포함할 수 있다. 버퍼층(120) 위에는 데이터 연결선(CL)의 제3 부분(CLc)인 데이터 연결부와 중첩하는 더미 반도체 패턴(DSP)이 위치한다.
반도체층(154) 위에는 제1 절연층(141)이 위치하고, 제1 절연층(141) 위에는 스캔선(SL), 트랜지스터의 게이트 전극(124), 유지 축전기(Cst)의 제1 전극(C1), 데이터 연결선(CL)의 제1 부분(CLa) 및 제3 부분(CLc)을 포함하는 제1 게이트 도전체가 위치한다.
제1 게이트 도전체 위에는 제2 절연층(142)이 위치한다. 제1 절연층(141)과 제2 절연층(142)은 규소 산화물, 규소 질화물 등의 무기 절연 물질을 포함할 수 있다. 제1 절연층(141)과 제2 절연층(142)은 벤딩 영역(BR)에는 위치하지 않을 수 있다.
제2 절연층(142) 위에는 유지 축전기(Cst)의 제2 전극(C2)을 포함하는 제2 게이트 도전체가 위치한다. 데이터 연결선(CL)의 제1 부분(CLa) 및 제3 부분(CLc)은 제2 전극(C2)과 같이 제2 게이트 도전체일 수 있다. 좀더 구체적으로, 데이터 연결선(CL)의 제1 부분(CLa) 및 제3 부분(CLc)은 제2 방향(D2)으로 제1 게이트 도전체와 제2 게이트 도전체로 하나씩 번갈아 가며 형성될 수 있다. 이와 같이 제2 절연층(142)을 사이에 두고 서로 다른 층에 위치하는 도전체들을 번갈아 가며 데이터 연결선(CL)의 제1 부분(CLa) 및 제3 부분(CLc)을 형성하면, 각각의 데이터 연결선(CL)의 폭을 증가시키면서 데이터 연결선들(CL) 사이의 간격을 좁힐 수 있다.
제1 게이트 도전체 및 제2 게이트 도전체는 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다. 게이트 전극(124)은 반도체층(154)의 채널 영역과 중첩할 수 있다.
제2 게이트 도전체 위에는 제3 절연층(160)이 위치한다. 제3 절연층(160)은 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 같은 유기 절연 물질을 포함할 수 있다. 제3 절연층(160)은 규소 산화물, 규소 질화물 등의 무기 절연 물질을 포함할 수 있다. 제3 절연층(160)은 벤딩 영역(BR)에는 위치하지 않을 수 있다.
제3 절연층(160) 위에는 데이터선(DL), 구동 전압선(도시되지 않음), 트랜지스터의 소스 전극(173) 및 드레인 전극(175), 데이터 연결선(CL)의 제2 부분(CLb)을 포함하는 데이터 도전체가 위치한다. 소스 전극(173) 및 드레인 전극(175)은 제3 절연층(160), 제2 절연층(142) 및 제1 절연층(141)에 형성된 접촉 구멍들을 통해 반도체층(154)의 소스 영역 및 드레인 영역에 각각 연결될 수 있다. 데이터선(DL)은 제3 절연층(160) 및 제2 절연층(142)에 형성된 접촉 구멍을 통해 데이터 연결선(CL)의 제3 부분(CLc)에 연결될 수 있다. 제3 부분(CLc)이 제2 게이트 도전체인 경우, 데이터선(DL)은 제3 절연층(160)에 형성된 접촉 구멍을 통해 제3 부분(CLc)에 연결될 수 있다.
벤딩 영역(BR)에 주로 위치하는 데이터 연결선(CL)의 제2 부분(CLb)은 제3 절연층(160) 및 제2 절연층(142)에 형성된 접촉 구멍들을 통해 데이터 연결선(CL)의 제1 부분(CLa) 및 제3 부분(CLc)에 연결되어 있다. 따라서 제1 게이트 도전체인 제1 부분(CLa)과 제3 부분(CLc)은 제2 부분(CLb)에 의해 서로 전기적으로 연결되어 있다. 이에 의해, 집적회로 칩(400)으로부터 출력되는 데이터 신호가 데이터 연결선(CL)의 제1 부분(CLa), 제2 부분(CLb) 및 제3 부분(CLc)을 통해 표시 영역(DA)의 데이터선(DL)으로 전달될 수 있다. 데이터 연결선(CL)의 제1 부분(CLa) 및 제3 부분(CLc)이 제2 게이트 도전체로 형성되는 경우, 제2 부분(CLb)은 제3 절연층(160)에 형성된 접촉 구멍들을 통해 제1 부분(CLa) 및 제3 부분(CLc)에 연결될 수 있다.
데이터 도전체는 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있다.
벤딩 영역(BR)에서, 기판(110)과 데이터 연결선(CL)의 제2 부분(CLb) 사이에는 절연층인 보호층(protective layer)(165)이 위치한다. 보호층(165)은 벤딩 영역(BR)에서 보호층(165)은 기판(110) 바로 위에 위치할 수 있고, 보호층(165)의 하부면이 기판(110)의 상부면과 접촉할 수 있다. 보호층(165)은 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 같은 유기 절연 물질을 포함할 수 있다. 제3 절연층(160)이 유기 절연 물질을 포함하는 경우, 보호층(165)은 제3 절연층(160)의 부분일 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체층(154)과 함께 트랜지스터를 이룬다. 도시된 트랜지스터는 유기 발광 표시 장치의 화소에서 발광 제어 트랜지스터 또는 구동 트랜지스터일 수 있다. 도시된 트랜지스터는 게이트 전극(124)이 반도체층(154)보다 위에 위치하지는 톱 게이트형(top-gate) 트랜지스터이지만, 트랜지스터의 구조는 이에 한정되는 것은 아니고 다양하게 변경될 수 있다. 예컨대, 게이트 전극이 반도체층 아래 위치하는 바텀 게이트형(bottom-gate) 트랜지스터일 수 있고, 게이트 전극이 반도체층의 측면에 있는 수직형(vertical) 트랜지스터일 수도 있다.
제3 절연층(160) 및 데이터 도전체 위에는 평탄화층(180)이 위치한다. 평탄화층(180)은 벤딩 영역(BR) 및 그 주변에 또한 위치한다. 데이터 연결선(CL)의 제2 부분(CLb)은 보호층(165)과 평탄화층(180) 사이에 샌드위치되어 있다. 따라서 벤딩 영역(BR)에서 제2 부분(CLb)은 유기 절연 물질을 포함하는 보호층(165)과 평탄화층(180)에 의해 둘러싸여 있으므로 벤딩 시 손상되는 것이 방지될 수 있다.
표시 영역(DA)에서 평탄화층(180) 위에는 화소 전극(191)이 위치한다. 각 화소의 화소 전극(191)은 평탄화층(180) 형성된 접촉 구멍을 통해 드레인 전극(175)에 연결될 수 있다. 화소 전극(191)은 반사성 도전 물질 또는 반투과성 도전 물질로 형성될 수 있고, 투명한 도전 물질로 형성될 수도 있다.
평탄화층(180) 위에는 화소 전극(191)과 중첩하는 개구를 가지는 화소 정의막(360)이 위치한다. 화소 정의막(360)의 개구는 각각의 화소 영역을 정의할 수 있다. 화소 정의막(360)은 유기 절연 물질을 포함할 수 있다. 화소 정의막(360)은 벤딩 영역(BR)에서 평탄화층(180) 위에도 위치할 수 있다.
화소 전극(191) 위에는 발광 부재(370)가 위치한다. 발광 부재(370)는 차례대로 적층된 제1 유기 공통층, 발광층 및 제2 유기 공통층 포함할 수 있다. 제1 유기 공통층은 정공 주입층 및 정공 수송층 중 적어도 하나를 포함할 수 있다. 발광층은 적색, 녹색 및 청색 등의 기본 색의 광을 고유하게 내는 유기 물질로 만들어질 수도 있고, 서로 다른 색의 광을 내는 복수의 유기 물질층이 적층된 구조를 가질 수도 있다. 제2 유기 공통층은 전자 수송층 및 전자 주입층 중 적어도 하나를 포함할 수 있다.
발광 부재(370) 위에는 공통 전압을 전달하는 공통 전극(270)이 위치한다. 공통 전극(270)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전 물질로 형성되거나, 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 금속을 얇게 적층하여 형성함으로써 광 투과성을 가지도록 할 수 있다. 각 화소의 화소 전극(191), 발광 부재(370) 및 공통 전극(270)은 유기 발광 다이오드(OLED)를 이룬다.
공통 전극(270) 위에는 봉지층(encapsulation layer)(390)이 위치한다. 봉지층(390)은 발광 부재(370) 및 공통 전극(270)을 봉지하여 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있다. 봉지층(390)은 무기 물질을 포함하는 적어도 하나의 층을 포함할 수 있고, 유기 물질을 포함하는 적어도 하나의 층을 더 포함할 수 있다. 봉지층(390)은 벤딩 영역(BR)에는 위치하지 않을 수 있다. 봉지층(390) 위에는 외광 반사를 방지하기 위한 편광층(도시되지 않음)이 위치할 수 있다. 편광층은 벤딩 영역(BR)과 중첩하지 않을 수 있다. 벤딩 영역(BR)에서 화소 정의막(360) 위에는 인장 응력을 완화 및 보호하기 위한 벤딩 보호층(bending protection layer)(도시되지 않음)이 위치할 수 있다. 벤딩 보호층은 응력 중립화층(stress neutralization layer)으로 불릴 수 있다.
기판(110) 아래에는 보호 필름(도시되지 않음)이 PSA(pressure sensitive adhesive), OCA(optically clear adhesive) 같은 접착제에 의해 부착되어 있을 수 있다. 보호 필름은 벤딩 영역(BR)에서는 벤딩 응력(bending stress)을 감소시키기 위해 위치하지 않을 수 있다.
이하에는 데이터 연결선(CL)의 제3 부분(CLc)과 중첩하는 더미 반도체 패턴에 대하여 도 3 내지 도 5를 참고하여 상세하게 설명한다.
도 3은 도 1에서 A1 영역의 일 실시예에 확대도이고, 도 4는 도 3에서 VI-VI' 선을 따라 취한 단면도이고, 도 5는 도 3에서 V-V' 선을 따라 취한 단면도이다.
도 3 내지 도 5를 참고하면, 비표시 영역(NDA)에서 벤딩 영역(BR)과 표시 영역(DA) 사이에서 표시 패널(10)의 우측 가장자리 부근에 위치하는 데이터 연결선들(CL)의 제3 부분(CLc)인 데이터 연결부들(DC1, DC2)이 도시된다. 또한 데이터 연결부들(DC1, DC2)과 중첩하는 더미 반도체 패턴의 반도체 세그먼트들(SS1, SS2)이 도시된다. 표시 패널(10)의 좌측 가장자리 부근에 위치하는 데이터 연결부들과 반도체 세그먼트들은 표시 패널(10)의 제1 방향(D1) 중심선에 대하여 도 3에 도시된 것과 대칭으로 위치할 수 있다.
표시 패널(10)의 가장자리 부근에 위치하는 데이터 연결부들(DC1, DC2)은 제1 방향(D1)에 대해 기울어진 방향으로 뻗어 있다. 예컨대, 데이터 연결부(DC1, DC2)는 제1 방향(D1)에 대해 약 15도 이상, 약 30도 이상, 약 45도 이상, 또는 약 60도 이상 기울어진 방향으로 뻗어 있을 수 있다. 데이터 연결부들(DC1, DC2)은 표시 패널(10)의 가장자리에 가까울수록 그 기울어진 정도가 점점 커져서 제1 방향(D1)보다 제2 방향(D2)에 가까운 방향으로 뻗어 있을 수 있고, 제2 방향(D2)과 거의 나란하게 뻗어있는 부분을 포함할 수도 있다. 이와 같이 데이터 연결부들(DC1, DC2)이 기울어져 뻗어 있으면 이웃하는 데이터 연결부들(DC1, DC2) 사이의 간격(d)이 가까워지고, 설계에 따라 약 1 마이크로미터 이하일 수 있다.
데이터 연결부들(DC1, DC2)의 간격이 매우 좁더라도, 데이터 연결부들(DC1, DC2)은 서로 다른 층에 위치하는 제1 데이터 연결부들(DC1)과 제2 데이터 연결부들(DC2)을 하나씩 번갈아 가며 배치하여 인접하는 데이터 연결부들(DC1, DC2)의 단락(short) 발생을 방지할 수 있다. 도 4 및 도 5에 도시된 바와 같이, 제1 데이터 연결부들(DC1)은 제1 절연층(141)과 제2 절연층(142) 사이에 위치하는 제1 게이트 도전체이고, 제2 데이터 연결부들(DC2)은 제2 절연층(142)과 제3 절연층(160) 사이에 위치하는 제2 게이트 도전체이다. 이웃하는 제1 데이터 연결부(DL1)와 제2 데이터 연결부(DL2)는 서로 가깝게 위치하더라도 제2 절연층(142)이 이들 사이에 있어 절연될 수 있다.
하지만, 더미 반도체 패턴은 버퍼층(120)과 제1 절연층(141) 사이에 위치하는 하나의 반도체층으로부터 형성되므로 더미 반도체 패턴을 데이터 연결부들(DC1, DC2)을 따라 전체적으로 형성할 경우, 더미 반도체 패턴의 인접하는 부분들이 접촉할 수 있다. 이로 인해, 데이터 연결부들(DC1, DC2) 사이에 기생 용량이 형성되어 로드가 증가하고 크로스토크가 발생할 수 있다. 따라서 이웃하는 데이터 연결부들(DC1, DC2)과 중첩하는 이웃하는 더미 반도체 패턴의 부분들이 접촉하지 않도록, 더미 반도체 패턴은 서로 이격되어 있는 반도체 세그먼트들(SS1, SS2)로 구성된다.
반도체 세그먼트들(SS1, SS2)은 제1 데이터 연결부들(DC1)과 중첩하는 제1 반도체 세그먼트들(SS1) 및 제2 데이터 연결부들(DC2)과 중첩하는 제2 반도체 세그먼트들(SS2)을 포함한다. 제1 반도체 세그먼트들(SS1)은 제1 데이터 연결부들(DC1)이 뻗어 있는 방향을 따라 제1 반도체 세그먼트들(SS1)과 중첩하면서 소정 간격으로 이격되어 있다. 마찬가지로, 제2 반도체 세그먼트들(SS2)은 제2 데이터 연결부들(DC2)이 뻗어 있는 방향을 따라 제2 반도체 세그먼트들(SS2)과 중첩하면서 소정 간격으로 이격되어 있다. 제2 방향(D2)으로 인접하는 제1 반도체 세그먼트들(SS1) 사이에는 제2 반도체 세그먼트(SS2)가 위치하지 않고, 제2 방향(D2)으로 인접하는 제2 반도체 세그먼트들(SS2) 사이에는 제1 반도체 세그먼트(SS1)가 위치하지 않는다. 제2 방향(D2)으로 절단한 단면도인 도 3 및 도 4에 도시된 바와 같이, 반도체 세그먼트들(SS1, SS2)은 데이터 연결부들(DC1, DC2)보다 제2 방향(D2)으로 훨씬 넓은 간격으로 배치되어 있다. 이와 같이 더미 반도체 패턴을 형성하면, 예컨대 공정 오차가 발생하더라도 이웃하는 데이터 연결부들(DC1, DC2)과 각각 중첩하는 반도체 세그먼트들(SS1, SS2)이 서로 접촉하지 않는다. 따라서 더미 반도체 패턴을 형성하여 표시 영역(DA)의 반도체 패턴과의 밀도 차를 줄이면서도 더미 반도체 패턴에 의한 기생 용량 발생을 억제할 수 있다. 또한, 특정 반도체 세그먼트(SS1, SS2)와 그 위의 데이터 연결부(DC1, DC2)가 단락되더라도 해당 반도체 세그먼트는 다른 반도체 세그먼트들과 물리적으로 및 전기적으로 분리되어 있으므로 이로 인한 불량이 발생하지 않는다.
제1 방향(D1)으로 이웃하는 반도체 세그먼트들(SS1, SS2)의 간격(g) 및 제1 방향(D1)으로 반도체 세그먼트들(SS1, SS2)의 길이(l)는 더미 반도체 패턴의 밀도와 반도체 세그먼트들(SS1, SS2) 간의 접촉 가능성을 고려하여 설정될 수 있다. 예컨대, 간격(g)은 약 1 내지 약 10 마이크로미터일 수 있고, 길이(l)는 약 5 내지 약 20 마이크로미터일 수 있다. 더미 반도체 패턴의 밀도는 표시 영역(DA)의 반도체 밀도(예컨대 약 35%)에 가까울수록 유리할 수 있지만, 현재 공정을 고려할 때 약 25%까지가 한계일 수 있다. 반도체 세그먼트들(SS1, SS2)의 폭은 데이터 연결부들(DC1, DC2)의 폭보다 좁을 수 있다.
더미 반도체 패턴을 형성함에 있어서, 표시 영역(DA)의 트랜지스터의 반도체층을 형성 시 비표시 영역(NDA)의 제1 및 제2 데이터 연결부들(DL1, DL2)이 중첩할 곳에 제1 및 제2 반도체 세그먼트들(SS1, SS2)을 형성하고, 그 위에 제1 절연층(141)을 형성한다. 이후 표시 영역(DA)의 트랜지스터의 게이트 전극 형성 시 제1 데이터 연결부들(DL1)을 형성한다. 트랜지스터의 반도체층의 소스 영역과 드레인 영역의 도핑 시 제1 데이터 연결부들(DL1)과 중첩하는 제1 반도체 세그먼트들(SS2)은 도핑되지 않을 수 있지만, 제1 데이터 연결부들(DL1)과 중첩하지 않는 제2 반도체 세그먼트들(SS2)은 도핑될 수 있다. 따라서 제2 반도체 세그먼트들(SS2)은 도체화될 수 있다. 제2 반도체 세그먼트들(SS2)과 중첩하는 제2 데이터 연결부들(DL2)은 제1 데이터 연결부들(DL1) 위에 제2 절연층(142)을 형성한 후 표시 영역(DA)의 유지 축전기의 제2 전극 형성 시 함께 형성한다. 따라서 제1 반도체 세그먼트들(SS1) 및 이와 중첩하는 제1 데이터 연결부들(DL1) 사이에는 제1 절연층(141)이 위치하고, 제2 반도체 세그먼트들(SS2) 및 이와 중첩하는 제2 데이터 연결부들(DL2) 사이에는 제1 절연층(141)과 제2 절연층(142)이 위치한다.
도 6 및 도 7은 각각 도 1에서 A1 영역의 다른 일 실시예의 확대도이다.
전술한 도 3 내지 도 5의 실시예에서, 반도체 세그먼트들(SS1, SS2)의 폭은 데이터 연결부들(DC1, DC2)의 폭보다 좁은 경우를 설명하였다. 하지만 이에 제한되지 않으며, 반도체 세그먼트들(SS1, SS2)의 폭은 도 6에 도시된 바와 같이 데이터 연결부들(DC1, DC2)의 폭과 실질적으로 동일할 수 있고, 도 7에 도시된 바와 같이 데이터 연결부들(DC1, DC2)의 폭보다 넓을 수 있다. 반도체 세그먼트들(SS1, SS2)의 폭은 데이터 연결부들(DC1, DC2)의 폭, 길이 및 간격, 더미 반도체 패턴의 밀도 등의 여러 조건을 고려하여 설계될 수 있다.
도 8은 일 실시예에 따른 표시 장치의 벤딩 전의 상태를 개략적으로 나타낸 평면도이다.
도 8에 도시된 실시예를 도 1에 도시된 실시예와 차이점을 위주로 설명하면, 데이터 구동부를 포함하는 집적회로 칩(400)이 연성 인쇄 회로막(20)에 실장되어 있다. 이에 따라 데이터 연결선들(CL)의 제1 부분들(CLa)은 연성 인쇄 회로막(20)의 일단이 접합되어 있는 패드부(도시되지 않음)에 연결되어 있을 수 있다. 연성 인쇄 회로막(20)의 타단은 다른 연성 인쇄 회로막에 연결되거나 인쇄 회로 기판에 연결되어 있을 수 있다. 도시된 것과 달리, 표시 패널(10)은 벤딩 영역(BR)을 포함하지 않을 수 있다. 이 경우, 데이터 연결선(CL)은 제2 절연층(142), 또는 제2 절연층(142) 및 제3 절연층(160)에 형성된 접촉 구멍들을 통해 연결되는 제1 부분(CLa), 제2 부분(CLb) 및 제3 부분(CLc)으로 구분되지 않고, 단일 층에 하나의 선으로 연속적으로 형성될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 패널
BR: 벤딩 영역
CL: 데이터 연결선
DA: 표시 영역
DC1: 제1 데이터 연결부
DC2: 제2 데이터 연결부
DSP: 더미 반도체 패턴
NDA: 비표시 영역
PP: 패드부
SS1: 제1 반도체 세그먼트
SS2: 제2 반도체 세그먼트

Claims (16)

  1. 표시 영역 및 표시 영역 주변의 비표시 영역을 포함하는 표시 패널을 포함하며,
    상기 표시 패널은
    기판,
    상기 표시 영역에 위치하는 복수의 데이터선,
    상기 비표시 영역에 위치하며 상기 복수의 데이터선에 전기적으로 연결되어 있는 복수의 데이터 연결부,
    상기 기판과 상기 복수의 데이터 연결부 사이에 위치하며 상기 복수의 데이터 연결부과 중첩하는 더미 반도체 패턴, 그리고
    상기 더미 반도체 패턴과 상기 복수의 데이터 연결부 사이에 위치하는 제1 절연층
    을 포함하고,
    상기 더미 반도체 패턴은 상기 복수의 데이터 연결부와 동일 선상에 위치하며 서로 이격되어 있는 복수의 반도체 세그먼트를 포함하는 표시 장치.
  2. 제1항에서,
    상기 복수의 반도체 세그먼트는 상기 복수의 데이터선이 뻗어 있는 제1 방향으로 이격되어 있고, 상기 제1 방향과 교차하는 제2 방향으로 이격되어 있는 표시 장치.
  3. 제2항에서,
    상기 복수의 반도체 세그먼트 중 상기 제2 방향으로 이웃하는 2개의 반도체 세그먼트 사이에 상기 복수의 데이터 연결부 중 하나의 데이터 연결부가 위치하는 표시 장치.
  4. 제2항에서,
    상기 복수의 데이터 연결부는 상기 제1 방향에 대해 기울어진 방향으로 뻗어 있는 표시 장치.
  5. 제1항에서,
    상기 복수의 데이터 연결부는 상기 복수의 데이터선이 뻗어 있는 제1 방향과 교차하는 제2 방향으로 하나씩 번갈아 가며 위치하는 복수의 제1 데이터 연결부 및 복수의 제2 데이터 연결부를 포함하고,
    상기 표시 패널은 상기 복수의 제1 데이터 연결부와 상기 복수의 제2 데이터 연결부 사이에 위치하는 제2 절연층 및 상기 복수의 제2 데이터 연결부 위에 위치하는 제3 절연층을 더 포함하는 표시 장치.
  6. 제5항에서,
    상기 표시 패널은 상기 표시 영역에 위치하는 트랜지스터 및 유지 축전기를 포함하며,
    상기 트랜지스터의 반도체층은 상기 기판과 상기 제1 절연층 사이에 위치하고,
    상기 트랜지스터의 제1 절연층과 상기 유지 축전기의 제1 전극은 상기 제1 절연층과 상기 제2 절연층 사이에 위치하고,
    상기 유지 축전기의 제2 전극은 상기 제2 절연층과 상기 제3 절연층 사이에 위치하는 표시 장치.
  7. 제5항에서,
    상기 복수의 반도체 세그먼트는 상기 복수의 제1 데이터 연결부와 중첩하는 복수의 제1 반도체 세그먼트 및 상기 복수의 제2 데이터 연결부와 중첩하는 복수의 제2 반도체 세그먼트를 포함하고,
    상기 복수의 제2 반도체 세그먼트는 도핑되어 있는 표시 장치.
  8. 제7항에서,
    상기 제2 방향으로 이웃하는 제1 반도체 세그먼트들 사이에 제2 반도체 세그먼트가 위치하지 않는 표시 장치.
  9. 제8항에서,
    상기 제2 방향으로 이웃하는 제2 반도체 세그먼트들 사이에 제1 반도체 세그먼트가 위치하지 않는 표시 장치.
  10. 제1항에서,
    상기 표시 패널은 상기 비표시 영역에 위치하는 벤딩 영역을 포함하고,
    상기 복수의 데이터 연결부 및 상기 더미 반도체 패턴은 상기 표시 영역과 상기 벤딩 영역 사이에 위치하는 표시 장치.
  11. 제10항에서,
    상기 표시 패널은 상기 비표시 영역에 위치하는 패드부를 포함하고,
    상기 표시 장치는 상기 패드부에 접합되어 있는 연성 인쇄 회로막 및 상기 패드부와 상기 벤딩 영역 사이의 영역에 실장되어 있는 집적회로 칩을 더 포함하는 표시 장치.
  12. 제11항에서,
    상기 복수의 데이터 연결부는 상기 집적회로 칩에서 출력되는 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 데이터 연결선의 부분들인 표시 장치.
  13. 제1항에서,
    상기 표시 패널은 상기 비표시 영역에 위치하는 패드부를 포함하고,
    상기 표시 장치는 상기 패드부에 접합되어 있는 연성 인쇄 회로막 및 상기 연성 인쇄 회로막에 실장되어 있는 집적회로 칩을 더 포함하고,
    상기 복수의 데이터 연결부는 상기 패드부를 통해 입력되는 데이터 신호를 상기 복수의 데이터선으로 전달하는 복수의 데이터 연결선의 부분들인 표시 장치.
  14. 제1항에서,
    상기 복수의 반도체 세그먼트의 폭이 상기 복수의 데이터 연결부의 폭보다 좁은 표시 장치.
  15. 제1항에서,
    상기 복수의 반도체 세그먼트의 폭이 상기 복수의 데이터 연결부의 폭과 동일 표시 장치.
  16. 제1항에서,
    상기 복수의 반도체 세그먼트의 폭이 상기 복수의 데이터 연결부의 폭보다 넓은 표시 장치.
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