KR20220077005A - 표시장치 - Google Patents
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Abstract
본 명세서의 실시예에 따른 표시장치는, 표시 영역, 비표시 영역을 포함하는 기판, 표시 영역에 배치되는 트랜지스터, 애노드 전극, 유기발광층, 캐소드 전극, 비표시 영역에 배치되는 회로부, 댐, 기준 전원 전압 라인 및 기준 전원 전압 라인은 제1 내지 제3 도전층을 포함하고, 제1 내지 제3 도전층은 중첩되어 형성된 표시장치를 제공할 수 있다.
Description
본 명세서는 유기발광 표시장치에 관한 것이다.
최근 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시장치(Display Apparatus)가 개발되고 있다.
이와 같은 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display Apparatus: LCD), 유기발광 표시장치(Organic Light Emitting Display Apparatus: OLED), 양자점 표시장치(Quantum Dot Display Apparatus) 등을 들 수 있다.
유기발광 소자는 전극 사이의 얇은 발광층을 이용한 자발광 소자로 박막화가 가능하다는 장점이 있다. 일반적인 유기발광 표시장치는 기판에 화소구동 회로와 유기발광 소자가 형성된 구조를 갖고, 유기발광 소자에서 방출된 빛이 기판 또는 배리어층을 통과하면서 화상을 표시하게 된다.
최근 유기발광 표시장치의 소형화와 고해상도화가 진행되면서, 필요한 배선은 많아졌으나 배선을 배치할 공간을 부족해졌다. 이러한 상황에서 전기 배선을 비롯한 여러 요소들을 배치할 공간을 확보하는 중요한 과제가 되고 있다. 더 나아가 여러 부품, 요소들의 배치를 효율화하는 방안도 연구되고 있다. 주로 새로운 디자인과 UI/UX를 위해 이러한 연구가 수행되고 있으며, 표시장치 외곽부 면적을 줄이기 위해 이러한 연구가 수행되기도 한다.
본 명세서는 유기발광 표시장치의 외곽부 구조를 제안하는 것을 목적으로 한다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시장치는 표시 영역, 비표시 영역을 포함하는 기판, 표시 영역에 배치되는 트랜지스터, 애노드 전극, 유기발광층, 캐소드 전극, 비표시 영역에 배치되는 회로부, 댐, 기준 전원 전압 라인 및 기준 전원 전압 라인은 제1 내지 제3 도전층을 포함하고, 제1 내지 제3 도전층은 중첩되어 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예에 따른 표시장치는 기준 전원 전압 라인의 구조를 변경하여 기준 전원 전압 라인에서 발생하는 저항으로 인해 표시 패널의 영역 별 전압 편차를 감소시키는 구조를 제공할 수 있다.
본 명세서의 실시예에 따른 표시장치는 VSS Rising 현상 발생 시 캐소드 전극의 전압 편차를 감소시킬 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 실시예에 따른 표시 패널의 전면을 나타내는 도면이다.
도 2는 도 1의 A구역을 확대하여 표시영역을 도시한 평면도이다.
도 3은 도 2의 I-I'을 따라 자른 비표시 영역의 단면도이다.
도 4a 내지 4b는 도 1의 B구역의 기준 전원 전압 라인을 확대 도시한 평면도이다.
도 5는 도 4a의 II-II'을 따라 자른 기준 전원 전압 라인의 단면도이다.
도 6은 도 1의 B' 구역의 기준 전원 전압 라인의 다른 실시예를 확대 도시한 평면도이다.
도 7은 도 6의 III-III'을 따라 자른 기준 전원 전압 라인의 단면도이다.
도 2는 도 1의 A구역을 확대하여 표시영역을 도시한 평면도이다.
도 3은 도 2의 I-I'을 따라 자른 비표시 영역의 단면도이다.
도 4a 내지 4b는 도 1의 B구역의 기준 전원 전압 라인을 확대 도시한 평면도이다.
도 5는 도 4a의 II-II'을 따라 자른 기준 전원 전압 라인의 단면도이다.
도 6은 도 1의 B' 구역의 기준 전원 전압 라인의 다른 실시예를 확대 도시한 평면도이다.
도 7은 도 6의 III-III'을 따라 자른 기준 전원 전압 라인의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 명세서에서 "표시장치"는 표시패널과 표시패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기발광 모듈(OLED Module), 양자점 모듈(Quantum Dot Module)과 같은 협의의 표시장치를 포함할 수 있다. 그리고, LCM, OLED 모듈, QD 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic device) 등과 같은 세트 전자장치(set electronic device) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 명세서에서의 표시장치는 LCM, OLED 모듈, QD 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈, QD 모듈 등을 포함하는 응용제품 또는 최종소비자 장치인 세트 장치까지 포함할 수 있다.
그리고, 경우에 따라서는, 표시패널과 구동부 등으로 구성되는 LCM, OLED 모듈, QD 모듈을 협의의 "표시장치"로 표현하고, LCM, OLED 모듈, QD 모듈을 포함하는 완제품으로서의 전자장치를 "세트장치"로 구별하여 표현할 수도 있다. 예를 들면, 협의의 표시장치는 액정(LCD), 유기발광(OLED) 또는 양자점(Quantum Dot)의 표시패널과, 표시패널을 구동하기 위한 제어부인 소스 PCB를 포함하며, 세트장치는 소스 PCB에 전기적으로 연결되어 세트장치 전체를 제어하는 세트 제어부인 세트 PCB를 더 포함하는 개념일 수 있다.
본 실시예에 사용되는 표시패널은 액정표시패널, 유기전계발광(OLED: Organic Light Emitting Diode) 표시패널, 양자점(QD: Quantum Dot) 표시패널 및 전계발광 표시패널(electroluminescent display panel) 등의 모든 형태의 표시패널이 사용될 수 있으며, 본 실시예의 유기전계발광(OLED) 표시패널용 플렉서블 기판과 하부의 백플레이 지지구조로 베젤 벤딩을 할 수 있는 특정한 표시패널에 한정되는 것은 아니다. 그리고, 본 명세서의 실시예에 따른 표시장치에 사용되는 표시패널은 표시패널의 형태나 크기에 한정되지 않는다.
더 구체적으로, 표시패널이 유기전계발광(OLED) 표시패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이와, 어레이 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 상에 배치되는 봉지 기판 또는 봉지층(Encapsulation) 등을 포함하여 구성될 수 있다. 봉지층은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들면 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.
본 명세서에서 도 1은 표시장치들 내에 통합될 수도 있는 예시적인 유기전계발광(OLED) 표시 패널을 예시한다.
도 1은 전자장치에 포함될 수 있는 예시적인 표시장치를 나타낸 평면도이다.
도 1을 참조하면, 상기 표시장치(100)는 적어도 하나의 표시 영역 (active area)을 포함하고, 표시 영역에는 화소(pixel)들의 어레이(array)가 형성된다. 하나 이상의 비표시 영역(inactive area)이 표시 영역의 주위에 배치될 수 있다. 즉, 비표시 영역은, 표시 영역의 하나 이상의 측면에 인접할 수 있다. 도 1에서, 비표시 영역은 사각형 형태의 표시 영역을 둘러싸고 있다. 그러나, 표시 영역의 형태 및 표시 영역에 인접한 비표시 영역의 형태/배치는 도 1에 도시된 예에 한정되지 않는다. 표시 영역 및 비표시 영역은, 표시장치(100)를 탑재한 전자장치의 디자인에 적합한 형태일 수 있다. 표시 영역의 예시적 형태는 오각형, 육각형, 원형, 타원형 등이다.
표시 영역 내의 각 화소는 화소 회로와 연관될 수 있다. 화소 회로는, 기판(101) 상의 하나 이상의 스위칭 트랜지스터 및 하나 이상의 구동 트랜지스터를 포함할 수 있다. 각 화소 회로는, 비표시 영역에 위치한 게이트 드라이버 및 데이터 드라이버와 같은 하나 이상의 구동 회로와 통신하기 위해, 게이트 라인 및 데이터 라인과 전기적으로 연결될 수 있다. 화소는 유기발광소자를 포함할 수 있다.
구동 회로는, 도 1에 도시된 것처럼, 상기 비표시 영역에 TFT(thin film transistor)로 구현될 수 있다. 이러한 구동 회로는 GIP(gate-inpanel)로 지칭될 수 있다. 또한, 데이터 드라이버 IC와 같은 몇몇 부품들은, 분리된 인쇄 회로 기판에 탑재되고, FPCB(flexible printed circuit board), COF(chipon-film), TCP(tape-carrier-package) 등과 같은 회로 필름을 이용하여 비표시 영역에 배치된 연결 인터페이스(패드/범프, 핀 등)와 결합될 수 있다. 비표시 영역은 연결 인터페이스와 함께 구부러져서, 인쇄 회로(COF, PCB등)는 표시장치(100)의 뒤편에 위치될 수 있다.
표시장치(100)는, 픽셀 회로, 데이터 드라이버, 게이트 드라이버 등으로 각종 전압 또는 전류를 공급하거나 또는 그 공급을 제어하는 전원 컨트롤러를 더 포함할 수 있다. 이러한 전원 컨트롤러는 전원관리 집적회로(PMIC: Power Management IC)라고 불리기도 한다. 또한 표시장치(100)는, 도시된 예와 같이, 픽셀 회로의 구동과 관련된 고준위 전압(VDD), 기준 전원 전압 라인(VSS, 210), 기준전압(VRFE)을 공급하는 전압 라인도 구비할 수 있다.
한편, 표시장치(100)는, 다양한 신호를 생성하거나 표시 영역 내의 유기발광소자를 구동하기 위한, 다양한 부가 요소들을 더 포함할 수 있다. 유기발광소자를 구동하기 위한 부가 요소는 인버터 회로, 멀티플렉서, 정전기 방전 회로(electro static discharge) 등일 수 있다. 표시장치(100)는 유기발광소자 구동 이외의 기능과 연관된 부가 요소도 포함할 수 있다. 예를 들어, 표시장치(100)는 터치 감지 기능, 사용자 인증 기능(예: 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 포함할 수 있다.
상기 언급된 부가 요소들은 상기 비표시 영역 및/또는 상기 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.
기준 전원 전압 라인(210)은 표시장치(100)의 외곽 비표시 영역(I/A)에 표시 영역(A/A)을 둘러싸도록 배치될 수 있다. 이렇게 배치하는 이유는 표시 영역(A/A)에 배치된 모든 유기발광소자의 캐소드 전극에 기준 전원을 가장 짧은 거리를 갖도록 하여 전기저항을 최소화하여 공급하기 용이하도록 하기 위함이다.
하지만, 전원부 내지 전원부가 연결된 연결 인터페이스(패드/범프, 핀 등)에서 거리가 먼 기준 전원 전압 라인(210)의 경우 가까운 기준 전원 전압 라인(210)보다 전기저항이 높을 수 밖에 없고 이로 인해 VSS Rising현상이 발생하여 유기발광소자의 휘도 불균일이 발생할 수 있다. 이러한 문제를 해결하기 위한 구조는 도 4 내지 도 7에서 상세 설명할도록 하겠다.
도 2는 표시장치의 표시 영역(A/A) 중 A 영역을 나타낸 단면도이다. 도 2의 표시장치(100)는 평탄화층이 2개로 구성된 예시적 구조를 갖는다. 표시장치(100)에서, 기판(101) 상에 박막트랜지스터(102, 104, 106, 108), 유기발광소자(112, 114, 116) 및 각종 기능층이 위치하고 있다.
기판(101)은 유리 또는 플라스틱 기판일 수 있다. 플라스틱 기판인경우, 폴리이미드 계열 또는 폴리 카보네이트 계열 물질이 사용되어 가요성(flexibility)를 가질 수 있다. 특히, 폴리이미드는 고온의 공정에 적용될 수있고, 코팅이 가능한 재료이기에 플라스틱 기판으로 많이 사용된다.
버퍼층(130)은 기판(101) 또는 하부의 층들에서 유출되는 알칼리이온 등과 같은 불순물로부터 전극/전선을 보호하기 위한 기능층이다. 버퍼층(buffer layer)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 버퍼층(130)은 멀티 버퍼(multi buffer, 131) 및/또는 액티브 버퍼(active buffer, 132)를 포함할 수 있다. 멀티 버퍼(131)는 질화실리콘(SiNx) 및 산화실리콘(SiOx)이 교대로 적층되어 이루어질 수 있으며, 기판(101)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킬 수 있다. 액티브 버퍼(132)는 트랜지스터의 반도체층(102)을 보호하며, 기판(101)으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행한다. 액티브 버퍼(132)는 비정질 실리콘(a-Si) 등으로 형성될 수 있다.
박막트랜지스터는 반도체층(102), 게이트 절연막(103), 게이트 전극(104), 층간 절연막(105), 소스 및 드레인 전극(106, 108)이 순차적으로 배치된 형태일 수 있다. 반도체층(102)은 상기 버퍼층(130) 상에 위치한다. 반도체층(102)은 폴리 실리콘(p-Si)으로 만들어질 수 있으며, 이 경우 소정의 영역이 불순물로 도핑될 수도 있다. 또한, 반도체층(102)은 아몰포스 실리콘(a-Si)으로 만들어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질로 만들어질 수도 있다. 나아가 반도체층(102)은 산화물(oxide)로 만들어질 수도 있다. 게이트 절연막(103)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등과 같은 절연성 무기물로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 게이트 전극(104)은 다양한 도전성 물질, 예컨대, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au) 또는 이들의 합금 등으로 형성될 수 있다.
층간 절연막(105)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 층간 절연막(105)과 게이트 절연막(103)의 선택적 제거로 소스 및 드레인 영역이 노출되는 컨택 홀(contact hole)이 형성될 수 있다.
소스 및 드레인 전극(106, 108)은 층간 절연막(105) 상에 전극용 물질로 단일층 또는 다층의 형상으로 형성된다. 필요에 따라 무기 절연 물질로 구성된 보호층(passivation layer)이 소스 및 드레인 전극(106, 108)을 덮을 수도 있다.
제1 평탄화층(107-1)이 박막트랜지스터 상에 위치할 수 있다. 제1 평탄화층(107-1)은 박막트랜지스터 등을 보호하고 그 상부를 평탄화한다. 제1 평탄화층(107-1)은 다양한 형태로 구성될 수 있으며, 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 중 하나 이상으로 형성될 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(107-1) 상부에는 전선/전극 역할을 하는 다양한 금속층이 배치될 수 있다.
제2 평탄화층(107-2)이 제1 평탄화층(107-1)의 상부에 위치한다. 평탄화층이 2개인 것은, 표시장치(100)가 고해상도로 진화함에 따라 각종 신호 배선이 증가하게 된 것에 기인한다. 이에 모든 배선을 최소 간격을 확보하면서 한 층에 배치하기 어려워, 추가층(layer)을 만든 것이다. 이러한 추가층(제2 평탄화층)으로 인해 배선 배치에 여유가 생겨서, 전선/전극 배치 설계가 더 용이해진다. 또한 평탄화층(107-1, 107-2)으로 유전물질(Dielectric Material)이 사용되면, 평탄화층(107-1, 107-2)은 금속층 사이에서 정전 용량(capacitance)를 형성하는 용도로 활용할 수도 있다.
유기발광소자는 애노드 전극(112), 유기발광층(114), 캐소드 전극(116)이 순차적으로 배치된 형태일 수 있다. 즉, 유기발광소자는 평탄화층(107) 상에 형성된 애노드 전극(112), 애노드 전극(112) 상에 위치한 유기발광층(114) 및 유기발광층(114) 상에 위치한 캐소드 전극(116)으로 구성될 수 있다.
애노드 전극(112)은 연결 전극(108-2)을 통해 구동 박막트랜지스터의 드레인 전극(108D)과 전기적으로 연결될 수 있다. 유기발광 표시장치(100)가 상부 발광(top emission) 방식인 경우, 이러한 애노드 전극(112)은 반사율이 높은 불투명한 도전 물질로 만들어질 수 있다. 예를 들면, 애노드 전극(112)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 등으로 형성될 수 있다. 상기 연결 전극(108-2)은 상기 소스 및 드레인 전극(106, 108)과 동일한 물질로 만들어질 수 있다.
뱅크(110)는 발광 영역을 제외한 나머지 영역에 형성된다. 이에 따라, 뱅크(110)는 발광 영역과 대응되는 애노드 전극(112)을 노출시키는 뱅크 홀을 가진다. 뱅크(110)는 실리콘 질화막(SiNx), 실리콘 산화막(SiOx)와 같은 무기 절연물질 또는 BCB, 아크릴계 수지 또는 이미드계 수지와 같은 유기 절연물질로 만들어질 수 있다.
유기발광층(114)이 뱅크(110)에 의해 노출된 애노드 전극(112) 상에 위치한다. 유기발광층(114)은 발광층, 전자주입층, 전자수송층, 정공수송층, 정공주입층 등을 포함할 수 있다.
캐소드 전극(116)이 유기발광층(114) 상에 위치한다. 표시장치(100)가 상부 발광(top emission) 방식인 경우, 캐소드 전극(116)은 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 등과 같은 투명한 도전 물질로 형성됨으로써 유기발광층(114)에서 생성된 광을 캐소드 전극(116) 상부로 방출시킨다.
봉지층(120)이 캐소드 전극(116) 상에 위치한다. 상기 봉지층(120)은, 발광 재료와 전극 재료의 산화를 방지하기 위하여, 외부로부터의 산소 및 수분 침투를 막는다. 유기발광소자가 수분이나 산소에 노출되면, 발광 영역이 축소되는 화소 수축(pixel shrinkage) 현상이 나타나거나, 발광 영역 내 흑점(dark spot)이 생길 수 있다. 봉지층(encapsulation layer)은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 또는 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단하는 역할을 하고, 유기막은 무기막의 표면을 평탄화하는 역할을 한다. 봉지층을 여러 겹의 박막층으로 형성하는 이유는, 단일층에 비해 수분이나 산소의 이동 경로를 길고 복잡하게 하여, 유기발광소자까지 수분/산소의 침투를 어렵게 만들려는 것이다.
구체적으로, 봉지층(120)은 제1 무기절연막(121), 유기절연막(122), 제2 무기절연막(123)을 포함할 수 있고, 제1 무기절연막(121), 유기절연막(122), 제2 무기절연막(123)을 순차적으로 배치할 수 있다.
배리어 필름(140)이 봉지층(120) 상에 위치하여 유기발광소자를 포함하는 기판(101) 전체를 봉지한다. 배리어 필름(140)은 위상차 필름 또는 광등방성 필름일 수 있다. 배리어 필름이 광등방성 성질을 가지면, 배리어 필름에 입사된 입사된 광을 위상지연 없이 그대로 투과시킨다. 또한, 배리어 필름 상부 또는 하부면에는 유기막 또는 무기막이 더 위치할 수 있다. 배리어 필름 상부 또는 하부면에 형성되는 유기막 또는 무기막은 외부의 수분이나 산소의 침투를 차단하는 역할을 한다.
접착층(145)이 배리어 필름(140)과 봉지층(120) 사이에 위치할 수 있다. 접착층(145)은 봉지층(120)과 배리어 필름(140)을 접착시킨다. 접착층(145)은 열 경화형 또는 자연 경화형의 접착제일 수 있다. 예를 들어, 접착층(145)은 B-PSA(Barrier pressure sensitive adhesive)와 같은 물질로 구성될 수 있다. 배리어 필름(140) 상에는 터치 패널(필름), 편광 필름, 상면 커버 등이 더 위치할 수도 있다.
도 3은 표시장치의 비표시 영역의 일부인 I-I' 절단부의 단면을 나타낸 단면도이다. 비표시 영역(I/A)은, 도시된 바와 같이 표시 영역(A/A)의 외곽에 위치할 수 있으며, 그 위에 회로부(예: GIP), 전원 배선 등이 배치될 수 있다. 회로부는 기판(101)의 끝단에서 표시 영역(A/A)과의 사이에 배치될 수 있는데 발광신호 구동부(310)와 스캔신호 구동부(320)를 포함할 수 있다. 회로부와 기판(101)의 끝단 사이에 기준 전원 전압 라인(210)이 배치될 수 있고, 기준 전원 전압 라인(210)의 상부에 댐(190)이 배치될 수 있다. 기준 전원 전압 라인(210)은 표시 영역(A/A)의 캐소드 전극(116)과 연결되어 유기발광소자가 구동할 수 있도록 기준 전원을 제공할 수 있다. 댐(190)은 봉지층(120)의 유기절연막(122)이 기판(101)의 외곽으로 흘러넘치는 것을 방지할 수 있다. 기준 전원 전압 라인(210)은 회로부 상에 배치된 연결전극(220)과 전기적으로 연결될 수 있다. 기준 전원 전압 라인(210)과 연결되기 위해 회로부를 덮고 있는 평탄화층(107)이 제거될 수 있다. 평탄화층(107)이 제거되어 노출된 기준 전원 전압 라인(210)에 연결전극(220)이 연장되어 접촉할 수 있다. 기준 전원 전압 라인(210)에 연결된 연결전극(220)은 표시 영역(A/A)으로 연장되어 회로부 상에 배치될 수 있고, 연결전극(220)을 덮고 있던 뱅크(110)의 일부가 제거된 공간을 통해 캐소드 전극(116)과 전기적으로 연결될 수 있다.
캐소드 전극(116)의 상부에 봉지층(120)인 제1 무기절연막(121), 유기절연막(122), 제2 무기절연막(123)이 위치하여 표시 영역(A/A)은 물론 비표시 영역(I/A)의 댐(190) 인근 내지 댐(190)을 지나 기판(101)의 끝단에 인접한 곳까지 덮을 수 있다. 하지만 유기절연막(122)의 경우 댐(190)이 유기절연막(122)이 범람하는 것을 방지하기 위한 구조물이므로 가급적 댐(190)을 넘지 않도록 배치될 수 있다.
도 4a는 도 1의 B영역을 확대한 평면도로서 기준 전원 전압 라인(210)에 대한 실시예이다. 도 4를 참조하면, 상부는 연결 인터페이스(패드/범프, 핀 등)에 인접한 영역이고 하부는 연결 인터페이스(패드/범프, 핀 등)로부터 먼 표시장치(100)의 하면에 가까운 영역이다. 본 발명의 실시예는 기준 전원 전압 라인(210)을 3중 메탈구조로 도시하였다.
기준 전원 전압 라인(210)은 제1 기준 전압 라인(211), 제2 기준 전압 라인(212), 및 제3 기준 전압 라인(213)을 포함할 수 있다.
제1 기준 전압 라인(211)은 별도의 도전성 물질로 형성될 수 있고, 제2 기준 전압 라인(212)은 박막 트랜지스터의 게이트 전극(104)과 동일 물질, 동일 공정으로 형성할 수 있다. 제3 기준 전압 라인(213)은 박막트랜지스터의 소스 및 드레인 전극(106, 108)과 동일 물질, 동일 공정으로 형성할 수 있다. 기준 전원 전압 라인(210)은 3중 메탈구조로 배치하되 각 전극간에 절연막을 배치하여 절연막의 컨택홀을 통해 전극간에 전기적 연결이 되도록 구성할 수 있다. 자세한 구조는 도 5의 단면도를 통해 설명하겠다.
대략적인 절연막 구조를 설명하자면, 기판(101)상에 멀티버퍼(131)를 배치하고 액티브 버퍼(132), 게이트 절연막(103), 및 층간 절연막(105) 등이 기준 전원 전압 라인(210)의 중간 및 하부에 배치될 수 있다. 기준 전압 라인(210)중에 전원부 내지 연결 인터페이스(패드/범프, 핀 등)와 직접 전기적으로 연결된 것은 제3 기준 전압 라인(213)일 수 있다. 제1 기준 전압 라인(211)과 제2 기준 전압 라인(212)은 제3 기준 전압 라인(213)과 중첩되도록 형성되지만 별도의 전기적 신호를 받지 않는 플로팅(Floating) 상태로 배치될 수 있다. 하지만 제1 내지 제3 기준 전압 라인(211, 212, 213)의 전원부와 전기적 연결방식은 이에 한정되지 않고, 예를 듬면, 제2 기준 전압 라인(212)이 전원부에 직접 연결되거나, 제1 기준 전압 라인(211)이 전원부에 직접 연결될 수도 있다.
기준 전원 전압 라인(210)은 3중 메탈구조로 배치하되, 가장 하부의 제1 기준 전압 라인(211)의 폭이 가장 크게 형성하고 점차 폭이 줄어들어 제3 기준 전압 라인(213)의 폭이 가장 좁게 형성되도록 할 수 있다. 이와 같이 각 전압 라인의 폭을 달리 배치하는 이유는, 가장 하부에 배치된 제1 기준 전압 라인(211)의 경우 회로부의 형성층보다 낮은 하위층에 별도의 도전물질로 형성하는 이유로 비교적 폭 넓게 형성할 수 있고, 폭이 넓으면 전기적 저항이 낮아지는 효과를 가질 수 있기 때문이다. 반면 제2 기준 전압 라인(212)과 제3 기준 전압 라인(213)의 경우 회로부를 구성하는 도전물질을 공유하기 때문에 회로부와의 간섭을 피하기 위해 비교적 좁은 폭으로 형성될 수 있다.
이러한 3중 구조의 적용으로 인해 기준 전원 전압 라인(210)의 두께가 두꺼워지는 효과를 가질 수 있고, 배선의 두께가 두꺼워 지면 배선의 단면적이 커지므로 이에 반비례하여 전기저항은 작아질 수 있다. 기준 전원 전압 라인(210)의 저항이 낮아지더라도, 전원부나 연결 인터페이스(패드/범프, 핀 등)에서 먼 곳으로 갈수록 배선의 저항이 증가하는 현상은 변함이 없다. 낮아진 저항을 바탕으로 휘도 불균형을 없애기 위해 기준 전원 전압 라인(210)의 전체 저항을 일정하게 해줄 수 있다.
도 1에서 설명한 바와 같이 기준 전원 전압 라인(210)의 경우 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에서 멀어질수록 배선의 저항으로 인해 지점별 전압차이가 발생할 수 있고, 이로 인해 VSS Rising 현상이 발생하여 표시장치(100)의 화면 휘도가 불균일해질 수 있다. 이러한 현상을 최소화하기 위해 도 4의 실시예는 제3 기준 전압 라인(213)에 중첩되도록 세로 트렌치(400)를 배치할 수 있다.
세로 트렌치(400)는 기준 전원 전압 라인(210)의 길이 방향을 따라 연장된 구조가 될 수 있다. 도 4를 참조하면, 세로 트렌치(400)는 제1 세로 트렌치(410), 제2 세로 트렌치(420), 제3 세로 트렌치(430), 제4 세로 트렌치(440), 및 제5 세로 트렌치(450)를 포함할 수 있다. 트렌치는 제1 기준 전원 라인(211), 제2 기준 전원 라인(212), 및 제3 기준 전원 라인(213)의 사이 절연막을 제거하여 전기적으로 연결을 시킨 일종의 컨택홀과 같은 역할을 할 수 있다.
기준 전원 전압 라인(210)의 시작지점에서 제3 기준 전원 라인(213)을 통해기준 전원 전압이 인가되고, 제3 세로 트렌치(430)의 배치로 인해 국부적으로 제1 기준 전원 라인(211), 제2 기준 전원 라인(212), 및 제3 기준 전원 라인(213)이 상호 접촉하게 된다.
일정 거리 이격되어 제2 세로 트렌치(420)와 제4 세로 트렌치(440)가 배치되어 연결지점이 더 넓어질 수 있고, 일정 거리 더 이격되면, 제1 세로 트렌치(410)와 제5 세로 트렌치(450)까지 형성되어 연결지점이 많아지면 거리에 의해 커진 저항이 단면적이 넓어지는 효과로 상쇄될 수 있다. 즉, 거리에 따른 저항 증가분을 세로 트렌치(400)로 3중 도전구조를 형성함으로써, 단면적을 증가시켜 상쇄시킬 수 있다.
도 4b는 도 4a처럼 세로 트렌치(400)를 배치하는 다른 실시예의 평면도를 도시하였다. 기준 전원 전압 라인(210)의 저항을 전원부 내지 연결 인터페이스(패드/범프, 핀 등)의 거리에 상관없이 일정하게 유지하되, 표시 영역(A/A)과 전원부 내지 연결 인터페이스(패드/범프, 핀 등)를 함께 감안하여 배치할 수 있다. 예를 들면, 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에서 가까우면서 표시 영역(A/A)에 인접한 영역에는 트렌치를 배치하지 않고, 표시 영역(A/A)에서 먼곳에 세로 트렌치를 배치할 수 있다. 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에서 일정 거리 이격되어 기존에 배치된 트렌치 인근에 표시 영역(A/A)에 가까운 지점에서 기준 전원 전압 라인(210)을 따라 세로 트렌치를 추가 배치할 수 있다. 구체적으로, 기준 전원 전압 라인(210)의 최외곽에서 표시 영역(A/A)에 가까워지는 순서로 제1 세로 트렌치(410), 제2 세로 트렌치(420), 제3 세로 트렌치(430), 제4 세로 트렌치(440), 및 제5 세로 트렌치(450)를 배치할 수 있다.
도 4b의 배치는 기준 전원 전압 라인(210)의 저항측면에서 전원부 내지 연결 인터페이스(패드/범프, 핀 등)와의 거리, 표시 영역(A/A)과의 거리로 인해 상대적으로 높을 수 있는 기준 전원 전압 라인(210)의 외곽부에 먼저 트렌치를 배치하여 저항을 낮춰줄 수 있다.
도 5는 도 4a에 개시된 기준 전원 전압 라인의 II-II'단면을 도시한 단면도이다. 도 5를 참조하면, 비표시 영역(I/A)에 배치된 기준 전원 전압 라인(210)의 II-II' 단면에서 기판(101)상에 멀티버퍼(131)가 배치되고, 멀티버퍼(131)상에 액티브 버퍼(132)가 배치될 수 있다. 액티브 버퍼(132)에 제2 세로 트렌치(420), 제3 세로 트렌치(430), 및 제4 세로 트렌치(440)에 대응되는 홈을 형성할 수 있다. 액티브 버퍼(132)상에 제1 기준 전압 라인(211)이 배치될 수 있고, 액티브 버퍼(132)에 형성된 홈의 하면과 측면에 끊김 없이 형성될 수 있다.
제1 기준 전압 라인(211)의 상에 게이트 절연막(103)이 배치될 수 있고, 액티브 버퍼(132)와 동일하게 제2 세로 트렌치(420), 제3 세로 트렌치(430), 및 제4 세로 트렌치(440)에 대응되는 홈을 형성하여 제1 기준 전압 라인(211)의 상면을 노출할 수 있다. 게이트 절연막(103) 상에 제2 기준 전압 라인(212)을 배치할 수 있고, 게이트 절연막(103)에 형성된 홈에 의해 노출된 제1 기준 전압 라인(211)과 접촉할 수 있다. 제2 기준 전압 라인(212)은 제1 기준 전압 라인(211)보다 작은 폭을 가지도록 배치될 수 있다. 제2 기준 전압 라인(212) 상에 층간 절연막(105)을 배치할 수 있다. 층간 절연막(105)도 액티브 버퍼(132)나 게이트 절연막(103)과 동일하게 제2 세로 트렌치(420), 제3 세로 트렌치(430), 및 제4 세로 트렌치(440)에 대응되는 홈을 형성하여 제2 기준 전압 라인(212)의 상면을 노출할 수 있다. 층간 절연막(105) 상에 제3 기준 전압 라인(213)을 배치할 수 있고, 층간 절연막(105)에 형성된 홈을 통해 노출된 제2 기준 전압 라인(212)과 접촉할 수 있다. 제3 기준 전압 라인(213)은 제1 기준 전압 라인(211)과 제2 기준 전압 라인(212)보다 작은 폭을 가질 수 있다. 제1 기준 전압 라인(211)과 제2 기준 전압 라인(212) 및 제3 기준 전압 라인(213)이 전기적으로 연결된 지점이 제2 세로 트렌치(420), 제3 세로 트렌치(430), 및 제4 세로 트렌치(440)가 될 수 있다.
도 6은 도 1의 B영역을 확대한 평면도로서 기준 전원 전압 라인(210)에 대한 다른 실시예이다. 도 6을 참조하면, 상부는 연결 인터페이스(패드/범프, 핀 등)에 인접한 영역이고 하부는 연결 인터페이스(패드/범프, 핀 등)로부터 먼 표시장치(100)의 하면에 가까운 영역이다. 본 발명의 실시예는 기준 전원 전압 라인(210)을 3중 메탈구조로 도시하였다.
기준 전원 전압 라인(210)은 제1 기준 전압 라인(211), 제2 기준 전압 라인(212), 및 제3 기준 전압 라인(213)을 포함할 수 있다.
제1 기준 전압 라인(211)은 별도의 도전성 물질로 형성될 수 있고, 제2 기준 전압 라인(212)은 박막 트랜지스터의 게이트 전극(104)과 동일 물질, 동일 공정으로 형성할 수 있다. 제3 기준 전압 라인(213)은 박막트랜지스터의 소스 및 드레인 전극(106, 108)과 동일 물질, 동일 공정으로 형성할 수 있다. 기준 전원 전압 라인(210)은 3중 메탈구조로 배치하되 각 전극간에 절연막을 배치하여 절연막의 컨택홀을 통해 전극간에 전기적 연결이 되도록 구성할 수 있다.
대략적인 절연막 구조를 설명하자면, 기판(101)상에 멀티버퍼(131)를 배치하고 액티브 버퍼(132), 게이트 절연막(103), 및 층간 절연막(105) 등이 기준 전원 전압 라인(210)의 중간 및 하부에 배치될 수 있다. 기준 전압 라인(210)중에 전원부 내지 연결 인터페이스(패드/범프, 핀 등)와 직접 전기적으로 연결된 것은 제3 기준 전압 라인(213)일 수 있다. 제1 기준 전압 라인(211)과 제2 기준 전압 라인(212)은 제3 기준 전압 라인(213)과 중첩되도록 형성되지만 별도의 전기적 신호를 받지 않는 플로팅(Floating) 상태로 배치될 수 있다. 하지만 제1 내지 제3 기준 전압 라인(211, 212, 213)의 전원부와 전기적 연결방식은 이에 한정되지 않고, 예를 듬면, 제2 기준 전압 라인(212)이 전원부에 직접 연결되거나, 제1 기준 전압 라인(211)이 전원부에 직접 연결될 수도 있다.
기준 전원 전압 라인(210)은 3중 메탈구조로 배치하되, 가장 하부의 제1 기준 전압 라인(211)의 폭이 가장 크게 형성하고 점차 폭이 줄어들어 제3 기준 전압 라인(213)의 폭이 가장 좁게 형성되도록 할 수 있다. 이와 같이 각 전압 라인의 폭을 달리 배치하는 이유는, 가장 하부에 배치된 제1 기준 전압 라인(211)의 경우 회로부의 형성층보다 낮은 하위층에 별도의 도전물질로 형성하는 이유로 비교적 폭 넓게 형성할 수 있고, 폭이 넓으면 전기적 저항이 낮아지는 효과를 가질 수 있기 때문이다. 반면 제2 기준 전압 라인(212)과 제3 기준 전압 라인(213)의 경우 회로부를 구성하는 도전물질을 공유하기 때문에 회로부와의 간섭을 피하기 위해 비교적 좁은 폭으로 형성될 수 있다.
이러한 3중 구조의 적용으로 인해 기준 전원 전압 라인(210)의 두께가 두꺼워지는 효과를 가질 수 있고, 배선의 두께가 두꺼워지면 배선의 단면적이 커지므로 이에 반비례하여 전기저항은 작아질 수 있다. 기준 전원 전압 라인(210)의 저항이 낮아지더라도, 전원부나 연결 인터페이스(패드/범프, 핀 등)에서 먼 곳으로 갈수록 배선의 저항이 증가하는 현상은 변함이 없다. 낮아진 저항을 바탕으로 휘도 불균형을 없애기 위해 기준 전원 전압 라인(210)의 전체 저항을 일정하게 해줄 수 있다.
도 1에서 설명한 바와 같이 기준 전원 전압 라인(210)의 경우 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에서 멀어질수록 배선의 저항으로 인해 지점별 전압차이가 발생할 수 있고, 이로 인해 VSS Rising 현상이 발생하여 표시장치(100)의 화면 휘도가 불균일해질 수 있다. 이러한 현상을 최소화하기 위해 도 6의 실시예는 제3 기준 전압 라인(213)에 중첩되도록 가로 트렌치(500)를 배치할 수 있다.
가로 트렌치(500)는 기준 전원 전압 라인(210)의 횡방향을 따라 연장된 구조가 될 수 있다. 횡방향은 길이방향과 수직일 수 있고, 기준 전원 전압 라인(210)의 단면을 가로지르는 방향일 수 있다. 도 6을 참조하면, 가로 트렌치(500)는 제1 가로 트렌치(510), 제2 가로 트렌치(520), 제3 가로 트렌치(530), 제4 가로 트렌치(540), 제5 가로 트렌치(550), 제6 가로 트렌치(560), 제7 가로 트렌치(570), 및 제8 가로 트렌치(580)를 포함할 수 있다. 본 실시예는 가로 트렌치(500)를 제1 내지 제8 가로 트렌치(510, 520, 530, 540, 550, 560, 570, 580)로 예시하였으나 이에 한정되지 않고, 더적은 수 또는 더 많은 수의 가로 트렌치가 배치될 수 있다 트렌치는 제1 기준 전원 라인(211), 제2 기준 전원 라인(212), 및 제3 기준 전원 라인(213)의 사이 절연막을 제거하여 홀을 배치하고 각 라인간에 전기적으로 연결을 시키는 구조에서 형성되는 요철에 의해 국부적으로 배선의 길이가 길어지는 효과를 가질 수 있다.
기준 전원 전압 라인(210)의 시작지점에서 제3 기준 전원 라인(213)을 통해기준 전원 전압이 인가되고, 가로 트렌치(500)의 배치로 인해 국부적으로 제1 기준 전원 라인(211), 제2 기준 전원 라인(212), 및 제3 기준 전원 라인(213)이 상호 접촉하게 된다.
전기저항이 거리에 비례하여 증가하는 원리를 바탕으로 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에 가까울수록 가로 트렌치(500)에 의해 국부적으로 거리가 증가하여 동반하여 전기저항이 증가하는 현상이 발생할 수 있다. 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에서 멀어질수록 자연적으로 증가하는 저항을 저감하기 위해 배선의 거리가 증가하게 되는 가로 트렌치(500)의 배치를 최소화할 수 있다. 도 6을 참조하면, 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에서 가까운 상부에는 제1 내지 제3 가로 트렌치(510, 520, 530)들이 좁은 간격으로 배치되어 있으나, 전원부 내지 연결 인터페이스(패드/범프, 핀 등)에서 먼 하부의 경우 제6 내지 제8 가로 트렌치(560, 570, 580)들이 제1 내지 제3 가로 트렌치(510, 520, 530) 보다 넓은 간격으로 배치될 수 있다.
도 7은 도 6의 기준 전원 전압 라인(210)의 절단선 III-III'의 단면을 도시한 단면도이다. 도 7을 참조하면, 비표시 영역(I/A)에 배치된 기준 전원 전압 라인(210)의 III-III' 단면에서 기판(101)상에 멀티버퍼(131)가 배치되고, 멀티버퍼(131)상에 액티브 버퍼(132)가 배치될 수 있다. 액티브 버퍼(132)에 제1 가로 트렌치(510), 제2 가로 트렌치(520), 및 제3 가로 트렌치(530)에 대응되는 홈을 형성할 수 있다. 액티브 버퍼(132)상에 제1 기준 전압 라인(211)이 배치될 수 있고, 액티브 버퍼(132)에 형성된 홈의 하면과 측면에 끊김 없이 형성될 수 있다.
제1 기준 전압 라인(211)의 상에 게이트 절연막(103)이 배치될 수 있고, 액티브 버퍼(132)와 동일하게 제1 가로 트렌치(510), 제2 가로 트렌치(520), 및 제3 가로 트렌치(530)에 대응되는 홈을 형성하여 제1 기준 전압 라인(211)의 상면을 노출 할 수 있다. 게이트 절연막(103) 상에 제2 기준 전압 라인(212)을 배치할 수 있고, 게이트 절연막(103)에 형성된 홈에 의해 노출된 제1 기준 전압 라인(211)과 접촉할 수 있다. 제2 기준 전압 라인(212) 상에 층간 절연막(105)을 배치할 수 있다. 층간 절연막(105)도 액티브 버퍼(132)나 게이트 절연막(103)과 동일하게 제1 가로 트렌치(510), 제2 가로 트렌치(520), 및 제3 가로 트렌치(530)에 대응되는 홈을 형성하여 제2 기준 전압 라인(212)의 상면을 노출할 수 있다. 층간 절연막(105) 상에 제3 기준 전압 라인(213)을 배치할 수 있고, 층간 절연막(105)에 형성된 홈을 통해 노출된 제2 기준 전압 라인(212)과 접촉할 수 있다. 제1 기준 전압 라인(211)과 제2 기준 전압 라인(212) 및 제3 기준 전압 라인(213)이 전기적으로 연결된 지점이 제1 가로 트렌치(510), 제2 가로 트렌치(520), 및 제3 가로 트렌치(530)가 될 수 있다.
이렇게 가로 트렌치(500)를 배치함으로써 트렌치와 트렌치 사이에 요철부가 형성되고, 제1 기준 전압 라인(211), 제2 기준 전압 라인(212), 및 제3 기준 전압 라인(213)들이 이러한 요철부에 배치됨으로써 배선의 길이가 늘어날 수 있고, 이렇게 제1 기준 전압 라인(211), 제2 기준 전압 라인(212), 및 제3 기준 전압 라인(213)들의 길이가 증가하면 국부적으로 저항이 증가하는 효과가 있다.
본 명세서의 실시예에 따른 표시장치는, 액정표시장치(Liquid Crystal Display device: LCD), 전계방출 표시장치(Field Emission Display device: FED), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 양자점 표시장지(Quantum Dot Display Device)를 포함한다.
본 명세서의 실시예에 따른 표시장치는, LCM, OLED 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive displayapparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment displayapparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic deviceapparatus) 등과 같은 세트 전자 장치(set electronic deviceapparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 표시 영역, 비표시 영역을 포함하는 기판, 표시 영역에 배치되는 트랜지스터, 애노드 전극, 유기발광층, 캐소드 전극, 비표시 영역에 배치되는 회로부, 댐, 기준 전원 전압 라인 및 기준 전원 전압 라인은 제1 내지 제3 도전층을 포함하고, 제1 내지 제3 도전층은 중첩되어 형성될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 제1 내지 제3 도전층은 서로 다른 폭으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 기준 전원 전압 라인은 제1 내지 제2 절연막 상에 배치되고, 제3 절연막이 제1 도전층 및 제2 도전층 사이에 배치되고, 제4 절연막이 제2 도전층 및 제3 도전층의 사이에 배치되고, 제3 절연막 및 제4 절연막은 서로 중첩될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 제2 내지 제4 절연막의 동일 위치에 중첩되는 홀을 형성하여 제1 내지 제3 도전층이 접촉하는 적어도 하나의 트렌치가 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 적어도 하나의 트렌치는 복수로 구성되고, 복수의 트렌치 사이에 요철부가 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 적어도 하나의 트렌치가 기준 전원 전압 라인의 길이방향과 평행한 세로 트렌치를 가질 수 있다.
본 명세서의 실시예에 따른 표시장치는, 적어도 하나의 트렌치가 기준 전원 전압 라인의 폭 방향과 평행한 가로 트렌치를 가질 수 있다.
본 명세서의 실시예에 따른 표시장치는, 적어도 하나의 세로 트렌치는 복수로 구성되고, 복수의 세로 트렌치 중 일부는 길이가 서로 다를 수 있다.
본 명세서의 실시예에 따른 표시장치는, 적어도 하나의 가로 트렌치는 복수로 구성되고, 복수의 가로 트렌치는 길이가 같지만, 적어도 하나의 배치 간격이 다를 수 있다.
본 명세서의 실시예에 따른 표시장치는, 표시 영역, 비표시 영역을 포함하는 기판, 표시 영역에 배치되는 트랜지스터, 애노드 전극, 유기발광층, 캐소드 전극, 비표시 영역에 배치되는 기준 전원 전압 라인 및 기준 전원 전압 라인은 제1 내지 제3 도전층을 포함하고, 제1 내지 제3 도전층은 서로 다른 폭을 가질 수 있다.
본 명세서의 실시예에 따른 표시장치는, 비표시 영역은 댐과 회로부를 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 제1 내지 제3 도전층은 서로 다른 폭으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 제1 도전층은 회로부와 적어도 일부 중첩할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 기준 전원 전압 라인은 제1 내지 제2 절연막 상에 배치되고 제3 내지 제4 절연막이 제1 내지 제3 도전층의 사이에 중첩되도록 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 제2 내지 제4 절연막의 동일 위치에 중첩되는 홀을 형성하여 제1 내지 제3 도전층이 접촉하는 복수의 트렌치가 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 복수의 트렌치가 기준 전원 전압 라인의 길이방향과 평행한 세로 트렌치를 가질 수 있다.
본 명세서의 실시예에 따른 표시장치는, 복수의 트렌치가 기준 전원 전압 라인의 폭 방향과 평행한 가로 트렌치를 가질 수 있다.
본 명세서의 실시예에 따른 표시장치는, 복수의 세로 트렌치는 적어도 하나의 길이가 다를 수 있다.
본 명세서의 실시예에 따른 표시장치는, 복수의 가로 트렌치는 길이가 같지만, 적어도 하나의 배치 간격이 다를 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
101 : 기판
102 : 반도체층
103 : 게이트 절연막
104 : 게이트 전극
105 : 층간절연막
106 : 소스 전극
107-1 : 제1 평탄화층
107-2 : 제2 평탄화층
108 : 드레인 전극
108-1 : 전원배선
108-2 : 제1 금속층
110 : 뱅크
112 : 애노드 전극
114 : 유기발광층
116 : 캐소드 전극
120 : 봉지층
121 : 제1 무기절연막
122 : 유기절연막
123 : 제2 무기절연막
130 : 버퍼층
131 : 멀티버퍼
132 : 액티브 버퍼
140 : 배리어 필름
145 : 접착층
210: 기준 전원 전압 라인
400: 세로 트렌치
500: 가로 트렌치
102 : 반도체층
103 : 게이트 절연막
104 : 게이트 전극
105 : 층간절연막
106 : 소스 전극
107-1 : 제1 평탄화층
107-2 : 제2 평탄화층
108 : 드레인 전극
108-1 : 전원배선
108-2 : 제1 금속층
110 : 뱅크
112 : 애노드 전극
114 : 유기발광층
116 : 캐소드 전극
120 : 봉지층
121 : 제1 무기절연막
122 : 유기절연막
123 : 제2 무기절연막
130 : 버퍼층
131 : 멀티버퍼
132 : 액티브 버퍼
140 : 배리어 필름
145 : 접착층
210: 기준 전원 전압 라인
400: 세로 트렌치
500: 가로 트렌치
Claims (19)
- 표시 영역, 비표시 영역을 포함하는 기판;
상기 표시 영역에 배치되는 트랜지스터, 애노드 전극, 유기발광층, 캐소드 전극;
상기 비표시 영역에 배치되는 회로부, 댐, 기준 전원 전압 라인; 및
상기 기준 전원 전압 라인은 제1 내지 제3 도전층을 포함하고,
상기 제1 내지 제3 도전층은 중첩되어 형성된 표시장치. - 제1 항에 있어서,
상기 제1 내지 제3 도전층은 서로 다른 폭으로 형성된 표시장치. - 제1 항에 있어서,
상기 기준 전원 전압 라인은 제1 내지 제2 절연막 상에 배치되고, 제3 절연막이 상기 제1 도전층 및 상기 제2 도전층 사이에 배치되고, 제4 절연막이 상기 제2 도전층 및 상기 제3 도전층의 사이에 배치되고, 상기 제3 절연막 및 상기 제4 절연막은 서로 중첩되도록 배치되는 표시장치. - 제3 항에 있어서,
상기 제2 내지 상기 제4 절연막의 동일 위치에 중첩되는 홀을 형성하여 상기 제1 내지 상기 제3 도전층이 접촉하는 적어도 하나의 트렌치가 배치되는 표시장치. - 제4 항에 있어서,
상기 적어도 하나의 트렌치는 복수로 구성되고, 상기 복수의 트렌치 사이에 요철부가 배치된 표시장치. - 제4 항에 있어서,
상기 적어도 하나의 트렌치는 상기 기준 전원 전압 라인의 길이방향과 평행한 세로 트렌치인 표시장치. - 제4 항에 있어서,
상기 적어도 하나의 트렌치는 상기 기준 전원 전압 라인의 폭 방향과 평행한 가로 트렌치인 표시장치. - 제6 항에 있어서,
상기 적어도 하나의 세로 트렌치는 복수로 구성되고, 상기 복수의 세로 트렌치 중 일부는 길이가 서로 다른 표시장치. - 제7 항에 있어서,
상기 적어도 하나의 가로 트렌치는 복수로 구성되고, 상기 복수의 가로 트렌치는 길이가 같지만, 적어도 하나의 배치 간격이 다른 표시장치. - 표시 영역, 비표시 영역을 포함하는 기판;
상기 표시 영역에 배치되는 트랜지스터, 애노드 전극, 유기발광층, 캐소드 전극;
상기 비표시 영역에 배치되는 기준 전원 전압 라인; 및
상기 기준 전원 전압 라인은 제1 내지 제3 도전층을 포함하고,
상기 제1 내지 상기 제3 도전층은 서로 다른 폭을 갖는 표시장치. - 제10 항에 있어서,
상기 비표시 영역은 댐과 회로부를 더 포함하는 표시장치. - 제11 항에 있어서,
상기 제1 내지 제3 도전층은 서로 다른 폭으로 형성된 표시장치. - 제12 항에 있어서,
상기 제1 도전층은 상기 회로부와 적어도 일부 중첩하는 표시장치. - 제10 항에 있어서,
상기 기준 전원 전압 라인은 제1 내지 제2 절연막 상에 배치되고 제3 내지 제4 절연막이 상기 제1 내지 제3 도전층의 사이에 중첩되도록 배치되는 표시장치. - 제14 항에 있어서,
상기 제2 내지 상기 제4 절연막의 동일 위치에 중첩되는 홀을 형성하여 상기 제1 내지 상기 제3 도전층이 접촉하는 복수의 트렌치가 배치되는 표시장치. - 제15 항에 있어서,
상기 복수의 트렌치는 상기 기준 전원 전압 라인의 길이방향과 평행한 세로 트렌치인 표시장치. - 제15 항에 있어서,
상기 복수의 트렌치는 상기 기준 전원 전압 라인의 폭 방향과 평행한 가로 트렌치인 표시장치. - 제16 항에 있어서,
상기 복수의 세로 트렌치는 적어도 하나의 길이가 다른 표시장치. - 제17 항에 있어서,
상기 복수의 가로 트렌치는 길이가 같지만, 적어도 하나의 배치 간격이 다른 표시장치.
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