KR20170054715A - 표시장치 - Google Patents
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Abstract
본 발명은 듀얼 데이터링크배선 구조에서 링크배선 피치 제약 문제를 개선할 수 있는 방안을 제공하는 것에 과제가 있다.
이를 위해, 본 발명에서는 듀얼 데이터링크배선 구조에 있어 게이트금속층을 사용한 제1링크배선의 제1피치를 하부에 반도체패턴이 형성된 데이터금속층을 사용한 제2링크배선의 제2피치 보다 작게 구성하게 된다.
이에 따라, 듀얼 링크배선 구조에서 피치 제약 문제를 개선할 수 있게 되고, 이로 인해 전체적인 데이터링크배선의 수를 증가시킬 수 있게 되어 높은 해상도와 내로우 베젤에 효과적으로 대응할 수 있게 된다.
이를 위해, 본 발명에서는 듀얼 데이터링크배선 구조에 있어 게이트금속층을 사용한 제1링크배선의 제1피치를 하부에 반도체패턴이 형성된 데이터금속층을 사용한 제2링크배선의 제2피치 보다 작게 구성하게 된다.
이에 따라, 듀얼 링크배선 구조에서 피치 제약 문제를 개선할 수 있게 되고, 이로 인해 전체적인 데이터링크배선의 수를 증가시킬 수 있게 되어 높은 해상도와 내로우 베젤에 효과적으로 대응할 수 있게 된다.
Description
본 발명은 표시장치에 관한 것으로서, 보다 상세하게는, 듀얼 데이터링크배선 구조에서 링크배선 피치 제약을 개선할 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기발광소자(OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.
액정표시장치는 영상을 표시하는 액정패널과, 각종 회로부품들이 실장되어 있는 구동보드와, 구동보드와 액정패널을 연결시키기 위한 연성회로필름(FPC(Flexible Printed Circuit) 필름)과, 연성회로필름을 통해 구동보드로부터 전송된 전기신호에 따라 액정패널을 구동하기 위해 액정패널에 실장된 구동회로를 포함한다.
이처럼, 구동회로가 액정패널 즉 액정패널의 어레이기판에 직접 실장된 경우를 COG(chip on glass) 방식이라 한다.
COG 방식 액정패널의 어레이기판의 비표시영역에는 구동IC의 데이터신호 출력 단자들인 출력 범프들에 대응하는 데이터패드들이 구성되어 있고, 이 데이터패드들은 데이터링크배선을 통해 대응되는 신호배선인 데이터배선과 연결된다.
한편, 액정표시장치의 해상도 증가에 의해 데이터배선의 수가 증가하게 되고, 이에 따라 데이터링크배선 수의 증가가 요구되므로, 이를 위해 데이터금속층 뿐만 아니라 게이트금속층을 함께 사용한 듀얼(dual) 링크배선 구조를 사용하게 된다. 듀얼 링크배선 구조에서는, 일반적으로 데이터금속층을 사용한 상부 링크배선과 게이트금속층을 사용한 하부 링크배선은 동일한 피치로 배치된다. 여기서, 피치는 링크배선의 폭과 링크배선 간 이격 간격을 의미한다.
한편, 최근에는 보다 더 높은 해상도가 요구되고 또한 내로우 베젤(narrow bezel)이 요구되는 실정이다. 이에 부응하여 더 많은 데이터링크배선들이 필요하게 되고, 이에 따라 듀얼 링크배선의 피치는 더욱 감소될 필요가 있다.
그런데, 데이터금속층을 사용한 상부 링크배선의 피치를 감소시키는 것에는 현재 마스크 공정의 특성상 한계가 존재하게 된다.
이와 관련하여, 어레이기판의 제조공정 절감을 위해, 소스전극 및 드레인전극과 데이터배선을 형성하기 위한 데이터금속층과 이 하부에 적층되며 박막트랜지스터의 반도체패턴을 형성하기 위한 반도체층에 대해 동일한 하프톤(halftone) 마스크 공정을 진행하게 된다. 이에 따라, 데이터금속층을 사용한 상부 링크배선 하부에는 이와 동일한 패턴 형상을 갖는 반도체패턴이 형성된다.
이때, 해당 하프톤 마스크 공정의 특성상, 데이터금속층은 2번의 식각공정이 진행되어야 하므로 데이터금속층의 폭 방향으로의 식각률은 증가하게 되어, 상부 링크배선의 폭은 일반적인 마스크 공정 대비 감소하게 된다.
이러한바, 현재 노광기의 해상력 한계를 감안할 때 구현 가능한 링크배선의 한계 피치는 링크배선의 정상적 신호 전달을 위한 폭인 대략 2.0um를 기준으로 할 때 대략 8.0um이다. 따라서, 이보다 작은 피치로 상부 링크배선을 형성하게 되면, 데이터금속층의 높은 식각률에 의해 상부 링크배선의 폭이 감소하여 높은 저항값을 갖게 되므로 신호 전달에 문제가 발생하고 나아가 링크배선이 유실되는 문제가 발생하게 된다.
한편, 위와 같은 링크배선 피치 제약 문제는 액정표시장치 이외의 듀얼 링크배선을 사용하는 모든 종류의 표시장치에 발생하게 된다.
본 발명은 듀얼 데이터링크배선 구조에서 링크배선 피치 제약 문제를 개선할 수 있는 방안을 제공하는 것에 과제가 있다.
전술한 바와 같은 과제를 달성하기 위해, 본 발명은 데이터배선과 연결되고 게이트절연막 하부와 상부에 위치하며 제1,2피치로 배열된 제1,2링크배선과, 제2링크배선 하부에 직접 접촉하며 상기 제2링크배선과 동일 형상으로 연장되고 상기 제2링크배선 보다 넓은 폭을 갖는 반도체패턴을 포함하고, 제1링크배선의 제1피치는 상기 제2링크배선의 제2피치 보다 작은 표시장치를 제공한다.
이때, 서로 이웃하는 제1링크배선의 제1이격간격은 서로 이웃하는 제2링크배선의 제2이격간격 보다 작게 구성될 수 있다.
그리고, 데이터배선 하부에 제2링크배선 하부의 반도체패턴과 동일 물질로 동일층에 위치하는 제2반도체패턴과, 박막트랜지스터의 소스전극 및 드레인전극 하부에 제2반도체패턴과 동일 물질로 동일층에 위치하는 제1반도체패턴을 더 포함할 수 있다.
또한, 제1,2링크배선 각각에 연결되며 제3피치로 배열된 데이터패드를 더 포함할 수 있다.
본 발명에 따르면, 듀얼 데이터링크배선 구조에 있어 게이트금속층을 사용한 제1링크배선의 제1피치를 하부에 반도체패턴이 형성된 데이터금속층을 사용한 제2링크배선의 제2피치 보다 작게 구성하게 된다.
이에 따라, 듀얼 링크배선 구조에서 피치 제약 문제를 개선할 수 있게 되고, 이로 인해 전체적인 데이터링크배선의 수를 증가시킬 수 있게 되어 높은 해상도와 내로우 베젤에 효과적으로 대응할 수 있게 된다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 어레이기판을 개략적으로 도시한 평면도.
도 2는 도 1의 화소영역 부분을 도시한 도면.
도 3은 도 1에서 데이터링크배선 부분을 도시한 도면.
도 4는 도 2의 절단선 IV-IV를 따라 도시한 단면도.
도 5는 도 3의 절단선 V-V를 따라 도시한 단면도.
도 6a 내지 6e와 도 7a 내지 7e는 본 발명의 실시예에 따른 액정표시장치 어레이기판의 제조 공정을 도시한 단면도.
도 2는 도 1의 화소영역 부분을 도시한 도면.
도 3은 도 1에서 데이터링크배선 부분을 도시한 도면.
도 4는 도 2의 절단선 IV-IV를 따라 도시한 단면도.
도 5는 도 3의 절단선 V-V를 따라 도시한 단면도.
도 6a 내지 6e와 도 7a 내지 7e는 본 발명의 실시예에 따른 액정표시장치 어레이기판의 제조 공정을 도시한 단면도.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
이하에서는, 설명의 편의를 위해, 듀얼 링크배선이 구성된 표시장치 및 이에 사용되는 어레이기판으로서 액정표시장치 및 이에 사용되는 어레이기판을 예로 들어 설명한다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 어레이기판을 개략적으로 도시한 평면도이다. 도 2는 도 1의 화소영역 부분을 도시한 도면이고, 도 3은 도 1에서 데이터링크배선 부분을 도시한 도면이다. 그리고, 도 4는 도 2의 절단선 IV-IV를 따라 도시한 단면도이고, 도 5는 도 3의 절단선 V-V를 따라 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 액정표시장치의 어레이기판(100)에는 표시영역(DA)과 비표시영역(NA)이 정의되어 있다.
표시영역(DA)에는 제1방향으로 연장된 다수의 게이트배선(111)과, 제1방향과 교차하는 제2방향으로 연장된 다수의 데이터배선(131)과, 서로 교차하는 다수의 게이트배선 및 데이터배선(111,131)에 의해 정의되며 매트릭스 형태로 배치된 다수의 화소영역(P)이 형성되어 있다.
화소영역(P) 구조와 관련하여 도 2와 4를 더 참조하여 보다 상세하게 설명한다. 화소영역(P)에는 기판(110) 상에 대응되는 게이트배선 및 데이터배선(111,131)과 연결된 박막트랜지스터(T)와, 박막트랜지스터(T)와 연결된 화소전극(150)이 형성되어 있다.
박막트랜지스터(T)는, 기판(110) 상에 형성된 게이트전극(112)과, 게이트전극(111)에 대응하여 게이트절연막(113) 상에 형성된 액티브패턴으로서 반도체패턴 즉 제1반도체패턴(121)과, 제1반도체패턴(121) 상에 형성되며 서로 이격된 소스전극 및 드레인전극(133,135)을 포함한다.
데이터배선(131) 하부에는 제1반도체패턴(121)에서 연장된 형태의 반도체패턴인 제2반도체패턴(122)이 위치하며, 이 제2반도체패턴(122)은 데이터배선(131)의 하부와 직접 접촉하고 데이터배선(131)의 연장방향을 따라 연장되도록 구성될 수 있다.
한편, 게이트배선(111)은 게이트전극(112)과 동일한 마스크 공정에서 동일한 물질로 형성되고, 데이터배선(131)은 소스전극 및 드레인전극(133,135)과 동일한 마스크 공정에서 동일한 물질로 형성된다.
특히, 소스전극 및 드레인전극(133,135) 하부에 배치된 제1반도체패턴(121)과 데이터배선(131) 하부에 배치된 제2반도체패턴(122)은, 소스전극 및 드레인전극(133,135)과 데이터배선(131)과 동일한 마스크 공정 즉 하프톤 마스크 공정을 통해 형성되며, 이에 따라 어레이기판(100)의 제조시 마스크 공정이 절감될 수 있는 장점이 있다.
소스전극 및 드레인전극(133,135) 상에는 제1보호막(140)이 형성되며, 제1보호막(140)에는 드레인전극(135)을 노출하는 드레인콘택홀(CHd)이 형성된다.
그리고, 화소전극(150)은 제1보호막(140) 상에 위치할 수 있으며, 이 경우에 화소전극(150)은 드레인콘택홀(CHd)을 통해 드레인전극(135)에 접촉되어 연결될 수 있다. 다른 예로서, 제1보호막(140)은 생략될 수 있고, 이 경우에 화소전극(150)은 드레인전극(135)과 직접 접촉하도록 구성될 수 있다.
한편, 도시하지는 않았지만, 화소전극(150)에 대응하여 대향기판 즉 컬러필터기판에는 공통전극이 형성되어 화소전극(150)과 전계를 형성하게 되고, 이와 같이 형성된 전계에 의해 어레이기판(100)과 컬러필터기판 사이에 개재된 액정층의 액정분자의 배열이 변화하게 된다. 이처럼, 화소전극(150)과 공통전극이 서로 다른 기판에 형성된 경우에는, 기판에 수직한 전계를 이용하여 액정분자를 구동할 수 있다.
다른 예로서, 공통전극을 화소전극(150)과 동일하게 어레이기판(100)에 형성할 수도 있으며, 이와 같은 경우에는 실질적으로 기판에 수평한 전계에 의해 액정분자를 구동할 수 있다.
어레이기판(100)의 비표시영역(NA)에는 액정표시장치의 화소영역을 구동하기 위한 여러 구동신호로서 데이터신호와 게이트신호를 생성하고 출력하며 이를 해당 신호배선인 데이터배선이나 게이트배선에 전달하는 구성요소들이 배치될 수 있다.
이와 관련하여 도 3 및 5를 더 참조하면, 어레이기판(100) 일측(예를 들어 도 1에서 상부측)의 비표시영역(NA)에는 데이터신호를 출력하는 다수의 출력범프가 구비된 구동회로인 구동IC(미도시)가 실장되는 구동IC영역(IA)이 정의될 수 있으며, 구동IC영역(IA)에는 구동IC의 데이터신호 출력범프에 각각 대응하여 접속되는 다수의 데이터패드(DP)가 형성될 수 있다.
그리고, 어레이기판(100) 타측(예를 들어 도 1에서 좌측)의 비표시영역(NA)에는 게이트배선(111)에 해당 게이트신호를 순차적으로 출력하는 게이트구동회로(GC)가 GIP(gate in panel) 방식으로 어레이기판(100)에 직접 형성될 수 있는데, 이에 한정되지는 않는다.
구동IC영역(IA)에 형성된 데이터패드(DP) 각각은 대응되는 데이터배선(131)과 어레이기판(100) 일측의 비표시영역(NA)에 형성된 데이터링크배선(LL)을 통해 연결되도록 구성된다. 즉, 데이터링크배선(LL)의 일단은 데이터패드(DP)에 연결되고 타단은 데이터배선(131)에 연결되어, 구동IC로부터 데이터패드(DP)로 인가된 데이터신호를 데이터배선(131)으로 전달하게 된다.
이와 같은 데이터링크배선(LL)은 듀얼 링크배선 구조를 갖게 된다. 즉, 데이터링크배선(LL)은 적어도 하나의 절연막 예를 들어 게이트절연막(113)을 사이에 두고 하부 및 상부에 각각 배치된 제1,2링크배선(LL1,LL2)으로 구성된다.
이때, 하부 링크배선인 제1링크배선(LL1)은 게이트배선(111) 및 게이트전극(112)과 동일 물질로 동일 마스크 공정에서 형성되며, 상부 링크배선인 제2링크배선(LL2)은 데이터배선(131)과 소스전극 및 드레인전극(133,135)과 동일 물질로 동일 마스크 공정에서 형성된다.
제2링크배선(LL2)은 데이터배선(131)과 소스전극 및 드레인전극(133,135)과 동일 마스크 공정으로 형성되므로, 제2링크배선(LL2)은 해당 데이터배선(131)과 일체로 연결되도록 형성될 수 있다. 그리고, 이 제2링크배선(LL2) 하부에는 이에 직접 접촉하면서 동일 형상으로 연장된 형태의 반도체패턴인 제3반도체패턴(123)이 형성된다.
이 제3반도체패턴(123)은 소스전극 및 드레인전극(133,135) 하부의 제1반도체패턴(121)과 데이터배선(131) 하부의 제2반도체패턴(122)과 동일 물질로 형성된 것으로서, 제2링크배선(LL2)과 연결되는 데이터배선(131) 하부의 제2반도체패턴(122)과는 일체로 연결되도록 구성된다.
한편, 구체적으로 도시하지는 않았지만, 제1링크배선(LL1)은 대응되는 데이터배선(131)과 연결패턴을 통해 연결될 수 있다. 이와 관련하여 예를 들면, 연결패턴은 화소전극(150)과 동일 물질로 동일 마스크 공정에서 형성될 수 있고, 이 연결패턴의 일단은 제1링크배선(LL1)을 노출하는 콘택홀을 통해 접속되며 연결패턴의 타단은 데이터배선(131)을 노출하는 콘택홀을 통해 접속되도록 구성되어, 이 연결패턴을 점핑 패턴으로 사용하여 제1링크배선(LL1)을 대응되는 데이터배선(131)에 연결시킬 수 있다.
그리고, 제1,2링크배선(LL1,LL2) 각각의 일단에 구성된 데이터패드(DP)와 관련하여, 제2링크배선(LL2)에 연결된 데이터패드(DP)는 제2링크배선(LL2)에서 연장된 패드전극(137)과 이 패드전극(137)과 패드콘택홀(CHp)을 통해 접속되는 패드단자(157)를 포함할 수 있고, 제1링크배선(LL1)에 연결된 데이터패드(DP)는 제1링크배선(LL1)에서 연장된 패드전극(117)과 이 패드전극(117)과 패드콘택홀(CHp)을 통해 접속되는 패드단자(157)를 포함할 수 있다. 제1,2링크배선(LL1,LL2) 각각과 연결되는 패드단자(157)는 화소전극(150)과 동일 물질로 동일 마스크 공정에서 형성될 수 있다.
특히, 본 실시예에 따르면, 데이터금속층을 사용한 상부의 제2링크배선(LL2)의 피치인 제2피치(pt2)는 게이트금속층을 사용한 하부의 제1링크배선(LL1)의 피치인 제1피치(pt1)에 비해 큰 것을 특징으로 한다. 다시 말하면, 제1링크배선(LL1)의 제1피치(pt1)는 하부에 제3반도체패턴(123)이 형성된 제2링크배선(LL2)의 제2피치(pt2) 보다 작도록 구성된 것을 특징으로 한다.
이에 따라, 듀얼 링크배선 구조에서 피치 제약 문제를 개선할 수 있게 되고, 이로 인해 데이터링크배선(LL2)의 수를 증가시킬 수 있게 되어 높은 해상도와 내로우 베젤에 효과적으로 대응할 수 있게 된다.
이와 관련하여, 반도체층과 함께 단일의 하프톤 마스크를 통해 패터닝되는 데이터금속층을 사용한 제2링크배선(LL2)의 경우에 있어서는, 데이터금속층은 2번의 식각공정이 진행되어야 하므로 데이터금속층의 폭 방향으로의 식각률은 증가하게 되어, 제2링크배선(LL2)의 폭은 게이트금속층을 패터닝하기 위한 일반적인 마스크 공정 대비 감소하게 된다.
이러한바, 현재 노광기의 해상력 한계를 감안할 때 구현 가능한 제2링크배선(LL2)의 한계 피치는 링크배선의 정상적 신호 전달을 위한 폭으로서 예를 들어 대략 2.0um를 기준으로 할 때 대략 8.0um이다. 따라서, 이보다 작은 피치로 제2링크배선(LL2)을 형성하게 되면, 데이터금속층에 대한 높은 식각률에 의해 제2링크배선(LL2)의 폭이 감소하여 높은 저항값을 갖게 되므로 신호 전달에 문제가 발생하고 나아가 제2링크배선(LL2)이 유실되어, 결과적으로 제2링크배선(LL2)이 데이터링크배선(LL)으로서 기능을 수행하지 못하게 된다.
이와 같은 점을 고려하여, 본 실시예에서는 공정 특성상 식각 정도가 큰 데이터금속층을 사용한 제2링크배선(LL2)에 대해서는 기존과 마찬가지로 공정상 현실적인 한계 피치로서 예를 들어 8um 이상으로 그 배치를 설계하고, 대신에 일반적인 마스크 공정이 적용되는 게이트금속층을 사용한 제1링크배선(LL1)의 피치(pt1)를 상대적으로 감소시키게 된다.
이와 관련하여, 게이트금속층은 일반적인 마스크 공정이 적용됨에 따라 1번의 식각 공정으로 게이트금속 패턴을 형성할 수 있게 된다. 이에 따라, 게이트금속층의 식각률은 2번의 식각 공정이 진행되는 데이터금속층의 식각률에 비해 작으므로, 게이트금속층을 사용한 제1링크배선(LL1)의 한계 피치는 제2링크배선(LL2) 보다 작아질 수 있다.
따라서, 제1링크배선(LL1)의 제1피치(pt1)를 제2링크배선(LL2)의 제2피치(pt2)에 비해 작게 설정하게 되면, 결과적으로 제2링크배선(LL2)에 대한 피치 제약 문제를 해소하면서 충분히 많은 수의 데이터링크배선(LL)을 어레이기판(100)에 형성할 수 있다.
한편, 제1링크배선(LL1)의 제1피치(pt1)를 제2링크배선(LL2)의 제2피치(pt2)에 비해 작게 형성함에 있어, 데이터링크배선(LL)을 통한 신호전달 특성을 감안하여 제1피치(pt1)에서 이웃하는 제1링크배선(LL1) 간의 이격거리인 제1이격거리(d1)를 제2링크배선(LL2)의 이격거리인 제2이격거리(d2) 보다 작게 형성하는 것이 바람직할 수 있다. 즉, 데이터링크배선(LL)은 실질적으로 동일한 신호전달 특성을 구현하기 위해 제1,2링크배선(LL1,LL2)은 실질적으로 서로 동일한 폭을 갖도록 형성되는 것이 바람직하다 할 것이므로, 이와 같은 관점에서 볼 때 제1피치(pt1)을 제2피치(pt2)에 비해 작은 특징을 구현하기 위해 제1링크배선(LL1) 간의 제1이격거리(d1)을 제2링크배선(LL2) 간의 제2이격거리(d2)에 비해 작게 형성할 수 있게 된다.
그리고, 위와 같은 피치 관계로 듀얼 링크배선 구조를 구현함에 있어, 데이터링크배선(LL)에 각각 연결되는 데이터패드(DP)들은 제3피치(pt3)로 균일하게 배열되는 것이 바람직하다. 이와 관련하여, 데이터패드(DP) 간의 배열이 불균일한 경우에 일부 데이터패드(DP)들은 상대적으로 좁은 간격으로 가깝게 위치할 수 있게 되어 이들 데이터패드(DP)들이 전기적으로 단락되는 문제가 발생할 수도 있다. 또한, 구동IC의 출력범프들은 일정한 피치로 균일하게 배열되게 되는 것이 설계적으로 유리하므로, 출력범프들에 각각 접속되는 데이터패드(DP)들 또한 동일한 간격으로 균일하게 배열될 필요가 있다. 이러한바, 데이터패드(DP)들은 제3피치(pt3)로 균일하게 배열되는 것이 바람직하다. 물론, 이 경우에 제3피치(pt3)는, 제1,2피치(pt1,pt2)로 배열된 제1,2링크배선(LL1,LL2)으로 구성된 데이터링크배선(LL)의 평균 피치에 해당되는 ((pt1+pt2)/2)/2 즉 (pt1+pt2)/4의 값을 갖게 된다.
이하, 전술한 바와 같이 구성된 액정표시장치 어레이기판(100)의 제조방법에 대해 도 6 및 7을 함께 참조하여 보다 상세하게 설명한다.
도 6a 내지 6e와 도 7a 내지 7e는 본 발명의 실시예에 따른 액정표시장치 어레이기판의 제조 공정을 도시한 단면도로서, 도 6은 화소영역 부분에서의 제조 공정을 나타내고 있고 도 7은 비표시영역의 데이터링크배선 부분에서의 제조 공정을 나타내고 있다.
도 6a 및 7a를 참조하면, 기판(110) 상에 게이트금속층을 형성하고 이에 대해 마스크 공정을 진행하여 패터닝함으로써, 게이트배선(도 2의 111 참조)과 게이트전극(112)과 제1링크배선(LL1)을 형성하고, 또한 제1링크배선(LL1)의 일끝단에는 패드전극(도 3의 117 참조)이 형성된다.
이와 같은 마스크 공정시 사용되는 포토마스크는 광을 차단하는 차단부와 광을 투과하는 투과부로 구성된 일반적인 포토마스크로서, 예를 들어 차단부는 게이트배선과 게이트전극(112)과 제1링크배선(LL1)이 형성되는 영역 각각에 대응하여 배치되고, 투과부는 차단부 이외의 영역에 배치된다.
이에 따라, 차단부에 대응하여 포토레지스트패턴이 형성되고 포토레지스트패턴을 식각 마스크로 하여 게이트금속층에 대한 습식식각 공정을 진행하여 패터닝함으로써, 각 포토레지스트패턴 하부에는 대응되는 게이트배선과 게이트전극(112)과 제1링크배선(LL1)을 형성할 수 있게 된다.
이때, 식각 공정의 특성상 게이트배선과 게이트전극(112)과 제1링크배선(LL1)은 해당 포토레지스트패턴과 실질적으로 언더컷(undercut) 형태를 형성하게 된다. 즉, 실질적으로 포토레지스트패턴 하부에 형성되는 대응되는 게이트금속 패턴은, 포토레지스트패턴의 가장자리를 기준으로 내측 방향으로 요입된 형태로 패터닝된다.
이때, 데이터링크배선을 구성하는 제1링크배선(LL1)은 제1피치(pt1)로 비표시영역(NA)에 배열되도록 형성된다.
다음으로, 도 6b 및 7b를 참조하면, 게이트배선과 게이트전극(112)과 제1링크배선(LL1)이 형성된 기판(110) 상에 게이트절연막(112)을 실질적으로 기판 전면에 형성한다.
다음으로, 게이트절연막(112) 상에 반도체층(120)과 데이터금속층(미도시)을 순차적으로 형성하고, 데이터금속층 상에 포토레지스트층을 형성한다. 이때, 반도체층(120)은 하부의 순수비정질실리콘층과 상부의 불순불이 포함된 불순물비정질실리콘층으로 구성될 수 있다.
그 후에, 하프톤 마스크를 사용한 노광 공정과 현상 공정을 진행하여 제1,2포토레지스트패턴(191,192)을 형성한다.
이때, 하프톤 마스크는 차단부와 투과부와 반투과부(즉, 하프톤부)로 구성되는데, 차단부는 제2링크배선(LL2)과 데이터배선(131)과 소스전극 및 드레인전극(133,135)이 형성되는 영역에 대응하여 배치되고, 반투과부는 소스전극 및 드레인전극(133,135) 사이의 이격 영역인 채널이 형성되는 영역에 대응하여 배치되며, 투과부는 차단부 및 반투과부 이외의 영역에 배치된다.
이에 따라, 차단부에 대응하여 제1포토레지스트패턴(191)이 형성되고, 반투과부에 대응하여 제1포토레지스트패턴(191) 보다 낮은 두께의 제2포토레지스트패턴(192)이 형성된다.
다음으로, 데이터금속층에 대해 제1식각 공정을 진행하여 패터닝함으로써, 데이터배선(131)과 제2링크배선(LL2)과 소스-드레인전극 패턴(132)을 형성한다. 그리고, 제2링크배선(LL2)의 일끝단에 패드전극(도 3의 137 참조)이 형성된다.
이때, 식각 공정의 특성상 데이터금속 패턴인 데이터배선(131)과 제2링크배선(LL2)과 소스-드레인전극 패턴(132)은 해당 포토레지스트패턴(191,192)과 실질적으로 언더컷(undercut) 형태를 형성하게 된다.
다음으로, 도 6c 및 7c를 참조하면, 제1,2포토레지스트패턴(191,192)에 대해 애싱(ashing) 공정을 진행하여, 상대적으로 낮은 두께의 제2포토레지스트패턴(192)을 제거하게 된다.
그리고, 이 애싱 공정에 의해 제1포토레지스터패턴(191)은 그 두께와 폭이 일부 제거되어 데이터배선(131)과 제2링크배선(LL2)과 소스-드레인전극 패턴(132)의 외측 가장자리가 외부로 노출된 상태가 된다. 또한 소스-드레인전극 패턴(132) 상에는, 그 가운데 부분에 대응된 제2포토레지스터패턴(192)이 제거됨에 따라 제1포토레지스트패턴(191)은 이격된 상태가 된다.
다음으로, 데이터배선(131)과 제2링크배선(LL2)과 소스-드레인전극 패턴(132)을 식각 마스크로 하여 하부의 반도체층(120)에 대해 건식식각 공정을 진행하여 패터닝하게 된다. 이에 따라, 소스-드레인전극 패턴(132) 하부에는 이와 동일 형상으로 가장자리가 일치하는 제1반도체패턴(121)이 형성되고, 데이터배선(131) 하부에는 이와 동일 형상으로 가장자리가 일치하는 제2반도체패턴(122)이 형성되며, 제2링크배선(LL2) 하부에는 이와 동일 형상으로 가장자리가 일치하는 제3반도체패턴(123)이 형성된다.
다음으로, 도 6d 및 7d를 참조하면, 애싱된 제1포토레지스트패턴(191)을 식각 마스크로 하여 제2습식식각 공정을 진행하게 된다. 이에 따라, 데이터배선(131)과 제2링크배선(LL2)은 노출된 가장자리가 제거되어 그 폭은 감소하게 되고, 이에 따라 제2반도체패턴(122)은 상부의 데이터배선(131) 외측으로 돌출된 형태를 갖게 되고 마찬가지로 제3반도체패턴(123)은 상부의 제2링크배선(LL2) 외측으로 돌출된 형태를 갖게 된다.
그리고, 제2습식식각 공정에 의해 소스-드레인전극 패턴(132)은 분리되어 서로 이격된 소스전극 및 드레인전극(133,135)이 형성되며, 제1반도체패턴(121)은 상부의 소스전극 및 드레인전극(133,135)의 외측으로 돌출된 형태를 갖게 된다.
이때, 식각 공정의 특성상 데이터배선(131)과 제2링크배선(LL2)과 소스전극 및 드레인전극(133,135)은 해당 제1포토레지스트패턴(191)과 실질적으로 언더컷(undercut) 형태를 형성하게 된다.
위와 같은 공정을 통해, 단일 마스크를 사용하여 소스전극 및 드레인전극(133,135)과 데이터배선(131)과 제2링크배선(LL2)을 형성할 수 있게 되고, 또한 이들 하부 각각에 제1,2,3반도체패턴(121,122,123)을 형성할 수 있게 된다.
위와 같은 공정으로 형성된 제2링크배선(LL2)은 하부의 제1링크배선(LL1)과 함께 데이터링크배선(LL)을 구성하게 되며, 이때 제2링크배선(LL2)은 제1링크배선(LL1)에 비해 큰 피치인 제2피치(pt2)로 배열된다.
한편, 소스전극 및 드레인전극(133,135) 사이로 노출된 제1반도체패턴(121)에 대해 불순물 비정질실리콘층을 제거하는 공정이 더 수행될 수 있다.
다음으로, 도 6e 및 7e를 참조하면, 제1포토레지스트패턴(191)을 스트립 공정을 진행하여 제거하고, 그 후에 드레인전극(135)을 노출하는 드레인콘택홀(CHd)을 갖는 보호막(140)을 형성할 수 있다. 이 보호막(140) 형성 과정에서, 제1링크배선(LL1)의 일단에 위치하는 패드전극(도 3의 117 참조)을 노출하는 패드콘택홀(도 3의 CHp 참조)을 보호막(140) 및 그 하부의 게이트절연막(113)에 형성할 수 있으며, 또한 제2링크배선(LL2)의 일단에 위치하는 패드전극(도 3의 137 참조)을 노출하는 패드콘택홀(도 3의 CHp 참조)을 보호막(140)에 형성할 수 있다.
다음으로, 보호막(140) 상에 드레인콘택홀(CHd)을 통해 드레인전극(135)과 연결되는 화소전극(150)을 화소영역(P) 각각에 형성할 수 있다. 이 화소전극(150) 형성 과정에서, 제1링크배선(LL1)의 일단에 위치하는 패드전극(도 3의 117 참조) 및 제2링크배선의 일단에 위치하는 패드전극(도 3의 137 참조) 각각에 해당 패드콘택홀(도 3의 CHp 참조)을 통해 접속되는 패드단자(도 3의 157 참조)를 형성할 수 있다.
위와 같은 공정을 진행하여 본 실시예에 따른 액정표시장치 어레이기판(100)이 제조될 수 있다.
전술한 바와 같이, 본 실시예에 따르면, 데이터금속층을 사용한 상부의 제2링크배선(LL2)의 제2피치(pt2)를 게이트금속층을 사용한 하부의 제1링크배선(LL1)의 제1피치(pt1)에 비해 크게 구성하는 것을 특징으로 한다. 다시 말하면, 제1링크배선(LL1)의 제1피치(pt1)를 하부에 제3반도체패턴(123)이 형성된 제2링크배선(LL2)의 제2피치(pt2) 보다 작게 구성하는 것을 특징으로 한다.
이에 따라, 듀얼 링크배선 구조에서 피치 제약 문제를 개선할 수 있게 되고, 이로 인해 데이터링크배선(LL)의 수를 증가시킬 수 있게 되어 높은 해상도와 내로우 베젤에 효과적으로 대응할 수 있게 된다.
즉, 하부의 반도체층과 함께 단일의 하프톤 마스크를 통해 패터닝되는 데이터금속층을 사용한 제2링크배선(LL2)의 경우에 있어서는, 데이터금속층은 2번의 식각공정이 진행되므로 데이터금속층의 폭 방향으로의 식각률은 증가하게 되어, 제2링크배선(LL2)의 폭은 게이트금속층을 패터닝하기 위한 일반적인 마스크 공정 대비 감소하게 된다.
이러한바, 현재 노광기의 해상력 한계를 감안할 때 구현 가능한 제2링크배선(LL2)의 한계 피치는 링크배선의 정상적 신호 전달을 위한 폭으로서 예를 들어 대략 2.0um를 기준으로 할 때 대략 8.0um이다. 따라서, 이보다 작은 피치로 제2링크배선(LL2)을 형성하게 되면, 데이터금속층의 높은 식각률에 의해 제2링크배선(LL2)의 폭이 감소하여 높은 저항값을 갖게 되므로 신호 전달에 문제가 발생하고 나아가 제2링크배선(LL2)이 유실되어, 결과적으로 제2링크배선(LL2)이 데이터링크배선으로서 기능을 수행하지 못하게 된다.
이와 같은 점을 고려하여, 본 실시예에서는 공정 특성상 식각 정도가 큰 데이터금속층을 사용한 제2링크배선(LL2)에 대해서는 기존과 마찬가지로 공정상 현실적인 한계 피치로 그 배치를 설계하고, 대신에 일반적인 마스크 공정이 적용되는 게이트금속층을 사용한 제1링크배선(LL1)의 피치를 상대적으로 감소시키게 된다.
이와 관련하여, 게이트금속층은 일반적인 마스크 공정이 적용됨에 따라 1번의 식각 공정으로 게이트금속 패턴을 형성할 수 있게 된다. 이에 따라, 게이트금속층의 식각률은 2번의 식각 공정이 진행되는 데이터금속층의 식각률에 비해 작으므로, 게이트금속층을 사용한 제1링크배선(LL1)의 피치(pt1)를 제2링크배선(LL2) 보다 작게 설계할 수 있다.
따라서, 제1링크배선(LL1)의 제1피치(pt1)를 제2링크배선(LL2)의 제2피치(pt2)에 비해 작게 하게 되면, 제2링크배선(LL2)에 대한 피치 제약 문제를 해소하면서 충분히 많은 수의 데이터링크배선(LL)을 어레이기판(100)에 형성할 수 있다.
한편, 전술한 바에서는 설명의 편의를 위해 액정표시장치를 예로 들어 설명하였으나, 본 발명의 실시예는 듀얼 링크배선 구조가 적용된 어레이기판 및 이를 사용하는 모든 종류의 표시장치에 적용될 수 있음은 당업자에게 있어 자명하다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
100: 어레이기판
110: 기판
111: 게이트배선 112: 게이트전극
113: 게이트절연막 120: 반도체층
121,122,123: 제1,2,3반도체패턴
131: 데이터배선 132: 소스-드레인전극 패턴
133: 소스전극 135: 드레인전극
140: 보호막 150: 화소전극
LL,LL1,LL2: 데이터링크배선,제1링크배선,제2링크배선
DA,NA,IA: 표시영역,비표시영역,구동IC영역
DP: 데이터패드
111: 게이트배선 112: 게이트전극
113: 게이트절연막 120: 반도체층
121,122,123: 제1,2,3반도체패턴
131: 데이터배선 132: 소스-드레인전극 패턴
133: 소스전극 135: 드레인전극
140: 보호막 150: 화소전극
LL,LL1,LL2: 데이터링크배선,제1링크배선,제2링크배선
DA,NA,IA: 표시영역,비표시영역,구동IC영역
DP: 데이터패드
Claims (4)
- 어레이기판의 표시영역에 일방향을 따라 연장된 다수의 데이터배선과;
상기 어레이기판의 비표시영역에, 대응되는 상기 데이터배선과 연결되고 게이트절연막 하부와 상부에 각각 위치하며 제1,2피치로 각각 배열된 제1,2링크배선과;
상기 제2링크배선 하부에 직접 접촉하며 상기 제2링크배선과 동일 형상으로 연장되고 상기 제2링크배선 보다 넓은 폭을 갖는 반도체패턴을 포함하고,
상기 제1링크배선의 제1피치는 상기 제2링크배선의 제2피치 보다 작은
표시장치.
- 제 1 항에 있어서,
서로 이웃하는 상기 제1링크배선의 제1이격간격은 서로 이웃하는 상기 제2링크배선의 제2이격간격 보다 작은
표시장치.
- 제 1 항에 있어서,
상기 데이터배선 하부에, 상기 제2링크배선 하부의 반도체패턴과 동일 물질로 동일층에 위치하는 제2반도체패턴과;
상기 데이터배선과 연결되는 박막트랜지스터의 소스전극 및 드레인전극 하부에, 상기 제2반도체패턴과 동일 물질로 동일층에 위치하는 제1반도체패턴
을 더 포함하는 표시장치.
- 제 1 항에 있어서,
상기 제1,2링크배선 각각에 연결되며 제3피치로 배열된 데이터패드
를 더 포함하는 표시장치.
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| KR20190044716A (ko) * | 2017-10-20 | 2019-05-02 | 삼성디스플레이 주식회사 | 표시 장치 |
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| KR20130122883A (ko) * | 2012-05-01 | 2013-11-11 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |