KR20220133068A - 집적 회로 패키지 및 방법 - Google Patents

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KR20220133068A
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KR
South Korea
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integrated circuit
die
circuit device
heat dissipation
encapsulant
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시엔-웨이 첸
밍-파 첸
성-펭 예
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

실시예에서, 디바이스는, 인터포저; 상기 인터포저에 부착된 제1 집적 회로 디바이스; 상기 제1 집적 회로 디바이스에 인접하게 상기 인터포저에 부착된 제2 집적 회로 디바이스; 상기 제2 집적 회로 디바이스 상의 방열 다이; 및 상기 방열 다이, 상기 제2 집적 회로 디바이스 및 상기 제1 집적 회로 디바이스 주위의 봉지재를 포함하고, 상기 봉지재의 상부 표면은 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면이다(coplanar).

Description

집적 회로 패키지 및 방법 {INTEGRATED CIRCUIT PACKAGE AND METHOD}
우선권 주장 및 상호참조
본 출원은, 2021년 3월 24일 출원된 미국 가출원 번호 제63/165,280호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 개선은 최소 피처 크기의 반복 감소로부터의 결과이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 전자 디바이스를 축소시키기 위한 요구가 높아짐에 따라, 반도체 다이의 보다 작고 더 생산적인 패키징 기술에 대한 필요성이 부상하였다.
실시예에서, 디바이스는, 인터포저; 상기 인터포저에 부착된 제1 집적 회로 디바이스; 상기 제1 집적 회로 디바이스에 인접하게 상기 인터포저에 부착된 제2 집적 회로 디바이스; 상기 제2 집적 회로 디바이스 상의 방열 다이; 및 상기 방열 다이, 상기 제2 집적 회로 디바이스 및 상기 제1 집적 회로 디바이스 주위의 봉지재를 포함하고, 상기 봉지재의 상부 표면은 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면이다(coplanar).
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 집적 회로 다이의 단면도이다.
도 2a 및 도 2b는 일부 실시예에 따른 다이 스택의 단면도이다.
도 3 내지 도 11은 일부 실시예에 따라 집적 회로 패키지의 제조에 있어서의 중간 단계의 단면도이다.
도 12 내지 도 15는 일부 실시예에 따른 집적 회로 패키지의 단면도이다.
도 16 내지 도 19는 일부 실시예에 따라 다이 스택의 제조에 있어서의 중간 단계의 단면도이다.
도 20 내지 도 23은 일부 실시예에 따른 집적 회로 패키지의 단면도이다.
도 24 내지 도 29는 일부 실시예에 따라 다이 스택의 제조에 있어서의 중간 단계의 단면도이다.
도 30 내지 도 33은 일부 실시예에 따른 집적 회로 패키지의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예에 따르면, 다양한 두께의 집적 회로 디바이스 및 더 적은 두께를 갖는 집적 회로 디바이스(들) 위의 방열(heat dissipation) 다이를 포함하는 집적 회로 패키지가 형성된다. 방열 다이는 집적 회로 디바이스 주위에 형성되는 봉지재를 통해 노출된다. 방열 다이의 포함은 더 적은 두께를 갖는 집적 회로 디바이스(들) 위의 봉지재의 양을 감소시키며, 이는 집적 회로 패키지에서의 스트레스 집중 및 다이 균열을 피하도록 도울 수 있다. 또한, 방열 다이의 상부 표면에 히트 스프레더(heat spreader)가 부착될 수 있으며, 이는 집적 회로 패키지에서의 방열 효율을 개선하도록 도울 수 있다.
도 1은 집적 회로 다이(50)의 단면도이다. 복수의 집적 회로 다이들(50)은 집적 회로 패키지를 형성하도록 후속 프로세싱에서 패키징될 것이다. 각각의 집적 회로 다이(50)는, 로직 다이(예컨대, CPU(central processing unit), GPU(graphics processing unit), 마이크로컨트롤러 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이), 무선 주파수(RF; radio frequency) 다이, 인더페이스 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이), 프론트 엔드 다이(예컨대, AFE(analog front-end) 다이), 등, 또는 이들의 조합(예컨대, SoC(system-on-a-chip) 다이)일 수 있다. 집적 회로 다이(50)는, 복수의 집적 회로 다이들(50)을 형성하도록 후속 단계에서 개별화되는(singulated) 상이한 다이 영역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(50)는 반도체 기판(52), 상호접속 구조물(54), 다이 커넥터(56) 및 유전체 층(58)을 포함한다.
반도체 기판(52)은, 도핑 또는 미도핑된 실리콘 기판, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층일 수 있다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 반도체 기판(52)은 활성 표면(예컨대, 도 1에서 위를 향하는 표면) 및 비활성 표면(예컨대, 도 1에서 아래를 향하는 표면)을 갖는다. 디바이스는 반도체 기판(52)의 활성 표면에 있다. 디바이스는 능동 소자(예컨대, 트랜지스터, 다이오드 등), 커패시터, 저항기, 등일 수 있다. 비활성 표면에는 디바이스가 없을 수 있다.
상호접속 구조물(54)은 반도체 기판(52)의 활성 표면 위에 있으며, 집적 회로를 형성하도록 반도체 기판(52)의 디바이스들을 전기적으로 접속시키는데 사용된다. 상호접속 구조물(54)은 하나 이상의 유전체 층(들) 및 유전체 층(들)에서의 각자의 금속화 층(들)을 포함할 수 있다. 유전체 층에 대하여 수락가능한 유전체 재료는, 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물 등과 같은 탄화물 등; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 폴리머, 예컨대 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobuten) 기반의 폴리머 등과 같은 다른 유전체 재료도 또한 사용될 수 있다. 금속화 층(들)은 반도체 기판(52)의 디바이스들을 상호접속시키도록 전도성 비아 및/또는 전도성 라인을 포함할 수 있다. 금속화 층(들)은 금속, 예컨대 구리, 코발트, 알루미늄, 금, 이들의 조합 등과 같은 전도성 재료로 형성될 수 있다. 상호접속 구조물(54)은 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다.
다이 커넥터(56)는 집적 회로 다이(50)의 전면(front side)(50F)에 있다. 다이 커넥터(56)는 외부 접속이 이루어지는 전도성 필라, 패드 등일 수 있다. 다이 커넥터(56)는 상호접속 구조물(54) 내에 그리고/또는 상호접속 구조물(54) 상에 있다. 예를 들어 다이 커넥터(56)는 상호접속 구조물(54)의 상부 금속화 층의 일부일 수 있다. 다이 커넥터(56)는 구리, 알루미늄 등과 같은 금속으로 형성될 수 있고 예를 들어 도금 등에 의해 형성될 수 있다.
선택적으로, 집적 회로 다이(50)의 형성 동안 솔더 영역(별도로 예시되지 않음)이 다이 커넥터(56) 상에 배치될 수 있다. 솔더 영역은 집적 회로 다이(50)에 대해 칩 프로브(CP; chip probe) 테스팅을 수행하는데 사용될 수 있다. 예를 들어, 솔더 영역은 솔더 볼, 솔더 범프 등일 수 있으며, 이는 다이 커넥터(56)에 칩 프로브를 부착하는데 사용된다. 칩 프로브 테스팅은 집적 회로 다이(50)가 기지의 양호 다이(KGD; known good die)인지 여부를 확인하도록 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만 후속 프로세싱을 겪으며 패키징되고, 칩 프로브 테스팅에 실패한 다이는 패키징되지 않는다. 테스팅 후에, 후속 프로세싱 단계에서 솔더 영역이 제거될 수 있다.
유전체 층(58)이 집적 회로 다이(50)의 전면(50F)에 있다. 유전체 층(58)은 상호접속 구조물(54) 내에 그리고/또는 상호접속 구조물(54) 상에 있다. 예를 들어 유전체 층(58)은 상호접속 구조물(54)의 상부 유전체 층일 수 있다. 유전체 층(58)은 다이 커넥터(56)를 측방향으로 봉지(encapsulate)한다. 유전체 층(58)은 산화물, 질화물, 탄화물, 폴리머 등, 또는 이들의 조합일 수 있다. 유전체 층(58)은 예를 들어 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD; chemical vapor deposition) 등에 의해 형성될 수 있다. 처음에, 유전체 층(58)은, 유전체 층(58)의 상부 표면이 다이 커넥터(56)의 상부 표면 위에 있도록, 다이 커넥터(56)를 매립할 수 있다. 다이 커넥터(56)는 집적 회로 다이(50)의 형성 동안 유전체 층(58)을 통해 노출된다. 다이 커넥터(56)를 노출시키는 것은, 다이 커넥터(56) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다. 다이 커넥터(56) 위의 과도한 재료를 제거하도록 제거 프로세스가 다양한 층에 적용될 수 있다. 제거 프로세스는 화학 기계적 연마(CMP), 에칭 백, 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 평탄화 프로세스 후에, 다이 커넥터(56) 및 유전체 층(58)의 상부 표면은 공면(coplanar)이고(프로세스 변동 내에서), 집적 회로 다이(50)의 전면(50F)에서 노출된다.
도 2a 및 도 2b는 일부 실시예에 따른 다이 스택(60A, 60B)의 단면도이다. 다이 스택(60A, 60B)은 각각 단일 기능을 가질 수 있거나(예컨대, 로직 디바이스, 메모리 다이 등), 또는 복수의 기능을 가질 수 있다. 일부 실시예에서, 다이 스택(60A)은 SoIC(system-on-integrated-chip) 디바이스와 같은 로직 디바이스이고, 다이 스택(60B)은 고대역폭 메모리(HBM; high bandwidth memory) 디바이스와 같은 메모리 디바이스이다.
도 2a에 도시된 바와 같이, 다이 스택(60A)은 2개의 본딩된 집적 회로 다이(50)(예컨대, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B))를 포함한다. 일부 실시예에서, 제1 집적 회로 다이(50A)는 로직 다이이고, 제2 집적 회로 다이(50B)는 인터페이스 다이이다. 인터페이스 다이는 로직 다이를 메모리 다이에 브릿징하고, 로직 다이와 메모리 다이 사이의 커맨드를 번역한다. 일부 실시예에서, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 활성 표면이 서로 마주하도록 본딩된다(예컨대, “전면-대-전면(face-to-face)” 본딩됨). 다이 스택(60A)에 대해 외부 접속이 이루어질 수 있도록 전도성 비아(62)가 집적 회로 다이(50) 중 하나를 통해 형성될 수 있다. 전도성 비아(62)는 실리콘 관통 비아 등과 같은 기판 관통 비아(TSV; through-substrate via)일 수 있다. 도시된 실시예에서, 전도성 비아(62)는 제2 집적 회로 다이(50B)(예컨대, 인터페이스 다이)에 형성된다. 전도성 비아(62)는, 상호접속 구조물(54)의 금속화 층(들)에 물리적으로 그리고 전기적으로 접속되도록, 각자의 집적 회로 다이(50)의 반도체 기판(52)을 관통해 연장된다. 다이 스택(60A)을 형성하는 방법이 나중에 기재될 것이다.
도 2b에 도시된 바와 같이, 다이 스택(60B)은 복수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 다이 스택(60B)은 하이브리드 메모리 큐브(HMC; hybrid memory cube) 디바이스, 고대역폭 메모리(HBM) 디바이스 등과 같은 복수의 메모리 다이를 포함하는 메모리 디바이스일 수 있다. 반도체 기판(52)의 각각은 개별 상호접속 구조물(54)을 가질 수 있다(또는 갖지 않을 수 있음). 반도체 기판(52)은 전도성 비아(62)에 의해 접속된다.
도 3 내지 도 11은 일부 실시예에 따라 집적 회로 패키지의 제조에 있어서의 중간 단계의 단면도이다. 구체적으로, 집적 회로 디바이스(80)를 웨이퍼(70)에 본딩함으로써 집적 회로 패키지(150)가 형성된다. 실시예에서, 집적 회로 패키지(150)는 CoW(chip-on-wafer) 패키지이지만, 실시예는 다른 3차원 집적 회로(3DIC; three-dimensional integrated circuit) 패키지에 적용될 수 있다는 것을 알아야 한다. 웨이퍼(70)는 인터포저(110)와 같이 안에 형성된 디바이스를 포함하는 패키지 영역(70A)을 갖는다. 패키지 영역(70A)은 집적 회로 패키지(150)를 형성하기 위한 후속 프로세싱에서 개별화될 것이며, 집적 회로 패키지(150)는 웨이퍼(70)의 개별화된 부분(예컨대, 인터포저(110)) 및 웨이퍼(70)의 그 개별화된 부분에 본딩되는 집적 회로 디바이스(80)를 포함한다. 그 다음, 집적 회로 패키지(150)가 패키지 기판(200)에 장착된다. 실시예에서, 결과적인 패키지는 CoWoS(chip-on-wafer-on-substrate) 패키지이지만, 실시예는 다른 3DIC 패키지에 적용될 수 있다는 것을 알아야 한다.
웨이퍼(70)의 하나의 패키지 영역(70A)의 프로세싱이 예시된다. 웨이퍼(70)의 개별화된 부분들로부터 복수의 집적 회로 패키지들(150)을 형성하도록 웨이퍼(70)의 임의의 수의 패키지 영역(70A)이 동시에 처리되고 개별화될 수 있다는 것을 알아야 한다.
도 3에서, 웨이퍼(70)가 획득되거나 형성된다. 웨이퍼(70)는 패키지 영역(70A) 내의 디바이스를 포함하며, 이는 집적 회로 패키지(150)에 포함되도록 후속 프로세싱에서 개별화될 것이다. 웨이퍼(70) 내의 디바이스는 인터포저, 집적 회로 다이 등일 수 있다. 일부 실시예에서, 인터포저(110)는, 기판(72), 상호접속 구조물(74) 및 전도성 비아(76)를 포함하는 웨이퍼(70)에 형성된다.
기판(72)은 벌크 반도체 기판, 반도체-온-절연체(SOI; semiconductor-on-insulator) 기판, 다층 반도체 기판 등일 수 있다. 기판(72)은 반도체 재료, 예컨대 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 기판(72)은 도핑되거나 도핑되지 않을 수 있다. 인터포저가 웨이퍼(70)에 형성되는 실시예에서, 기판(72)은 일반적으로 그 안에 능동 소자를 포함하지 않지만, 인터포저는 기판(72)의 전면 표면(예컨대, 도 3에서 위를 향한 표면)에 그리고/또는 전면 표면 상에 형성된 수동 소자를 포함할 수 있다. 집적 회로 디바이스가 웨이퍼(70)에 형성되는 실시예에서, 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 능동 소자가 기판(72)의 전면 표면에 그리고/또는 전면 표면 상에 형성될 수 있다.
상호접속 구조물(74)이 기판(72)의 전면 표면 위에 있으며 기판(72)의 디바이스들(만약 있다면)을 전기적으로 접속시키는데 사용된다. 상호접속 구조물(74)은 하나 이상의 유전체 층(들) 및 유전체 층(들)에서의 각자의 금속화 층(들)을 포함할 수 있다. 유전체 층에 대하여 수락가능한 유전체 재료는, 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물 등과 같은 탄화물 등; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 폴리머, 예컨대 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobuten) 기반의 폴리머 등과 같은 다른 유전체 재료도 또한 사용될 수 있다. 금속화 층(들)은 임의의 디바이스를 함께 그리고/또는 외부 디바이스에 상호접속시키도록 전도성 비아 및/또는 전도성 라인을 포함할 수 있다. 금속화 층(들)은 금속, 예컨대 구리, 코발트, 알루미늄, 금, 이들의 조합 등과 같은 전도성 재료로 형성될 수 있다. 상호접속 구조물(74)은 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 다이 커넥터 및 유전체 층(별도로 예시되지 않음)이 웨이퍼(70)의 전면(70F)에 있다. 구체적으로, 웨이퍼(70)는 도 1에 대하여 기재된 집적 회로 다이(50)의 것들과 유사한 다이 커넥터 및 유전체 층을 포함할 수 있다. 예를 들어 다이 커넥터 및 유전체 층은 상호접속 구조물(74)의 상부 금속화 층의 일부일 수 있다.
전도성 비아(76)는 상호접속 구조물(74) 및/또는 기판(72) 안으로 연장된다. 전도성 비아(76)는 상호접속 구조물(74)의 금속화 층(들)에 전기적으로 접속된다. 전도성 비아(76)는 또한 종종 TSV로도 지칭된다. 전도성 비아(76)를 형성하기 위한 예로서, 예를 들어 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해, 상호접속 구조물(74) 및/또는 기판(72)에 리세스가 형성될 수 있다. 예컨대 산화 기술을 사용함으로써, 리세스에 얇은 유전체 재료가 형성될 수 있다. 얇은 배리어 층이, 예컨대 CVD, 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition), 열 산화, 이들의 조합 등에 의해, 개구에 컨포멀하게(conformally) 퇴적될 수 있다. 배리어 층은 산화물, 질화물, 탄화물, 이들의 조합 등으로 형성될 수 있다. 배리어 층 위에 그리고 개구에 전도성 재료가 퇴적될 수 있다. 전도성 재료는 전기 화학 도금 프로세스, CVD, ALD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 전도성 재료의 예는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이다. 과도한 전도성 재료 및 배리어 층이 예를 들어 CMP에 의해 상호접속 구조물(74) 또는 기판(72)의 표면으로부터 제거된다. 배리어 층의 남은 부분 및 전도성 재료는 전도성 비아(76)를 형성한다.
도 4에서, 집적 회로 디바이스(80)(예컨대, 제1 집적 회로 디바이스(80A) 및 복수의 제2 집적 회로 디바이스(80B))가 웨이퍼(70)에 부착된다. 원하는 타입 및 양의 집적 회로 디바이스(80)가 패키지 영역(70A)에 부착된다. 도시된 실시예에서, 제1 집적 회로 디바이스(80A) 및 제2 집적 회로 디바이스(80B)를 포함하는 복수의 집적 회로 디바이스(80)가 서로 인접하게 배치되며, 제1 집적 회로 디바이스(80A)는 제2 집적 회로 디바이스(80B) 사이에 있다. 제1 집적 회로 디바이스(80A)는 제2 집적 회로 디바이스(80B)와는 상이한 기능을 가질 수 있다. 제1 집적 회로 디바이스(80A)는 로직 디바이스, 예컨대 중앙 프로세싱 유닛(CPU; central processing unit), 그래픽 프로세싱 유닛(GPU; graphics processing unit), SoC(system-on-a-chip), 마이크로컨트롤러 등일 수 있다. 제2 집적 회로 디바이스(80B)는 메모리 디바이스, 예컨대 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고대역폭 메모리(HBM) 모듈 등일 수 있다. 제1 집적 회로 디바이스(80A) 및 제2 집적 회로 디바이스(80B)는 동일 기술 노드의 프로세스에서 형성될 수 있거나, 또는 상이한 기술 노드의 프로세스에서 형성될 수 있다. 예를 들어, 제1 집적 회로 디바이스(80A)는 제2 집적 회로 디바이스(80B)보다 더 진보된 프로세스 노드로 이루어질 수 있다.
예시된 실시예에서, 집적 회로 디바이스(80)는 솔더 본드를 이용해, 예컨대 전도성 커넥터(82)를 이용해, 웨이퍼(70)에 부착된다. 집적 회로 디바이스(80)는 예컨대 픽-앤-플레이스 툴을 사용하여 상호접속 구조물(74) 상에 배치될 수 있다. 전도성 커넥터(82)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은, 리플로우 가능한 전도성 재료로 형성될 수 있다. 일부 실시예에서, 전도성 커넥터(82)는, 처음에 증발, 전기도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 방법을 통해 솔더의 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 전도성 커넥터(82)를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 집적 회로 디바이스(80)를 웨이퍼(70)에 부착하는 것은, 웨이퍼(70) 상에 집적 회로 디바이스(80)를 배치하고 전도성 커넥터(82)를 리플로우하는 것을 포함할 수 있다. 전도성 커넥터(82)는 웨이퍼(70)의 대응하는 다이 커넥터와 집적 회로 디바이스(80) 사이의 조인트를 형성하며, 인터포저(110)를 집적 회로 디바이스(80)에 전기적으로 접속시킨다.
언더필(84)이 전도성 커넥터(82) 주위에 그리고 웨이퍼(70)와 집적 회로 디바이스(80) 사이에 형성될 수 있다. 언더필(84)은 전도성 커넥터(82)의 리플로우으로부터 생기는 조인트를 보호하고 스트레스를 감소시킬 수 있다. 언더필(84)은 몰딩 컴파운드, 에폭시 등과 같은 언더필 재료로 형성될 수 있다. 언더필(84)은, 집적 회로 디바이스(80)가 웨이퍼(70)에 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 집적 회로 디바이스(80)가 웨이퍼(70)에 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필(84)은 액상으로 또는 준액상 형태로 도포된 다음 그 후에 경화될 수 있다.
다른 실시예(도 15에 대하여 기재됨)에서, 집적 회로 디바이스(80)는 다이렉트 본딩으로 웨이퍼(70)에 부착된다. 예를 들어, 접착제나 솔더의 사용 없이 웨이퍼(70)의 대응하는 유전체 층 및/또는 다이 커넥터와 집적 회로 디바이스(80)를 직접 본딩하도록 하이브리드 본딩, 융합 본딩, 유전체 본딩, 금속 본딩 등이 사용될 수 있다. 다이렉트 본딩이 사용될 때 언더필(84)은 생략될 수 있다. 또한, 본딩 기술들의 혼합이 사용될 수 있으며, 예컨대 일부 집적 회로 디바이스(80)는 솔더 본드에 의해 웨이퍼(70)에 부착될 수 있고, 다른 집적 회로 디바이스(80)는 다이렉트 본딩에 의해 웨이퍼(70)에 부착될 수 있다.
집적 회로 디바이스(80A)는 집적 회로 다이(도 1에 대하여 기재된 집적 회로 다이(50)와 유사함)일 수 있거나, 또는 다이 스택(도 2a에 대하여 기재된 다이 스택(60A)과 유사함)일 수 있다. 이 실시예에서, 제1 집적 회로 디바이스(80A)는 집적 회로 다이이다. 다른 실시예(나중에 보다 상세하게 기재됨)에서, 제1 집적 회로 디바이스(80A)는 다이 스택이다.
집적 회로 디바이스(80B)는 집적 회로 다이(도 1에 대하여 기재된 집적 회로 다이(50)와 유사함)일 수 있거나, 또는 다이 스택(도 2b에 대하여 기재된 다이 스택(60B)과 유사함)일 수 있다. 이 실시예에서, 제1 집적 회로 디바이스(80B)는 다이 스택이다. 다이 스택 및 특히 고대역폭 메모리(HBM) 디바이스와 같은 메모리 다이 스택은 복수의 반도체 기판을 가진 결과로서 큰 두께를 갖는다. 예를 들어, 고용량 HBM 디바이스는 12개 이상의 반도체 기판을 가질 수 있다. 제2 집적 회로 디바이스(80B)가 메모리 다이 스택일 때, 이는 제1 집적 회로 디바이스(80A)보다 더 큰 두께를 가질 수 있다. 예를 들어, 제1 집적 회로 디바이스(80A)는 200 ㎛ 내지 775 ㎛ 범위 내의 두께 T1를 가질 수 있고, 제2 집적 회로 디바이스(80B)는 각각 300 ㎛ 내지 1000 ㎛ 범위 내의 두께 T2를 가질 수 있으며, 두께 T1과 두께 T2 간의 차이 D1는 50 ㎛ 내지 800 ㎛ 범위 내이다. 따라서, 제2 집적 회로 디바이스(80B)의 상부 표면은 웨이퍼(70)로부터 제1 집적 회로 디바이스(80A)의 상부 표면보다 더 멀리 배치된다. 따라서, 갭 G1이 제1 집적 회로 디바이스(80A) 위에 존재하며, 갭 G1은 제1 집적 회로 디바이스(80A)의 상부 표면과 제2 집적 회로 디바이스(80B)의 상부 표면 사이의 영역에 의해 정의된다.
도 5에서, 방열 다이(94)가 제1 집적 회로 디바이스(80A)에 부착된다. 방열 다이(94)는 벌크 기판을 포함하고, 디바이스, 금속화 층(들) 등을 포함하지 않을 수 있다. 방열 다이(94)는 실리콘, 세라믹, 열 전도성 유리, 구리나 철과 같은 금속 등과 같은 높은 열 전도성을 갖는 재료로 형성된다. 일부 실시예에서, 방열 다이(94)는 CMP 동안 적은 양의 잔여물을 생성하는 재료, 예컨대 실리콘으로 형성된다. 방열 다이(94)는 또한, 더미 다이 또는 열 향상 다이로도 지칭될 수 있다.
일부 실시예에서, 접착 층(94)이 방열 다이(94)를 제1 집적 회로 디바이스(80A)에 접착시키도록 사용된다. 접착 층(92)은 TIM(thermal interface material), DAF(die attach film) 등일 수 있다. 예를 들어, 접착 층(92)은 중합성 재료, 솔더 페이스트, 인듐 솔더 페이스트 등과 같은 TIM으로 형성될 수 있으며, 이는 제1 집적 회로 디바이스(80A) 및/또는 방열 다이(94) 상에 디스펜싱될 수 있다. 방열 다이(94)는 또한 다른 기술에 의해 제1 집적 회로 디바이스(80A)에 부착될 수 있다.
접착 층(92)(만약 존재한다면) 및 방열 다이(94)는 여러 폭을 가질 수 있다. 이 실시예에서, 접착 층(92) 및 방열 다이(94)는 제1 집적 회로 디바이스(80A)와 동일한 폭을 가지며, 그리하여 제1 집적 회로 디바이스(80A), 접착 층(92) 및 방열 다이(94)의 외측 측벽들은 측방향으로 경계를 접한다(coterminous). 다른 실시예(나중에 더 상세하게 기재됨)에서, 접착 층(92) 및 방열 다이(94)는 제1 집적 회로 디바이스(80A)보다 더 크거나 더 작은 폭을 갖는다.
나중에 더 상세하게 기재되는 바와 같이, 집적 회로 디바이스(80)는 봉지될 것이다. 두께 T2가 두께 T1보다 더 클 때, 제1 집적 회로 디바이스(80A) 위의 갭 G1(도 4 참조)에 봉지재가 남을 우려가 있으며, 이는 집적 회로 패키지(150)에서의 스트레스 집중, 다이 균열 및 열악한 방열 효율을 야기할 수 있다. 후속 박형화 프로세스 후에 제1 집적 회로 디바이스(80A) 위에 봉지재가 남지 않도록, 접착 층(92)(만약 존재한다면) 및 방열 다이(94)는 제1 집적 회로 디바이스(80A) 위의 갭 G1을 채운다. 구체적으로, 제2 집적 회로 디바이스(80B)는 제1 집적 회로 디바이스(80A), 접착 층(92)(만약 존재한다면) 및 방열 다이(94)의 결합(combined) 두께보다 더 적은 두께를 갖는다. 예를 들어, 접착 층(92)(만약 존재한다면)은 5 ㎛ 내지 50 ㎛ 범위 내의 두께 T3를 가질 수 있고, 방열 다이(94)는 100 ㎛ 내지 800 ㎛ 범위 내의 두께 T4를 가질 수 있으며, 그리하여 제1 집적 회로 디바이스(80A), 접착 층(92)(만약 존재한다면) 및 방열 다이(94)는 105 ㎛ 내지 850 ㎛ 범위 내의 결합 두께 TC를 가지며, 결합 두께 TC와 두께 T2 간의 차이 D2는 50 ㎛ 내지 500 ㎛ 범위 내이다. 따라서, 제2 집적 회로 디바이스(80B)의 상부 표면은 웨이퍼(70)에 방열 다이(94)의 상부 표면보다 더 가까이 배치된다.
도 6에서, 다양한 컴포넌트 상에 그리고 그 주위에 봉지재(96)가 형성된다. 형성 후에, 봉지재(96)는 집적 회로 디바이스(80), 언더필(84)(만약 존재한다면), 접착 층(92)(만약 존재한다면) 및 방열 다이(94)를 봉지한다. 봉지재(96)는 몰딩 컴파운드, 에폭시 등일 수 있다. 봉지재(96)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있고, 방열 다이(94) 및 집적 회로 디바이스(80)가 매립되거나 덮이도록 웨이퍼(70) 위에 형성된다. 봉지재(96)는 집적 회로 디바이스(80)와 방열 다이(94) 사이의 갭 영역에 더 형성된다. 접착 층(92)(만약 존재한다면) 및 방열 다이(94)가 제1 집적 회로 디바이스(80A) 위의 갭 G1(도 4 참조)을 채우기 때문에, 갭 G1에는 봉지재(96)가 형성되지 않는다. 봉지재(96)는 액상으로 또는 준액상 형태로 도포된 다음 그 후에 경화될 수 있다.
도 7에서, 봉지재(96)는 제2 집적 회로 디바이스(80B) 및 방열 다이(94)를 노출시키도록 박형화된다. 박형화 프로세스는 그라인딩 프로세스, 화학 기계적 연마(CMP), 에칭백, 이들의 조합 등일 수 있다. 박형화 프로세스 후에, 제2 집적 회로 디바이스(80B), 방열 다이(94) 및 봉지재(96)의 상부 표면은 공면이다(프로세스 변동 내에서). 박형화는 제2 집적 회로 디바이스(80B), 방열 다이(94) 및 봉지재(96)의 원하는 양이 제거될 때까지 수행된다. 구체적으로, 박형화는 방열 다이(94) 위에 어떠한 봉지재(96)도 남지 않을 때까지 방열 다이(94)의 상부 표면을 덮는 봉지재(96)의 부분을 제거한다. 또한, 박형화는 제2 집적 회로 디바이스(80B)가 제1 집적 회로 디바이스(80A), 접착 층(92)(만약 존재한다면) 및 방열 다이(94)의 결합 두께와 동일한 두께를 가질 때까지 방열 다이(49)의 두께를 감소시킨다. 예를 들어, 박형화 후에, 방열 다이(94)는 100 ㎛ 내지 800 ㎛ 범위 내의 두께 T4를 가질 수 있으며, 그리하여 제1 집적 회로 디바이스(80A), 접착 층(92)(만약 존재한다면) 및 방열 다이(94)는 300 ㎛ 내지 1000 ㎛ 범위 내의 결합 두께 TC를 갖는다. 두께 TC는 두께 T2와 동일하다. 따라서, 제2 집적 회로 디바이스(80B)의 상부 표면과 방열 다이(94)의 상부 표면은 웨이퍼(70)로부터 동일 거리에 배치된다.
도 8에서, 웨이퍼(70)의 배면(70B)의 프로세싱을 준비하도록 중간 구조물은 플립오버된다(별도로 예시되지 않음). 중간 구조물은 후속 프로세싱을 위해 캐리어 기판(98) 또는 다른 적합한 지지 구조체 상에 배치될 수 있다. 예를 들어, 캐리어 기판(98)은 봉지재(96), 방열 다이(94) 및 제2 집적 회로 디바이스(80B)에 부착될 수 있다. 캐리어 기판(98)은 이형(release) 층에 의해 봉지재(96), 방열 다이(94) 및 제2 집적 회로 디바이스(80B)에 부착될 수 있다. 이형 층은, 프로세싱 후에 구조물들로부터 캐리어 기판(98)과 함께 제거될 수 있는, 폴리머계 재료로 형성될 수 있다. 일부 실시예에서, 캐리어 기판(98)은 벌크 반도체 또는 유리 기판과 같은 기판이다. 일부 실시예에서, 이형 층은 에폭시계 열-이형 재료이며, 이는 LTHC(light-to-heat-conversion) 이형 코팅과 같이 가열되면 그의 접착 특성을 잃는다.
도 9에서, 기판(72)은 전도성 비아(76)를 노출시키도록 박형화된다. 전도성 비아(76)의 노출은 그라인딩 프로세스, 화학 기계적 연마(CMP), 에칭백, 이들의 조합 등과 같은 박형화 프로세스에 의해 달성될 수 있다. 예시된 실시예에서, 전도성 비아(76)가 웨이퍼(70)의 배면(70B)에서 돌출되도록 기판(72)의 배면을 리세싱하기 위한 리세싱 프로세스가 수행된다. 리세싱 프로세스는 예컨대 적합한 에칭백 프로세스, 화학 기계적 연마(CMP) 등일 수 있다. 일부 실시예에서, 전도성 비아(76)를 노출시키기 위한 박형화 프로세스는 CMP를 포함하고, 전도성 비아(76)는 CMP 동안 발생하는 디싱의 결과로서 웨이퍼(70)의 배면(70B)에서 돌출된다. 절연 층(102)이 기판(72)의 배면 상에 선택적으로 형성되며, 전도성 비아(76)의 돌출 부분을 둘러싼다. 일부 실시예에서, 절연 층(102)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 실리콘 함유 절연체로 형성되며, 스핀 코팅, CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD) 등과 같은 적합한 퇴적 방법에 의해 형성될 수 있다. 처음에, 절연 층(102)은 전도성 비아(76)를 매립할 수 있다. 전도성 비아(76) 위의 과도한 재료를 제거하도록 제거 프로세스가 다양한 층에 적용될 수 있다. 제거 프로세스는 화학 기계적 연마(CMP), 에칭 백, 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 평탄화 후에, 전도성 비아(76) 및 절연 층(102)의 노출된 표면은 공면이고(프로세스 변동 내에서), 웨이퍼(70)의 배면(70B)에서 노출된다. 다른 실시예에서, 절연 층(102)은 생략되고, 기판(72) 및 전도성 비아(76)의 노출된 표면은 공면이다(프로세스 변동 내에서).
도 10에서, UBM(under bump metallurgies)(104)이 전도성 비아(76) 및 절연 층(102)(또는, 절연 층(102)이 생략될 때 기판(72))의 노출된 표면 상에 형성된다. UBM(104)을 형성하기 위한 예로서, 전도성 비아(76) 및 절연 층(102)(만약 존재한다면) 또는 기판(72)의 노출된 표면 위에 시드 층(별도로 예시되지 않음)이 형성된다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층들을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 다음 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 UBM(104)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 그 다음, 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 예컨대 수락가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료는 UBM(104)을 형성한다.
또한, 전도성 커넥터(106)가 UBM(104) 상에 형성된다. 전도성 커넥터(106)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(106)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은, 리플로우 가능한 전도성 재료로 형성될 수 있다. 일부 실시예에서, 전도성 커넥터(106)는, 처음에 증발, 전기도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 솔더의 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 또다른 실시예에서, 전도성 커넥터(106)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대 구리 필라)를 포함한다. 금속 필라는 무연일 수 있고 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 11에서, 봉지재(96), 방열 다이(94) 및 제2 집적 회로 디바이스(80B)로부터 캐리어 기판(98)을 탈착(본딩분리(debond))하도록 캐리어 본딩분리가 수행된다. 캐리어 기판(98)이 이형 층에 의해 봉지재(96), 방열 다이(94) 및 제2 집적 회로 디바이스(80B)에 부착되는 실시예에서, 본딩분리는, 이형 층이 광의 열을 받아 분해되고 캐리어 기판(98)이 제거될 수 있도록, 이형 층 상에 레이저 광 또는 자외선(UV) 광과 같은 광을 투사하는 것을 포함한다. 그 다음, 구조물이 플립오버되어 테이프(별도로 예시되지 않음) 상에 배치된다.
또한, 스크라이브 라인 영역을 따라, 예컨대 패키지 영역(70A) 주위에 컷팅함으로써 개별화 프로세스가 수행된다. 개별화 프로세스는 쏘잉, 다이싱 등을 포함할 수 있다. 예를 들어, 개별화 프로세스는 절연 층(102), 봉지재(96), 상호접속 구조물(74) 및 기판(72)을 쏘잉하는 것을 포함할 수 있다. 개별화 프로세스는 패키지 영역(70A)을 인접한 패키지 영역으로부터 개별화한다. 결과적인, 개별화된 집적 회로 패키지(150)는 패키지 영역(70A)으로부터 나온다. 개별화 프로세스는 웨이퍼(70)의 개별화된 부분으로부터 인터포저(110)를 형성한다. 개별화 프로세스의 결과로서, 인터포저(110) 및 봉지재(96)의 외측 측벽은 측방향으로 경계를 접한다(프로세스 변동 내에서).
그 다음, 집적 회로 패키지(150)는 플립되고 전도성 커넥터(106)를 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은, 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있는 기판 코어(202)를 포함한다. 대안으로서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료도 또한 사용될 수 있다. 추가적으로, 기판 코어(202)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피텍셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판 코어(202)는 하나의 대안의 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어이다. 하나의 예시적인 코어 재료는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로서 다른 PCB(printed circuit board) 재료 또는 막을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드업 필름이 기판 코어(202)에 사용될 수 있다.
기판 코어(202)는 능동 및 수동 소자(별도로 예시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 디바이스가 시스템을 위한 설계의 구조적 및 기능적 요건을 생성하도록 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판 코어(202)는 또한, 금속화 층 및 비아(별도로 예시되지 않음), 그리고 금속화 층 및 비아 위의 본드 패드(204)를 포함할 수 있다. 금속화 층은 능동 및 수동 소자 위에 형성될 수 있고, 기능 회로부를 형성하기 위해 다양한 디바이스들을 접속시키도록 설계된다. 금속화 층은, 전도성 재료의 층들을 상호접속시키는 비아를 가지며 유전체 재료(예컨대, 로우-k 유전체 재료)와 전도성 재료(예컨대, 구리)의 교대 층들로 형성될 수 있고, 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(202)에는 실질적으로 능동 및 수동 소자가 없다.
전도성 커넥터(106)는 UBM(104)을 본드 패드(204)에 부착시키도록 리플로우된다. 전도성 커넥터(106)는 상호접속 구조물(74)의 금속화 층을 포함하는 집적 회로 패키지(150)를 기판 코어(202)에서의 금속화 층을 포함하는 패키지 기판(200)에 접속시킨다. 따라서, 패키지 기판(200)은 집적 회로 디바이스(80)에 전기적으로 접속된다. 일부 실시예에서, 수동 소자(예컨대, 별도로 예시되지 않은 SMD(surface mount device))가 패키지 기판(200)에 장착하기 전에 집적 회로 패키지(150)에 부착될 수 있다(예컨대, UBM(104)에 본딩됨). 이러한 실시예에서, 수동 소자는 전도성 커넥터(106)와 동일한, 집적 회로 패키지(150)의 표면에 본딩될 수 있다. 일부 실시예에서, 수동 소자(예컨대, 별도로 예시되지 않은 SMD)가 패키지 기판(200)에, 예컨대 본드 패드(204)에 부착될 수 있다.
일부 실시예에서, 언더필(206)이 집적 회로 패키지(150)와 패키지 기판(200) 사이에 형성되며, 전도성 커넥터(106) 및 UBM(104)을 둘러싼다. 언더필(206)은, 집적 회로 패키지(150)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 집적 회로 패키지(150)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필(206)은 패키지 기판(200)으로부터 인터포저(110)(예컨대, 절연 층(102))로 연장된 연속 재료일 수 있다.
히트 스프레더(208)가 집적 회로 패키지(150)에 부착된다. 히트 스프레더(208)는 실리콘, 세라믹, 열 전도성 유리, 구리나 철과 같은 금속 등과 같은 높은 열 전도성을 갖는 재료로 형성될 수 있다. 히트 스프레더(208)는 집적 회로 패키지(150)를 보호하고 집적 회로 패키지(150)의 다양한 컴포넌트(예컨대, 집적 회로 디바이스(80))로부터의 열을 전도하도록 열 경로를 형성한다. 히트 스프레더(208)는 제2 집적 회로 디바이스(80B), 방열 다이(94) 및 봉지재(96)의 상부 표면에 열적으로 결합된다(thermally coupled). 히트 스프레더(208)는 방열 다이(94)와 동일한 재료로 형성될 수 있거나, 상이한 재료를 포함할 수 있다. 예를 들어, 방열 다이(94)는 실리콘으로 형성될 수 있고 히트 스프레더(208)는 구리로 형성될 수 있다.
상기에 언급된 바와 같이, 봉지재(96)는 방열 다이(94)의 상부 표면이 노출되도록 박형화된다. 방열 다이(94)의 상부 표면을 노출시킴으로써, 히트 스프레더(208)는 방열 다이(94)의 상부 표면에 부착될 수 있다. 방열 다이(94)는 높은 열 전도성을 갖는 재료로 형성된다. 구체적으로, 방열 다이(94)의 재료는 봉지재(96)의 재료보다 더 높은 열 전도성을 갖는다. 따라서 방열 다이(94)는, 제1 집적 회로 디바이스(80A)로부터 히트 스프레더(208)로 열을 전도하도록 봉지재(96)를 사용하는 것에 비교하여 제1 집적 회로 디바이스(80A)로부터 히트 스프레더(208)로의 열 전도성을 증가시킨다.
일부 실시예에서, 접착 층(210)이 히트 스프레더(208)를 집적 회로 패키지(150)에 접착시키는데 사용된다. 접착 층(210)은 TIM(thermal interface material), DAF(die attach film) 등일 수 있다. 예를 들어, 접착 층(210)은 중합성 재료, 솔더 페이스트, 인듐 솔더 페이스트 등과 같은 TIM으로 형성될 수 있으며, 이는 집적 회로 패키지(150) 상에(예컨대, 제2 집적 회로 디바이스(80B), 방열 다이(94) 및 봉지재(96)의 상부 표면 상에) 및/또는 히트 스프레더(208) 상에 디스펜싱될 수 있다. 히트 스프레더(208)는 또한 다른 기술에 의해 집적 회로 패키지(150)에 부착될 수 있다. 예시된 실시예에서, 히트 스프레더(208)는 집적 회로 패키지(150)로부터 먼 쪽으로 위로 연장된 핀을 포함한다. 일부 실시예에서, 히트 스프레더(208)는 다른 형상, 예컨대 박스 리드가 집적 회로 패키지(150)를 덮을 수 있도록 박스 리드의 바닥에 리세스를 갖는 박스 리드 또는 평평한 리드를 가질 수 있다.
도 12는 일부 실시예에 따른 집적 회로 패키지의 단면도이다. 이 실시예는, 방열 다이(94)가 제1 집적 회로 디바이스(80A)보다 더 작은 폭을 갖는다는 것을 제외하고는, 도 11에 대하여 기재된 실시예와 유사하다. 예를 들어, 제1 집적 회로 디바이스(80A)의 폭과 방열 다이(94)의 폭 간의 차이 D3는 1 ㎛ 내지 5 ㎛의 범위 내일 수 있다. 따라서, 일부 봉지재(96)가 갭 G1(도 4 참조) 내에 남을 수 있지만, 갭 G1 내의 봉지재(96)의 양은 방열 다이(94)가 없는 갭 G1에 있을 봉지재(96)의 양보다는 작다. 제1 집적 회로 디바이스(80A)보다 더 작은 폭으로 방열 다이(94)를 형성하는 것은, 봉지재(96)를 형성하기 위한 몰딩 프로세스 동안 발생할 수 있는 프레싱 중의 다이 균열을 피하도록 도울 수 있다. 예시된 실시예에서, 접착 층(92)은 제1 집적 회로 디바이스(80A)보다 더 작은 폭을 갖지만, 접착 층(92)은 또한, 접착 층(92)이 제1 집적 회로 디바이스(80A) 상에 디스펜싱되는 실시예에서와 같이, 제1 집적 회로 디바이스(80A)와 동일한 폭을 가질 수 있다는 것을 알아야 한다.
도 13은 일부 실시예에 따른 집적 회로 패키지의 단면도이다. 이 실시예는, 방열 다이(94)가 제1 집적 회로 디바이스(80A)보다 더 큰 폭을 갖는다는 것을 제외하고는, 도 11에 대하여 기재된 실시예와 유사하다. 예를 들어, 제1 집적 회로 디바이스(80A)의 폭과 방열 다이(94)의 폭 간의 차이 D4는 1 ㎛ 내지 5 ㎛의 범위 내일 수 있다. 제1 집적 회로 디바이스(80A)보다 더 큰 폭으로 방열 다이(94)를 형성하는 것은 집적 회로 패키지(150)의 상부 표면에 있는 봉지재(96)의 양을 더 감소시키도록 도울 수 있으며, 방열을 개선할 수 있다. 예시된 실시예에서, 접착 층(92)은 제1 집적 회로 디바이스(80A)와 동일한 폭을 갖지만, 접착 층(92)은 또한, 접착 층(92)이 방열 다이(94) 상에 디스펜싱되는 실시예에서와 같이, 제1 집적 회로 디바이스(80A)보다 더 큰 폭을 가질 수 있다는 것을 알아야 한다.
도 14는 일부 실시예에 따른 집적 회로 패키지의 단면도이다. 이 실시예는, 방열 다이(94)의 스택이 제1 집적 회로 디바이스(80A)에 부착된다는 것을 제외하고는, 도 11 내지 도 13에 대하여 기재된 실시예와 유사하다. 구체적으로, 복수의 방열 다이(94)(예컨대, 하부 방열 다이(94A), 중간 방열 다이(94B) 및 상부 방열 다이(94C))가 제1 집적 회로 디바이스(80A) 상에 적층된다. 일부 실시예에서, 접착 층(92)(예컨대, 제1 접착 층(92A), 제2 접착 층(92B) 및 제3 접착 층(92C))은 각각의 방열 다이(94)를 각자의 아래의 방열 다이(94) 또는 제1 집적 회로 디바이스(80A)에 접착시키는데 사용된다. 방열 다이(94)의 양은 제1 집적 회로 디바이스(80A) 위의 갭 G1(도 4 참조)의 크기에 기초하여 선택될 수 있으며, 더 많은 방열 다이(94)가 더 큰 갭 G1를 채우는데 사용된다. 예시된 실시예에서, 스택 내의 방열 다이(94)는 각각 제1 집적 회로 디바이스(80A)보다 더 작은 폭을 갖지만(도 12에 대하여 기재된 바와 유사한 방식으로), 스택 내의 방열 다이(94)가 각각 제1 집적 회로 디바이스(80A)보다 더 큰 폭을 갖거나(도 13에 대하여 기재된 바와 유사한 방식으로) 또는 제1 집적 회로 디바이스(80A)와 동일한 폭을 가질 수 있다(도 11에 대하여 기재된 바와 유사한 방식으로)는 것을 알아야 한다.
방열 다이(94)의 스택이 제1 집적 회로 디바이스(80A)에 부착될 때, 봉지재(96)를 박형화하기 위한 프로세스(도 7에 대하여 앞서 기재됨)는 스택의 상부 방열 다이(94C)의 상부 표면을 노출시킨다. 구체적으로, 박형화는 상부 방열 다이(94C) 위에 어떠한 봉지재(96)도 남지 않을 때까지 봉지재(96)를 제거하고 상부 방열 다이(94C)의 일부를 제거할 수 있다. 일부 실시예에서, 방열 다이(94)의 각각은 처음에 동일한 두께를 갖지만, 박형화 후에 상부 방열 다이(94C)는 하부 방열 다이(94A) 및 중간 방열 다이(94B)(그의 초기 두께를 유지함)보다 더 작은 두께를 갖는다. 박형화 프로세스 후에, 제2 집적 회로 디바이스(80B), 상부 방열 다이(94C) 및 봉지재(96)의 상부 표면은 공면이다(프로세스 변동 내에서). 따라서, 제2 집적 회로 디바이스(80B)의 상부 표면과 상부 방열 다이(94C)의 상부 표면은 웨이퍼(70)로부터 동일 거리에 배치된다. 히트 스프레더(208)가 상부 방열 다이(94C)의 상부 표면에 부착될 수 있다.
도 15는 일부 실시예에 따른 집적 회로 패키지의 단면도이다. 이 실시예는, 집적 회로 디바이스(80)가 다이렉트 본딩으로 웨이퍼(70)에 부착된다는 것을 제외하고는, 도 11에 대하여 기재된 실시예와 유사하다. 예를 들어, 접착제나 솔더의 사용 없이 웨이퍼(70)의 대응하는 유전체 층 및/또는 다이 커넥터와 집적 회로 디바이스(80)를 직접 본딩하도록 하이브리드 본딩, 융합 본딩, 유전체 본딩, 금속 본딩 등이 사용될 수 있다. 다이렉트 본딩은 도 11에 대하여 기재된 실시예에 대하여 도시되어 있지만, 다이렉트 본딩은 또한 도 12 내지 도 14에 대하여 앞서 기재된 임의의 실시예 또는 도 20 내지 도 23 및 도 30 내지 도 33에 대하여 후에 기재될 실시예에도 사용될 수 있다는 것을 알아야 한다.
도 16 내지 도 19는 일부 실시예에 따라 다이 스택(60A)의 제조에 있어서의 중간 단계의 단면도이다. 다이 스택(60A)은 집적 회로 다이(50B)(전도성 비아(62)를 가짐)를 웨이퍼(300)에 본딩함으로써 형성된다. 실시예에서, 다이 스택(60A)은 SoIC 디바이스이지만, 실시예는 다른 3차원 집적 회로(3DIC) 패키지에 적용될 수 있다는 것을 알아야 한다. 웨이퍼(300)는 다이 영역(300A)을 가지며, 이는 그 안에 형성된 다이, 예컨대 집적 회로 다이(50A)(전도성 비아(62)를 갖지 않을 수 있음)를 포함한다. 다이 영역(300A)은 다이 스택(60A)을 형성하도록 후속 프로세싱에서 개별화될 것이며, 이는 웨이퍼(300)의 개별화된 부분(예컨대, 집적 회로 다이(50A)) 및 웨이퍼(300)의 그 개별화된 부분에 본딩되는 집적 회로 다이(50B)를 포함한다. 나중에 보다 상세하게 기재되는 바와 같이, 다이 스택(60A)은 집적 회로 패키지(150)에서 제1 집적 회로 디바이스(80A)로서 사용될 수 있다.
웨이퍼(300)의 하나의 다이 영역(300A)의 프로세싱이 예시된다. 웨이퍼(300)의 개별화된 부분들로부터 복수의 다이 스택(60A)을 형성하도록 웨이퍼(300)의 임의의 수의 다이 영역(300A)이 동시에 처리되고 개별화될 수 있다는 것을 알아야 한다.
도 16에서, 웨이퍼(300)가 획득되거나 형성된다. 웨이퍼(300)는 다이 영역(300A) 내의 디바이스를 포함하며, 이는 후속 프로세싱에서 다이 스택(60A)에 포함되도록 개별화될 것이다. 일부 실시예에서, 집적 회로 다이(50A)는, 기판(52), 상호접속 구조물(54), 다이 커넥터(56) 및 유전체 층(58)을 포함하는 웨이퍼(300)에 형성되며, 이는 도 1에 대하여 기재된 바와 유사하다.
집적 회로 다이(50B)는 다이렉트 본딩으로 웨이퍼(300)에 부착된다. 예를 들어, 접착제나 솔더의 사용 없이 집적 회로 다이(50A, 50B)의 대응하는 유전체 층(58) 및/또는 다이 커넥터(56)를 직접 본딩하도록 하이브리드 본딩, 융합 본딩, 유전체 본딩, 금속 본딩 등이 사용될 수 있다. 임의의 원하는 양의 집적 회로 다이(50B)가 웨이퍼(300)에 부착될 수 있다. 일부 실시예에서, 집적 회로 다이(50A, 50B)는, 본딩 동안 집적 회로 다이(50A, 50B)를 정렬하는 데에 사용될 수 있는, 그의 대응하는 상호접속 구조물(54)에서의 정렬 마크(64)를 더 포함한다. 집적 회로 다이(50B)는 상호접속 구조물(54) 및/또는 반도체 기판(52) 안으로 연장되는 전도성 비아(62)를 포함한다. 전도성 비아(62)는 상호접속 구조물(54)의 금속화 층(들)에 전기적으로 접속된다.
도 17에서, 전도성 비아(302)는 웨이퍼(300) 상에, 예컨대 다이 커넥터(56) 상에 선택적으로 형성된다. 전도성 비아(302)는 집적 회로 다이(50A)에 전기적으로 접속된다. 전도성 비아(302)를 형성하기 위한 예로서, 시드 층이 웨이퍼(300) 위에 형성된다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 전도성 비아(302)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 그 다음, 전도성 층이 제1 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 층은 시드 층으로부터의 무전해도금 또는 전기 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 층은 구리, 티타늄, 텅스텐, 알루미늄 등으로 형성될 수 있다. 금속 층이 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 예컨대 습식 또는 건식 에칭에 의한 것과 같은 수락가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 금속 층은 전도성 비아(302)를 형성한다.
다양한 컴포넌트 상에 그리고 그 주위에 봉지재(304)가 형성된다. 형성 후에, 봉지재(304)는 전도성 비아(302)(만약 존재한다면) 및 집적 회로 다이(50B)를 봉지한다. 봉지재(304)는 몰딩 컴파운드, 에폭시 등일 수 있다. 봉지재(304)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있고, 전도성 비아(302)(만약 존재한다면) 및 집적 회로 다이(50B)가 매립되거나 덮이도록 웨이퍼(300) 위에 형성될 수 있다. 봉지재(304)는, 전도성 비아(302)(만약 존재한다면)와 집적 회로 다이(50B) 사이의 갭 영역에 더 형성된다. 봉지재(304)는 액상으로 또는 준액상 형태로 도포된 다음 그 후에 경화될 수 있다. 봉지재(304)는, 전도성 비아(302)(만약 존재한다면) 및 집적 회로 다이(50B)를 노출시키도록 선택적으로 박형화된다. 박형화 프로세스는 그라인딩 프로세스, 화학 기계적 연마(CMP), 에칭백, 이들의 조합 등일 수 있다. 박형화 프로세스 후에, 봉지재(304), 전도성 비아(302)(만약 존재한다면) 및 집적 회로 다이(50B)의 상부 표면은 공면이다(프로세스 변동 내에서). 박형화는 원하는 양의 봉지재(304), 전도성 비아(302)(만약 존재한다면) 및 집적 회로 다이(50B)가 제거될 때까지 수행된다. 봉지재(304)의 박형화는, 예를 들어 전도성 비아(302)(만약 존재한다면) 및 집적 회로 다이(50B)가 이미 노출된 경우, 생략될 수 있다.
도 18에서, 봉지재(304) 및 집적 회로 다이(50B)의 반도체 기판(52)은 전도성 비아(62)를 노출시키도록 그라인딩된다. 하나 이상의 제거 프로세스(들)가 수행될 수 있으며, 이는 또한 전도성 비아(302)가 아직 노출되지 않은 경우 전도성 비아(302)를 노출시킨다. 제거 프로세스는 화학 기계적 연마(CMP), 그라인딩 프로세스, 에칭 백, 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 일부 실시예에서, 제거 프로세스는 집적 회로 다이(50B)의 반도체 기판(52)을 박형화하도록 그리고 전도성 비아(62)를 노출시키도록 수행된다. 배리어 층(306)이 전도성 비아(62) 주위에 선택적으로 형성될 수 있다. 배리어 층(306)은 전도성 비아(62)를 서로 전기적으로 격리하도록 도울 수 있으며, 따라서 단락을 피할 수 있다. 배리어 층(306)을 형성하기 위한 예로서, 집적 회로 다이(50B)의 반도체 기판(52)은 전도성 비아(62)의 측벽 부분을 노출시키도록 리세싱될 수 있다. 리세싱은 건식 에칭과 같은 에칭 프로세스에 의해 이루어질 수 있다. 그 다음, 배리어 재료가 리세스에 형성될 수 있다. 배리어 재료는 저온 폴리이미드 재료와 같은 유전체 재료일 수 있지만, PBO, 봉지재, 이들의 조합 등과 같은 임의의 다른 적합한 유전체 재료도 또한 이용될 수 있다. CMP, 그라인딩 또는 에칭백과 같은 평탄화 프로세스가 집적 회로 다이(50B)의 반도체 기판(52) 위의 배리어 재료의 과도한 부분을 제거하도록 수행될 수 있다. 리세스 내의 배리어 재료의 남은 부분은 배리어 층(306)을 형성한다. 배리어 층(306)이 형성된 후에, 이는 봉지재(304)에 의해 측방향으로 둘러싸인다. 전도성 비아(302)(만약 존재한다면), 봉지재(304), 배리어 층(306)(만약 존재한다면) 및 전도성 비아(62)의 상부 표면은 공면이다(프로세스 변동 내에서).
도 19에서, 전도성 비아(302)(만약 존재한다면), 봉지재(304), 배리어 층(306)(만약 존재한다면) 및 전도성 비아(62)의 상부 표면 상에 재배선 구조물(310)이 형성된다. 재배선 구조물(310)은 유전체 층(312) 및 유전체 층(312) 사이의 금속화 층(314)(가끔은 재배선 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예를 들어, 재배선 구조물(310)은 각자의 유전체 층(312)에 의해 서로 분리된 복수의 금속화 층(314)을 포함할 수 있다. 재배선 구조물(310)의 금속화 층(314)은 전도성 비아(302)(만약 존재한다면) 및 전도성 비아(62)에 접속된다. 구체적으로, 금속화 층(314)은 전도성 비아(302)(만약 존재한다면) 및 전도성 비아(62)에 의해 집적 회로 다이(50A, 50B)에 접속된다.
일부 실시예에서, 유전체 층(312)은 PBO, 폴리이미드, BCB 기반의 폴리머 등과 같은 감광 재료일 수 있는 폴리머로 형성되고, 리소그래피 마스크를 사용하여 패터닝될 수 있다. 다른 실시예에서, 유전체 층(312)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(312)은 스핀코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 각각의 유전체 층(312)이 형성된 후에, 이는 그 다음 아래의 전도성 비아(62), 전도성 비아(302) 또는 금속화 층(314)의 일부와 같은 아래의 전도성 특징부를 노출시키도록 패터닝된다. 패터닝은 수락가능한 프로세스에 의해, 예를 들어 유전체 층(312)이 감광 재료일 때 유전체 층을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해 이루어질 수 있다. 유전체 층(312)이 감광 재료인 경우, 유전체 층(312)은 노출 후에 현상될 수 있다.
금속화 층(314)은 각각 전도성 비아 및/또는 전도성 라인을 포함한다. 전도성 비아는 유전체 층(312)을 관통해 연장되고 전도성 라인은 유전체 층(312)을 따라 연장된다. 금속화 층을 형성하기 위한 예로서, 시드 층(별도로 예시되지 않음)이 각자의 아래의 특징부 위에 형성된다. 예를 들어, 시드 층이 각자의 유전체 층(312) 상에 그리고 각자의 유전체 층(312)을 관통한 개구 내에 형성될 수 있거나, 또는 아래의 전도성 비아(302)(만약 존재한다면) 또는 아래의 전도성 비아(62) 상에 형성될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 PVD 등과 같은 퇴적 프로세스를 사용하여 형성될 수 있다. 그 다음 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 층에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이들의 조합과 같은 금속 또는 금속 합금을 포함할 수 있다. 그 다음, 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예를 들어 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수락가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료는 금속화 층을 형성한다.
재배선 구조물(310)이 예로서 예시된다. 앞서 기재된 단계를 반복하거나 생략함으로써, 예시된 바보다 더 많거나 더 적은 유전체 층(312) 및 금속화 층(314)이 재배선 구조물(310)에 형성될 수 있다.
전도성 커넥터(82)(앞서 기재됨)가 재배선 구조물(310) 상에 형성된다. 전도성 커넥터(82)는 재배선 구조물(310)의 금속화 층(314)에 접속될 수 있다. 예를 들어, 전도성 커넥터(82)는 재배선 구조물(310)의 UBM(316) 상에 형성될 수 있다.
스크라이브 라인 영역을 따라, 예컨대 다이 영역(300A) 주위에 컷팅함으로써 개별화 프로세스가 수행된다. 개별화 프로세스는 쏘잉, 다이싱 등을 포함할 수 있다. 예를 들어, 개별화 프로세스는 재배선 구조물(310), 봉지재(304) 및 웨이퍼(300)를 쏘잉하는 것을 포함할 수 있다. 개별화 프로세스는 다이 영역(300A)을 인접한 다이 영역들로부터 개별화한다. 결과적인 개별화된 다이 스택(60A)은 다이 영역(300A)으로부터 이루어진다. 개별화 프로세스는 웨이퍼(300)의 개별화된 부분으로부터 집적 회로 다이(50A)를 형성한다. 개별화 프로세스의 결과로서, 재배선 구조물(310), 봉지재(304) 및 집적 회로 다이(50A)의 외측 측벽은 측방향으로 경계를 접한다(프로세스 변동 내에서). 집적 회로 다이(50B)는 각각 집적 회로 다이(50A)보다 더 적은 폭을 갖는다.
도 20, 도 21, 도 22 및 도 23은 일부 실시예에 따른 집적 회로 패키지의 단면도이다. 이들 실시예는, 제1 집적 회로 디바이스(80A)가 도 16 내지 도 19에 대하여 기재된 바와 유사한 다이 스택(60A)이라는 것을 제외하고는, 도 11, 도 12, 도 13 및 도 14에 대하여 기재된 실시예와 유사하다. 다이 스택(60A)의 일부 특징은 설명을 명확하게 하기 위해 생략된다. 이들 실시예에서, 다이 스택(60A)의 재배선 구조물(310)은 솔더 본드, 예컨대 전도성 커넥터(82)를 이용해 인터포저(110)에 부착된다. 따라서, 재배선 구조물(310)은 전도성 비아(62)(도 19 참조), 전도성 비아(302)(만약 존재한다면, 도 19 참조) 및 인터포저(110)에 접속된다. 또한, 이들 실시예에서, 다이 스택(60A)은 도 16 내지 도 19에 도시된 3개의 집적 회로 다이(50B) 대신 하나의 집적 회로 다이(50B)를 포함하지만, 임의의 원하는 양의 집적 회로 다이(50B)가 다이 스택(60A)에 포함될 수 있다는 것을 알아야 한다. 히트 스프레더(208)가 집적 회로 다이(50A)의 상부 표면에 부착될 수 있다.
도 24 내지 도 29는 일부 실시예에 따라 다이 스택(60A)의 제조에 있어서의 중간 단계의 단면도이다. 다이 스택(60A)은 집적 회로 다이(50A)(전도성 비아(62)를 갖지 않을 수 있음)를 웨이퍼(400)에 본딩함으로써 형성된다. 실시예에서, 다이 스택(60A)은 SoIC 디바이스이지만, 실시예는 다른 3차원 집적 회로(3DIC) 패키지에 적용될 수 있다는 것을 알아야 한다. 웨이퍼(400)는 다이 영역(400A)을 가지며, 이는 그 안에 형성된 다이, 예컨대 집적 회로 다이(50B)(전도성 비아(62)를 가짐)를 포함한다. 다이 영역(400A)은 후속 프로세싱에서 다이 스택(60A)을 형성하도록 개별화될 것이며, 이는 웨이퍼(400)의 개별화된 부분(예컨대, 집적 회로 다이(50B)) 및 웨이퍼(400)의 그 개별화된 부분에 본딩되는 집적 회로 다이(50A)를 포함한다. 나중에 보다 상세하게 기재되는 바와 같이, 다이 스택(60A)은 집적 회로 패키지(150)에서 제1 집적 회로 디바이스(80A)로서 사용될 수 있다.
웨이퍼(400)의 하나의 다이 영역(400A)의 프로세싱이 예시된다. 웨이퍼(400)의 개별화된 부분들로부터 복수의 다이 스택(60A)을 형성하도록 웨이퍼(400)의 임의의 수의 다이 영역(400A)이 동시에 처리되고 개별화될 수 있다는 것을 알아야 한다.
도 24에서, 웨이퍼(400)가 획득되거나 형성된다. 웨이퍼(400)는 도 16에 대하여 기재된 웨이퍼(300)와 유사할 수 있고, 다이 영역(400A)에서의 집적 회로 다이(50B)를 포함한다. 집적 회로 다이(50B)는 상호접속 구조물(54) 및/또는 반도체 기판(52) 안으로 연장되는 전도성 비아(62)를 포함한다. 그 다음, 집적 회로 다이(50A)는 도 16에 대하여 기재된 바와 유사한 방식으로 웨이퍼(400)에 부착된다. 임의의 원하는 양의 집적 회로 다이(50A)가 웨이퍼(400)에 부착될 수 있다.
도 25에서, 다양한 컴포넌트 상에 그리고 그 주위에 봉지재(404)가 형성된다. 봉지재(404)는 도 17에 대하여 기재된 봉지재(96)와 유사할 수 있고 유사한 프로세스에 의해 형성될 수 있다. 봉지재(404)는 집적 회로 다이(50A)를 노출시키도록 선택적으로 박형화된다. 봉지재(404)는 도 17에 대하여 기재된 바와 유사한 방식으로 박형화될 수 있다.
도 26에서, 웨이퍼(400)의 배면(400B)의 프로세싱을 준비하도록 중간 구조물이 플립오버된다(별도로 예시되지 않음). 중간 구조물은 후속 프로세싱을 위해 캐리어 기판(406) 또는 다른 적합한 지지 구조체 상에 배치될 수 있다. 캐리어 기판(406)은 도 8에 대하여 기재된 캐리어 기판(98)과 유사할 수 있고 도 8에 대하여 기재된 바와 유사한 방식으로 봉지재(404)에 부착될 수 있다.
도 27에서, 웨이퍼(400)의 기판(52)은 전도성 비아(62)를 노출시키도록 박형화된다. 기판(52)은 도 9에 대하여 기재된 바와 유사한 방식으로 박형화될 수 있다. 절연 층(408)이 기판(52)의 배면 표면 상에 선택적으로 형성될 수 있으며, 전도성 비아(62)의 돌출 부분을 둘러싼다. 절연 층(408)은 도 9에 대하여 기재된 절연 층(102)과 유사할 수 있고 유사한 프로세스에 의해 형성될 수 있다.
도 28에서, 재배선 구조물(410)이 기판(52), 전도성 비아(62) 및 절연 층(408)(만약 존재한다면) 상에 형성된다. 재배선 구조물(410)은 도 19에 대하여 기재된 재배선 구조물(310)과 유사할 수 있고 유사한 프로세스에 의해 형성될 수 있다. 전도성 커넥터(82)(앞서 기재됨)가 재배선 구조물(410) 상에 형성된다. 전도성 커넥터(82)는 재배선 구조물(410)의 금속화 층에 접속될 수 있다. 예를 들어, 전도성 커넥터(82)는 재배선 구조물(410)의 UBM 상에 형성될 수 있다.
도 29에서, 캐리어 기판(406)을 봉지재(404)로부터 탈착(본딩분리)하도록 캐리어 본딩분리가 수행된다. 캐리어 기판(406)은 도 11에 대하여 기재된 바와 유사한 방식으로 탈착될 수 있다.
스크라이브 라인 영역을 따라, 예컨대 다이 영역(400A) 주위에 컷팅함으로써 개별화 프로세스가 수행된다. 개별화 프로세스는 쏘잉, 다이싱 등을 포함할 수 있다. 예를 들어, 개별화 프로세스는 재배선 구조물(410), 봉지재(404) 및 웨이퍼(400)를 쏘잉하는 것을 포함할 수 있다. 개별화 프로세스는 다이 영역(400A)을 인접한 다이 영역들로부터 개별화한다. 결과적인 개별화된 다이 스택(60A)은 다이 영역(400A)으로부터 이루어진다. 개별화 프로세스는 웨이퍼(400)의 개별화된 부분으로부터 집적 회로 다이(50B)를 형성한다. 개별화 프로세스의 결과로서, 재배선 구조물(410), 봉지재(404) 및 집적 회로 다이(50B)의 외측 측벽은 측방향으로 경계를 접한다(프로세스 변동 내에서). 집적 회로 다이(50A)는 각각 집적 회로 다이(50B)보다 더 적은 폭을 갖는다.
도 30, 도 31, 도 32 및 도 33은 일부 실시예에 따른 집적 회로 패키지의 단면도이다. 이들 실시예는, 제1 집적 회로 디바이스(80A)가 도 24 내지 도 29에 대하여 기재된 바와 유사한 다이 스택(60A)이라는 것을 제외하고는, 도 11, 도 12, 도 13 및 도 14에 대하여 기재된 실시예와 유사하다. 다이 스택(60A)의 일부 특징은 설명을 명확하게 하기 위해 생략된다. 이들 실시예에서, 다이 스택(60A)의 재배선 구조물(320)은 솔더 본드, 예컨대 전도성 커넥터(82)를 이용해 인터포저(110)에 부착된다. 따라서, 재배선 구조물(410)은 전도성 비아(62) 및 인터포저(110)에 접속된다. 또한, 이들 실시예에서, 다이 스택(60A)은 도 24 내지 도 29에 도시된 3개의 집적 회로 다이(50A) 대신 하나의 집적 회로 다이(50A)를 포함하지만, 임의의 원하는 양의 집적 회로 다이(50A)가 다이 스택(60A)에 포함될 수 있다는 것을 알아야 한다. 히트 스프레더(208)가 집적 회로 다이(50A)의 상부 표면에 부착될 수 있다.
실시예는 이점을 달성할 수 있다. 접착 층(92)(만약 존재한다면) 및 방열 다이(94)로 제1 집적 회로 디바이스(80A) 위의 갭 G1(도 4 참조)을 채우는 것은 집적 회로 패키지(150)에서 제1 집적 회로 디바이스(80A) 위에 남아있는 봉지재(96)의 양을 감소시키도록 돕는다. 따라서 스트레스 집중 및 다이 균열을 피할 수 있다. 또한, 히트 스프레더(208)가 방열 다이(94)의 상부 표면에 부착될 수 있으며, 높은 열 전도성을 갖는 재료로 형성된다. 따라서, 방열 다이(94)는 제1 집적 회로 디바이스(80A)로부터 히트 스프레더(208)로의 열 전도성을 증가시킨다. 그러므로 집적 회로 패키지(150)에서의 방열 효율이 개선될 수 있다.
실시예에서, 디바이스는, 인터포저; 상기 인터포저에 부착된 제1 집적 회로 디바이스; 상기 제1 집적 회로 디바이스에 인접하게 상기 인터포저에 부착된 제2 집적 회로 디바이스; 상기 제2 집적 회로 디바이스 상의 방열 다이; 및 상기 방열 다이, 상기 제2 집적 회로 디바이스 및 상기 제1 집적 회로 디바이스 주위의 봉지재를 포함하고, 상기 봉지재의 상부 표면은 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면이다. 상기 디바이스의 일부 실시예에서, 상기 방열 다이의 상부 표면은 상기 인터포저로부터 상기 제1 집적 회로 디바이스의 상부 표면과 동일한 거리에 배치된다. 상기 디바이스의 일부 실시예에서, 상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭과 동일하다. 상기 디바이스의 일부 실시예에서, 상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭보다 더 크다. 상기 디바이스의 일부 실시예에서, 상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭보다 더 작다. 상기 디바이스의 일부 실시예에서, 상기 방열 다이는 상기 제2 집적 회로 디바이스 상에 배치된 복수의 방열 다이들 중 하나이다. 상기 디바이스의 일부 실시예에서, 상기 제1 집적 회로 디바이스는 제1 다이 스택이고 상기 제2 집적 회로 디바이스는 제2 다이 스택이다. 상기 디바이스의 일부 실시예에서, 상기 제1 집적 회로 디바이스는 다이 스택이고 상기 제2 집적 회로 디바이스는 집적 회로 다이이다. 일부 실시예에서, 상기 디바이스는, 상기 봉지재의 상부 표면, 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면 상의 히트 스프레더를 더 포함한다.
실시예에서, 디바이스는, 인터포저; 상기 인터포저의 전면에 본딩된 제1 다이 스택; 상기 인터포저의 상기 전면에 본딩된 제2 다이 스택 - 상기 제2 다이 스택의 상부 표면은 상기 인터포저에 상기 제1 다이 스택의 상부 표면보다 더 가까이 배치됨 - ; 상기 제2 다이 스택 상의 방열 다이 - 상기 방열 다이의 상부 표면은 상기 인터포저로부터 상기 제1 다이 스택의 상부 표면과 동일한 거리에 배치됨 - ; 및 상기 방열 다이의 상부 표면 및 상기 제2 다이 스택의 상부 표면 상의 히트 스프레더를 포함한다. 상기 디바이스의 일부 실시예에서, 상기 제2 다이 스택은: 제1 집적 회로 다이; 상기 제1 집적 회로 다이에 본딩된 제2 집적 회로 다이 - 상기 제2 집적 회로 다이는 제1 전도성 비아를 포함함 - ; 상기 제2 집적 회로 다이 주위의 봉지재; 및 상기 봉지재 및 상기 제2 집적 회로 다이 상의 재배선 구조물 - 상기 재배선 구조물은 상기 제1 전도성 비아 및 상기 인터포저에 접속됨 - 을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 제2 다이 스택은 상기 봉지재를 관통해 연장된 제2 전도성 비아를 더 포함하며, 상기 제2 전도성 비아는 상기 제1 집적 회로 다이 및 상기 재배선 구조물에 접속된다. 상기 디바이스의 일부 실시예에서, 상기 제2 다이 스택은: 봉지재; 상기 봉지재 내의 제1 집적 회로 다이; 상기 제1 집적 회로 다이에 본딩된 제2 집적 회로 다이 - 상기 제2 집적 회로 다이는 전도성 비아를 포함함 - ; 및 상기 제2 집적 회로 다이 상의 재배선 구조물 - 상기 재배선 구조물은 상기 전도성 비아 및 상기 인터포저에 접속됨 - 을 포함한다. 일부 실시예에서, 상기 디바이스는, 상기 제1 다이 스택, 상기 제2 다이 스택 및 상기 방열 다이 주위의 봉지재를 더 포함하고, 상기 봉지재의 상부 표면은 상기 인터포저로부터 상기 제1 다이 스택의 상부 표면 및 상기 방열 다이의 상부 표면과 동일한 거리에 배치된다.
실시예에서, 방법은, 인터포저의 전면에 제1 집적 회로 디바이스 및 제2 집적 회로 디바이스를 본딩하는 단계; 상기 제1 집적 회로 디바이스 상에 방열 다이를 부착하는 단계; 상기 방열 다이, 상기 제1 집적 회로 디바이스 및 상기 제2 집적 회로 디바이스를 봉지재로 봉지하는 단계; 상기 봉지재의 상부 표면이 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면이 될 때까지 상기 봉지재, 상기 방열 다이 및 상기 제2 집적 회로 디바이스를 박형화하는 단계; 및 상기 봉지재의 상부 표면, 상기 방열 다이의 상부 표면 및 상기 제2 집적 회로 디바이스의 상부 표면에 히트 스프레더를 부착하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 봉지재의 제1 부분이 상기 방열 다이의 상부 표면을 덮으며, 상기 봉지재를 박형화하는 것은 상기 봉지재의 제1 부분을 제거한다. 상기 방법의 일부 실시예에서, 상기 제2 집적 회로 디바이스의 상부 표면은 상기 인터포저로부터 상기 제1 집적 회로 디바이스의 상부 표면보다 더 멀리 배치되고, 상기 방열 다이의 상부 표면은 상기 방열 다이를 박형화하기 전에 상기 인터포저로부터 상기 제2 집적 회로 디바이스의 상부 표면보다 더 멀리 배치되며, 상기 방열 다이의 상부 표면은 상기 방열 다이를 박형화한 후에 상기 인터포저로부터 상기 제2 집적 회로 디바이스의 상부 표면과 동일한 거리에 배치된다. 상기 방법의 일부 실시예에서, 상기 제2 집적 회로 디바이스는 고대역폭 메모리(HBM) 디바이스이다. 상기 방법의 일부 실시예에서, 상기 제1 집적 회로 디바이스는 SoIC 디바이스이다. 상기 방법의 일부 실시예에서, 상기 제1 집적 회로 디바이스는 집적 회로 다이이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 디바이스에 있어서,
인터포저;
상기 인터포저에 부착된 제1 집적 회로 디바이스;
상기 제1 집적 회로 디바이스에 인접하게 상기 인터포저에 부착된 제2 집적 회로 디바이스;
상기 제2 집적 회로 디바이스 상의 방열(heat dissipation) 다이; 및
상기 방열 다이, 상기 제2 집적 회로 디바이스 및 상기 제1 집적 회로 디바이스 주위의 봉지재
를 포함하고,
상기 봉지재의 상부 표면은 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면인(coplanar) 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 방열 다이의 상부 표면은 상기 인터포저로부터 상기 제1 집적 회로 디바이스의 상부 표면과 동일한 거리에 배치되는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭과 동일한 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭보다 더 큰 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭보다 더 작은 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 방열 다이는 상기 제2 집적 회로 디바이스 상에 배치된 복수의 방열 다이들 중 하나인 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제1 집적 회로 디바이스는 제1 다이 스택이고 상기 제2 집적 회로 디바이스는 제2 다이 스택인 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제1 집적 회로 디바이스는 다이 스택이고 상기 제2 집적 회로 디바이스는 집적 회로 다이인 것인, 디바이스.
실시예 9. 실시예 1에 있어서,
상기 봉지재의 상부 표면, 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면 상의 히트 스프레더(heat spreader)를 더 포함하는, 디바이스.
실시예 10. 디바이스에 있어서,
인터포저;
상기 인터포저의 전면(front side)에 본딩된 제1 다이 스택;
상기 인터포저의 상기 전면에 본딩된 제2 다이 스택 - 상기 제2 다이 스택의 상부 표면은 상기 인터포저에 상기 제1 다이 스택의 상부 표면보다 더 가까이 배치됨 - ;
상기 제2 다이 스택 상의 방열 다이 - 상기 방열 다이의 상부 표면은 상기 인터포저로부터 상기 제1 다이 스택의 상부 표면과 동일한 거리에 배치됨 - ; 및
상기 방열 다이의 상부 표면 및 상기 제2 다이 스택의 상부 표면 상의 히트 스프레더
를 포함하는, 디바이스.
실시예 11. 실시예 10에 있어서,
상기 제2 다이 스택은:
제1 집적 회로 다이;
상기 제1 집적 회로 다이에 본딩된 제2 집적 회로 다이 - 상기 제2 집적 회로 다이는 제1 전도성 비아를 포함함 - ;
상기 제2 집적 회로 다이 주위의 봉지재; 및
상기 봉지재 및 상기 제2 집적 회로 다이 상의 재배선 구조물 - 상기 재배선 구조물은 상기 제1 전도성 비아 및 상기 인터포저에 접속됨 -
을 포함하는 것인, 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제2 다이 스택은 상기 봉지재를 관통해 연장된 제2 전도성 비아를 더 포함하며, 상기 제2 전도성 비아는 상기 제1 집적 회로 다이 및 상기 재배선 구조물에 접속되는 것인, 디바이스.
실시예 13. 실시예 10에 있어서,
상기 제2 다이 스택은:
봉지재;
상기 봉지재 내의 제1 집적 회로 다이;
상기 제1 집적 회로 다이에 본딩된 제2 집적 회로 다이 - 상기 제2 집적 회로 다이는 전도성 비아를 포함함 - ; 및
상기 제2 집적 회로 다이 상의 재배선 구조물 - 상기 재배선 구조물은 상기 전도성 비아 및 상기 인터포저에 접속됨 -
을 포함하는 것인, 디바이스.
실시예 14. 실시예 10에 있어서,
상기 제1 다이 스택, 상기 제2 다이 스택 및 상기 방열 다이 주위의 봉지재를 더 포함하고, 상기 봉지재의 상부 표면은 상기 인터포저로부터 상기 제1 다이 스택의 상부 표면 및 상기 방열 다이의 상부 표면과 동일한 거리에 배치되는 것인, 디바이스.
실시예 15. 방법에 있어서,
인터포저의 전면에 제1 집적 회로 디바이스 및 제2 집적 회로 디바이스를 본딩하는 단계;
상기 제1 집적 회로 디바이스 상에 방열 다이를 부착하는 단계;
상기 방열 다이, 상기 제1 집적 회로 디바이스 및 상기 제2 집적 회로 디바이스를 봉지재로 봉지하는 단계;
상기 봉지재의 상부 표면이 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면이 될 때까지 상기 봉지재, 상기 방열 다이 및 상기 제2 집적 회로 디바이스를 박형화하는 단계; 및
상기 봉지재의 상부 표면, 상기 방열 다이의 상부 표면 및 상기 제2 집적 회로 디바이스의 상부 표면에 히트 스프레더를 부착하는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 봉지재의 제1 부분이 상기 방열 다이의 상부 표면을 덮으며, 상기 봉지재를 박형화하는 것은 상기 봉지재의 제1 부분을 제거하는 것인, 방법.
실시예 17. 실시예 15에 있어서,
상기 제2 집적 회로 디바이스의 상부 표면은 상기 인터포저로부터 상기 제1 집적 회로 디바이스의 상부 표면보다 더 멀리 배치되고, 상기 방열 다이의 상부 표면은 상기 방열 다이를 박형화하기 전에 상기 인터포저로부터 상기 제2 집적 회로 디바이스의 상부 표면보다 더 멀리 배치되며, 상기 방열 다이의 상부 표면은 상기 방열 다이를 박형화한 후에 상기 인터포저로부터 상기 제2 집적 회로 디바이스의 상부 표면과 동일한 거리에 배치되는 것인, 방법.
실시예 18. 실시예 15에 있어서,
상기 제2 집적 회로 디바이스는 고대역폭 메모리(HBM; high bandwidth memory) 디바이스인 것인, 방법.
실시예 19. 실시예 15에 있어서,
상기 제1 집적 회로 디바이스는 SoIC(system-on-integrated-chip) 디바이스인 것인, 방법.
실시예 20. 실시예 15에 있어서,
상기 제1 집적 회로 디바이스는 집적 회로 다이인 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    인터포저;
    상기 인터포저에 부착된 제1 집적 회로 디바이스;
    상기 제1 집적 회로 디바이스에 인접하게 상기 인터포저에 부착된 제2 집적 회로 디바이스;
    상기 제2 집적 회로 디바이스 상의 방열(heat dissipation) 다이; 및
    상기 방열 다이, 상기 제2 집적 회로 디바이스 및 상기 제1 집적 회로 디바이스 주위의 봉지재
    를 포함하고,
    상기 봉지재의 상부 표면은 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면인(coplanar) 것인, 디바이스.
  2. 청구항 1에 있어서,
    상기 방열 다이의 상부 표면은 상기 인터포저로부터 상기 제1 집적 회로 디바이스의 상부 표면과 동일한 거리에 배치되는 것인, 디바이스.
  3. 청구항 1에 있어서,
    상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭과 동일한 것인, 디바이스.
  4. 청구항 1에 있어서,
    상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭보다 더 큰 것인, 디바이스.
  5. 청구항 1에 있어서,
    상기 방열 다이의 폭은 상기 제2 집적 회로 디바이스의 폭보다 더 작은 것인, 디바이스.
  6. 청구항 1에 있어서,
    상기 방열 다이는 상기 제2 집적 회로 디바이스 상에 배치된 복수의 방열 다이들 중 하나인 것인, 디바이스.
  7. 청구항 1에 있어서,
    상기 제1 집적 회로 디바이스는 제1 다이 스택이고 상기 제2 집적 회로 디바이스는 제2 다이 스택인 것인, 디바이스.
  8. 청구항 1에 있어서,
    상기 제1 집적 회로 디바이스는 다이 스택이고 상기 제2 집적 회로 디바이스는 집적 회로 다이인 것인, 디바이스.
  9. 디바이스에 있어서,
    인터포저;
    상기 인터포저의 전면(front side)에 본딩된 제1 다이 스택;
    상기 인터포저의 상기 전면에 본딩된 제2 다이 스택 - 상기 제2 다이 스택의 상부 표면은 상기 인터포저에 상기 제1 다이 스택의 상부 표면보다 더 가까이 배치됨 - ;
    상기 제2 다이 스택 상의 방열 다이 - 상기 방열 다이의 상부 표면은 상기 인터포저로부터 상기 제1 다이 스택의 상부 표면과 동일한 거리에 배치됨 - ; 및
    상기 방열 다이의 상부 표면 및 상기 제2 다이 스택의 상부 표면 상의 히트 스프레더(heat spreader)
    를 포함하는, 디바이스.
  10. 방법에 있어서,
    인터포저의 전면에 제1 집적 회로 디바이스 및 제2 집적 회로 디바이스를 본딩하는 단계;
    상기 제1 집적 회로 디바이스 상에 방열 다이를 부착하는 단계;
    상기 방열 다이, 상기 제1 집적 회로 디바이스 및 상기 제2 집적 회로 디바이스를 봉지재로 봉지하는 단계;
    상기 봉지재의 상부 표면이 상기 방열 다이의 상부 표면 및 상기 제1 집적 회로 디바이스의 상부 표면과 공면이 될 때까지 상기 봉지재, 상기 방열 다이 및 상기 제2 집적 회로 디바이스를 박형화하는 단계; 및
    상기 봉지재의 상부 표면, 상기 방열 다이의 상부 표면 및 상기 제2 집적 회로 디바이스의 상부 표면에 히트 스프레더를 부착하는 단계
    를 포함하는, 방법.
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