KR20220113761A - 하이브리드 레이저 스크라이빙 및 플라즈마 에칭 웨이퍼 싱귤레이션 프로세스를 위한 감소된 전류 누설을 갖는 정전 척 - Google Patents

하이브리드 레이저 스크라이빙 및 플라즈마 에칭 웨이퍼 싱귤레이션 프로세스를 위한 감소된 전류 누설을 갖는 정전 척 Download PDF

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마이클 소렌슨
카르틱 엘루말라이
디만다 라자팍사
쳉 순
제임스 에스. 파파누
가우라프 메타
엥 셍 페
스리 티루나부카라수
온카라 코라시다라마이아
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Abstract

감소된 전류 누설을 갖는 정전 척들 및 반도체 웨이퍼들을 다이싱하는 방법들이 설명된다. 예에서, 에칭 장치는 챔버, 및 챔버 내의 또는 챔버에 커플링된 플라즈마 소스를 포함한다. 정전 척이 챔버 내에 있다. 정전 척은, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈을 포함한다. 정전 척은 또한, 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들을 포함한다.

Description

하이브리드 레이저 스크라이빙 및 플라즈마 에칭 웨이퍼 싱귤레이션 프로세스를 위한 감소된 전류 누설을 갖는 정전 척
본 출원은, 2019년 12월 10일자로 출원된 미국 정규 출원 번호 제16/709,522호를 우선권으로 주장하며, 이로써 이 출원의 전체 내용들은 인용에 의해 본원에 포함된다.
본 개시내용의 실시예들은 반도체 프로세싱 분야에 관한 것으로, 특히, 반도체 웨이퍼들을 다이싱하기 위한 장치들 및 반도체 웨이퍼들을 다이싱하는 방법들에 관한 것이며, 각각의 웨이퍼는 상부에 복수의 집적 회로들을 갖고 있다.
반도체 웨이퍼 프로세싱에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 구성된 웨이퍼(기판으로 또한 지칭됨) 상에 형성된다. 일반적으로, 반도체성, 전도성 또는 절연성인 다양한 재료들의 층들이 집적 회로들을 형성하기 위해 활용된다. 이들 재료들은 집적 회로들을 형성하기 위해 다양한 잘 알려진 프로세스들을 사용하여 도핑되고, 증착되며 그리고 에칭된다. 각각의 웨이퍼는 다이들로서 알려진, 집적 회로들을 포함하는 많은 수의 개별적인 구역들을 형성하도록 프로세싱된다.
집적 회로 형성 프로세스 후에, 웨이퍼는 패키징을 위해서 또는 더 큰 회로들 내에서 패키징되지 않은 형태로 사용하기 위해서 개별적인 다이를 서로 분리하기 위해 "다이싱"된다. 웨이퍼 다이싱에 사용되는 2 개의 주요 기법들은 스크라이빙(scribing) 및 소잉(sawing)이다. 스크라이빙에 의해, 다이아몬드 팁 스크라이브가 미리 형성된 스크라이브 라인들을 따라 웨이퍼 표면을 가로질러 이동된다. 이들 스크라이브 라인들은 다이들 사이의 공간들을 따라 연장된다. 이들 공간들은 대개 "스트리트(street)들"로 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라 웨이퍼 표면에 얕은 스크래치들을 형성한다. 이를테면 롤러를 이용한 압력의 인가 시에, 웨이퍼는 스크라이브 라인들을 따라 분리된다. 웨이퍼에 있는 브레이크들은 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 두께가 약 10 mil(1000 분의 1 인치) 이하인 웨이퍼들에 사용될 수 있다. 더 두꺼운 웨이퍼들의 경우, 소잉이 현재, 다이싱을 위한 바람직한 방법이다.
소잉의 경우, 높은 분당 회전수로 회전하는 다이아몬드 팁 소우(diamond tipped saw)가 웨이퍼 표면과 접촉하고, 스트리트들을 따라 웨이퍼를 소잉한다. 웨이퍼는 막 프레임에 걸쳐 신장된 접착 막과 같은 지지 부재 상에 장착되고, 소우는 수직 및 수평 스트리트들 둘 모두에 반복적으로 적용된다. 스크라이빙 또는 소잉에 대한 하나의 문제점은 칩들 및 가우지(gouge)들이 다이들의 절단된 에지(severed edge)들을 따라 형성될 수 있다는 점이다. 추가하여, 크랙들이 형성되어 다이들의 에지들로부터 기판으로 전파될 수 있고, 집적 회로를 동작하지 않게 만들 수 있다. 정사각형 또는 직사각형 다이의 일 측만이 결정질 구조의 <110>방향으로 스크라이빙될 수 있기 때문에, 치핑 및 크래킹이 특히 스크라이빙에 대한 문제점이다. 결과적으로, 다이의 다른 측의 클리빙(cleaving)은 들쭉날쭉한 분리 라인을 초래한다. 치핑 및 크래킹 때문에, 집적 회로들에 대한 손상을 방지하기 위해 웨이퍼 상의 다이들 사이에 추가적인 간격이 요구되는데, 예컨대 칩들 및 크랙들은 실제 집적 회로들로부터 거리를 두고 유지된다. 간격 요건들의 결과로서, 표준 사이즈의 웨이퍼 상에는 많은 다이들이 형성될 수 없으며, 달리 회로부에 사용될 수 있는 웨이퍼 부동산(real estate)이 낭비된다. 소우의 사용은 반도체 웨이퍼 상의 부동산의 낭비를 악화시킨다. 소우의 블레이드는 대략 15 미크론 내지 60 미크론 두께이다. 따라서, 소우에 의해 만들어진 컷을 둘러싸는 크래킹 및 다른 손상이 집적 회로들에 해를 끼치지 않도록 보장하기 위해, 60 미크론으로부터 300 미크론 내지 500 미크론까지가 대개, 다이들 각각의 회로부를 분리해야 한다. 더욱이, 컷팅 후에, 각각의 다이는 소잉 프로세스가 원인인 입자들 및 다른 오염물들을 제거하기 위해 실질적인 세정을 필요로 한다.
플라즈마 다이싱이 또한 사용되었지만, 제한들도 또한 가질 수 있다. 예컨대, 플라즈마 다이싱의 구현을 방해하는 하나의 제한은 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 동작은 구현 비용을 엄청나게 만들 수 있다. 플라즈마 다이싱의 구현을 어쩌면 방해하는 다른 제한은, 스트리트들을 따르는 다이싱에서 대개 접하는 금속들(예컨대, 구리)의 플라즈마 에칭이 생산 문제들 또는 스루풋 제한들을 초래할 수 있다는 것이다.
본 개시내용의 실시예들은 반도체 웨이퍼들을 다이싱하는 방법들 및 반도체 웨이퍼들을 다이싱하기 위한 장치들을 포함한다.
실시예에서, 에칭 장치는 챔버, 및 챔버 내의 또는 챔버에 커플링된 플라즈마 소스를 포함한다. 정전 척이 챔버 내에 있다. 정전 척은, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈을 포함한다. 정전 척은 또한, 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들을 포함한다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은, 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하며, 마스크는 집적 회로들을 커버 및 보호하는 층이거나 또는 이러한 층을 포함하며, 반도체 웨이퍼는 기판 캐리어에 의해 지지된다. 방법은 또한, 레이저 스크라이빙 프로세스를 이용하여 마스크를 패터닝하여 갭들을 갖는 패터닝된 마스크를 제공하여서, 집적 회로들 사이에 반도체 웨이퍼의 구역들을 노출시키는 단계를 수반한다. 방법은 또한, 반도체 웨이퍼가 기판 캐리어에 의해 지지되고, 기판 캐리어가, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈을 갖는 정전 척에 의해 지지되는 동안, 집적 회로들을 싱귤레이팅하기 위해, 패터닝된 마스크에 있는 갭들을 통해 반도체 웨이퍼를 에칭하는 단계를 수반한다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하기 위한 시스템은 팩토리 인터페이스를 포함한다. 레이저 스크라이빙 장치가 팩토리 인터페이스와 커플링되고, 레이저를 포함한다. 에칭 장치가 팩토리 인터페이스와 커플링되고, 에칭 장치는 챔버, 챔버 내의 또는 챔버에 커플링된 플라즈마 소스, 및 챔버 내의 정전 척을 포함한다. 정전 척은, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈, 및 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들을 포함한다.
도 1a는 본 개시내용의 실시예에 따른, 정전 척의 경사 단면도(angled cross-sectional view)를 예시한다.
도 1b는 본 개시내용의 실시예에 따른, 싱귤레이션 프로세스 동안 얇은 웨이퍼를 지지하기에 적절한 기판 캐리어의 평면도를 예시한다.
도 2a 내지 도 2c는 본 개시내용의 실시예에 따른, 정전 척의 다양한 양상들 및 부분들의 평면도, 단면도, 및 기울인 도면(angled view)을 예시한다.
도 3a 내지 도 3c는 본 개시내용의 실시예에 따른, 정전 척의 다양한 양상들 및 부분들의 평면도, 단면도, 및 기울인 도면을 예시한다.
도 4는 본 개시내용의 실시예에 따른 플라즈마 에칭 장치의 단면도를 예시한다.
도 5는 본 개시내용의 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 예시한다.
도 6a 내지 도 6c는 본 개시내용의 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법의 다양한 동작들을 표현하는 단면도들을 예시한다.
도 7은 본 개시내용의 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에서 사용될 수 있는 재료들의 스택의 단면도를 예시한다.
도 8a 내지 도 8d는 본 개시내용의 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 9는 본 개시내용의 실시예에 따른 예시적인 컴퓨터 시스템의 블록도를 예시한다.
반도체 웨이퍼들을 다이싱하는 방법들 및 반도체 웨이퍼들을 다이싱하기 위한 장치들이 설명된다. 다음의 설명에서, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해서, 정전 척 구성들, 레이저 스크라이빙 조건들, 및 플라즈마 에칭 조건들 및 재료 체제(regime)들과 같은 다수의 특정 세부사항들이 제시된다. 본 개시내용의 실시예들은 이들 특정 세부사항들 없이 실시될 수 있다는 것이 당업자에게 자명할 것이다. 다른 사례들에서, 집적 회로 제작과 같은 잘 알려진 양상들은 본 개시내용의 실시예들을 불필요하게 모호하게 하지 않기 위해서 상세히 설명되지 않는다. 더욱이, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 실척대로 그려진 것은 아니라는 것이 이해되어야 한다.
하나 이상의 실시예들은 특히, 플라즈마 다이싱 에칭 챔버에 대한 누설 전류를 감소시키기 위한 정전 척(ESC; electrostatic chuck) 설계들에 관한 것이다. 실시예들은 리프트 핀들을 포함하는 ESC와 기판 캐리어를 수용하기에 적절할 수 있으며, 이러한 리프트 핀들은 통상적인 기판 프로세싱 ESC보다 ESC의 더 큰 직경으로 배열된다. 실시예들은 전자 디바이스 웨이퍼들의 싱귤레이션 또는 다이싱을 위한 레이저 및 에칭 웨이퍼 다이싱 접근법들 및 툴링에 적용가능할 수 있다.
맥락을 제공하기 위해, 플라즈마 다이싱 에칭 챔버 내의 정전 척은 높은 누설 전류의 소스이거나 또는 높은 누설 전류와 연관될 수 있다. 결과는 웨이퍼 척킹 효능인 "브레이크 스루(break through)" 동작들의 구현 및 척 수명의 관점에서 프로세싱 윈도우에 해로울 수 있다. 본원에서 설명되는 하나 이상의 실시예들은 프로세스 마진을 개선하기 위해 그러한 누설 전류 문제를 완화시키도록 구현될 수 있다. 특히, 일부 실시예들은, 플라즈마에 직접 노출되어 궁극적으로 아킹/ESC 전류 누설을 유발할 수 있는 캐소드의 금속성 구역을 식별하는 것에 관한 것이다. 그러한 위치들의 식별 시에, 이 위치들은 알루미나와 같은 절연체를 이용한 코팅을 가능하게 하도록 수정된다(modified). 특정 실시예에서, 리프트 메커니즘을 정상적으로 동작시키기 위해서, ESC 전도성 페데스탈이 리프트 핀 홀들 대신에 리프트 핀 노치들을 포함하도록 수정된다. 다른 특정 실시예에서, 리프트 메커니즘을 정상적으로 동작시키기 위해서, ESC 에지 절연체 링이 리프트 핀 홀들을 포함하도록 수정된다.
위의 문제들을 해결하기 위한 다른 접근법들은 RF 캐소드 표면으로부터 ESC 전압 표면을 분리하는 것을 포함할 수 있다. 이를 행함으로써, (챔버 내부의 플라즈마에) 노출된 금속은, ESC 전압이 아닌 플라즈마에 대한 RF 전력 소스만을 단락시킬 것이다. 그러나, 본원에서 설명되는 하나 이상의 실시예들은, ESC뿐만 아니라 RF 전압 소스 둘 모두가 플라즈마로 단락되는 것을 방지하도록 구현될 수 있다. 그러한 실시예들은 DC뿐만 아니라 RF 전압들 둘 모두가 플라즈마로 단락되는 것을 방지하는 것을 가능하게 할 수 있다.
아래의 도 1a 및 도 2a 내지 도 2c와 연관되어 설명되는 실시예들과 관련하여, 정전 척 설계는 그 두께를 따라 3 개의 홀들을 갖는 두꺼운 알루미늄(Al) 조각을 포함할 수 있다. 홀들은, 웨이퍼 리프트 메커니즘을 보조하기 위해 리프트 핀들이 이 홀들을 통과할 수 있게 하도록 포함된다. "Al" 척은, 플라즈마 챔버에서 노출될 때 자신이 아킹되는 것을 방지하고 또한 정전 척(ESC)으로서의 동작을 가능하게 하기 위해, (제조의 어려움으로 인해 리프트 핀 홀들을 제외하고) 자신의 바디 전체에 걸쳐 유전체 재료(이를테면, 알루미나)로 스프레이 코팅된다. 척이 플라즈마 챔버에 놓여 작동될 때, 플라즈마는 리프트 핀 홀들을 통해 "Al" 척을 아킹하여서, ESC 전압에 비례하는 정상 ESC 전류를 생성할 수 있다. 결과는 단지 한계 척킹 능력일 수 있다. 이상적으로, ESC 전류는 0이어야 하고, 실제로는 수 마이크로암페어 내지 십 몇 마이크로암페어이어야 한다는 것이 인식되어야 한다. 전류 레벨들이 수백 마이크로암페어와 같이 더 높아지면, 척킹 능력이 상당히 저하되어서, 한계 척킹이 초래된다.
아래의 도 3a 내지 도 3c와 연관되어 설명되는 실시예들과 관련하여, 정전 척 설계는, 리프트 핀들이 수용되어야 하는 위치들에서 "Al 척"으로부터 3 개의 금속 청크들을 제거함으로써 Al 척으로부터의 리프트 핀 메커니즘의 분리를 수반한다. 이들 위치들은 세라믹 리프트 핀 홀들을 갖는 수정된 ESC 에지 절연체에 의해 채워진다(filled in). 이러한 방식으로, "Al" ESC는 알루미나로 완전히 스프레이 코팅되어서, 플라즈마에 대한 임의의 "Al"의 노출을 방지할 수 있으며, 이는 ESC 전류가 누설되는 것을 방지할 수 있다.
추가적인 맥락을 제공하기 위해, 개별적인 다이로의 웨이퍼의 싱귤레이션 동안, 웨이퍼는 다이들 사이의 다이싱 스트리트들을 따라 커팅 또는 절편화된다. 통상적으로, 다이싱은 기계 소우(saw)를 이용하여 수행되었다. 모바일 디바이스들 및 다른 기술 드라이버들은 크래킹, 박리, 및 치핑 결함들을 감소시키기 위해 더 진보한 싱귤레이션 접근법들을 필요로 할 수 있다. 레이저 및 에칭 웨이퍼 다이싱 접근법은 기판에 수용성 보호 코팅을 적용하는 것, 통상적으로 실리콘(Si)인 하부(underlying) 기판 재료를 개방하기 위해 레이저 스크라이빙에 의해 제거되는 스트리트 구역들에서 코팅된 임의의 디바이스 테스트 층들을 제거하는 것을 수반할 수 있다. 이어서, 노출된 Si는, 웨이퍼를 개별적인 다이로 싱귤레이팅하기 위해 그 전체 두께에 걸쳐 플라즈마 에칭된다. 보호 코팅은 탈이온(DI; deionized) 수계 세정 동작에서 제거된다. 환경적 고려사항들 및 프로세싱의 용이성으로 인해, 수용성 보호 코팅들이 바람직할 수 있다. 그러한 수용성 코팅은 주로, 플라즈마 에칭 단계 동안 에칭 마스크로서, 그리고 또한, 레이저 스크라이빙 동안 생성되는 임의의 파편을 수집하는 층으로서 사용될 수 있다.
또 다른 맥락을 제공하기 위해, 프로세스의 레이저 스크라이빙 부분에서 펨토초 레이저들이 선호될 수 있다. 나노초 및 다른 긴 펄스 레이저들과 달리, 펨토초 레이저들은 연관된 초단파 펄스들 때문에 열 효과가 거의 없다. 펨토초 레이저들의 다른 장점은 흡수성, 반사성 및 투과성 재료들을 포함하는 대부분의 재료들을 제거하는 능력일 수 있다. 통상적인 웨이퍼들 상에는, 반사성 및 흡수성인 금속들, 투과성인 유전체들, 및 대부분의 레이저 광에 대해 흡수성인 실리콘 기판이 있다. 수용성 보호 코팅은 완전히 또는 대부분 투과성이거나, 또는 예컨대 염료 첨가제를 포함하는 경우 부분적으로 흡수성일 수 있다. 이들 열거된 재료들은 펨토초 레이저들에 의해 어블레이팅될 수 있다.
아래에서 설명되는 많은 실시예들이 펨토초 레이저 스크라이빙과 연관되지만, 다른 실시예들에서, 다른 레이저 빔 타입들을 이용한 레이저 스크라이빙이 또한, 본원에서 설명되는 마스킹 재료들과 양립할 수 있다는 것이 인식되어야 한다. 또한, 아래에서 설명되는 많은 실시예들이 금속화된 피처(feature)들을 갖는 스크라이빙 스트리트들과 연관되지만, 다른 실시예들에서, 무금속 스크라이빙 스트리트들이 또한 고려될 수 있다는 것이 인식되어야 한다. 또한, 아래에서 설명되는 많은 실시예들이 수용성 다이싱 마스크들과 연관되지만, 다른 실시예들에서, 다른 마스크 재료들이 또한 고려될 수 있다는 것이 인식되어야 한다.
도 1a는 본 개시내용의 실시예에 따른, 정전 척의 경사 단면도를 예시한다.
도 1a를 참조하면, 정전 척 조립체(100)는 섀도우 링 또는 열 차폐부(102) 그리고 연관된 섀도우 링 인서트(104) 및 섀도우 링 캐리어(106)를 포함한다. 일 실시예에서, 섀도우 링 또는 열 차폐부(102), 섀도우 링 인서트(104) 및 섀도우 링 캐리어(106) 전부는 알루미나와 같은 세라믹 재료로 구성된다. 도 1a에 도시된 바와 같이, 기판 캐리어 상의 기판이 섀도우 링 아래에 포함될 수 있고, 기판 캐리어의 테이프 프레임(108)이 열 차폐부 아래에 포함될 수 있다. 테이프 프레임(108)은 스테인리스 강으로 구성될 수 있다. 조정가능 리프트 핀(107)이 섀도우 링을 리프팅하기 위해 포함되며, 알루미늄으로 구성될 수 있다.
정전 척 조립체(100)는 전도성 페데스탈(112) 주위에 에지 절연체 링(110)을 더 포함한다. 최하부 절연체 링(118)이 전도성 페데스탈(112) 아래에 있다. 에지 절연체 링(110) 및 최하부 절연체 링(118)은 알루미나와 같은 세라믹 재료로 구성될 수 있고, 전도성 페데스탈(112)은 알루미늄으로 구성될 수 있다. 전도성 페데스탈(112)은 접지(ground) 및/또는 DC 전압에 전기적으로 커플링될 수 있다.
정전 척 조립체(100)는 플라즈마 스크린 세그먼트(114) 및 플라즈마 스크린 바스켓(116)을 더 포함하며, 이들 둘 모두는 알루미늄으로 구성될 수 있다. 정전 척 조립체(100)는 캐소드 절연체(120), 설비 절연체(122), 및 캐소드 라이너(124)를 더 포함한다. 캐소드 절연체(120)는 실리콘 디옥사이드로 구성될 수 있고, 캐소드 라이너(124)는 알루미늄으로 구성될 수 있다. 정전 척 조립체(100)는 지지 페데스탈(126) 및 가스 피드스루(128), 이를테면 헬륨 피드스루를 더 포함한다.
리프트 핀(130) 및 리프트 핀 핑거(132)가 정전 척 조립체(100)에 포함된다. 리프트 핀(130)은 알루미나로 구성될 수 있고, 리프트 핀 핑거(132)는 알루미늄으로 구성될 수 있다. 복수의 그러한 리프트 핀들(130)이 정전 척 조립체(100)에 포함될 수 있다는 것이 인식되어야 한다. 실시예에서, 그러한 복수의 리프트 핀들(130)은 전도성 페데스탈(112)의 프로세싱 구역의 둘레 외부에 위치된다. 그러한 일 실시예에서, 복수의 리프트 핀들(130)은 기판 캐리어의 테이프 프레임(108)과 접촉하도록 배열된다.
실시예에서, 전도성 페데스탈(112)의 노출된 표면(160) 및 커버된 표면(170)은 알루미나와 같은 세라믹 재료로 코팅된다. 실시예에서, 각각의 리프트 핀(130)은 개구(150)에 포함된다. 그러한 일 실시예에서, 개구(150)는, 도 1a에 도시되고 도 2a 내지 도 2c와 연관되어 아래에서 더 상세히 설명되는 바와 같이, 전도성 페데스탈(112)에 포함된 홀이다. 홀은 세라믹 재료로 코팅되지 않을 수 있고, 정전 척 조립체로부터의 전류 누설에 민감한 위치일 수 있다. 다른 그러한 실시예에서, 개구(150)는, 도 3a 내지 도 3c와 연관되어 아래에서 더 상세히 설명되는 바와 같이, 전도성 페데스탈의 원주방향 에지에 포함된 노치이다. 도 3a 내지 도 3c의 실시예의 노치들은 세라믹 재료로 코팅될 수 있고, 도 2a 내지 도 2c의 실시예의 홀들에 비해 정전 척 조립체로부터의 전류 누설을 완화시킬 수 있다.
도 2a, 도 2b 및 도 2c는, 각각, 본 개시내용의 실시예에 따른, 정전 척의 다양한 양상들 및 부분들의 평면도(200), 단면도(220), 및 기울인 도면(240)을 예시한다. 도 1a로부터의 유사한 번호들은 도 1a와 연관되어 위에서 설명된 바와 같다.
도 2a 내지 도 2c를 참조하면, 정전 척은, 자신의 원주방향 에지 근처에 복수의 홀들(244)을 갖는 전도성 페데스탈(112)을 포함한다. 정전 척은 또한, 복수의 홀들(244) 중의 홀들에 대응하는 복수의 리프트 핀들(130)을 포함한다. 실시예에서, 전도성 페데스탈(112)은 알루미나와 같은 세라믹 재료로 코팅되지만, 복수의 홀들 각각의 내부 표면들은 세라믹 재료로 코팅되지 않는다.
실시예에서, 정전 척은 전도성 페데스탈(112) 주위에 측방향으로 에지 절연체 링(110)을 더 포함한다. 실시예에서, 정전 척은 전도성 페데스탈(112) 아래의 최하부 절연체 링(118)을 더 포함하며, 최하부 절연체 링(118)은 복수의 리프트 핀들(130) 중의 리프트 핀들에 대응하는 복수의 개구들(도 2b에서의 222 및 도 2c에서의 246)을 갖는다.
실시예에서, 복수의 리프트 핀들(130)은 전도성 페데스탈(112)의 프로세싱 구역(242)의 둘레 외부에 위치되고, 복수의 리프트 핀들(130)은 기판 캐리어와 접촉하도록 배열된다. 실시예에서, 도 1b와 연관되어 설명되는 바와 같이, 정전 척은 복수의 리프트 핀들(130) 위에 포지셔닝된 섀도우 링 또는 섀도우 링 조립체를 더 포함한다.
도 3a, 도 3b 및 도 3c는, 각각, 본 개시내용의 다른 실시예에 따른, 정전 척의 다양한 양상들 및 부분들의 평면도(300), 단면도(320), 및 기울인 도면(340)을 예시한다. 도 1a로부터의 유사한 번호들은 도 1a와 연관되어 위에서 설명된 바와 같다.
도 3a 내지 도 3c를 참조하면, 정전 척은, 자신의 원주방향 에지에 복수의 노치들(302)을 갖는 전도성 페데스탈(312)을 포함한다. 정전 척은 또한, 복수의 노치들(302) 중의 노치들에 대응하는 복수의 리프트 핀들(130)을 포함한다. 실시예에서, 전도성 페데스탈(312), 및 복수의 노치들(302)의 표면들은 세라믹 재료로 코팅된다. 그러한 일 실시예에서, 세라믹 재료는 알루미나이거나 또는 알루미나를 포함한다.
실시예에서, 정전 척은 전도성 페데스탈(312) 주위에 측방향으로 에지 절연체 링(310)을 더 포함한다. 에지 절연체 링(310)은 복수의 노치들(302) 중의 노치들에 대응하는 복수의 내부 돌출부들(362)을 갖는다. 복수의 내부 돌출부들(362) 각각은 복수의 리프트 핀들(130) 중 대응하는 리프트 핀들을 수용하기 위한 관통 개구를 갖는다.
실시예에서, 정전 척은 전도성 페데스탈(312) 아래의 최하부 절연체 링(318)을 더 포함한다. 최하부 절연체 링(312)은 복수의 리프트 핀들 중의 리프트 핀들에 대응하는 복수의 개구들(도 3b에서의 322 및 도 3c에서의 346)을 갖는다.
실시예에서, 에지 절연체 링(310) 및 최하부 절연체 링(318)은 알루미나와 같은 세라믹 재료로 구성되고, 전도성 페데스탈(312)은 알루미늄으로 구성된다. 전도성 페데스탈(312)은 접지 및/또는 DC 전압에 전기적으로 커플링될 수 있다.
실시예에서, 복수의 리프트 핀들(130)은 전도성 페데스탈(312)의 프로세싱 구역(342)의 둘레 외부에 위치된다. 그러한 일 실시예에서, 복수의 리프트 핀들(130)은 기판 캐리어와 접촉하도록 배열된다. 실시예에서, 도 1a와 연관되어 설명되는 바와 같이, 정전 척은 복수의 리프트 핀들(130) 위에 포지셔닝된 섀도우 링 또는 섀도우 링 조립체를 더 포함한다.
본 개시내용의 양상에서, (예컨대, 대략 100 미크론 이하의 두께를 갖는) 얇은 기판이 하이브리드 레이저 어블레이션 및 플라즈마 에칭 싱귤레이션 프로세스에 수용된다. 그러한 일 실시예에서, 얇은 기판은 기판 캐리어 상에서 지지된다. 예컨대, 도 1b는 본 개시내용의 실시예에 따른, 싱귤레이션 프로세스 동안 얇은 웨이퍼를 지지하기에 적절한 기판 캐리어의 평면도를 예시한다.
도 1b를 참조하면, 기판 캐리어(180)는 테이프 링 또는 프레임(184)에 의해 둘러싸인 배킹 테이프(182)의 층을 포함한다. 얇은 웨이퍼 또는 기판과 같은 웨이퍼 또는 기판(186)은 기판 캐리어(180)의 배킹 테이프(182)에 의해 지지된다. 일 실시예에서, 웨이퍼 또는 기판(186)은 다이 부착 막에 의해 배킹 테이프(182)에 부착된다. 일 실시예에서, 테이프 링 또는 프레임(184)은 스테인리스 강으로 구성된다. 실시예에서, 도 1a, 도 2a 내지 도 2c, 또는 도 3a 내지 도 3c와 연관되어 설명된 정전 척은 조립체, 이를테면, 기판 캐리어(180)를 수용한다.
실시예에서, 싱귤레이션 프로세스는 기판 캐리어, 이를테면 기판 캐리어(180)를 수용하도록 사이즈가 정해진 시스템에 수용될 수 있다. 그러한 일 실시예에서, 아래에서 설명되는 시스템(400 또는 500)과 같은 시스템은 기판 캐리어에 의해 지지되지 않는 기판 또는 웨이퍼를 수용하도록 달리 사이즈가 정해진 얇은 웨이퍼 프레임을 시스템 풋프린트에 대한 영향 없이 수용할 수 있다. 일 실시예에서, 시스템(400 또는 500)은 300 밀리미터의 직경의 웨이퍼들 또는 기판들을 수용하도록 사이즈가 정해진다. 동일한 시스템은, 도 1b에 도시된 바와 같이, 대략 380 밀리미터의 폭 × 380 밀리미터의 길이의 웨이퍼 캐리어를 수용할 수 있다.
본 개시내용의 양상에서, 기판 캐리어는 싱귤레이션 프로세스 동안 에칭 챔버에 수용된다. 실시예에서, 기판 캐리어 상의 얇은 웨이퍼 또는 기판을 포함하는 조립체는 막 프레임(예컨대, 테이프 링 또는 프레임(184)) 및 막(예컨대, 배킹 테이프(182))에 영향을 미치지 않으면서(예컨대, 이들을 에칭하지 않으면서) 플라즈마 에칭 장치의 프로세싱을 겪는다. 더욱이, 본 개시내용의 양상들은 에칭 프로세스 동안 막과 막 프레임(기판 캐리어)의 조합에 의해 지지되는 웨이퍼 또는 기판을 이송 및 지지하는 것을 다룬다. 특히, 에칭 장치는 기판 캐리어에 의해 지지되는 얇은 웨이퍼 또는 기판의 에칭을 수용하도록 구성될 수 있다. 예컨대, 도 4는 본 개시내용의 실시예에 따른 에칭 장치의 단면도를 예시한다.
도 4를 참조하면, 에칭 장치(400)는 챔버(402)를 포함한다. 엔드 이펙터(404)가 기판 캐리어(406)를 챔버(402)로 그리고 챔버(402)로부터 이송하기 위해 포함된다. ICP(inductively coupled plasma) 소스(408)가 챔버(402) 위에 포지셔닝된다. 챔버(402)는 스로틀 밸브(410) 및 터보 분자 펌프(412)를 추가로 구비한다. 실시예에서, 에칭 장치(400)는 또한, 정전 척 조립체(414), 이를테면 도 1a, 도 2a 내지 도 2c, 및 도 3a 내지 도 3c와 연관되어 위에서 설명된 정전 척을 포함한다. 실시예에서, 에칭 장치(400)는 또한, 도시된 바와 같이 리프트 핀 액추에이터(416) 및/또는 섀도우 마스크 또는 링 액추에이터(418)를 포함한다.
단일 프로세스 툴이 하이브리드 레이저 어블레이션 및 플라즈마 에칭 싱귤레이션 프로세스에서 많은 또는 모든 동작들을 수행하도록 구성될 수 있다. 예컨대, 도 5는 본 개시내용의 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 예시한다. 아래의 개시내용을 고려하여, 다른 실시예들에서, 코팅/베이킹/세정(CBC; coat/bake/clean) 프로세싱 챔버들이 대신에 별개의 툴 상에 포함될 수 있거나 또는 별개의 툴들로서 포함될 수 있다는 것이 인식되어야 한다.
도 5를 참조하면, 프로세스 툴(500)은 복수의 로드 락들(504)이 커플링되어 있는 팩토리 인터페이스(FI; factory interface)(502)를 포함한다. 클러스터 툴(506)은 팩토리 인터페이스(502)와 커플링된다. 클러스터 툴(506)은 하나 이상의 플라즈마 에칭 챔버들, 이를테면 플라즈마 에칭 챔버(508)를 포함한다. 레이저 스크라이빙 장치(510)가 또한 팩토리 인터페이스(502)에 커플링된다. 도 5에 도시된 바와 같이, 프로세스 툴(500)의 전체 풋 프린트는, 일 실시예에서, 대략 3500 밀리미터(3.5 미터) × 대략 3800 밀리미터(3.8 미터)일 수 있다. 실시예에서, 레이저 스크라이빙 장치(510)는 반도체 웨이퍼의 집적 회로들 사이의 스트리트들의 레이저 어블레이션을 수행하도록 구성되며, 플라즈마 에칭 챔버(508)는 레이저 어블레이션에 후속하여 집적 회로들을 싱귤레이팅하기 위해 반도체 웨이퍼를 에칭하도록 구성된다.
실시예에서, 레이저 스크라이빙 장치(510)는 펨토초 기반 레이저 빔을 제공하도록 구성된 레이저 조립체를 하우징한다. 그러한 일 실시예에서, 펨토초 기반 레이저는 대략 400 펨토초 이하의 레이저 펄스 폭으로 대략 530 나노미터 이하의 파장을 갖는다. 실시예에서, 레이저는 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 어블레이션 부분, 이를테면 아래에서 설명되는 레이저 어블레이션 프로세스들을 수행하기에 적절하다. 일 실시예에서, 이동가능 스테이지가 또한 레이저 스크라이빙 장치(510)에 포함되며, 이동가능 스테이지는 레이저에 대해 웨이퍼 또는 기판(또는 이의 캐리어)을 이동시키도록 구성된다. 특정 실시예에서, 레이저는 또한 이동가능하다. 도 5에 도시된 바와 같이, 레이저 스크라이빙 장치(510)의 전체 풋프린트는, 일 실시예에서, 대략 2240 밀리미터 × 대략 1270 밀리미터일 수 있다.
실시예에서, 하나 이상의 플라즈마 에칭 챔버들(508)은, 복수의 집적 회로들을 싱귤레이팅하기 위해, 패터닝된 마스크에 있는 갭들을 통해 웨이퍼 또는 기판을 에칭하도록 구성된다. 그러한 일 실시예에서, 하나 이상의 플라즈마 에칭 챔버들(508)은 딥 실리콘 에칭 프로세스를 수행하도록 구성된다. 특정 실시예에서, 하나 이상의 플라즈마 에칭 챔버들(508)은 미국 캘리포니아주 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에칭 시스템이다. 에칭 챔버는, 단일 결정질 실리콘 기판들 또는 웨이퍼들 상에 또는 단일 결정질 실리콘 기판들 또는 웨이퍼들에 하우징된 집적 회로들을 싱귤레이팅하는 데 사용되는 딥 실리콘 에칭을 위해 특정하게 설계될 수 있다. 실시예에서, 고밀도 플라즈마 소스가 높은 실리콘 에칭 레이트들을 가능하게 하기 위해 플라즈마 에칭 챔버(508)에 포함된다(또는 플라즈마 에칭 챔버(508)에 커플링됨). 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 스루풋을 가능하게 하기 위해 하나 초과의 에칭 챔버가 프로세스 툴(500)의 클러스터 툴(506) 부분에 포함된다.
플라즈마 에칭 챔버(508)는 내부에 정전 척을 포함할 수 있다. 실시예에서, 위에서 설명된 바와 같이, 정전 척은, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈, 및 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들을 포함한다. 일 실시예에서, 정전 척의 전도성 페데스탈 및 복수의 노치들의 표면들은 세라믹 재료로 코팅된다. 일 실시예에서, 정전 척은 전도성 페데스탈(예컨대, 312) 주위에 측방향으로 에지 절연체 링(예컨대, 310)을 더 포함하며, 에지 절연체 링은 복수의 노치들(예컨대, 302) 중의 노치들에 대응하는 복수의 내부 돌출부들(예컨대, 362)을 가지며, 복수의 내부 돌출부들 각각은 복수의 리프트 핀들 중 대응하는 리프트 핀들을 수용하기 위한 관통 개구를 갖는다. 일 실시예에서, 정전 척은 전도성 페데스탈(예컨대, 312) 아래의 최하부 절연체 링(예컨대, 318)을 더 포함하며, 최하부 절연체 링은 복수의 리프트 핀들 중의 리프트 핀들에 대응하는 복수의 개구들(예컨대, 346)을 갖는다. 일 실시예에서, 플라즈마 에칭 챔버(508)의 정전 척의 복수의 리프트 핀들은 전도성 페데스탈(예컨대, 312)의 프로세싱 구역(예컨대, 342)의 둘레 외부에 위치되고, 복수의 리프트 핀들은 기판 캐리어와 접촉(예컨대, 도 1b와 연관되어 설명된 기판 캐리어 조립체(180)의 테이프 링 또는 프레임(184)과 접촉)하도록 배열된다.
팩토리 인터페이스(502)는 클러스터 툴(506)과 레이저 스크라이빙 장치(510)를 갖는 외부 제조 설비 사이의 인터페이스에 대한 적절한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(502)는 보관 유닛들(이를테면, 전면 개방 통합 포드들)로부터 클러스터 툴(506) 또는 레이저 스크라이빙 장치(510) 또는 둘 모두 내로 웨이퍼들(또는 이들의 캐리어들)을 이송하기 위한 암들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(506)은 싱귤레이션 방법에서의 기능들을 수행하기에 적절한 다른 챔버들을 포함할 수 있다. 예컨대, 일 실시예에서, 증착 및/또는 베이킹 챔버(512)가 포함된다. 증착 및/또는 베이킹 챔버(512)는 웨이퍼 또는 기판의 레이저 스크라이빙 전에, 웨이퍼 또는 기판의 디바이스 층 상의 또는 웨이퍼 또는 기판의 디바이스 층 위의 마스크 증착을 위해 구성될 수 있다. 위에서 설명된 바와 같이, 그러한 마스크 재료는 다이싱 프로세스 전에 베이킹될 수 있다. 아래에서 또한 설명되는 바와 같이, 그러한 마스크 재료는 수용성일 수 있다.
실시예에서, 도 5를 다시 참조하면, 습식 스테이션(514)이 포함된다. 습식 스테이션은, 기판 또는 웨이퍼의 레이저 스크라이빙 및 플라즈마 에칭 싱귤레이션 프로세스에 후속하여, 또는 레이저 스크라이빙 전용 싱귤레이션 프로세스에 후속하여, 아래에서 설명되는 바와 같이 수용성 마스크를 제거하기 위한 실온 또는 고온 수성 처리를 수행하는 세정에 적절할 수 있다. 실시예에서, 도시되지 않았지만, 계측 스테이션이 또한, 프로세스 툴(500)의 컴포넌트로서 포함된다. 세정 챔버는 세정 프로세스에 물리적 컴포넌트를 추가하는 원자화(atomized) 미스트 및/또는 메가소닉(megasonics) 노즐 하드웨어를 포함하여서, 마스크의 용해 레이트를 향상시킬 수 있다.
다른 양상에서, 도 6a 내지 도 6c는 본 개시내용의 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법의 다양한 동작들을 표현하는 단면도들을 예시한다.
도 6a를 참조하면, 마스크(602)가 반도체 웨이퍼 또는 기판(604) 위에 형성된다. 마스크(602)는 반도체 웨이퍼(604)의 표면 상에 형성된 집적 회로들(606)을 커버 및 보호한다. 마스크(602)는 또한, 집적 회로들(606) 각각 사이에 형성된 개재 스트리트들(607)을 커버한다.
실시예에서, 반도체 웨이퍼 또는 기판(604)은 마스크(602)의 형성 동안 기판 캐리어(이를테면, 도 1b와 연관되어 설명된 기판 캐리어)에 의해 지지된다. 실시예에서, 반도체 웨이퍼(604) 위에 마스크(602)를 형성하는 것은 반도체 웨이퍼(604) 상에 마스크(602)를 스핀-코팅하는 것을 포함한다. 특정 실시예에서, 코팅 전에, 웨이퍼의 더 우수한 습윤성 및 코팅을 가능하게 하기 위해 플라즈마 또는 화학 전처리가 수행된다.
실시예에서, 마스크(602)는 수성 매질에 쉽게 용해될 수 있다는 점에서 수용성 마스크이다. 예컨대, 일 실시예에서, 증착된 직후(as deposited)의 수용성 마스크(602)는 탈이온수, 산성 용액, 또는 알칼리 용액 중 하나 이상에 가용성인 재료로 구성된다. 특정 실시예에서, 증착 직후의 수용성 마스크(602)는 대략 분당 1 미크론 내지 15 미크론 범위의 수용액에서 에칭 또는 제거 레이트를 갖는다. 일 실시예에서, 마스크(602)는 폴리비닐 알코올(PVA)-기반 수용성 마스크이다.
실시예에서, 반도체 웨이퍼 또는 기판(604)은 제작 프로세스를 견디기에 적절한 재료로 구성되며, 그 위에 반도체 프로세싱 층들이 적절하게 배치될 수 있다. 예컨대, 일 실시예에서, 반도체 웨이퍼 또는 기판(604)은 결정질 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은(그러나, 이에 제한되지 않음) Ⅳ 족-기반 재료로 구성된다. 특정 실시예에서, 반도체 웨이퍼(604)를 제공하는 것은 단결정질 실리콘 기판을 제공하는 것을 포함한다. 특정 실시예에서, 단결정질 실리콘 기판은 불순물 원자들로 도핑된다. 다른 실시예에서, 반도체 웨이퍼 또는 기판(604)은 예컨대 LED(light emitting diode)들의 제작에 사용되는 Ⅲ-V 재료 기판과 같은 Ⅲ-V 재료로 구성된다.
실시예에서, 반도체 웨이퍼 또는 기판(604) 상부에 또는 내부에 집적 회로들(606)의 일부분으로서 반도체 디바이스들의 어레이가 배치되어 있다. 그러한 반도체 디바이스들의 예들은, 실리콘 기판에 제작되고 유전체 층에 매립된 메모리 디바이스들 또는 CMOS(complimentary metal-oxide-semiconductor) 트랜지스터들을 포함한다(그러나, 이에 제한되지 않음). 복수의 금속 상호연결부들이 디바이스들 또는 트랜지스터들 위에 그리고 주변 유전체 층들에 형성될 수 있고, 집적 회로들(606)을 형성하기 위해 디바이스들 또는 트랜지스터들을 전기적으로 커플링하는 데 사용될 수 있다. 스트리트들(607)을 구성하는 재료들은 집적 회로들(606)을 형성하기 위해 사용되는 재료들과 유사하거나 또는 동일할 수 있다. 예컨대, 스트리트들(607)은 유전체 재료들의 층, 반도체 재료들의 층, 및 금속화 층으로 구성될 수 있다. 일 실시예에서, 스트리트들(607) 중 하나 이상은 집적 회로들(606)의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
선택적인 실시예에서, 마스크(602)는 마스크의 레이저 패터닝 전에 베이킹된다. 실시예에서, 마스크(602)는 마스크(602)의 에칭 저항을 증가시키기 위해 베이킹된다. 특정 실시예에서, 마스크(602)는 대략 50 ℃ 내지 130 ℃ 범위의 비교적 높은 온도에서 베이킹된다. 그러한 더 높은 온도의 베이킹은 에칭 내성을 상당히 증가시키기 위해서 마스크(602)의 가교결합(crosslink)을 유발할 수 있다. 일 실시예에서, 베이킹은 핫 플레이트 기법, 또는 웨이퍼 전면(예컨대, 기판 캐리어의 사용의 경우에는 비-테이프 장착 측)으로부터 적용되는 열(광) 방사, 또는 다른 적절한 기법들을 사용하여 수행된다.
도 6b를 참조하면, 마스크(602)가 레이저 스크라이빙 프로세스를 이용하여 패터닝되어 갭들(610)을 갖는 패터닝된 마스크(608)를 제공하여서, 집적 회로들(606) 사이에 반도체 웨이퍼 또는 기판(604)의 구역들을 노출시킨다. 따라서, 레이저 스크라이빙 프로세스는 집적 회로들(606) 사이에 원래 형성된 스트리트들(607)의 재료를 제거하기 위해 사용된다. 본 개시내용의 실시예에 따르면, 레이저 스크라이빙 프로세스를 이용하여 마스크(602)를 패터닝하는 것은, 도 6b에 또한 도시된 바와 같이, 집적 회로들(606) 사이에 있는, 반도체 웨이퍼(604)의 구역들에 부분적으로 트렌치들(612)을 형성하는 것을 더 포함한다. 실시예에서, 반도체 웨이퍼 또는 기판(604)은 레이저 스크라이빙 프로세스 동안 기판 캐리어(이를테면, 도 1b와 연관되어 설명된 기판 캐리어)에 의해 지지된다.
실시예에서, 마스크(602)는 가우시안 레이저 빔을 이용하여 패터닝되지만, 비-가우시안 빔들이 또한 사용될 수 있다. 추가적으로, 빔은 정지되어 있거나 또는 회전할 수 있다. 실시예에서, 펨토초 기반 레이저는 레이저 스크라이빙 프로세스를 위한 소스로서 사용된다. 예컨대, 실시예에서, 펨토초 기반 레이저, 즉 펨토초(10-15초) 정도의 펄스 폭을 갖는 레이저를 제공하기 위해, 가시 스펙트럼의 파장에 UV(ultra-violet) 및 IR(infra-red) 범위들을 더한 것(합계하여, 광대역 광학 스펙트럼)을 갖는 레이저가 사용된다. 일 실시예에서, 어블레이션은 파장 의존적이지 않거나 또는 본질적으로 파장 의존적이지 않으며, 따라서 마스크(602), 스트리트들(607), 및 가능하게는 반도체 웨이퍼 또는 기판(604)의 일부분의 막들과 같은 복합 막(complex film)에 적절하다.
펨토초 범위로부터의 기여들을 갖는 레이저 빔 프로파일을 사용함으로써, 더 긴 펄스 폭들(예컨대, 나노초 프로세싱)에 비해 열 손상 문제들이 완화되거나 또는 제거된다는 것이 인식되어야 한다. 레이저 스크라이빙 동안의 손상의 제거 또는 완화는 열 평형 또는 저 에너지 리커플링의 부족(lack)에 기인할 수 있다. 또한, 빔 프로파일과 같은 레이저 파라미터 선택이 클린 레이저 스크라이브 컷들을 달성하기 위해서 치핑, 미세 크랙들 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 개발하는 데 중요할 수 있다는 것이 인식되어야 한다. 레이저 스크라이브 컷이 더 클린할수록, 궁극적인 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 더 매끄러워진다. 반도체 디바이스 웨이퍼들에서, 상이한 재료 타입들(예컨대, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층들이 통상적으로, 이러한 반도체 디바이스 웨이퍼들 상에 배치된다. 그러한 재료들은 유기 재료들, 이를테면 폴리머들, 금속들, 또는 무기 유전체들, 이를테면 실리콘 디옥사이드 및 실리콘 나이트라이드를 포함할 수 있다(그러나, 이에 제한되지 않음).
웨이퍼 또는 기판 상에 배치된 개별적인 집적 회로들 사이의 스트리트는 집적 회로들 자체와 유사한 또는 동일한 층들을 포함할 수 있다. 예컨대, 도 7은 본 개시내용의 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에서 사용될 수 있는 재료들의 스택의 단면도를 예시한다.
도 7을 참조하면, 스트리트 구역(700)은 실리콘 기판의 최상부 부분(702), 제1 실리콘 디옥사이드 층(704), 제1 에칭 정지 층(706), 제1 로우 K 유전체 층(708)(예컨대, 실리콘 디옥사이드에 대해 4.0의 유전 상수 미만의 유전 상수를 가짐), 제2 에칭 정지 층(710), 제2 로우 K 유전체 층(712), 제3 에칭 정지 층(714), USG(undoped silica glass) 층(716), 제2 실리콘 디옥사이드 층(718), 및 스크라이빙 및/또는 에칭 마스크(720)(이를테면, 마스크(602)와 연관되어 위에서 설명된 마스크)를 포함한다. 구리 금속배선(722)은 제1 및 제3 에칭 정지 층들(706 및 714) 사이에 그리고 제2 에칭 정지 층(710)을 관통하여 배치된다. 특정 실시예에서, 제1, 제2 및 제3 에칭 정지 층들(706, 710 및 714)은 실리콘 나이트라이드로 구성되는 한편, 로우 K 유전체 층들(708 및 712)은 탄소-도핑된 실리콘 옥사이드 재료로 구성된다.
종래의 레이저 조사(irradiation)(이를테면, 나노초 기반 조사) 하에서, 스트리트(700)의 재료들은 광학 흡수 및 어블레이션 메커니즘들의 관점에서 상당히 상이하게 거동한다. 예컨대, 실리콘 디옥사이드와 같은 유전체 층들은 정상 조건들 하에서 모든 상업적으로 입수가능한 레이저 파장들에 대해 본질적으로 투과성이다. 대조적으로, 금속들, 유기물들(예컨대, 로우 K 재료들) 및 실리콘은, 특히 나노초 기반 조사에 대한 응답으로, 광자들을 매우 쉽게 커플링할 수 있다. 실시예에서, 로우 K 재료 층 및 구리 층을 어블레이팅하기 전에 실리콘 디옥사이드 층을 어블레이팅함으로써 실리콘 디옥사이드 층, 로우 K 재료 층, 및 구리 층을 패터닝하기 위해 펨토초 기반 레이저 스크라이빙 프로세스가 사용된다.
레이저 빔이 펨토초 기반 레이저 빔인 경우, 실시예에서, 적절한 펨토초 기반 레이저 프로세스들은, 다양한 재료들에서의 비선형 상호작용들로 보통 이어지는 높은 피크 세기(방사조도(irradiance))를 특징으로 한다. 그러한 일 실시예에서, 펨토초 레이저 소스들은 대략 10 펨토초 내지 500 펨토초 범위의 펄스 폭을 갖지만, 바람직하게는 100 펨토초 내지 400 펨토초 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략 1570 나노미터 내지 200 나노미터 범위의 파장을 갖지만, 바람직하게는 540 나노미터 내지 250 나노미터 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 대응하는 광학 시스템은 대략 3 미크론 내지 15 미크론 범위, 그러나 바람직하게는 대략 5 미크론 내지 10 미크론 범위, 또는 10 내지 15 미크론의 초점 스폿을 작업 표면에 제공한다.
실시예에서, 레이저 소스는 대략 200 kHz 내지 10 MHz 범위의 펄스 반복 레이트를 갖지만, 바람직하게는 대략 500 kHz 내지 5 MHz 범위의 펄스 반복 레이트를 갖는다. 실시예에서, 레이저 소스는 대략 0.5 uJ 내지 100 uJ 범위의 펄스 에너지를 작업 표면에 전달하지만, 바람직하게는 대략 1 uJ 내지 5 uJ 범위의 펄스 에너지를 작업 표면에 전달한다. 실시예에서, 레이저 스크라이빙 프로세스는 대략 500 mm/초 내지 5 m/초 범위의 속도로 워크피스 표면을 따라 실행되지만, 바람직하게는 대략 600 mm/초 내지 2 m/초 범위의 속도로 워크피스 표면을 따라 실행된다.
스크라이빙 프로세스는 단일 패스(pass)로만 실행되거나 또는 다수의 패스들로 실행될 수 있지만, 일 실시예에서, 바람직하게는 1 내지 2 개의 패스들로 실행될 수 있다. 일 실시예에서, 워크피스 내의 스크라이빙 깊이는 대략 5 미크론 내지 50 미크론 범위의 깊이, 바람직하게는 대략 10 미크론 내지 20 미크론 범위의 깊이이다. 실시예에서, 생성되는 레이저 빔의 커프 폭은 대략 2 미크론 내지 15 미크론 범위이지만, 실리콘 웨이퍼 스크라이빙/다이싱에서, 바람직하게는 대략 6 미크론 내지 10 미크론 범위이며, 이는 디바이스/실리콘 인터페이스에서 측정된다.
레이저 파라미터들은, 무기 유전체들(예컨대, 실리콘 디옥사이드)의 이온화를 달성하기 위해 그리고 무기 유전체들의 직접적인 어블레이션 전에 하부층 손상에 의해 유발되는 치핑 및 박리를 최소화하기 위해 충분히 높은 레이저 세기를 제공하는 것과 같은 이점들 및 장점들을 갖게 선택될 수 있다. 또한, 정밀하게 제어되는 어블레이션 폭(예컨대, 커프 폭) 및 깊이를 갖는 산업 애플리케이션들에 대해 의미 있는 프로세스 스루풋을 제공하도록 파라미터들이 선택될 수 있다.
선택적인 실시예에서, 레이저 스크라이빙 프로세스에 후속하여 그리고 플라즈마 에칭 싱귤레이션 프로세스 전에, 중간 마스크-개방후 세정 동작이 수행된다. 실시예에서, 마스크-개방후 세정 동작은 플라즈마-기반 세정 프로세스이다. 예에서, 아래에서 설명되는 바와 같이, 플라즈마-기반 세정 프로세스는 갭들(610)에 의해 노출된, 기판(604)의 트렌치들(612)에 대해 비-반응적이다.
일 실시예에 따르면, 플라즈마-기반 세정 프로세스는, 세정 프로세스 동안 노출된 구역들이 에칭되지 않거나 또는 무시해도 될 정도로만 에칭된다는 점에서, 기판(604)의 노출된 구역들에 대해 비-반응성이다. 그러한 일 실시예에서, 비-반응성 가스 플라즈마 세정만이 사용된다. 예컨대, Ar 또는 다른 비-반응성 가스(또는 혼합물)가 스크라이빙된 개구들의 세정 및 마스크 응축 둘 모두를 위해 고도로 바이어싱된 플라즈마 처리를 수행하는 데 사용된다. 이 접근법은 마스크(602)와 같은 수용성 마스크들에 적절할 수 있다. 그러한 다른 실시예에서, 별개의 마스크 응축(표면 층의 고밀화) 및 스크라이빙된 트렌치 세정 동작들이 사용되는데, 예컨대, 마스크 응축을 위한 Ar 또는 비-반응성 가스(또는 혼합물) 고도로 바이어싱된 플라즈마 처리가 먼저 수행되고, 이어서, 레이저 스크라이빙된 트렌치의 Ar + SF6 플라즈마 세정이 수행된다. 이 실시예는, 너무 두꺼운 마스크 재료로 인해 Ar-세정이 트렌치 세정에 충분하지 않은 경우들에 적절할 수 있다. 이 경우, 마스크의 금속 염들이 SF6를 포함하는 플라즈마 세정 동작 동안 에칭 저항을 제공할 수 있다.
도 6c를 참조하면, 반도체 웨이퍼(604)는, 집적 회로들(606)을 싱귤레이팅하기 위해, 패터닝된 마스크(608)에 있는 갭들(610)을 통해 에칭된다. 본 개시내용의 실시예에 따르면, 반도체 웨이퍼(604)를 에칭하는 것은 궁극적으로, 레이저 스크라이빙 프로세스를 이용하여 초기에 형성된 트렌치들(612)을 에칭함으로써, 도 6c에 도시된 바와 같이 반도체 웨이퍼(604)를 완전히 관통하여 에칭하는 것을 포함한다. 패터닝된 마스크(608)는 플라즈마 에칭 동안 집적 회로들을 보호한다.
실시예에서, 반도체 웨이퍼 또는 기판(602)은 플라즈마 에칭 프로세스 동안 기판 캐리어(이를테면, 도 1b와 연관되어 설명된 기판 캐리어)에 의해 지지된다. 그러한 일 실시예에서, 기판 캐리어는, 도 3a 내지 도 3c와 연관되어 위에서 설명된 바와 같이, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈을 갖는 정전 척에 의해 지지된다. 그러한 일 실시예에서, 전도성 페데스탈, 및 복수의 노치들의 표면들은 세라믹 재료로 코팅되고, 세라믹 재료는 에칭 동안 정전 척으로부터 전류가 누설되는 것을 방지한다.
실시예에서, 레이저 스크라이빙 프로세스를 이용하여 마스크(602)를 패터닝하는 것은 집적 회로들 사이에 있는, 반도체 웨이퍼의 구역들에 트렌치들을 형성하는 것을 수반하고, 반도체 웨이퍼를 플라즈마 에칭하는 것은 트렌치들을 연장하여 대응하는 트렌치 연장부들을 형성하는 것을 수반한다. 그러한 일 실시예에서, 트렌치들 각각은 폭을 갖고, 대응하는 트렌치 연장부들 각각이 이러한 폭을 갖는다.
실시예에서, 반도체 웨이퍼(604)를 에칭하는 것은 플라즈마 에칭 프로세스를 사용하는 것을 포함한다. 일 실시예에서, 실리콘 관통 비아 타입 에칭 프로세스가 사용된다. 예컨대, 특정 실시예에서, 반도체 웨이퍼(604)의 재료의 에칭 레이트는 분당 10 미크론보다 더 크다. 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 초고밀도 플라즈마 소스가 사용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적절한 프로세스 챔버의 예는 미국 캘리포니아주 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM Etch 시스템이다. Applied Centura® SilviaTM Etch 시스템은 용량 및 유도 RF 결합을 조합하며, 이는, 자기 증강(magnetic enhancement)에 의해 제공되는 개선들에도 불구하고, 용량 결합만으로 가능했던 것보다 이온 밀도 및 이온 에너지의 훨씬 더 독립적인 제어를 제공한다. 이러한 조합은, 심지어 매우 낮은 압력들에서도 잠재적으로 높은 손상을 입히는 DC 바이어스 레벨들 없이 비교적 고밀도 플라즈마들을 달성하기 위해서 이온 에너지로부터 이온 밀도의 효과적인 디커플링을 가능하게 한다. 이는 예외적으로 넓은 프로세스 윈도우를 야기한다. 그러나, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 사용될 수 있다. 예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽-프리(scallop-free) 측벽들을 유지하면서, 종래의 실리콘 에칭 레이트들의 대략 40%보다 더 큰 에칭 레이트로 단일 결정질 실리콘 기판 또는 웨이퍼(604)를 에칭하기 위해 딥 실리콘 에칭이 사용된다. 특정 실시예에서, 실리콘 관통 비아 타입 에칭 프로세스가 사용된다. 에칭 프로세스는, 일반적으로 불소-기반 가스, 이를테면 SF6, C4 F8, CHF3, XeF2, 또는 비교적 빠른 에칭 레이트로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스인 반응성 가스로 생성되는 플라즈마에 기반한다. 다른 실시예에서, 도 6c와 연관되어 설명된 플라즈마 에칭 동작은 기판(604)을 관통하여 에칭하기 위해 종래의 보쉬-타입 증착/에칭/증착(dep/etch/dep) 프로세스를 이용한다. 일반적으로, 보쉬-타입 프로세스는 3 개의 하위-동작들: 증착, 방향성 충격 에칭, 및 실리콘이 관통하여 에칭될 때까지 많은 반복들(사이클들)을 통해 실행되는 등방성 화학 에칭으로 구성된다.
위에서 언급된 바와 같이, 실시예에서, 반도체 웨이퍼 또는 기판(602)은 플라즈마 에칭 프로세스 동안 기판 캐리어(이를테면, 도 1b와 연관되어 설명된 기판 캐리어)에 의해 지지되고, 기판 캐리어는, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈을 갖는 정전 척에 의해 지지된다. 그러한 특정 실시예에서, 에칭에 후속하여, 전도성 페데스탈의 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들을 사용하여 전도성 페데스탈로부터 기판 캐리어가 제거된다.
실시예에서, 싱귤레이션 프로세스 후에, 패터닝된 마스크(608)가 제거된다. 실시예에서, 패터닝된 마스크(608)는 수용성의 패터닝된 마스크이다. 실시예에서, 패터닝된 마스크(608)는 수용액을 사용하여 제거된다. 그러한 일 실시예에서, 패터닝된 마스크(608)는 고온 수성 처리, 이를테면, 고온 수 처리에 의해 제거된다. 특정 실시예에서, 패터닝된 마스크(608)는 대략 40 ℃ 내지 100 ℃ 범위의 온도에서의 고온 수 처리에서 제거된다. 특정 실시예에서, 패터닝된 마스크(608)는 대략 80 ℃ 내지 90 ℃ 범위의 온도에서의 고온 수 처리에서 제거된다. 물의 온도가 더 뜨거울수록, 고온 수 처리에 더 적은 시간이 필요할 수 있다는 것이 인식되어야 한다. 본 개시내용의 실시예에 따르면, 패터닝된 마스크(608)의 제거를 돕기 위해 에칭 후에 플라즈마 세정 프로세스가 또한 수행될 수 있다.
다른 상황들이 더 낮은 수 처리 온도로부터 이익을 얻을 수 있다는 것이 인식되어야 한다. 예컨대, (예컨대, 접착력 상실을 통해) 더 높은 온도의 수 처리에 의해 영향을 받을 수 있는 다이싱 테이프 상에서 다이싱을 위한 웨이퍼가 지지되는 경우, 비록 비교적 더 높은 수 처리 온도보다 더 오랜 지속기간일지라도 비교적 더 낮은 수 처리 온도가 이용될 수 있다. 그러한 일 실시예에서, 수 처리는 실온에서 이루어지지만(즉, 물은 가열되지 않음), 대략 40 ℃의 온도 미만에서 이루어진다. 그러한 특정 실시예에서, 패터닝된 마스크(608)는 대략 35 ℃ 내지 40 ℃ 범위의 온도에서의 따뜻한 수 처리에서 제거된다.
도 6a 내지 도 6c를 다시 참조하면, 웨이퍼 다이싱은 마스크를 통해, 웨이퍼 스트리트들(금속배선을 포함함)을 통해, 그리고 부분적으로 실리콘 기판으로 어블레이팅하기 위한 초기 어블레이션에 의해 수행될 수 있다. 이어서, 다이 싱귤레이션은 후속하는 실리콘 관통 딥 플라즈마 에칭에 의해 완료될 수 있다. 본 개시내용의 실시예에 따르면, 다이싱을 위한 재료 스택의 특정 예가 도 8a 내지 도 8d와 연관되어 아래에서 설명된다.
도 8a를 참조하면, 하이브리드 레이저 어블레이션 및 플라즈마 에칭 다이싱을 위한 재료 스택은 마스크(802), 디바이스 층(804), 및 기판(806)을 포함한다. 마스크 층(802), 디바이스 층(804), 및 기판(806)은 배킹 테이프(810)에 부착되는 다이 부착 막(808) 위에 배치된다. 다른 실시예들에서, 표준 다이싱 테이프에 대한 직접 커플링이 사용된다. 실시예에서, 마스크(802)는 마스크(602)와 연관되어 위에서 설명된 바와 같은 것이다. 디바이스 층(804)은 하나 이상의 로우 K 유전체 층들(이를테면, 탄소-도핑된 옥사이드 층들) 및 하나 이상의 금속 층들(이를테면, 구리 층들) 위에 배치된 무기 유전체 층(이를테면, 실리콘 디옥사이드)을 포함한다. 디바이스 층(804)은 또한, 집적 회로들 사이에 배열된 스트리트들을 포함하며, 스트리트들은 집적 회로들과 동일한 또는 유사한 층들을 포함한다. 기판(806)은 벌크 단결정질 실리콘 기판이다. 실시예에서, 마스크(802)는 이를테면 위에서 설명된 열 처리 또는 베이킹(899)을 사용하여 제작된다. 실시예에서, 마스크(802)는 워터 마스크이다.
실시예에서, 벌크 단결정질 실리콘 기판(806)은 다이 부착 막(808)에 부착되기 전에 후면으로부터 시닝된다. 시닝은 후면 그라인드 프로세스에 의해 수행될 수 있다. 일 실시예에서, 벌크 단결정질 실리콘 기판(806)은 대략 30 미크론 내지 200 미크론 범위의 두께로 시닝된다. 실시예에서, 시닝은 레이저 어블레이션 및 플라즈마 에칭 다이싱 프로세스 전에 수행된다는 것을 주목하는 것이 중요하다. 실시예에서, 마스크(802)는 대략 3 미크론 내지 100 미크론 범위의 두께를 갖고, 디바이스 층(804)은 대략 2 미크론 내지 20 미크론 범위의 두께를 갖는다. 실시예에서, 다이 부착 막(808)(또는 시닝된 또는 얇은 웨이퍼 또는 기판을 배킹 테이프(810), 이를테면, 상부 접착 층 및 베이스 막으로 구성된 다이싱 테이프들에 본딩할 수 있는 임의의 적절한 대체물)은 대략 10 미크론 내지 200 미크론 범위의 두께를 갖는다.
도 8b를 참조하면, 마스크(802), 디바이스 층(804), 및 기판(806)의 일부분이 레이저 스크라이빙 프로세스(812)를 이용하여 패터닝되어, 기판(806)에 트렌치들(814)이 형성된다.
도 8c를 참조하면, 트렌치(814)를 다이 부착 막(808)까지 연장하여서, 다이 부착 막(808)의 최상부 부분을 노출시키고 실리콘 기판(806)을 싱귤레이팅하기 위해, 실리콘 관통 딥 플라즈마 에칭 프로세스(816)가 사용된다. 디바이스 층(804)은 실리콘 관통 딥 플라즈마 에칭 프로세스(816) 동안 마스크(802)에 의해 보호된다.
도 8d를 참조하면, 싱귤레이션 프로세스는 다이 부착 막(808)을 패터닝하는 것, 배킹 테이프(810)의 최상부 부분을 노출시키는 것, 및 다이 부착 막(808)을 싱귤레이팅하는 것을 더 포함할 수 있다. 실시예에서, 다이 부착 막은 레이저 프로세스에 의해 또는 에칭 프로세스에 의해 싱귤레이팅된다. 추가적인 실시예들은, 후속하여, 배킹 테이프(810)로부터 기판(806)의 싱귤레이팅된 부분들을 (예컨대, 개별적인 집적 회로들로서) 제거하는 것을 포함할 수 있다. 일 실시예에서, 싱귤레이팅된 다이 부착 막(808)은 기판(806)의 싱귤레이팅된 부분들의 후면들 상에서 유지된다. 대안적인 실시예에서, 기판(806)이 대략 50 미크론보다 더 얇은 경우에, 레이저 스크라이빙 프로세스(812)는 추가적인 플라즈마 프로세스의 사용 없이 기판(806)을 완전히 싱귤레이팅하기 위해 사용된다. 실시예들은 디바이스 층(804)으로부터 마스크(802)를 제거하는 것을 더 포함할 수 있다. 마스크(802)의 제거는 패터닝된 마스크(608)의 제거를 위해 위에서 설명된 바와 같을 수 있다.
본 개시내용의 실시예들은, 본 개시내용의 실시예들에 따라 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하기 위해 사용될 수 있는 명령들이 저장되어 있는 머신-판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 5와 연관되어 설명된 프로세스 툴(500) 또는 도 4와 연관되어 설명된 에칭 챔버(400)와 커플링된다. 머신-판독가능 매체는 머신(예컨대, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장하거나 또는 송신하기 위한 임의의 메커니즘을 포함한다. 예컨대, 머신-판독가능(예컨대, 컴퓨터-판독가능) 매체는 머신(예컨대, 컴퓨터) 판독가능 저장 매체(예컨대, "ROM(read only memory)", "RAM(random access memory)", 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스들 등), 머신(예컨대, 컴퓨터) 판독가능 송신 매체(전기, 광학, 음향 또는 다른 형태의 전파 신호들(예컨대, 적외선 신호들, 디지털 신호들 등)) 등을 포함한다.
도 9는 컴퓨터 시스템(900)의 예시적인 형태의 머신의 도식적 표현을 예시하며, 컴퓨터 시스템(900) 내에서, 머신으로 하여금 본원에서 설명된 방법론들 중 임의의 하나 이상을 수행하게 하기 위한 한 세트의 명령들이 실행될 수 있다. 대안적인 실시예들에서, 머신은 LAN(Local Area Network), 인트라넷, 엑스트라넷, 또는 인터넷에서 다른 머신들에 연결(예컨대, 네트워킹)될 수 있다. 머신은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 머신의 능력으로 동작하거나, 또는 피어-투-피어(또는 분산) 네트워크 환경에서 피어 머신으로서 동작할 수 있다. 머신은 PC(personal computer), 태블릿 PC, STB(set-top box), PDA(Personal Digital Assistant), 셀룰러 전화, 웹 기기, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 자신이 행할 액션들을 특정하는 한 세트의 명령들을 (순차적으로 또는 다른 방식으로) 실행할 수 있는 임의의 머신일 수 있다. 추가로, 단일 머신만이 예시되지만, "머신"이라는 용어는 또한, 본원에서 설명된 방법론들 중 임의의 하나 이상을 수행하기 위한 한 세트(또는 다수의 세트들)의 명령들을 개별적으로 또는 공동으로 실행하는 머신들(예컨대, 컴퓨터들)의 임의의 집합을 포함하는 것으로 간주될 것이다.
예시적인 컴퓨터 시스템(900)은 프로세서(902), 메인 메모리(904)(예컨대, ROM(read-only memory), 플래시 메모리, DRAM(dynamic random access memory), 이를테면, SDRAM(synchronous DRAM) 또는 RDRAM(Rambus DRAM) 등), 정적 메모리(906)(예컨대, 플래시 메모리, SRAM(static random access memory) 등) 및 2차 메모리(918)(예컨대, 데이터 저장 디바이스)를 포함하며, 이들은 버스(930)를 통해 서로 통신한다.
프로세서(902)는 마이크로프로세서, 중앙 프로세싱 유닛 등과 같은 하나 이상의 범용 프로세싱 디바이스들을 표현한다. 더 구체적으로, 프로세서(902)는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 다른 명령 세트들을 구현하는 프로세서, 또는 명령 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서(902)는 또한, ASIC(application specific integrated circuit), FPGA(field programmable gate array), DSP(digital signal processor), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(902)는 본원에서 설명된 동작들을 수행하기 위한 프로세싱 로직(926)을 실행하도록 구성된다.
컴퓨터 시스템(900)은 네트워크 인터페이스 디바이스(908)를 더 포함할 수 있다. 컴퓨터 시스템(900)은 또한, 비디오 디스플레이 유닛(910)(예컨대, LCD(liquid crystal display), LED(light emitting diode display) 또는 CRT(cathode ray tube)), 영숫자 입력 디바이스(912)(예컨대, 키보드), 커서 제어 디바이스(914)(예컨대, 마우스), 및 신호 생성 디바이스(916)(예컨대, 스피커)를 포함할 수 있다.
2차 메모리(918)는 본원에서 설명된 방법론들 또는 기능들 중 임의의 하나 이상을 구현하는 하나 이상의 세트들의 명령들(예컨대, 소프트웨어(922))이 저장되는 머신-액세스가능 저장 매체(932)(또는 더 구체적으로는 컴퓨터-판독가능 저장 매체)를 포함할 수 있다. 소프트웨어(922)는 또한, 머신-판독가능 저장 매체를 또한 구성하는 프로세서(902), 메인 메모리(904) 및 컴퓨터 시스템(900)에 의한 소프트웨어(922)의 실행 동안 메인 메모리(904) 내에 그리고/또는 프로세서(902) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 소프트웨어(922)는 추가로, 네트워크 인터페이스 디바이스(908)를 통해 네트워크(920)를 이용하여 송신되거나 또는 수신될 수 있다.
머신-액세스가능 저장 매체(932)가 예시적인 실시예에서 단일 매체인 것으로 도시되지만, "머신-판독가능 저장 매체"라는 용어는 하나 이상의 세트들의 명령들을 저장하는 단일 매체 또는 다수의 매체들(예컨대, 중앙집중 또는 분산 데이터베이스, 및/또는 연관된 캐시들 및 서버들)을 포함하는 것으로 취해져야 한다. "머신-판독가능 저장 매체"라는 용어는 또한, 머신에 의한 실행을 위한 한 세트의 명령들을 저장하거나 또는 인코딩할 수 있고 머신으로 하여금 본 개시내용의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주될 것이다. 이에 따라서, "머신-판독가능 저장 매체"라는 용어는 솔리드 스테이트 메모리들, 그리고 광학 및 자기 매체를 포함하는 것으로 간주될 것이다(그러나, 이에 제한되지 않음).
본 개시내용의 실시예에 따르면, 머신-액세스가능 저장 매체에는, 데이터 프로세싱 시스템으로 하여금 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법, 이를테면 본원에서 설명된 방법들 중 하나 이상을 수행하게 하는 명령들이 저장되어 있다.
따라서, 감소된 전류 누설을 갖는 정전 척을 구현하는, 플라즈마 에칭 프로세스 및 레이저 스크라이빙 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법들이 개시되었다.

Claims (20)

  1. 에칭 장치로서,
    챔버;
    상기 챔버 내의 또는 상기 챔버에 커플링된 플라즈마 소스; 및
    상기 챔버 내의 정전 척
    을 포함하며,
    상기 정전 척은,
    자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈; 및
    상기 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들
    을 포함하는,
    에칭 장치.
  2. 제1 항에 있어서,
    상기 전도성 페데스탈, 및 상기 복수의 노치들의 표면들은 세라믹 재료로 코팅되는,
    에칭 장치.
  3. 제2 항에 있어서,
    상기 세라믹 재료는 알루미나를 포함하는,
    에칭 장치.
  4. 제1 항에 있어서,
    상기 정전 척은, 상기 전도성 페데스탈 주위에 측방향으로 있는 에지 절연체 링을 더 포함하며, 상기 에지 절연체 링은 상기 복수의 노치들 중의 노치들에 대응하는 복수의 내부 돌출부들을 가지며, 상기 복수의 내부 돌출부들 각각은 상기 복수의 리프트 핀들 중 대응하는 리프트 핀들을 수용하기 위한 관통 개구를 갖는,
    에칭 장치.
  5. 제1 항에 있어서,
    상기 정전 척은, 상기 전도성 페데스탈 아래의 최하부 절연체 링을 더 포함하며, 상기 최하부 절연체 링은 상기 복수의 리프트 핀들 중의 리프트 핀들에 대응하는 복수의 개구들을 갖는,
    에칭 장치.
  6. 제1 항에 있어서,
    상기 복수의 리프트 핀들은 상기 전도성 페데스탈의 프로세싱 구역의 둘레 외부에 위치되고, 상기 복수의 리프트 핀들은 기판 캐리어와 접촉하도록 배열되는,
    에칭 장치.
  7. 제1 항에 있어서,
    상기 정전 척은, 상기 복수의 리프트 핀들 위에 포지셔닝된 섀도우 링을 더 포함하는,
    에칭 장치.
  8. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 ―상기 마스크는 상기 집적 회로들을 커버 및 보호하는 층을 포함하고, 상기 반도체 웨이퍼는 기판 캐리어에 의해 지지됨―;
    레이저 스크라이빙 프로세스를 이용하여 상기 마스크를 패터닝하여 갭들을 갖는 패터닝된 마스크를 제공하여서, 상기 집적 회로들 사이에 상기 반도체 웨이퍼의 구역들을 노출시키는 단계; 및
    상기 반도체 웨이퍼가 상기 기판 캐리어에 의해 지지되고, 상기 기판 캐리어가, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈을 포함하는 정전 척에 의해 지지되는 동안, 상기 집적 회로들을 싱귤레이팅하기 위해 상기 패터닝된 마스크에 있는 상기 갭들을 통해 상기 반도체 웨이퍼를 에칭하는 단계
    를 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  9. 제8 항에 있어서,
    상기 전도성 페데스탈, 및 상기 복수의 노치들의 표면들은 세라믹 재료로 코팅되고, 상기 세라믹 재료는 상기 에칭하는 단계 동안 상기 정전 척으로부터 전류가 누설되는 것을 방지하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  10. 제8 항에 있어서,
    상기 에칭하는 단계에 후속하여, 상기 전도성 페데스탈의 상기 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들을 사용하여 상기 전도성 페데스탈로부터 상기 기판 캐리어를 제거하는 단계를 더 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  11. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템으로서,
    팩토리 인터페이스;
    상기 팩토리 인터페이스와 커플링되고 레이저를 포함하는 레이저 스크라이빙 장치; 및
    상기 팩토리 인터페이스와 커플링된 에칭 장치
    를 포함하며,
    상기 에칭 장치는 챔버, 상기 챔버 내의 또는 상기 챔버에 커플링된 플라즈마 소스, 및 상기 챔버 내의 정전 척을 포함하며, 상기 정전 척은, 자신의 원주방향 에지에 복수의 노치들을 갖는 전도성 페데스탈, 및 상기 복수의 노치들 중의 노치들에 대응하는 복수의 리프트 핀들을 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  12. 제11 항에 있어서,
    상기 레이저 스크라이빙 장치는 반도체 웨이퍼의 집적 회로들 사이의 스트리트들의 레이저 어블레이션(laser ablation)을 수행하도록 구성되며, 상기 에칭 장치는 상기 레이저 어블레이션에 후속하여 상기 집적 회로들을 싱귤레이팅하기 위해 상기 반도체 웨이퍼를 에칭하도록 구성되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  13. 제11 항에 있어서,
    상기 에칭 장치는 상기 팩토리 인터페이스와 커플링된 클러스터 툴 상에 하우징되고, 상기 클러스터 툴은, 상기 반도체 웨이퍼의 상기 집적 회로들 위에 마스크 층을 형성하도록 구성된 증착 챔버를 더 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  14. 제11 항에 있어서,
    상기 에칭 장치는 상기 팩토리 인터페이스와 커플링된 클러스터 툴 상에 하우징되고, 상기 클러스터 툴은, 상기 레이저 어블레이션 또는 상기 에칭에 후속하여 상기 반도체 웨이퍼를 세정하도록 구성된 습식/건식 스테이션을 더 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  15. 제11 항에 있어서,
    상기 레이저 스크라이빙 장치는 펨토초 기반 레이저를 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  16. 제15 항에 있어서,
    상기 펨토초 기반 레이저는 대략 400 펨토초 이하의 레이저 펄스 폭으로 대략 530 나노미터 이하의 파장을 갖는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  17. 제11 항에 있어서,
    상기 에칭 장치의 상기 정전 척의 상기 전도성 페데스탈 및 상기 복수의 노치들의 표면들은 세라믹 재료로 코팅되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  18. 제11 항에 있어서,
    상기 에칭 장치의 상기 정전 척은 상기 전도성 페데스탈 주위에 측방향으로 있는 에지 절연체 링을 더 포함하며, 상기 에지 절연체 링은 상기 복수의 노치들 중의 노치들에 대응하는 복수의 내부 돌출부들을 가지며, 상기 복수의 내부 돌출부들 각각은 상기 복수의 리프트 핀들 중 대응하는 리프트 핀들을 수용하기 위한 관통 개구를 갖는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  19. 제11 항에 있어서,
    상기 에칭 장치의 상기 정전 척은 상기 전도성 페데스탈 아래의 최하부 절연체 링을 더 포함하며, 상기 최하부 절연체 링은 상기 복수의 리프트 핀들 중의 리프트 핀들에 대응하는 복수의 개구들을 갖는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  20. 제11 항에 있어서,
    상기 에칭 장치의 상기 정전 척의 상기 복수의 리프트 핀들은 상기 전도성 페데스탈의 프로세싱 구역의 둘레 외부에 위치되고, 상기 복수의 리프트 핀들은 기판 캐리어와 접촉하도록 배열되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
KR1020227023455A 2019-12-10 2020-12-01 하이브리드 레이저 스크라이빙 및 플라즈마 에칭 웨이퍼 싱귤레이션 프로세스를 위한 감소된 전류 누설을 갖는 정전 척 KR20220113761A (ko)

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210134770A (ko) * 2019-04-10 2021-11-10 에이에스엠엘 네델란즈 비.브이. 입자 빔 장치에 적합한 스테이지 장치

Family Cites Families (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5691794A (en) 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
US5810933A (en) 1996-02-16 1998-09-22 Novellus Systems, Inc. Wafer cooling device
DE69725245T2 (de) 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
KR100830128B1 (ko) 2000-01-10 2008-05-20 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
WO2001074529A2 (en) 2000-03-30 2001-10-11 Electro Scientific Industries, Inc. Laser system and method for single pass micromachining of multilayer workpieces
KR100773070B1 (ko) 2000-07-12 2007-11-02 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 Ｉｃ 퓨즈를 하나의 펄스로 절단하기 위한 ｕｖ 레이저시스템 및 방법
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
JP4447325B2 (ja) 2002-02-25 2010-04-07 株式会社ディスコ 半導体ウェーハの分割方法
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
WO2003090258A2 (en) 2002-04-19 2003-10-30 Xsil Technology Limited Laser machining
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
KR100903014B1 (ko) 2007-11-12 2009-06-17 주식회사 테스 기판지지장치
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
CN101990480A (zh) 2008-04-10 2011-03-23 应用材料股份有限公司 激光刻划平台与杂合书写策略
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8371567B2 (en) 2011-04-13 2013-02-12 Novellus Systems, Inc. Pedestal covers
JP2013153171A (ja) 2013-02-15 2013-08-08 Panasonic Corp プラズマ処理装置及びプラズマ処理方法
US9034771B1 (en) * 2014-05-23 2015-05-19 Applied Materials, Inc. Cooling pedestal for dicing tape thermal management during plasma dicing
TWI760394B (zh) * 2016-12-07 2022-04-11 美商東京威力科創Ｆｓｉ股份有限公司 用於半導體元件製造的晶圓邊緣升降銷設計

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JP2023505675A (ja) 2023-02-10
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