KR20220057551A - 유기 반도체 디바이스의 소스/드레인용 전극, 그것을 사용한 유기 반도체 디바이스, 및 그것들의 제조 방법 - Google Patents

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drain
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준이치 다케야
슌이치로 와타나베
šœ이치로 와타나베
다츠유키 마키타
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고쿠리츠다이가쿠호우진 도쿄다이가쿠
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Abstract

본 개시는, 유기 반도체가 경시 변화하기 어려워, 유기 반도체 디바이스의 실용적인 집적 회로의 제조에 적용하는 것이 가능한 미세한 전극을 제공한다. 본 개시는, 유기 반도체 디바이스의 소스/드레인용 전극으로서, 10 세트 이상의 전극을 포함하고, 상기 각 세트에 있어서의 전극 간의 채널 길이가 200 ㎛ 이하이고, 상기 각 세트에 있어서의 전극이, 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖는 소스/드레인용 전극에 관한 것이다.

Description

유기 반도체 디바이스의 소스/드레인용 전극, 그것을 사용한 유기 반도체 디바이스, 및 그것들의 제조 방법
본 개시는, 유기 반도체 디바이스의 소스/드레인용 전극, 그것을 사용한 유기 반도체 디바이스, 및 그것들의 제조 방법에 관한 것이다.
최근, 유기 반도체에 대한 관심이 높아지고 있다. 유기 반도체의 특징으로는, 종래의 아모르퍼스 실리콘이나 다결정 실리콘의 무기 반도체와는 달리, 유연성이 우수한 것이나, roll to roll 프로세스로 저렴하게 대면적화가 가능한 것 등을 들 수 있으며, 유기 반도체는 포스트실리콘 반도체로서 차세대형의 전자 디바이스로의 응용이 검토되고 있다.
유기 전계 효과 트랜지스터 (OFET) 등의 적층 디바이스에서는, 유기 반도체층 상에 진공 증착에 의해 Au 등의 전극을 형성하고, 포토리소그래피에 의해 형성한 전극을 패터닝하는 것이 실시되고 있다. 그러나, 전극을 증착할 때의 유기 반도체층에 대한 열적인 데미지, 또는 포토리소그래피 프로세스시의 레지스트, 에칭액 등에 의한 유기 반도체층의 데미지에 의해, 디바이스 특성이 열화될 수 있는 것이 알려져 있다.
유기 반도체층에 데미지를 주지 않고 유기 반도체층 상에 전극을 형성하는 수법으로서, 택성을 갖는 엘라스토머 상에 전극 패턴을 형성하고, 전극 패턴을 형성한 엘라스토머를 유기 반도체층 상에 첩부한다는 수법이 알려져 있으며, 기초 물성 평가에 사용되고 있다 (비특허문헌 1).
J. A. Rogers et al., Proc. Natl. Acad. Sci. USA 99, 10252 (2002)
그러나, 비특허문헌 1 의 수법에서는, 수축되기 쉬운 엘라스토머 상에 미세한 전극을 형성하는 것이 어렵고, 또한 시간 경과와 함께 비교적 단기간에 유기 반도체가 손상되기 쉬워, 실용적인 집적 회로의 제조에 응용하는 것은 곤란하였다. 시간 경과와 함께 비교적 단기간에 유기 반도체가 손상되는 것의 원인은 명확하지는 않지만, 유기 반도체막의 바로 위에 온도 등에 의해 신축되기 쉽고 또한 경시 (經時) 변화하기 쉬운 엘라스토머가 첩부되어 있는 것의 영향, 또는 엘라스토머로서 폴리디메틸실록산 (PDMS) 에 포함되는 저분자 실록산의 영향을 생각할 수 있다.
(1) 유기 반도체 디바이스의 소스/드레인용 전극으로서,
10 세트 이상의 전극을 포함하고,
상기 각 세트에 있어서의 전극 간의 채널 길이가 200 ㎛ 이하이고,
상기 각 세트에 있어서의 전극이, 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖는, 소스/드레인용 전극.
(2) 상기 각 세트에 있어서의 전극 간의 채널 길이의 평행도가 1 도 이하인, 상기 (1) 에 기재된 소스/드레인용 전극.
(3) 1 ㎛ 이하의 두께를 갖는 유리 전이점이 80 ℃ 이상인 절연성 폴리머로 이루어지고, 정전기력으로 상기 각 세트에 있어서의 전극의 상기 면과는 반대측의 면에 첩부되고, 또한 상기 각 세트에 있어서의 상기 채널의 적어도 일부로 연장되는 보호막을 추가로 갖는, 상기 (1) 또는 (2) 에 기재된 소스/드레인용 전극.
(4) 상기 전극이 도금을 구비하는, 상기 (1) ∼ (3) 중 어느 하나에 기재된 소스/드레인용 전극.
(5) 게이트 전극, 게이트 절연막, 유기 반도체막, 및 상기 (1) ∼ (4) 중 어느 하나에 기재된 소스/드레인용 전극을 포함하는 유기 반도체 디바이스.
(6) 상기 유기 반도체막의, 상기 각 세트에 있어서의 전극과 접하는 면의 표면 조도 Rq 는 2 ㎚ 이하인, 상기 (5) 에 기재된 유기 반도체 디바이스.
(7) 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법으로서,
표면 조도 Rq 가 2 ㎚ 이하인 기판을 준비하는 것,
상기 기판의 표면에 박리층을 형성하는 것,
상기 박리층 상에, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것,
상기 박리층 및 상기 전극 상에, 보호막을 형성하는 것,
상기 보호막 상에, 핸들링용 막을 형성하는 것,
상기 박리층과 상기 전극 및 상기 보호막의 계면을 박리시켜, 상기 전극, 상기 보호막, 및 상기 핸들링용 막을 포함하는 전극 필름을 얻는 것, 및
상기 핸들링용 막을 제거하는 것을 포함하는, 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법.
(8) 상기 박리층을 형성하는 것이,
상기 기판의 표면을 UV 오존 처리하여, 상기 기판의 표면에 수산기를 형성하는 것, 및
상기 수산기를 형성한 기판의 표면에 SAM 처리를 실시하는 것을 포함하는, 상기 (7) 에 기재된 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법.
(9) 상기 박리층을 형성하는 것이,
상기 기판의 표면에 발액성 고분자층을 형성하는 것,
상기 발액성 고분자층을 형성한 기판 상에 포토 마스크 또는 메탈 마스크를 배치하는 것,
상기 기판에 대하여, 상기 포토 마스크 또는 메탈 마스크를 배치한 측으로부터 UV 조사를 실시하여, 상기 조사한 지점의 상기 발액성 고분자층을 분해하고, 상기 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 및
상기 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함하고,
상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것이,
상기 박리층 상에, 금속 입자를 포함하는 도전성 잉크를 도포하는 것, 및
상기 도전성 잉크를 도포한 상기 박리층이 형성된 상기 기판에, 상기 금속 입자를 촉매로 하여 무전해 도금을 실시하여, 상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용의 도금을 구비한 전극을 형성하는 것을 포함하는, 상기 (7) 에 기재된 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법.
(10) 유기 반도체 디바이스의 제조 방법으로서,
표면 조도 Rq 가 2 ㎚ 이하인 기판을 준비하는 것,
상기 기판의 표면에 박리층을 형성하는 것,
상기 박리층 상에, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것,
상기 박리층 및 상기 전극 상에, 보호막을 형성하는 것,
상기 보호막 상에, 핸들링용 막을 형성하는 것,
상기 박리층과 상기 전극 및 상기 보호막의 계면을 박리시켜, 상기 전극, 상기 보호막, 및 상기 핸들링용 막을 포함하는 전극 필름을 얻는 것,
상기 전극 필름을, 유기 반도체막 상에 배치하는 것, 및
상기 핸들링용 막을 제거하는 것을 포함하는, 유기 반도체 디바이스의 제조 방법.
(11) 상기 박리층을 형성하는 것이,
상기 기판의 표면을 UV 오존 처리하여, 상기 기판의 표면에 수산기를 형성하는 것, 및
상기 수산기를 형성한 기판의 표면에 SAM 처리를 실시하는 것을 포함하는, 상기 (10) 에 기재된 유기 반도체 디바이스의 제조 방법.
(12) 상기 박리층을 형성하는 것이,
상기 기판의 표면에 발액성 고분자층을 형성하는 것,
상기 발액성 고분자층을 형성한 기판 상에 포토 마스크 또는 메탈 마스크를 배치하는 것,
상기 기판에 대하여, 상기 포토 마스크 또는 메탈 마스크를 배치한 측으로부터 UV 조사를 실시하여, 상기 조사한 지점의 상기 발액성 고분자층을 분해하고, 상기 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 및
상기 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함하고,
상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것이,
상기 박리층 상에, 금속 입자를 포함하는 도전성 잉크를 도포하는 것, 및
상기 도전성 잉크를 도포한 상기 박리층이 형성된 상기 기판에, 상기 금속 입자를 촉매로 하여 무전해 도금을 실시하여, 상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용의 도금을 구비한 전극을 형성하는 것을 포함하는, 상기 (10) 에 기재된 유기 반도체 디바이스의 제조 방법.
본 개시에 의하면, 유기 반도체가 경시 변화하기 어려워, 유기 반도체 디바이스의 실용적인 집적 회로의 제조에 적용하는 것이 가능한 미세한 전극을 제공할 수 있다.
도 1 은, 본 개시의 소스/드레인용 전극을 표면에서 본 현미경 사진이다.
도 2 는, 본 개시의 소스/드레인용 전극의 단면 모식도이다.
도 3 은, 보호막을 구비한 본 개시의 소스/드레인용 전극의 단면 모식도이다.
도 4 는, 보호막을 구비한 본 개시의 소스/드레인용 전극의 단면 모식도이다.
도 5 는, 게이트 전극, 게이트 절연막, 유기 반도체막, 및 본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스의 단면 모식도이다.
도 6 은, 게이트 전극, 게이트 절연막, 유기 반도체막, 및 본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스의 단면 모식도이다.
도 7 은, 박리층을 형성한 기판의 단면 모식도이다.
도 8 은, 박리층 상에 전극을 형성한 기판의 단면 모식도이다.
도 9 는, 보호막을 형성한 기판, 박리층, 및 전극의 단면 모식도이다.
도 10 은, 핸들링용 막을 형성한 기판, 박리층, 전극, 및 보호막의 단면 모식도이다.
도 11 은, 전극과 핸들링용 막으로 보호막을 협지한 전극 필름의 단면 모식도이다.
도 12 는, 유기 반도체막 (66) 상에 배치한 전극 필름의 단면 모식도이다.
도 13 은, Au 전극과 수용성 폴리머의 PVA 막으로 보호막인 PMMA 막을 협지한 전극 필름의 외관 사진이다.
도 14 는, 도 13 의 Au 전극 패턴을 확대한 현미경 사진이다.
도 15 는, 얻어진 유기 반도체 디바이스의 외관 사진이다.
도 16 은, 연속 에지 캐스트법으로 제막한 C9-DNBDT-NW 의 단분자층막의 레이저 공초점 현미경 사진이다.
도 17 은, 도 16 의 C9-DNBDT-NW 의 단분자층막을 원자간력 현미경 (AFM) 으로 측정한 결과이다.
도 18 은, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 19 는 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 20 은, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 21 은, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 22 는, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 23 은, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 24 는, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 25 는, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 26 은, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 27 은, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 28 은, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 29 는, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 30 은, 본 개시의 소스/드레인용 전극의 일례의 상면 사진이다.
도 31 은, 도 30 의 파선으로 둘러싼 1 세트의 소스/드레인용 전극의 확대 사진이다.
도 32 는, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 33 은, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 34 는, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 35 는, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 36 은, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 37 은, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 38 은, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 39 는, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 40 은, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 41 은, 전극의 표면 조도 Rq 가 0.6 ㎚ 인 AFM 측정 결과의 일례이다.
도 42 는, 게이트 전극, 게이트 절연막, 유기 반도체막, 및 본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스의 단면 모식도이다.
도 43 은, 게이트 전극, 게이트 절연막, 유기 반도체막, 및 본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스의 단면 모식도이다.
도 44 는, VG-Vth 의 각각에 대해 채널 길이 (L) 와 Rtotal·W 의 관계를 나타내는 그래프이다.
도 45 는, VG-Vth 와 RC·W 와의 관계를 나타내는 그래프이다.
도 46 은, 발액성 고분자층을 형성한 기판의 단면 모식도이다.
도 47 은, 발액성 고분자층을 형성한 기판에 포토 마스크 또는 메탈 마스크를 배치한 측으로부터 진공 자외광을 조사하는 양태를 나타내는 단면 모식도이다.
도 48 은, 발액성 고분자층을 분해한 지점에 수산기를 형성한 기판의 단면 모식도이다.
도 49 는, 수산기를 형성한 지점에 자기 조직화 단분자막을 형성한 기판의 표면의 단면 모식도이다.
도 50 은, 자기 조직화 단분자막을 형성한 기판 상에 도전성 잉크를 블레이드 코트법으로 도포하여 패터닝된 전극을 형성하는 양태를 나타내는 단면 모식도이다.
도 51 은, 도포법으로 형성한 패터닝된 Ag 입자로 구성되는 도막의 외관 사진이다.
도 52 는, 진공 자외광을 조사하기 전의 CYTOP (등록 상표) 와 옥탄의 젖음성을 평가한 사진이다.
도 53 은, 자기 조직화 단분자막을 형성한 후, CYTOP (등록 상표) 및 F-SAM 과 옥탄의 젖음성을 평가한 사진이다.
도 54 는, 패터닝된 도금을 구비한 전극이 형성된 기판의 단면 모식도이다.
도 55 는, Au 도금을 구비한 소스/드레인용 전극의 외관 사진이다.
도 56 은, 보텀 게이트/톱 컨택트 구조의 유기 전계 효과 트랜지스터의 단면 모식도이다.
도 57 은, Au 도금을 구비한 전극, 파릴렌 (등록 상표) 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름의 단면 모식도이다.
도 58 은, 포톤 에너지 (hν) 에 대하여 Y1/2 를 플롯한 일함수의 측정 결과이다.
도 59 는, 채널 길이/채널 폭이 100 ㎛/315 ㎛ 인 소스 드레인 전극의 외관 사진이다.
도 60 은, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 61 은, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 62 는, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 63 은, 접촉 저항을 평가한 범위를 파선으로 나타낸 외관 사진이다.
도 64 는, VG-Vth 의 각각에 대해 채널 길이 (L) 와 Rtotal·W 의 관계를 나타내는 그래프이다.
도 65 는, VG-Vth 와 RC·W 의 관계를 나타내는 그래프이다.
도 66 은, 도포법으로 형성한 패터닝된 Ag 입자로 구성되는 도막의 외관 사진이다.
본 개시는, 유기 반도체 디바이스의 소스/드레인용 전극으로서, 10 세트 이상의 전극을 포함하고, 상기 각 세트에 있어서의 전극 간의 채널 길이가 200 ㎛ 이하이고, 상기 각 세트에 있어서의 전극이, 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖는, 전극을 대상으로 한다.
도 30 에, 본 개시의 소스/드레인용 전극의 일례로서 50 세트의 전극의 상면 사진을 나타낸다. 도 31 에, 도 30 의 파선으로 둘러싼 1 세트의 소스/드레인용 전극의 확대 사진을 나타낸다. 도 1 에, 본 개시의 소스/드레인용 전극의 일례 중 3 세트를 확대한 현미경 사진을 나타낸다. 도 2 에, 본 개시의 소스/드레인용 전극의 1 세트의 단면 모식도를 나타낸다. 도 2 는, 도 1 의 A-A 의 단면 모식도이다.
도 30 에 있어서는, 가로 세로 1.5 ㎝ 로 50 세트의 소스/드레인용 전극이 형성되어 있다. 각 세트의 전극의 채널 길이는 200 ㎛ 이고, 각 세트에 있어서의 전극은, 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖고, 각 세트의 전극의 채널 폭은 1000 ㎛ 이다. 도 41 에, 본 개시의 소스/드레인용 전극의 AFM 측정 결과의 일례를 나타낸다. 도 41 은, PMMA 보호막 및 PVA 핸들링용 막을 구비한 Au 전극의, 표면 조도 Rq 가 0.6 ㎚ 인 AFM 측정 결과이다.
본 개시의 소스/드레인용 전극은, 10 세트 이상, 바람직하게는 50 세트 이상, 보다 바람직하게는 1000 세트 이상, 더욱 바람직하게는 10000 세트 이상을, 보다 더 바람직하게는 50000 세트 이상의 소스/드레인용 전극을 포함한다.
도 1 에 있어서, 위에서부터 1 개째의 전극 (10, 20) 은, 채널 길이 (L) 가 10 ㎛, 채널 폭 (W) 이 500 ㎛ 이다. 위에서부터 2 개째의 전극 (12, 22) 은, 채널 길이 (L) 가 20 ㎛, 채널 폭 (W) 이 500 ㎛ 이다. 위에서부터 3 개째의 전극 (14, 24) 은, 채널 길이 (L) 가 40 ㎛, 채널 폭 (W) 이 500 ㎛ 이다.
본 개시의 소스/드레인용 전극의 각 세트에 있어서의 전극 간의 채널 길이는, 200 ㎛ 이하, 바람직하게는 100 ㎛ 이하, 보다 바람직하게는 10 ㎛ 이하, 더욱 바람직하게는 1 ㎛ 이하, 보다 더 바람직하게는 0.5 ㎛ 이하이다. 본원에 있어서, 채널 길이란, 전극 각 세트 (1 소자) 내의 채널 길이이다. 10 세트 이상의 각 전극에 있어서, 채널 길이는 200 ㎛ 이하이면, 서로 상이해도 된다. 채널 길이의 하한값은 특별히 한정되지 않지만, 바람직하게는, 하기에 설명하는 보호막의 두께의 하한값과 동일한 정도인 0.05 ㎛ 정도로 해도 된다. 본 개시의 소스/드레인용 전극의 채널 길이는 작으므로, 본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스는, 실용적인 고주파수에서의 동작이 가능하다. 실용적인 주파수란, 바람직하게는 10 ㎑ 이상, 보다 바람직하게는 100 ㎑ 이상, 더욱 바람직하게는 1 ㎒ 이상, 보다 더 바람직하게는 10 ㎒ 이상이다. 채널 길이는, 전극 각 세트 (1 소자) 내에 있어서, 채널 폭 방향으로 3 점 측정한 값의 평균값이다. 3 점의 측정 위치는, 채널 폭을 4 등분하여, 중심점과 그 양측의 2 점의 위치이다.
채널 폭은 특별히 한정되지 않으며, 예를 들어 100 ㎛ ∼ 10000 ㎛ 일 수 있다.
본 개시의 소스/드레인용 전극은, 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖는다. 도 2 에 있어서, 전극 (10) 의 면 (101) 및 전극 (20) 의 면 (201) 은, 2 ㎚ 이하의 표면 조도 Rq 를 갖는다. 전극의 표면 조도 Rq 는, 바람직하게는 1 ㎚ 이하, 보다 바람직하게는 0.5 ㎚ 이하이다. 전극의 표면 조도 Rq 의 하한값은 특별히 한정되지 않지만, 예를 들어 0.1 ㎚ 여도 된다.
본 개시의 소스/드레인용 전극은, 유기 반도체 디바이스에 사용할 때에, 표면 조도 Rq 가 2 ㎚ 이하인 면이 유기 반도체막과 접한다.
유기 반도체막의 전극과 접하는 면의 표면 조도 Rq 도 작고, 바람직하게는 2 ㎚ 이하이다. 서로 표면 조도가 작은 유기 반도체막과 전극이 접하도록 배치하면, 유기 반도체막과 전극 사이의 밀착성을 향상시킬 수 있고, 또한 유기 반도체막의 구조를 파괴하지 않는다. 그 때문에, 본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스는, 양호한 특성을 나타낼 수 있다. 유기 반도체막의 표면 조도 Rq 는, 바람직하게는 1 ㎚ 이하, 보다 바람직하게는 0.5 ㎚ 이하이다. 유기 반도체막의 표면 조도 Rq 의 하한값은 특별히 한정되지 않지만, 예를 들어 0.1 ㎚ 여도 된다. 전극의 표면 조도 Rq 는, 전극 각 세트 (1 소자) 의, 박리층으로부터 박리한 후에 유기 반도체막과 접하는 면에 있어서, 원자간력 현미경 (AFM) 을 사용하여 3 점 측정한 값의 제곱 평균 제곱근 조도이고, 평균선에서 측정 곡선까지의 편차의 제곱을 평균한 값의 제곱근의 값이다. 3 점의 측정 위치는, 전극의 면내를 통과하는 최장의 선을 4 등분하여, 중심점과 그 양측의 2 점의 위치이다. 전극의 면내를 통과하는 최장의 선이란, 예를 들어 전극이 원인 경우에는 직경이고, 전극이 사각형인 경우에는 대각선이다.
본 개시의 소스/드레인용 전극은, 각 세트에 있어서의 전극 간의 채널 길이의 평행도가, 바람직하게는 1 도 이하, 보다 바람직하게는 0.5 도 이하, 더욱 바람직하게는 0.1 도 이하, 보다 더 바람직하게는 0.01 도 이하이다. 채널 길이의 평행도란, 전극 각 세트 (1 소자) 의 채널 길이를 형성하는 대향하는 전극의 변이 이루는 각도이다. 전극 각 세트는, 채널 길이의 평행도가 우수하기 때문에, 본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스는, 설계대로의 특성을 나타낼 수 있다.
대향하는 전극의 변이 이루는 각도 (평행도) 의 측정 방법은, 이하와 같이 실시한다 : 전극 각 세트 (1 소자) 의 채널 길이 및 채널 폭의 전체가 포함되는 범위에서, 가능한 한 큰 배율로 채널 길이의 SEM 관찰을 실시한다. SEM 관찰에 의해 얻어진 SEM 화상에 기초하여, 전극 각 세트 (1 소자) 의 대향하는 전극의 변 (2 변) 에 대해, 채널 폭 방향으로 채널 폭을 4 등분하여, 채널 폭의 양 단부를 포함하는 5 점의 변의 위치의 측정을 실시하고, 최소 제곱법에 의해, 측정한 5 점으로부터의 거리의 제곱의 합이 최소가 되는 직선을 특정한다. 특정한 2 개의 직선이 이루는 각도를 측정하여, 평행도를 산출한다.
전극의 재료는, 유기 반도체 디바이스에 사용되는 것이면 특별히 한정되지 않지만, 바람직하게는 Au, Ag, 카본, 도전성 고분자, 또는 이것들의 조합이고, 보다 바람직하게는 Au 이다.
전극의 두께는, 바람직하게는 20 ∼ 200 ㎚, 보다 바람직하게는 25 ∼ 100 ㎚, 더욱 바람직하게는 30 ∼ 50 ㎚ 이다.
본 개시의 소스/드레인용 전극은, 바람직하게는, 1 ㎛ 이하의 두께를 갖는 유리 전이점이 80 ℃ 이상인 절연성 폴리머로 이루어지고, 정전기력으로 전극 (10, 20) 의 면 (101, 201) 과는 반대측의 면에 첩부되고, 또한 채널의 적어도 일부로 연장되는 보호막을 추가로 갖는다.
보호막은, 유리 전이점이 80 ℃ 이상인 점착성을 갖지 않는 절연성 폴리머로 이루어지므로, 유기 반도체막에 대하여 장기적으로 데미지를 주지 않아, 유기 반도체가 경시 변화하기 어렵다. 또, 두께를 1 ㎛ 이하의 박막으로 함으로써, 보호막과 전극 사이, 및 보호막과 유기 반도체막 사이에 정전기력에 의한 접착력을 발현시킬 수 있다. 본원에 있어서, 유기 반도체의 경시 변화는, 유기 반도체를 포함하는 반도체 디바이스의 이동도의 값을, 소정의 기간, 바람직하게는 4 주일 이상, 보다 바람직하게는 8 주일 이상 측정함으로써 평가된다.
이론에 속박되는 것은 아니지만, 상기 서술한 바와 같이, 유리 전이점이 낮은 택성을 갖는 엘라스토머를 사용하면 시간 경과와 함께 비교적 단기간에 유기 반도체막이 손상되기 쉽지만, 1 ㎛ 이하의 두께를 갖는 유리 전이점이 80 ℃ 이상인 절연성 폴리머는, 유기 반도체막과 정전기력으로 접착되기 때문에, 유기 반도체막의 장기적인 안정성이 높아, 유기 반도체가 경시 변화하기 어려운 것으로 생각된다.
도 3 에, 보호막 (30) 을 구비한 본 개시의 소스/드레인용 전극 (10, 20) 의 단면 모식도를 나타낸다. 보호막 (30) 의 두께는, 바람직하게는 1 ㎛ 이하, 보다 바람직하게는 1 ㎛ 미만, 보다 더 바람직하게는 0.5 ㎛ 이하의 두께를 갖는다. 보호막의 두께의 하한값은, 특별히 한정되지 않지만, 절연막을 안정적으로 형성하는 관점에서, 0.05 ㎛ 이다.
보호막 (30) 의 유리 전이점은, 80 ℃ 이상, 바람직하게는 90 ℃ 이상, 보다 바람직하게는 100 ℃ 이상이다. 상기 범위의 유리 전이점을 갖는 절연성 폴리머는, 유리 전이점이 실온보다 충분히 높으므로, 유기 반도체막에 접하여 배치되었을 때에 유기 반도체막을 열화시키기 어려워, 유기 반도체가 경시 변화하기 어렵다.
보호막 (30) 은, 정전기력으로 전극 (10, 20) 의 면 (101, 201) 과는 반대측의 면에 첩부된다. 도 4 에 나타내는 바와 같이, 보호막 (30) 은, 전극 (10, 20) 사이의 파선으로 나타낸 영역의 채널 (40) 의 적어도 일부로 연장되면 된다. 바람직하게는, 보호막 (30) 은, 도 3 에 나타내는 바와 같이 채널 (40) 의 실질적으로 모든 영역으로 연장된다.
보호막 (30) 은, 점착력을 실질적으로 갖지 않고, 실질적으로 정전기력으로 전극 (10, 20) 에 첩부된다. 보호막 (30) 은, 전극 형성 후의 전극의 핸들링을 용이하게 하고, 후술하는 핸들링용 막의 제거시에 있어서는 전극이 파괴되는 것을 방지하며, 본 개시의 전극을 사용한 유기 반도체 디바이스에 있어서는, 유기 반도체막으로부터 전극이 박리되는 것을 억제할 수 있다.
보호막 (30) 의 재료는, 바람직하게는, 유리 전이점이 약 100 ℃ 인 폴리메타크릴산메틸 (PMMA), 유리 전이점이 약 108 ℃ 인 CYTOP (등록 상표) 등의 불소계 폴리머, 유리 전이점이 약 109 ℃ 인 폴리파라자일릴렌 (파릴렌 (등록 상표)), 또는 유리 전이점이 200 ℃ 이상인 폴리아다만틸메타크릴레이트 (PADMA) 이다.
본 개시의 소스/드레인용 전극은, 바람직하게는 도금을 구비한다. 소스/드레인용 전극이 도금을 구비한 것임으로써, 전극의 일함수를 제어하여, 전극으로부터 유기 반도체에 대한 캐리어 주입을 향상시킬 수 있다.
도금은, 바람직하게는 Au 도금, Ag 도금, Pt 도금, 또는 Cu 도금이고, 보다 바람직하게는 Au 도금이다. 소스/드레인용 전극이 상기 바람직한 금속 도금을 구비하고 있음으로써, 유기 반도체에 대한 캐리어 주입에 유리한 고 일함수의 전극을 형성할 수 있다.
일함수는, 광 전자 수량 분광 (Photoelectron Yield Spectroscopy : PYS) 으로, 하기 식 :
Figure pct00001
(식 중, Y 는 광 전자 수량, h 는 플랑크 정수 (定數), ν 는 광자의 진동수, WF 는 일함수이다) 에 의해 측정된다. 물질에 일정 이상의 에너지를 가진 광을 조사하면, 광전 효과에 의해 전자가 물질로부터 방출된다. 이 전자가 방출되기 시작하는 에너지가 일함수에 상당한다. PYS 에서는 조사하는 광의 에너지를 변경하면서 방출된 전자를 계측함으로써 측정이 실시된다. 검출에는, 조사한 광자수에 대한 전자의 방출수의 비율을 나타내는 광 전자 수량 (Y), 조사하는 광의 에너지를 hν, 및 측정하는 물질의 일함수를 WF 로 하면,
Figure pct00002
라는 관계가 성립한다. n 은 재료의 종류에 따라 결정되는 값이며, 금속의 경우에는 n ＝ 2 이다. Y1 / 2 를 hν 에 대하여 플롯하고, WF 로 보여지는 지점의 전후의 영역에서 각각 직선 근사를 실시한다. 이로써 얻어진 2 직선의 교점을 구함으로써 WF 가 얻어진다.
도 5 및 도 6 에, 게이트 전극 (54), 게이트 절연막 (52), 유기 반도체막 (66), 및 본 개시의 소스/드레인용 전극 (10, 20) 을 포함하는 유기 반도체 디바이스 (100, 200) 의 단면 모식도를 나타낸다. 도 5 는, 톱 게이트/톱 컨택트 구조의 단면 모식도이고, 도 6 은, 보텀 게이트/톱 컨택트 구조의 단면 모식도이다.
도 5 및 도 6 의 유기 반도체 디바이스 (100, 200) 에 있어서는, 전극 (10, 20) 이, 소스/드레인 전극으로서 포함된다.
게이트 전극 (54) 은, 종래 사용되고 있는 게이트 전극의 재료로 구성될 수 있으며, 예를 들어 doped-Si 일 수 있다. doped-Si 는, 게이트 전극으로서 저항값이 충분히 낮아 종래 사용되고 있는 것일 수 있다.
게이트 절연막 (52) 도, 종래 사용되고 있는 게이트 절연막의 재료로 구성될 수 있다.
톱 게이트/톱 컨택트 구조에 있어서는, 게이트 절연막 (52) 은, 절연성 폴리머로 이루어지는 보호막 (30) 과 일체로 구성되어도 된다.
하지층 (56) 도, 종래 사용되고 있는 기판, 평활화층, 및 표면 수식을 실시한 층을 포함하는 층일 수 있다. 하지층 (56) 은, 예를 들어, 유리, 유리의 표면을 파릴렌 (등록 상표), 트리메톡시(2-페닐에틸)실란 (β-PTS) 등의 막으로 피복한 것, 폴리에틸렌테레프탈레이트 (PET), 폴리에틸렌나프탈레이트 (PEN) 등의 플라스틱 기판, PET, PEN 등의 플라스틱 기판의 표면을 파릴렌 (등록 상표) 등의 막으로 피복한 것, 그것들의 기판 상에 트랜지스터 등의 디바이스를 제조한 것, 또는 그것들의 디바이스 상에 파릴렌 (등록 상표), 알루미나 등의 층간 절연막을 퇴적시킨 것을 들 수 있다.
보호막 (30) 을 구비한 본 개시의 소스/드레인용 전극을 준비한 경우, 유기 반도체 디바이스 (100, 200) 에 있어서, 보호막 (30) 을 그대로 절연성 박막으로서 사용해도 되고, 혹은, 보호막 (30) 을 일단 용해시켜, 보호막 (30) 을 새로 형성, 또는 게이트 절연막 (52) 과 일체의 보호막 (30) 을 새로 형성해도 된다.
유기 반도체 디바이스에 있어서, 바람직하게는, 유기 반도체막의 전극과 접하는 면의 표면 조도 Rq 는 2 ㎚ 이하이다. 서로 표면 조도가 작은 유기 반도체막과 전극이 접하도록 배치하면, 유기 반도체막과 전극 사이의 밀착성을 향상시킬 수 있고, 또한 접촉 저항을 저감시킬 수 있다. 유기 반도체막의 표면 조도 Rq 는, 유기 반도체막의 표면에 있어서, 원자간력 현미경 (AFM) 을 사용하여 3 점 측정한 값의 제곱 평균 제곱근 조도이고, 평균선에서 측정 곡선까지의 편차의 제곱을 평균한 값의 제곱근의 값이다. 3 점의 측정 위치는, 유기 반도체막의 면내를 통과하는 최장의 선을 4 등분하여, 중심점과 그 양측의 2 점의 위치이다. 유기 반도체막의 면내를 통과하는 최장의 선이란, 예를 들어 유기 반도체막이 원인 경우에는 직경이고, 유기 반도체막이 사각형인 경우에는 대각선이다.
본 개시의 유기 반도체 디바이스의 접촉 저항 RC·W 는, 바람직하게는 200 Ω·㎝ 이하, 보다 바람직하게는 175 Ω·㎝ 이하, 더욱 바람직하게는 150 Ω·㎝ 이하, 보다 더 바람직하게는 125 Ω·㎝ 이하이다. RC 는 접촉 저항, W 는 채널 폭이다.
유기 반도체 디바이스의 접촉 저항은, Transmission Line Method (TLM) 법을 사용하여 평가된다. TLM 법은, 하기 식 :
Figure pct00003
(식 중, Rtotal 은 유기 반도체 디바이스의 저항, RC 는 접촉 저항, L 은 채널 길이, μint 는 접촉 저항의 영향을 제외한 유기 반도체 디바이스 본래의 이동도, W 는 채널 폭, Ci 는 단위 면적당의 커패시턴스, VG 는 게이트 전압, Vth 는 임계값 전압이다) 에 기초하여, 복수의 채널 길이의 유기 반도체 디바이스에 대해, 채널 길이 (L) 에 대하여 저항 Rtotal·W 를 플롯하고, 그 회귀 직선의 y 절편으로부터 RC·W 를 간접적으로 추측하는 방법이다. Rtotal·W 는, 선형 영역의 전달 특성에 있어서 드레인 전압 VD 를, 드레인 전류 ID,lin 으로 제산함으로써 얻어진다.
본 개시의 소스/드레인용 전극을 포함하는 유기 반도체 디바이스는, 유기 EL (일렉트로루미네선스) 소자, 유기 태양 전지 소자, 유기 광전 변환 소자, 유기 트랜지스터 소자, 유기 전계 효과 트랜지스터 (OFET) 소자 등일 수 있다.
본 개시는 또, 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법으로서, 표면 조도 Rq 가 2 ㎚ 이하인 기판을 준비하는 것, 상기 기판의 표면에 박리층을 형성하는 것, 상기 박리층 상에, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것, 상기 박리층 및 상기 전극 상에, 보호막을 형성하는 것, 상기 보호막 상에, 핸들링용 막을 형성하는 것, 상기 박리층과 상기 전극 및 상기 보호막의 계면을 박리시켜, 상기 전극, 상기 보호막, 및 상기 핸들링용 막을 포함하는 전극 필름을 얻는 것, 및 상기 핸들링용 막을 제거하는 것을 포함하는, 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법을 대상으로 한다.
본 개시의 방법에 의하면, 10 세트 이상의 전극을 포함하고, 상기 각 세트에 있어서의 전극 간의 채널 길이가 200 ㎛ 이하이고, 상기 각 세트에 있어서의 전극이, 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖는, 유기 반도체 디바이스의 소스/드레인용 전극을 얻을 수 있다.
본 개시의 방법에 있어서는, 표면 조도 Rq 가 2 ㎚ 이하인 기판을 준비한다. 기판의 표면 조도 Rq 는, 바람직하게는 1 ㎚ 이하, 보다 바람직하게는 0.5 ㎚ 이하이다. 기판의 표면 조도 Rq 의 하한값은 특별히 한정되지 않지만, 예를 들어 0.1 ㎚ 여도 된다. 본 개시의 방법에 의하면, 기판의 표면 조도 Rq 와 실질적으로 동일한 표면 조도의 소스/드레인용 전극을 얻을 수 있다. 기판의 표면 조도 Rq 는, 기판의 표면에 있어서, 원자간력 현미경 (AFM) 을 사용하여 3 점 측정한 값의 제곱 평균 제곱근 조도이고, 평균선에서 측정 곡선까지의 편차의 제곱을 평균한 값의 제곱근의 값이다. 3 점의 측정 위치는, 기판의 면내를 통과하는 최장의 선을 4 등분하여, 중심점과 그 양측의 2 점의 위치이다. 기판의 면내를 통과하는 최장의 선이란, 예를 들어 기판이 원인 경우에는 직경이고, 기판이 사각형인 경우에는 대각선이다.
상기 표면 조도 Rq 를 갖는 기판은, 바람직하게는, 유리 기판 또는 실리콘 기판이며, 예를 들어, Corning 사의 EAGLE XG (등록 상표) 이다. 상기 표면 조도 Rq 를 갖는 기판은, 유리 기판이나 실리콘 기판 등의 기판을 연마함으로써 준비해도 된다.
본 개시의 방법에 있어서는, 준비한 기판의 표면에 박리층을 형성한다.
박리층을 형성하는 일 실시형태는, 바람직하게는, 준비한 기판의 표면을 UV오존 (UV/O3) 처리하여 기판의 표면에 수산기를 형성하는 것, 및 상기 수산기를 형성한 기판의 표면에 SAM (Self Assembled Monolayer) 처리를 실시하는 것을 포함한다.
UV 오존 처리를 실시함으로써, 기판의 표면의 유기물을 산화시켜 제거하여, 산화막의 표면에 수산기를 만들 수 있다. UV 오존 처리에서는, 예를 들어, 대기 중의 산소 (O2) 가 약 185 ㎚ 의 파장의 자외선을 흡수하여 오존 (O3) 을 생성하고, 생성된 오존 (O3) 이 약 254 ㎚ 의 파장의 자외선을 흡수하여 O2 와 활성 산소를 발생시키고, 활성 산소가 기판의 표면의 유기물을 산화 분해하여, 산화막의 표면에 수산기를 만들 수 있다.
수산기를 형성한 기판의 표면에 SAM 처리를 실시함으로써, 기판의 표면에 박리층을 형성할 수 있다. 도 7 에, UV 오존 처리 및 SAM 처리에 의해 박리층 (62) 을 형성한 기판 (60) 의 단면 모식도를 나타낸다. SAM 처리는, 표면 에너지를 조정하기 위해 실시한다.
박리층 (62) 은, 이후의 공정에서 형성하는 전극 및 보호막을, 기판 (60) 으로부터 박리시키기 위한 막이다. 박리층 (62) 은 기판 (60) 측에 남고, 전극 및 보호막을 박리시킨다. 박리층 (62) 은, 바람직하게는 자기 조직화 단분자막이다. 전극과 자기 조직화 단분자막 사이의 밀착력은, 전극과 보호막 사이의 밀착력보다 약하고, 또한 보호막과 자기 조직화 단분자막 사이의 밀착력은, 보호막과 핸들링용 막 사이의 밀착력보다 약하다.
자기 조직화 단분자막은, 바람직하게는, 직사슬의 알킬기 또는 플루오로알킬기를 갖고, 말단기가 알킬기, 플루오로알킬기, 페닐기, 또는 플루오로페닐기이다. 이와 같은 자기 조직화 단분자막은, 접촉각이 바람직하게는 80 도 이상, 보다 바람직하게는 90 도 이상, 더욱 바람직하게는 95 도 이상인 소수성의 막이므로, 이후의 공정에서 자기 조직화 단분자막 상에 형성하는 전극 및 보호막을 용이하게 박리할 수 있다.
직사슬의 알킬기 (CH)n 에 있어서, n 은 특별히 한정되지 않지만, 바람직하게는 8 ∼ 18 이다. 동일하게, 직사슬의 플루오로알킬기 (CF)n 에 있어서, n 은 특별히 한정되지 않지만, 바람직하게는 1 ∼ 10 이다.
자기 조직화 단분자막은, 예를 들어, 데실트리메톡시실란 (DTS), 트리에톡시-1H,1H,2H,2H-헵타데카플루오로데실실란 (F-SAM), 또는 트리메톡시(2-페닐에틸)실란 (β-PTS) 이다. DTS 는 약 101 도의 접촉각을 갖고, F-SAM 은 약 110 도의 접촉각을 갖고, β-PTS 는 약 80 도의 접촉각을 가지므로, 이후의 공정에서 자기 조직화 단분자막 상에 형성하는 전극 및 보호막을, 기판으로부터 보다 용이하게 박리하기 쉬워진다.
SAM 처리는, 기상법 또는 액상법으로 실시할 수 있다.
기상법은, 수산기를 형성한 기판을 SAM 분자의 포화 증기에 노출시키는 방법이다. 이로써, SAM 분자와 수산기가 탈수 축합되어, 기판의 표면에 자기 조직화 단분자막을 형성할 수 있다.
기판을 SAM 분자의 포화 증기에 노출시키는 것은, 예를 들어 밀폐 용기 중에 SAM 용액과 기판을 배치하고, 가열에 의해 SAM 분자의 포화 증기 분위기를 형성하고, SAM 분자의 포화 증기 분위기 중에 기판을 정치 (靜置) 함으로써 실시할 수 있다. 정치 시간은, 2 ∼ 5 시간 정도일 수 있다. 가열 온도는, 120 ∼ 150 ℃ 정도일 수 있다.
기판을 SAM 분자의 포화 증기에 노출시킨 후, 기판을 세정한다. DTS 의 경우, 톨루엔으로 세정 후, 2-프로판올로 세정한다. F-SAM 의 경우, 2-프로판올로 세정한다. β-PTS 의 경우, 톨루엔으로 세정 후, 2-프로판올로 세정한다.
액상법은, 표면에 수산기를 형성한 기판을, SAM 분자를 용해시킨 용액 중에 침지시키는 방법이다. 이로써도, 기판의 표면에 자기 조직화 단분자막을 형성할 수 있다.
본 개시의 방법에 있어서는, 기판 상에 형성한 박리층 상에, 전극을 형성한다. 도 8 에, 박리층 (62) 상에 전극 (10, 20) 을 형성한 기판 (60) 의 단면 모식도를 나타낸다.
전극의 형성 방법으로는 특별히 한정되지 않지만, 진공 프로세스 또는 용액 프로세스를 사용하여, 전극 재료의 막 또는 전극을 형성할 수 있다.
예를 들어, 그라비어 오프셋 인쇄, 스크린 인쇄, 잉크젯 인쇄 등의 인쇄법을 사용하여, 박리층 상에 전극을 형성할 수 있다. 혹은, 전극 재료의 막을, 진공 증착, 또는 스핀 코트, 딥 코트, 롤 코트, 스프레이 코트, 플로 코트, 블레이드 코트, 푸시 코트 등에 의해 박리층 상에 도공하고, 형성한 전극 재료의 막을, 포토리소그래피를 사용하여 패터닝하여, 전극을 형성할 수 있다.
전극 재료에 따라 전극의 형성 방법을 선택하면 되며, 전극 재료가 Au 인 경우에는, 진공 증착하고, 포토리소그래피에 의해 패터닝을 실시하여, 전극을 형성하는 것이 바람직하다.
전극이 Ag 인 경우에는, 그라비어 오프셋 인쇄, 스크린 인쇄, 잉크젯 인쇄 등의 인쇄법을 사용하여, 박리층 상에 전극을 형성하는 것이 바람직하다.
전극이 카본인 경우에는, 스프레이 코트, 블레이드 코트 등을 사용하여, 박리층 상에 전극을 형성하는 것이 바람직하다.
전극이 도전성 고분자인 경우에는, 스핀 코트, 푸시 코트 등을 사용하여, 박리층 상에 전극을 형성하는 것이 바람직하다.
박리층을 형성하는 다른 실시형태는, 바람직하게는, 기판의 표면에 발액성 고분자층을 형성하는 것, 발액성 고분자층을 형성한 기판 상에 포토 마스크 또는 메탈 마스크를 배치하는 것, 기판에 대하여, 포토 마스크 또는 메탈 마스크를 배치한 측으로부터 UV (자외광) 조사를 실시하여, 조사한 지점의 발액성 고분자층을 분해하고, 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함한다.
발액성 고분자층을 형성하는 것, 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 및 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함하는 본 실시형태에 있어서는, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것은, 박리층 상에, 금속 입자를 포함하는 도전성 잉크를 도포하는 것, 및 도전성 잉크를 도포한 박리층이 형성된 기판에, 금속 입자를 촉매로 하여 무전해 도금을 실시하여, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용의 도금을 구비한 전극을 형성하는 것을 포함한다.
발액성 고분자층을 형성하는 것, 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 및 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함하는 본 실시형태에서는, 발액성 고분자층 및 SAM 처리를 실시한 지점의 도전성 잉크에 대한 젖음성의 차를 이용하여, 전극의 패터닝을 실시한다.
기판의 표면에 발액성 고분자층을 형성하는 것은, 도포법에 의해 실시할 수 있다. 도포법으로는, 종래 사용되고 있는 방법을 사용할 수 있으며, 예를 들어, 에지 캐스트법, 연속 에지 캐스트법, 드롭 캐스트법, 스핀 코팅법, 인쇄법 (잉크젯법이나 그라비어 인쇄법), 디스펜서법, 및 스프레이법, 딥 코트법, 다이 코터법, 롤 코터법, 바 코터법, 블레이드 코팅법 등을 사용할 수 있다.
발액성 고분자층의 두께는, 바람직하게는 1 ∼ 50 ㎚, 보다 바람직하게는 2 ∼ 30 ㎚, 더욱 바람직하게는 3 ∼ 20 ㎚, 보다 더 바람직하게는 5 ∼ 15 ㎚ 이다. 발액성 고분자층이 상기 바람직한 두께를 가짐으로써, 형성하는 전극의 표면 조도를 작게 할 수 있다.
발액성 고분자층의 재료는, 바람직하게는, CYTOP (등록 상표), 폴리트리플루오로에틸렌 (PTFE), 퍼플루오로알콕시알칸 (PFA) 등의 불소계 고분자이다. 기판의 표면에 발액성 고분자층을 형성하기 전에, 기판의 표면에 UV 처리를 실시해도 된다.
발액성 고분자층을 형성한 기판 상에 배치하는 포토 마스크 또는 메탈 마스크는, UV 광을 차단할 수 있는 것이면 특별히 한정되지 않으며, 예를 들어 크롬제일 수 있다.
발액성 고분자층을 형성한 기판에 대하여, 포토 마스크 또는 메탈 마스크를 배치한 측으로부터 UV 조사를 실시하여, 조사 지점의 발액성 고분자층을 분해하고, 발액성 고분자층을 분해한 지점에 수산기를 형성한다. 수산기를 형성함으로써 표면이 친수화된다.
UV 조사함으로써 발액성 고분자층은 분해되는데, 발액성 고분자층의 전부가 분해되지 않고 일부가 잔존해도 된다. 수산기는, 발액성 고분자층이 분해되어 노출된 기판 상, 잔존한 발액성 고분자층 상, 또는 노출된 기판 상 및 잔존한 발액성 고분자층 상의 양방에 형성될 수 있다.
UV 광은, 바람직하게는 진공 자외광이다. 진공 자외광을 조사함으로써, 발액성 고분자층을 보다 효율적으로 분해하여 발액성 고분자층을 분해한 지점에 수산기를 형성할 수 있다. 진공 자외광의 중심 파장은 약 10 ∼ 200 ㎚ 이다.
UV 조사에 의해 수산기가 생성된 지점에 SAM 처리를 실시한다. SAM 처리는, UV 조사에 의해 수산기를 생성시킨 기판 전체에 대하여 실시하지만, UV 조사 지점만 선택적으로 자기 조직화 단분자막을 형성할 수 있다.
자기 조직화 단분자막은, 바람직하게는, 직사슬의 알킬기 또는 플루오로알킬기를 갖고, 말단기가 알킬기, 플루오로알킬기, 페닐기, 또는 플루오로페닐기이다. 이와 같은 자기 조직화 단분자막은, 이후의 공정에서 자기 조직화 단분자막 상에 도포 및 도금에 의해 형성하는 전극을 용이하게 박리할 수 있다.
직사슬의 알킬기 (CH)n 에 있어서, n 은 특별히 한정되지 않지만, 바람직하게는 8 ∼ 18 이다. 동일하게, 직사슬의 플루오로알킬기 (CF)n 에 있어서, n 은 특별히 한정되지 않지만, 바람직하게는 1 ∼ 10 이다.
자기 조직화 단분자막은, 예를 들어, 데실트리메톡시실란 (DTS), 트리에톡시-1H,1H,2H,2H-헵타데카플루오로데실실란 (F-SAM), 또는 트리메톡시(2-페닐에틸)실란 (β-PTS) 이고, 바람직하게는 F-SAM 이다. 이후의 공정에서 자기 조직화 단분자막 상에 도포 및 도금에 의해 형성하는 전극을 보다 용이하게 박리하기 쉬워진다.
박리층 상에 금속 입자를 함유하는 도전성 잉크를 도포한다. 도전성 잉크의 도포 방법은 특별히 한정되지 않으며, 예를 들어 블레이드 코트법 등일 수 있다. SAM 처리를 실시한 지점에만 선택적으로 도전성 잉크를 도포할 수 있다. 도전성 잉크의 용매에 대하여, SAM 처리를 실시한 지점은 친액성이고, 포토 마스크 또는 메탈 마스크 부분 (발액성 고분자층) 은 발액성이기 때문에, 실질적으로 SAM 처리를 실시한 지점에만 선택적으로 도전성 잉크를 도포할 수 있다. 이 방법에 의하면, 채널 길이의 하한값은, 바람직하게는, 채널 길이의 평행도를 0.1 도 이하로 고정밀도로 형성하는 관점에서는 8 ㎛ 정도이며, 예를 들어 L/S ＝ 10 ㎛/10 ㎛ 의 고정세의 패터닝이 가능하다.
도전성 잉크의 금속 입자는, 바람직하게는, Ag, Au, Pt, Cu, Pd, Ni 또는 그것들의 조합이다.
도전성 잉크의 용매는, 발액성 고분자층이 상대적으로 발액성이고, SAM 처리를 실시한 지점이 상대적으로 친액성이 되는 용매이면 된다. 도전성 잉크의 용매는, 바람직하게는, 발액성 고분자층과의 접촉각과 SAM 처리를 실시한 지점과의 접촉각의 차가 바람직하게는 3°이상, 보다 바람직하게는 5°이상이 되는 용매이다. 도전성 잉크의 용매는, 더욱 바람직하게는, 옥탄, 톨루엔, 테트라데칸, 아세트산부틸 또는 그것들의 조합의 유기 용매이다. 도전성 잉크의 용매 중의 고형분 농도는, 바람직하게는 0.1 ∼ 30 wt％ 이다.
도포한 도전성 잉크의 금속 입자를 촉매로 하여 무전해 도금을 실시하여, 도금을 구비한 전극을 형성한다. 소스/드레인용 전극이 도금을 사용하여 형성됨으로써, 전극의 일함수를 제어하여, 전극으로부터 유기 반도체에 대한 캐리어 주입을 향상시킬 수 있다. 또, 도포한 도전성 잉크의 금속 입자를 촉매로 하여 무전해 도금을 실시함으로써, 도상 (島狀) 의 금속 입자의 사이에 도금이 형성되어 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖는 소스/드레인용 전극이 얻어진다. 즉, 발액성 고분자층을 형성하는 것, 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 및 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함하는 본 실시형태에 있어서, 소스/드레인용 전극은 금속 입자 및 도금을 포함한다. 도금은, 바람직하게는 Au 도금, Ag 도금, Pt 도금, 또는 Cu 도금이고, 보다 바람직하게는 Au 도금이다. 소스/드레인용 전극이 Au 도금을 구비함으로써, 유기 반도체에 대한 캐리어 주입에 유리한 고 일함수의 전극을 형성할 수 있다.
무전해 도금은, 종래 사용되고 있는 자기 촉매형 환원 도금일 수 있다. 도금액에는 금속 이온이나 환원제 외에, pH 의 변동을 방지하는 완충재나 금속 이온을 안정화시키는 착화제 등이 포함되어 있다. 이 도금액에 금속 입자를 포함하는 도전성 잉크를 도포한 기판을 침지시키면, 금속 입자를 촉매로 한 환원 반응에 의해 도금액 중의 금속 이온이 석출되어 도금 피막을 형성할 수 있다.
본 개시의 방법에 있어서는, 상기 프로세스로 전극을 형성할 수 있으므로, 200 ㎛ 이하의 채널 길이 및 2 ㎚ 이하의 표면 조도 Rq 를 갖는 10 세트 이상의 미세한 전극을 제공할 수 있고, 이와 같은 전극은, 유기 반도체 디바이스의 실용적인 집적 회로의 제조에 적용하는 것이 가능하다. 또, 상기와 같이 박리층 상에 전극을 형성한 후, 이후에 서술하는 바와 같이, 전극을 박리층으로부터 박리하여, 유기 반도체막 상에 배치할 수 있기 때문에, 유기 반도체막은 데미지가 작아 경시 변화하기 어렵다. 본 개시의 방법에 있어서는 또, 상기 프로세스로 전극을 형성할 수 있으므로, 10 세트 이상의 복수 세트의 각 세트에 있어서, 채널 길이의 평행도가, 바람직하게는 1 도 이하인 전극을 얻을 수 있다.
본 개시의 방법에 있어서는, 박리층 및 전극 상에, 보호막을 형성한다. 도 9 에, 보호막 (30) 을 형성한 기판 (60), 박리층 (62), 및 전극 (10, 20) 의 단면 모식도를 나타낸다.
보호막 (30) 은, 후공정에서 핸들링용 막을 제거할 때에, 전극의 박리, 손상 등을 억제할 수 있다. 보호막은 또, 본 개시의 방법으로 제조한 전극을 사용한 유기 반도체 디바이스에 있어서, 유기 반도체막으로부터 전극이 박리되는 것을 억제할 수 있다.
보호막은, 1 ㎛ 이하의 두께를 갖는 절연성 폴리머로 이루어지고, 정전기력으로 상기 전극의 상기 면과는 반대측의 면에 첩부되어 있고, 또한 상기 채널의 적어도 일부로 연장된다.
보호막 (30) 은, 유기 반도체막의 특성에 영향을 미치지 않는 폴리메타크릴산메틸 (PMMA), CYTOP (등록 상표) 등의 불소계 폴리머, 폴리파라자일릴렌 (파릴렌 (등록 상표)), 또는 폴리아다만틸메타크릴레이트 (PADMA) 일 수 있다.
보호막 (30) 은, 바람직하게는 스핀 코트법 또는 화학 기상 증착법으로 형성한다.
전극이 진공 증착법으로 형성되는 경우, 보호막은, 스핀 코트법으로 형성되는 PMMA, CYTOP (등록 상표), 또는 PADMA 가 바람직하다. 스핀 코트법은, 실용상 간편하여 바람직하다. 스핀 코트법의 회전수, 시간 등의 조건은, 종래 실시되고 있는 조건일 수 있으며, 보호막의 재료에 따라 적절히 설정하면 된다.
전극이 도포 또는 도포 및 도금에 의해 형성되는 경우, 보호막은, 드라이 프로세스인 화학 기상 증착법으로 제막 가능한 폴리파라자일릴렌 (파릴렌 (등록 상표)) 이 바람직하다. 파릴렌 (등록 상표) 의 보호막은, 도포법으로 형성되는 전극이 용해되는 것을 보다 방지할 수 있다. 화학 기상 증착법은 종래의 방법으로 실시할 수 있으며, 예를 들어, 다이머를 170 ℃ 로 가열하여 기화시키고, 추가로 690 ℃ 로 가열하여 다이머를 개열하여 모노머를 생성시킨다. 이어서, 기판을 설치하고 실온으로 유지한 챔버 내에 생성된 모노머를 유입·급랭시켜, 기판 표면에서 라디칼 중합에 의해 폴리머 상태로 하여 제막된다.
본 개시의 방법에 있어서는, 형성한 보호막 상에, 핸들링용 막을 형성한다. 도 10 에, 핸들링용 막 (64) 을 형성한 기판 (60), 박리층 (62), 전극 (10, 20), 및 보호막 (30) 의 단면 모식도를 나타낸다.
핸들링용 막 (64) 은, 도 10 에 나타내는 바와 같이 전극 (10, 20) 및 보호막 (30) 을 박리층 (62) 으로부터 박리하기 위한, 핸들링용으로서 형성한다. 후공정에 있어서 핸들링용 막 (64) 을 제거하지 않고, 전극막, 보호막, 및 핸들링용 막을 유기 반도체막 상에 배치하는 경우에는, 핸들링용 막 (64) 은, 보호막을 구비한 전극막을 유기 반도체막 상에 배치하기 위한 핸들링용으로서도 기능할 수 있다.
핸들링용 막 (64) 의 두께는, 전극 (10, 20) 및 보호막 (30) 을 핸들링할 수 있는 두께이면 특별히 한정되지 않지만, 바람직하게는 10 ㎛ 이상이다. 핸들링용 막 (64) 의 두께의 상한은 특별히 한정되지 않지만, 두께가 클수록 핸들링용 막의 제거에 시간이 걸리므로, 100 ㎛ 이하가 바람직하다.
핸들링용 막 (64) 은, 바람직하게는, 보호막 (30) 에 따른 재료로 한다. 보호막 (30) 이 비수용성 폴리머로 구성되는 경우, 핸들링용 막 (64) 은 수용성 폴리머막이 바람직하다. 보호막 (30) 이 유기 용제에 용해되지 않는 폴리머로 구성되는 경우, 핸들링용 막 (64) 은 유기 용제 용해성 폴리머막이 바람직하다. 핸들링용 막 (64) 이, 상기 바람직한 폴리머막임으로써, 용액 프로세스에서, 보호막 (30) 은 용해시키지 않고 핸들링용 막 (64) 만을 용해시킴으로써, 핸들링용 막을 용이하게 제거할 수 있다.
핸들링용 막 (64) 이 수용성 폴리머막인 경우, 보호막 상에 수용성 폴리머의 수용액을 도포하여 수용성 폴리머막을 형성한다. 수용성 폴리머막은, 전극 (10, 20) 및 보호막 (30) 을 박리층 (62) 으로부터 박리한 후, 물에 용해시켜 제거될 수 있다. 후공정에 있어서 핸들링용 막 (64) 을 제거하지 않고, 전극막, 보호막, 및 핸들링용 막을 유기 반도체막 상에 배치하는 경우에는, 수용성 폴리머막은, 전극 및 보호막을 유기 반도체막 상에 배치한 후, 물에 용해시켜 제거될 수 있다.
수용성 폴리머막의 수용성 폴리머는, 바람직하게는, 폴리비닐알코올 (PVA), 폴리아크릴산, 덱스트란, 또는 폴리메타크릴산이고, 보다 바람직하게는 폴리비닐알코올 (PVA) 이다.
핸들링용 막 (64) 이 유기 용제 용해성 폴리머막인 경우, 보호막 상에 유기 용제 용해성 폴리머의 수용액을 도포하여 유기 용제 용해성 폴리머막을 형성한다. 유기 용제 용해성 폴리머막은, 전극 (10, 20) 및 보호막 (30) 을 박리층 (62) 으로부터 박리한 후, 유기 용제에 용해시켜 제거될 수 있다. 후공정에 있어서 핸들링용 막 (64) 을 제거하지 않고, 전극막, 보호막, 및 핸들링용 막을 유기 반도체막 상에 배치하는 경우에는, 유기 용제 용해성 폴리머막은, 전극 및 보호막을 유기 반도체막 상에 배치한 후, 유기 용제에 용해시켜 제거될 수 있다.
유기 용제 용해성 폴리머막의 유기 용제 용해성 폴리머는, 바람직하게는, 폴리메타크릴산메틸 (PMMA), 폴리스티렌 (PS), 폴리아크릴로니트릴 (PAN), 또는 폴리에틸렌 (PE) 이고, 보다 바람직하게는 폴리메타크릴산메틸 (PMMA) 이다.
보호막 상에 핸들링용 막을 형성한 후, 박리층과 전극 및 보호막의 계면을 박리시켜, 전극, 보호막, 및 핸들링용 막을 포함하는 전극 필름을 얻는다.
핸들링용 막의 표면에 캡톤 테이프 등의 테이프를 첩부하고 잡아당김으로써, 도 10 에 나타내는 바와 같이, 박리층 (62) 과 전극 (10, 20) 및 보호막 (30) 의 계면을 박리시켜, 전극 (10, 20), 보호막 (30), 및 핸들링용 막 (64) 을 포함하는 전극 필름 (600) 이 얻어진다. 도 11 에, 전극 (10, 20) 과 핸들링용 막 (64) 으로 보호막 (30) 을 협지한 전극 필름 (600) 의 단면 모식도를 나타낸다.
도 13 에, Au 전극과 수용성 폴리머의 PVA 막으로 보호막인 PMMA 막을 협지한 전극 필름의 외관 사진을 나타낸다. 도 14에, 도 13 의 Au 전극 패턴을 확대한 현미경 사진을 나타낸다. 도 14 의 위에서부터 1 개째 ∼ 3 개째의 전극은, 500 ㎛ 의 채널 폭, 그리고 각각 10 ㎛, 20 ㎛, 및 40 ㎛ 의 채널 길이를 갖는다.
전극 필름 (600) 으로부터 핸들링용 막 (64) 을 제거한다. 핸들링용 막 (64) 의 제거는, 핸들링용 막을 구성하는 재료에 따른 방법으로 실시할 수 있다.
핸들링용 막이 수용성 폴리머로 구성되는 경우, 전극 필름에 물을 적용하여, 핸들링용 막을 제거한다.
물을 적용하여 핸들링용 막을 제거할 때에, 바람직하게는, 처음에는 핸들링용 막에 물을 적하하고, 실질적으로 핸들링용 막이 박리되어 오면, 전극 필름의 전체가 침수될 때까지 물을 첨가하고, 핸들링용 막이 용해되어 전극 필름으로부터 실질적으로 전부 제거될 때까지 교반한다.
핸들링용 막을 제거함으로써, 보호막이 배치된 전극을 얻을 수 있다. 보호막이 비수용성 폴리머로 구성되는 경우에는, 아세토니트릴 등의 유기 용제에 의해 제거해도 된다. 보호막이 유기 용제에 용해되지 않는 폴리머로 구성되는 경우, 불소계 용제 등의 용제에 의해 제거해도 된다. 보호막을 구성하는 폴리머의 종류에 따라 용해시키는 용제를 사용하면 된다.
본 개시는 또, 유기 반도체 디바이스의 제조 방법으로서, 표면 조도 Rq 가 2 ㎚ 이하인 기판을 준비하는 것, 상기 기판의 표면에 박리층을 형성하는 것, 상기 박리층 상에, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것, 상기 박리층 및 상기 전극 상에, 보호막을 형성하는 것, 상기 보호막 상에, 핸들링용 막을 형성하는 것, 상기 박리층과 상기 전극 및 상기 보호막의 계면을 박리시켜, 상기 전극, 상기 보호막, 및 상기 핸들링용 막을 포함하는 전극 필름을 얻는 것, 상기 전극 필름을, 유기 반도체막 상에 배치하는 것, 및 상기 핸들링용 막을 제거하는 것을 포함하는, 유기 반도체 디바이스의 제조 방법을 대상으로 한다.
도 12 에 나타내는 바와 같이, 상기 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법에 있어서 얻어지는 전극 필름 (600) 을 유기 반도체막 (66) 상에 배치한다. 전극 필름 (600) 을 유기 반도체막 (66) 상에 배치할 때, 보호막 (30) 과 유기 반도체막 (66) 이 밀착되도록 전극 필름과 유기 반도체막을 접촉시킨다.
도 12 는, 유기 반도체막 (66) 상에, 전극 (10, 20), 보호막 (30), 핸들링용 막 (64) 을 포함하는 전극 필름 (600) 을 배치한 유기 반도체 디바이스 (200) 의 일례의 단면 모식도이다. 전극 필름 (600) 을 유기 반도체막 (66) 상에 배치한 후, 핸들링용 막 (64) 은 제거된다.
유기 반도체 디바이스 (200) 는, 보텀 게이트/톱 컨택트 구조의 유기 전계 효과 트랜지스터이다. 게이트 전극 (74), 하지층 (게이트 절연막) (70, 72) 상에 유기 반도체막 (66) 이 형성되어 있다. 게이트 전극 (74) 은, 종래 사용되고 있는 재료, 예를 들어 doped-Si 등일 수 있다. 하지층 (70, 72) 도, 종래 사용되고 있는 재료, 예를 들어 SiO2, 파릴렌 (등록 상표) 등일 수 있다.
전극 필름 (600) 을 유기 반도체막 (66) 상에 배치할 때, 유기 반도체막 (66) 의 온도를 50 ∼ 90 ℃, 바람직하게는 60 ∼ 80 ℃ 로 가열하는 것이 바람직하다. 가열은, 핫 플레이트 등을 사용하여 실시하면 된다.
상기 바람직한 온도로 유기 반도체막 (66) 을 가열함으로써, 보호막 (30) 및 핸들링용 막 (64) 이 부드러워져, 보호막 (30) 을, 전극 (10, 20) 의 표면 형상을 따라 또한 유기 반도체막 (66) 의 표면에 달라붙도록 배치하기 쉬워져, 보호막 (30) 과 유기 반도체막 (66) 의 밀착성이 향상된다. 유기 반도체막 (66) 을 상기 바람직한 온도로 가열할 때, 유기 반도체막 (66) 이 배치되어 있는 기판째 가열할 수 있다.
바람직하게는, 실온에서 전극 필름 (600) 을 유기 반도체막 (66) 상에 배치한 후, 기판측으로부터 유기 반도체막 (66) 을 가열한다. 전극 필름 (600) 을 유기 반도체막 (66) 상에 배치한 후에 가열함으로써, 보호막 (30) 을, 전극 (10, 20) 의 표면 형상을 따라 유기 반도체막 (66) 의 표면에 달라붙도록 배치하는 것을 보다 양호하게 실시할 수 있어, 보호막 (30) 과 유기 반도체막 (66) 의 밀착성을 보다 향상시킬 수 있다.
전극 필름을, 유기 반도체막 상에 배치한 후, 핸들링용 막 (64) 을 제거한다. 핸들링용 막 (64) 의 제거는, 핸들링용 막을 구성하는 재료에 따른 방법으로 실시할 수 있다.
핸들링용 막이 수용성 폴리머로 구성되는 경우, 바람직하게는, 기판, 유기 반도체막, 및 전극 필름을 가열한 채로, 유기 반도체막 상에 배치한 전극 필름에 물을 적용하여, 핸들링용 막을 제거한다.
물을 적용하여 핸들링용 막을 제거할 때에, 필름의 온도는 20 ∼ 40 ℃ 로 낮춰도 된다. 전극 필름에 대한 물의 적용은, 바람직하게는, 처음에는 핸들링용 막에 물을 적하하고, 실질적으로 핸들링용 막이 박리되어 오면, 전극 필름의 전체가 침수될 때까지 물을 첨가하고, 핸들링용 막이 용해되어 전극 필름으로부터 실질적으로 전부 제거될 때까지 교반한다.
핸들링용 막을 제거함으로써, 유기 반도체막 상에 전극 및 보호막이 배치된 유기 반도체 디바이스를 얻을 수 있다. 도 15 에, 얻어진 유기 반도체 디바이스의 외관 사진을 나타낸다. 도 15 에 나타내는 유기 반도체 디바이스에 있어서는, 유기 반도체막 상에 Au 전극과 PMMA 의 보호막이 형성되어 있다.
본 개시의 방법에 의하면, 유기 반도체층에 데미지를 주지 않고, 유기 전계 효과 트랜지스터 등의 유기 반도체 디바이스를 제조할 수 있다.
유기 반도체막은, 바람직하게는 유기 반도체 단결정막이다.
유기 반도체 단결정막의 평균 막두께는, 2 ∼ 100 ㎚ 이고, 바람직하게는 4 ∼ 20 ㎚ 이다. 유기 반도체 단결정막의 평균 막두께가 상기 범위에 있음으로써, 양호한 디바이스 특성을 얻을 수 있다. 유기 반도체 단결정막의 평균 막두께의 측정은, 촉침식 표면 형상 측정기 또는 원자간력 현미경을 사용하여 실시할 수 있다.
유기 반도체 단결정막은 두께 방향으로, 바람직하게는 1 분자층 (단분자층) ∼ 50 분자층, 보다 바람직하게는 1 분자층 ∼ 10 분자층, 더욱 바람직하게는 1 분자층 ∼ 5 분자층, 보다 더 바람직하게는 1 분자층 ∼ 3 분자층을 갖는다. 유기 반도체 단결정막은, 1 분자층을 갖는 것이 가장 바람직하지만, 두께 방향으로 2 분자층 이상을 가져도 된다. 유기 반도체 단결정막의 분자층수는 원자간력 현미경으로 측정할 수 있다.
유기 반도체의 분자층수가 적을수록 유기 반도체의 벌크 영역의 저항을 저감시킬 수 있어, 접촉 저항을 낮게 할 수 있다. 접촉 저항은 전극/유기 반도체 계면으로부터 채널 영역에 대한 전하 수송에 있어서의 유기 반도체의 벌크 영역의 저항과, 전극으로부터 유기 반도체층에 대한 전하 주입에서의 저항의 2 종류의 저항의 합이다. 캐리어가 축적되는 채널 영역은 게이트 절연막 계면의 유기 반도체층의 1 층 ∼ 수 분자층에 상당하고, 그 이외의 층은 전극으로부터 채널에 대한 원활한 캐리어 주입을 저해하기 때문이다.
본 개시의 방법에 있어서는, 평탄한 기판 상에 형성한 전극을 유기 반도체막 상에 배치하기 때문에, 증착 프로세스에서 가해지는 열적 데미지, 또는 포토리소그래피 프로세스시의 레지스트, 에칭액 등에 의한 데미지가 유기 반도체막에 가해지지 않아, 유기 반도체막이, 두께 방향으로 1 분자층의 유기 반도체 단결정막이어도, 유기 반도체막이 손상되지 않고 유기 반도체 디바이스로서 양호하게 동작한다.
유기 반도체 단결정막의 1 분자층의 두께는, 바람직하게는 2 ∼ 6 ㎚, 보다 바람직하게는 2 ∼ 4 ㎚ 이다. 유기 반도체 단결정막의 1 분자층의 두께는 단결정 X 선 구조 해석과 원자간력 현미경 관찰을 조합함으로써 측정할 수 있다.
유기 반도체 단결정막의 면적은, 바람직하게는 2 ㎟ 이상, 보다 바람직하게는 10 ㎟ 이상, 더욱 바람직하게는 100 ㎟ 이상, 보다 더 바람직하게는 1000 ㎟ 이상, 보다 더 바람직하게는 10000 ㎟ 이상이다. 유기 반도체 단결정막의 면적의 상한은, 특별히 한정되지 않고, 제조 설비의 크기에 따라 제한되며, 예를 들어 10 ㎡ 로 해도 된다. 종래, 기상 성장법을 사용하는 경우에는 최대여도 1 ㎟ 정도의 면적을 갖는 유기 반도체 단결정막 밖에 얻어지지 않았던 반면, 본 개시의 유기 반도체 디바이스에 있어서는 상기와 같이 큰 면적을 가질 수 있다.
유기 반도체 단결정막은, 싱글 도메인 또는 멀티 도메인으로 이루어지고, 바람직하게는 싱글 도메인으로 이루어진다. 유기 반도체 단결정막의 도메인은, 단결정 X 선 회절로 측정할 수 있다. 유기 반도체 단결정막은, 바람직하게는 0.005 ㎟ 이상, 보다 바람직하게는 0.5 ㎟ 이상, 더욱 바람직하게는 2.0 ㎟ 이상의 연속 면적의 싱글 도메인을 갖는다.
유기 반도체 단결정막은, 바람직하게는 0.5 ㎠/V·s 이상, 보다 바람직하게는 3.0 ㎠/V·s 이상, 더욱 바람직하게는 5.0 ㎠/V·s 이상, 보다 더 바람직하게는 7.5 ㎠/V·s 이상, 보다 더 바람직하게는 10 ㎠/V·s 이상의 이동도를 나타낸다. 유기 반도체 단결정막의 이동도는, 유기 전계 효과 트랜지스터의 측정 결과로부터 산출할 수 있다.
유기 반도체막을 구성하는 유기 반도체의 종류에 대해서는 특별히 제한은 없지만, 예를 들어, 4 고리 이상의 다고리 방향족 화합물이나, 1 개 또는 복수의 불포화의 5 원 복소 고리형 화합물과 복수의 벤젠 고리에 의한 4 고리 이상의 다고리 화합물을 사용할 수 있다.
또, 유기 반도체막을 구성하는 유기 반도체는, 자기 응축 기능이 높은 재료인 것이 바람직하며, 예를 들어, 고이동도를 나타내는 하기 식 (1) 의 p 형 유기 반도체 Cn-DNBDT-NW 등을 들 수 있다.
[화학식 1]
Figure pct00004
식 (1) 에 있어서, n 은 1 ∼ 14 일 수 있다. 자기 응축 기능이란, 분자가 용매로부터 석출될 때에, 자발적으로 응집되어, 결정화되기 쉬운 경향을 의미한다.
유기 반도체막을 구성하는 유기 반도체의 다른 예를, 하기 식 (2) ∼ 하기 식 (6) 에 나타낸다.
[화학식 2]
Figure pct00005
식 (2) 로 나타내는 폴리티오펜 반도체에 있어서, R1 및 R2 는 각각 독립적으로 수소 원자 또는 탄소수가 4 ∼ 10 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 된다. 또, R1 및 R2 는 하나로 되어 고리를 형성할 수도 있다. 자기 응집능의 이유에 의해, 바람직하게는, R1 및 R2 는 각각 독립적으로 수소 원자 또는 탄소수가 5 ∼ 8 인 알킬기이다. 보다 바람직하게는 R1 및 R2 는 각각 독립적으로 수소 원자 또는 헥실기이다.
n 은 5 ∼ 100 의 정수를 나타낸다. n 은 폴리티오펜 반도체 중의 티오펜 모노머 단위의 평균수, 즉 폴리티오펜 사슬의 길이를 나타낸다. 단결정막을 형성하는 관점에서는, n 은 50 이하인 것이 바람직하다.
[화학식 3]
Figure pct00006
식 (3) 중, R3, R4, R5 및 R6 은 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R4 ＝ R5 인 것이 바람직하고, R3 ＝ R6 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R4 및 R5 가 수소 원자이고, R3 및 R6 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R3 및 R6 이 수소 원자이고, R4 및 R5 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R3 및 R6 이 수소 원자이고, R4 및 R5 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 4 ∼ 12 이고, 보다 바람직하게는 6 ∼ 10 이다.
[화학식 4]
Figure pct00007
식 (4) 중, R7, R8, R9 및 R10 은 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R7 ＝ R9 인 것이 바람직하고, R8 ＝ R10 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R7 및 R9 가 수소 원자이고, R8 및 R10 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R8 및 R10 이 수소 원자이고, R7 및 R9 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R8 및 R10 이 수소 원자이고, R7 및 R9 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 6 ∼ 13 이고, 보다 바람직하게는 8 ∼ 10 이다.
[화학식 5]
Figure pct00008
식 (5) 중, R11, R12, R13 및 R14 는 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R11 ＝ R13 인 것이 바람직하고, R12 ＝ R14 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R11 및 R13 이 수소 원자이고, R12 및 R14 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R12 및 R14 가 수소 원자이고, R11 및 R13 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R12 및 R14 가 수소 원자이고, R11 및 R13 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 5 ∼ 12 이고, 보다 바람직하게는 8 ∼ 10 이다.
[화학식 6]
Figure pct00009
식 (6) 중, R15, R16, R17 및 R18 은 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R15 ＝ R17 인 것이 바람직하고, R16 ＝ R18 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R16 및 R18 이 수소 원자이고, R15 및 R17 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R15 및 R17 이 수소 원자이고, R16 및 R18 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R16 및 R18 이 수소 원자이고, R15 및 R17 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 5 ∼ 12 이고, 보다 바람직하게는 8 ∼ 10 이다.
유기 반도체막을 구성하는 유기 반도체의 또 다른 예를, 하기 식 (7) ∼ 하기 식 (15) 에 나타낸다. 식 (7) ∼ 식 (15) 중, R 은, 직사슬 알킬, 분기 알킬, 불소화 직사슬·분기 알킬, 트리이소프로필실릴에티닐, 페닐 등을 사용할 수 있다.
[화학식 7]
Figure pct00010
[화학식 8]
Figure pct00011
[화학식 9]
Figure pct00012
[화학식 10]
Figure pct00013
[화학식 11]
Figure pct00014
[화학식 12]
Figure pct00015
[화학식 13]
Figure pct00016
[화학식 14]
Figure pct00017
[화학식 15]
Figure pct00018
유기 반도체막은, 투과형 전자 현미경 (TEM) 으로 관찰함으로써, 단결정인지의 여부를 확인할 수 있다.
유기 반도체 단결정막은, 도포법을 사용하여 형성할 수 있다. 도포법으로는, 종래 사용되고 있는 방법을 사용할 수 있으며, 예를 들어, 에지 캐스트법, 연속 에지 캐스트법, 드롭 캐스트법, 스핀 코팅법, 인쇄법 (잉크젯법이나 그라비어 인쇄법), 디스펜서법, 스프레이법, 딥 코트법, 다이 코터법, 롤 코터법, 바 코터법, 블레이드 코팅법 등을 사용할 수 있다. 이 중에서도, 연속 에지 캐스트법은, 막두께를 매우 얇게 제어한 두께의 유기 반도체 단결정막을 얻을 수 있어, 1 분자층 ∼ 3 분자층 정도로 제어하는 것이 용이하기 때문에 바람직하다.
바람직하게는, 전극과 유기 반도체막 사이에, 캐리어 주입 촉진막을 배치한다. 캐리어 주입 촉진막을 전극과 유기 반도체막 사이에 배치함으로써, 유기 반도체막에 대한 캐리어의 주입을 촉진시킬 수 있다.
캐리어 주입 촉진막은, 전극과 유기 반도체막 사이에, 도상으로 배치될 수 있다.
캐리어 주입 촉진막의 두께는, 바람직하게는 1 ∼ 4 ㎚, 보다 바람직하게는 2 ∼ 3 ㎚ 이다.
박리층 상에 캐리어 주입 촉진층을 형성하고, 캐리어 주입 촉진층 상에 전극 재료를 진공 증착하고, 포토리소그래피에 의해 패터닝을 실시한다. 이어서 보호막을 형성한 것을 박리하고, 유기 반도체막에 캐리어 주입 촉진층이 접하도록, 캐리어 주입 촉진층, 전극, 및 보호막을 배치할 수 있다. 박리층 상에 캐리어 주입 촉진층을 형성한 후, 진공 증착법 대신에, 캐리어 주입 촉진층 상에 도전성 잉크를 도포하고, 이어서 무전해 도금을 실시하여 전극을 형성해도 된다.
캐리어 주입 촉진층은, 바람직하게는 2,3,5,6-테트라플루오로-7,7,8,8-테트라시아노퀴노디메탄 (F4-TCNQ) 이다.
캐리어 주입 촉진층은, 박리층 상에, 진공 증착에 의해 형성할 수 있다.
전극의 표면을, 펜타플루오로벤젠티올 (PFBT) 혹은 4-메틸벤젠티올 (MBT) 등의 자기 조직화 단분자층으로 수식해도 된다. 이로써, 전극의 일함수를 제어하여, 전극으로부터 유기 반도체에 대한 캐리어 주입을 향상시킬 수 있다.
전극에 PFBT 또는 MBT 를 형성하는 경우에는, PFBT 또는 MBT 를 용해시킨 에탄올 중에, 박리한 전극 필름을 침지시킨다. 이로써, 전극 표면에 PFBT 또는 MBT 를 형성할 수 있다.
실시예
(실시예 1)
기판으로서, 이글 글라스 (Corning 사의 EAGLE XG (등록 상표)) 를 준비하고, UV 오존 (UV/O3) 처리를 실시하여, 유리 표면에 수산기를 형성하였다. UV 오존 처리는, 산소 분위기하에서, Filgen 주식회사 제조의 UV 램프 UV253H (파장 184.9 ㎚ 및 253.7 ㎚) 를 사용하여 15 분간, UV 조사함으로써 실시하였다.
수산기를 형성한 유리 기판에 SAM 처리를 실시하여, 유리 기판의 표면에, 박리층으로서, 데실트리메톡시실란 (DTS) 의 자기 조직화 단분자막을 형성하였다. SAM 처리는, 밀폐 용기 중에 DTS 용액과 수산기를 형성한 유리 기판을 배치하고, 120 ℃ 로 가열하여 DTS 분자의 포화 증기 분위기를 형성하고, DTS 분자의 포화 증기 분위기 중에 수산기를 형성한 유리 기판을 3 시간 정치하고, 이어서, 톨루엔으로 세정 후, 2-프로판올로 세정함으로써 실시하였다.
DTS 의 자기 조직화 단분자막을 형성한 유리 기판 상에, Au 를 진공 증착 및 포토리소그래피에 의해 패터닝하여, 두께가 40 ㎚ 이고 채널 길이/채널 폭 ＝ 100 ㎛/500 ㎛, 80 ㎛/500 ㎛, 60 ㎛/500 ㎛, 40 ㎛/500 ㎛, 20 ㎛/500 ㎛, 및 10 ㎛/500 ㎛ 인 Au 전극을 각각 16 세트씩 합계 96 세트 형성하였다.
Au 전극을 형성한 유리 기판 상에, 아세트산부틸 중에 3 질량％ 의 폴리메타크릴산메틸 (PMMA) 을 용해시킨 용액을 스핀 코트하였다. 스핀 코트에서는, 1 초간 동안 500 rpm 까지 회전수를 올리고, 500 rpm 에서 5 초 유지하고, 2000 rpm 에서 40 초간 유지하였다. 회전을 정지하고, 80 ℃ 에서 30 분간 건조를 실시하여, 용매를 제거하여, 두께가 75 ㎚ 인 PMMA 의 보호막을 형성하였다.
PMMA 의 보호막 상에, 5 질량％ 의 폴리비닐알코올 (PVA) 수용액을 도포하고, 50 ℃ 에서 2 시간 건조시켜, 두께가 10 ㎛ 인 PVA 의 핸들링용 막을 형성하였다.
핸들링용 막에 캡톤 테이프를 첩부하고, 캡톤 테이프를 잡아당김으로써, Au 전극, PMMA 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름을 박리하였다. 도 13 에, Au 전극과 PVA 핸들링용 막으로 PMMA 보호막을 협지한 전극 필름의 외관 사진을 나타낸다. 도 14 에, 도 13 의 Au 전극 패턴을 확대한 현미경 사진을 나타낸다. 도 14 의 위에서부터 1 개째 ∼ 3 개째의 전극은, 500 ㎛ 의 채널 폭, 그리고 각각 10 ㎛, 20 ㎛, 및 40 ㎛ 의 채널 길이를 갖는다.
Au 전극, PMMA 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름을, 추를 사용하여 Au 전극이 고정되도록 유리판 상에 배치하였다. 이어서, PVA 핸들링용 막에 물을 적하하고, 실질적으로 핸들링용 막이 박리되어 온 후, 30 ℃ 로 강온시키고, 전극 필름의 전체가 침수될 때까지 물을 첨가하고, PVA 가 완전히 용해될 때까지 3 시간 수중에서 교반하여 핸들링용 막을 제거하여, 도 4 에 나타내는 바와 같은 PMMA 보호막을 갖는 Au 전극을 제조하였다.
이어서, PMMA 보호막을 갖는 Au 전극을, 30 ℃ 의 아세토니트릴에 30 분 침지시켜, PMMA 보호막을 제거하여, 도 2 에 나타내는 바와 같은 Au 전극을 제조하였다.
얻어진 Au 전극 64 세트의 각 세트에 있어서의 전극의 채널 길이/채널 폭은, 각각 100 ㎛/500 ㎛, 80 ㎛/500 ㎛, 60 ㎛/500 ㎛, 40 ㎛/500 ㎛, 20 ㎛/500 ㎛, 및 10 ㎛/500 ㎛ 이고, 전극의 표면 조도 Rq 는 0.6 ㎚ 였다. 전극 각 세트 (1 소자) 에 있어서의 채널 길이의 평행도는 0.1 도 이하였다.
(실시예 2)
두께가 40 ㎚ 이고 채널 길이/채널 폭 ＝ 200 ㎛/1000 ㎛ 인 Au 전극을 50 세트 형성한 것 이외에는, 실시예 1 과 동일하게, Au 전극을 제조하였다. 도 30 에, 가로 세로 1.5 ㎝ 로 형성한 50 세트의 두께가 40 ㎚ 이고 채널 길이/채널 폭 ＝ 200 ㎛/1000 ㎛ 인 Au 전극의 상면 사진을 나타낸다. 도 31 에, 도 30 의 파선으로 둘러싼 1 세트의 소스/드레인용 전극의 확대 사진을 나타낸다.
얻어진 Au 전극 50 세트의 각 세트에 있어서의 전극의 채널 길이/채널 폭은 200 ㎛/1000 ㎛ 이고, 전극의 표면 조도 Rq 는 0.6 ㎚ 였다. 전극 각 세트 (1 소자) 에 있어서의 채널 길이의 평행도는 0.1 도 이하였다.
(실시예 3)
실시예 1 과 동일한 방법으로, Au 전극, PMMA 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름을 얻었다.
유기 반도체로서, 고이동도를 나타내는 하기 식 (16) :
[화학식 16]
Figure pct00019
의 p 형 유기 반도체 C9-DNBDT-NW 의 분말을 준비하였다. 용제로서 3-클로로티오펜을 사용하고, 용제 중에 유기 반도체 분말을 용해시켜, 유기 반도체 용액을 조제하였다.
두께가 500 ㎛ 인 게이트 전극인 doped-Si, 두께가 100 ㎚ 인 SiO2, 및 두께가 70 ㎚ 인 파릴렌 (diX-SR (등록 상표)) 이 적층된 기판을 준비하였다.
80 ℃ 로 가열한 기판 상에, 조제한 유기 반도체 용액을 연속 에지 캐스트법으로 도포하여, 단분자층의 유기 반도체 단결정막을 제막하였다. 유기 반도체막의 표면 조도 Rq 는 0.2 ㎚ 였다.
핫 플레이트 상에, 얻어진 doped-Si, SiO2, 파릴렌 (diX-SR (등록 상표)), 및 유기 반도체막의 적층체를 배치하고, 80 ℃ 로 가열하면서, 도 12 에 모식적으로 나타내는 바와 같이, 전극이 유기 반도체막에 접하도록, 전극 필름을 유기 반도체막 상에 배치하였다.
80 ℃ 로 가열한 채로 PVA 의 핸들링용 막에 물을 적하하고, 실질적으로 핸들링용 막이 박리되어 온 후, 30 ℃ 로 강온시키고, 전극 필름의 전체가 침수될 때까지 물을 첨가하고, PVA 가 완전히 용해될 때까지 3 시간 수중에서 교반하여 핸들링용 막을 제거하여, 도 42 에 모식적으로 나타내는 바와 같은 보텀 게이트/톱 컨택트 구조의 유기 전계 효과 트랜지스터를 제조하였다.
채널 길이/채널 폭이 상이한 제조한 트랜지스터 중, 채널 길이/채널 폭이 100 ㎛/500 ㎛ 인 트랜지스터에 대해, 도 18 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 19 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 20 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 10 ㎠/V·s, 선형 영역에 있어서의 이동도는 10 ㎠/V·s 를 나타내어, 매우 큰 이동도를 나타냈다. 이동도의 계산에 있어서, SiO2 와 파릴렌 (등록 상표) 을 적층한 절연막의 커패시턴스는 이론값을 사용하였다.
(실시예 4)
실시예 3 에서 제조한 채널 길이/채널 폭이 10 ㎛/500 ㎛ 인 트랜지스터에 대해, 도 21 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 22 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 23 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 3.6 ㎠/V·s, 선형 영역에 있어서의 이동도는 7.2 ㎠/V·s 를 나타내어, 채널 길이가 10 ㎛ 인 단채널 디바이스에서도 양호한 이동도가 얻어졌다.
(실시예 5)
박리층을, 트리에톡시-1H,1H,2H,2H-헵타데카플루오로데실실란 (F-SAM) 으로 변경한 것 이외에는, 실시예 3 과 동일하게, 유기 반도체 디바이스를 제조하였다.
제조한 채널 길이/채널 폭이 100 ㎛/500 ㎛ 인 트랜지스터의 이동도를 측정한 결과, 실시예 3 과 동일한 이동도를 나타냈다.
(실시예 6)
실시예 2 와 동일한 전극 패턴이고 채널 길이/채널 폭 ＝ 200 ㎛/1000 ㎛ 인 Au 전극을 형성한 것 이외에는, 실시예 1 과 동일한 방법으로, Au 전극, PMMA 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름을 얻었다. 또한, 박리층을 F-SAM 으로 변경하고, 적층체 중 파릴렌 (diX-SR (등록 상표)) 을 트리메톡시(2-페닐에틸)실란 (β-PTS) 으로 변경하여, doped-Si, SiO2, β-PTS, 및 유기 반도체막의 적층체를 얻은 것 이외에는, 실시예 3 과 동일하게, 유기 반도체 디바이스를 제조하였다.
도 16 에, 제조한 유기 반도체 디바이스의 상면으로부터 관찰한 유기 반도체 (C9-DNBDT-NW) 막의 레이저 공초점 현미경 사진을 나타낸다. 파선으로 둘러싼 전체면 (면적 : 450 ㎟) 에서 단분자층의 단결정성 도메인 박막이 얻어졌다.
도 17 에, 도 16 의 C9-DNBDT-NW 의 단분자층막을 원자간력 현미경 (AFM) 으로 측정한 결과를 나타낸다. C9-DNBDT-NW 의 1 분자층에 상당하는 4 ㎚ 의 두께가 얻어지고 있었다.
제조한 채널 길이/채널 폭이 200 ㎛/1000 ㎛ 인 트랜지스터에 대해, 도 24 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 25 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 26 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 15.3 ㎠/V·s, 선형 영역에 있어서의 이동도는 11.6 ㎠/V·s 를 나타내어, 유기 반도체막이 단분자층의 단결정이어도, 매우 큰 이동도의 트랜지스터를 제조할 수 있었다.
(실시예 7)
박리층 상에, 진공 증착에 의해, 2,3,5,6-테트라플루오로-7,7,8,8-테트라시아노퀴노디메탄 (F4-TCNQ) 의 캐리어 주입 촉진층을 형성하고, 캐리어 주입 촉진층 상에 Au 전극을 실시예 3 과 동일하게 형성한 것 이외에는, 실시예 3 과 동일하게 유기 반도체 디바이스를 제조하였다.
제조한 채널 길이/채널 폭이 10 ㎛/500 ㎛ 인 트랜지스터에 대해, 도 27 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 28 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 29 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 2 ㎠/V·s, 선형 영역에 있어서의 이동도는 5.4 ㎠/V·s 를 나타내어, 양호한 이동도가 얻어졌다.
(실시예 8)
박리층을, 트리에톡시-1H,1H,2H,2H-헵타데카플루오로데실실란 (F-SAM) 으로 변경하고, 보호막을, 유리 전이점이 108 ℃ 인, CYTOP (등록 상표) 의 말단기가 CF3 인 CTX-809SP2 로 변경하고, 적층체 중 파릴렌 (diX-SR (등록 상표)) 을 β-PTS 로 변경하여, doped-Si, SiO2, β-PTS, 및 유기 반도체막의 적층체를 얻은 것 이외에는, 실시예 3 과 동일하게, 유기 반도체 디바이스를 제조하였다.
CYTOP (등록 상표) 의 CTX-809SP2 보호막은, 다음의 방법으로 형성하였다. CTX-809SP2 : CT-Solv. 180 (희석용 용매) ＝ 2 : 3 (질량비) 으로 준비한 용액을, Au 전극을 형성한 유리 기판 상에 실시예 1 과 동일한 조건에서 스핀 코트하였다. 회전을 정지하고, 50 ℃ 에서 1 분간, 이어서 80 ℃ 에서 40 분간 건조를 실시하여 용매를 제거하여, 두께가 300 ㎚ 인 809SP2 보호막을 형성하였다. PVA 를 도포 가능하게 하기 위해, 엑시머광에 의한 CTX-809SP2 의 표면 개질을 실시하고, 실시예 1 과 동일한 방법으로 PVA 핸들링용 막을 형성하였다.
제조한 채널 길이/채널 폭이 100 ㎛/500 ㎛ 인 트랜지스터에 대해, 도 32 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 33 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 34 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 12 ㎠/V·s, 선형 영역에 있어서의 이동도는 13 ㎠/V·s 를 나타내어, 양호한 이동도가 얻어졌다.
(실시예 9)
채널 길이/채널 폭이 100 ㎛/500 ㎛, 80 ㎛/500 ㎛, 60 ㎛/500 ㎛, 40 ㎛/500 ㎛, 20 ㎛/500 ㎛, 10 ㎛/500 ㎛, 및 200 ㎛/500 ㎛ 인 Au 전극을 각각 16 세트씩 합계 112 세트 형성하고, 보호막을, 유리 전이점이 108 ℃ 인, CYTOP (등록 상표) 의 말단기가 -CONH-Si(OR)n 인 CTL-809M 으로 변경한 것 이외에는, 실시예 8 과 동일하게, 유기 반도체 디바이스를 제조하였다.
CTL-809M 보호막은, 다음의 방법으로 형성하였다. CTL-809M : CT-Solv. 180 (희석용 용매) ＝ 2 : 3 (질량비) 으로 준비한 용액을, Au 전극을 형성한 유리 기판 상에 실시예 1 과 동일한 조건에서 스핀 코트하였다. 회전을 정지하고, 50 ℃ 에서 40 분간 건조를 실시하여 용매를 제거하여, 두께가 300 ㎚ 인 CTL-809M 보호막을 형성하였다. PVA 를 도포 가능하게 하기 위해, 엑시머광에 의한 CTL-809M 보호막의 표면 개질을 실시하고, 실시예 1 과 동일한 방법으로 PVA 핸들링용 막을 형성하였다.
제조한 채널 길이/채널 폭이 200 ㎛/500 ㎛ 인 트랜지스터에 대해, 도 35 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 36 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 37 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 15 ㎠/V·s, 선형 영역에 있어서의 이동도는 11 ㎠/V·s 를 나타내어, 양호한 이동도가 얻어졌다.
(실시예 10)
보호막을, 유리 전이점이 200 ℃ 이상인 폴리아다만틸메타크릴레이트 (PADMA) 로 변경한 것 이외에는, 실시예 3 과 동일하게, 유기 반도체 디바이스를 제조하였다.
PADMA 의 보호막은, 다음의 방법으로 형성하였다. 시클로헥산 중에 2 질량％ 의 PADMA 를 용해시킨 용액을, Au 전극을 형성한 유리 기판 상에 실시예 1 과 동일한 조건에서 스핀 코트하였다. 회전을 정지하고, 50 ℃ 에서 30 초간 건조, 이어서 80 ℃ 에서 15 분간의 건조를 실시하여 용매를 제거하여, 두께가 200 ㎚ 인 PADMA 보호막을 형성하였다.
제조한 채널 길이/채널 폭이 80 ㎛/500 ㎛ 인 트랜지스터에 대해, 도 38 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 39 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 40 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 4.7 ㎠/V·s, 선형 영역에 있어서의 이동도는 7.0 ㎠/V·s 를 나타내어, 양호한 이동도가 얻어졌다.
(실시예 11)
실시예 1 과 동일하게 채널 길이/채널 폭이 100 ㎛/500 ㎛, 80 ㎛/500 ㎛, 60 ㎛/500 ㎛, 40 ㎛/500 ㎛, 20 ㎛/500 ㎛, 및 10 ㎛/500 ㎛ 인 Au 전극을 각각 8 세트씩 합계 48 세트 형성한 것 이외에는, 실시예 6 과 동일하게, 도 43 에 모식적으로 나타내는 단면 구조를 갖는 유기 반도체 디바이스를 제조하였다.
제조한 유기 반도체 디바이스에 대해, Transmission Line Method (TLM) 법을 사용하여 접촉 저항을 평가하였다. 도 44 에, VG-Vth 의 각각에 대해 채널 길이 (L) 와 Rtotal·W 의 관계를 나타내는 그래프, 및 도 45 에 VG-Vth 와 RC·W 의 관계를 나타내는 그래프를 나타낸다. 도 45 로부터, RC·W 가 175 Ω·㎝ 이하라는 저접촉 저항이 얻어지고 있는 것을 확인할 수 있었다.
(실시예 12)
기판으로서, 이글 글라스 (Corning 사의 EAGLE XG (등록 상표)) 기판을 준비하고, 도 46 에 모식적으로 나타내는 바와 같이, 기판 (60) 의 표면에 발액성 고분자층 (80) 으로서 두께가 10 ㎚ 이고 말단기가 -CONH-Si(OR)n 인 CTL-809M 의 CYTOP (등록 상표) 를 형성하였다.
CTL-809M 발액성 고분자층은, 다음의 방법으로 형성하였다. CTL-809M : CT-Solv. 180 (희석용 용매) ＝ 1 : 30 (질량비) 으로 준비한 용액을, 유리 기판 상에 스핀 코트하였다. 스핀 코트에서는, 1 초간 동안 500 rpm 까지 회전수를 올리고, 500 rpm 에서 10 초 유지하고, 1000 rpm 에서 40 초간 유지하였다. 회전을 정지하고, 50 ℃ 에서 1 분간, 이어서 80 ℃ 에서 15 분간, 추가로 130 ℃ 에서 40 분간 건조를 실시하여 용매를 제거하여, 두께가 10 ㎚ 인 809M 발액성 고분자층을 형성하였다.
도 47 에 모식적으로 나타내는 바와 같이, 발액성 고분자층 (80) 을 형성한 유리 기판 상에 크롬제의 포토 마스크 (82) 를 배치하고, 포토 마스크 (82) 를 배치한 측으로부터 진공 자외광 (VUV) (84) 을 조사하였다. 도 48 에 모식적으로 나타내는 바와 같이, 조사한 지점의 발액성 고분자층 (80) 을 분해하고, 발액성 고분자층을 분해한 지점에 수산기를 형성하였다. 진공 자외광의 조사는, N2 플로 분위기하에서, SUS1001 (우시오 전기 주식회사 제조) 을 사용하여 0.04 ㎜/초의 속도로 엑시머 램프 (파장 172 ㎚) 를 이동시키면서 실시하였다.
도 49 에 모식적으로 나타내는 바와 같이, 수산기를 형성한 유리 기판 (60) 의 표면에, 기상법을 사용하여 SAM 처리를 실시하여, 트리에톡시-1H,1H,2H,2H-헵타데카플루오로데실실란 (F-SAM) 의 불소계 자기 조직화 단분자막 (86) 을 형성하였다. 불소계 자기 조직화 단분자막의 형성은, 밀폐 용기 중에 F-SAM 용액과 수산기를 형성한 유리 기판을 배치하고, 120 ℃ 로 가열하여 F-SAM 분자의 포화 증기 분위기를 형성하고, F-SAM 분자의 포화 증기 분위기 중에 수산기를 형성한 유리 기판을 3 시간 정치하고, 이어서, 2-프로판올로 세정함으로써 실시하였다.
이어서, 고형분 농도가 30 wt％ 인 Ag 잉크 (주식회사 알박사 제조, L-Ag1T) 를, 옥탄으로 고형분 농도를 50 배로 희석시켜 Ag 입자를 포함하는 Ag 잉크를 준비하였다.
여기서, Ag 잉크의 용매인 옥탄과 CYTOP (등록 상표) 및 F-SAM 의 접촉각의 평가 결과를 나타낸다. 도 52 에, 진공 자외광을 조사하기 전의 CYTOP (등록 상표) 에 대한 옥탄의 접촉각을 평가한 사진을 나타낸다. 도 53 에, 진공 자외광 조사 및 SAM 처리를 실시한 후의 CYTOP (등록 상표), 및 진공 자외광 조사 및 SAM 처리에 의해 형성한 F-SAM 에 대한 옥탄의 접촉각을 평가한 사진을 나타낸다. 접촉각의 측정은, 가로 세로 5 ㎜ 의 유리 기판 상에 형성한 CYTOP (등록 상표) (진공 자외광 조사 전), CYTOP (등록 상표) (진공 자외광 조사 및 SAM 처리 후), 및 진공 자외광 조사 및 SAM 처리를 실시하여 형성한 F-SAM 에 대해 실시하였다.
진공 자외광 조사 전 및 SAM 처리 후의 어느 쪽에 있어서도, CYTOP (등록 상표) 는 옥탄의 접촉각이 31°이고, F-SAM 은 옥탄의 접촉각이 21°였다. 이와 같이, SAM 처리의 전후에 있어서, CYTOP (등록 상표) 상에는 F-SAM 은 형성되어 있지 않고, 진공 자외광을 조사한 지점에 대하여 선택적으로 F-SAM 이 형성되어 있는 것을 알 수 있다. 또, CYTOP (등록 상표) 는 옥탄에 대하여 상대적으로 발액성이고, F-SAM 은 옥탄에 대하여 상대적으로 친액성인 것도 확인되었다.
상기와 같이 접촉각을 확인한 옥탄을 주용매로 하는 Ag 잉크를, 도 50 에 모식적으로 나타내는 바와 같이, F-SAM 의 자기 조직화 단분자막 (86) 을 형성한 유리 기판 (60) 상에, 블레이드 코트법으로 도포하여, 채널 길이에 상당하는 직선 간의 거리가 10 ㎛ 및 20 ㎛ 가 되도록 Ag 입자 (88) 로 구성되는 도막을 형성하였다. 발액성인 CYTOP (등록 상표) 상에는 도막은 형성되지 않고, 친액성인 F-SAM 상에만 선택적으로 도막이 형성되었다. 도 51 에, 얻어진 패터닝된 Ag 입자로 구성되는 도막의 외관 사진을 나타낸다. Ag 입자를 포함하는 Ag 잉크는, 고형분 농도가 30 wt％ 인 Ag 잉크 (주식회사 알박사 제조, L-Ag1T) 를, 옥탄으로 고형분 농도를 50 배로 희석시킨 것을 사용하였다.
(실시예 13)
채널 길이/채널 폭이 100 ㎛/1000 ㎛ 가 되도록 Ag 입자로 구성되는 도막을 형성한 것 이외에는, 실시예 12 와 동일한 방법으로, Ag 입자로 구성되는 도막을 형성하였다. 도 54 에 모식적으로 나타내는 바와 같이, Ag 입자 (88) 로 구성되는 도막을 형성한 유리 기판 (60) 에, Ag 입자 (88) 를 촉매로 하여 무전해 도금을 실시하여, 패터닝된 Au 도금 (89) 을 구비한 소스/드레인용 전극을 형성하였다.
무전해 도금의 도금액으로서, 프레셔스파브 ACG3000 (일본 일렉트로플레이 팅·엔지니어스 주식회사) 을 사용하였다. 도금액의 pH 를 7.5 로 조제하고 액온을 65 ℃ 로 유지하며 도금액을 교반하면서, 도전성 잉크를 도포한 유리 기판을 150 초간 도금액에 침지시켰다. 이어서, 핫 플레이트를 사용하여 150 ℃ 에서 10 분간 가열하고, 실온 냉각 후에 다시 150 초간 침지시켜 Au 를 성장시켰다.
도 55 에, 얻어진 Au 도금을 구비한 소스/드레인용 전극의 외관 사진을 나타낸다. Au 도금을 구비한 2 세트의 전극은, 채널 길이/채널 폭 ＝ 100 ㎛/1000 ㎛ 를 갖고, 표면 조도 Rq 는 0.5 ㎚ 였다. 표면 조도 Rq 의 측정은, 하기에 기재하는 바와 같이, 보호막 및 핸들링용 막을 형성하고, 핸들링용 막에 캡톤 테이프를 첩부하고 캡톤 테이프를 잡아당김으로써 박리한 후의, 자기 조직화 단분자막에 접하고 있었던 전극면의 표면 조도이다.
(실시예 14)
실시예 13 에서 제조한 Au 도금을 구비한 전극을 형성한 유리 기판 상에, 화학 기상 증착법으로, 두께가 1 ㎛ 인 파릴렌 (diX-SR (등록 상표)) 의 보호막을 형성하였다.
파릴렌 (등록 상표) 의 보호막 상에, 5 질량％ 의 폴리비닐알코올 (PVA) 수용액을 도포하고, 50 ℃ 에서 2 시간 건조시켜, 두께가 10 ㎛ 인 PVA 의 핸들링용 막을 형성하였다.
핸들링용 막에 캡톤 테이프를 첩부하고, 캡톤 테이프를 잡아당김으로써, Au 도금을 구비한 전극, 파릴렌 (등록 상표) 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름을 박리하였다.
실시예 6 과 동일하게, doped-Si, SiO2, β-PTS, 및 유기 반도체막의 적층체를 준비하고, Au 도금을 구비한 전극이 유기 반도체막에 접하도록 전극 필름을 유기 반도체막 상에 배치하였다.
80 ℃ 로 가열한 채로 PVA 의 핸들링용 막에 물을 적하하고, 실질적으로 핸들링용 막이 박리되어 온 후, 30 ℃ 로 강온시키고, 전극 필름의 전체가 침수될 때까지 물을 첨가하고, PVA 가 완전히 용해될 때까지 3 시간 수중에서 교반하여 핸들링용 막을 제거하여, 도 56 에 모식적으로 나타내는 바와 같은 보텀 게이트/톱 컨택트 구조의 유기 전계 효과 트랜지스터를 제조하였다.
(실시예 15)
실시예 14 와 동일한 방법으로, Au 도금을 구비한 전극, 파릴렌 (등록 상표) 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름을 얻었다.
도 57 에 모식적으로 나타내는 Au 도금을 구비한 전극, 파릴렌 (등록 상표) 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름의 전극의 일방에 대해, 광 전자 수량 분광 (Photoelectron Yield Spectroscopy : PYS) 으로 일함수를 측정하였다. 일함수의 측정은, PYS-202 (스미토모 중기계 공업 주식회사) 를 사용하여, 하기 식 :
Figure pct00020
(식 중, Y 는 광 전자 수량, h 는 플랑크 정수, ν 는 광자의 진동수, WF 는 일함수이다) 에 의해 실시하였다.
도 58 에, 포톤 에너지 (hν) 에 대하여 Y1/2 를 플롯한 일함수의 측정 결과를 나타낸다. 도 58 에 나타내는 2 직선의 교점으로부터 얻어지는 전극의 WF 는 5.2 eV 였다. 금의 WF 는 5.2 eV 이고, 은의 WF 는 4.3 eV 이고, C9-DNBDT-NW 의 HOMO 준위는 5.24 eV 이다. 따라서, 얻어진 전극은, 무전해 도금에 의해 퇴적시킨 금이 일함수에 있어서 지배적이어서, 유기 반도체막에 대한 캐리어 주입에 유리한 고 일함수가 얻어진 것을 알 수 있다.
(실시예 16)
채널 길이/채널 폭이 40 ㎛/315 ㎛, 60 ㎛/315 ㎛, 80 ㎛/315 ㎛, 100 ㎛/315 ㎛, 120 ㎛/315 ㎛, 140 ㎛/315 ㎛, 160 ㎛/315 ㎛, 및 180 ㎛/315 ㎛ 인, Au 도금을 구비한 전극을 각각 4 세트씩 합계 32 세트 형성한 것 이외에는, 실시예 12 와 동일한 방법으로, Au 도금을 구비한 전극, 파릴렌 (등록 상표) 보호막, 및 PVA 핸들링용 막을 포함하는 전극 필름을 얻었다.
실시예 6 과 동일하게, doped-Si, SiO2, β-PTS, 및 유기 반도체막의 적층체를 준비하고, Au 도금을 구비한 전극이 유기 반도체막에 접하도록 전극 필름을 유기 반도체막 상에 배치하였다.
80 ℃ 로 가열한 채로 PVA 의 핸들링용 막에 물을 적하하고, 실질적으로 핸들링용 막이 박리되어 온 후, 30 ℃ 로 강온시키고, 전극 필름의 전체가 침수될 때까지 물을 첨가하고, PVA 가 완전히 용해될 때까지 3 시간 수중에서 교반하여 핸들링용 막을 제거하여, 도 56 에 모식적으로 나타내는 바와 같은 보텀 게이트/톱 컨택트 구조의 유기 전계 효과 트랜지스터를 제조하였다.
채널 길이/채널 폭이 상이한 제조한 트랜지스터 중, 도 59 에 나타내는 채널 길이/채널 폭이 100 ㎛/315 ㎛ 인 소스 드레인 전극을 갖는 트랜지스터에 대해, 도 60 에, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 61 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 62 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 12.7 ㎠/V·s, 선형 영역에 있어서의 이동도는 11.8 ㎠/V·s 를 나타내어, 매우 큰 이동도를 나타냈다. 이동도의 계산에 있어서, SiO2 와 β-PTS 를 적층한 절연막의 커패시턴스는 이론값을 사용하였다.
(실시예 17)
실시예 16 에서 제조한 채널 길이/채널 폭이 40 ㎛/315 ㎛, 60 ㎛/315 ㎛, 80 ㎛/315 ㎛, 100 ㎛/315 ㎛, 120 ㎛/315 ㎛, 140 ㎛/315 ㎛, 160 ㎛/315 ㎛, 및 180 ㎛/315 ㎛ 인, Au 도금을 구비한 전극을 갖는 도 56 에 모식적으로 나타내는 바와 같은 보텀 게이트/톱 컨택트 구조의 유기 전계 효과 트랜지스터에 대해, 접촉 저항을 평가하였다. 도 63 에, 접촉 저항을 평가한 범위를 파선으로 나타낸다.
접촉 저항은, Transmission Line Method (TLM) 법을 사용하여 평가하였다. 도 64 에, VG-Vth 의 각각에 대해 채널 길이 (L) 와 Rtotal·W 의 관계를 나타내는 그래프, 도 65 에 VG-Vth 와 RC·W 의 관계를 나타내는 그래프를 나타낸다. RC·W 가 120 Ω·㎝ 라는 저접촉 저항을 확인할 수 있었다.
(실시예 18)
가로 세로 10 ㎝ 의 범위 내에 복수의 조합의 채널 길이/채널 폭의 Ag 입자로 구성되는 도막을 형성한 것 이외에는, 실시예 12 와 동일하게, F-SAM 의 자기 조직화 단분자막을 형성한 유리 기판 상에, Ag 입자를 포함하는 Ag 잉크를 블레이드 코트법으로 도포하여, 패터닝된 Ag 입자로 구성되는 도막을 형성하였다. 도 66 에, 가로 세로 10 ㎝ 의 범위 내에 형성한 패터닝된 Ag 입자로 구성되는 도막의 외관 사진을 나타낸다. 도 66 에 기재된 Ag 입자로 구성되는 도막의 채널 길이/채널 폭은, 100 ㎛/800 ㎛ 를 784 세트, 10 ㎛/200 ㎛, 20 ㎛/200 ㎛, 40 ㎛/200 ㎛, 60 ㎛/200 ㎛, 80 ㎛/200 ㎛, 100 ㎛/200 ㎛, 120 ㎛/200 ㎛, 140 ㎛/200 ㎛, 160 ㎛/200 ㎛, 180 ㎛/200 ㎛, 및 200 ㎛/200 ㎛ 를 각각 170 세트씩 1870 세트, 10 ㎛/300 ㎛, 20 ㎛/300 ㎛, 40 ㎛/300 ㎛, 60 ㎛/300 ㎛, 80 ㎛/300 ㎛, 100 ㎛/300 ㎛, 120 ㎛/300 ㎛, 140 ㎛/300 ㎛, 160 ㎛/300 ㎛, 180 ㎛/300 ㎛, 및 200 ㎛/300 ㎛ 를 각각 34 세트씩 374 세트, 그리고 100 ㎛/6000 ㎛, 170 ㎛/6000 ㎛, 및 200 ㎛/6000 ㎛ 를 각각 2 세트씩 6 세트 포함하고 있었다.
전극 각 세트 (1 소자) 에 상당하는 도금 전의 Ag 입자로 구성되는 도막의 채널 길이의 평행도는 0.1 도 이하였다.
(비교예 1)
엘라스토머로서, 두께가 10 ㎛ 이고 택성을 갖고 유리 전이점이 -123 ℃ 인 폴리디메틸실록산 (PDMS) 막을 준비하고, PDMS 막 상에, Au 전극 및 F4-TCNQ 의 캐리어 주입 촉진층을 메탈 마스크 너머로 증착하여, 두께가 40 ㎚ 이고 채널 길이/채널 폭 ＝ 400 ㎛/200 ㎛ 인 Au 전극을 1 세트 형성하였다.
실시예 6 과 동일하게, doped-Si, SiO2, β-PTS, 및 유기 반도체막의 적층체를 준비하고, Au 전극이 유기 반도체막에 접하도록, Au 전극, F4-TCNQ 의 캐리어 주입 촉진층, 및 PDMS 를 유기 반도체막 상에 배치하여, 유기 반도체 디바이스를 제조하였다.
실시예 6 및 비교예 1 에서 제조한 유기 반도체 디바이스의 선형 영역에 있어서의 이동도의 경시 변화를 표 1 에 나타낸다. 실시예 6 에서 제조한 유기 반도체 디바이스의 트랜지스터는, 4 주일 경과 후 및 8 주일 경과 후에도 이동도는 실질적으로 변화하지 않았다.
Figure pct00021
100 : 유기 반도체 디바이스
200 : 유기 반도체 디바이스
600 : 전극 필름
10 : 전극
101 : 전극 (10) 의 면
12 : 도 1 의 2 개째의 전극
14 : 도 1 의 3 개째의 전극
20 : 전극
201 : 전극 (20) 의 면
22 : 도 1 의 2 개째의 전극
24 : 도 1 의 3 개째의 전극
30 : 보호막
40 : 채널
52 : 게이트 절연막
52-1 : 게이트 절연막
52-2 : 게이트 절연막
54 : 게이트 전극
56 : 하지층
60 : 기판
62 : 박리층
64 : 핸들링용 막
66 : 유기 반도체막
70 : 하지층
72 : 하지층
74 : 게이트 전극
80 : 발액성 고분자층
82 : 포토 마스크 또는 메탈 마스크
84 : 자외광
86 : 자기 조직화 단분자막
87 : 도전성 잉크
88 : 금속 입자
89 : 도금

Claims (12)

  1. 유기 반도체 디바이스의 소스/드레인용 전극으로서,
    10 세트 이상의 전극을 포함하고,
    상기 각 세트에 있어서의 전극 간의 채널 길이가 200 ㎛ 이하이고,
    상기 각 세트에 있어서의 전극이, 표면 조도 Rq 가 2 ㎚ 이하인 면을 갖는, 소스/드레인용 전극.
  2. 제 1 항에 있어서,
    상기 각 세트에 있어서의 전극 간의 채널 길이의 평행도가 1 도 이하인, 소스/드레인용 전극.
  3. 제 1 항 또는 제 2 항에 있어서,
    1 ㎛ 이하의 두께를 갖는 유리 전이점이 80 ℃ 이상인 절연성 폴리머로 이루어지고, 정전기력으로 상기 각 세트에 있어서의 전극의 상기 면과는 반대측의 면에 첩부되고, 또한 상기 각 세트에 있어서의 상기 채널의 적어도 일부로 연장되는 보호막을 추가로 갖는, 소스/드레인용 전극.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전극이 도금을 구비하는, 소스/드레인용 전극.
  5. 게이트 전극, 게이트 절연막, 유기 반도체막, 및 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 소스/드레인용 전극을 포함하는 유기 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 유기 반도체막의, 상기 각 세트에 있어서의 전극과 접하는 면의 표면 조도 Rq 는 2 ㎚ 이하인, 유기 반도체 디바이스.
  7. 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법으로서,
    표면 조도 Rq 가 2 ㎚ 이하인 기판을 준비하는 것,
    상기 기판의 표면에 박리층을 형성하는 것,
    상기 박리층 상에, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것,
    상기 박리층 및 상기 전극 상에, 보호막을 형성하는 것,
    상기 보호막 상에, 핸들링용 막을 형성하는 것,
    상기 박리층과 상기 전극 및 상기 보호막의 계면을 박리시켜, 상기 전극, 상기 보호막, 및 상기 핸들링용 막을 포함하는 전극 필름을 얻는 것, 및
    상기 핸들링용 막을 제거하는 것을 포함하는, 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법.
  8. 제 7 항에 있어서,
    상기 박리층을 형성하는 것이,
    상기 기판의 표면을 UV 오존 처리하여, 상기 기판의 표면에 수산기를 형성하는 것, 및
    상기 수산기를 형성한 기판의 표면에 SAM 처리를 실시하는 것을 포함하는, 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법.
  9. 제 7 항에 있어서,
    상기 박리층을 형성하는 것이,
    상기 기판의 표면에 발액성 고분자층을 형성하는 것,
    상기 발액성 고분자층을 형성한 기판 상에 포토 마스크 또는 메탈 마스크를 배치하는 것,
    상기 기판에 대하여, 상기 포토 마스크 또는 메탈 마스크를 배치한 측으로부터 UV 조사를 실시하여, 상기 조사한 지점의 상기 발액성 고분자층을 분해하고, 상기 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 및
    상기 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함하고,
    상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것이,
    상기 박리층 상에, 금속 입자를 포함하는 도전성 잉크를 도포하는 것, 및
    상기 도전성 잉크를 도포한 상기 박리층이 형성된 상기 기판에, 상기 금속 입자를 촉매로 하여 무전해 도금을 실시하여, 상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용의 도금을 구비한 전극을 형성하는 것을 포함하는, 유기 반도체 디바이스의 소스/드레인용 전극의 제조 방법.
  10. 유기 반도체 디바이스의 제조 방법으로서,
    표면 조도 Rq 가 2 ㎚ 이하인 기판을 준비하는 것,
    상기 기판의 표면에 박리층을 형성하는 것,
    상기 박리층 상에, 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것,
    상기 박리층 및 상기 전극 상에, 보호막을 형성하는 것,
    상기 보호막 상에, 핸들링용 막을 형성하는 것,
    상기 박리층과 상기 전극 및 상기 보호막의 계면을 박리시켜, 상기 전극, 상기 보호막, 및 상기 핸들링용 막을 포함하는 전극 필름을 얻는 것,
    상기 전극 필름을, 유기 반도체막 상에 배치하는 것, 및
    상기 핸들링용 막을 제거하는 것을 포함하는, 유기 반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 박리층을 형성하는 것이,
    상기 기판의 표면을 UV 오존 처리하여, 상기 기판의 표면에 수산기를 형성하는 것, 및
    상기 수산기를 형성한 기판의 표면에 SAM 처리를 실시하는 것을 포함하는, 유기 반도체 디바이스의 제조 방법.
  12. 제 10 항에 있어서,
    상기 박리층을 형성하는 것이,
    상기 기판의 표면에 발액성 고분자층을 형성하는 것,
    상기 발액성 고분자층을 형성한 기판 상에 포토 마스크 또는 메탈 마스크를 배치하는 것,
    상기 기판에 대하여, 상기 포토 마스크 또는 메탈 마스크를 배치한 측으로부터 UV 조사를 실시하여, 상기 조사한 지점의 상기 발액성 고분자층을 분해하고, 상기 발액성 고분자층을 분해한 지점에 수산기를 형성하는 것, 및
    상기 수산기를 형성한 지점에 SAM 처리를 실시하는 것을 포함하고,
    상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용 전극을 형성하는 것이,
    상기 박리층 상에, 금속 입자를 포함하는 도전성 잉크를 도포하는 것, 및
    상기 도전성 잉크를 도포한 상기 박리층이 형성된 상기 기판에, 상기 금속 입자를 촉매로 하여 무전해 도금을 실시하여, 상기 채널 길이가 200 ㎛ 이하인 10 세트 이상의 소스/드레인용의 도금을 구비한 전극을 형성하는 것을 포함하는, 유기 반도체 디바이스의 제조 방법.
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