KR20220037516A - 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용한 하이브리드 웨이퍼 다이싱 접근 방식 - Google Patents

공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용한 하이브리드 웨이퍼 다이싱 접근 방식 Download PDF

Info

Publication number
KR20220037516A
KR20220037516A KR1020227007130A KR20227007130A KR20220037516A KR 20220037516 A KR20220037516 A KR 20220037516A KR 1020227007130 A KR1020227007130 A KR 1020227007130A KR 20227007130 A KR20227007130 A KR 20227007130A KR 20220037516 A KR20220037516 A KR 20220037516A
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
laser
dicing
laser beam
depth
Prior art date
Application number
KR1020227007130A
Other languages
English (en)
Inventor
정래 박
재비어 자이 영 탄
제임스 에스. 파파누
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220037516A publication Critical patent/KR20220037516A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/0604—Shaping the laser beam, e.g. by masks or multi-focusing by a combination of beams
    • B23K26/0613—Shaping the laser beam, e.g. by masks or multi-focusing by a combination of beams having a common axis
    • B23K26/0617—Shaping the laser beam, e.g. by masks or multi-focusing by a combination of beams having a common axis and with spots spaced along the common axis
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/064—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/067—Dividing the beam into multiple beams, e.g. multifocusing
    • B23K26/0673—Dividing the beam into multiple beams, e.g. multifocusing into independently operating sub-beams, e.g. beam multiplexing to provide laser beams for several stations
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/38—Removing material by boring or cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/40—Removing material taking account of the properties of the material involved
    • B23K26/402—Removing material taking account of the properties of the material involved involving non-metallic material, e.g. isolators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting

Abstract

각각의 웨이퍼가 복수의 집적 회로들을 갖는, 반도체 웨이퍼들을 다이싱하는 방법들이 설명된다. 일례로, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 수반하며, 마스크는 집적 회로들을 커버하고 보호하는 층으로 구성된다. 이어서, 갭들을 갖는 패터닝된 마스크를 제공하도록 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스로 마스크가 패터닝되어, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시킨다. 그 다음, 반도체 웨이퍼는 패터닝된 마스크의 갭들을 통해 플라즈마 에칭되어 집적 회로들을 싱귤레이팅한다.

Description

공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용한 하이브리드 웨이퍼 다이싱 접근 방식
본 출원은 2019년 8월 6일자로 출원된 미국 정규출원 제16/533,590호에 대한 우선권을 주장하며, 이 출원의 전체 내용이 이로써 인용에 의해 본 명세서에 포함된다.
본 개시내용의 실시예들은 반도체 프로세싱 분야, 특히 반도체 웨이퍼들을 다이싱(dice)하는 방법들에 관한 것으로, 각각의 웨이퍼는 그 위에 복수의 집적 회로들을 갖는다.
반도체 웨이퍼 프로세싱에서, 실리콘 또는 다른 반도체 재료로 구성된 (기판으로도 또한 지칭되는) 웨이퍼 상에 집적 회로들이 형성된다. 일반적으로, 반전도성, 전도성 또는 절연성인 다양한 재료들의 층들이 집적 회로들을 형성하는 데 이용된다. 이러한 재료들은 집적 회로들을 형성하기 위해 잘 알려진 다양한 프로세스들을 사용하여 도핑되고, 증착되고, 에칭된다. 각각의 웨이퍼는 다이들로 알려진 집적 회로들을 포함하는 상당수의 개별 구역들을 형성하도록 프로세싱된다.
집적 회로 형성 프로세스 후에, 웨이퍼는 패키징을 위해 또는 더 큰 회로들 내에서 패키징되지 않은 형태로 사용하기 위해 개별 다이를 서로 분리하도록 "다이싱"된다. 웨이퍼 다이싱에 사용되는 2개의 주요 기술들은 스크라이빙(scribing) 및 쏘잉(sawing)이다. 스크라이빙에 의해서는, 다이아몬드 팁 스크라이브(diamond tipped scribe)가 미리 형성된 스크라이브 라인들을 따라 웨이퍼 표면에 걸쳐 이동된다. 이러한 스크라이브 라인들은 다이들 사이의 공간들을 따라 연장된다. 이러한 공간들은 일반적으로 "스트리트(street)들"로 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라 웨이퍼 표면에 얕은 스크래치들을 형성한다. 이를테면, 롤러에 의한 압력의 인가 시에, 웨이퍼는 스크라이브 라인들을 따라 분리된다. 웨이퍼의 분리(break)들은 웨이퍼 기판의 결정 격자 구조를 따른다. 두께가 약 10mils(수천분의 1인치) 이하인 웨이퍼들에 스크라이빙이 사용될 수 있다. 더 두꺼운 웨이퍼들의 경우에는, 쏘잉이 현재 다이싱을 위한 바람직한 방법이다.
쏘잉에 의해서는, 높은 분당 회전 수들로 회전하는 다이아몬드 팁 톱(diamond tipped saw)이 웨이퍼 표면과 접촉하고 스트리트들을 따라 웨이퍼를 쏘잉한다. 웨이퍼는 막 프레임에 걸쳐 신장된 접착 막과 같은 지지 부재 상에 장착되고, 톱은 수직 및 수평 스트리트들 모두에 반복적으로 적용된다. 스크라이빙 또는 쏘잉의 하나의 문제점은 다이들의 절단된 에지들을 따라 칩들 및 가우지(gouge)들이 형성될 수 있다는 것이다. 추가로, 균열들이 형성되어 다이의 에지들로부터 기판 내로 전파될 수 있고, 집적 회로가 동작하지 않게 할 수 있다.
정사각형 또는 직사각형 다이의 한 면만이 결정질 구조의 <110> 방향으로 스크라이빙될 수 있기 때문에, 치핑(chipping) 및 균열이 특히 스크라이빙의 문제가 된다.
결과적으로, 다이의 다른 면의 클리빙(cleaving)이 들쭉날쭉한 분리 라인을 야기한다. 치핑 및 균열 때문에, 집적 회로들에 대한 손상을 방지하기 위해 웨이퍼 상의 다이들 사이에 추가 간격이 요구되는데, 예컨대 실제 집적 회로들로부터 일정 거리에 칩들 및 균열들이 유지된다. 간격 요건들의 결과로서, 표준 크기의 웨이퍼 상에 많은 다이들이 형성될 수는 없으며, 다른 경우에 회로에 사용될 수 있는 웨이퍼 실면적(real estate)이 낭비된다. 톱의 사용은 반도체 웨이퍼 상의 실면적 낭비를 악화시킨다. 톱날은 두께가 대략 15미크론이다. 이에 따라, 톱에 의해 만들어진 절단부 주위의 균열 및 다른 손상이 집적 회로들에 해를 끼치지 않는 것을 보장하기 위해, 다이들 각각의 회로는 종종 300미크론 내지 500미크론으로 분리되어야 한다. 게다가, 절단 후에, 각각의 다이는 쏘잉 프로세스로부터 야기되는 입자들 및 다른 오염물들을 제거하기 위해 상당한 세정을 필요로 한다.
플라즈마 다이싱이 또한 사용되었지만, 제한들이 또한 있을 수 있다. 예를 들어, 플라즈마 다이싱의 구현을 방해하는 하나의 제한은 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 동작은 구현 비용을 엄청나게 만들 수 있다. 플라즈마 다이싱의 구현을 가능하게 방해하는 다른 제한은, 스트리트들을 따르는 다이싱에서 일반적으로 직면하는 금속들(예컨대, 구리)의 플라즈마 프로세싱이 생산 문제들 또는 스루풋 제한들을 생성할 수 있다는 것이다.
본 개시내용의 실시예들은 반도체 웨이퍼들을 다이싱하는 방법들 및 장치들을 포함한다.
일 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 수반하며, 마스크는 집적 회로들을 커버하고 보호하는 층으로 구성된다. 이어서, 갭들을 갖는 패터닝된 마스크를 제공하도록 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스(spatially multi-focused laser beam laser scribing process)로 마스크가 패터닝되어, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시킨다. 그 다음, 반도체 웨이퍼는 패터닝된 마스크의 갭들을 통해 플라즈마 에칭되어 집적 회로들을 싱귤레이팅(singulate)한다.
다른 실시예에서, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법은, 집적 회로들을 싱귤레이팅하기 위해 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스로 반도체 웨이퍼를 레이저 스크라이빙하는 단계를 수반한다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하기 위한 시스템은 팩토리 인터페이스(factory interface)를 포함한다. 시스템은 또한, 팩토리 인터페이스와 결합되며 공간적 다중 초점 레이저 빔을 제공하도록 구성된 레이저 어셈블리를 갖는 레이저 스크라이브 장치를 포함한다. 시스템은 또한 팩토리 인터페이스와 결합된 플라즈마 에칭 챔버를 포함한다.
도 1은 본 개시내용의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법의 동작들을 나타내는 흐름도이다.
도 2a는 본 개시내용의 일 실시예에 따른, 도 1의 흐름도의 동작(102)에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 중에 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도를 예시한다.
도 2b는 본 개시내용의 일 실시예에 따른, 도 1의 흐름도의 동작(104)에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 중에 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도를 예시한다.
도 2c는 본 개시내용의 일 실시예에 따른, 도 1의 흐름도의 동작(108)에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 중에 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도를 예시한다.
도 3은 본 개시내용의 일 실시예에 따른, 다중 초점 레이저 빔을 사용하는 레이저 스크라이빙 프로세스의 단면도를 예시한다.
도 4는 단일 초점 레이저 빔으로 레이저 스크라이빙된 트렌치가 형성되는 기판 내의 레이저 스크라이빙된 트렌치의 단면도를 예시한다.
도 5는 본 개시내용의 일 실시예에 따른, 다중 초점 레이저 빔으로 레이저 스크라이빙된 트렌치가 형성되는 기판 내의 레이저 스크라이빙된 트렌치의 단면도를 예시한다.
도 6은 본 개시내용의 일 실시예에 따른, 펨토초 범위, 피코초 범위 및 나노초 범위에서 레이저 펄스 폭을 사용하는 효과들을 예시한다.
도 7은 본 개시내용의 일 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에서 사용될 수 있는 재료들의 스택의 단면도를 예시한다.
도 8a - 도 8d는 본 개시내용의 일 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 9는 본 개시내용의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 예시한다.
도 10은 본 개시내용의 일 실시예에 따른 예시적인 컴퓨터 시스템의 블록도를 예시한다.
각각의 웨이퍼 상에 복수의 집적 회로들을 갖는, 반도체 웨이퍼들을 다이싱하는 방법들이 설명된다. 다음 설명에서는, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 접근 방식들과 플라즈마 에칭 조건들 그리고 재료 체제들과 같은 수많은 특정 세부사항들이 제시된다. 본 개시내용의 실시예들은 이러한 특정 세부사항들 없이 실시될 수 있음이 당해 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다. 다른 경우들에는, 집적 회로 제작과 같은 잘 알려진 양상들은 본 개시내용의 실시예들을 불필요하게 불명료하게 하지 않도록 상세하게 설명되지 않는다. 게다가, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며 반드시 실척대로 그려진 것은 아니라고 이해되어야 한다.
초기 레이저 스크라이브 및 후속 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션(singulation)을 위해 구현될 수 있다. 레이저 스크라이브 프로세스는 마스크 층, 유기 및 무기 유전체 층들, 그리고 디바이스 층들을 깨끗하게 제거하는 데 사용될 수 있다. 이어서, 웨이퍼 또는 기판의 노출 또는 부분적인 에칭 시에 레이저 에칭 프로세스가 종결될 수 있다. 그 다음, 웨이퍼 또는 기판의 벌크를 통해, 이를테면 벌크 단일 결정질 실리콘을 통해 에칭하여 다이 또는 칩 싱귤레이션 또는 다이싱을 산출하는 데 다이싱 프로세스의 플라즈마 에칭 부분이 이용될 수 있다. 보다 구체적으로, 하나 이상의 실시예들은 예컨대, 다이싱 애플리케이션들을 위한 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스의 구현에 관한 것이다.
하이브리드 레이저 스크라이빙 및 플라즈마 에칭 접근 방식을 사용하는 웨이퍼 다이싱을 위한 공간적 다중 초점 레이저 빔들이 설명된다. 상황을 제공하자면, 레이저 스크라이빙 프로세스는 정밀한 초점 깊이 제어를 요구할 수 있다. 현재, 대부분의 스크라이빙 애플리케이션들은 하나의 초점 깊이 설정만을 갖는다. 고르지 않은 트렌치 형성은 그러한 프로세스에 기반한 스크라이브 프로세스로부터 야기될 수 있다. 본 명세서에서 설명되는 실시예들은 단일 스크라이빙 패스(pass)에서의 다중 초점 프로세싱에 관한 것이다. 그러한 스크라이브 프로세스로부터 제어된 홈/트렌치 프로파일이 달성될 수 있다.
추가 상황을 제공하자면, 레이저 스크라이빙 및 플라즈마 에칭을 조합하는 하이브리드 기술은 실리콘(Si) 웨이퍼로부터 정밀한 얇은 반도체 디바이스 다이 커팅을 가능하게 할 수 있다. 초단 펄스 레이저의 사용은 플라즈마 에칭 프로세스로 웨이퍼를 후속적으로 싱귤레이팅하기 위한 다이 스트리트의 미세 스크라이빙을 달성하는 데 필수적인 컴포넌트일 수 있다. 레이저 스크라이빙의 공간 프로파일은 싱귤레이팅된 디바이스 다이의 청결도 및 평활도를 지시할 수 있다.
단일 레이저 빔 스크라이빙 프로세스는 통상적으로, Si 기판의 표면 상의 원뿔 형상 개구의 형성과 연관된다. 그러한 원뿔 형상 트렌치는 바람직하지 않게, 후속 플라즈마 에칭 프로세스에 덜 적합할 수 있는 불균등한 트렌치를 제공할 수 있다. 예를 들어, 고품질의 다이 싱귤레이션을 위해, 균일하고 깊은 초기 스크라이빙 트렌치가 유리하거나 심지어 필수적일 수 있다. 본 명세서에서 설명되는 실시예들은 깊고 균일한 원통형 형상의 트렌치 개구를 생성하는 데 사용되는 다중 초점 레이저 스크라이빙 프로세스의 사용을 수반한다.
본 명세서에서 설명되는 실시예들의 구현은, 레이저 스크라이빙에 의한 초기 개방 또는 스크라이빙에 이어지는 플라즈마 다이싱 프로세스 동안 에칭률 및 프로파일 균일성을 가능하게 할 수 있는 적절한 스크라이빙 트렌치를 제공할 수 있다. 본 명세서에 설명되는 실시예들 중 하나 이상을 구현하는 이점들은: (1) 정밀하게 제어되고 개선된 트렌치 프로파일을 달성하는 것, (2) 후속 에칭 프로세스를 위한 개구 트렌치의 청결도 및 평활도를 관리하기 위해 DOE(diffractive optical element)를 사용하는 것, (3) 탄력적인 스크라이빙 구성, 예컨대 DOE와 광학계의 조합이 스크라이빙 프로세스를 제어하기 위한 적절한 빔 경로를 제공하도록 배열될 수 있는 것, (4) 스크라이빙된 트렌치 프로파일을 개선함으로써 높은 제품 품질을 달성하는 것, 그리고/또는 (5) 후속 에칭 프로세스의 요건에 따라 절단(kerf) 폭 및 깊이와 매칭하기 위한 스크라이빙된 트렌치의 조정 가능성 중 하나 이상을 포함할 수 있다.
본 개시내용의 하나 이상의 실시예들에 따르면, 광학 엘리먼트들 및 차동 광학 엘리먼트들과 추가 광학계들, 이를테면 하나 이상의 렌즈들의 조합에 의해 다중 초점 레이저 빔이 생성된다. 다중 초점 레이저 빔들의 수 및 빔 분리는 회절 광학계 차수에 의해 제어될 수 있다. 또한, 시스템 내부에 적절한 빔 경로를 제공하도록 레이저 스크라이빙 시스템을 재구성하는 데 빔 전달 광학계가 사용될 수 있다. 다수의 레이저 빔 스폿들의 중첩, 스캔 속도, 레이저 빔 파장 등을 제어함으로써, 적절한 스크라이빙된 트렌치 품질이 스크라이빙된 기판 상에 생성될 수 있다.
일 실시예에서, 정밀하게 제어되는 레이저 스크라이빙 프로파일은 고품질의 싱귤레이팅된 디바이스 다이뿐만 아니라 에칭 프로세스에 대한 비용 효율성을 가능하게 한다. 이에 반해, 이전의 구현들은 빔들이 다수의 평면들 대신 단일 포인트에만 초점을 맞추는 웨이퍼 싱귤레이션에서의 레이저 사용을 수반하였다. 그러한 어레인지먼트들은 탄력적으로 미세 조정되지 않으면서 상당히 덜 구성 가능하고, 후속 에칭 프로세스에 요구되는 증가된 비용으로 이어질 수 있다.
추가로, 코팅된 웨이퍼의 초기 레이저 스크라이브 및 후속 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스에서는, 실리콘 기판이 노출될 때까지 다이싱 스트리트 상의 마스크 및 디바이스 층들을 제거하기 위해 펨토초 레이저가 적용될 수 있다. 다이들을 분리하여 다이 싱귤레이션을 실현하도록 플라즈마 에칭이 이어진다. 통상적으로, 펨토초 레이저 스크라이빙 프로세스에는 단일 초점 빔이 사용된다. 그러나 단일 초점 빔은 프로세스 탄력성 및/또는 트렌치 프로파일 제어를 제한할 수 있다.
본 개시내용의 하나 이상의 실시예들에 따르면, 하이브리드 레이저 다이싱에서 레이저 스크라이빙 프로세스를 개선하기 위해 스크라이빙 레이저 빔은 다중 초점이 맞춰진다. 이에 따라, 본 개시내용의 일 양상에서, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스와 플라즈마 에칭 프로세스의 조합이 반도체 웨이퍼를 싱귤레이팅된 집적 회로들로 다이싱하는 데 사용될 수 있다. 도 1은 본 개시내용의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법의 동작들을 나타내는 흐름도(100)이다. 도 2a - 도 2c는 본 개시내용의 일 실시예에 따른, 흐름도(100)의 동작들에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 중에 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 예시한다.
흐름도(100)의 동작(102) 및 대응하는 도 2a를 참조하면, 반도체 웨이퍼 또는 기판(204) 위에 마스크(202)가 형성된다. 마스크(202)는 반도체 웨이퍼(204)의 표면 상에 형성된 집적 회로들(206)을 커버하고 보호하는 층으로 구성된다. 마스크(202)는 또한, 집적 회로들(206) 각각 사이에 형성된 개재 스트리트들(207)을 커버한다.
본 개시내용의 일 실시예에 따르면, 마스크(202)를 형성하는 것은, 포토레지스트 층 또는 I-라인 패터닝 층과 같은(그러나 이에 제한되지 않음) 층을 형성하는 것을 포함한다. 예를 들어, 포토레지스트 층과 같은 중합체 층은 리소그래피 프로세스에서 사용하기에 달리 적합한 다른 재료로 구성될 수 있다. 일 실시예에서, 포토레지스트 층은 포지티브 포토레지스트 재료, 이를테면 248나노미터(㎚) 레지스트, 193㎚ 레지스트, 157㎚ 레지스트, EUV(extreme ultra-violet) 레지스트 또는 디아조나프토퀴논 감광제(sensitizer)를 갖는 페놀 수지 매트릭스(그러나 이에 제한되지 않음)로 구성된다. 다른 실시예에서, 포토레지스트 층은 네거티브 포토레지스트 재료, 이를테면 폴리-시스-이소프렌 및 폴리-비닐-신나메이트(그러나 이에 제한되지 않음)로 구성된다.
다른 실시예에서, 마스크(202)를 형성하는 것은 플라즈마 증착 프로세스에서 증착되는 층을 형성하는 것을 수반한다. 예를 들어, 그러한 일 실시예에서, 마스크(202)는 플라즈마 증착된 테프론 또는 테프론형(중합체 CF2) 층으로 구성된다. 특정 실시예에서, 중합체 CF2 층은 가스(C4F8)를 수반하는 플라즈마 증착 프로세스에서 증착된다.
다른 실시예에서, 마스크(202)를 형성하는 것은 수용성 마스크 층을 형성하는 것을 수반한다. 일 실시예에서, 수용성 마스크 층은 수성 매질에 용이하게 용해 가능하다. 예를 들어, 일 실시예에서, 수용성 마스크 층은 알칼리 용액, 산성 용액 또는 탈이온수 중 하나 이상에 용해 가능한 재료로 구성된다. 일 실시예에서, 수용성 마스크 층은 이를테면, 대략 50℃ - 160℃의 범위에서 가열하는 가열 프로세스에 대한 노출 시에 수용성 마스크 층의 수용해도를 유지한다. 예를 들어, 일 실시예에서, 수용성 마스크 층은 레이저 및 플라즈마 에칭 싱귤레이션 프로세스에서 사용되는 챔버 조건들에 대한 노출 후에 수용액들에 용해 가능하다. 일 실시예에서, 수용성 마스크 층은 폴리비닐 알코올, 폴리아크릴산, 덱스트란, 폴리메타크릴산, 폴리에틸렌 이민, 또는 폴리에틸렌 산화물과 같은(그러나 이에 제한되지 않음) 재료로 구성된다. 특정 실시예에서, 수용성 마스크 층은 수용액에서 대략 분당 1 - 15미크론의 범위, 그리고 보다 구체적으로는 대략 분당 약 1.3미크론의 에칭률을 갖는다.
다른 실시예에서, 마스크(202)를 형성하는 것은 UV 경화성 마스크 층을 형성하는 것을 수반한다. 일 실시예에서, 마스크 층은 UV 경화성 층의 접착성을 적어도 대략 80%만큼 감소시키는 UV 광에 대한 민감성을 갖는다. 그러한 일 실시예에서, UV 층은 폴리비닐 염화물 또는 아크릴계 재료로 구성된다. 일 실시예에서, UV 경화성 층은 UV 광에 대한 노출 시에 약해지는 접착 특성을 갖는 재료 또는 재료들의 스택으로 구성된다. 일 실시예에서, UV 경화성 접착 막은 대략 365㎚ UV 광에 민감하다. 그러한 일 실시예에서, 이러한 감도는 경화를 수행하기 위한 LED 광의 사용을 가능하게 한다.
일 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 제조 프로세스를 견디기에 적합하고 반도체 프로세싱 층들이 적절하게 배치될 수 있는 재료로 구성된다. 예를 들어, 일 실시예에서, 반도체 웨이퍼 또는 기판(204)은 결정질 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은(그러나 이에 제한되지 않음) IV족 기반 재료로 구성된다. 특정 실시예에서, 반도체 웨이퍼(204)를 제공하는 것은 단결정질 실리콘 기판을 제공하는 것을 포함한다. 특정 실시예에서, 단결정질 실리콘 기판은 불순물 원자들로 도핑된다. 다른 실시예에서, 반도체 웨이퍼 또는 기판(204)은 예컨대, LED(light emitting diode)들의 제조에 사용되는 Ⅲ-Ⅴ 재료 기판과 같은 Ⅲ-Ⅴ 재료로 구성된다.
일 실시예에서, 반도체 웨이퍼 또는 기판(204)은 그 위에 또는 그 안에, 집적 회로들(206)의 일부로서 반도체 디바이스들의 어레이를 배치한다. 그러한 반도체 디바이스들의 예들은, 실리콘 기판에 제조되고 유전체 층에 싸인 메모리 디바이스들 또는 CMOS(complimentary metal-oxide-semiconductor) 트랜지스터들을 포함한다(그러나 이에 제한되지 않음). 복수의 금속 상호 연결부들은 디바이스들 또는 트랜지스터들 위에 그리고 주변 유전체 층들에 형성될 수 있고, 디바이스들 또는 트랜지스터들을 전기적으로 결합하여 집적 회로들(206)을 형성하는 데 사용될 수 있다. 스트리트들(207)을 구성하는 재료들은 집적 회로들(206)을 형성하는 데 사용되는 그러한 재료들과 유사하거나 동일할 수 있다. 예를 들어, 스트리트들(207)은 유전체 재료들, 반도체 재료들 및 금속화 층들로 구성될 수 있다. 일 실시예에서, 스트리트들(207) 중 하나 이상은 집적 회로들(206)의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
흐름도(100)의 동작(104) 및 대응하는 도 2b를 참조하면, 마스크(202)는 갭들(210)을 갖는 패터닝된 마스크(208)를 제공하도록 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스로 패터닝되어, 집적 회로들(206) 사이의 반도체 웨이퍼 또는 기판(204)의 구역들을 노출시킨다. 이에 따라, 레이저 스크라이빙 프로세스는 집적 회로들(206) 사이에 원래 형성된 스트리트들(207)의 재료를 제거하는 데 사용된다. 본 개시내용의 일 실시예에 따르면, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스로 마스크(202)를 패터닝하는 것은 도 2b에 도시된 바와 같이, 집적 회로들(206) 사이의 반도체 웨이퍼(204)의 구역들에 부분적으로 트렌치들(212)을 형성하는 것을 포함한다.
다중 초점을 갖는 균일한 깊이의 트렌치를 생성하는 데 DOE(diffractive optical elements) 광학계가 사용될 수 있다. 일례로, 도 3은 본 개시내용의 일 실시예에 따른, 다중 초점 레이저 빔을 사용하는 레이저 스크라이빙 프로세스의 단면도를 예시한다.
도 3을 참조하면, 회절 광학 엘리먼트(304)가 기판(302) 위에 위치된다. 회절 광학 엘리먼트(304)는 기판(302)에 제1 초점 깊이(A)를 갖는 제1 부분(308A)을 갖는 빔(306)을 제공한다. 회절 광학 엘리먼트(304)는 기판(302)에 제2 초점 깊이(B)를 갖는 제2 부분(308B)을 갖는 빔(306)을 동시에 제공한다. 깊이(B)는 수직으로 깊이(A) 아래에 있다. 특정 실시예에서, 회절 광학 엘리먼트(304)는 기판(302)에 제3 초점 깊이(C)를 갖는 제3 부분(308C)을 갖는 빔(306)을 동시에 제공한다. 깊이(C)는 수직으로 깊이(B) 아래에 있다. 또 다른 추가의 빔 부분들에는 대응하는 추가 초점 깊이들이 제공될 수 있다고 인식되어야 한다.
따라서 도 3을 다시 참조하면, 일 실시예에서, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 반도체 웨이퍼(302)에서 제1 깊이(A)에 초점이 맞춰진 제1 빔 부분(308A) 및 반도체 웨이퍼(302)에서 제2 깊이(B)에 초점이 맞춰진 제2 빔 부분(308B)을 제공하며, 여기서 제2 깊이(B)는 수직으로 제1 깊이(A) 아래에 있다. 그러한 하나의 실시예에서, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 반도체 웨이퍼(302)에서 제3 깊이(C)에 초점이 맞춰진 제3 빔 부분(308C)을 추가로 제공하며, 여기서 제3 깊이(C)는 수직으로 제2 깊이(B) 아래에 있다.
일 실시예에서, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 회절 광학 엘리먼트(304)와 같은 DOE(diffractive optical element)를 통해 레이저 빔을 통과시키는 것을 수반한다. 일 실시예에서, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 가우시안 소스 레이저 빔을 사용하는 것을 수반한다. 그러한 실시예에서, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스를 사용하는 스크라이빙은 공간적 다중 초점 펨토초 기반 레이저 빔을 이용한 스크라이빙을 수반한다.
본 명세서에서 설명되는 실시예들은 차별화된 선행 및 후행 빔 부분들을 수반하는 레이저 스크라이빙과 대조될 수 있다고 인식되어야 한다. 예를 들어, 일 실시예에서, 도 3의 빔 부분들(308A, 308B, 308C)은 수직으로 정렬되고 시간상 이격되지 않는다. 다수의 패스들에서의 추가적인 것과는 대조적으로 단일 패스에서 상이한 깊이들(A, B, C 등)이 달성된다고 또한 인식되어야 한다.
도 3과 연관하여 위에서 설명된 레이저 스크라이빙 프로세스와 같은 다중 초점 광학계를 사용하는 레이저 스크라이빙 프로세스에 의해 균일한 스크라이빙된 트렌치가 생성될 수 있다. 비교하자면, 도 4는 단일 초점 레이저 빔으로 레이저 스크라이빙된 트렌치가 형성되는 기판 내의 레이저 스크라이빙된 트렌치의 단면도를 예시한다.
도 4를 참조하면, 트렌치(402)를 형성하도록 단일 초점 레이저 빔으로 기판(400)이 스크라이빙된다. 트렌치(402)는 테이퍼형 또는 경사진 측벽들(404) 및 뾰족한 또는 정점 바닥을 갖는다. 그러한 트렌치(402)는 불균일한 트렌치로 간주될 수 있고, 후속 플라즈마 에칭 프로세스에 어려움을 제기할 수 있다.
도 4와 달리, 도 5는 본 개시내용의 일 실시예에 따른, 다중 초점 레이저 빔으로 레이저 스크라이빙된 트렌치가 형성되는 기판 내의 레이저 스크라이빙된 트렌치의 단면도를 예시한다.
도 5를 참조하면, 트렌치(402)를 형성하도록 다중 초점 레이저 빔으로 기판(500)이 스크라이빙된다. 트렌치(502)는 본질적으로 수직 측벽들(504)을 갖고, 둥근 바닥(506)을 가질 수 있다. 그러한 트렌치(502)는 균일한 또는 실질적으로 균일한 트렌치로 간주될 수 있고, 매우 균일한 후속 플라즈마 에칭 프로세스를 가능하게 할 수 있다.
일 실시예에서, 펨토초 기반 레이저는 공간적 다중 초점 레이저 빔 스크라이빙 프로세스를 위한 소스로서 사용된다. 예를 들어, 일 실시예에서, 대략 펨토초(10-15초)의 펄스 폭을 갖는 펨토초 기반 레이저 펄스를 제공하기 위해, (합계가 광대역 광 스펙트럼이 되는) 가시 스펙트럼 + UV(ultra-violet) 및 IR(infra-red) 범위들의 파장을 갖는 레이저가 사용된다. 일 실시예에서, 삭마(ablation)는 파장 의존적이지 않거나 본질적으로 파장 의존적이지 않으며, 따라서 마스크(202), 스트리트들(207) 및 가능하게는 반도체 웨이퍼 또는 기판(204)의 일부의 막들과 같은 복합 막들에 적합하다.
도 6은 본 개시내용의 일 실시예에 따른, 펨토초 범위, 피코초 범위 및 나노초 범위에서 레이저 펄스 폭을 사용하는 효과들을 예시한다. 도 6을 참조하면, 펨토초 범위의 레이저 빔을 사용함으로써, 더 긴 펄스 폭들(예컨대, 비아(600A)의 나노초 프로세싱에 의한 상당한 손상(602A))에 비해 열 손상 문제들이 완화 또는 제거된다(예컨대, 비아(600C)의 펨토초 프로세싱에 의한 손상이 최소화되거나 손상이 없음(602C)). 비아(600C)의 형성 동안의 손상의 제거 또는 완화는 도 6에 도시된 바와 같이, (600B/602B의 피코초 기반 레이저 삭마에 대해 확인되는 바와 같은) 낮은 에너지 재결합 또는 (나노초 기반 레이저 삭마에 대해 확인되는 바와 같은) 열 평형의 결여에 기인할 수 있다.
레이저 파라미터 선택, 이를테면 빔 프로파일은, 깨끗한 레이저 스크라이브 절단들을 달성하기 위해 치핑, 미세 균열 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 개발하는 데 중요할 수 있다. 레이저 스크라이브 절단이 더 깨끗할수록, 궁극적인 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 더 매끄러워진다. 반도체 디바이스 웨이퍼들에서는, 그 위에 상이한 재료 타입들(예컨대, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층들이 통상적으로 배치된다. 그러한 재료들은 유기 재료들, 이를테면 중합체들, 금속들 또는 무기 유전체들, 이를테면 실리콘 이산화물 및 실리콘 질화물을 포함할 수 있다(그러나 이에 제한되지 않음).
웨이퍼 또는 기판 상에 배치된 개별 집적 회로들 사이의 스트리트는 집적 회로들 자체와 유사한 또는 동일한 층들을 포함할 수 있다. 예를 들어, 도 7은 본 개시내용의 일 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에서 사용될 수 있는 재료들의 스택의 단면도를 예시한다.
도 7을 참조하면, 스트리트 구역(700)은 상대적인 두께들이 도시된, 실리콘 기판의 최상부(702), 제1 실리콘 이산화물 층(704), 제1 에칭 정지 층(706), (예컨대, 실리콘 이산화물에 대한 4.0의 유전 상수 미만의 유전 상수를 갖는) 제1 저 K 유전체 층(708), 제2 에칭 정지 층(710), 제2 저 K 유전체 층(712), 제3 에칭 정지 층(714), USG(undoped silica glass) 층(716), 제2 실리콘 이산화물 층(718) 및 포토레지스트 층(720)을 포함한다. 제1 에칭 정지 층(706)과 제3 에칭 정지 층(714) 사이에 그리고 제2 에칭 정지 층(710)을 관통하여 구리 금속화(722)가 배치된다. 특정 실시예에서, 제1 에칭 정지 층(706), 제2 에칭 정지 층(710) 및 제3 에칭 정지 층(714)은 실리콘 질화물로 구성되는 한편, 저 K 유전체 층들(708, 712)은 탄소 도핑된 실리콘 산화물 재료로 구성된다.
종래의 레이저 조사(이를테면, 나노초 기반 조사) 하에서, 스트리트(700)의 재료들은 광 흡수 및 삭마 메커니즘들의 관점에서 상당히 상이하게 거동한다. 예를 들어, 실리콘 이산화물과 같은 유전체 층들은 정상 조건들 하에서 모든 상업적으로 입수 가능한 레이저 파장들에 대해 본질적으로 투명하다. 이에 반해, 금속들, 유기물들(예컨대, 저 K 재료들) 및 실리콘은 특히, 나노초 기반 조사에 대한 응답으로 광자들을 매우 쉽게 결합시킬 수 있다. 일 실시예에서, 저 K 재료 층 및 구리 층을 삭마하기 전에 실리콘 이산화물 층을 삭마함으로써, 실리콘 이산화물 층, 저 K 재료의 층 및 구리 층을 패터닝하기 위해 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스가 사용된다.
공간적 다중 초점 레이저 빔이 펨토초 기반 레이저 빔인 경우, 일 실시예에서, 적절한 펨토초 기반 레이저 프로세스들은, 대개 다양한 재료들의 비선형 상호 작용들로 이어지는 높은 피크 강도(조사량)를 특징으로 한다. 그러한 일 실시예에서, 펨토초 레이저 소스들은 대략 10펨토초 내지 500펨토초 범위의, 그러나 바람직하게는 100펨토초 내지 400펨토초 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략 1570나노미터 내지 200나노미터 범위의, 그러나 바람직하게는 540나노미터 내지 250나노미터 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 대응하는 광학 시스템은 대략 3미크론 내지 15미크론 범위의, 그러나 바람직하게는 대략 5미크론 내지 10미크론 범위 또는 10미크론 내지 15미크론 범위의 초점 스폿을 작업 표면에 제공한다.
일 실시예에서, 레이저 소스는 대략 200㎑ 내지 10㎒ 범위의, 그러나 바람직하게는 대략 500㎑ 내지 5㎒ 범위의 펄스 반복 레이트를 갖는다. 일 실시예에서, 레이저 소스는 대략 0.5uJ 내지 100uJ 범위의, 그러나 바람직하게는 대략 1uJ 내지 5uJ 범위의 펄스 에너지를 작업 표면에 전달한다. 일 실시예에서, 레이저 스크라이빙 프로세스는 대략 500㎜/sec 내지 5m/sec 범위의, 그러나 바람직하게는 대략 600㎜/sec 내지 2m/sec 범위의 속도로 가공물 표면을 따라 진행된다.
스크라이빙 프로세스는 단일 패스로만 또는 다수의 패스들로 실행될 수 있지만, 일 실시예에서는 바람직하게는 1 내지 2회의 패스들로 실행된다. 일 실시예에서, 가공물 내의 스크라이빙 깊이는 대략 5미크론 내지 50미크론 깊이의 범위 이내, 그러나 바람직하게는 대략 10미크론 내지 20미크론 깊이의 범위 이내이다. 일 실시예에서, 생성된 레이저 빔의 절단 폭은 디바이스/실리콘 계면에서 측정되는 대략 2미크론 내지 15미크론의 범위 이내, 그러나 실리콘 웨이퍼 스크라이빙/다이싱에서, 바람직하게는 대략 6미크론 내지 10미크론의 범위 이내이다.
이를테면, 무기 유전체들(예컨대, 실리콘 이산화물)의 이온화를 달성하도록 그리고 무기 유전체들의 직접적인 삭마 이전에 하층 손상에 의해 야기되는 박리 및 치핑을 최소화하도록 충분히 높은 레이저 강도를 제공하는 이익들 및 이점들을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 정밀하게 제어된 삭마 폭(예컨대, 절단 폭) 및 깊이를 갖는 산업 애플리케이션들에 대해 의미 있는 프로세스 스루풋을 제공하도록 파라미터들이 선택될 수 있다. 일 실시예에서, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 그러한 이점들을 제공하는 데 적합하다.
위에서 설명된 레이저 스크라이빙이 다이들을 싱귤레이팅하기 위해 웨이퍼 또는 기판을 완전히 스크라이빙할 뿐만 아니라 마스크를 패터닝하는 데 사용되는 경우에, 레이저 스크라이빙 후에 다이싱 또는 싱귤레이션 프로세스가 중단될 수 있다고 인식되어야 한다. 이에 따라, 그러한 경우에 추가 싱귤레이션 프로세싱이 요구되지 않을 것이다. 그러나 전체 싱귤레이션을 위해 레이저 스크라이빙만이 구현되지 않는 경우들에는 다음의 실시예들이 고려될 수 있다.
이제 흐름도(100)의 선택적인 동작(106)을 참조하면, 중간 마스크 개방 후 세정 동작이 수행된다. 일 실시예에서, 마스크 개방 후 세정 동작은 플라즈마 기반 세정 프로세스이다. 제1 예에서, 아래에서 설명되는 바와 같이, 플라즈마 기반 세정 프로세스는 갭들(210)에 의해 노출된 기판(204)의 구역들에 대해 반응성이 있다. 반응성 플라즈마 기반 세정 프로세스의 경우, 반응성 플라즈마 기반 세정 동작은 기판(204)에 대한 적어도 어느 정도의 에천트이기 때문에, 세정 프로세스 자체가 기판(204)에 트렌치들(212)을 형성 또는 확장할 수 있다. 아래에서 또한 설명되는 바와 같이, 상이한 제2 예에서, 플라즈마 기반 세정 프로세스는 갭들(210)에 의해 노출된 기판(204)의 구역들에 대해 반응성이 없다.
제1 실시예에 따르면, 플라즈마 기반 세정 프로세스는, 기판(204)의 노출된 구역들이 세정 프로세스 동안 부분적으로 에칭된다는 점에서, 노출된 구역들에 대해 반응성이 있다. 그러한 일 실시예에서, 스크라이빙된 개구들의 세정을 위한 고도로 바이어싱된 플라즈마 처리를 위해 Ar 또는 다른 비-반응성 가스(또는 혼합물)가 SF6와 조합된다. 마스크 개방 구역들에 충격을 가하여 마스크 개방 구역들의 세정을 달성하기 위해, 고 바이어스 전력 하에서 혼합된 가스들(Ar + SF6)을 사용하는 플라즈마 처리가 수행된다. 반응성 돌파(breakthrough) 프로세스에서는, SF6 및 F 이온들로 인한 화학적 에칭과 함께 Ar 및 SF6로부터의 물리적 충격 모두가 마스크 개방 구역들의 세정에 기여한다. 이 접근 방식은 포토레지스트 또는 플라즈마 증착된 테프론 마스크들(202)에 적합할 수 있으며, 여기서 돌파 처리는 상당히 균일한 마스크 두께 감소 및 완만한 Si 에칭으로 이어진다. 그러나 그러한 돌파 에칭 프로세스는 수용성 마스크 재료들에 가장 적합하지 않을 수 있다.
제2 실시예에 따르면, 플라즈마 기반 세정 프로세스는, 기판(204)의 노출된 구역들이 세정 프로세스 동안 에칭되지 않거나 무시해도 될 정도로만 에칭된다는 점에서, 노출된 구역들에 대해 반응성이 없다. 그러한 일 실시예에서는, 비-반응성 가스 플라즈마 세정만이 사용된다. 예를 들어, 스크라이빙된 개구들의 세정 및 마스크 응축 모두를 위해 고도로 바이어싱된 플라즈마 처리를 수행하는 데 Ar 또는 다른 비-반응성 가스(또는 혼합물)가 사용된다. 이 접근 방식은 수용성 마스크들에 또는 더 얇은 플라즈마 증착된 테프론(202)에 적합할 수 있다. 다른 그러한 실시예에서는, 개별 마스크 응축 및 스크라이빙된 트렌치 세정 동작들이 사용되는데, 예컨대 마스크 응축을 위한 Ar 또는 비-반응성 가스(또는 혼합물)의 고도로 바이어싱된 플라즈마 처리가 먼저 수행되고, 이어서 레이저 스크라이빙된 트렌치의 Ar + SF6 플라즈마 세정이 수행된다. 이 실시예는 너무 두꺼운 마스크 재료로 인해 트렌치 세정에 Ar 세정이 충분하지 않은 경우들에 적합할 수 있다. 더 얇은 마스크들에 대해 세정 효율이 개선되지만, 마스크 에칭률은 훨씬 더 낮으며, 후속 심층 실리콘 에칭 프로세스에서 거의 소비되지 않는다. 또 다른 그러한 실시예에서, 3-동작 세정: (a) 마스크 응축을 위한 Ar 또는 비-반응성 가스(또는 혼합물)의 고도로 바이어싱된 플라즈마 처리, (b) 레이저 스크라이빙된 트렌치들의 Ar + SF6의 고도로 바이어싱된 플라즈마 세정, 및 (c) 마스크 응축을 위한 Ar 또는 비-반응성 가스(또는 혼합물)의 고도로 바이어싱된 플라즈마 처리가 수행된다. 본 개시내용의 다른 실시예에 따르면, 플라즈마 세정 동작은 이를테면, 동작(106)의 제1 양상에서 위에서 설명된 반응성 플라즈마 세정 처리의 첫 번째 사용을 수반한다. 다음에, 이를테면, 동작(106)의 제2 양상과 연관하여 설명되는 비-반응성 플라즈마 세정 처리가 반응성 플라즈마 세정 처리에 이어진다.
흐름도(100)의 동작(108) 및 대응하는 도 2c를 참조하면, 반도체 웨이퍼(204)가 패터닝된 마스크(208)의 갭들(210)을 통해 에칭되어 집적 회로들(206)을 싱귤레이팅한다. 본 개시내용의 일 실시예에 따르면, 반도체 웨이퍼(204)를 에칭하는 것은, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스로 초기에 형성된 트렌치들(212)을 에칭함으로써, 도 2c에 도시된 바와 같이, 궁극적으로 반도체 웨이퍼(204)를 완전히 관통하여 에칭하는 것을 포함한다.
일 실시예에서, 레이저 스크라이빙 프로세스로 마스크를 패터닝하는 것은, 집적 회로들 사이의 반도체 웨이퍼의 구역들에 트렌치들을 형성하는 것을 수반하고, 반도체 웨이퍼를 플라즈마 에칭하는 것은 대응하는 트렌치 확장부들을 형성하도록 트렌치들을 확장하는 것을 수반한다. 그러한 일 실시예에서, 트렌치들 각각은 폭을 갖고, 대응하는 트렌치 확장부들 각각은 폭을 갖는다.
본 개시내용의 일 실시예에 따르면, 레이저 스크라이빙으로부터의 마스크 개구의 결과적인 거칠기는 플라즈마 에칭된 트렌치의 후속 형성으로부터 야기되는 다이 측벽 품질에 영향을 미칠 수 있다. 리소그래피 방식으로 개방된 마스크들은 종종 매끄러운 프로파일들을 가지며, 이는 플라즈마 에칭된 트렌치의 매끄러운 대응 측벽들로 이어진다. 이에 반해, 종래의 레이저 개방 마스크는, 부적절한 레이저 프로세스 파라미터들(이를테면, 수평으로 플라즈마 에칭된 트렌치의 거친 측벽으로 이어지는 스폿 중첩)이 선택된다면, 스크라이빙 방향을 따라 매우 거친 프로파일을 가질 수 있다. 표면 거칠기는 추가 플라즈마 프로세스들에 의해 매끄러워질 수 있지만, 그러한 문제들을 해결하는 데 요구되는 비용 및 스루풋이 있다. 이에 따라, 본 명세서에서 설명되는 실시예들은 싱귤레이션 프로세스의 레이저 스크라이빙 부분으로부터 더 매끄러운 스크라이빙 프로세스 및/또는 더 신뢰할 수 있는 트렌치 형성 프로세스를 제공하는 데 유리할 수 있다.
일 실시예에서, 반도체 웨이퍼(204)를 에칭하는 것은 플라즈마 에칭 프로세스를 사용하는 것을 포함한다. 일 실시예에서, 실리콘 관통 비아 타입 에칭 프로세스가 사용된다. 예를 들어, 특정 실시예에서, 반도체 웨이퍼(204)의 재료의 에칭률은 분당 25미크론보다 더 크다. 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 초 고밀도 플라즈마 소스가 사용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 일례는, 미국 California, Sunnyvale의 Applied Materials로부터 입수할 수 있는 Applied Centura® Silvia™ Etch 시스템이다. Applied Centura® Silvia™ Etch 시스템은 용량 및 유도 RF 결합을 조합하며, 이는 자기 향상에 의해 제공되는 개선들에도 불구하고, 용량 결합만으로 가능했던 것보다 이온 밀도 및 이온 에너지의 훨씬 더 독립적인 제어를 제공한다. 이러한 조합은, 매우 낮은 압력들에서도 높은 잠재적으로 손상을 입히는 DC 바이어스 레벨들 없이 비교적 고밀도 플라즈마들을 달성하기 위해, 이온 에너지로부터 이온 밀도의 효과적인 분리를 가능하게 한다. 이는 예외적으로 넓은 프로세스 윈도우를 야기한다. 그러나 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 사용될 수 있다. 예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽 프리(scallop-free) 측벽들을 유지하면서, 종래의 실리콘 에칭률들의 대략 40%보다 큰 에칭률로 단일 결정질 실리콘 기판 또는 웨이퍼(204)를 에칭하는 데 심층 실리콘 에칭이 사용된다. 특정 실시예에서, 실리콘 관통 비아 타입 에칭 프로세스가 사용된다. 에칭 프로세스는 일반적으로 불소계 가스, 이를테면 SF6, C4 F8, CHF3, XeF2, 또는 비교적 빠른 에칭률로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스인 반응성 가스로부터 생성된 플라즈마에 기초한다. 일 실시예에서, 도 2c에 도시된 바와 같이, 싱귤레이션 프로세스 후에 마스크 층(208)이 제거된다. 다른 실시예에서, 도 2c와 연관하여 설명되는 플라즈마 에칭 동작은 기판(204)을 통해 에칭하기 위해 종래의 Bosch 타입 증착/에칭/증착 프로세스를 이용한다. 일반적으로, Bosch 타입 프로세스는 3개의 하위 동작들: 증착, 방향성 충격 에칭 및 등방성 화학 에칭으로 구성되며, 이는 실리콘이 에칭될 때까지 많은 반복들(사이클들)을 통해 실행된다.
이에 따라, 흐름도(100) 및 도 2a - 도 2c를 다시 참조하면, 마스크 층을 관통하여, (금속화를 포함하는) 웨이퍼 스트리트들을 관통하여, 그리고 부분적으로 실리콘 기판 내로 삭마하기 위해 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스를 사용하는 초기 삭마에 의해 웨이퍼 다이싱이 수행된다. 이어서, 후속하는 실리콘 관통 심층 플라즈마 에칭에 의해 다이 싱귤레이션이 완료될 수 있다. 본 개시내용의 일 실시예에 따라, 다이싱을 위한 재료 스택의 특정 예가 도 8a - 도 8d와 연관하여 아래에서 설명된다.
도 8a를 참조하면, 하이브리드 레이저 삭마 및 플라즈마 에칭 다이싱을 위한 재료 스택은 마스크 층(802), 디바이스 층(804) 및 기판(806)을 포함한다. 마스크 층, 디바이스 층 및 기판은 배면 테이프(810)에 부착되는 다이 부착 막(808) 위에 배치된다. 일 실시예에서, 마스크 층(802)은 마스크(202)와 연관하여 위에서 설명된 수용성 층들과 같은 수용성 층이다. 디바이스 층(804)은 하나 이상의 금속 층들(이를테면, 구리 층들) 및 하나 이상의 저 K 유전체 층들(이를테면, 탄소 도핑된 산화물 층들) 위에 배치된 무기 유전체 층(이를테면, 실리콘 이산화물)을 포함한다. 디바이스 층(804)은 또한 집적 회로들 사이에 배열된 스트리트들을 포함하며, 스트리트들은 집적 회로들과 동일한 또는 유사한 층들을 포함한다. 기판(806)은 벌크 단결정질 실리콘 기판이다.
일 실시예에서, 벌크 단결정질 실리콘 기판(806)은 다이 부착 막(808)에 부착되기 전에 후면에서부터 박형화(thin)된다. 박형화는 후면 그라인드(grind) 프로세스에 의해 수행될 수 있다. 일 실시예에서, 벌크 단결정질 실리콘 기판(806)은 대략 50미크론 - 100미크론 범위 내의 두께로 박형화된다. 일 실시예에서, 박형화는 레이저 삭마 및 플라즈마 에칭 다이싱 프로세스 전에 수행된다는 것을 주목하는 것이 중요하다. 일 실시예에서, 포토레지스트 층(802)은 대략 5미크론의 두께를 갖고, 디바이스 층(804)은 대략 2미크론 - 3미크론 범위 내의 두께를 갖는다. 일 실시예에서, 다이 부착 막(808)(또는 박형화된 또는 얇은 웨이퍼 또는 기판을 배면 테이프(810)에 접합할 수 있는 임의의 적절한 대체물)은 대략 20미크론의 두께를 갖는다.
도 8b를 참조하면, 마스크(802), 디바이스 층(804), 및 기판(806)의 일부는 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스(812)로 패터닝되어 기판(806)에 트렌치들(814)을 형성한다. 도 8c를 참조하면, 트렌치(814)를 다이 부착 막(808)까지 연장하여, 다이 부착 막(808)의 최상부 부분을 노출시키고 실리콘 기판(806)을 싱귤레이팅하기 위해 실리콘 관통 심층 플라즈마 에칭 프로세스(816)가 사용된다. 디바이스 층(804)은 실리콘 관통 심층 플라즈마 에칭 프로세스(816) 동안 마스크 층(802)에 의해 보호된다.
도 8d를 참조하면, 싱귤레이션 프로세스는 다이 부착 막(808)을 패터닝하는 것, 배면 테이프(810)의 최상부 부분을 노출시키는 것, 그리고 다이 부착 막(808)을 싱귤레이팅하는 것을 더 포함할 수 있다. 일 실시예에서, 다이 부착 막은 레이저 프로세스에 의해 또는 에칭 프로세스에 의해 싱귤레이팅된다. 추가 실시예들은 후속하여, 배면 테이프(810)로부터 기판(806)의 싱귤레이팅된 부분들을 (예컨대, 개별 집적 회로들로서) 제거하는 것을 포함할 수 있다. 일 실시예에서, 싱귤레이팅된 다이 부착 막(808)은 기판(806)의 싱귤레이팅된 부분들의 후면들 상에 유지된다. 다른 실시예들은 디바이스 층(804)으로부터 마스크 층(802)을 제거하는 것을 포함할 수 있다. 대안적인 실시예에서, 기판(806)이 대략 50미크론보다 더 얇은 경우에, 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스(812)가 사용되어, 추가 플라즈마 프로세스의 사용 없이 기판(806)을 완전히 싱귤레이팅한다.
단일 프로세스 툴은 공간적 다중 초점 레이저 빔 삭마 및 플라즈마 에칭 싱귤레이션 프로세스에서 많은 또는 모든 동작들을 수행하도록 구성될 수 있다. 예를 들어, 도 9는 본 개시내용의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 예시한다.
도 9를 참조하면, 프로세스 툴(900)은 복수의 로드락(load lock)들(904)이 결합된 팩토리 인터페이스(902)(FI)를 포함한다. 클러스터 툴(906)이 팩토리 인터페이스(902)와 결합된다. 클러스터 툴(906)은 플라즈마 에칭 챔버(908)와 같은 하나 이상의 플라즈마 에칭 챔버들을 포함한다. 레이저 스크라이브 장치(910)가 또한 팩토리 인터페이스(902)에 결합된다. 프로세스 툴(900)의 전체 풋프린트는 일 실시예에서, 도 9에 도시된 바와 같이, 대략 3500밀리미터(3.5미터) × 대략 3800밀리미터(3.8미터)일 수 있다.
일 실시예에서, 레이저 스크라이브 장치(910)는 공간적 다중 초점 레이저 빔을 제공하도록 구성된 레이저 어셈블리를 하우징한다. 그러한 일 실시예에서, 레이저 어셈블리는, 제1 깊이에 초점이 맞춰진 제1 빔 부분 및 제2 깊이에 초점이 맞춰진 제2 빔 부분을 갖는 공간적 다중 초점 레이저 빔을 제공하도록 구성되며, 예컨대, 도 3과 연관하여 설명되는 바와 같이, 제2 깊이는 수직으로 제1 깊이 아래에 있다. 그러한 추가 실시예에서, 레이저 어셈블리는 제3 깊이에 초점이 맞춰진 제3 빔 부분을 제공하도록 구성되며, 예컨대, 도 3과 연관하여 또한 설명되는 바와 같이, 제3 깊이는 수직으로 제2 깊이 아래에 있다. 일 실시예에서, 레이저 어셈블리는 DOE(diffractive optical element)를 포함한다. 일 실시예에서, 레이저 어셈블리는 가우시안 소스 레이저 빔을 포함한다. 일 실시예에서, 레이저 어셈블리는 펨토초 소스 레이저 빔을 포함한다.
일 실시예에서, 레이저는 하이브리드 레이저의 레이저 삭마 부분 및 에칭 싱귤레이션 프로세스, 이를테면 위에서 설명된 레이저 삭마 프로세스들을 수행하기에 적합하다. 일 실시예에서, 이동 가능 스테이지가 또한 레이저 스크라이브 장치(910)에 포함되며, 이동 가능 스테이지는 레이저에 대해 웨이퍼 또는 기판(또는 이들의 캐리어)을 이동시키도록 구성된다. 특정 실시예에서, 레이저는 또한 이동 가능하다. 레이저 스크라이브 장치(910)의 전체 풋프린트는 일 실시예에서, 도 9에 도시된 바와 같이, 대략 2240밀리미터 × 대략 1270밀리미터일 수 있다.
일 실시예에서, 하나 이상의 플라즈마 에칭 챔버들(908)은 패터닝된 마스크의 갭들을 통해 웨이퍼 또는 기판을 에칭하여 복수의 집적 회로들을 싱귤레이팅하도록 구성된다. 그러한 일 실시예에서, 하나 이상의 플라즈마 에칭 챔버들(908)은 심층 실리콘 에칭 프로세스를 수행하도록 구성된다. 특정 실시예에서, 하나 이상의 플라즈마 에칭 챔버들(808)은 미국 California, Sunnyvale의 Applied Materials로부터 입수할 수 있는 Applied Centura® Silvia™ Etch 시스템이다. 에칭 챔버는 단일 결정질 실리콘 기판들 또는 웨이퍼들 상에 또는 그 안에 하우징된 싱귤레이팅된 집적 회로들을 생성하는 데 사용되는 심층 실리콘 에칭을 위해 특별히 설계될 수 있다. 일 실시예에서, 고밀도 플라즈마 소스는 높은 실리콘 에칭률들을 가능하게 하도록 플라즈마 에칭 챔버(908)에 포함된다. 일 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 스루풋을 가능하게 하기 위해, 하나보다 많은 에칭 챔버가 프로세스 툴(900)의 클러스터 툴(906) 부분에 포함된다.
팩토리 인터페이스(902)는 레이저 스크라이브 장치(910)를 갖는 외부 제조 설비와 클러스터 툴(906) 간에 인터페이스하기에 적합한 대기(atmospheric) 포트일 수 있다. 팩토리 인터페이스(902)는 저장 유닛들(이를테면, 전면 개방 통합 포드들)로부터 클러스터 툴(906) 또는 레이저 스크라이브 장치(910), 또는 이 둘 모두로 웨이퍼들(또는 이들의 캐리어들)을 이송하기 위한 암들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(906)은 싱귤레이션 방법에서 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 예를 들어, 일 실시예에서, 추가 에칭 챔버 대신에, 증착 챔버(912)가 포함된다. 증착 챔버(912)는 웨이퍼 또는 기판의 레이저 스크라이빙 전에, 웨이퍼 또는 기판의 디바이스 층 상의 또는 그 위의 마스크 증착을 위해 구성될 수 있다. 그러한 일 실시예에서, 증착 챔버(912)는 포토레지스트 층을 증착하기에 적합하다. 다른 실시예에서, 추가 에칭 챔버 대신에, 습식/건식 스테이션(914)이 포함된다. 습식/건식 스테이션은 기판 또는 웨이퍼의 레이저 스크라이브 및 플라즈마 에칭 싱귤레이션 프로세스에 후속하여, 잔류물들 및 프래그먼트들을 세정하기에, 또는 마스크를 제거하기에 적합할 수 있다. 또 다른 실시예에서, 추가 심층 실리콘 에칭 챔버 대신에, 플라즈마 에칭 챔버가 포함되며, 플라즈마 기반 세정 프로세스를 수행하도록 구성된다. 일 실시예에서, 계측 스테이션이 또한 프로세스 툴(900)의 컴포넌트로서 포함된다.
본 개시내용의 실시예들은, 본 개시내용의 실시예들에 따라 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는 데 사용될 수 있는 명령들을 저장한 기계 판독 가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 9와 연관하여 설명되는 프로세스 툴(900)과 결합된다. 기계 판독 가능 매체는 기계(예컨대, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장 또는 송신하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 기계 판독 가능(예컨대, 컴퓨터 판독 가능) 매체는 기계(예컨대, 컴퓨터) 판독 가능 저장 매체(예컨대, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체들, 광 저장 매체들, 플래시 메모리 디바이스들 등), 기계(예컨대, 컴퓨터) 판독 가능 송신 매체(전기, 광, 음향 또는 다른 형태의 전파된 신호들(예컨대, 적외선 신호들, 디지털 신호들 등)) 등을 포함한다.
도 10은 기계로 하여금 본 명세서에서 설명되는 방법들 중 임의의 하나 이상을 수행하게 하기 위한 한 세트의 명령들이 내부에서 실행될 수 있는 컴퓨터 시스템(1000)의 예시적인 형태로 기계의 도식적 표현을 예시한다. 대안적인 실시예들에서, 기계는 LAN(Local Area Network), 인트라넷, 엑스트라넷 또는 인터넷의 다른 기계들에 접속(예컨대, 네트워킹)될 수 있다. 기계는 클라이언트-서버 네트워크 환경 내의 서버 또는 클라이언트 기계의 자격으로, 또는 피어-투-피어(또는 분산) 네트워크 환경의 피어 기계로서 작동할 수 있다. 기계는 PC(personal computer), 태블릿 PC, STB(set-top box), PDA(Personal Digital Assistant), 휴대 전화, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 자신이 행할 액션들을 특정하는 한 세트의 명령들을 (순차적으로 또는 다른 방식으로) 실행할 수 있는 임의의 기계일 수 있다. 또한, 단지 단일 기계만이 예시되지만, "기계"라는 용어는 본 명세서에서 설명되는 방법들 중 임의의 하나 이상의 방법들을 수행하도록 한 세트(또는 다수의 세트들)의 명령들을 개별적으로 또는 공동으로 실행하는 기계들(예컨대, 컴퓨터들)의 임의의 집합을 포함하는 것으로 또한 여겨질 것이다.
예시적인 컴퓨터 시스템(1000)은 프로세서(1002), 메인 메모리(1004)(예컨대, ROM(read-only memory), 플래시 메모리, DRAM(dynamic random access memory), 이를테면 SDRAM(synchronous DRAM) 또는 RDRAM(Rambus DRAM) 등), 정적 메모리(1006)(예컨대, 플래시 메모리, SRAM(static random access memory), MRAM 등) 및 2차 메모리(1018)(예컨대, 데이터 저장 디바이스)를 포함하며, 이들은 버스(1030)를 통해 서로 통신한다.
프로세서(1002)는 마이크로프로세서, 중앙 프로세싱 유닛 등과 같은 하나 이상의 범용 프로세싱 디바이스들을 나타낸다. 보다 구체적으로, 프로세서(1002)는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 다른 명령 세트들을 구현하는 프로세서, 또는 명령 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서(1002)는 또한, ASIC(application specific integrated circuit), FPGA(field programmable gate array), DSP(digital signal processor), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(1002)는 본 명세서에서 설명되는 동작들을 수행하기 위한 프로세싱 로직(1026)을 실행하도록 구성된다.
컴퓨터 시스템(1000)은 네트워크 인터페이스 디바이스(1008)를 더 포함할 수 있다. 컴퓨터 시스템(1000)은 또한 비디오 디스플레이 유닛(1010)(예컨대, LCD(liquid crystal display), LED(light emitting diode) 또는 CRT(cathode ray tube)), 영숫자 입력 디바이스(1012)(예컨대, 키보드), 커서 제어 디바이스(1014)(예컨대, 마우스) 및 신호 발생 디바이스(1016)(예컨대, 스피커)를 포함할 수 있다.
2차 메모리(1018)는 본 명세서에서 설명되는 방법들 또는 기능들 중 임의의 하나 이상을 구현하는 하나 이상의 세트들의 명령들(예컨대, 소프트웨어(1022))이 저장되는 기계 액세스 가능 저장 매체(또는 보다 구체적으로, 컴퓨터 판독 가능 저장 매체)(1032)를 포함할 수 있다. 소프트웨어(1022)는 또한, 컴퓨터 시스템(1000)에 의한 그 소프트웨어의 실행 중에 프로세서(1002) 내에 그리고/또는 메인 메모리(1004) 내에 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(1004) 및 프로세서(1002)는 또한 기계 판독 가능 저장 매체를 구성한다. 소프트웨어(1022)는 추가로, 네트워크 인터페이스 디바이스(1008)를 통해 네트워크(1020)를 거쳐 송신 또는 수신될 수 있다.
기계 액세스 가능 저장 매체(1032)는 예시적인 실시예에서 단일 매체인 것으로 도시되지만, "기계 판독 가능 저장 매체"라는 용어는 하나 이상의 세트들의 명령들을 저장하는 단일 매체 또는 다수의 매체들(예컨대, 중앙 집중형 또는 분산형 데이터베이스, 그리고/또는 연관된 캐시들 및 서버들)을 포함하는 것으로 여겨져야 한다. "기계 판독 가능 저장 매체"라는 용어는 기계에 의한 실행을 위해 한 세트의 명령들을 저장 또는 인코딩할 수 있는 그리고 기계로 하여금 본 개시내용의 방법들 중 임의의 하나 이상의 방법들을 수행하게 하는 임의의 매체를 포함하는 것으로 또한 여겨질 것이다. 이에 따라, "기계 판독 가능 저장 매체"라는 용어는 솔리드 스테이트 메모리들과 광학 및 자기 매체들을 포함하는(그러나 이에 제한되지 않음) 것으로 여겨질 것이다.
본 개시내용의 일 실시예에 따라, 기계 액세스 가능 저장 매체 상에는 데이터 프로세싱 시스템으로 하여금, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법을 수행하게 하는 명령들이 저장된다. 이 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하며, 마스크는 집적 회로들을 커버하고 보호하는 층으로 구성된다. 이어서, 갭들을 갖는 패터닝된 마스크를 제공하도록 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스로 마스크가 패터닝되어, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시킨다. 그 다음, 반도체 웨이퍼는 패터닝된 마스크의 갭들을 통해 플라즈마 에칭되어 집적 회로들을 싱귤레이팅한다.
이와 같이, 공간적 다중 초점 레이저 빔 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근 방식들이 개시되었다.

Claims (20)

  1. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱(dice)하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 ― 상기 마스크는 상기 집적 회로들을 커버하고 보호하는 층으로 구성됨 ―;
    갭들을 갖는 패터닝된 마스크를 제공하도록 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스(spatially multi-focused laser beam laser scribing process)로 상기 마스크를 패터닝하여, 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 구역들을 노출시키는 단계; 및
    상기 집적 회로들을 싱귤레이팅(singulate)하도록, 상기 패터닝된 마스크의 갭들을 통해 상기 반도체 웨이퍼를 플라즈마 에칭하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  2. 제1 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 상기 반도체 웨이퍼에서 제1 깊이에 초점이 맞춰진 제1 빔 부분 및 상기 반도체 웨이퍼에서 제2 깊이에 초점이 맞춰진 제2 빔 부분을 제공하며,
    상기 제2 깊이는 수직으로 상기 제1 깊이 아래에 있는,
    반도체 웨이퍼를 다이싱하는 방법.
  3. 제2 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 상기 반도체 웨이퍼에서 제3 깊이에 초점이 맞춰진 제3 빔 부분을 제공하며,
    상기 제3 깊이는 수직으로 상기 제2 깊이 아래에 있는,
    반도체 웨이퍼를 다이싱하는 방법.
  4. 제1 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 DOE(diffractive optical element)를 통해 레이저 빔을 통과시키는 것을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  5. 제1 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 가우시안 소스 레이저 빔을 사용하는 것을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  6. 제5 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 펨토초 소스 레이저 빔을 사용하는 것을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  7. 제1 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스를 이용한 스크라이빙은, 공간적 다중 초점 펨토초 기반 레이저 빔을 이용한 스크라이빙을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  8. 제1 항에 있어서,
    상기 레이저 스크라이빙 프로세스로 상기 마스크를 패터닝하는 것은, 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 구역들에 트렌치들을 형성하는 것을 포함하고,
    상기 반도체 웨이퍼를 플라즈마 에칭하는 단계는 대응하는 트렌치 확장부들을 형성하도록 상기 트렌치들을 확장하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  9. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법으로서,
    상기 복수의 집적 회로들을 싱귤레이팅하기 위해 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스로 상기 반도체 웨이퍼를 레이저 스크라이빙하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  10. 제9 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 상기 반도체 웨이퍼에서 제1 깊이에 초점이 맞춰진 제1 빔 부분 및 상기 반도체 웨이퍼에서 제2 깊이에 초점이 맞춰진 제2 빔 부분을 제공하며,
    상기 제2 깊이는 수직으로 상기 제1 깊이 아래에 있는,
    반도체 웨이퍼를 다이싱하는 방법.
  11. 제10 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 상기 반도체 웨이퍼에서 제3 깊이에 초점이 맞춰진 제3 빔 부분을 제공하며,
    상기 제3 깊이는 수직으로 상기 제2 깊이 아래에 있는,
    반도체 웨이퍼를 다이싱하는 방법.
  12. 제10 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 DOE(diffractive optical element)를 통해 레이저 빔을 통과시키는 것을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  13. 제10 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 가우시안 소스 레이저 빔을 사용하는 것을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  14. 제10 항에 있어서,
    상기 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스는 펨토초 소스 레이저 빔을 사용하는 것을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  15. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템으로서,
    팩토리 인터페이스(factory interface);
    상기 팩토리 인터페이스와 결합되며, 공간적 다중 초점 레이저 빔을 제공하도록 구성된 레이저 어셈블리를 포함하는 레이저 스크라이브 장치; 및
    상기 팩토리 인터페이스와 결합된 플라즈마 에칭 챔버를 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  16. 제15 항에 있어서,
    상기 레이저 어셈블리는, 제1 깊이에 초점이 맞춰진 제1 빔 부분 및 제2 깊이에 초점이 맞춰진 제2 빔 부분을 갖는 공간적 다중 초점 레이저 빔을 제공하도록 구성되며,
    상기 제2 깊이는 수직으로 상기 제1 깊이 아래에 있는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  17. 제15 항에 있어서,
    상기 레이저 어셈블리는 제3 깊이에 초점이 맞춰진 제3 빔 부분을 제공하도록 구성되며,
    상기 제3 깊이는 수직으로 제2 깊이 아래에 있는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  18. 제15 항에 있어서,
    상기 레이저 어셈블리는 DOE(diffractive optical element)를 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  19. 제15 항에 있어서,
    상기 레이저 어셈블리는 가우시안 소스 레이저 빔을 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  20. 제15 항에 있어서,
    상기 레이저 어셈블리는 펨토초 소스 레이저 빔을 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
KR1020227007130A 2019-08-06 2020-07-29 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용한 하이브리드 웨이퍼 다이싱 접근 방식 KR20220037516A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/533,590 US11011424B2 (en) 2019-08-06 2019-08-06 Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process
US16/533,590 2019-08-06
PCT/US2020/044028 WO2021025920A1 (en) 2019-08-06 2020-07-29 Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process

Publications (1)

Publication Number Publication Date
KR20220037516A true KR20220037516A (ko) 2022-03-24

Family

ID=74501920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227007130A KR20220037516A (ko) 2019-08-06 2020-07-29 공간적 다중 초점 레이저 빔 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용한 하이브리드 웨이퍼 다이싱 접근 방식

Country Status (7)

Country Link
US (2) US11011424B2 (ko)
EP (1) EP4010919A4 (ko)
JP (1) JP2022544148A (ko)
KR (1) KR20220037516A (ko)
CN (1) CN114207805A (ko)
TW (1) TWI783251B (ko)
WO (1) WO2021025920A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102405460B1 (ko) * 2020-06-26 2022-06-07 매그나칩 반도체 유한회사 초단파 펄스 레이저 미세 가공을 이용한 반도체 다이 형성 방법 및 패키징 방법
US20220399234A1 (en) * 2021-06-15 2022-12-15 Nxp B.V. Semiconductor die singulation

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5691794A (en) 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
DE69725245T2 (de) 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
KR100830128B1 (ko) 2000-01-10 2008-05-20 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
WO2001074529A2 (en) 2000-03-30 2001-10-11 Electro Scientific Industries, Inc. Laser system and method for single pass micromachining of multilayer workpieces
KR100773070B1 (ko) 2000-07-12 2007-11-02 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 Ｉｃ 퓨즈를 하나의 펄스로 절단하기 위한 ｕｖ 레이저시스템 및 방법
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
JP4447325B2 (ja) 2002-02-25 2010-04-07 株式会社ディスコ 半導体ウェーハの分割方法
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
WO2003090258A2 (en) 2002-04-19 2003-10-30 Xsil Technology Limited Laser machining
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
CN102035135B (zh) 2005-08-25 2013-02-27 宾奥普迪克斯股份有限公司 形成在单个薄片上的半导体激光器谐振腔
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
CN101990480A (zh) 2008-04-10 2011-03-23 应用材料股份有限公司 激光刻划平台与杂合书写策略
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8809120B2 (en) 2011-02-17 2014-08-19 Infineon Technologies Ag Method of dicing a wafer
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP6062287B2 (ja) 2013-03-01 2017-01-18 株式会社ディスコ ウエーハの加工方法
US9460966B2 (en) 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
US9412619B2 (en) * 2014-08-12 2016-08-09 Applied Materials, Inc. Method of outgassing a mask material deposited over a workpiece in a process tool
US9601437B2 (en) 2014-09-09 2017-03-21 Nxp B.V. Plasma etching and stealth dicing laser process
US10391588B2 (en) 2015-01-13 2019-08-27 Rofin-Sinar Technologies Llc Method and system for scribing brittle material followed by chemical etching
CN204857717U (zh) * 2015-08-20 2015-12-09 北京卓锐微技术有限公司 晶圆结构
US10518358B1 (en) * 2016-01-28 2019-12-31 AdlOptica Optical Systems GmbH Multi-focus optics
US9852997B2 (en) 2016-03-25 2017-12-26 Applied Materials, Inc. Hybrid wafer dicing approach using a rotating beam laser scribing process and plasma etch process

Also Published As

Publication number Publication date
US11011424B2 (en) 2021-05-18
CN114207805A (zh) 2022-03-18
WO2021025920A1 (en) 2021-02-11
EP4010919A4 (en) 2023-08-16
TWI783251B (zh) 2022-11-11
US20210233816A1 (en) 2021-07-29
US20210043515A1 (en) 2021-02-11
EP4010919A1 (en) 2022-06-15
TW202121519A (zh) 2021-06-01
JP2022544148A (ja) 2022-10-17

Similar Documents

Publication Publication Date Title
US11217536B2 (en) Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
KR102377901B1 (ko) 회전 빔 레이저 스크라이빙 프로세스 및 플라즈마 식각 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법
US9349648B2 (en) Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process
JP7109564B2 (ja) マルチパスレーザスクライビングプロセスとプラズマエッチングプロセスを使用したハイブリッドウエハダイシングアプローチ
US9355907B1 (en) Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process
US20210233816A1 (en) Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process
US9196536B1 (en) Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process
US9281244B1 (en) Hybrid wafer dicing approach using an adaptive optics-controlled laser scribing process and plasma etch process
US11854888B2 (en) Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach
KR20220042466A (ko) 균일한 회전 빔 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용한 하이브리드 웨이퍼 다이싱 접근 방식
US9177861B1 (en) Hybrid wafer dicing approach using laser scribing process based on an elliptical laser beam profile or a spatio-temporal controlled laser beam profile
US20220246476A1 (en) Hybrid wafer dicing approach using an actively-focused laser beam laser scribing process and plasma etch process

Legal Events

Date Code Title Description
E902 Notification of reason for refusal