KR20220016821A - 광검출기 - Google Patents
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Abstract
광검출기 디바이스는, 각각의 콘택들(V1, V2)에 연결된 n+(n+) 및 p+(p+) 콘택 영역들 및 pn 접합을 형성하도록 배열된 n형(15n) 및 p형(15p) 광 흡수 영역들을 포함한다. 광 흡수 영역들 및 콘택 영역들은, n+ 및 p+ 콘택들 사이에 인가되는 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 광 흡수 영역들에 생성되는 전자들 및 정공들이 각각 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록, n+ p n p+ 시퀀스로 배열되고, 이는 입사 광 강도에 반비례하는 시간 지연 후에 콘택들 사이에 전류가 흐르기 시작하게 한다.
Description
본 개시내용은 광검출기에 관한 것이다.
전통적인 pn 또는 핀(pin) 광검출기는 일정한 역방향 바이어스 전압에서 유지됨으로써 작동된다. 입사 광자들은 광 흡수 영역에서 흡수되어, 콘택들로 스위핑되는 전자-정공 쌍들을 생성하고, 따라서 광전류의 크기는 포토다이오드에 입사하는 광의 강도에 비례한다.
역방향 바이어스로부터 순방향 바이어스로 스위칭되는 펄스형 전압들을 사용하여 작동하는 비전통적인 유형의 광검출기가 US 2012/313155 A1에 개시된다. 순방향 바이어스로의 스위칭은 광전류가 디바이스 구조에 걸쳐 흐르도록 유도한다. 그러나, 광전류의 흐름의 개시는 즉각적이지 않고, 오히려 광 입사의 개시로부터 시간 지연 후에 발생한다. 이 시간 지연은 트리거링 시간으로 지칭된다. 트리거링 시간은 광 강도의 역수에 비례하고, 따라서 트리거링 시간은 입사 광의 강도의 척도로서 사용된다.
도 1a 및 도 1b는 각각, US 2012/313155 A1에 개시된 바와 같은 광검출기(1)의 단면도 및 평면도의 개략도들이다. 성장 방향, 즉, 웨이퍼의 평면에 직교하는 방향은 z 방향으로서 표시된다. 전압들(VG1 및 VG2)로 유지된 제1 및 제2 게이트들(G1, G2)은 y 방향으로 연장된다. 전자들 및 정공들이 스위핑되는, 게이트들에 직교하는 방향은 x 방향이다. 도 1a의 섹션(AA)은 도 1b에 표시된 바와 같이 xz 평면에 있다. 게이트들(G1, G2)은 그 중심 부분이 입사 광자들의 수신을 위해 개방되는 광 흡수 층(15)의 양 측에 배열된다. 광 흡수 층(15)은 검출될 파장 범위의 입사 광자들을 흡수하기에 적합한 진성 또는 도핑된 반도체, 예컨대, 규소 또는 게르마늄일 수 있다. 고도로 도핑된 n+ 및 p+ 영역들은 게이트들을 넘어 몸체 영역(15)의 양 측에 배열되고, 광신호를 판독하기 위한 출력들로서 역할을 한다. 광검출기(1)의 층들은, 절연체 층(8)이 증착되는 규소 웨이퍼 및 버퍼 층(7)을 포함하는 절연체상 반도체(SOI) 기판(3) 상에 에피택셜 제조된다. 게이트들(G1, G2)은 전도성 물질(예를 들어, 금속, 실리사이드 또는 반도체)로 만들어진다. 게이트들(G1, G2)은 절연체 또는 유전체 물질(4), 예를 들어, 산화규소 또는 질화규소를 통해 광 흡수 층(15)으로부터 이격된다. 광검출기(1)는 다음의 바이어스 전압들로 작동된다. 게이트(G1)에 음의 전압(VG1)(예를 들어, -2 V)이 인가되고, n+ 영역에 음의 또는 0의 전압(V1)이 인가되고, 게이트(G2)에 양의 전압(VG2)(예를 들어, 2 V)이 인가되고, p+ 영역에 양의 전압(V2)(예를 들어, 1 V)가 인가된다. 광검출기의 트리거링 시간은 광 흡수 층(15)에서의 전계의 함수이고, 따라서 게이트 전압들을 조정함으로써 조정가능하다. 이러한 바이어스 조건들 하에서, 예를 들어, 광섬유 디바이스(30)로부터 게이트들 사이의 광 흡수 영역(15)에 입사되는 광자들은 흡수되고, 그에 의해 전자-정공 쌍들을 생성하며, 이후 전자-정공 쌍들은 바이어스 전압들에 의해 유도된 전계에 의해 스위핑되어 n+ 영역과 p+ 영역 사이에 흐르는 전류로서 검출된다.
본 개시내용의 일 양상에 따르면, 광검출기 디바이스가 제공되고, 광검출기 디바이스는: 반도체 물질로 구성되고 각각 n형 및 p형 도핑되는 제1 및 제2 광 흡수 영역들 - 광 흡수 영역들은 광이 디바이스에 입사할 때 광자들의 흡수에 응답하여 전자들 및 정공들의 쌍들을 생성하도록 구성됨 -; 반도체 물질로 구성되고 각각 p형 및 n형 도핑되는 제1 및 제2 콘택 영역들 - 콘택 영역들은 광 흡수 영역들보다 높은 도핑 농도들을 갖고, 각각 p+ 및 n+로 라벨링됨 -; 및 각각 제1 및 제2 콘택 영역들에 연결된 제1 및 제2 콘택들을 포함한다. n형 및 p형 광 흡수 영역들 및 n+ 및 p+ 콘택 영역들은, n+ 및 p+ 콘택들 사이에 인가되는 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 광 흡수 영역들에 생성되는 전자들 및 정공들이 각각 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록, n+ p n p+ 시퀀스로 배열되고, 이는 입사 광 강도에 반비례하는 시간 지연 후에 콘택들 사이에 전류가 흐르기 시작하게 한다.
일부 실시예들에서, 제1 및 제2 광 흡수 영역들은 기판에 대해 나란히 배열된다. 제1 및 제2 콘택 영역들은 제1 및 제2 광 흡수 영역들의 양 측에 측방향으로 이격되어 배열될 수 있다.
일부 실시예들에서, 제1 및 제2 광 흡수 영역들은 기판에 대해 서로의 위에 배열된 각각의 에피택셜 층들로서 형성된다. 디바이스는 픽셀들의 광검출기 어레이를 한정하기 위해 구조를 통해 수직으로 연장되는 절연 트렌치들을 더 포함할 수 있다. 트렌치들은 광검출기를, 독립적으로 접촉되고 따라서, 적합한 전자 장치에 의해 개별적으로 판독될 수 있는 픽셀들의 어레이로 세분하기 위해, 광 흡수 영역들 및 콘택 영역들 중 적어도 하나의 콘택 영역을 통해 연장된다. 광검출기는 제1 및 제2 콘택 영역들 중 하나를 형성하는 에피택셜 층 상에 배열된, 예를 들어, 규소 CMOS 기술의 반도체 회로 층을 더 포함할 수 있고, 회로 층은 비아들에 의해 픽셀들에 전기적으로 연결된 광검출기의 픽셀 어레이를 위한 판독 센서들의 어레이를 포함한다. 광검출기 어레이의 개선에서, 픽셀들은 추가 절연 트렌치들에 의해 서브픽셀들의 어레이로 각각 세분된다. 각각의 픽셀에 대한 추가 트렌치들은 픽셀-한정 절연 트렌치들 내부에 측방향으로 배치된다. 추가 트렌치들은 콘택 영역들 중 하나 및 광 흡수 영역들 중 적어도 하나를 통해 수직으로 연장되지만, 콘택 영역들 중 다른 하나까지는 연장되지 않고, 따라서 임의의 하나의 픽셀의 서브픽셀들은 공통으로 접촉된 상태로 남아 있어서, 임의의 하나의 그룹의 서브픽셀들은 바이어싱되고 단일 픽셀 유닛으로서 판독된다.
일부 실시예들에서, 제1 및 제2 광 흡수 영역들은, 제1 및 제2 광 흡수 영역들 중 하나가 기판 상에 에피택셜 층으로서 형성되거나, 기판과 일체로 형성되고, 제1 및 제2 광 흡수 영역들 중 다른 하나가 에피택셜 층 내에 매립된 영역으로서 형성되도록 배열된다.
일부 실시예들에서, 제1 및 제2 광 흡수 영역들은, 제1 및 제2 광 흡수 영역들 중 하나가 제1 부분은 기판 상에 에피택셜 층으로서 또는 기판과 일체로, 그리고 제2 부분은 에피택셜 층 또는 기판 내에 매립된 영역으로서 형성되도록, 그리고 제1 및 제2 광 흡수 영역들 중 다른 하나는 에피택셜 층 내의 추가의 매립된 영역으로서 형성되도록 배열된다. 매립된 영역 및 추가의 매립된 영역은 기판 또는 에피택셜 층의 부분에 의해 측방향으로 분리될 수 있다. 제1 및 제2 콘택 영역들 중 하나는 각각 제1 또는 제2 광 흡수 영역들의 매립된 영역 내에 또 추가의 매립된 영역으로서 형성될 수 있다. 제1 및 제2 콘택 영역들은 각각 제1 및 제2 광 흡수 영역들의 매립된 영역들 내의 각각의 또 추가의 매립된 영역들로서 형성될 수 있다.
일부 실시예들에서, 제1 및 제2 콘택 영역들 중 하나는 기판 상에 에피택셜 층으로서 형성되고, 제1 및 제2 광 흡수 영역들 중 적어도 하나는 적어도 부분적으로, 제1 및 제2 콘택 영역들 중 상기 하나의 콘택 영역의 에피택셜 층 상에 추가 에피택셜 층으로서 형성된다.
일부 실시예들에서, 제1 및 제2 콘택 영역들 중 적어도 하나는, 각각 제1 및 제2 광 흡수 영역들의 적어도 일부를 형성하는 에피택셜 층 내에 매립된 영역으로서 형성된다.
일부 실시예들에서, 제1 및 제2 콘택 영역들은, 각각 제1 및 제2 광 흡수 영역들의 적어도 일부를 형성하는 에피택셜 층 내에 각각의 측방향으로 이격된 제1 및 제2 매립 영역들로서 형성된다.
일부 실시예들에서, 제1 및 제2 콘택 영역들 중 하나는, 각각 제1 및 제2 광 흡수 영역들 중 하나의 광 흡수 영역의 적어도 일부를 형성하는 에피택셜 층 내에 형성된 측방향으로 이격된 제1 및 제2 매립 영역들로서 형성된다.
광 흡수 영역들이 만들어지는 반도체 물질은, 광자들의 대역간 흡수가, 사양을 충족시키기 위해 광검출기에 의해 요구되는 바와 같은 원하는 에너지 범위에 걸쳐 발생하도록 그것의 또는 그들의 대역 갭들을 고려하여 선택된다는 것을 이해할 것이다. 2개의 광 흡수 영역들의 반도체 물질은, p형 영역과 n형 영역 사이의 pn 접합이 동종접합이도록 동일할 수 있거나, 2개의 상이한 반도체 물질들이, pn 접합이 이종접합이도록 선택될 수 있다. 이종접합의 경우에, 2개의 상이한 물질들은 동일한 물질들의 시스템에 있을 수 있고, 따라서 서로 합금들, 예를 들어, SiGeC 물질들의 시스템, 또는 GaAlInAsP 물질들의 시스템을 형성할 수 있다.
본 개시내용의 다른 양상에 따르면, 광검출기 디바이스를 제조하는 방법이 제공되고, 방법은: 반도체 물질로 구성되고 각각 n형 및 p형 도핑되는 제1 및 제2 광 흡수 영역들을 제조하는 단계 - 광 흡수 영역들은 광이 디바이스에 입사할 때 광자들의 흡수에 응답하여 전자들 및 정공들의 쌍들을 생성하도록 구성됨 -; 반도체 물질로 구성되고 각각 p형 및 n형 도핑되는 제1 및 제2 콘택 영역들을 제조하는 단계 - 콘택 영역들은 광 흡수 영역들보다 높은 도핑 농도들을 갖고, 각각 p+ 및 n+로 라벨링됨 -; 및 각각 제1 및 제2 콘택 영역들에 연결된 제1 및 제2 콘택들을 제공하는 단계를 포함한다. n형 및 p형 광 흡수 영역들 및 n+ 및 p+ 콘택 영역들은, n+ 및 p+ 콘택들 사이에 인가되는 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 광 흡수 영역들에 생성되는 전자들 및 정공들이 각각 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록, n+ p n p+ 시퀀스로 배열되고, 이는 입사 광 강도에 반비례하는 시간 지연 후에 콘택들 사이에 전류가 흐르기 시작하게 한다.
상기 방법에서, 제1 및 제2 광 흡수 영역들은 기판에 대해 서로의 위에 배열된 각각의 에피택셜 층들로서 제조될 수 있다.
또한, 방법은, 광검출기를, 독립적으로 접촉되는 픽셀들의 어레이로 세분하기 위해 광 흡수 영역들 및 콘택 영역들 중 적어도 하나의 콘택 영역을 통해 수직으로 연장되는 절연 트렌치들을 제조하는 단계를 더 포함할 수 있다. 추가 절연 트렌치들이, 각각의 픽셀이 추가 절연 트렌치들에 의해 서브픽셀들의 어레이로 세분되도록 제공될 수 있고, 각각의 픽셀에 대한 추가 절연 트렌치들은 픽셀-한정 절연 트렌치들 내부에 측방향으로 배치되고, 콘택 영역들 중 하나 및 광 흡수 영역들 중 적어도 하나를 통해 수직으로 연장되지만, 콘택 영역들 중 다른 하나까지는 연장되지 않고, 따라서 임의의 하나의 픽셀의 서브픽셀들은 공통으로 접촉된 상태로 남아 있다.
본 개시내용의 추가 양상에 따르면, 상기 명시된 바와 같은 광검출기 디바이스를 작동시키는 방법이 제공된다. 방법은, 다음의 단계들: n+ 및 p+ 콘택들을 역방향 바이어싱하기 위해 전압을 인가하는 단계; 스위칭 후에, 광자 흡수에 응답하여 광 흡수 영역들에 생성된 전자들 및 정공들이 각각 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록, 역방향 바이어스 전압을 순방향 바이어스 전압으로 스위칭하는 단계; 및 제1 및 제2 콘택들 사이의 전류 흐름의 개시를 감지하는 단계를 반복적으로 하여 광검출기 디바이스를 작동시키는 단계를 포함한다. 상기 스위칭과 상기 개시 사이의 시간 지연이 측정되고, 시간 지연은 입사 광 강도에 반비례한다. 그 다음, 이러한 역방향-순방향 바이어싱 시퀀스가 반복된다. 요약하면, 본 발명자들은, 각각의 콘택들에 연결된 n+ 및 p+ 콘택 영역들 및 pn 접합을 형성하도록 배열된 n형 및 p형 광 흡수 영역들을 포함하는 광검출기 디바이스 및 광검출기를 위한 대응하는 제조 방법을 제안한다. 광 흡수 영역들 및 콘택 영역들은, n+ 및 p+ 콘택들 사이에 인가되는 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 광 흡수 영역들에 생성되는 전자들 및 정공들이 각각 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록, n+ p n p+ 시퀀스로 배열되고, 이는 입사 광 강도에 반비례하는 시간 지연 후에 콘택들 사이에 전류가 흐르기 시작하게 한다.
이하에서, 본 발명은 단지 예로서 도면들에 예시된 예시적인 실시예를 참조하여 더 설명될 것이다.
도 1a 및 1b는 각각, US 2012/313155 A1에 개시된 바와 같은 종래 기술의 광검출기의 단면도 및 평면도의 개략도들이다.
도 2a 및 2b는 각각, 본 발명의 제1 실시예에 따른 광검출기의 단면도 및 평면도의 개략도들이다.
도 3a, 3b 및 3c는 각각, 광검출기가, 역방향 바이어싱된 상태, 순방향 바이어싱된 전도 상태 및 순방향 바이어싱된 비전도 상태인 제1 실시예에 따른 광검출기를 도시하는 에너지 대역 다이어그램들이다.
도 4는, 입사 광이 있는("켜짐") 및 입사 광이 없는("꺼짐"), 즉, 각각 도 3c 및 3b의 순방향 바이어싱된 전도 상태 및 비전도 상태의, 도 2a 및 2b의 제1 실시예에 따른 광검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
도 5a 및 5b는, 각각, 광이 없는 경우 및 광이 있는 경우의 인가된 전압(Vd) 및 출력 전류(I)의 오실로스코프 스코프 스크린 샷들을 도시한다.
도 6은 흡수된 광 전력(A)의 함수로서 역 트리거링 시간(1/t)을 플롯팅한 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 광검출기의 개략적인 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 광검출기의 개략적인 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 광검출기의 개략적인 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 광검출기의 개략적인 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 광검출기의 개략적인 단면도이다.
도 12는 본 발명의 제7 실시예에 따른 광검출기의 개략적인 단면도이다.
도 13은 본 발명의 제8 실시예에 따른 광검출기의 개략적인 단면도이다.
도 14는 본 발명의 제9 실시예에 따른 광검출기의 개략적인 단면도이다.
도 15는 본 발명의 제10 실시예에 따른 광검출기의 개략적인 단면도이다.
도 16은 광 센서들의 2차원(2D) 어레이를 포함하는 검출기 어레이를 예시하며, 어레이의 각각의 광 센서는 위에서 설명된 바와 같은 광검출기이다.
도 17은, 고속 광전자 변환기로서 작동하는, 상기 실시예들 중 어느 하나에 따른 광검출기를 도시한다.
도 1a 및 1b는 각각, US 2012/313155 A1에 개시된 바와 같은 종래 기술의 광검출기의 단면도 및 평면도의 개략도들이다.
도 2a 및 2b는 각각, 본 발명의 제1 실시예에 따른 광검출기의 단면도 및 평면도의 개략도들이다.
도 3a, 3b 및 3c는 각각, 광검출기가, 역방향 바이어싱된 상태, 순방향 바이어싱된 전도 상태 및 순방향 바이어싱된 비전도 상태인 제1 실시예에 따른 광검출기를 도시하는 에너지 대역 다이어그램들이다.
도 4는, 입사 광이 있는("켜짐") 및 입사 광이 없는("꺼짐"), 즉, 각각 도 3c 및 3b의 순방향 바이어싱된 전도 상태 및 비전도 상태의, 도 2a 및 2b의 제1 실시예에 따른 광검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
도 5a 및 5b는, 각각, 광이 없는 경우 및 광이 있는 경우의 인가된 전압(Vd) 및 출력 전류(I)의 오실로스코프 스코프 스크린 샷들을 도시한다.
도 6은 흡수된 광 전력(A)의 함수로서 역 트리거링 시간(1/t)을 플롯팅한 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 광검출기의 개략적인 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 광검출기의 개략적인 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 광검출기의 개략적인 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 광검출기의 개략적인 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 광검출기의 개략적인 단면도이다.
도 12는 본 발명의 제7 실시예에 따른 광검출기의 개략적인 단면도이다.
도 13은 본 발명의 제8 실시예에 따른 광검출기의 개략적인 단면도이다.
도 14는 본 발명의 제9 실시예에 따른 광검출기의 개략적인 단면도이다.
도 15는 본 발명의 제10 실시예에 따른 광검출기의 개략적인 단면도이다.
도 16은 광 센서들의 2차원(2D) 어레이를 포함하는 검출기 어레이를 예시하며, 어레이의 각각의 광 센서는 위에서 설명된 바와 같은 광검출기이다.
도 17은, 고속 광전자 변환기로서 작동하는, 상기 실시예들 중 어느 하나에 따른 광검출기를 도시한다.
다음의 상세한 설명에서, 제한이 아닌 설명의 목적으로, 본 개시내용의 더 나은 이해를 제공하기 위해 특정 세부사항들이 설명된다. 본 개시내용이, 이러한 특정 세부사항들로부터 벗어나는 다른 실시예들에서 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
도 2a 및 2b는 각각, 본 발명의 제1 실시예에 따른 광검출기의 단면도 및 평면도의 개략도들이다.
성장 방향, 즉, 웨이퍼의 평면에 직교하는 방향은 z 방향으로서 표시된다. 각각 n+ 및 p+ 도핑된 반도체 영역들인 제1 및 제2 콘택 영역들은 y 방향으로 연장된다. 도 2a의 섹션(AA)은 도 2b에 표시된 바와 같이 xz 평면에 있다. 콘택 영역들은, 2개의 부분들, 즉, n+ 콘택 영역에 인접한 p 도핑된 반도체 서브 영역(15p), 및 p+ 콘택 영역에 인접한 n 도핑된 반도체 영역(15n)으로 형성된 몸체 영역(15)의 양 측에 배열되며, 여기서 n형 및 p형 서브 영역들은 이들이 만나는 공통 계면을 갖는다. 따라서, x 방향에서, 구조는 x 방향의: n+ p n p+의 시퀀스를 갖는다. 몸체 서브 영역들(15p 및 15n)은 적합한 반도체 물질, 예컨대, 규소 또는 게르마늄 또는 탄화규소, 또는 이들의 적합한 합금으로 만들어질 수 있고, 여기서 대역 갭은 검출될 파장 범위의 들어오는 광자들(hv)을 흡수하기에 적합하도록 선택된다. 고도로 도핑된 n+ 및 p+ 영역들은 게이트들을 넘어 몸체 영역(15)의 양 측에 배열되고, 광전류를 판독하기 위한 출력들로서 역할을 한다. 광검출기의 층들은 규소 웨이퍼(7) 및 절연체 층(8)으로 형성된 절연체상 반도체(SOI) 기판(3) 상에 에피택셜 제조된다.
광검출기는 다음의 바이어스 전압들로 작동될 수 있다. n+ 영역에는 음의 또는 0의 전압(V1)(예를 들어, 0 또는 -1 V)이 인가되고, p+ 영역에는 양의 전압(V2)(예를 들어, +1 V)이 인가된다. 몸체 영역의 n형 및 p형 서브 영역들은 바이어싱되지 않는다. 광검출기의 트리거링 시간은 몸체 영역 내의 전계의 함수이고, 따라서 바이어스 전압들(V1 및 V2)을 조정함으로써 조정가능하다. 이러한 바이어스 조건들 하에서, 예를 들어, 광섬유 디바이스(30)로부터 광 흡수 영역에 입사되는 광자들(hv)은 흡수되고, 그에 의해 전자-정공 쌍들을 생성하며, 이후 전자-정공 쌍들은 바이어스 전압들에 의해 유도된 전계에 의해 스위핑되어 n+ 영역과 p+ 영역 사이에 흐르는 전류로서 검출된다.
도 3a, 3b 및 3c는 x 방향에 따른 에너지 대역 다이어그램들이다.
도 3a는 역방향 바이어스의 광검출기를 도시한다. 도 3b 및 도 3c는 양쪽 모두, 바이어스 전압(V2-V1)을 갖는 순방향 바이어스의 광검출기를 도시한다. 도 3b는 광이 입사되지 않아서 구조가 비전도 상태인 것을 초래하는 조건을 도시하고, 도 3c는 광이 입사되어 구조가 전도 상태인 것을 초래하는 조건을 도시한다. 순방향 바이어스에서, 센서가 어떠한 광도 검출하지 않을 때, 바이어스 전압(V2-V1)에 의해 제공되거나 야기되는 장벽으로 인해 p+ 영역과 n+ 영역 사이에 전류가 거의 또는 전혀 흐르지 않는다. 그러나, 센서가 광을 검출할 때, 입사 광자들이 흡수되어 전자-정공 쌍들을 생성하고 센서는 전도 상태로 변한다. 즉, 바이어스 전압에 의해 생성된 전계 하에서, 정공들은 n+ 콘택 영역을 향해 이동하고, 전자들은 p+ 콘택 영역을 향해 이동한다. 이동된 정공들은 n+ 콘택 영역에 인접한 p 영역의 부분에 축적되고, n+ 영역으로부터의 전자 이동 및 전자 전류 흐름에 대한 전위 장벽의 저하를 유도한다. 유사하게, 이동된 전자들은 p+ 콘택 영역에 인접한 n 영역의 부분에 축적되고, p+ 영역으로부터 흐르는 정공 장벽 및 정공 전류의 저하를 유도한다. 그 전도 상태에서, 센서는 큰 내부 전류 이득을 제공한다. 추가적으로, 포지티브 피드백 메커니즘은 각각의 n+ 및 p+ 콘택 영역들에 인접한 과잉의 양의 및 음의 캐리어들의 축적을 가속시키고, 이는 차례로, 그러한 영역들에 대응하는 것과 관련된 전위 장벽들을 감소시키고, 입사 광을 검출할 때 또는 입사 광에 응답하여 광 센서의 p+ 및 n+ 영역들 사이에 전류가 흐르게 하고 출력 전류를 야기한다.
도 4는, 입사 광이 검출될 때("켜짐"), 그리고 검출되지 않을 때("꺼짐"), 즉, 각각 도 3c 및 3b의 전도 상태 및 비전도 상태일 때 n+ 및 p+ 콘택 영역들 사이의 바이어스 전압(V2-V1)의 함수로서 광검출기의 출력 전류를 도시하는 개략적인 그래프이다. 임계 바이어스 전압(Vth)을 초과하면, 전도 상태의 출력 전류는 가변 바이어스 전압에 따라 다소 정전적이고, 이는 입사 광 강도가 광전류 크기가 아니라 트리거링 시간에 의해 측정되는 것을 감안하면 바람직한 작동 체제라는 점을 주목한다.
도 5a 및 5b는 각각, 광이 없는 그리고 광이 있는 경우의, 인가된 전압(Vd = V2-V1) 및 출력 전류(I)의 오실로스코프 스크린 샷을 도시한다.
트리거링 시간(t)은 광 강도의 증가에 따라 감소한다. 도 5a는 광이 없는 경우의 트리거링 시간(t0 = 5.5 ㎲)을 도시한다. 도 5b는 35 nW의 흡수된 전력의 광이 있는 경우의 트리거링 시간(t1 = 1.5 ㎲)을 도시한다. 저 전류 상태로부터 고 전류 상태로의 스위칭은 매우 급격하게 발생하며, 이는 지연 시간의 정확한 측정에 유리하다. 0.8 mA의 출력 전류는 35 nW의 흡수 전력에서 종래의 광다이오드로 달성될 수 있는 출력 전류보다 4자리수 이상 높다.
도 6은 나노와트 단위의 흡수된 광 전력(A)의 함수로서 역 트리거링 시간(1/t)을 플롯팅한 그래프이다. 알 수 있는 바와 같이, 트리거링 시간의 역과 흡수된 광 전력 사이에 선형 관계가 있다.
도 7은 본 발명의 제2 실시예에 따른 수직 광검출기의 개략적인 단면도이다. 수직이라는 것은, 층들이 기판의 평면인 xy 평면에 에피택셜 형성되고, 따라서 층 시퀀스가 z 방향임을 의미한다. 구조는, 인접한 픽셀들을 서로 전기적으로 격리시키는 유전체 물질로 채워진 절연 트렌치들에 의해 행들의 1차원 어레이, 또는 행들 및 열들의 2차원 어레이의 개별 픽셀들로 세분된다. 유전체 물질은, 예를 들어, 식각 후에 증착되는 물질, 또는 식각 후에 산화 프로세스에 의해 생성되는 물질일 수 있다. 트렌치들을 유전체 물질로 채우는 대신에, 이들은 채워지지 않은 채로 남겨질 수 있거나, 트렌치들의 측들을 코팅하는 산화물 또는 다른 절연 물질의 얇은 층에 의해 부분적으로만 채워질 수 있다. 따라서, 절연 트렌치들은 광검출기를, 독립적으로 접촉되는 픽셀들의 어레이로 세분하기 위해 광 흡수 영역들 및 콘택 영역들 중 적어도 하나의 콘택 영역을 통해 수직으로 연장된다.
반도체 층들은 예시된 바와 같이 p+ n p n+ 시퀀스로, 또는 역 시퀀스로 적합한 기판 상에 증착된다. 각각의 층의 도핑은, 원하는 바에 따라, 증착 시에, 또는 증착후 프로세스들, 예컨대, 이온 주입, 또는 이 둘의 조합을 통해 달성될 수 있다. n형 및 p형 층들은 검출기의 광 흡수 영역들을 형성하고, n+ 및 p+ 층들은 그의 콘택 영역들을 형성한다. n형 및 p형 층들은, pn 접합을 형성하는 계면을 갖는다. n형 및 p형 층들은 특정 파장(에너지) 범위의 입사 광 광자들(hv)을 흡수하기에 적합한 대역 갭들을 가지며, pn 접합이 순방향 바이어스 하에 있을 때 각각 p+ 및 n+ 층들을 향해 드리프트하는 전자들 및 정공들의 쌍들을 생성한다. 디바이스가 순방향 바이어스 하에 있는 동안 p 층에서(개략적으로 예시된 바와 같이) 또는 n 층에서 광자의 흡수에 의해 생성된 전자-정공 쌍은 순방향 바이어스로 유도된 인가된 전계에 의해 분리되고, 정공들은 n+ 층을 향해 드리프트하고 전자들은 p+ 층을 향해 드리프트한다. 기판은 도시되지 않았지만, p+ 층의 픽셀들과 오믹 접촉하기 위한 p+ 기판과 같은 적합한 기판이 제공될 수 있다. 구조가 pn 접합에 대해 역방향 바이어스로부터 순방향 바이어스로 스위칭될 때, 광자 흡수에 의해 생성된 전자-정공 쌍들은, 장벽이 충분히 감소되게 하기 위해 충분한 개수의 전자들 및 정공들이 드리프트되면 콘택들 사이의 전류 흐름을 개시한다. 따라서, 역방향-순방향 바이어스 스위칭 이벤트로부터 입사 광 강도에 반비례하는 전류 흐름의 개시까지의 시간 지연이 있다.
광검출기는 역방향 바이어스로부터 순방향 바이어스로의 스위칭의 반복 사이클들에 의해 작동된다. 즉, n+ 및 p+ 콘택들을 역방향 바이어싱하기 위해 전압을 인가하고; 역방향 바이어스 전압을 순방향 바이어스 전압으로 스위칭함으로써 작동이 진행된다. 스위칭 후에, 광자 흡수에 응답하여 광 흡수 영역들에 생성되는 전자들 및 정공들은 각각 p+ 및 n+ 콘택 영역들을 향해 드리프트한다. 그 다음, 디바이스는 제1 및 제2 콘택들 사이의 전류 흐름의 개시를 감지한다. 상기 스위칭과 상기 개시 사이의 시간 지연이 측정되고, 시간 지연은 입사 광 강도에 반비례한다. 그 다음, 이러한 역방향-순방향 바이어싱 시퀀스가 반복된다. 구동 및 판독의 반복 사이클링은 주기적이거나 비주기적일 수 있다. 주기적인 경우에, 순방향 바이어스 및 역방향 바이어스 세그먼트들의 지속기간은 고정된다. 비주기적 경우에, 역방향 바이어스 세그먼트는 고정된 지속기간을 갖지만, 순방향 바이어스 지속기간은 최소값과 최대값 사이에 설정된 시간 윈도우 내에서 입사 광 강도에 응답하여 변화된다. 전류의 개시가 발생하고 시간 지연이 측정된 후에, 사이클의 순방향 바이어스 세그먼트가 종료될 수 있다. 그러면, 순방향 바이어스 지속기간은 전류의 개시가 없을 것이기 때문에 입사 광이 없을 때 최대값을 가질 것이고, 시간 지연이 최소값보다 짧을 것이기 때문에 입사 광 강도가 높을 때 최소값을 가질 것이지만, 입사 광 강도가 전류의 개시에 대한 시간 지연이 윈도우 내에 있도록 하는 강도일 때는 중간값을 가질 것이다.
도 8은 본 발명의 제3 실시예에 따른 수직 광검출기의 개략적인 단면도이며, 이는 도 7의 이전의 논의로부터 주로 이해될 것이다. 제3 실시예에서, 각각의 픽셀은 서브픽셀들의 그룹으로 구성된다. 제2 실시예에서와 같이, 각각의 픽셀은 전체 구조를 통해, 즉, n+ p n p+ 층들을 통해 연장되는 유전체 물질 트렌치에 의해 한정된다. 주어진 픽셀의 서브픽셀들은 유전체 물질 트렌치들에 의해 서로 분할되는데, 구조를 통해 전체적으로가 아니라 부분적으로 연장되는, 즉, 적어도 최상부 콘택 층(여기서는 n+)을 통해 그리고 적어도 부분적으로 광 흡수 층들 중 상부 광 흡수 층(여기서는 p)을 통해 그리고 가능하게는 또한 부분적으로 광 흡수 층들 중 하부 광 흡수 층(여기서는 n)을 통해 연장되는 유전체 물질 트렌치들은 제외된다. 따라서, 각각의 픽셀은 추가 절연 트렌치들에 의해 서브픽셀들의 1차원 또는 2차원 어레이로 세분되고, 각각의 픽셀에 대한 추가 절연 트렌치들은 픽셀-한정 절연 트렌치들 내부에 측방향으로 있으며, 콘택 영역들 중 하나 및 광 흡수 영역들 중 적어도 하나를 통해 수직으로 연장되지만, 콘택 영역들 중 다른 하나까지는 연장되지 않고, 따라서 임의의 하나의 픽셀의 서브픽셀들은 공통으로 접촉된 상태로 남아 있다. 서브픽셀 구조는 내부 커패시턴스를 감소시키고 이에 의해 더 나은 감도를 제공하는 역할을 할 수 있다.
도 9는 본 발명의 제4 실시예에 따른 수직 광검출기의 개략적인 단면도이다. 도 7에 도시된 광검출기 구조는 상부 콘택 영역 상에 배열된 반도체 회로 층과 결합된다. 회로 층은 광검출기의 픽셀 어레이를 위한 판독 센서들의 어레이를 포함하고, 센서-픽셀 연결들은 비아들로 구현된다. 특히, 회로 층은 관통 실리콘 비아들(TSV들)로 픽셀들에 전기적 연결들을 이루는 CMOS 회로 층일 수 있다. 그 다음, 바이어스 전압들은 TSV들을 통해 n+ 및 p+ 콘택 영역들에 인가될 수 있다. 또한, 입사 광(hv)에 의해 유도된 신호 전류는 TSV 연결을 통해 픽셀별로 검출될 수 있다. CMOS 회로 층은 n+ 콘택 층 상에 배열되는 것으로 도시되지만, 대안적으로, p+ 콘택 층 상에 배열될 수 있다. 도 7의 구조는 또한, 유사한 방식으로 CMOS 회로 층과 결합될 수 있다. 도 10은 본 발명의 제5 실시예에 따른 광검출기의 개략적인 단면도이다. 이 실시예는, 바닥으로부터 최상부로의 에피택셜 층 구조가 p+ 콘택 층, n형 층 및 p형 층을 포함하고, 여기서 n형 및 p형 층들은 광 흡수 영역들을 형성하는, 도 7의 실시예의 변형으로서 이해될 수 있다. 그러나, 최상부 콘택을 에피택셜 층으로서 형성하는 대신에, 최상부 콘택은 p형 에피택셜 층 내에 하나 이상의 매립된 영역으로 형성된다. 2개의 인접한 매립된 영역들이 도시되고, 인접한 매립된 영역들의 배열은 픽셀을 한정하는 역할을 할 수 있다. 대안적으로, 유전체 물질 트렌치들은 다른 실시예들에서 설명된 바와 같이 사용될 수 있다. 또한, 광(hv)은 개략적으로 예시된 바와 같이 일부 실시예들에서 절단된 측 표면으로부터 입사될 수 있다는 점을 주목한다. 기판은 도시되지 않았지만, p+ 층과 오믹 접촉하기 위한 p+ 기판과 같은 적합한 기판이 제공될 수 있다. 역구조, 즉, 예시된 바와 같지만 n+ -> p+, p -> n, n -> p, 그리고 p+ -> n+인 구조가 구현될 수 있다는 것이 또한 이해될 것이다.
도 11은 본 발명의 제6 실시예에 따른 광검출기의 개략적인 단면도이다. 도 2a/2b의 것과 개념적으로 다소 유사한 수평 n+ p n p+ 구조가 사용된다. p형 층은 기판(3) 상에 에피택셜 증착된다. p형 층에서, 매립된 n형 영역이 형성되고, n형 영역 내에 p+ 콘택 영역이 형성된다. n형 영역으로부터 측방향으로 오프셋되어 n+ 콘택 영역이 p형 층에 형성된다. 역구조가 구현될 수 있다는 것이 또한 이해될 것이다. 또한, 기판(3)은 디바이스의 전기적 활성 부분이 아니고, 따라서, 예를 들어, 원하는 대로, n형, p형, 반-절연(SI) 반도체, 사파이어 또는 절연체일 수 있다.
도 12는 발명의 제7 실시예에 따른 광검출기의 개략적인 단면도이다. p형 또는 n형 기판(3)이 제공된다. 기판의 표면에서, 매립된 n형 영역이 형성되고, n형 영역 내에 p+ 콘택 영역이 형성된다. n형 영역으로부터 측방향으로 오프셋되어 p형 매립된 영역이 형성되고 그 안에 n+ 콘택 영역이 형성된다.
도 13은 본 발명의 제8 실시예에 따른 광검출기의 개략적인 단면도이다. 이는, 도 12의 기판의 역할을 에피택셜 층이 하는, 도 12의 실시예의 변형이다. 그러므로, 기판(3)은 디바이스의 전기적 활성 부분이 아니고, 따라서, 예를 들어, 원하는 대로, n형, p형, 반-절연(SI) 반도체, 사파이어 또는 절연체일 수 있다.
도 14는 본 발명의 제9 실시예에 따른 광검출기의 개략적인 단면도이다. p형 층은 기판 상에 증착된다. p형 층에서, 매립된 n형 영역이 형성되고, n형 영역 내에는 p형 영역이 형성되고, p형 영역 내에는 p+ 콘택 영역이 형성된다. n형 영역으로부터 측방향으로 오프셋되어 n+ 콘택 영역이 p형 층에 형성된다. 역구조가 구현될 수 있다는 것이 또한 이해될 것이다. 또한, 기판(3)은 디바이스의 전기적 활성 부분이 아니고, 따라서, 예를 들어, 원하는 대로, n형, p형, 반-절연(SI) 반도체, 사파이어 또는 절연체일 수 있다. 이 디바이스 구조에서, 시간-지연된 광-유도된 전류에 대한 활성 pn 접합은 도면에서 지적된 것이다.
도 15는 본 발명의 제10 실시예에 따른 광검출기의 개략적인 단면도이다. p형 층은 p+ 기판(3) 상에 증착된다. p형 층에서, 매립된 n형 영역이 형성되고, n형 영역 내에는 p형 영역이 형성되고, p형 영역 내에는 n+ 콘택 영역이 형성된다. n형 영역으로부터 측방향으로 오프셋되어 p+ 콘택 영역이 p형 층에 형성된다. 역구조가 구현될 수 있다는 것이 또한 이해될 것이다. 이 디바이스 구조에서, 시간-지연된 광-유도된 전류에 대한 활성 pn 접합은 도면에서 지적된 것이다.
도 16은 광 센서들(5)의 2차원(2D) 어레이를 포함하는 검출기 어레이를 예시하며, 어레이의 각각의 광 센서는 위에서 설명된 바와 같은 광검출기이다. 검출기 어레이는, 센서들의 어레이에 더하여, 적합한 제어 신호들의 출력을 통해 어레이의 광 센서들의 취득, 캡처 및/또는 감지 작동들을 관리하기 위한 제어 회로부(25)를 포함할 수 있다. 예를 들어, 제어 회로부(센서들과 동일한 기판 상에 통합될 수 있음)는 데이터 취득 또는 감지가 송신의 데이터 레이트와 상관되도록 하는 방식으로 센서들을 제어하거나 활성화/비활성화할 수 있고; 검출기 어레이는 복수의 광섬유 출력 디바이스들에 결합될 수 있으며, 각각의 광섬유 디바이스는 센서들 중 하나 또는 센서들의 그룹과 연관된다. 센서들은 임의의 어레이 아키텍처로 그리고 또한 임의의 유형의 집적 회로부와 함께 구성되고/거나 배열될 수 있다. 또한, 어레이를 제조하기 위해 임의의 제조 기법이 채용될 수 있다.
도 17은, 선택적 전류 증폭기에 결합된, 상기 실시예들 중 어느 하나에 따른 광검출기를 도시한다. 광검출기는, 입사 광(hv)의 광학 펄스 트레인, 또는 다른 더 복잡한 신호를 등가의 전기 펄스 트레인, 또는 다른 더 복잡한 신호로 변환하도록 작동가능한 고속 광전자 변환기로서 작동 중인 것으로 예시된다. 상기 개략적으로 예시되는 펄스 트레인은 광섬유(30)를 통해 전송되는 광 신호를 도시하고, 하기 개략적으로 예시되는 펄스 트레인은 광 신호를 입력으로서 수신한 광검출기에 의해 출력된 전기 신호를 도시한다. 큰 출력 신호로 인해, 광검출기는 증폭기를 필요로 하지 않고 디지털 회로들에 직접 연결될 수 있다. 증폭기는 노이즈 원인이기 때문에, 증폭기를 요구하지 않는 것이 유리하다.
"회로"라는 용어는, 특히, 능동 및/또는 수동이고, 원하는 기능을 제공하거나 수행하기 위해 함께 결합되는, 단일 구성요소 또는 다수의 구성요소들(집적 회로 형태이든 다른 형태이든)을 의미할 수 있다는 점을 주목해야 한다. "회로부"라는 용어는, 특히, 회로(집적되든 다른 것이든), 그러한 회로들의 그룹, 하나 이상의 프로세서, 하나 이상의 상태 머신, 소프트웨어를 구현하는 하나 이상의 프로세서, 하나 이상의 게이트 어레이, 프로그램가능 게이트 어레이 및/또는 필드 프로그램가능 게이트 어레이, 또는 하나 이상의 회로(집적되든 다른 것이든), 하나 이상의 상태 머신, 하나 이상의 프로세서, 소프트웨어를 구현하는 하나 이상의 프로세서, 하나 이상의 게이트 어레이, 프로그램가능 게이트 어레이 및/또는 필드 프로그램가능 게이트 어레이의 조합을 의미할 수 있다. "데이터"라는 용어는, 특히, 단일 비트(등) 또는 다중 비트들(등)일 수 있는, 아날로그 또는 디지털 형태인지에 관계없이 전류 또는 전압 신호(들)를 의미할 수 있다.
본원에 개시된 다양한 회로들 및 회로부는 컴퓨터 보조 설계 툴들을 사용하여 설명되고, 예를 들어, 그들의 거동, 레지스터 전송, 로직 구성요소, 트랜지스터, 레이아웃 기하형태들, 및/또는 다른 특성들의 관점에서, 다양한 컴퓨터 판독가능 매체에 구현된 데이터 및/또는 명령어들로서 표현될(또는 나타내질) 수 있다는 점을 더 주목해야 한다. 그러한 회로 표현들이 구현될 수 있는 파일들 및 다른 객체들의 포맷들은, C, Verilog, 및 HLDL과 같은 거동 언어들을 지원하는 포맷들, RTL과 같은 레지스터 레벨 기술 언어들을 지원하는 포맷들, 및 GDSII, GDSIII, GDSIV, CIF, MEBES와 같은 지오메트리 기술 언어들을 지원하는 포맷들 및 임의의 다른 적합한 포맷들 및 언어들을 포함하지만, 이에 제한되지 않는다. 그러한 포맷된 데이터 및/또는 명령어들이 구현될 수 있는 컴퓨터 판독가능 매체는 다양한 형태들의 비휘발성 저장 매체(예를 들어, 광학, 자기 또는 반도체 저장 매체), 및 무선, 광학 또는 유선 시그널링 매체 또는 이들의 임의의 조합을 통해서 그러한 포맷된 데이터 및/또는 명령어들을 전송하는 데 사용될 수 있는 반송파들을 포함하지만, 이에 제한되지 않는다. 반송파들에 의한 그러한 포맷된 데이터 및/또는 명령어들의 전송들의 예들은, 하나 이상의 데이터 전송 프로토콜(예컨대, HTTP, FTP, SMTP 등)을 통한, 인터넷 및/또는 다른 컴퓨터 네트워크들을 통한 전송들(업로드, 다운로드, 이메일 등)을 포함하지만, 이에 제한되지 않는다. 본 발명은 또한, 본원에 설명된 회로부의 그러한 표현, 및/또는 그에 의해 구현되는 기법들에 관한 것이며, 이로써, 본 발명의 범주 내에 속하는 것으로 의도된다.
실제로, 하나 이상의 컴퓨터 판독가능 매체를 통해 컴퓨터 시스템 내에서 수신될 때, 위에서 설명된 회로들의 그러한 데이터 및/또는 명령어 기반 표현들은, 컴퓨터 시스템 내의 처리 엔티티(예로서, 하나 이상의 프로세서)에 의해, 그러한 회로들의 물리적 표명의 표현 또는 이미지를 생성하기 위해, 제한 없이, 넷리스트 생성 프로그램들, 장소 및 경로 프로그램들 등을 포함하는 하나 이상의 다른 컴퓨터 프로그램의 실행과 함께 처리될 수 있다. 그러한 표현 또는 이미지는 그 후에, 예를 들어, 디바이스 제조 프로세스에서 회로들의 다양한 구성요소들을 형성하는 데 사용되는 하나 이상의 마스크의 생성을 가능하게 하는 것에 의해, 디바이스 제조에서 사용될 수 있다.
또한, 본원에 개시된 다양한 회로들 및 회로부뿐만 아니라 기법들도, 컴퓨터 보조 설계, 시뮬레이션 및/또는 테스트 툴들을 사용하여 시뮬레이션들 및 시뮬레이션 명령어 기반 표현들을 통해 표현될 수 있다. 광검출기 및/또는 그에 의해 구현되는 기법들을 포함하는, 본 발명의 회로부의 시뮬레이션은 컴퓨터 시스템에 의해 구현될 수 있으며, 그러한 회로부 및 그에 의해 구현되는 기법들의 특성들 및 작동들은 컴퓨터 시스템을 통해 시뮬레이션되고, 모방되고, 복제되고, 분석되고/거나 예측된다. 본 발명은 또한, 본 발명의 디바이스 및/또는 회로부, 및/또는 그에 의해 구현되는 기법들의 그러한 시뮬레이션들 및 테스트에 관한 것이며, 이로써, 본 발명의 범주 내에 속하는 것으로 의도된다. 그러한 시뮬레이션들 및/또는 테스트 툴들에 대응하는 컴퓨터 판독가능 매체 및 데이터가 또한, 본 발명의 범주 내에 속하는 것으로 의도된다.
본 개시내용의 범주를 벗어나지 않고 전술한 예시적인 실시예에 대해 많은 개선들 및 수정들이 행해질 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
Claims (20)
- 광검출기 디바이스로서,
반도체 물질로 구성되고 각각 n형 및 p형 도핑되는 제1 및 제2 광 흡수 영역들 - 상기 광 흡수 영역들은 광이 상기 디바이스에 입사할 때 광자들의 흡수에 응답하여 전자들 및 정공들의 쌍들을 생성하도록 구성됨 -;
반도체 물질로 구성되고 각각 p형 및 n형 도핑되는 제1 및 제2 콘택 영역들 - 상기 콘택 영역들은 상기 광 흡수 영역들보다 높은 도핑 농도들을 갖고, 각각 p+ 및 n+로 라벨링됨 -; 및
각각 상기 제1 및 제2 콘택 영역들에 연결된 제1 및 제2 콘택들을 포함하고,
상기 n형 및 p형 광 흡수 영역들 및 상기 n+ 및 p+ 콘택 영역들은, 상기 n+ 및 p+ 콘택들 사이에 인가되는 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 상기 광 흡수 영역들에 생성되는 전자들 및 정공들이 각각 상기 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록, n+ p n p+ 시퀀스로 배열되고, 이는 상기 입사 광 강도에 반비례하는 시간 지연 후에 상기 콘택들 사이에 전류가 흐르기 시작하게 하는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 광 흡수 영역들은 기판에 대해 나란히 배열되는, 광검출기 디바이스. - 제2항에 있어서,
상기 제1 및 제2 콘택 영역들은 상기 제1 및 제2 광 흡수 영역들의 양 측에 측방향으로 이격되어 배열되는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 광 흡수 영역들은 기판에 대해 서로의 위에 배열된 각각의 에피택셜 층들로서 형성되는, 광검출기 디바이스. - 제4항에 있어서,
상기 광검출기를, 독립적으로 접촉되는 픽셀들의 어레이로 세분하기 위해 상기 광 흡수 영역들 및 상기 콘택 영역들 중 적어도 하나의 콘택 영역을 통해 수직으로 연장되는 절연 트렌치들을 더 포함하는, 광검출기 디바이스. - 제5항에 있어서,
상기 제1 및 제2 콘택 영역들 중 하나를 형성하는 상기 에피택셜 층 상에 배열된 반도체 회로 층을 더 포함하고, 상기 회로 층은 비아들에 의해 상기 픽셀들에 전기적으로 연결된 상기 광검출기의 픽셀 어레이를 위한 판독 센서들의 어레이를 포함하는, 광검출기 디바이스. - 제5항에 있어서,
각각의 픽셀은 추가 절연 트렌치들에 의해 서브픽셀들의 어레이로 세분되고, 각각의 픽셀에 대한 상기 추가 절연 트렌치들은 픽셀-한정 절연 트렌치들 내부에 측방향으로 배치되며, 상기 콘택 영역들 중 하나 및 상기 광 흡수 영역들 중 적어도 하나를 통해 수직으로 연장되지만, 상기 콘택 영역들 중 다른 하나까지는 연장되지 않고, 따라서 임의의 하나의 픽셀의 서브픽셀들은 공통으로 접촉된 상태로 남아 있는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 광 흡수 영역들은, 상기 제1 및 제2 광 흡수 영역들 중 하나가 기판 상의 에피택셜 층으로서 형성되거나 상기 기판과 일체로 형성되고, 상기 제1 및 제2 광 흡수 영역들 중 다른 하나가 상기 에피택셜 층 내에 매립된 영역으로서 형성되도록 배열되는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 광 흡수 영역들은, 상기 제1 및 제2 광 흡수 영역들 중 하나가 제1 부분은 기판 상의 에피택셜 층으로서 또는 상기 기판과 일체로, 그리고 제2 부분은 상기 에피택셜 층 또는 상기 기판 내에 매립된 영역으로서 형성되도록, 그리고 상기 제1 및 제2 광 흡수 영역들 중 다른 하나는 상기 에피택셜 층 내의 추가의 매립된 영역으로서 형성되도록 배열되는, 광검출기 디바이스. - 제9항에 있어서,
상기 매립된 영역 및 상기 추가의 매립된 영역은 상기 기판 또는 상기 에피택셜 층의 부분에 의해 측방향으로 분리되는, 광검출기 디바이스. - 제9항에 있어서,
상기 제1 및 제2 콘택 영역들 중 하나는 각각 상기 제1 또는 제2 광 흡수 영역들의 매립된 영역 내에 또 추가의 매립된 영역으로서 형성되는, 광검출기 디바이스. - 제9항에 있어서,
상기 제1 및 제2 콘택 영역들은 각각 상기 제1 및 제2 광 흡수 영역들의 매립된 영역들 내의 각각의 또 추가의 매립된 영역들로서 형성되는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 콘택 영역들 중 하나는 상기 기판 상에 에피택셜 층으로서 형성되고, 상기 제1 및 제2 광 흡수 영역들 중 적어도 하나는 적어도 부분적으로, 상기 제1 및 제2 콘택 영역들 중 상기 하나의 콘택 영역의 상기 에피택셜 층 상에 추가 에피택셜 층으로서 형성되는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 콘택 영역들 중 적어도 하나는, 각각 상기 제1 및 제2 광 흡수 영역들의 적어도 일부를 형성하는 에피택셜 층 내에 매립된 영역으로서 형성되는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 콘택 영역들은, 각각 상기 제1 및 제2 광 흡수 영역들의 적어도 일부를 형성하는 에피택셜 층 내에 각각의 측방향으로 이격된 제1 및 제2 매립 영역들로서 형성되는, 광검출기 디바이스. - 제1항에 있어서,
상기 제1 및 제2 콘택 영역들 중 하나는, 각각 상기 제1 및 제2 광 흡수 영역들 중 하나의 적어도 일부를 형성하는 에피택셜 층 내에 형성된 측방향으로 이격된 제1 및 제2 매립 영역들로서 형성되는, 광검출기 디바이스. - 광검출기 디바이스를 제조하는 방법으로서,
각각 n형 및 p형 도핑된 반도체 물질을 사용하여 제1 및 제2 광 흡수 영역들을 제조하는 단계 - 상기 광 흡수 영역들은 광이 상기 디바이스에 입사할 때 광자들의 흡수에 응답하여 전자들 및 정공들의 쌍들을 생성하도록 구성됨 -;
반도체 물질로 구성되고 각각 p형 및 n형 도핑되는 제1 및 제2 콘택 영역들을 제조하는 단계 - 상기 콘택 영역들은 상기 광 흡수 영역들보다 높은 도핑 농도들을 갖고, 각각 p+ 및 n+로 라벨링됨 -; 및
각각 상기 제1 및 제2 콘택 영역들에 연결되는 제1 및 제2 콘택들을 제공하는 단계를 포함하고,
상기 n형 및 p형 광 흡수 영역들 및 상기 n+ 및 p+ 콘택 영역들은, 상기 n+ 및 p+ 콘택들 사이에 인가되는 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 상기 광 흡수 영역들에 생성되는 전자들 및 정공들이 각각 상기 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록, n+ p n p+ 시퀀스로 배열되고, 이는 상기 입사 광 강도에 반비례하는 시간 지연 후에 상기 콘택들 사이에 전류가 흐르기 시작하게 하는, 방법. - 제17항에 있어서,
상기 제1 및 제2 광 흡수 영역들은 기판에 대해 서로의 위에 배열된 각각의 에피택셜 층들로서 제조되는, 방법. - 제18항에 있어서,
상기 광검출기를, 독립적으로 접촉되는 픽셀들의 어레이로 세분하기 위해 상기 광 흡수 영역들 및 상기 콘택 영역들 중 적어도 하나의 콘택 영역을 통해 수직으로 연장되는 절연 트렌치들을 제조하는 단계를 더 포함하는, 방법. - 광검출기 디바이스를 작동시키는 방법으로서,
광검출기 디바이스를 제공하는 단계 - 상기 광검출기 디바이스는,
반도체 물질로 구성되고 각각 n형 및 p형 도핑되는 제1 및 제2 광 흡수 영역들 - 상기 광 흡수 영역들은 광이 상기 디바이스에 입사할 때 광자들의 흡수에 응답하여 전자들 및 정공들의 쌍들을 생성하도록 구성됨 -;
반도체 물질로 구성되고 각각 p형 및 n형 도핑되는 제1 및 제2 콘택 영역들 - 상기 콘택 영역들은 상기 광 흡수 영역들보다 높은 도핑 농도들을 갖고, 각각 p+ 및 n+로 라벨링됨 -; 및
각각 상기 제1 및 제2 콘택 영역들에 연결되는 제1 및 제2 콘택들을 갖고, 상기 n형 및 p형 광 흡수 영역들 및 n+ 및 p+ 콘택 영역들은 n+ p n p+ 시퀀스로 배열됨 -; 및
다음의 단계들:
n+ 및 p+ 콘택들을 역방향 바이어싱하기 위해 전압을 인가하는 단계;
상기 역방향 바이어스 전압을 순방향 바이어스 전압으로 스위칭함으로써 상기 스위칭 후에 광자 흡수에 응답하여 상기 광 흡수 영역들에 생성되는 전자들 및 정공들이 각각 상기 p+ 및 n+ 콘택 영역들을 향해 드리프트하도록 하는 단계; 및
상기 제1 및 제2 콘택들 사이의 전류 흐름의 개시를 감지하고, 상기 스위칭과 상기 개시 사이의 시간 지연을 측정하는 단계 - 상기 시간 지연은 상기 입사 광 강도에 반비례함 - 를 반복적으로 하여 상기 광검출기 디바이스를 작동시키는 단계
를 포함하는, 방법.
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