KR102613379B1 - 광검출기 센서 어레이들 - Google Patents

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Abstract

카메라 칩들에 사용가능한 광검출기 센서 어레이 디바이스는, 반도체 물질의 하나의 층 또는 2개의 반대로 도핑된 층들로 이루어진 광 흡수 영역의 양 측에 n+ 및 p+ 반도체 물질의 상부 및 하부 콘택 층들을 포함한다. 유전체 물질의 절연 트렌치들은 개별 픽셀들을 형성하기 위해 층들을 통해 연장된다. 각각의 콘택들은 상부 및 하부 콘택 층들에 연결되며, 따라서 각각의 픽셀은 역방향 바이어싱되거나 순방향 바이어싱될 수 있다. 작동 시에, 디바이스는 역방향 바이어스로 리셋된 다음, 감지를 위해 순방향 바이어스로 스위칭된다. 스위칭 후에, 광자 흡수에 응답하여 생성된 캐리어들은 광 흡수 영역 내의 전위 우물들에 축적되고, 따라서 콘택 층들에 대한 전위 장벽들을 감소시키며, 이는, 입사 광 강도에 반비례하는 시간 지연 후에 콘택들 사이에 전류가 흐르기 시작하게 한다.

Description

광검출기 센서 어레이들
본 개시내용은 광검출기 센서 어레이들에 관한 것이다.
스마트폰 카메라들 및 고품질 디지털 스틸 카메라들에 사용되는 바와 같은 현재의 상업용 광검출기 센서 어레이들은, 전부는 아니더라도, 대부분, 피닝된 포토다이오드(PPD)에 기초하며, PPD는 그 발명이 1980년에 NEC 코포레이션(NEC Corporation)의 시라키, 테라니시 & 이시하라(Shiraki, Teranishi & Ishihara)에 의해 주로 이루어지고 US4484210에 설명되는 포토다이오드 설계이다. PPD는 이전의 센서 어레이들에서의 셔터 랙의 문제를 크게 해결하였다. NEC 발명은 원래 CCD 센서 어레이를 염두에 둔 것이었고, 반면에 PPD는 나중에, CMOS 센서 어레이들에서 사용하기 위해 1990년대 및 2000년대 초반에 개발되었고, 이는 현재 상업용 카메라들에서 사용되는 표준 센서 어레이 유형이다. 현재의 CMOS 센서 어레이들은 대부분, 픽셀내 전하 수송에 기초하는 소위 액티브 픽셀 센서(APS)를 사용한다.
도 1a는 CMOS APS 픽셀에 사용되는 PPD의 개략적인 단면도이다. PPD는 더 두꺼운 n 영역 위의 얕은 p+ 영역에 기초하며, 이는 차례로, 더 두꺼운 p 영역 위에 있으며, 따라서 n 및 p 영역들은, PPD가, 일정한 역방향 바이어스 전압으로 유지될 때 원칙적으로 종래의 pn(또는 p-i-n) 광검출기와 같이 작용하는 pn 접합을 생성한다. 즉, 입사 광자들은 광 흡수 n 및 p 영역들에 흡수되어 전자-정공 쌍들을 생성한다. n 영역은 또한, 광-생성 전하를 축적하는 데 사용되며, 따라서 저장 웰(SW)로 지칭된다. PPD는 전하 수송을 위한 전송 게이트(TG)를 갖고, 이는 n 영역, 즉, SW와 플로팅 n+ 확산 영역(FD) 사이의 p형 영역에 측방향으로 개재된다.
도 1b는 도 1a의 PPD의 에너지 다이어그램을 개략적으로 도시한다. 예시된 바와 같이, TG에 인가되는 전압은 판독을 위해, 축적된 전하의 수송을 제어하는 데 사용된다. 작동 시에, PPD의 n형 SW 영역은 먼저 완전히 공핍되고, 반면에 TG는 PPD와 FD 사이의 전하 흐름을 방지하기 위해 소정 전압으로 유지된다. 그러면, n 및 p 영역들에서의 전자-정공 생성으로부터 SW에 전하가 축적된다. 원하면, 축적된 전하는 TG에서의 전압을 낮춤으로써 FD로 스위핑되어 PPD와 FD 사이의 전위 장벽을 제거한다.
도 1c는 도 1a 및 1b에 도시된 바와 같은 PPD를 포함하는 현재의 상업용 카메라들에서 사용되는 바와 같은 CMOS APS 픽셀의 등가 회로이다. 예시된 등가 회로는 4개의 CMOS 트랜지스터들을 포함하는 소위 4T 셀 설계를 위한 것이다. 3T, 5T 및 6T 설계들로 알려진, 3개, 5개 및 6개의 트랜지스터들을 갖는 다른 CMOS APS 픽셀 설계들이 또한 알려져 있다. 모든 이러한 설계들은 PPD에 기초하며, 트랜지스터 증폭기 구조를 포함한다. PPD는, 그의 전송 게이트(TG) 및 플로팅 확산 영역(FD)과 함께 하나의 트랜지스터를 형성하고, 이 트랜지스터의 전위는 소스-팔로워 트랜지스터(SF)에 의해 모니터링되고 증폭된다. 4T 설계에서, 제3 및 제4 트랜지스터들은: 판독을 위한 행 선택 트랜지스터(SEL) 및 검출 사이클들 사이에서 FD를 리셋하기 위한 리셋 트랜지스터(RST)이다.
종래의 pn 포토다이오드에서와 같이, CMOS APS 센서 픽셀에서의 광전류의 크기는 p 및 n 영역들에서의 광자 흡수에 의해 생성된 전자-정공 쌍들의 개수에 비례한다. 그러나, CMOS APS 픽셀에서, 전자-정공 쌍들이, 단순한 pn 접합 광검출기에서와 같이, 생성됨에 따라 콘택들로 스위핑되는 것 대신에, 출력 광전류는 SF를 통해 컬럼 버스로 출력되는 전류이고, 이는 차례로, PPD로부터 FD로 전달되는 전하의 양에 비례한다.
더 일반적으로, 센서 어레이들이 더 작은 픽셀들을 갖는 것에 대한 요구가 물론 존재하며, 따라서, 센서 칩 면적을 더 크게 만들지 않고서 더 높은 해상도가 달성될 수 있는데, 칩 면적을 더 크게 만드는 것은 또한 전력 소모를 증가시킨다. 예를 들어, 캐논(Canon), 소니(Sony), 니콘(Nikon) 등으로부터의 하이엔드 스틸 카메라들을 위한 현재의 센서 칩들은 전형적인 스마트폰에 맞추기에는 너무 큰 20 mm x 30 mm까지의 면적을 가질 수 있고, 또한, 스마트폰들에 적합하기에는 너무 많은 전력을 소비할 것이다. 대략 2000년에서 2010년까지의 기간 동안, 픽셀 피치는 약 10 마이크로미터로부터 약 1 마이크로미터로 감소하였다. 그러나, 지난 10년 동안 픽셀 피치의 추가 감소는 어려운 것으로 입증되었다. 그 이유는 픽셀들의 종횡비에 있다. 10 마이크로미터 픽셀 크기의 경우, 픽셀은 본질적으로 그의 깊이보다 몇 배 더 큰 폭을 갖는 평면 구조이다. 픽셀들을 서로 격리시키는 트렌치들에 의해 야기되는 에지 효과들은 너무 문제가 되지는 않는다. 그러나, 1 마이크로미터 픽셀 크기의 경우, 픽셀은 그의 깊이보다 작은 폭, 즉, 1보다 상당히 작은 종횡비를 갖는 컬럼형이다. 그러면, 인접한 픽셀들을 분리하는 트렌치들이 중요해진다.
트렌치들은 높은 결함 밀도들과 연관되고, 픽셀의 캐리어 드리프트 및 축적 영역들을 침범하기 시작하는 공핍 영역을 형성한다. 전기적 성능의 측면에서, 에지들은 상당한 암전류원을 구성하기 시작한다.
비전통적인 유형의 광검출기가, 스위스 로잔 소재의 액트라이트 에스에이(Actlight SA)로부터의 US 2012/313155 A1 및 후속 특허 출원들에 개시되어 있다. 액트라이트 광검출기는 역방향 바이어스로부터 순방향 바이어스로 스위칭되는 펄스형 전압들을 사용하여 작동한다. 순방향 바이어스로의 스위칭은 광전류가 디바이스 구조에 걸쳐 흐르도록 유도한다. 그러나, 광전류의 흐름의 개시는 즉각적이지 않고, 오히려 광 입사의 개시로부터 시간 지연 후에 발생한다. 이 시간 지연은 트리거링 시간으로 지칭된다. 트리거링 시간은 광 강도의 역수에 비례하고, 따라서 트리거링 시간은 입사 광의 강도의 척도로서 사용된다.
도 2a 및 도 2b는 각각, US 2012/313155 A1에 개시된 바와 같은 액트라이트 광검출기(1)의 단면도 및 평면도의 개략도들이다. 성장 방향, 즉, 웨이퍼의 평면에 직교하는 방향은 z 방향으로서 표시된다. 전압들(VG1 및 VG2)로 유지된 제1 및 제2 게이트들(G1, G2)은 y 방향으로 연장된다. 전자들 및 정공들이 스위핑되는, 게이트들에 직교하는 방향은 x 방향이다. 도 2a의 섹션(AA)은 도 2b에 표시된 바와 같이 xz 평면에 있다. 게이트들(G1, G2)은 그 중심 부분이 입사 광자들의 수신을 위해 개방되는 광 흡수 층(15)의 양 측에 배열된다. 광 흡수 층(15)은 검출될 파장 범위의 입사 광자들을 흡수하기에 적합한 진성 또는 도핑된 반도체, 예컨대, 규소 또는 게르마늄일 수 있다. 고도로 도핑된 n+ 및 p+ 영역들은 게이트들을 넘어 몸체 영역(15)의 양 측에 배열되고, 광신호를 판독하기 위한 출력들로서 역할을 한다. 광검출기(1)의 층들은, 절연체 층(8)이 증착되는 규소 웨이퍼 및 버퍼 층(7)을 포함하는 절연체상 반도체(SOI) 기판(3) 상에 에피택셜 제조된다. 게이트들(G1, G2)은 전도성 물질(예를 들어, 금속, 실리사이드 또는 반도체)로 만들어진다. 게이트들(G1, G2)은 절연체 또는 유전체 물질(4), 예를 들어, 산화규소 또는 질화규소를 통해 광 흡수 층(15)으로부터 이격된다. 광검출기(1)는 다음의 바이어스 전압들로 작동된다. 게이트(G1)에 음의 전압(VG1)(예를 들어, -2 V)이 인가되고, n+ 영역에 음의 또는 0의 전압(V1)이 인가되고, 게이트(G2)에 양의 전압(VG2)(예를 들어, 2 V)이 인가되고, p+ 영역에 양의 전압(V2)(예를 들어, 1 V)가 인가된다. 광검출기의 트리거링 시간은 광 흡수 층(15)에서의 전계의 함수이고, 따라서 게이트 전압들을 조정함으로써 조정가능하다. 이러한 바이어스 조건들 하에서, 예를 들어, 광섬유 디바이스(30)로부터 게이트들 사이의 광 흡수 영역(15)에 입사되는 광자들은 흡수되고, 그에 의해 전자-정공 쌍들을 생성하며, 이후 전자-정공 쌍들은 바이어스 전압들에 의해 유도된 전계에 의해 스위핑되어 n+ 영역과 p+ 영역 사이에 흐르는 전류로서 검출된다. 액트라이트 광검출기는, 위에서 언급된 US 2012/313155 A1(그의 도 13 참조)에 개시된 바와 같은 CMOS 센서 어레이들을 형성하도록 통합될 수 있다.
본 개시내용의 일 양상에 따르면, 1차원 또는 2차원의 감지 픽셀들의 어레이를 갖는 센서 어레이 디바이스가 제공되며, 디바이스는: 고도로 도핑된 p형 또는 n형 반도체 물질로 구성된 상부 콘택 층; 상부 콘택 층과 반대 유형의 고도로 도핑된 n형 또는 p형 반도체 물질로 구성된 하부 콘택 층; 상부 및 하부 콘택 층들 사이에 개재된 도핑된 반도체 물질의 광 흡수 층 - 광 흡수 층은 광이 디바이스에 입사할 때 광자들의 흡수에 응답하여, 반대로 대전된 캐리어들의 쌍들을 생성하도록 구성됨 -; 층들을, 픽셀들을 형성하는 반도체 물질의 측방향으로 인접한 독립적으로 접촉가능한 컬럼들의 어레이로 세분하기 위해 상부 콘택 층 및 도핑된 광 흡수 층의 적어도 일부를 통해 수직으로 연장되는 유전체 물질의 절연 트렌치들의 메쉬; 및 픽셀의 상부 및 하부 콘택들 사이에 인가된 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 광 흡수 층에서 생성된 캐리어들이 광 흡수 층에 축적되어, 입사 광 강도에 반비례하는 시간 지연 후에 상부 및 하부 콘택들 사이에 전류가 흐르기 시작하게 하도록, 상부 및 하부 콘택 층들의 각각의 픽셀들에 연결된 상부 및 하부 콘택들을 포함한다.
본 개시내용의 특정 실시예들은 수직 캐리어 운송 및 평면 층들의 시퀀스에 기초한 매우 간단한 픽셀 설계를 제공할 수 있다. 설계는 본질적으로, 캐리어 운송이 평면 내에 있지 않고 오히려 수직인 결과로서 평면내 구조적 복잡성을 갖지 않는다. 또한, 각각의 픽셀은 실시예에 따라 최상부에는 하나 또는 2개의 콘택만을 필요로 하고, 바닥에는 하나만 필요로 한다. 픽셀 설계의 단순성은 센서 어레이의 작동을 간단하게 할 뿐만 아니라, 픽셀 피치를 축소시키고 어레이의 픽셀들의 총 개수를 증가시킨다는 측면에서 우수한 확장성 및 제조가능성을 제공한다. 또한, PPD들을 사용하는 CMOS APS 설계들과는 대조적으로, 본 설계들은 어떠한 트랜지스터 통합도 요구하지 않는데, 그 이유는 신호가 기본적으로, 시간 지연을 측정하는 것에 기초한 디지털 신호이기 때문이고, 신호의 강도는 증폭이 필요하지 않을 정도로 충분히 높게 될 수 있기 때문이다. 모든 픽셀에 포토다이오드 및 트랜지스터들을 통합해야만 하는 CMOS APS 설계의 요건은 본 설계에는 없다.
일부 실시예들에서, 픽셀 형성 컬럼들은 1 미만의 종횡비를 갖는다. 종횡비는, 광 흡수 층의 깊이로 나눈, 인접한 픽셀들 사이의 측방향 분리 비율로 정의된다. 본 설계는 수직 캐리어 운송 및 측방향 구조의 결여 때문에 작은 종횡비들에 특히 적합하다.
실시예들의 하나의 그룹에서, 도핑된 광 흡수 층은, n+ p n p+의 수직 도핑 시퀀스의 반대로 도핑된 상부 및 하부 콘택 층들과 함께 배열된 반도체 물질의 반대로 도핑된 상부 및 하부 층들로 세분된다.
실시예들의 다른 그룹에서, 도핑된 광 흡수 층은, 단일 유형의 도핑으로 상부 및 하부 콘택 층들 사이에서 연장되며, 각각의 픽셀에서, 역방향 바이어스 전압이 상부 및 하부 콘택들 사이에 인가될 때 전하 싱크가, 콘택들 중 하나에 인접한 도핑된 광 흡수 층에 생성되고, 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭될 때, 광자 흡수에 응답하여 광 흡수 층에 생성된 캐리어들은 전하 싱크에서 처음에 축적되기 시작하고, 그 다음, 전하 싱크가 포화 상태에 도달한 후에, 전류가 콘택들 사이에 흐르기 시작하고, 입사 광 강도에 반비례하는, 스위칭으로부터의 시간 지연 후에 전류 흐름의 개시가 발생하도록 구성된다. 실시예들의 이 그룹에서, 그들의 상부 콘택 층 내의 픽셀들은 각각, 광 흡수 층의 도핑된 반도체 물질의 폐루프에 의해 상부 콘택 층의 주변 부분들로부터 분리되는 상부 콘택에 연결된 부분을 가질 수 있고, 따라서 전하 싱크는 상부 및 하부 콘택들 사이에 역방향 바이어스 전압이 인가될 때, 상부 콘택에 연결된 상부 콘택 층의 부분 주위에 형성되는 공핍 영역에 의해 제공된다. 대안적으로, 각각의 픽셀은 도핑된, 바람직하게는 고도로 도핑된(예를 들어, n+ 또는 p+) 반도체 물질의 하나 이상의 아일랜드를 더 포함할 수 있고, 여기서 아일랜드들은 그들이 포함되는 도핑된 광 흡수 층의 반도체 물질과 반대로 도핑되며, 따라서 전하 싱크는 상부 및 하부 콘택들 사이에 역방향 바이어스 전압이 인가될 때 아일랜드(들)에 공핍 영역을 형성함으로써 제공된다. 또한, 그들의 상부 콘택 층 내의 픽셀들은 각각, 상부 콘택에 연결된 부분을 가질 수 있고, 상부 콘택은 반대 도펀트 유형으로 고도로 도핑된 반도체 물질의 폐루프에 의해 상부 콘택 층의 주변 부분들로부터 분리되고, 폐루프는 그 자신의 콘택을 갖고, 아일랜드들은 상부 콘택에 연결된 상부 콘택 층의 상기 부분에 근접한다.
픽셀 형성 컬럼들은 트렌치들의 유전체 물질에 인접한 측벽들을 갖고, 이러한 측벽들은 유리하게, 표면 결함들을 패시베이팅하기 위해 도핑될 수 있다. 즉, 측벽들에는 그 수직 범위의 적어도 일부에 걸쳐, 고도로 도핑된 클래딩이 제공될 수 있다. 일부 실시예들에서, 측벽들의 적어도 하부 부분은 하부 콘택 층의 도핑 유형과 동일한 도핑 유형의 도펀트를 갖는 고도로 도핑된 클래딩을 갖고, 따라서, 고도로 도핑된 클래딩은 컬럼들 주위에 하부 콘택 층의 전기적 연장부를 형성한다. 일부 실시예들에서, 측벽들의 적어도 상부 부분은 상부 콘택 층의 도핑 유형과 동일한 도핑 유형의 도펀트를 갖는 고도로 도핑된 클래딩을 갖고, 따라서, 고도로 도핑된 클래딩은 컬럼들 주위에 상부 콘택 층의 전기적 연장부를 형성한다. 또한, 하부 및 상부 콘택 층들은, 하부 및 상부 콘택 층들 및 개재된 고도로 도핑된 측벽 클래딩 부분들이 p+ n+ p+ n+의 수직 도핑 시퀀스로 있도록, 제1 및 제2의 고도로 도핑된 측벽 클래딩 부분들에 의해 서로 전기적으로 분리될 수 있다.
유전체 트렌치들은 바로 에피택셜 구조를 통해 연장될 필요는 없다. 예를 들어, 일부 실시예들에서, 유전체 트렌치들은 하부 콘택 층 위에서 수직으로 종단되고, 하부 콘택은 어레이에 대한 블랭킷 콘택이다. 이는 도핑된 광 흡수 층을 통해 그리고 또한 하부 콘택 층을 통해 수직으로 완전히 연장되는 유전체 트렌치들을 갖는 것에 대한 대안이며, 이 경우에 하부 콘택은 하부 콘택 층의 각각의 픽셀들에 연결된 콘택들의 어레이를 포함한다.
서브픽셀 구조는 또한, 일부 상황들에서 유리할 수 있다. 그러한 설계에서, 유전체 트렌치들 중 일부는 하부 콘택 층 위에서 수직으로 종단되는 반면, 다른 것들은 도핑된 광 흡수 층 및 하부 콘택 층을 통해 완전히 수직으로 연장된다. 이는 픽셀 그룹들의 어레이를 형성하고, 각각의 픽셀 그룹은 그 그룹의 픽셀들에 공통인 그 자신의 하부 콘택을 갖는다. 동일한 그룹 내의 픽셀들은 서브픽셀들로 지칭한다.
제안된 센서 칩은, 상이한 프로세스들을 사용하여 상이한 웨이퍼들에 제조된 다른 칩들을 갖는 모듈에 포함될 수 있다. 모듈들은 전방 또는 후방 조명에 기초할 수 있는데, 즉, 추가적인 칩(들)은 후방 조명을 위해 센서 어레이 칩의 전방(상부) 측에, 또는 전방 조명을 위해 센서 어레이 칩의 후방(하부) 측에 부착될 수 있다.
제2 칩으로서 형성된 프로세서 디바이스와 함께 장착된 위에서 설명된 바와 같은 센서 어레이 디바이스를 갖는 제1 칩을 포함하는 통합된 센서 어레이 모듈이 제공될 수 있다. 그 다음, 각각의 칩들은 각각에 최적화된 각각의 물질들 및 제조 프로세스들을 사용하여 별개의 웨이퍼들 상에 독립적으로 제조될 수 있다. 프로세서 칩은 센서 칩의 픽셀들에 대한 픽셀 특정 처리 요소들의 어레이를 포함한다. 프로세서 칩은 센서 칩 상에 장착된다. 2개의 칩들 사이의 비아들은 프로세서 칩의 픽셀 특정 처리 요소들 각각과 센서 어레이 디바이스 내의 대응하는 픽셀들의 픽셀 콘택들 사이에 전기 연결들을 형성한다. 따라서, 통합은 센서 어레이의 픽셀들과 프로세서 칩 내의 처리 요소들 사이의 일대일 대응으로 수직적이다. 통합은 메모리 칩을 모듈에 또한 부착함으로써 더 수행될 수 있다. 메모리 디바이스는 제3 웨이퍼로부터 제3 칩으로서 형성되고, 센서 칩의 픽셀들을 위한 픽셀 특정 메모리 요소들을 포함한다. 메모리 칩은 프로세서 칩 상에 장착되고, 따라서 추가의 비아들은 프로세서 칩의 각각의 픽셀 특정 처리 요소들과 메모리 칩 내의 픽셀 특정 메모리 요소들 사이에 전기 연결들을 형성한다. 메모리는, 예를 들어, 랜덤 액세스 메모리, 예컨대, DRAM일 수 있다.
본 개시내용의 추가의 양상에 따르면, 광검출기 디바이스를 제조하는 방법이 제공되며, 방법은: 반도체 에피택셜 구조를 제조하는 단계 - 반도체 에피택셜 구조는: 고도로 도핑된 p형 또는 n형 반도체 물질로 구성된 상부 콘택 층; 상부 콘택 층과 반대 유형의 고도로 도핑된 n형 또는 p형 반도체 물질로 구성된 하부 콘택 층, 및 상부 및 하부 콘택 층들 사이에 개재된 도핑된 반도체 물질의 광 흡수 층 - 광 흡수 층은 광이 디바이스에 입사할 때 광자들의 흡수에 응답하여, 반대로 대전된 캐리어들의 쌍들을 생성하도록 구성됨 - 을 포함함 -; 층들을, 픽셀들을 형성하기 위한 반도체 물질의 측방향으로 인접한 독립적으로 접촉가능한 컬럼들의 어레이로 세분하기 위해 상부 콘택 층 및 도핑된 광 흡수 층의 적어도 일부를 통해 수직으로 트렌치들의 메쉬를 식각하는 단계; 트렌치들을 절연시키기 위해 트렌치들을 유전체 물질로 채우는 단계; 및 광검출기 디바이스에서 픽셀의 상부 및 하부 콘택들 사이에 인가된 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 광 흡수 층에서 생성된 캐리어들이 광 흡수 층에 축적되어, 입사 광 강도에 반비례하는 시간 지연 후에 상부 및 하부 콘택들 사이에 전류가 흐르기 시작하게 하도록, 상부 및 하부 콘택 층들의 픽셀들에 상부 및 하부 콘택들을 제공하는 단계를 포함한다.
본 개시내용의 다른 양상에 따르면, 광검출기 디바이스를 작동시키는 방법이 제공되며, 방법은: 광검출기 디바이스를 제공하는 단계 - 광검출기는: 고도로 도핑된 p형 또는 n형 반도체 물질로 구성된 상부 콘택 층; 상부 콘택 층과 반대 유형의 고도로 도핑된 n형 또는 p형 반도체 물질로 구성된 하부 콘택 층; 상부 및 하부 콘택 층들 사이에 개재된 도핑된 반도체 물질의 광 흡수 층 - 광 흡수 층은 광이 디바이스에 입사할 때 광자들의 흡수에 응답하여, 반대로 대전된 캐리어들의 쌍들을 생성하도록 구성됨 -; 층들을, 픽셀들을 형성하는 반도체 물질의 측방향으로 인접한 독립적으로 접촉가능한 컬럼들의 어레이로 세분하기 위해 상부 콘택 층 및 도핑된 광 흡수 층의 적어도 일부를 통해 수직으로 연장되는 유전체 물질의 절연 트렌치들의 메쉬; 및 상부 및 하부 콘택 층들의 각각의 픽셀들에 연결된 상부 및 하부 콘택들을 가짐 -; 및 다음의 단계들: 상부 및 하부 콘택들 사이에 역방향 바이어스 전압을 인가하는 단계; 광자 흡수에 응답하여 광 흡수 층에 후속하여 생성된 캐리어들이 광 흡수 층에 축적되도록 역방향 바이어스 전압을 순방향 바이어스 전압으로 스위칭하는 단계; 및 상부 및 하부 콘택들 사이의 전류 흐름의 개시를 감지하고 상기 스위칭과 상기 개시 사이의 시간 지연을 측정하는 단계 - 시간 지연은 입사 광 강도에 반비례함 - 를 반복적으로 하여 광검출기 디바이스를 작동시키는 단계를 포함한다.
광 흡수 층은 단일 반도체 물질로 만들어질 수 있는 광 흡수 영역을 형성한다. 광 흡수 층 또는 영역은 하나 이상의 도핑 층 또는 영역으로 구성될 수 있다. 일부 실시예들에서, 광 흡수 층 또는 영역은 동일한 도펀트 유형으로 도핑된, 예를 들어, 모두 p 도핑되거나 모두 n 도핑된 반도체 물질의 단일 층으로 만들어진다. 다른 실시예들에서, 광 흡수 층 또는 영역은 단일 반도체 물질로 만들어지지만, pn 접합이 형성되도록, 상이한 n 및 p 도핑된 층들 또는 영역들을 가지며, 따라서 p형 및 n형 영역들 사이의 pn 접합은 동종접합이다. 또 다른 실시예들에서, 광 흡수 층 또는 영역은, p형 및 n형 영역들 사이의 pn 접합이 이종접합이도록, 상이한 반도체 물질들로 만들어진다. 이종접합의 경우에, 2개의 상이한 물질들은 동일한 물질들의 시스템에 있을 수 있고, 따라서 서로 합금들, 예를 들어, SiGeC 물질들의 시스템, 또는 GaAlInAsP 물질들의 시스템을 형성할 수 있다. 광 흡수 층 또는 영역이 만들어지는 반도체 물질(들)은, 광자들의 대역간 흡수가, 사양을 충족시키기 위해 광검출기에 의해 요구되는 바와 같은 원하는 에너지 범위, 예를 들어, 가시광선 또는 근적외선에 걸쳐 발생하도록 그들의 대역 갭들을 고려하여 선택된다는 것을 이해할 것이다.
이하에서, 본 발명은 단지 예로서 도면들에 예시된 예시적인 실시예를 참조하여 더 설명될 것이다.
도 1a는 현재의 상업용 카메라들에서 사용되는 바와 같은 CMOS APS 픽셀에서 사용되는 바와 같은 표준 PPD의 개략적인 단면도이다.
도 1b는 도 1a의 PPD의 개략적인 단면의 에너지 대역 다이어그램이다.
도 1c는 도 1a 및 1b에 도시된 바와 같은 PPD를 포함하는 현재의 상업용 카메라들에서 사용되는 바와 같은 CMOS APS 픽셀의 등가 회로이다.
도 2a 및 2b는 각각, US 2012/313155 A1에 개시된 바와 같은 종래 기술의 광검출기의 단면도 및 평면도의 개략도들이다.
도 3a는 제1 실시예에 따른 센서 어레이 디바이스의 3개의 감지 픽셀들의 xz 평면에서의 개략적인 단면도이다.
도 3b는 도 3a의 센서 어레이 디바이스의 xy 평면에서의 개략적인 평면도이다.
도 4a, 4b 및 4c는 각각, 광검출기 픽셀이, 역방향 바이어싱된 상태, 순방향 바이어싱된 비전도 상태 및 순방향 바이어싱된 전도 상태인 제1 실시예에 따른 광검출기 픽셀을 도시하는 에너지 대역 다이어그램들이다.
도 5는, 입사 광이 있는 및 입사 광이 없는, 즉, 각각 도 4c 및 4b의 순방향 바이어싱된 전도 상태 및 비전도 상태의, 도 3a 및 3b의 제1 실시예에 따른 광검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
도 6a 및 6b는, 각각, 광이 없는 경우 및 광이 있는 경우의 인가된 전압(Vd) 및 출력 전류(I)의 오실로스코프 스크린 샷들을 도시한다.
도 7은 흡수된 광 전력(A)의 함수로서 역 트리거링 시간(1/t)을 플롯팅한 그래프이다.
도 8은 제1 실시예의 변형에 따른 광검출기 센서 어레이의 개략적인 단면도이다.
도 9는 제1 실시예의 것과 같은, 본 발명을 구현하는 센서 어레이 디바이스를 포함하는 통합된 센서 어레이 모듈의 개략적인 단면도이다.
도 10은 제1 실시예의 것과 같은, 본 발명을 구현하는 센서 어레이 디바이스를 포함하는 다른 통합된 센서 어레이 모듈의 개략적인 단면도이다.
도 11은 제2 실시예에 따른 센서 어레이 디바이스의 3개의 감지 픽셀들의 xz 평면에서의 개략적인 단면도이다.
도 12는 제3 실시예에 따른 센서 어레이 디바이스의 3개의 감지 픽셀들의 xz 평면에서의 개략적인 단면도이다.
도 13은 제4 실시예에 따른 센서 어레이 디바이스의 3개의 감지 픽셀들의 xz 평면에서의 개략적인 단면도이다.
도 14a, 14b 및 14c는 각각, 광검출기 픽셀이, 역방향 바이어싱된 상태, 순방향 바이어싱된 비전도 상태 및 순방향 바이어싱된 전도 상태인 도 13의 실시예에 따른 광검출기 픽셀을 도시하는 에너지 대역 다이어그램들이다.
도 15는, 입사 광이 있는 및 입사 광이 없는, 즉, 각각 도 14c 및 14b의 순방향 바이어싱된 전도 상태 및 비전도 상태의, 도 13의 실시예에 따른 광검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
도 16은 제5 실시예에 따른 센서 어레이 디바이스의 3개의 감지 픽셀들의 xz 평면에서의 개략적인 단면도이다.
도 17a, 17b 및 17c는 각각, 광검출기 픽셀이, 역방향 바이어싱된 상태, 순방향 바이어싱된 비전도 상태 및 순방향 바이어싱된 전도 상태인 도 16의 실시예에 따른 광검출기를 도시하는 에너지 대역 다이어그램들이다.
도 18은, 입사 광이 있는 및 입사 광이 없는, 즉, 각각 도 17c 및 17b의 순방향 바이어싱된 전도 상태 및 비전도 상태의, 도 16의 실시예에 따른 광검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
다음의 상세한 설명에서, 제한이 아닌 설명의 목적으로, 본 개시내용의 더 나은 이해를 제공하기 위해 특정 세부사항들이 설명된다. 본 개시내용이, 이러한 특정 세부사항들로부터 벗어나는 다른 실시예들에서 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
도 3a는 제1 실시예에 따른 센서 어레이 디바이스(1)의 3개의 감지 픽셀들(2)의 xz 평면에서의 개략적인 단면도이고, 각각의 픽셀(2)은 독립적으로 작동가능한 광검출기이다. 도 3b는 동일한 센서 어레이 디바이스(1)의 개략적인 평면도이며, 감지 픽셀들(2)이, 각각 x 및 y 방향으로 픽셀 피치들(Px 및 Py)을 갖는 2차원 어레이로 배열되는 것을 도시한다. (다른 실시예들은 1차원 픽셀 어레이를 가질 수 있다.) 피치들(Px, Py)은 정사각형 어레이를 형성하기 위해 동일할 수 있거나, 직사각형 어레이를 형성하기 위해 상이할 수 있다. 각각의 픽셀(2)은, 컬럼들(5) 사이의 트렌치들(16)을 채우는 유전체, 즉, 전기 절연 물질에 의해 그의 이웃들로부터 전기적으로 격리된 반도체 물질의 컬럼(5)에 의해 형성된다. 따라서, 컬럼들(5)은 트렌치들(16)의 유전체 물질에 인접한 측벽들(18)을 갖는다. 따라서, 픽셀들(2)을 형성하는 반도체 물질의 측방향으로 인접한 독립적으로 접촉가능한 컬럼들(5)의 2차원 어레이가 제공된다. 센서 어레이 디바이스(1)는 또한, 도 3b에 개략적으로 예시된 바와 같이 동일한 웨이퍼에 형성된 제어 또는 다른 전자 구성요소들(25)을 위한 영역들을 가질 수도 있다. 성장 방향, 즉, 웨이퍼의 평면에 직교하는 방향은 z 방향으로서 표시되고, 에피택셜 층들은 xy 평면에 있다. 광검출기의 층들은, 예를 들어, 절연체상 반도체(SOI) 기판 상에 에피택셜 제조된다.
도 3a를 참조하면, 구조의 반도체 부분은, 바닥으로부터 최상부로 p+, n, p, n+의 층 시퀀스로 구성된다. 즉, 고도로 도핑된 p형 반도체 물질(p+로 표시됨)로 구성된 하부 콘택 층(20), n형 도핑된 반도체 물질(n으로 표시됨)의 하부 층(14), p형 반도체 물질(p로 표시됨)의 상부 층(12) - 이들 2개의 층들은 집합적으로 광 흡수 영역(15)을 형성함 -, 및 고도로 도핑된 n형 반도체 물질(n+로 표시됨)로 구성된 상부 콘택 층(10)이 있다. 고도로 도핑된 물질은 축퇴될 정도로 충분히 고도로 도핑될 수 있는데, 즉, 도핑 중심들이 미니밴드로 병합되어 전자들 또는 정공들이, 각각 인접한 전도 대역 또는 가전자대 내로 전달될 필요 없이 이동하는 것을 허용하거나, 축퇴 도핑을 위한 임계치보다 낮은 레벨로 도핑될 수 있지만, 그럼에도 불구하고 광 흡수 영역(15) 내의 도핑 농도들보다 상당히 높을 수 있다. 따라서, 광 흡수 영역(15)은 상부 및 하부 콘택 층들(10, 20) 사이에 개재된 pn 접합(13)을 형성한다. 광 흡수 영역(15)은 광이 디바이스에 입사할 때 광자들(hv)의 흡수에 응답하여, 반대로 대전된 캐리어들의 쌍들, 즉, 전자들(e) 및 정공들(h+)을 생성하도록 구성된다. 트렌치들(16)은 상부 콘택 층(10) 및 도핑된 광 흡수 영역(15)의 적어도 일부를 통해, 그리고 선택적으로 전체 광 흡수 영역(15)을 통해 그리고 추가로 선택적으로 또한 하부 콘택 층(20)을 통해 수직으로 연장되는 유전체 물질의 메쉬를 형성한다.
도 3b를 참조하면, 검출기 어레이는, 센서들의 어레이에 더하여, 어레이의 광 센서들의 취득, 캡처 및/또는 감지 작동들을 관리하기 위한 제어 회로부(25)를 포함할 수 있다. 예를 들어, 제어 회로부(센서들과 동일한 기판 상에 통합될 수 있음)는 데이터 취득 또는 감지가 송신의 데이터 레이트와 상관되도록 하는 방식으로 센서들을 제어하거나 활성화/비활성화할 수 있고; 검출기 어레이는 복수의 광섬유 출력 디바이스들에 결합될 수 있으며, 각각의 광섬유 디바이스는 센서들 중 하나 또는 센서들의 그룹과 연관된다. 센서들은 임의의 어레이 아키텍처로 그리고 또한 임의의 유형의 집적 회로부와 함께 구성되고/거나 배열될 수 있다. 또한, 어레이를 제조하기 위해 임의의 적합한 제조 기법이 채용될 수 있다.
따라서, 반도체 물질의 평면 층들(10, 12, 14, 20)은, 픽셀들(2)을 형성하는 측방향으로 인접한 독립적으로 접촉가능한 컬럼들(5)의 2차원 어레이로 세분된다. 상부 및 하부 콘택들(22, 24)은 상부 및 하부 콘택 층들(10, 20)의 각각의 픽셀 컬럼들(5)에 연결된다. 더 일반적으로, 하부 콘택 층(20)은 상부 콘택 층(10)과 반대의 의미로 도핑되어, 본원에 설명된 임의의 실시예를 염두에 두고, 모든 반도체 층들 또는 영역들의 도핑 의미들이 반전되는 등가의 '미러링된' 실시예가 존재할 것이다.
유전체 트렌치들(16)이 광 흡수 층들(12, 14)을 통해 그리고 또한 하부 콘택 층(20)을 통해 수직으로 완전히 연장되는 것이 예시된다. 그 다음, 하부 콘택(24)은 각각의 컬럼의 베이스에서 하부 콘택 층(20)의 부분에 의해 각각의 픽셀 컬럼들(5)에 연결된 개별 콘택들의 어레이로서 구현된다. 변형(예시되지 않음)은 유전체 트렌치들(16)이 하부 콘택 층(20) 위에서, 예를 들어, 하부 광 흡수 층(14)의 바닥에서 또는 그 근처에서 수직으로 종단되는 것이다. 그러면, 하부 콘택(20)은 블랭킷 콘택, 즉, 어레이 내의 모든 픽셀들에 대한 하나의 공통 콘택일 것이다.
xz 평면에 대해 도 3a에 개략적으로 예시된 바와 같이, 픽셀 형성 컬럼들(5)은, 광 흡수 영역(15)의 깊이가, 인접한 픽셀들 사이의 측방향 분리, 즉, xz 평면에서의 픽셀 피치(Px)(또는 yz 평면에서의 Py)보다 크다는 것에 의해 정의되는 바와 같이 1 미만의 종횡비를 가질 수 있다는 점을 주목한다. 일반적으로, 광 흡수 영역(15)의 두께는 물리학에 의해, 즉, 광 흡수 영역에 사용되는 반도체 물질 내의 원하는 파장 범위의 광자들의 흡수 길이에 의해 좌우될 것이다. 반도체 물질로서 규소를 이용한 가시광선 범위에서의 검출을 위해, 광 흡수 영역의 두께는 아마도 2-5 마이크로미터일 것이다. 본 설계는 작은 피치 크기, 및 따라서 아마도 0.1 내지 0.3(또는 0.4)의 작은 종횡비들에 특히 적합한데, 이는 캐리어 운송 방향이 측방향이 아닌 수직이고, 도 1a 내지 1c를 참조하여 위에서 설명된 바와 같은 CMOS APS의 종래의 PPD 기반 픽셀 설계와 비교하여 픽셀 컬럼 내에 측방향 구조가 사실상 없기 때문이다.
수직 디바이스로서 도 3a의 실시예를 참조한다. 수직이라는 것은, 층들이 기판의 평면인 xy 평면에 에피택셜 형성되고, 따라서 층 시퀀스가 z 방향임을 의미한다. 구조는, 인접한 픽셀들을 서로 전기적으로 격리시키는 유전체 물질로 채워진 절연 트렌치들에 의해 행들 및 컬럼들의 2차원 어레이(또는 대안적으로 행들의 1차원 어레이)의 개별 픽셀들로 세분된다. 유전체 물질은, 예를 들어, 식각 후에 증착되는 물질, 또는 식각 후에 산화 프로세스에 의해 생성되는 물질일 수 있다. 트렌치들을 유전체 물질로 채우는 것 대신에, 이들은 채워지지 않은 채로 남겨질 수 있거나, 트렌치들의 측들을 코팅하는 산화물 또는 다른 절연 물질의 얇은 층에 의해 부분적으로만 채워질 수 있다. 따라서, 절연 트렌치는 광검출기를, 독립적으로 접촉가능한 픽셀들의 어레이로 세분하기 위해 광 흡수 영역들 및 콘택 영역들 중 적어도 하나의 콘택 영역을 통해 수직으로 연장된다.
반도체 층들은 예시된 바와 같이 p+ n p n+ 시퀀스로, 또는 역 시퀀스로 적합한 기판 상에 증착된다. 각각의 층의 도핑은, 원하는 바에 따라, 증착 시에, 또는 증착후 프로세스들, 예컨대, 이온 주입, 또는 이 둘의 조합을 통해 달성될 수 있다. n형 및 p형 층들은 검출기의 광 흡수 영역들을 형성하고, n+ 및 p+ 층들은 그의 콘택 영역들을 형성한다. n형 및 p형 층들은, pn 접합을 형성하는 계면을 갖는다. n형 및 p형 층들은 특정 파장(에너지) 범위의 광자들을 흡수하기에 적합한 대역 갭들을 가지며, 전자들 및 정공들의 쌍들을 생성하는데, 전자들 및 정공들의 쌍들은, 디바이스가 순방향 바이어스 하에 있을 때, 도 4b 및 4c에 도시된 바와 같이(아래의 본문 참조), 그들의 생성 지점에서 그들이 경험하는 전계에 따라 반대 방향들로 드리프트하고 그들 각각의 전위 우물들을 향해 이동한다. 디바이스가 순방향 바이어스 하에 있는 동안 p 층에서(개략적으로 예시된 바와 같이) 또는 n 층에서 광자의 흡수에 의해 생성된 전자-정공 쌍은 순방향 바이어스로 유도된 인가된 전계에 의해 분리된다. 광자 흡수가 pn 접합에 가까우면, 도 3a에 개략적으로 예시된 바와 같이 정공들은 초기에 n+ 층을 향해 드리프트하고 전자들은 초기에 p+ 층을 향해 드리프트한다. 그 다음, 전자들 및 정공들은, 도 4c에 개략적으로 예시된 바와 같이, 전도 대역 및 가전자대에서 그들의 각각의 전위 우물들에 축적된다. 기판은 도시되지 않았지만, p+ 층의 픽셀들과 오믹 접촉하기 위한 p+ 기판과 같은 적합한 기판이 제공될 수 있다. 구조가 pn 접합에 대해 역방향 바이어스로부터 순방향 바이어스로 스위칭될 때, 광자 흡수에 의해 생성된 전자-정공 쌍들은, 콘택들에 대한 전위 장벽이 충분히 감소되게 하기 위해 충분한 개수의 전자들 및 정공들이 그들의 각각의 전위 우물들에 축적되면 콘택들 사이의 전류 흐름을 개시한다. 따라서, 역방향-순방향 바이어스 스위칭 이벤트로부터 입사 광 강도에 반비례하는 전류 흐름의 개시까지의 시간 지연이 있다.
광검출기는 역방향 바이어스로부터 순방향 바이어스로의 스위칭의 반복 사이클들에 의해 작동된다. 즉, n+ 및 p+ 콘택들을 역방향 바이어싱하기 위해 전압을 인가하고; 역방향 바이어스 전압을 순방향 바이어스 전압으로 스위칭함으로써 작동이 진행된다. 스위칭 후에, 광자 흡수에 응답하여 광 흡수 영역들에서 생성되는 전자들 및 정공들은 각각의 전도 대역 및 가전자대 전위 우물들을 향해 드리프트하고 그들에 축적된다. 그 다음, 디바이스는 제1 및 제2 콘택들 사이의 전류 흐름의 개시를 감지한다. 상기 스위칭과 상기 개시 사이의 시간 지연이 측정되고, 시간 지연은 입사 광 강도에 반비례한다. 그 다음, 이러한 역방향-순방향 바이어싱 시퀀스가 반복된다. 구동 및 판독의 반복 사이클링은 주기적이거나 비주기적일 수 있다. 주기적인 경우에, 순방향 바이어스 및 역방향 바이어스 세그먼트들의 지속기간은 고정된다. 비주기적 경우에, 역방향 바이어스 세그먼트는 고정된 지속기간을 갖지만, 순방향 바이어스 지속기간은 최소값과 최대값 사이에 설정된 시간 윈도우 내에서 입사 광 강도에 응답하여 변화된다. 전류의 개시가 발생하고 시간 지연이 측정된 후에, 사이클의 순방향 바이어스 세그먼트가 종료될 수 있다. 그러면, 순방향 바이어스 지속기간은 전류의 개시가 없을 것이기 때문에 입사 광이 없을 때 최대값을 가질 것이고, 시간 지연이 최소값보다 짧을 것이기 때문에 입사 광 강도가 높을 때 최소값을 가질 것이지만, 입사 광 강도가 전류의 개시에 대한 시간 지연이 윈도우 내에 있도록 하는 강도일 때는 중간값을 가질 것이다.
도 4a, 4b 및 4c는 디바이스의 픽셀들이 광을 감지하기 위해 어떻게 작동하는지를 도시하는, z 방향을 따른 에너지 대역 다이어그램들이다. 콘택들(22, 24)을 통해 도 4a에 도시된 바와 같이 수직 p+, n, p, n+ 구조에 역방향 바이어스(RB) 전압을 인가함으로써 픽셀이 초기에 리셋된다. 그 다음, 픽셀은 역방향 바이어스(RB)로부터 순방향 바이어스(FB)로 스위칭된다. FB로의 스위칭 직후의 에너지 대역 다이어그램은 도 4b에 도시된 바와 같다. FB로의 스위칭에 후속하여, 광자 흡수에 응답하여 광 흡수 영역에서, 즉, p형 층(12) 또는 n형 층(14)에서 생성되는 전자들 및 정공들의 쌍들은 전도 대역 및 가전자대 내의 그들의 각각의 전위 우물들을 향해 드리프트하고 거기에 축적된다. 광자들이 흡수될 때 시간에 걸쳐, 점점 더 많은 정공들 및 전자들이 그들의 각각의 전위 우물들에 축적된다. 따라서, 층들(12 및 14)과 콘택 층들(10 및 20) 사이의 전위 장벽들은 전위 장벽이 제거될 때까지 점차 감소되거나, 도 4c에 도시된 바와 같이, 적어도, 나머지 장벽 높이를 통한 캐리어들의 열 운송을 허용하기에 충분히 작다. 이어서, 전류는 콘택(22, 24) 사이에서 흐를 것이다. 입사 광 강도에 반비례하는 시간 지연 후에 전류가 흐르기 시작하는데, 이는 전위 장벽을 충분히 감소시키기 위해 특정 개수의 전자 정공 쌍들이 필요할 것이기 때문이다.
RB에서의 리셋, 즉, 도 4a에 도시된 상태는, 예로서, 다음과 같이 설정함으로써 생성될 수 있다:
Vp+ = Vdd/2 및 Vn+ = Vdd
여기서 Vdd는 공급 전압이다. 도 4b 및 도 4c의 FB 감지 모드는, 예로서, 다음과 같이 설정함으로써 생성될 수 있다:
Vp+ = Vdd/2 및 Vn+ = 0
도 4a, 4b 및 4c는 z 방향을 따른 에너지 대역 다이어그램들이다. 도 4a는 역방향 바이어스의 광검출기를 도시한다. 도 4b 및 4c는 양쪽 모두, 바이어스 전압(Vp+ - Vn+)을 갖는 순방향 바이어스의 광검출기를 도시한다. 도 4b는 임의의 광자들이 흡수되기 전에 리셋 후의, 예를 들어, RB로부터의 스위칭 직후의 조건을 도시하며, 여기서 구조는 비전도 상태에 있다. 도 4c는 충분한 개수의 광자들이 흡수되어 구조가 전도 상태에 있게 한 후의 조건을 도시한다. 즉, 순방향 바이어스에서, 센서가 아직 어떠한 광도 흡수하지 않았거나 불충분한 양의 광을 흡수했을 때, 전위 장벽들로 인해 p+ 및 n+ 영역들(20, 10) 사이에는 전류가 거의 또는 전혀 흐르지 않는다. 그러나, 광이, 순방향 바이어싱된 구조에 입사할 때, 입사 광자들은 전자 정공 쌍들을 생성하기 위해 흡수되고 센서는 소정 시간 후에 전도 상태로 변화한다. 즉, 바이어스 전압에 의해 생성된 전계 하에서, 광자-생성된 정공들은 n+ 콘택 영역(10)에 인접한 p 영역(12)의 가전자대 전위 우물을 향해 드리프트하여 그 가전자대 전위 우물에 축적되고, p 영역(12)과 n+ 콘택 영역(10) 사이의 전위 장벽의 저하를 유도한다. 유사하게, 광자-생성된 전자들은 p+ 콘택 영역(20)에 인접한 n 영역(14)의 전도 대역 전위 우물을 향해 드리프트하여 그 전도 대역 전위 우물에 축적되고, n 영역(14)과 p+ 영역(20) 사이의 전위 장벽의 저하를 유도한다. 그의 전도 상태에서, 센서는 큰 내부 전류 이득을 제공한다. 추가적으로, 포지티브 피드백 메커니즘은 각각의 n+ 및 p+ 콘택 영역들(10, 20)에 인접한 과잉의 양의 및 음의 캐리어들의 축적을 가속시키고, 이는 차례로, 그러한 영역들에 대응하는 것과 관련된 전위 장벽들을 감소시키고, 장벽들이 충분히 감소되었을 때, 입사 광을 검출할 때 또는 입사 광에 응답하여 광 센서의 p+ 및 n+ 영역들 사이에 전류가 흐르게 하고 출력 전류를 야기한다.
도 5는, 입사 광이 검출될 때(켜짐/hv), 그리고 검출되지 않을 때(꺼짐/), 즉, 각각 도 4c 및 4b의 전도 상태 및 비전도 상태일 때 n+ 및 p+ 콘택 영역들 사이의 바이어스 전압(Vp+ - Vn+)의 함수로서 광검출기의 출력 전류를 도시하는 개략적인 그래프이다. 임계 바이어스 전압(Vth)을 초과하면, 전도 상태의 출력 전류는 가변 바이어스 전압에 따라 다소 정전적이고, 이는 입사 광 강도가 전류 크기가 아니라 트리거링 시간에 의해 측정되는 것을 감안하면 바람직한 작동 체제라는 점을 주목한다.
도 6a 및 6b는 인가된 전압의 오실로스코프 스크린 샷을 도시한다. 각각, 광이 없는 그리고 광이 있는 경우의, Vd = Vp+ - Vn+이고, 출력 전류(I)이다. 트리거링 시간(t)은 광 강도의 증가에 따라 감소한다. 도 6a는 광이 없는 경우의 트리거링 시간(t0 = 5.5 ㎲)을 도시한다. 도 6b는 35 nW의 흡수된 전력의 광이 있는 경우의 트리거링 시간(t1 = 1.5 ㎲)을 도시한다. 저 전류 상태로부터 고 전류 상태로의 스위칭은 매우 급격하게 발생하며, 이는 지연 시간의 정확한 측정에 유리하다. 0.8 mA의 출력 전류는 35 nW의 흡수 전력에서 종래의 포토다이오드로 달성될 수 있는 출력 전류보다 4자리수 이상 높다.
도 7은 나노와트 단위의 흡수된 광 전력(A)의 함수로서 마이크로초 단위의 역 트리거링 시간(1/t)을 플롯팅한 그래프이다. 알 수 있는 바와 같이, 트리거링 시간의 역과 흡수된 광 전력 사이에 선형 관계가 있다.
도 8은 제1 실시예의 변형에 따른 수직 광검출기 어레이(1)의 개략적인 단면도이며, 이는 제1 실시예의 이전 논의로부터 주로 이해될 것이다. 변형에서, 각각의 픽셀(2)은 서브픽셀들(2')의 그룹으로 구성된다. 제1 실시예에서와 같이, 각각의 픽셀(2)은 전체 구조를 통해, 즉, n+ p n p+ 층들을 통해 연장되는 유전체 물질 트렌치(16)에 의해 한정되어, 컬럼(5)을 한정한다. 주어진 픽셀(2)의 서브픽셀 컬럼들(5')은 유전체 물질 트렌치들(26)에 의해 서로 분할되는데, 구조를 통해 전체적으로가 아니라 부분적으로 연장되는, 즉, 적어도 상부 콘택 층(10)(여기서는 n+)을 통해 그리고 적어도 부분적으로 광 흡수 층들 중 상부 광 흡수 층(12)(여기서는 p)을 통해 그리고 가능하게는 또한 부분적으로 광 흡수 층들 중 하부 광 흡수 층(14)(여기서는 n)을 통해 연장되는 유전체 물질 트렌치들은 제외된다. 따라서, 각각의 픽셀 컬럼(5)은 추가 절연 트렌치들(26)에 의해 서브픽셀 컬럼들(5')의 1차원 또는 2차원 어레이로 세분되고, 각각의 픽셀(2)에 대한 추가 절연 트렌치들은 픽셀-한정 절연 트렌치들(16) 내부에 측방향으로 있으며, 콘택 영역들(10) 중 하나 및 광 흡수 층들(12, 14) 중 적어도 하나를 통해 수직으로 연장되지만, 콘택 영역들(20) 중 다른 하나까지는 연장되지 않고, 따라서 임의의 하나의 픽셀(2)의 서브픽셀 컬럼들(5')은 공통 하부 콘택(24')에 의해 공통으로 접촉된 상태로 남아 있고, 반면에 서브픽셀 컬럼들(5')은 각각의 상부 콘택들(22)에 의해 개별적으로 접촉된다. 서브픽셀 구조는 내부 커패시턴스를 감소시키고 이에 의해 더 나은 감도를 제공하는 역할을 할 수 있다. 이 서브픽셀 구조에 의해, 트렌치들(26)은 하부 콘택 층(20) 위에서 수직으로 종단되고, 반면에 트렌치들(16)은 도핑된 광 흡수 층들(12, 14) 및 선택적으로는 또한 하부 콘택 층(20)을 통해 수직으로 완전히 연장되며, 따라서 픽셀 그룹들의 어레이가, 각각의 픽셀 그룹이 그 그룹의 서브픽셀들(2')에 공통인 그 자신의 하부 콘택(24')을 갖도록 형성된다. 이하에서 설명되는 추가의 실시예들의 유사한 변형들, 즉, 각각의 픽셀을 다수의 서브픽셀들로 세분하는 변형들이 또한 존재할 것이라는 것을 이해할 것이다.
도 9는 제1 실시예 또는 아래에 설명되는 실시예들 중 임의의 실시예의 것과 같은, 본 발명을 구현하는 센서 어레이 디바이스를 포함하는 통합된 센서 어레이 모듈의 개략적인 단면도이다. 하나의 칩으로서 도 3a에 도시된 광검출기 센서 어레이 디바이스(1)는 상부 콘택 영역 상에 배열된 반도체 회로 층 웨이퍼 구조(6)로부터 형성된 프로세서 칩과 결합된다. 프로세서 칩의 회로 층은 광검출기의 픽셀 어레이를 위한 판독 센서들의 어레이를 포함하고, 센서-픽셀 연결들은 비아들(28)로 구현된다. 특히, 회로 층은 관통 실리콘 비아들(TSV들)(28)로 픽셀들에 전기 연결들을 이루는 CMOS 회로 층일 수 있다. 그 다음, 바이어스 전압들은 TSV들을 통해 n+ 및 p+ 콘택 영역들에 인가될 수 있다. 또한, 입사 광에 의해 유도된 신호 전류는 TSV 연결을 통해 픽셀별로 검출될 수 있다. CMOS 회로 층은 n+ 콘택 층 상에 배열되는 것으로 도시되지만, 대안적으로, p+ 콘택 층 상에 배열될 수 있다.
도 10은 제1 실시예 또는 아래에 설명되는 실시예들 중 임의의 실시예의 센서 어레이와 같은, 하나의 칩으로서 본 발명을 구현하는 센서 어레이 디바이스를 포함하는 다른 통합된 센서 어레이 모듈의 개략적인 단면도이다. 통합된 센서 어레이 모듈은 제1 칩(1)으로서 형성된 도 3a에 도시된 바와 같은 센서 어레이 디바이스 및 제2 칩(6)으로서 형성된 전자 처리 디바이스를 포함한다. 프로세서 칩(6)은 센서 어레이 디바이스(1)의 픽셀을 위한 각각의 전자 처리 요소들, 예컨대, 디지털 프론트-엔드 회로(60) 및 시간-디지털 변환기(TDC) 요소들(62) 및 선택적으로 또한, 일부 픽셀 특정 디지털 신호 처리 요소들, 예컨대, 적분기들 또는 카운터들을 갖는다. 프로세서 칩(6)은 비아들(28)이 프로세서 칩의 처리 요소들과 센서 칩(1) 내의 각각의 픽셀들의 콘택들 사이에 전기 상호연결들을 형성하도록 센서 칩(1) 상에 장착된다. 모듈은 선택적으로, 제3 칩(9)으로서 형성된 메모리 디바이스(64)를 더 포함한다. 메모리는 랜덤 액세스 메모리, 예컨대, DRAM일 수 있다. 메모리 칩은 센서 어레이의 픽셀들을 위한 메모리 요소들, 예컨대, DRAM 메모리 요소들(64)을 포함한다. 메모리 칩(9)은 추가 비아들(28)이 프로세서 칩(6)의 처리 요소들과 메모리 칩(9)의 각각의 메모리 요소들 사이에 전기 상호연결들을 형성하도록 프로세서 칩(6) 상에 장착된다. 메모리 칩은 또한, 도 9의 실시예에 추가될 수 있다.
도 9를 도 10과 비교하면, 프로세서 칩(6)은 도 9에서 센서 칩(1)의 최상부에 있고(센서 어레이의 하부 조명을 의미함), 반면에 도 10에서는 프로세서 칩(6)이 센서 칩(1) 아래에 있다(센서 어레이의 상부 조명을 의미함)는 점을 주목한다. 이 차이는 양쪽의 옵션이 가능하다는 사실을 나타낸다. 도 9 및 도 10에 도시된 바와 같이, 제조 프로세스들에 의해 각각 제조된 다수의 전용 칩들을 그들 자신의 각각의 설계들에 최적화된 물질들로 통합하는 것이 가능하다. 즉, 센서 칩들(1)은 전용의 최적화된 프로세스를 사용하여 하나의 웨이퍼 상에 제조될 수 있고, 신호 처리를 위한 전자 회로들은, 예를 들어, 고성능 CMOS 프로세스들에 기초하여 수치 처리 칩들(6)을 제조하기 위해 다른 웨이퍼에 제조될 수 있고, 제3 웨이퍼는, 예를 들어, 전용 DRAM 제조 프로세스를 사용하여 메모리 칩들(9)을 제조하는 데 사용될 수 있다.
도 11은 제2 실시예에 따른 센서 어레이 디바이스(1)의 3개의 감지 픽셀들(2)의 xz 평면에서의 개략적인 단면도이다. 픽셀 컬럼 측벽들(18)은 n+ p+ n+ 및 p+로 각각 도핑된 4개의 상이한 수직 부분들(34, 36, 38, 40)로 형성된 고도로 도핑된 클래딩(32)을 갖는다. 따라서, 상부 및 하부 콘택 층들(10 및 20)은 클래딩 부분들에 의해 서로 전기적으로 분리된다. 최상부 클래딩 부분(34)은 상부 콘택 층(10)의 도핑 유형과 동일한 도핑 유형의 도펀트로 도핑되고, 따라서, 고도로 도핑된 클래딩은 픽셀 컬럼들(5)의 캡 주위에 상부 콘택 층(10)의 전기적 연장부를 형성한다. 최상부 부분(34)은 p형 상부 광 흡수 층(12)의 어느 정도 아래에서 종단된다. 최하부 클래딩 부분(40)은 하부 콘택 층(20)의 도핑 유형과 동일한 도핑 유형의 도펀트로 도핑되고, 따라서, 고도로 도핑된 클래딩은 픽셀 컬럼들(5)의 베이스 주위에 하부 콘택 층(20)의 전기적 연장부를 형성한다. 최하부 부분(40)은 n형 하부 광 흡수 층(14)의 어느 정도 위에서 종단된다. 부분들(34 및 40) 사이에는 추가적인 부분들(36 및 38)이 배열된다. p형 층(12)의 하부 부분은 p+ 클래드(36)로 랩핑되고, n형 층(14)의 상부 부분은 n+ 클래드(38)로 랩핑된다. 변형에서, 클래딩 부분들(36 및 38)은 생략될 수 있고, 클래딩 부분들(34 및 40)은 pn 접합(13)에서 만나도록 연장될 수 있다. 이 실시예에 따른 디바이스를 작동시키는 기능 양상들은 상기 도 4a 내지 도 7과 관련하여 설명된 것과 동일하다.
도 12는 제3 실시예에 따른 센서 어레이 디바이스(1)의 3개의 감지 픽셀들(2)의 xz 평면에서의 개략적인 단면도이다. 이 실시예에서, 상부 콘택(22)은 유전체 물질(43)의 링에 의해 상부 콘택 층의 외측 부분(44)으로부터 전기적으로 격리된 상부 콘택 층(10)의 내측 부분(42)에 연결된다. 광 흡수 영역(15)은 상부 및 하부 콘택 층들(10, 20) 사이에서 완전히 수직으로 연장되는 n형 반도체 물질의 단일 층(14)으로 형성된다. 상부 콘택 층(10)의 내측 부분(42)에 근접하여, 영역(17), 즉, pn 접합(13)의 측방향 경계가 상부 콘택 층(10)의 외측 부분(44)에서 종단되도록 p형 층(14)에 의해 각각의 픽셀 컬럼(5)에 측방향으로 봉입된 p형 반도체 물질의 영역(17)이 배치된다. 따라서, p형 영역(17)은 광 흡수 영역의 n형 부분을 형성하는 에피택셜 층(14) 내에 매립된다. 40으로 라벨링된, 이 실시예에서의 측벽 도핑된 클래딩(32)에 관하여, 이는 하부 콘택 층(20), 예시된 예에서는 p+의 도핑 유형과 동일한 도핑 유형의 단일 도펀트에 의해 형성되고, 따라서 측벽들(18) 상의 도핑된 클래딩(40)은 픽셀 컬럼들(5)의 전체 높이 주위에 하부 콘택 층(20)의 전기적 연장부를 형성한다. 이 실시예에 따른 디바이스를 작동시키는 기능 양상들은 상기 도 4a 내지 도 7과 관련하여 설명된 것과 동일하다.
도 13은 제4 실시예에 따른 센서 어레이 디바이스의 3개의 감지 픽셀들의 xz 평면에서의 개략적인 단면도이다. 이 실시예에서, 스택은 최상부 콘택 층(10)이 p+ 도핑되고 바닥 콘택 층(20)이 n+ 도핑된다는 점에서 이전 실시예들에 비해 반전된다. 또한, 광 흡수 영역은 상부 및 하부 콘택 층들(10, 20) 사이에 연장되는 p형 반도체 물질의 단일 층(12)으로 형성된다. 역방향 바이어스를 인가함으로써 디바이스가 리셋될 때, 즉, 바닥 콘택(24)이 최상부 콘택(22)보다 더 큰 전압으로 유지될 때, 경계(51)를 갖는 공핍 영역(50)이, p형 콘택 층에 인접한 p형 광 흡수 층(12)에 생성된다. 그 다음, 디바이스가 감지를 위해 순방향 바이어스로 스위칭될 때, 즉, 바닥 콘택(24)이 최상부 콘택(22)보다 낮은 전압으로 유지될 때, 공핍 영역(50)은 p+ 콘택 쪽으로 이동한 정공들을 포획하기 위한 전하 싱크로서 역할을 한다. 즉, 광자 흡수에 응답하여 광 흡수 층에 생성된 정공들은 초기에 공핍 영역에 축적되어, 공핍 영역을 점진적으로 침식한다. 공핍 영역(50)의 전하 싱킹 효과가 포화에 도달하면, 즉, 공핍 영역이 점차 사라지면, 콘택들(22, 24) 사이에 전류가 흐르기 시작한다. 순방향 바이어스로의 스위칭 전에 공핍 영역(50)을 확립하는 효과는, 입사 광 강도에 반비례하는, RB-FB 스위칭 이벤트로부터의 시간량만큼 전류 흐름의 개시가 지연된다는 것이다. 따라서, 이전의 실시예들에서와 동일한 작동 원리가 달성되지만, 상이한 층 구조를 갖는다.
또한, 이 실시예에서, 상부 콘택(22)은 p형 광 흡수 층(12)의 수직 연장부(45)에 의해 상부 콘택 층(10)의 외측 부분(46)으로부터 분리되고 따라서 xy 평면에서 폐쇄 링 형상을 갖는 상부 콘택 층(10)의 내측 부분(47)에 연결된다. 링 연장부(45) 상에는, 게이트 콘택(48)에 연결되는 동일한 링 형상의 게이트(49)가 배열된다. 게이트(49)는 CMOS 게이트일 수 있고, 제조 동안 최상부 콘택 층(10)을 그의 p+ 도펀트로 도핑하기 위한 새도우를 생성하는 데 사용될 수 있다. 게이트 콘택(49)은 최상부 콘택(22)과 공통으로 구동, 예를 들어, 함께 연결될 수 있거나, 또는 예시된 바와 같이 별도로 연결되어 유지될 수 있으며, 이는 상이한 전압들을 콘택들(22 및 49)에 인가함으로써 작동 동안 공핍 영역의 형상을 맞춤화하기 위한 더 많은 유연성을 제공하고, 따라서, 디바이스가 그의 비전도 상태로부터 그의 전도 상태로 스위칭하기 전에 순방향 바이어스로의 스위칭 후에 축적될 필요가 있는 캐리어들의 개수가 조정될 수 있다. 따라서, 그의 상부 콘택 층(10) 내의 각각의 픽셀은 각각, 광 흡수 층(14)의 도핑된 반도체 물질의 폐루프(45)에 의해 상부 콘택 층(10)의 주변 부분들(46)로부터 분리되는 상부 콘택 층(22)에 연결된 부분(47)을 갖는다. 40으로 라벨링된, 이 실시예에서의 측벽 도핑된 클래딩(32)에 관하여, 이는 하부 콘택 층(20), 예시된 예에서는 p+의 도핑 유형과 동일한 도핑 유형의 단일 도펀트에 의해 형성되고, 따라서 측벽들(18) 상의 도핑된 클래딩(40)은 픽셀 컬럼들(5)의 전체 높이 주위에 하부 콘택 층(20)의 전기적 연장부를 형성한다. 이 실시예에 따른 디바이스를 작동시키는 기능 양상들은 상기 도 4a 내지 도 7과 관련하여 설명된 것과 동일하다.
도 14a, 14b 및 14c는 각각, 광검출기가, 역방향 바이어싱된 상태(도 14a), 순방향 바이어싱된 비전도 상태(도 14b) 및 순방향 바이어싱된 전도 상태(도 14c)인 도 13의 실시예에 따른 광검출기를 도시하는 에너지 대역 다이어그램들이다. RB에서의 리셋, 즉, 도 14a에 도시된 상태는, 예로서, 다음과 같이 설정함으로써 생성될 수 있다:
Vp+ = Vg = 0 V 및 Vn+ = Vdd/2
여기서 Vdd는 공급 전압이다. 도 14b 및 도 14c의 FB 감지 모드는, 예로서, 다음과 같이 설정함으로써 생성될 수 있다:
Vp+ = Vg = Vdd 및 Vn+ = Vdd/2
도 15는, 입사 광이 있는 및 입사 광이 없는, 즉, 각각 도 14c 및 14b의 순방향 바이어싱된 전도 상태 및 비전도 상태의, 도 13의 실시예에 따른 광검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
도 16은 제5 실시예에 따른 센서 어레이 디바이스의 3개의 감지 픽셀들의 xz 평면에서의 개략적인 단면도이다. Vp+로 라벨링된 전압을 갖는 상부 콘택(22)은 p+ 도핑된 상부 콘택 층(10)의 내측 부분(53)에 연결된다. 상부 콘택 층(10)의 외측 부분(54)은 내측 부분(53)과 반대로 도핑되는데, 즉, 여기서는 n+ 도핑된다. 외측 부분(54)은 Vn+로 라벨링된 전압이 인가된 콘택(55)에 연결된다. 콘택들(22 및 55)은 공통으로 구동되거나 상이한 전압들로 구동될 수 있으며, 이에 의해, 상이한 전압들을 콘택들(22 및 55)에 인가함으로써 공핍 영역(50)의 형상, 즉, 그의 경계(51)의 위치를 맞춤화하기 위한 유연성을 제공하며, 따라서, 디바이스가 그의 비전도 상태로부터 그의 전도 상태로 스위칭하기 전에 순방향 바이어스로의 스위칭 후에 축적될 필요가 있는 캐리어들의 개수가 조정될 수 있다. 이 실시예에서, 각각의 픽셀은, 그것이 내부에 포함되는 도핑된 광 흡수 층의 반도체 물질과 반대로 도핑된 도핑된 반도체 물질의 적어도 하나의 아일랜드(52)를 더 포함한다(예시된 예에서, 픽셀 당 2개의 아일랜드들이 있고 이들은 n+ 도핑된다). 아일랜드들은 공핍 영역(50) 내에 전하 싱크를 제공하고, 후자는 상부 및 하부 콘택들(10, 20) 사이에 역방향 바이어스 전압이 인가될 때 형성된다. 따라서 각각의 픽셀은, 상부 콘택(22)에 연결된, 그들의 상부 콘택 층(10) 내에, 반대의 도펀트 유형의 고도로 도핑된 반도체 물질의 폐루프(54)에 의해 상부 콘택 층(10)의 주위 부분들(54)로부터 분리된 부분(53)을 갖고, 폐루프(54)는 그 자신의 콘택(55)을 갖고, 아일랜드(들)는 상부 콘택에 연결된 상부 콘택 층의 상기 부분에 근접한다. 원형 삽입도에 의해 도시된 변형에서, 주 예시에서와 동일한 xy 평면에 배치되는 단일 아일랜드(52)가 사용될 수 있다. 추가의 변형들은 2개보다 많은 동일 평면 아일랜드들을 사용할 수 있다. 또 다른 변형들은, 수직으로 오프셋되어 상이한 xy 평면들에 놓이는 다수의 아일랜드들을 가질 수 있다. 40으로 라벨링된, 이 실시예에서의 측벽 도핑된 클래딩(32)에 관하여, 이는, 예시된 예에서는 p+인, 하부 콘택 층(20)의 도핑 유형과는 반대의 도핑 유형의 단일 도펀트에 의해 형성된다. 본 실시예에 따른 디바이스를 작동시키는 기능 양상들은 상기 도 4a 내지 도 7과 관련하여 설명된 것과 동일하다.
도 17a, 17b 및 17c는 각각, 광검출기가, 역방향 바이어싱된 상태, 순방향 바이어싱된 전도 상태 및 순방향 바이어싱된 비전도 상태인 도 16의 실시예에 따른 광검출기를 도시하는 에너지 대역 다이어그램들이다. RB에서의 리셋, 즉, 도 17a에 도시된 상태는, 예로서, 다음과 같이 설정함으로써 생성될 수 있다:
Vp+ = Vn+ = 0 V 및 Vbc = Vdd/2
여기서 도 17b 및 17c의 FB 감지 모드는, 예로서, 다음과 같이 설정함으로써 생성될 수 있다:
Vp+ = Vn+ = Vdd 및 Vbc = Vdd/2
도 18은, 입사 광이 있는 및 입사 광이 없는, 즉, 각각 도 17c 및 17b의 순방향 바이어싱된 전도 상태 및 비전도 상태의, 도 16의 실시예에 따른 광검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
"회로"라는 용어는, 특히, 능동 및/또는 수동이고, 원하는 기능을 제공하거나 수행하기 위해 함께 결합되는, 단일 구성요소 또는 다수의 구성요소들(집적 회로 형태이든 다른 형태이든)을 의미할 수 있다는 점을 주목해야 한다. "회로부"라는 용어는, 특히, 회로(집적되든 다른 것이든), 그러한 회로들의 그룹, 하나 이상의 프로세서, 하나 이상의 상태 머신, 소프트웨어를 구현하는 하나 이상의 프로세서, 하나 이상의 게이트 어레이, 프로그램가능 게이트 어레이 및/또는 필드 프로그램가능 게이트 어레이, 또는 하나 이상의 회로(집적되든 다른 것이든), 하나 이상의 상태 머신, 하나 이상의 프로세서, 소프트웨어를 구현하는 하나 이상의 프로세서, 하나 이상의 게이트 어레이, 프로그램가능 게이트 어레이 및/또는 필드 프로그램가능 게이트 어레이의 조합을 의미할 수 있다. "데이터"라는 용어는, 특히, 단일 비트(등) 또는 다중 비트들(등)일 수 있는, 아날로그 또는 디지털 형태인지에 관계없이 전류 또는 전압 신호(들)를 의미할 수 있다.
본원에 개시된 다양한 회로들 및 회로부는 컴퓨터 지원 설계 툴들을 사용하여 설명되고, 예를 들어, 그들의 거동, 레지스터 전송, 로직 구성요소, 트랜지스터, 레이아웃 기하형태들, 및/또는 다른 특성들의 관점에서, 다양한 컴퓨터 판독가능 매체에 구현된 데이터 및/또는 명령어들로서 표현될(또는 나타내질) 수 있다는 점을 더 주목해야 한다. 그러한 회로 표현들이 구현될 수 있는 파일들 및 다른 객체들의 포맷들은, C, Verilog, 및 HLDL과 같은 거동 언어들을 지원하는 포맷들, RTL과 같은 레지스터 레벨 기술 언어들을 지원하는 포맷들, 및 GDSII, GDSIII, GDSIV, CIF, MEBES와 같은 지오메트리 기술 언어들을 지원하는 포맷들 및 임의의 다른 적합한 포맷들 및 언어들을 포함하지만, 이에 제한되지 않는다. 그러한 포맷된 데이터 및/또는 명령어들이 구현될 수 있는 컴퓨터 판독가능 매체는 다양한 형태들의 비휘발성 저장 매체(예를 들어, 광학, 자기 또는 반도체 저장 매체), 및 무선, 광학 또는 유선 시그널링 매체 또는 이들의 임의의 조합을 통해서 그러한 포맷된 데이터 및/또는 명령어들을 전송하는 데 사용될 수 있는 반송파들을 포함하지만, 이에 제한되지 않는다. 반송파들에 의한 그러한 포맷된 데이터 및/또는 명령어들의 전송들의 예들은, 하나 이상의 데이터 전송 프로토콜(예컨대, HTTP, FTP, SMTP 등)을 통한, 인터넷 및/또는 다른 컴퓨터 네트워크들을 통한 전송들(업로드, 다운로드, 이메일 등)을 포함하지만, 이에 제한되지 않는다. 본 실시예들은 또한, 본원에 설명된 회로부의 그러한 표현, 및/또는 그에 의해 구현되는 기법들에 관한 것이며, 이로써, 본 실시예들의 범주 내에 속하는 것으로 의도된다.
실제로, 하나 이상의 컴퓨터 판독가능 매체를 통해 컴퓨터 시스템 내에서 수신될 때, 위에서 설명된 회로들의 그러한 데이터 및/또는 명령어 기반 표현들은, 컴퓨터 시스템 내의 처리 엔티티(예로서, 하나 이상의 프로세서)에 의해, 그러한 회로들의 물리적 표명의 표현 또는 이미지를 생성하기 위해, 제한 없이, 넷리스트 생성 프로그램들, 장소 및 경로 프로그램들 등을 포함하는 하나 이상의 다른 컴퓨터 프로그램의 실행과 함께 처리될 수 있다. 그러한 표현 또는 이미지는 그 후에, 예를 들어, 디바이스 제조 프로세스에서 회로들의 다양한 구성요소들을 형성하는 데 사용되는 하나 이상의 마스크의 생성을 가능하게 하는 것에 의해, 디바이스 제조에서 사용될 수 있다.
또한, 본원에 개시된 다양한 회로들 및 회로부뿐만 아니라 기법들도, 컴퓨터 보조 설계, 시뮬레이션 및/또는 테스트 툴들을 사용하여 시뮬레이션들 및 시뮬레이션 명령어 기반 표현들을 통해 표현될 수 있다. 광검출기 및/또는 그에 의해 구현되는 기법들을 포함하는, 본 실시예들의 회로부의 시뮬레이션은 컴퓨터 시스템에 의해 구현될 수 있으며, 그러한 회로부 및 그에 의해 구현되는 기법들의 특성들 및 작동들은 컴퓨터 시스템을 통해 시뮬레이션되고, 모방되고, 복제되고, 분석되고/거나 예측된다. 본 실시예들은 또한, 본 발명의 디바이스 및/또는 회로부, 및/또는 그에 의해 구현되는 기법들의 그러한 시뮬레이션들 및 테스트에 관한 것이며, 이로써, 본 실시예들의 범주 내에 속하는 것으로 의도된다. 그러한 시뮬레이션들 및/또는 테스트 툴들에 대응하는 컴퓨터 판독가능 매체 및 데이터가 또한, 본 실시예들의 범주 내에 속하는 것으로 의도된다.
요약하면, 상기 상세한 설명에서, 광 흡수 영역의 양 측에 n+ 및 p+ 반도체 물질의 상부 및 하부 콘택 층들을 포함하는 구조를 갖는 카메라 칩으로서 사용하기에 적합한 광검출기 센서 어레이 디바이스를 설명하였다. 광 흡수 영역은 (pn 접합을 형성하기 위해) 도핑된 반도체 물질의 어느 하나의 층(p 또는 n), 또는 반도체 물질의 2개의 반대로 도핑된 층들로 이루어진다. 픽셀들의 어레이는 층들의 적어도 일부를 통해 트렌치들을 식각함으로써 형성되고, 그 다음, 트렌치들은, 선택적으로, 측벽들의 또는 측벽들에 가까운 곳의 표면 결함들을 패시베이팅하기 위해 먼저 픽셀 컬럼들의 측벽들을 도핑한 후에, 유전체 물질로 채워진다. 상부 및 하부 콘택들은 작동 시에 적합한 전압이 픽셀들에 인가될 수 있도록 상부 및 하부 콘택 층들에 연결된다. 각각의 작동 사이클에서, 디바이스는 먼저 역방향 바이어스로 리셋된 다음, 감지를 위해 순방향 바이어스로 스위칭된다. 순방향 바이어스로의 스위칭 이후, 광자 흡수에 응답하여 광 흡수 영역에서 생성되는 캐리어들이 전위 우물들에 축적된다. 광 흡수 영역과 콘택(들) 사이의 전위 장벽(들)을 감소시키기 위해 캐리어들이 먼저 축적될 필요가 있기 때문에, 캐리어들은 즉시 전류가 콘택들 사이에 흐르게 하지 않는다. 그 다음, 전위 장벽의 시간 지연 특성 후에, 전류가 흐르기 시작할 것이고, 여기서 시간 지연은 입사 광 강도에 반비례하고, 따라서 입사 광 강도의 척도이다.
본 개시내용의 범주를 벗어나지 않고 전술한 예시적인 실시예에 대해 많은 개선들 및 수정들이 행해질 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
1 센서 어레이(칩/디바이스)
2 픽셀
2' 서브픽셀
3 절연체상 규소 웨이퍼 기판
4 게이트용 절연체
5 픽셀 컬럼/광검출기
5' 서브픽셀 컬럼
6 CMOS 전자 칩
7 규소 웨이퍼
8 절연체 층
9 DRAM 메모리 칩
10 상부 고도로 도핑된 콘택 층(n+)
12 광 흡수 층(p)의 상부 부분
13 pn 접합
14 광 흡수 층(n)의 하부 부분
15 광 흡수 층
16 유전체 트렌치(픽셀간)
17 광 흡수 층의 상부 영역(p)
18 컬럼 측벽
20 하부 고도로 도핑된 콘택 층(p+)
22 상부 콘택
24 하부 콘택
24' 서브픽셀 그룹에 대한 공통 하부 콘택
25 제어 회로부/전자장치
26 유전체 트렌치(픽셀내)
28 비아
30 광섬유
32 측벽 도핑된 클래딩
34 상부 콘택 층(10)의 전기적 연장부를 형성하는 측벽 클래딩
36 중간 측벽 클래딩
38 중간 측벽 클래딩
40 하부 콘택 층(20)의 전기적 연장부를 형성하는 측벽 클래딩
42 콘택(22)에 연결된 층(10)의 내측 부분
43 층(10) 내의 42 주위의 유전체 링
44 콘택(22)으로부터 격리된 층(10)의 외측 부분
45 광 흡수 층의 최상부에 있는 폐루프 링
46 콘택(24)으로부터 분리된 층(10)의 외측 부분
47 콘택(24)에 연결된 층(10)의 내측 부분
48 게이트 콘택
49 게이트(링 형상)
50 층(10)에 인접한 과도 공핍 영역
51 공핍 영역(50)의 경계
52 광 흡수 층(12) 내의 아일랜드
53 콘택(22)에 연결된 층(10)의 내측 부분
54 콘택(55)에 연결된 층(10)의 외측 부분
55 54에 대한 콘택
60 디지털 프론트-엔드 회로부
62 시간-디지털 변환기(TDC) 및 디지털 신호 프로세서
64 DRAM 메모리

Claims (18)

  1. 감지 픽셀들의 어레이를 갖는 센서 어레이 디바이스로서,
    고도로 도핑된 p형 또는 n형 반도체 물질로 구성된 상부 콘택 층;
    상기 상부 콘택 층과 반대 유형의 고도로 도핑된 n형 또는 p형 반도체 물질로 구성된 하부 콘택 층;
    상기 상부 콘택 층과 상기 하부 콘택 층 사이에 개재된 도핑된 반도체 물질의 광 흡수 층 - 상기 광 흡수 층은 광이 상기 디바이스에 입사할 때 광자들의 흡수에 응답하여, 반대로 대전된 캐리어들의 쌍들을 생성하도록 구성됨 -;
    상기 층들을, 상기 픽셀들을 형성하는 반도체 물질의 측방향으로 인접한 독립적으로 접촉가능한 컬럼들의 어레이로 세분하기 위해 상기 상부 콘택 층 및 상기 도핑된 광 흡수 층의 적어도 일부를 통해 수직으로 연장되는 유전체 물질의 절연 트렌치들의 메쉬; 및
    픽셀의 상부 및 하부 콘택들 사이에 인가된 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 상기 광 흡수 층에서 생성된 캐리어들이 상기 광 흡수 층에 축적되어, 상기 디바이스에 입사하는 광의 강도에 반비례하는 시간 지연 후에 상부 및 하부 콘택들 사이에 전류가 흐르기 시작하게 하도록, 상기 상부 및 하부 콘택 층들의 각각의 픽셀들에 연결된 상부 및 하부 콘택들을 포함하는, 센서 어레이 디바이스.
  2. 제1항에 있어서,
    상기 픽셀 형성 컬럼들은, 상기 광 흡수 층의 깊이가, 인접한 픽셀들 사이의 측방향 분리보다 더 크다는 것에 의해 정의되는 바와 같이 1 미만의 종횡비를 갖는, 센서 어레이 디바이스.
  3. 제1항에 있어서,
    상기 도핑된 광 흡수 층은 n+ p n p+의 수직 도핑 시퀀스의 상기 반대로 도핑된 상부 및 하부 콘택 층들과 함께 배열되는 반도체 물질의 반대로 도핑된 상부 및 하부 층들로 세분되는, 센서 어레이 디바이스.
  4. 제1항에 있어서,
    상기 도핑된 광 흡수 층은 상기 상부 및 하부 콘택 층들 사이에 단일 유형의 도핑으로 연장되고, 각각의 픽셀에서,
    상기 상부 콘택과 상기 하부 콘택 사이에 역방향 바이어스 전압이 인가될 때, 상기 콘택들 중 하나에 인접한 상기 도핑된 광 흡수 층에 전하 싱크가 생성되도록, 그리고
    상기 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭될 때, 광자 흡수에 응답하여 상기 광 흡수 층에서 생성된 캐리어들은 초기에 상기 전하 싱크에 축적되기 시작하고, 그 다음, 상기 전하 싱크가 포화 상태에 도달한 후에, 전류가 상기 콘택들 사이에 흐르기 시작하고, 전류 흐름의 개시는, 상기 입사 광 강도에 반비례하는, 상기 스위칭으로부터의 시간 지연 후에 발생하도록 구성되는, 센서 어레이 디바이스.
  5. 제4항에 있어서,
    상기 상부 콘택 층 내의 상기 픽셀들은 각각, 상기 광 흡수 층의 상기 도핑된 반도체 물질의 폐루프에 의해 상기 상부 콘택 층의 주변 부분들로부터 분리되는 상기 상부 콘택에 연결되는 부분을 가지고, 따라서 상기 전하 싱크는 상기 상부 콘택과 상기 하부 콘택 사이에 역방향 바이어스 전압이 인가될 때, 상기 상부 콘택에 연결되는 상기 상부 콘택 층의 부분 주위에 형성되는 공핍 영역에 의해 제공되는, 센서 어레이 디바이스.
  6. 제4항에 있어서,
    각각의 픽셀은 도핑된 반도체 물질의 적어도 하나의 아일랜드를 더 포함하고, 상기 아일랜드는 그것이 포함되는 상기 도핑된 광 흡수 층의 상기 반도체 물질과 반대로 도핑되며, 따라서 상기 전하 싱크는 상기 상부 및 하부 콘택들 사이에 역방향 바이어스 전압이 인가될 때 상기 아일랜드(들)에 공핍 영역을 형성함으로써 제공되는, 센서 어레이 디바이스.
  7. 제6항에 있어서,
    상기 상부 콘택 층 내의 상기 픽셀들은 각각, 상기 상부 콘택에 연결된 부분을 갖고, 상기 상부 콘택은 반대 도펀트 유형의 고도로 도핑된 반도체 물질의 폐루프에 의해 상기 상부 콘택 층의 주변 부분들로부터 분리되고, 상기 폐루프는 그 자신의 콘택을 갖고, 상기 아일랜드(들)는 상기 상부 콘택에 연결된 상기 상부 콘택 층의 상기 부분에 근접한, 센서 어레이 디바이스.
  8. 제1항에 있어서,
    상기 픽셀 형성 컬럼들은 상기 트렌치들의 상기 유전체 물질에 인접한 측벽들을 갖고, 상기 측벽들은 그들의 수직 범위의 적어도 일부에 걸쳐, 고도로 도핑된 클래딩을 갖는, 센서 어레이 디바이스.
  9. 제8항에 있어서,
    상기 측벽들의 적어도 하부 부분은 상기 하부 콘택 층의 도핑 유형과 동일한 도핑 유형의 도펀트를 갖는 고도로 도핑된 클래딩을 갖고, 따라서, 상기 고도로 도핑된 클래딩은 상기 컬럼들 주위에 상기 하부 콘택 층의 전기적 연장부를 형성하는, 센서 어레이 디바이스.
  10. 제8항에 있어서,
    상기 측벽들의 적어도 상부 부분은 상기 상부 콘택 층의 도핑 유형과 동일한 도핑 유형의 도펀트를 갖는 고도로 도핑된 클래딩을 갖고, 따라서, 상기 고도로 도핑된 클래딩은 상기 컬럼들 주위에 상기 상부 콘택 층의 전기적 연장부를 형성하는, 센서 어레이 디바이스.
  11. 제10항에 있어서,
    상기 하부 및 상부 콘택 층들은, 상기 하부 및 상부 콘택 층들 및 상기 개재된 고도로 도핑된 측벽 클래딩 부분들이 p+ n+ p+ n+의 수직 도핑 시퀀스로 있도록, 제1 및 제2의 고도로 도핑된 측벽 클래딩 부분들에 의해 서로 전기적으로 분리되는, 센서 어레이 디바이스.
  12. 제1항에 있어서,
    상기 유전체 트렌치들은 상기 하부 콘택 층 위에서 수직으로 종단되고, 상기 하부 콘택은 상기 어레이에 대한 블랭킷 콘택인, 센서 어레이 디바이스.
  13. 제1항에 있어서,
    상기 유전체 트렌치들은 상기 도핑된 광 흡수 층을 통해 그리고 또한 상기 하부 콘택 층을 통해 완전히 수직으로 더 연장되고, 상기 하부 콘택은 상기 하부 콘택 층의 각각의 픽셀들에 연결된 콘택들의 어레이를 포함하는, 센서 어레이 디바이스.
  14. 제1항에 있어서,
    상기 유전체 트렌치들 중 일부는 상기 하부 콘택 층 위에서 수직으로 종단되고, 반면에 다른 유전체 트렌치들은 상기 도핑된 광 흡수 층 및 상기 하부 콘택 층을 통해 완전히 수직으로 연장되며, 따라서 각각의 픽셀 그룹이 그 그룹의 픽셀들에 공통인 그 자신의 하부 콘택을 갖도록 픽셀 그룹들의 어레이가 형성되는, 센서 어레이 디바이스.
  15. 통합된 센서 어레이 모듈로서,
    제1항의 센서 어레이 디바이스; 및
    상기 센서 어레이 디바이스의 픽셀들에 대한 픽셀 특정 처리 요소들의 어레이를 포함하는 프로세서 디바이스를 포함하고,
    상기 프로세서 디바이스는 상기 센서 어레이 디바이스 상에 장착되고, 따라서, 비아들이 상기 프로세서 디바이스의 픽셀 특정 처리 요소들 각각과 상기 센서 어레이 디바이스 내의 대응하는 픽셀들의 픽셀 콘택들 사이에 전기 연결들을 형성하는, 통합된 센서 어레이 모듈.
  16. 제15항에 있어서,
    상기 센서 어레이 디바이스의 픽셀들에 대한 픽셀 특정 메모리 요소들을 포함하는 메모리 디바이스를 더 포함하고,
    상기 메모리 디바이스는 상기 프로세서 디바이스 상에 장착되고, 따라서 추가의 비아들이 상기 프로세서 디바이스의 각각의 픽셀 특정 처리 요소들과 상기 메모리 디바이스 내의 픽셀 특정 메모리 요소들 사이에 전기 연결들을 형성하는, 통합된 센서 어레이 모듈.
  17. 광검출기 디바이스를 제조하는 방법으로서,
    반도체 에피택셜 구조를 제조하는 단계 - 상기 반도체 에피택셜 구조는: 고도로 도핑된 p형 또는 n형 반도체 물질로 구성된 상부 콘택 층; 상기 상부 콘택 층과 반대 유형의 고도로 도핑된 n형 또는 p형 반도체 물질로 구성된 하부 콘택 층, 및 상기 상부 콘택 층과 상기 하부 콘택 층 사이에 개재된 도핑된 반도체 물질의 광 흡수 층 - 상기 광 흡수 층은 광이 상기 디바이스에 입사할 때 광자들의 흡수에 응답하여, 반대로 대전된 캐리어들의 쌍들을 생성하도록 구성됨 - 을 포함함 -;
    상기 층들을, 픽셀들을 형성하기 위한 반도체 물질의 측방향으로 인접한 독립적으로 접촉가능한 컬럼들의 어레이로 세분하기 위해 상기 상부 콘택 층 및 상기 도핑된 광 흡수 층의 적어도 일부를 통해 수직으로 트렌치들의 메쉬를 식각하는 단계;
    상기 트렌치들을 절연하기 위해 상기 트렌치들을 유전체 물질로 채우는 단계; 및
    상기 광검출기 디바이스에서, 픽셀의 상부 및 하부 콘택들 사이에 인가된 전압이 역방향 바이어스로부터 순방향 바이어스로 스위칭된 후에, 광자 흡수에 응답하여 상기 광 흡수 층에서 생성된 캐리어들이 상기 광 흡수 층에 축적되어, 상기 디바이스에 입사하는 광의 강도에 반비례하는 시간 지연 후에 상부 및 하부 콘택들 사이에 전류가 흐르기 시작하게 하도록, 상기 상부 및 하부 콘택 층들의 픽셀들에 상부 및 하부 콘택들을 제공하는 단계를 포함하는, 방법.
  18. 광검출기 디바이스를 작동시키는 방법으로서,
    광검출기 디바이스를 제공하는 단계 - 상기 광검출기 디바이스는:
    고도로 도핑된 p형 또는 n형 반도체 물질로 구성된 상부 콘택 층;
    상기 상부 콘택 층과 반대 유형의 고도로 도핑된 n형 또는 p형 반도체 물질로 구성된 하부 콘택 층;
    상기 상부 콘택 층과 상기 하부 콘택 층 사이에 개재된 도핑된 반도체 물질의 광 흡수 층 - 상기 광 흡수 층은 광이 상기 디바이스에 입사할 때 광자들의 흡수에 응답하여, 반대로 대전된 캐리어들의 쌍들을 생성하도록 구성됨 -;
    상기 층들을, 픽셀들을 형성하는 반도체 물질의 측방향으로 인접한 독립적으로 접촉가능한 컬럼들의 어레이로 세분하기 위해 상기 상부 콘택 층 및 상기 도핑된 광 흡수 층의 적어도 일부를 통해 수직으로 연장되는 유전체 물질의 절연 트렌치들의 메쉬; 및
    상부 및 하부 콘택 층들의 각각의 픽셀들에 연결된 상부 및 하부 콘택들을 가짐 -;
    다음의 단계들:
    상기 상부 및 하부 콘택들 사이에 역방향 바이어스 전압을 인가하는 단계;
    광자 흡수에 응답하여 상기 광 흡수 층에 후속하여 생성되는 캐리어들이 상기 광 흡수 층에 축적되도록 상기 역방향 바이어스 전압을 순방향 바이어스 전압으로 스위칭하는 단계; 및
    상기 상부 및 하부 콘택들 사이의 전류 흐름의 개시를 감지하고, 상기 스위칭과 상기 개시 사이의 시간 지연을 측정하는 단계 - 상기 시간 지연은 상기 디바이스에 입사하는 광의 강도에 반비례함 - 를 반복적으로 하여 상기 광검출기 디바이스를 작동시키는 단계를 포함하는, 방법.
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