JP2022529637A - 光検出器センサアレイ - Google Patents

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Abstract

カメラチップに使用可能な光検出器センサアレイデバイスは、半導体材料の１つの層又は２つの反対にドープされた層のいずれかからなる光吸収領域のいずれかの側のｎ＋及びｐ＋半導体材料の上部及び下部接触層を含む。個々のピクセルを形成するために層を通って延びる誘電体材料の絶縁トレンチ。それぞれの接点は、各ピクセルを逆バイアス又は順バイアスできるように、上部及び下部接触層に接続されている。動作中、デバイスは逆バイアスでリセットされ、感知のために順バイアスに切り替えられる。切り替え後、光子吸収に応答して生成されたキャリアは、光吸収領域の電位井戸に蓄積するため、接触層への電位障壁が減少し、これにより、入射光強度に反比例する時間遅延の後、接点間に電流が流れ始める。【選択図】 図３Ａ

Description

[0001]本開示は、光検出器センサアレイに関する。
[0002]スマートフォンカメラ及び高品質デジタルスチルカメラに使用される現在の市販の光検出器センサアレイは、すべてではないにしても、ほとんどが、１９８０年に日本電気株式会社の白木、寺西、石原に主に発明の権利があり、米国特許第４４８４２１０号に記載されているフォトダイオード設計であるピンドフォトダイオード（ＰＰＤ）に基づいている。ＰＰＤは、以前のセンサアレイのシャッターラグの問題を大幅に解決した。ＮＥＣの発明は当初ＣＣＤセンサアレイ用に想定されていたが、ＰＰＤは後に１９９０年代から２０００年代初頭に開発され、現在は商用カメラで使用される標準センサアレイタイプであるＣＭＯＳセンサアレイで使用されている。現在のＣＭＯＳセンサアレイは、主にピクセル内電荷転送に基づくいわゆるアクティブピクセルセンサ（ＡＰＳ）を使用している。
[0003]図１Ａは、ＣＭＯＳ ＡＰＳピクセルで使用されるＰＰＤの概略断面図である。ＰＰＤは、より厚いｎ領域上の浅いｐ＋領域に基づいており、それは次に、より厚いｐ領域上にあるので、ｎ領域とｐ領域は、ＰＰＤが一定の逆バイアス電圧に保持されている場合、原則として従来のｐｎ（又はｐ－ｉ－ｎ）光検出器のように機能するｐｎ接合を作製する。つまり、入射光子は光吸収ｎ領域とｐ領域に吸収され、電子正孔対を生成する。ｎ領域は、光生成電荷を蓄積するためにも使用されるため、ストレージウェル（ＳＷ）と呼ばれる。ＰＰＤは、電荷転送のための転送ゲートＴＧを有し、これは、ｎ領域、すなわちＳＷと浮動ｎ＋拡散領域ＦＤとの間のｐ型領域に横方向に挿入される。
[0004]図１Ｂは、図１ＡのＰＰＤのエネルギー図を概略的に示す。図示のように、ＴＧに印加される電圧は、読み出しのための蓄積された電荷の転送を制御するために使用される。動作中、ＰＰＤとＦＤの間の電荷の流れを防ぐために、ＴＧが電圧に保持されている間、ＰＰＤのｎ型ＳＷ領域は最初に完全に空乏化される。次に、電荷は、ｎ領域とｐ領域での電子正孔生成からＳＷに蓄積される。必要に応じて、ＴＧの電圧を下げてＰＰＤとＦＤの間の電位障壁を取り除くことにより、蓄積された電荷がＦＤに掃引される。
[0005]図１Ｃは、図１Ａ及び１Ｂに示されているように、ＰＰＤを組み込んだ現在の商用カメラで使用されているＣＭＯＳ ＡＰＳピクセルの等価回路である。図示の等価回路は、４つのＣＭＯＳトランジスタを組み込んだいわゆる４Ｔセル設計用である。３Ｔ、５Ｔ、及び６Ｔ設計として知られる、３、５、及び６個のトランジスタを備えた他のＣＭＯＳ ＡＰＳピクセル設計も知られている。これらの設計はすべてＰＰＤに基づいており、トランジスタ増幅器構造が組み込まれている。ＰＰＤは、その転送ゲートＴＧ及び浮動拡散領域ＦＤとともに１つのトランジスタを形成し、その電位は、ソースフォロワトランジスタＳＦによって監視及び増幅される。４Ｔ設計では、第３と第４のトランジスタは、読み出し用の行選択トランジスタＳＥＬと、検出サイクル間でＦＤをリセットするためのリセットトランジスタＲＳＴである。
[0006]従来のｐｎフォトダイオードの場合のように、ＣＭＯＳ ＡＰＳセンサピクセルにおける光電流の大きさは、ｐ領域及びｎ領域における光子吸収によって生成される電子正孔対の数に比例する。しかし、ＣＭＯＳ ＡＰＳピクセルでは、単純なｐｎ接合光検出器のように、電子正孔対が生成時に接点に掃引されるのではなく、出力光電流はＳＦを介して列バスに出力される電流であり、次に、ＰＰＤからＦＤに転送される電荷の量に比例する。
[0007]より一般的には、もちろん、センサアレイがこれまで以上に小さいピクセルを有することが望まれ、その結果、センサチップ領域を大きくすることなく、より高い解像度を達成することができ、これはまた、電力消費を増加させる。例えば、Ｃａｎｏｎ、Ｓｏｎｙ、Ｎｉｋｏｎなどのハイエンドスチルカメラ用の現在のセンサチップの面積は、最大２０ｍｍ×３０ｍｍであり得、これは大きすぎて一般的なスマートフォンに収まらず、また、消費電力が大きすぎてスマートフォンに適していない。２０００年頃～２０１０年の間に、ピクセルピッチは約１０マイクロメートルから約１マイクロメートルに減少した。しかし、過去１０年間で、ピクセルピッチをさらに小さくすることは困難であることが証明されている。その理由は、ピクセルのアスペクト比にある。ピクセルサイズが１０マイクロメートルのピクセルは、基本的に、その深さの数倍の幅を持つ平面構造である。ピクセルを互いに分離するトレンチによって引き起こされるエッジ効果は、それほど問題にはならない。しかし、ピクセルサイズが１マイクロメートルの場合、ピクセルは列のようになり、幅はその深さよりも小さくなる。つまり、アスペクト比は１よりも大幅に小さくなる。次に、隣り合うピクセルを分離するトレンチが重要になる。
[0008]トレンチは、高い欠陥密度と関連しており、ピクセルのキャリアドリフト及び蓄積領域に侵入し始める空乏領域を形成する。電気的性能の観点から、エッジは重要な暗電流源を構成し始める。
[0009]非伝統的なタイプの光検出器は、米国特許出願公開第２０１２／３１３１５５（Ａ１）号及びスイスのローザンヌのＡｃｔｌｉｇｈｔ ＳＡからのその後の特許出願に開示されている。Ａｃｔｌｉｇｈｔ光検出器は、逆バイアスから順バイアスに切り替えられるパルス電圧を使用して動作する。順バイアスに切り替えると、光電流がデバイス構造全体に流れるよう誘導される。しかし、光電流の流れの開始は瞬間的ではなく、光の入射の開始から時間遅延後に発生する。この時間遅延は、トリガ時間と呼ばれる。トリガ時間は光強度の逆数に比例するため、トリガ時間は入射光の強度の尺度として使用される。
[0010]図２Ａ及び図２Ｂは、米国特許出願公開第２０１２／３１３１５５（Ａ１）号に開示されているように、それぞれ、Ａｃｔｌｉｇｈｔ光検出器１の断面図及び平面図の概略図である。成長方向、すなわちウェーハの平面に直交する方向は、ｚ方向としてマークされる。電圧ＶＧ１及びＶＧ２に保持された第１及び第２のゲートＧ１、Ｇ２は、ｙ方向に延びる。電子と正孔が掃引されるゲートに直交する方向がｘ方向である。図２ＡのセクションＡＡは、図２Ｂに示すようにｘｚ平面にある。ゲートＧ１、Ｇ２は、光吸収層１５のいずれかの側に配置され、その中央部分は、入射光子を受け入れるために開いている。光吸収層１５は、検出される波長範囲の入射光子を吸収するのに適した、ケイ素又はゲルマニウムなどの真性又はドープされた半導体であり得る。高濃度にドープされたｎ＋及びｐ＋領域は、ゲートを越えて本体領域１５のいずれかの側に配置され、光信号を読み取るための出力として機能する。光検出器１の層は、シリコンウェーハと、絶縁体８の層が堆積されたバッファ層７とを含む半導体オン絶縁体（ＳＯＩ）基板３上にエピタキシャルに製造される。ゲートＧ１、Ｇ２は、導電性材料（例えば、金属、ケイ化物、又は半導体）で作製されている。ゲートＧ１、Ｇ２は、絶縁体又は誘電体材料４、例えば、酸化ケイ素又は窒化ケイ素を介して、光吸収層１５から離間されている。光検出器１は、以下のバイアス電圧で動作する。負の電圧ＶＧ１がゲートＧ１（例えば、－２Ｖ）に印加され、負又はゼロの電圧Ｖ１がｎ＋領域に印加され、正の電圧ＶＧ２がゲートＧ２（例えば、２Ｖ）に印加され、正の電圧Ｖ２（例えば、１Ｖ）はｐ＋領域に印加される。光検出器のトリガ時間は、光吸収層１５内の電界の関数であり、したがって、ゲート電圧を調整することによって調整可能である。これらのバイアス条件下で、例えば光ファイバデバイス３０から、ゲート間の光吸収領域１５に入射する光子は、吸収され、電子正孔対を生成し、これは、バイアス電圧によって誘導される電界によって掃引されるため、ｎ＋領域とｐ＋領域の間を流れる電流として検出される。Ａｃｔｌｉｇｈｔ光検出器は、上記の米国特許出願公開第２０１２／３１３１５５（Ａ１）号に開示されているようにＣＭＯＳセンサアレイを形成するために統合することができる（その図１３を参照）。
[0011]本開示の一態様によれば、１次元又は２次元で、感知ピクセルのアレイを備えたセンサアレイデバイスが提供され、デバイスは、高濃度にドープされたｐ型又はｎ型半導体材料から構成される上部接触層、上部接触層とは反対のタイプの高濃度にドープされたｎ型又はｐ型半導体材料で構成される下部接触層、上部と下部接触層の間に挟まれたドープされた半導体材料の光吸収層であって、光がデバイスに入射したときに光子の吸収に応答して反対に帯電したキャリアの対を生成するように構成された、光吸収層、上部接触層及びドープされた光吸収層の少なくとも一部を通って垂直に延びる、ピクセルを形成する半導体材料の横方向に隣り合う独立して接触可能な列のアレイに層を細分する誘電体材料の絶縁トレンチのメッシュ、ピクセルの上部と下部接点間に印加された電圧が逆バイアスから順バイアスに切り替えられた後、光子吸収に応答して光吸収層で生成されたキャリアは、光吸収層に蓄積し、これにより、入射光強度に反比例する時間遅延の後、上部接点と下部接点の間で電流が流れ始めるように、上部と下部接触層のそれぞれのピクセルに接続された上部と下部接点を含む。
[0012]本開示の特定の実施形態は、一連の平面層及び垂直方向のキャリア輸送に基づく非常に単純なピクセル設計を提供することができる。キャリア輸送が平面ではなく垂直であるため、設計には本質的に平面内の構造の複雑さはない。さらに、各ピクセルは、実施形態に応じて、上部に１つ又は２つの接点、及び下部に１つだけ接点を必要とする。ピクセル設計の単純さは、センサアレイの動作を単純にするだけでなく、ピクセルピッチを縮小し、アレイ内のピクセルの総数を増やすという点で、優れたスケーラビリティと製造可能性を提供する。さらに、ＰＰＤを使用するＣＭＯＳ ＡＰＳ設計とは対照的に、信号は基本的に時間遅延の測定に基づくデジタル信号であり、信号の強度を増幅は必要ないほど十分に高くすることができるため、当社の設計はトランジスタの統合は必要としない。フォトダイオードとトランジスタをすべてのピクセルに統合する必要があるというＣＭＯＳ ＡＰＳ設計の要件は、当社の設計にはない。
[0013]いくつかの実施形態では、ピクセル形成列は、１未満のアスペクト比を有する。アスペクト比は、隣り合うピクセル間の横方向の間隔の比を光吸収層の深さで割ったものとして定義する。当社の設計は、横方向の構造と垂直方向のキャリア輸送がないため、小さなアスペクト比に特に適している。
[0014]一群の実施形態では、ドープされた光吸収層は、半導体材料の反対にドープされた上層及び下層に細分され、これらは、ｎ＋ｐｎｐ＋の垂直ドーピングシーケンスにおいて反対にドープされた上部及び下部接触層と一緒に配置される。
[0015]実施形態の別のグループでは、ドープされた光吸収層は、上部と下部接触層の間に単一のタイプのドーピングで延び、各ピクセルにおいて、上部接点と下部接点の間に逆バイアス電圧が印加されると、接点の１つに隣り合うドープされた光吸収層に電荷シンクが作製され、電圧が逆バイアスから順バイアスに切り替わると、光子吸収に応答して光吸収層で生成されたキャリアが最初に電荷シンクに蓄積し、次に電荷シンクが飽和に近づいた後、電流が接点間で流れ始め、電流の流れの開始は、入射光強度に反比例する切り替えからの時間遅延の後に発生するように構成される。このグループの実施形態では、それらの上部接触層内のピクセルはそれぞれ、光吸収層のドープされた半導体材料の閉ループによって上部接触層の周囲部分から分離された上部接点に接続された部分を有し得る。そのため、電荷シンクは、上部接点と下部接点の間に逆バイアス電圧が印加されたときに上部接点に接続される上部接触層の部分の周りに形成される空乏領域によって実現される。或いは、各ピクセルは、ドープされた半導体材料、好ましくは高濃度にドープされた（例えば、ｎ＋又はｐ＋）半導体材料の１つ又は複数のアイランドをさらに含み得、アイランドは、それらが含まれるドープされた光吸収層の半導体材料に対して反対にドープされる。その結果、上部接点と下部接点の間に逆バイアス電圧が印加されたときに、アイランドに空乏領域を形成することによって電荷シンクが実現される。さらに、それらの上部接触層内のピクセルはそれぞれ、反対のドーパントタイプの高濃度にドープされた半導体材料の閉ループによって上部接触層の周囲部分から分離された上部接点に接続された部分を有し得、閉ループはそれ自体の接点を有し、アイランドは、上部接点に接続されている上部接触層の前記部分の近位にある。
[0016]ピクセル形成列は、トレンチの誘電体材料に隣り合う側壁を有し、これらの側壁は、表面欠陥を不動態化するために有利にドープされ得る。すなわち、側壁は、それらの垂直範囲の少なくとも一部にわたって高濃度にドープされたクラッドを備え得る。いくつかの実施形態では、側壁の少なくとも下部は、下部接触層と同じドーピングタイプのドーパントを有する高濃度にドープされたクラッドを有し、その結果、高濃度にドープされたクラッドは、列の周りに下部接触層の電気的延長部を形成する。いくつかの実施形態では、側壁の少なくとも上部は、上部接触層と同じドーピングタイプのドーパントを有する高濃度にドープされたクラッドを有し、したがって、高濃度にドープされたクラッドは、列の周りに上部接触層の電気的延長部を形成する。さらに、下部及び上部接触層は、第１及び第２の高濃度にドープされた側壁クラッド部分によって互いに電気的に分離され得、その結果、下部及び上部接触層及び介在する高濃度にドープされた側壁クラッド部分は、ｐ＋ｎ＋ｐ＋ｎ＋の垂直ドーピングシーケンスにある。
[0017]誘電体トレンチは、エピタキシャル構造を完全に通って延びる必要はない。例えば、いくつかの実施形態では、誘電体トレンチは、下部接触層の上方で垂直に終端し、下部接点は、アレイのブランケット接点である。これは、誘電体トレンチが、ドープされた光吸収層を通して、また下部接触層を通して垂直に完全に延びることの代替であり、この場合、下部接点は、下部接触層のそれぞれのピクセルに接続された接点のアレイを含む。
[0018]サブピクセル構造はまた、いくつかの状況において有利であり得る。そのような設計では、誘電体トレンチのいくつかは、下部接触層の上で垂直に終端し、一方、他の誘電体トレンチは、ドープされた光吸収層及び下部接触層を通って垂直に完全に延びる。これにより、ピクセルグループのアレイが形成され、各ピクセルグループは、そのグループのピクセルに共通であるその独自の下部接点を有する。同じグループ内のピクセルをサブピクセルと呼ぶ。
[0019]提案されたセンサチップは、異なるプロセスを使用して異なるウェーハで製造された他のチップとともにモジュールに組み込むことができる。モジュールは、前面又は背面の照明に基づくことができる。つまり、追加のチップは、背面照射用のセンサアレイチップの前面（上側）、又は前面照射用のセンサアレイチップの背面（下側）のいずれかに取り付けることができる。
[0020]第２のチップとして形成されたプロセッサデバイスと一緒に取り付けられた、上記のようなセンサアレイデバイスを備えた第１のチップを含む、統合センサアレイモジュールを提供することができる。次に、それぞれのチップは、それぞれに最適化されたそれぞれの材料及び製造プロセスを使用して、別々のウェーハ上で独立して製造され得る。プロセッサチップは、センサチップのピクセルのためのピクセル固有の処理要素のアレイを含む。プロセッサチップはセンサチップに取り付けられている。２つのチップ間のビアは、センサアレイデバイス内のプロセッサチップのピクセル固有の処理要素のそれぞれと対応するピクセルのピクセル接点との間に電気的接続を形成する。したがって、統合は垂直であり、センサアレイのピクセルとプロセッサチップ内の処理要素が１対１で対応する。モジュールにメモリチップを取り付けることによっても、統合をさらに一歩進めることができる。メモリデバイスは、第３のウェーハから第３のチップとして形成され、センサチップのピクセルのためのピクセル固有のメモリ要素を含む。メモリチップは、プロセッサチップのピクセル固有の処理要素のそれぞれとメモリチップ内のピクセル固有のメモリ要素との間にさらなるビアが電気的接続を形成するように、プロセッサチップに取り付けられている。メモリは、例えば、ＤＲＡＭなどのランダムアクセスメモリであり得る。
[0021]本開示のさらなる態様によれば、光検出器デバイスを製造する方法が提供され、この方法は、高濃度にドープされたｐ型又はｎ型半導体材料から構成される上部接触層と、上部接触層とは反対のタイプの高濃度にドープされたｎ型又はｐ型半導体材料から構成される下部接触層と、上部と下部接触層の間に挟まれたドープされた半導体材料の光吸収層であって、光がデバイスに入射すると、光子の吸収に応答して反対に帯電したキャリアの対を生成するように構成される、光吸収層と、を含む半導体エピタキシャル構造を製造するステップと、上部接触層及びドープされた光吸収層の少なくとも一部を垂直に通ってトレンチのメッシュをエッチングして、ピクセルを形成する半導体材料の横方向に隣り合う独立して接触可能な列のアレイに層を細分するステップと、トレンチを誘電体材料で充填して絶縁させるステップと、光検出器デバイスにおいて、ピクセルの上部及び下部接点間に印加された電圧が、逆バイアスから順バイアスに切り替えられた後、光子吸収に応答して光吸収層で生成されたキャリアは、光吸収層に蓄積し、これにより、入射光強度に反比例する時間遅延の後、上部接点と下部接点の間で電流が流れ始めるように、上部及び下部接触層のピクセルに上部及び下部接点を設けるステップと、を含む。
[0022]本開示の別の態様によれば、光検出器デバイスを動作させる方法が提供され、この方法は、高濃度にドープされたｐ型又はｎ型半導体材料で構成される上部接触層と、上部接触層とは反対のタイプの高濃度にドープされたｎ型又はｐ型半導体材料で構成される下部接触層と、上部と下部接触層の間に挟まれたドープされた半導体材料の光吸収層であって、光がデバイスに入射したときに光子の吸収に応答して反対に帯電したキャリアの対を生成するように構成される、光吸収層と、上部接触層及びドープされた光吸収層の少なくとも一部を通って垂直に延びる、ピクセルを形成する半導体材料の横方向に隣り合う独立して接触可能な列のアレイに層を細分する誘電体材料の絶縁トレンチのメッシュと、上部及び下部接触層のそれぞれのピクセルに接続された上部及び下部接点と、を光検出器デバイスに設けるステップと、上部接点と下部接点の間に逆バイアス電圧を印加することと、光子吸収に応答して光吸収層で続いて生成されるキャリアが光吸収層に蓄積するように、逆バイアス電圧を順バイアス電圧に切り替えることと、上部接点と下部接点との間の電流の流れの開始を感知し、前記切り替えと前記開始との間の時間遅延を測定することであり、時間遅延は、入射光強度に反比例する、ことと、を繰り返すことにより光検出器デバイスを動作させるステップと、を含む。
[0023]光吸収層は、単一の半導体材料から作製され得る光吸収領域を形成する。光吸収層又は領域は、１つ又は複数のドーピング層又は領域からなり得る。いくつかの実施形態では、光吸収層又は領域は、同じドーパントタイプ、例えば、すべてｐドープ又はすべてｎドープでドープされた半導体材料の単層で作製されている。他の実施形態では、光吸収層又は領域は単一の半導体材料で作製されているが、ｐｎ接合が形成されるようにｎドープ及びｐドープ層又は領域が異なり、したがって、ｐ型領域とｎ型領域の間のｐｎ接合はホモ接合である。さらに別の実施形態では、光吸収層又は領域は、異なる半導体材料で作製されているので、ｐ型領域とｎ型領域との間のｐｎ接合は、ヘテロ接合である。ヘテロ接合では、２つの異なる材料が同じ材料のシステム内にある可能性があるため、例えば、ＳｉＧｅＣ材料のシステムやＧａＡｌＩｎＡｓＰ材料のシステムなど、互いに合金を形成することができる。仕様を満たすために光検出器の要求に応じて、光子のバンド間吸収が所望のエネルギー範囲、例えば可視又は近赤外にわたって起こるように、それらのバンドギャップを考慮して、光吸収層又は領域が作製される半導体材料が選択されることが理解されよう。
[0024]以下では、本発明は、図に示される例示的な実施形態を参照する場合にのみ、例としてさらに説明される。
現在の商用カメラで使用されているＣＭＯＳ ＡＰＳピクセルで使用されている標準ＰＰＤの概略断面図である。 図１ＡのＰＰＤの概略断面エネルギーバンド図である。 図１Ａ及び１Ｂに示されているように、ＰＰＤを組み込んだ現在の商用カメラで使用されているＣＭＯＳ ＡＰＳピクセルの等価回路である。 米国特許出願公開第２０１２／３１３１５５（Ａ１）号に開示されている従来技術の光検出器の断面図の概略図である。 米国特許出願公開第２０１２／３１３１５５（Ａ１）号に開示されている従来技術の光検出器の平面図の概略図である。 第１の実施形態による、センサアレイデバイスの３つの感知ピクセルのｘｚ平面における概略断面図である。 図３Ａのセンサアレイデバイスのｘｙ平面における概略平面図である。 光検出器ピクセルが逆バイアス状態にある、第１の実施形態による光検出器ピクセルを示すエネルギーバンド図である。 光検出器ピクセルが順バイアス非導電状態にある、第１の実施形態による光検出器ピクセルを示すエネルギーバンド図である。 光検出器ピクセルが順バイアス導電状態にある、第１の実施形態による光検出器ピクセルを示すエネルギーバンド図である。 入射光がある場合とない場合、すなわち、それぞれ、図４Ｃ及び４Ｂの順バイアス導電状態及び非導電状態である、図３Ａ及び３Ｂの第１の実施形態による光検出器のバイアス電圧の関数としての出力電流のグラフである。 光がある場合の印加電圧Ｖｄと出力電流Ｉのオシロスコープのスクリーンショットを示す。 光がない場合の印加電圧Ｖｄと出力電流Ｉのオシロスコープのスクリーンショットを示す。 吸収された光パワーＡの関数としての逆数トリガ時間１／ｔをプロットしたグラフである。 第１の実施形態の変形による光検出器センサアレイの概略断面図である。 第１の実施形態のものなど、本発明を具体化するセンサアレイデバイスを組み込んだ統合センサアレイモジュールの概略断面図である。 第１の実施形態のものなど、本発明を具体化するセンサアレイデバイスを組み込んだ別の統合センサアレイモジュールの概略断面図である。 第２の実施形態による、センサアレイデバイスの３つの感知ピクセルのｘｚ平面における概略断面図である。 第３の実施形態による、センサアレイデバイスの３つの感知ピクセルのｘｚ平面における概略断面図である。 第４の実施形態による、センサアレイデバイスの３つの感知ピクセルのｘｚ平面における概略断面図である。 図１３の実施形態による、光検出器ピクセルが逆バイアス状態にある光検出器ピクセルを示すエネルギーバンド図である。 図１３の実施形態による、光検出器ピクセルが順バイアス非導電状態にある光検出器ピクセルを示すエネルギーバンド図である。 図１３の実施形態による、光検出器ピクセルが順バイアス導電状態にある光検出器ピクセルを示すエネルギーバンド図である。 入射光がある場合とない場合、すなわち、それぞれ図１４Ｃ及び１４Ｂの順バイアスの導電状態及び非導電状態である図１３の実施形態による光検出器のバイアス電圧の関数としての出力電流のグラフである。 第５の実施形態による、センサアレイデバイスの３つの感知ピクセルのｘｚ平面における概略断面図である。 図１６の実施形態による、光検出器ピクセルが逆バイアス状態にある光検出器を示すエネルギーバンド図である。 図１６の実施形態による、光検出器ピクセルが順バイアス非導電状態にある光検出器を示すエネルギーバンド図である。 図１６の実施形態による、光検出器ピクセルが順バイアス導電状態にある光検出器を示すエネルギーバンド図である。 入射光がある場合とない場合、すなわち、それぞれ図１７Ｃ及び１７Ｂの順バイアス導電状態及び非導電状態である図１６の実施形態による光検出器のバイアス電圧の関数としての出力電流のグラフである。
[0025]以下の詳細な説明では、限定ではなく説明の目的で、本開示のより良い理解を提供するために特定の詳細が示されている。これらの特定の詳細から逸脱する他の実施形態において本開示が実施され得ることは当業者には明らかであろう。
[0026]図３Ａは、第１の実施形態による、センサアレイデバイス１の３つの感知ピクセル２のｘｚ平面における概略断面図であり、各ピクセル２は、独立して動作可能な光検出器である。図３Ｂは、同じセンサアレイデバイス１の概略平面図であり、感知ピクセル２が、それぞれｘ及びｙ方向にピクセルピッチＰｘ及びＰｙを有する２次元アレイに配置されていることを示す。（他の実施形態は、１次元ピクセルアレイを有し得る。）ピッチＰｘ、Ｐｙは、正方形のアレイを形成するために等しくなり得るか、又は、長方形のアレイを形成するために異なり得る。各ピクセル２は、誘電体、すなわち、電気絶縁性の材料によって隣接物から電気的に絶縁された半導体材料の列５によって形成され、その材料は、列５の間のトレンチ１６を充填する。したがって、列５は、トレンチ１６の誘電体材料に隣り合う側壁１８を有する。したがって、ピクセル２を形成する半導体材料の横方向に隣り合う、独立して接触可能な列５の２次元アレイが形成される。センサアレイデバイス１はまた、図３Ｂに概略的に示されているように、同じウェーハに形成された制御又は他の電子部品２５のための領域を有し得る。成長方向、すなわちウェーハの平面に直交する方向は、ｚ方向としてマークされ、エピタキシャル層はｘｙ平面にある。光検出器の層は、例えば、半導体オン絶縁体（ＳＯＩ）基板上にエピタキシャルに製造される。
[0027]図３Ａを参照すると、構造の半導体部分は、下から上への層シーケンス（ｐ＋、ｎ、ｐ、ｎ＋）で構成されている。すなわち、高濃度にドープされたｐ型半導体材料（ｐ＋と表示）からなる下部接触層２０、ｎ型ドープ半導体材料（ｎと表示）の下層１４、ｐ型半導体材料（ｐと表示）の上層１２が存在し、これらの２つの層は集合的に光吸収領域１５を形成し、高濃度にドープされたｎ型半導体材料（ｎ＋と表示）から構成される上部接触層１０がある。高濃度にドープされた材料は、縮退するのに十分に高濃度にドープされ得、すなわち、ドーピング中心がミニバンドに融合し、隣り合う伝導帯又は価電子帯にそれぞれ移動する必要なしに電子又は正孔が移動できるようにし、又は、縮退ドーピングの閾値よりも低いレベルでドープすることができるが、それにもかかわらず、光吸収領域１５のドーピング濃度よりも著しく高い。したがって、光吸収領域１５は、上部と下部接触層１０、２０の間に挟まれたｐｎ接合１３を形成する。光吸収領域１５は、光がデバイスに入射したときの光子「ｈｖ」の吸収に応答して、反対に帯電したキャリアの対、すなわち電子「ｅ－」及び正孔「ｈ＋」を生成するように構成される。トレンチ１６は、上部接触層１０及びドープされた光吸収領域１５の少なくとも一部を通って、任意選択で光吸収領域１５全体を通って、さらに任意選択で下部接触層２０を通って垂直に延びる誘電体材料のメッシュを形成する。
[0028]図３Ｂを参照すると、検出器アレイは、センサのアレイに加えて、アレイの光センサの取得、捕捉、及び／又は感知動作を管理するための制御回路構成２５を含み得る。例えば、制御回路構成（センサと同じ基板上に統合され得る）は、データ取得又は感知が送信のデータレートに相関するような方法でセンサを制御又は有効化／無効化することができる。検出器アレイは、複数の光ファイバ出力デバイスに結合することができ、各光ファイバデバイスは、センサの１つ、又はセンサのグループに関連付けられている。センサは、任意のアレイアーキテクチャーで、並びに任意のタイプの集積回路構成と組み合わせて構成及び／又は配置することができる。さらに、任意の適切な製造技術を使用して、アレイを製造することができる。
[0029]したがって、半導体材料の平面層１０、１２、１４、２０は、ピクセル２を形成する、横方向に隣り合う、独立して接触可能な列５の２次元アレイに細分される。上部及び下部接点２２、２４は、上部及び下部接触層１０、２０のそれぞれのピクセル列５に接続されている。より一般的には、下部接触層２０は、上部接触層１０とは反対方向でドープされ、本明細書に記載の任意の実施形態を念頭に置いて、すべての半導体層又は領域のドーピングの方向が逆になる同等の「反転された」実施形態が存在するであろう。
[0030]誘電体トレンチ１６は、光吸収層１２、１４を通って、また下部接触層２０を通って垂直に完全に延びることが示されている。次に、下部接点２４は、各列の基部にある下部接触層２０の一部によってそれぞれのピクセル列５に接続された個々の接点のアレイとして実装される。変形（図示せず）は、誘電体トレンチ１６が、例えば、下部光吸収層１４の底部又はその近くで、下部接触層２０の上方で垂直に終端するためのものである。その場合、下部接点２０は、ブランケット接点、すなわち、アレイ内のすべてのピクセルに共通の１つの接点となる。
[0031]ｘｚ平面について図３Ａに概略的に示されているように、ピクセル形成列５は、隣り合うピクセル間の横方向の分離よりも大きい光吸収領域１５の深さによって定義されるように、１未満のアスペクト比を有し得、つまり、ｘｚ平面のピクセルピッチＰｘ（又はｙｚ平面のＰｙ）であることに留意されたい。一般に、光吸収領域１５の厚さは、物理学、すなわち、光吸収領域に使用される半導体材料における所望の波長範囲の光子の吸収長によって決定されるであろう。半導体材料としてケイ素を使用して可視範囲で検出する場合、光吸収領域の厚さはおそらく２～５マイクロメートルになる。現在の設計は、小さなピッチサイズに特に適しており、したがって、キャリアの輸送方向は横方向ではなく垂直方向であるため、おそらく０．１～０．３（又は０．４）の小さなアスペクト比であり、図１Ａ～１Ｃを参照して前述したように、ＣＭＯＳ ＡＰＳの従来のＰＰＤベースのピクセル設計と比較して、ピクセル列には実質的に横方向の構造がないためである。
[0032]図３Ａの実施形態を垂直デバイスと呼ぶ。垂直とは、基板の平面であるｘｙ平面に層がエピタキシャルに形成されているため、層のシーケンスがｚ方向にあることを意味する。構造は、隣り合うピクセルを互いに電気的に分離する誘電体材料で充填された絶縁トレンチによって、行と列の２次元アレイ（又は代わりに行の１次元アレイ）で個々のピクセルに細分される。誘電体材料は、例えば、エッチング後に堆積される材料、又はエッチング後に酸化プロセスによって生成される材料であり得る。トレンチを誘電体材料で充填する代わりに、それらを未充填のままにするか、又はトレンチの側面をコーティングする酸化物又は他の絶縁材料の薄層によって部分的にのみ充填することができる。したがって、絶縁トレンチは、光検出器を独立して接触可能なピクセルのアレイに細分するように、光吸収領域及び接触領域の少なくとも１つを通って垂直に延びる。
[0033]半導体層は、図示のようにｐ＋ｎｐｎ＋のシーケンスで、又はその逆のシーケンスで、適切な基板上に堆積される。各層のドーピングは、必要に応じて、堆積時に、又はイオン注入などの堆積後プロセスを通じて、又は両方の組み合わせによって達成することができる。ｎ型層とｐ型層は検出器の光吸収領域を形成し、ｎ＋層とｐ＋層はその接触領域を形成する。ｎ型層とｐ型層には、ｐｎ接合を形成する界面がある。ｎ型層とｐ型層には、指定された波長（エネルギー）範囲の光子を吸収するのに適したバンドギャップがあり、デバイスが順バイアス下にある場合、図４Ｂ及び４Ｃに示すように、作製の時点で経験する電界に応じて反対方向にドリフトし、それぞれの電位井戸に向かって移動する（以下の文章を参照）電子と正孔の対を生成する。デバイスが順バイアス下にある間に、ｐ層（概略的に示されている）又はｎ層での光子の吸収によって生成された電子正孔対は、順バイアスによって誘発された印加電界によって分離される。図３Ａに概略的に示すように、光子吸収がｐｎ接合に近い場合、正孔は最初にｎ＋層に向かってドリフトし、電子は最初にｐ＋層に向かってドリフトする。次に、電子と正孔は、図４Ｃに概略的に示されているように、伝導帯と価電子帯のそれぞれの電位井戸に蓄積する。基板は示されていないが、ｐ＋層のピクセルにオーム接触するためのｐ＋基板などの適切な基板が準備され得る。構造がｐｎ接合に関して逆バイアスから順バイアスに切り替わると、光子吸収によって生成された電子正孔対は、十分な数の電子と正孔がそれぞれの電位井戸に蓄積されると、接点間の電流の流れを開始して、接点への電位障壁を十分に減少させる。したがって、逆から順へのバイアス切り替えイベントから、入射光強度に反比例する電流の流れの開始までの時間遅延がある。
[0034]光検出器は、逆バイアスから順バイアスへの切り替えの繰り返しサイクルによって動作させられる。つまり、ｎ＋及びｐ＋接点に逆バイアスをかけるために電圧を印加することによって動作が進行する。逆バイアス電圧を順バイアス電圧に切り替える。切り替え後、光子吸収に応答して光吸収領域で生成された電子と正孔は、それぞれの伝導帯と価電子帯の電位井戸に向かってドリフトし、蓄積する。次に、デバイスは、第１接点と第２接点の間の電流の流れの開始を感知する。前記切り替えと前記開始との間の時間遅延が測定され、時間遅延は入射光強度に反比例する。次に、この逆から順へのバイアスシーケンスが繰り返される。駆動と読み出しの繰り返しサイクルは、周期的又は非周期的である可能性がある。周期的な場合、順バイアスと逆バイアスのセグメントの持続時間は固定されている。非周期的な場合、逆バイアスセグメントの持続時間は固定されているが、順バイアス持続時間は、最小値と最大値の間に設定された時間ウィンドウ内の入射光強度に応じて変化する。電流の開始が発生し、時間遅延が測定された後、サイクルの順バイアスセグメントを終端できる。順バイアス持続時間は、電流の開始がないため、入射光がないときに最大値になり、時間遅延が最小値よりも短くなるため、入射光強度が高いときに最小値になるが、入射光強度が電流の開始の時間遅延がウィンドウ内にあるような場合は、中間値になる。
[0035]図４Ａ、４Ｂ及び４Ｃは、デバイスのピクセルが光を感知するためにどのように動作するかを示す、ｚ方向に沿ったエネルギーバンド図である。ピクセルは、接点２２、２４を介して図４Ａに示すように、垂直ｐ＋、ｎ、ｐ、ｎ＋構造に逆バイアスＲＢ電圧を印加することによって最初にリセットされる。次に、ピクセルは逆バイアスＲＢから順バイアスＦＢに切り替えられる。ＦＢに切り替えた直後のエネルギーバンド図は図４Ｂのようになる。ＦＢへの切り替えに続いて、光吸収領域、すなわち、光子吸収に応答してｐ型層１２又はｎ型層１４のいずれかで生成される電子と正孔の対は、伝導帯と価電子帯のそれぞれの電位井戸に向かってドリフトし、蓄積する。光子が吸収されるにつれて、時間の経過とともに、ますます多くの正孔と電子がそれぞれの電位井戸に蓄積する。したがって、層１２及び１４と接触層１０及び２０との間の電位障壁は、電位障壁が除去されるまで、徐々に減少するか、又は少なくとも、図４Ｃに示されるように、残りの障壁高さを超えるキャリアの熱輸送を可能にするのに十分小さくなる。次に、電流が接点２２、２４の間を流れる。電位障壁を十分に下げるには、一定数の電子正孔対が必要になるため、入射光強度に反比例する時間遅延後に電流が流れ始める。
[0036]ＲＢにおけるリセット、すなわち、図４Ａに示される状態は、例として、以下を設定することによって生成することができる。
Ｖｐ＋＝Ｖｄｄ／２及びＶｎ＋＝Ｖｄｄ
ここで、Ｖｄｄは電源電圧である。図４Ｂ及び４ＣのＦＢ感知モードは、例として、以下を設定することによって生成することができる。
Ｖｐ＋＝Ｖｄｄ／２及びＶｎ＋＝０
[0037]図４Ａ、４Ｂ、及び４Ｃは、ｚ方向に沿ったエネルギーバンド図である。図４Ａは、逆バイアスの光検出器を示す。図４Ｂ及び４Ｃは両方とも、バイアス電圧Ｖｐ＋－Ｖｎ＋で順バイアスの光検出器を示す。図４Ｂは、リセット後、光子が吸収される前、例えばＲＢから切り替えた直後の、構造が非導電状態にある状態を示す。図４Ｃは、構造を導電状態にするのに十分な数の光子が吸収された後の状態を示す。すなわち、順バイアスでは、センサがまだ光を吸収していないか、又は光の量が不十分である場合、電位障壁のために、ｐ＋領域とｎ＋領域１０、２０との間に電流がほとんど又はまったく流れない。しかし、光が順バイアス構造に入射すると、入射光子が吸収されて電子正孔対が生成され、センサはしばらくすると導電状態に変化する。すなわち、バイアス電圧によって生成された電界の下で、光子によって生成された正孔は、ｎ＋接触領域１０に隣り合うｐ領域１２の価電子帯電位井戸に向かってドリフトして蓄積し、ｐ領域１２とｎ＋接触領域１０との間の電位障壁の低下を誘発する。同様に、光子によって生成された電子は、ｐ＋接触領域２０に隣り合うｎ領域１４の伝導帯電位井戸に向かってドリフトして蓄積し、ｎ領域１４とｐ＋領域２０との間の電位障壁の低下を誘発する。導電状態では、センサは大きな内部電流ゲインを実現する。さらに、正のフィードバックメカニズムは、それぞれのｎ＋及びｐ＋接触領域１０、２０に隣り合う過剰な正及び負のキャリアの蓄積を加速し、これにより、そのような領域に対応する電位障壁が減少し、障壁が十分に減少した場合、光センサのｐ＋領域とｎ＋領域の間に電流を流し、入射光を検出したとき、又はそれに応答して出力電流を流す。
[0038]図５は、入射光が検出された場合（ＯＮ／ｈｖ）と検出されなかった場合（ＯＦＦ／ｈｖ）のｎ＋とｐ＋の接触領域間のバイアス電圧Ｖｐ＋－Ｖｎ＋の関数としての光検出器の出力電流を示す概略グラフであり、すなわち、それぞれ図４Ｃ及び４Ｂの導電状態及び非導電状態である。閾値バイアス電圧Ｖｔｈを超えると、導電状態の出力電流は、バイアス電圧の変化に対して多かれ少なかれ静的であり、これは、入射光強度が電流の大きさではなくトリガ時間によって測定されることを考えると、好ましい動作レジームであることに留意されたい。
[0039]図６Ａと６Ｂは、それぞれ光のない場合とある場合の印加電圧Ｖｄ＝Ｖｐ＋－Ｖｎ＋と出力電流Ｉのオシロスコープのスクリーンショットを示す。トリガ時間ｔは、光強度の増加とともに減少する。図６Ａは、光がない場合のｔ０＝５．５μｓのトリガ時間を示す。図６Ｂは、３５ｎＷの吸収電力の光でのｔ１＝１．５μｓのトリガ時間を示す。低電流状態から高電流状態への切り替えは非常に急激に発生する。これは、遅延時間の正確な測定に適している。０．８ｍＡの出力電流は、３５ｎＷの吸収電力で従来のフォトダイオードで達成できる出力電流よりも４桁以上高くなっている。
[0040]図７は、ナノワット単位の吸収された光パワーＡの関数として、マイクロ秒単位の逆数トリガ時間１／ｔをプロットするグラフである。見てわかるように、トリガ時間の逆数と吸収された光パワーの間には線形の関係がある。
[0041]図８は、第１の実施形態の変形による垂直光検出器アレイ１の概略断面図であり、これは、第１の実施形態の以前の説明から大部分が理解されるであろう。変形では、各ピクセル２は、サブピクセル２’のグループからなる。第１の実施形態と同様に、各ピクセル２は、構造全体、すなわちｎ＋ｐｎｐ＋層を通って延びる誘電体材料トレンチ１６によって定義されて、列５を定義する。所与のピクセル２のサブピクセル列５’は、誘電体材料トレンチ２６によって互いに分割されているが、全体ではなく部分的に構造を通って、すなわち、少なくとも上部接触層１０（ここではｎ＋）を通り、少なくとも部分的に光吸収層１２の上部（ここではｐ）を通り、おそらくまた部分的に光吸収層１４（ここではｎ）の下部を通って延びる。したがって、各ピクセル列５は、さらなる絶縁トレンチ２６によって、サブピクセル列５’の１次元又は２次元配列に細分され、これは、各ピクセル２について、ピクセルを定義する絶縁トレンチ１６の横方向内側にあり、接触領域１０の１つ及び光吸収層１２、１４の少なくとも１つを通って垂直に延びるが、他の接触領域２０ほど遠くはないため、任意の１つのピクセル２のサブピクセル列５’は、共通の下部接点２４’によって共通に接触されたままであり、一方、サブピクセル列５’は、それぞれの上部接点２２によって個別に接触される。サブピクセル構造は、内部静電容量を低減し、より良い感度を達成するのに役立ち得る。このサブピクセル構造では、トレンチ２６は、下部接触層２０の上方で垂直に終端し、一方、トレンチ１６は、ドープされた光吸収層１２、１４、及び任意選択でさらに下部接触層２０を通って垂直に完全に延びるので、ピクセルグループのアレイは、そのグループのサブピクセル２’に共通であるそれ自身の下部接点２４’を有する各ピクセルグループで形成される。以下に記載されるさらなる実施形態の同様の変形、すなわち、各ピクセルを複数のサブピクセルに細分する変形も存在することが理解されよう。
[0042]図９は、第１の実施形態又は以下に説明する実施形態のいずれかなど、本発明を具体化するセンサアレイデバイスを組み込んだ統合センサアレイモジュールの概略断面図である。図３Ａに示される１つのチップとしての光検出器センサアレイデバイス１は、上部接触領域に配置された半導体回路層ウェーハ構造６から形成されたプロセッサチップと組み合わされる。プロセッサチップの回路層は、光検出器のピクセルアレイ用の読み出しセンサのアレイを含み、センサピクセルの接続は、ビア２８で実装されている。特に、回路層は、ケイ素貫通ビア（ＴＳＶ）２８を備えたピクセルへの電気的接続を可能にするＣＭＯＳ回路層であり得る。次に、バイアス電圧をＴＳＶを介してｎ＋及びｐ＋接触領域に印加できる。さらに、入射光によって誘導される信号電流は、ＴＳＶ接続を介してピクセルごとに検出できる。ＣＭＯＳ回路層はｎ＋接触層に配置されて示されているが、代わりにｐ＋接触層に配置することもできる。
[0043]図１０は、第１の実施形態又は以下に説明する実施形態のいずれかのセンサアレイなど、本発明を１つのチップとして具体化するセンサアレイデバイスを組み込んだ別の統合センサアレイモジュールの概略断面図である。統合センサアレイモジュールは、第１のチップ１として形成された図３Ａに示されるようなセンサアレイデバイスと、第２のチップ６として形成された電子処理デバイスとを備える。プロセッサチップ６は、デジタルフロントエンド回路構成６０及び時間デジタル変換器（ＴＤＣ）要素６２などのセンサアレイデバイス１のピクセルのためのそれぞれの電子処理要素、及び任意選択でインテグレータやカウンタなどのいくつかのピクセル固有のデジタル信号処理要素も有する。プロセッサチップ６は、ビア２８がプロセッサチップの処理要素とセンサチップ１内のそれぞれのピクセルの接点との間に電気的相互接続を形成するように、センサチップ１に取り付けられている。モジュールは、任意選択で、第３のチップ９として形成されたメモリデバイス６４をさらに備える。メモリは、ＤＲＡＭなどのランダムアクセスメモリであり得る。メモリチップは、センサアレイのピクセル用のＤＲＡＭメモリ要素６４などのメモリ要素を備える。メモリチップ９は、プロセッサチップ６に取り付けられ、その結果、さらなるビア２８は、プロセッサチップ６の処理要素とメモリチップ９のそれぞれのメモリ要素との間に電気的相互接続を形成する。図９の実施形態にメモリチップを追加することもできる。
[0044]図９を図１０と比較すると、プロセッサチップ６は、図９のセンサチップ１の上部にあり（センサアレイの下部照明を意味する）、一方、図１０では、プロセッサチップ６は、センサチップ１の下にある（センサアレイの上部照明を意味する）ことに留意されたい。この違いは、どちらの選択肢も可能であるという事実を表している。図９と図１０に示すように、それぞれが製造プロセスで製造された複数の専用チップを、独自のそれぞれの設計に最適化された材料に統合することができる。すなわち、センサチップ１は、専用の最適化プロセスを使用して１つのウェーハ上に製造することができ、信号処理用の電子回路は、例えば、高性能ＣＭＯＳプロセスに基づく数値処理チップ６を製造するために別のウェーハに製造することができる。第３のウェーハは、例えば、専用のＤＲＡＭ製造プロセスを使用してメモリチップ９を製造するために使用することができる。
[0045]図１１は、第２の実施形態による、センサアレイデバイス１の３つの感知ピクセル２のｘｚ平面における概略断面図である。ピクセル列側壁１８は、それぞれｎ＋ｐ＋ｎ＋及びｐ＋がドープされた４つの異なる垂直部分３４、３６、３８、４０から形成される高濃度にドープされたクラッド３２を有する。したがって、上部及び下部接触層１０及び２０は、クラッド部分によって互いに電気的に分離されている。最上部のクラッド部分３４は、上部接触層１０と同じドーピングタイプのドーパントでドープされているので、高濃度にドープされたクラッドは、ピクセル列５のキャップの周りに上部接触層１０の電気的延長部を形成する。最上部３４は、ｐ型上部光吸収層１２の途中で終端している。最下部のクラッド部分４０は、下部接触層２０と同じドーピングタイプのドーパントでドープされているので、高濃度にドープされたクラッドは、ピクセル列５の基部の周りに下部接触層２０の電気的延長部を形成する。最下部４０は、ｎ型下部光吸収層１４の途中で終端している。部分３４と４０の間に、追加の部分３６と３８が配置されている。ｐ型層１２の下部は、ｐ＋クラッド３６で包まれ、ｎ型層１４の上部は、ｎ＋クラッド３８で包まれている。変形では、クラッド部分３６及び３８を省略でき、クラッド部分３４及び４０は、ｐｎ接合１３で交わるように延びることができる。この実施形態によるデバイスを動作させることの機能的側面は、上記の図４Ａ～図７に関連して説明されたものと同じである。
[0046]図１２は、第３の実施形態による、センサアレイデバイス１の３つの感知ピクセル２のｘｚ平面における概略断面図である。この実施形態では、上部接点２２は、誘電体材料４３のリングによってその外側部分４４から電気的に絶縁されている上部接触層１０の内側部分４２に接続されている。光吸収領域１５は、上部接触層１０と下部接触層２０との間で垂直方向に完全に延びるｎ型半導体材料の単層１４で形成されている。上部接触層１０の内側部分４２の近位には、各ピクセル列５において、領域１７の横方向の境界、すなわち、ｐｎ接合１３が、上部接触層１０の外側部分４４で終端するように、ｐ型層１４によって横方向に囲まれたｐ型半導体材料の領域１７が配置されている。したがって、ｐ型領域１７は、光吸収領域のｎ型部分を形成するエピタキシャル層１４内に埋め込まれている。４０とラベル付けされたこの実施形態の側壁ドープクラッド３２に関して、それは、図示の例ｐ＋において、下部接触層２０のものと同じドーピングタイプの単一のドーパントによって形成され、したがって、ドープされたクラッド４０は、側壁１８に、ピクセル列５の全高の周りに下部接触層２０の電気的延長部を形成する。この実施形態によるデバイスを動作させることの機能的側面は、上記の図４Ａ～図７に関連して説明されたものと同じである。
[0047]図１３は、第４の実施形態による、センサアレイデバイスの３つの感知ピクセルのｘｚ平面における概略断面図である。この実施形態では、スタックは、上部接触層１０はｐ＋がドープされ、下部接触層２０はｎ＋がドープされるという点で、前の実施形態と比較して反転されている。また、光吸収領域は、上部と下部接触層１０と２０との間に延びるｐ型半導体材料の単層１２で形成されている。逆バイアスを加えることによってデバイスがリセットされると、すなわち、下部接点２４が上部接点２２よりも高い電圧に保持されると、境界５１を有する空乏領域５０が、ｐ型接触層に隣り合うｐ型光吸収層１２に作製される。次に、デバイスが感知のために順バイアスに切り替えられると、すなわち、下部接点２４が上部接点２２よりも低い電圧に保持されると、空乏領域５０は、ｐ＋接点に向かって移動した正孔を捕捉するための電荷シンクとして機能する。すなわち、光子吸収に応答して光吸収層に生成された正孔は、最初は空乏領域に蓄積し、徐々にそれを侵食する。空乏領域５０の電荷シンク効果が飽和に近づくと、すなわち、空乏領域が徐々に消えると、電流が接点２２、２４の間に流れ始める。順バイアスに切り替える前に空乏領域５０を確立することの効果は、電流の流れの開始が、入射光強度に反比例するＲＢからＦＢへの切り替えイベントからの時間だけ遅延されることである。したがって、前の実施形態と同じ動作原理が達成されるが、異なる層構造を有する。
[0048]さらに、この実施形態では、上部接点２２は、ｐ型光吸収層１２の垂直延長部４５によって上部接触層１０の外側部分４６から分離されている上部接触層１０の内側部分４７に接続されている。したがって、これは、ｘｙ平面において閉リング形状を有する。リング延長部４５は、ゲート接点４８に接続された同じリング形状のゲート４９をその上に配置した。ゲート４９は、ＣＭＯＳゲートであり得、製造中に、上部接触層１０にそのｐ＋ドーパントをドープするための影を作製するために使用することができる。ゲート接点４９は、共通に駆動され、例えば上部接点２２と一緒に接続され得るか、又は、接点２２と４９に異なる電圧を印加することにより、動作中に空乏領域の形状を調整するための柔軟性がより高まる図のように別々に接続したままにしておくことができ、これにより、順バイアスに切り替えた後、デバイスが非導電状態から導電状態に切り替わる前に蓄積する必要のあるキャリアの数を調整できる。したがって、その上部接触層１０内の各ピクセルは、それぞれ、光吸収層１４のドープされた半導体材料の閉ループ４５によって上部接触層１０の周囲部分４６から分離された上部接点２２に接続された部分４７を有する。４０とラベル付けされたこの実施形態の側壁ドープクラッド３２に関して、それは、図示の例ｐ＋において、下部接触層２０のものと同じドーピングタイプの単一のドーパントによって形成され、したがって、ドープされたクラッド４０は、側壁１８に、ピクセル列５の全高の周りに下部接触層２０の電気的延長部を形成する。この実施形態によるデバイスを動作させることの機能的側面は、上記の図４Ａ～図７に関連して説明されたものと同じである。
[0049]図１４Ａ、１４Ｂ、及び１４Ｃは、図１３の実施形態による、光検出器がそれぞれ逆バイアス状態（図１４Ａ）であり、順バイアス非導電状態（図１４Ｂ）及び順バイアス導電状態（図１４Ｃ）である光検出器を示すエネルギーバンド図である。ＲＢのリセット、つまり図１４Ａに示す状態は、例として、次のように設定することで生成できる。
Ｖｐ＋＝Ｖｇ＝０Ｖ及びＶｎ＋＝Ｖｄｄ／２
ここで、Ｖｄｄは電源電圧である。図１４Ｂ及び１４ＣのＦＢ感知モードは、例として、以下を設定することによって生成することができる。
Ｖｐ＋＝Ｖｇ＝Ｖｄｄ及びＶｎ＋＝Ｖｄｄ／２
[0050]図１５は、入射光がある場合とない場合の図１３の実施形態による光検出器のバイアス電圧の関数としての出力電流のグラフであり、すなわち、それぞれ図１４Ｃ及び１４Ｂの順バイアス導電状態及び非導電状態である。
[0051]図１６は、第５の実施形態による、センサアレイデバイスの３つの感知ピクセルのｘｚ平面における概略断面図である。Ｖｐ＋とラベル付けされた電圧を有する上部接点２２は、ｐ＋がドープされた上部接触層１０の内側部分５３に接続されている。上部接触層１０の外側部分５４は、内側部分５３に対して反対にドープされている、すなわちここではｎ＋である。外側部分５４は、Ｖｎ＋とラベル付けされた電圧が印加されている接点５５に接続されている。接点２２及び５５は、共通に駆動又は異なる電圧で駆動され得、接点２２及び５５に異なる電圧を印加することによって、空乏領域５０の形状、すなわちその境界５１の位置を調整するための柔軟性を実現し、その結果、順バイアスに切り替えた後、デバイスが非導電状態から導電状態に切り替わる前に蓄積する必要のあるキャリアの数を調整できる。この実施形態では、各ピクセルは、それが含まれるドープされた光吸収層の半導体材料と反対にドープされたドープされた半導体材料の少なくとも１つのアイランド５２をさらに含む（図示の例では、ピクセルごとに２つのアイランドがあり、それらはｎ＋にドープされている）。アイランドは、空乏領域５０内に電荷シンクを実現し、後者は、上部と下部接点１０、２０の間に逆バイアス電圧が印加されたときに形成される。したがって、各ピクセルは、反対のドーパントタイプの高濃度にドープされた半導体材料の閉ループ５４によって上部接触層１０の周囲部分５４から分離された上部接点２２に接続された上部接触層１０内に部分５３を有する。閉ループ５４はそれ自身の接点５５を有し、アイランドは上部接点に接続された上部接触層の前記部分の近位にある。円形の挿入図で示されている変形では、メインの図と同じｘｙ平面に配置された単一のアイランド５２を使用できる。さらなる変形は、３つ以上の同一平面上のアイランドを使用し得る。さらに別の変形では、垂直方向にオフセットされているため、異なるｘｙ平面にある複数のアイランドを有し得る。４０とラベル付けされた、この実施形態の側壁ドープクラッド３２に関して、それは、図示の例ｐ＋において、下部接触層２０のものとは反対のドーピングタイプの単一のドーパントによって形成される。この実施形態によるデバイスを動作させることの機能的側面は、上記の図４Ａ～図７に関連して説明されたものと同じである。
[0052]図１７Ａ、１７Ｂ、及び１７Ｃは、図１６の実施形態による、光検出器がそれぞれ逆バイアス状態、順バイアス導電状態、及び順バイアス非導電状態にある光検出器を示すエネルギーバンド図である。ＲＢのリセット、つまり図１７Ａに示す状態は、例として、次のように設定することで生成できる。
Ｖｐ＋＝Ｖｎ＋＝０Ｖ及びＶｂｃ＝Ｖｄｄ／２
ここで、図１７Ｂ及び１７ＣのＦＢ感知モードは、例として、以下を設定することによって生成することができる。
Ｖｐ＋＝Ｖｎ＋＝Ｖｄｄ及びＶｂｃ＝Ｖｄｄ／２
[0053]図１８は、入射光がある場合とない場合の図１６の実施形態による光検出器のバイアス電圧の関数としての出力電流のグラフであり、すなわち、それぞれ図１７Ｃ及び１７Ｂの順バイアス導電状態及び非導電状態である。
[0054]「回路」という用語は、とりわけ、能動的及び／又は受動的であり、一緒に結合されて目的の機能を提供又は実行する単一の構成要素又は複数の構成要素（集積回路形態であろうとなかろうと）を意味し得ることに留意されたい。「回路構成」という用語は、とりわけ、回路（統合されているかどうかにかかわらず）、そのような回路のグループ、１つ又は複数のプロセッサ、１つ又は複数のステートマシン、ソフトウェアを実装する１つ又は複数のプロセッサ、１つ又は複数のゲートアレイ、プログラマブルゲートアレイ及び／又はフィールドプログラマブルゲートアレイ、又は１つ又は複数の回路（統合されているかどうかにかかわらず）、１つ又は複数のステートマシン、１つ又は複数のプロセッサ、ソフトウェアを実装する１つ又は複数のプロセッサ、１つ又は複数のゲートアレイ、プログラマブルゲートアレイ及び／又はフィールドプログラマブルゲートアレイの組み合わせを意味し得る。「データ」という用語は、とりわけ、アナログ又はデジタルのいずれの形式であっても、単一ビット（又は同様のもの）又は複数ビット（又は同様のもの）であり得る電流又は電圧信号を意味し得る。
[0055]本明細書に開示される様々な回路及び回路構成は、コンピュータ支援設計ツールを使用して記述され、例えば、それらの動作、レジスタ転送、ロジック構成要素、トランジスタ、レイアウトジオメトリ、及び／又はその他の特性の観点から様々なコンピュータ可読媒体に具体化されたデータ及び／又は命令として表現（又は表示）され得ることにさらに留意されたい。このような回路式を実装できるファイル及びその他のオブジェクトのフォーマットには、Ｃ、Ｖｅｒｉｌｏｇ、ＨＬＤＬなどの動作言語をサポートするフォーマット、ＲＴＬなどのレジスタレベル記述言語をサポートするフォーマット、及びＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなどのジオメトリ記述言語をサポートするフォーマット及び任意のその他の適切なフォーマットと言語などが含まれるが、これらに限定されない。そのようなフォーマットされたデータ及び／又は命令が具体化され得るコンピュータ可読媒体には、様々な形態の不揮発性記憶媒体（例えば、光学的、磁気的、又は半導体記憶媒体）及びそのようなフォーマットされたデータ及び／又は命令を、無線、光、又は有線の信号媒体又はそれらの任意の組み合わせを介して転送するために使用され得るキャリア波が含まれるが、これらに限定されない。キャリア波によるそのようなフォーマットされたデータ及び／又は命令の転送の例には、インターネット及び／又は他のコンピュータネットワークを介した１つ又は複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰなど）を介した転送（アップロード、ダウンロード、電子メールなど）が含まれるが、これらに限定されない。本実施形態はまた、本明細書に記載の回路構成、及び／又はそれにより実装される技術のそのような表現に向けられており、したがって、本実施形態の範囲内に入ることが意図されている。
[0056]実際、１つ又は複数のコンピュータ可読媒体を介してコンピュータシステム内で受信された場合、上記の回路のそのようなデータ及び／又は命令ベースの表現は、そのような回路の物理的兆候の表現又は画像を生成するためのネットリスト生成プログラム、配置及び経路プログラムなどを含むがこれらに限定されない、１つ又は複数の他のコンピュータプログラムの実行と併せて、コンピュータシステム内の処理エンティティ（例えば、１つ又は複数のプロセッサ）によって処理され得る。その後、そのような表現又は画像は、例えば、デバイス製造プロセスにおいて回路の様々な構成要素を形成するために使用される１つ又は複数のマスクの生成を可能にすることによって、デバイス製造において使用され得る。
[0057]さらに、本明細書に開示される様々な回路及び回路構成、並びに技術は、シミュレーション及びコンピュータ支援設計、シミュレーション及び／又は試験ツールを使用するシミュレーション命令ベースの表現を介して表すことができる。光検出器及び／又はそれにより実装される技術を含む、本実施形態の回路構成のシミュレーションは、コンピュータシステムによって実装され得、そのような回路構成の特性と動作、及びそれにより実装される技術は、コンピュータシステムを介してシミュレート、模倣、複製、分析、及び／又は予測される。本実施形態はまた、本発明のデバイス及び／又は回路構成のそのようなシミュレーション及び試験、及び／又はそれにより実装される技術に向けられており、したがって、本実施形態の範囲内に入ることが意図されている。そのようなシミュレーション及び／又は試験ツールに対応するコンピュータ可読媒体及びデータもまた、本実施形態の範囲内に入ることが意図されている。
[0058]要約すると、上記の詳細な説明において、当社は、光吸収領域のいずれかの側にｎ＋及びｐ＋半導体材料の上部及び下部接触層を含む構造を有するカメラチップとして使用するのに適した光検出器センサアレイデバイスを説明した。光吸収領域は、ドープされた半導体材料の１つの層（ｐ又はｎ）、又は半導体材料の２つの反対にドープされた層（ｐｎ接合を形成するため）のいずれかで構成される。ピクセルのアレイは、層の少なくとも一部を通ってトレンチをエッチングすることによって形成され、トレンチは、任意選択で、最初にピクセル列の側壁をドープして側壁又はその近くの表面欠陥を不動態化した後、誘電体材料で充填される。動作中のピクセルに適切な電圧を印加できるように、上部と下部接点が上部及び下部接触層に接続されている。各動作サイクルで、デバイスは最初に逆バイアスでリセットされ、次に感知のために順バイアスに切り替えられる。順バイアスに切り替えた後、光子吸収に応答して光吸収領域で生成されたキャリアが電位井戸に蓄積する。光吸収領域と接点の間の電位障壁を減らすために、最初にキャリアを蓄積する必要があるため、キャリアによって接点間に電流がすぐに流れることはない。次に、電位障壁の特徴的な時間遅延の後、電流が流れ始める。ここで、時間遅延は、入射光強度に反比例し、したがってその尺度になる。
[0059]本開示の範囲から逸脱することなく、前述の例示的な実施形態に対して多くの改善及び修正を行うことができることは当業者には明らかであろう。
参照番号 項目
１ センサアレイ（チップ／デバイス）
２ ピクセル
２’ サブピクセル
３ ケイ素オン絶縁体ウェーハ基板
４ ゲート用絶縁体
５ ピクセル列／光検出器
５’ サブピクセル列
６ ＣＭＯＳ電子チップ
７ シリコンウェーハ
８ 絶縁体層
９ ＤＲＡＭメモリチップ
１０ 上部の高濃度にドープされた接触層（ｎ＋）
１２ 光吸収層の上部（ｐ）
１３ ｐｎ接合
１４ 光吸収層の下部（ｎ）
１５ 光吸収層
１６ 誘電体トレンチ（ピクセル間）
１７ 光吸収層の上部領域（ｐ）
１８ 列側壁
２０ 下部の高濃度にドープされた接触層（ｐ＋）
２２ 上部接点
２４ 下部接点
２４’ サブピクセルグループの共通下部接点
２５ 制御回路構成／電子機器
２６ 誘電体トレンチ（ピクセル内）
２８ ビア
３０ 光ファイバ
３２ 側壁ドープクラッド
３４ 上部接触層１０の電気的延長部を形成する側壁クラッド
３６ 中間側壁クラッド
３８ 中間側壁クラッド
４０ 下部接触層２０の電気的延長部を形成する側壁クラッド
４２ 接点２２に接続された層１０の内側部分
４３ 層１０の４２の周りの誘電体リング
４４ 接点２２から分離された層１０の外側部分
４５ 光吸収層の上部にある閉ループリング
４６ 接点２４から分離した層１０の外側部分
４７ 接点２４に接続された層１０の内側部分
４８ ゲート接点
４９ ゲート（リング状）
５０ 層１０に隣り合う一時的な空乏領域
５１ 空乏領域５０の境界
５２ 光吸収層１２のアイランド
５３ 接点２２に接続された層１０の内側部分
５４ 接点５５に接続された層１０の外側部分
５５ ５４との接点
６０ デジタルフロントエンド回路構成
６２ 時間デジタル変換器（ＴＤＣ）及びデジタル信号プロセッサ
６４ ＤＲＡＭメモリ

Claims (18)

  1. 感知ピクセルのアレイを備えたセンサアレイデバイスであって、
    高濃度にドープされたｐ型又はｎ型半導体材料で構成される上部接触層と、
    前記上部接触層とは反対のタイプの高濃度にドープされたｎ型又はｐ型半導体材料で構成される下部接触層と、
    前記上部接触層と前記下部接触層の間に挟まれたドープされた半導体材料の光吸収層であって、光が前記デバイスに入射したときに光子の吸収に応答して反対に帯電したキャリアの対を生成するように構成される、光吸収層と、
    前記上部接触層及び前記ドープされた光吸収層の少なくとも一部を通って垂直に延びる、前記ピクセルを形成する半導体材料の横方向に隣り合う独立して接触可能な列のアレイに前記層を細分する、誘電体材料の絶縁トレンチのメッシュと、
    ピクセルの上部接点及び下部接点間に印加された電圧が逆バイアスから順バイアスに切り替えられた後、光子吸収に応答して前記光吸収層で生成されたキャリアは、前記光吸収層に蓄積し、これにより、入射光強度に反比例する時間遅延の後、前記上部接点と前記下部接点の間で電流が流れ始めるように、前記上部接触層と前記下部接触層のそれぞれのピクセルに接続された前記上部接点及び前記下部接点と、を備える、センサアレイデバイス。
  2. 前記ピクセル形成列は、隣り合うピクセル間の横方向の分離よりも大きい前記光吸収層の深さによって定義されるように、１未満のアスペクト比を有する、請求項１に記載のセンサアレイデバイス。
  3. 前記ドープされた光吸収層は、ｎ＋ｐｎｐ＋の垂直ドーピングシーケンスにおいて前記反対にドープされた上部接触層及び下部接触層と一緒に配置された半導体材料の反対にドープされた上層及び下層に細分される、請求項１又は２に記載のセンサアレイデバイス。
  4. 前記ドープされた光吸収層は、前記上部接触層と前記下部接触層の間に単一のタイプのドーピングで延び、各ピクセルにおいて、
    前記上部接点と前記下部接点の間に逆バイアス電圧が印加されると、前記複数の接点の１つに隣り合う前記ドープされた光吸収層に電荷シンクが作製され、
    前記電圧が逆バイアスから順バイアスに切り替わると、光子吸収に応答して前記光吸収層で生成されたキャリアが最初に前記電荷シンクに蓄積し、次に前記電荷シンクが飽和に近づいた後、電流が前記複数の接点間で流れ始め、電流の流れの開始は、入射光強度に反比例する前記切り替えからの時間遅延の後に発生するように構成される、請求項１又は２に記載のセンサアレイデバイス。
  5. それらの上部接触層内の前記ピクセルはそれぞれ、前記光吸収層の前記ドープされた半導体材料の閉ループによって前記上部接触層の周囲部分から分離された前記上部接点に接続された部分を有し、その結果、前記電荷シンクは、前記上部接点と前記下部接点の間に逆バイアス電圧が印加されたときに前記上部接点に接続される前記上部接触層の前記部分の周りに形成される空乏領域によって実現される、請求項４に記載のセンサアレイデバイス。
  6. 各ピクセルは、それが含まれる前記ドープされた光吸収層の半導体材料と反対にドープされたドープされた半導体材料の少なくとも１つのアイランドをさらに備え、その結果、前記上部接点と前記下部接点の間に逆バイアス電圧が印加されたときに、前記アイランドに空乏領域を形成することによって前記電荷シンクが実現される、請求項４に記載のセンサアレイデバイス。
  7. それらの上部接触層内の前記ピクセルはそれぞれ、反対のドーパントタイプの高濃度にドープされた半導体材料の閉ループによって前記上部接触層の周囲部分から分離された前記上部接点に接続された部分を有し、前記閉ループはそれ自体の接点を有し、前記アイランドは、前記上部接点に接続されている前記上部接触層の前記部分の近位にある、請求項６に記載のセンサアレイデバイス。
  8. 前記ピクセル形成列が、前記トレンチの前記誘電体材料に隣り合う側壁を有し、前記側壁が、それらの垂直範囲の少なくとも一部にわたって高濃度にドープされたクラッドを有する、請求項１～７のいずれか一項に記載のセンサアレイデバイス。
  9. 前記側壁の少なくとも下部は、前記下部接触層と同じドーピングタイプのドーパントを有する高濃度にドープされたクラッドを有し、その結果、前記高濃度にドープされたクラッドは、前記列の周りに前記下部接触層の電気的延長部を形成する、請求項８に記載のセンサアレイデバイス。
  10. 前記側壁の少なくとも上部は、前記上部接触層と同じドーピングタイプのドーパントを有する高濃度にドープされたクラッドを有し、その結果、前記高濃度にドープされたクラッドは、前記列の周りに前記上部接触層の電気的延長部を形成する、請求項８に記載のセンサアレイデバイス。
  11. 前記下部接触層及び前記上部接触層は、第１及び第２の高濃度にドープされた側壁クラッド部分によって互いに電気的に分離され、その結果、前記下部接触層及び前記上部接触層及び前記介在する高濃度にドープされた側壁クラッド部分は、ｐ＋ｎ＋ｐ＋ｎ＋の垂直ドーピングシーケンスにある、請求項１０に記載のセンサアレイデバイス。
  12. 前記誘電体トレンチが前記下部接触層の上方で垂直に終端し、前記下部接点が前記アレイのブランケット接点である、請求項１～１１のいずれか一項に記載のセンサアレイデバイス。
  13. 前記誘電体トレンチは、前記ドープされた光吸収層及びさらに前記下部接触層を通って垂直に完全にさらに延び、前記下部接点は、前記下部接触層のそれぞれのピクセルに接続された接点のアレイを備える、請求項１～１１のいずれか一項に記載のセンサアレイデバイス。
  14. 前記誘電体トレンチのいくつかは、前記下部接触層の上で垂直に終端し、一方、他は、前記ドープされた光吸収層及び前記下部接触層を通って垂直に完全に延び、その結果、ピクセルグループのアレイが形成され、各ピクセルグループは、そのグループの前記ピクセルに共通であるその独自の下部接点を有する、請求項１～１１のいずれか一項に記載のセンサアレイデバイス。
  15. 第１のウェーハから第１のチップとして形成された、請求項１～１４のいずれか一項に記載のセンサアレイデバイスと、
    第２のウェーハから第２のチップとして形成されたプロセッサデバイスと、を備え、
    前記プロセッサチップは、前記センサチップの前記ピクセルのためのピクセル固有の処理要素のアレイを備え、
    前記プロセッサチップは、ビアが前記プロセッサチップの前記ピクセル固有の処理要素のそれぞれと前記センサアレイデバイス内の対応するピクセルのピクセル接点との間に電気的接続を形成するように、前記センサチップに取り付けられている、統合センサアレイモジュール。
  16. 第３のウェーハから第３のチップとして形成されたメモリデバイスであって、前記メモリチップは前記センサチップの前記ピクセルのためのピクセル固有のメモリ要素を備える、メモリデバイスをさらに備え、
    前記メモリチップは、前記プロセッサチップの前記ピクセル固有の処理要素のそれぞれと前記メモリチップ内の前記ピクセル固有のメモリ要素との間にさらなるビアが電気的接続を形成するように、前記プロセッサチップに取り付けられている、請求項１５に記載の統合センサアレイモジュール。
  17. 光検出器デバイスを製造する方法であって、
    高濃度にドープされたｐ型又はｎ型半導体材料から構成される上部接触層と、前記上部接触層とは反対のタイプの高濃度にドープされたｎ型又はｐ型半導体材料から構成される下部接触層と、前記上部接触層と前記下部接触層の間に挟まれたドープされた半導体材料の光吸収層であって、光が前記デバイスに入射すると、光子の吸収に応答して反対に帯電したキャリアの対を生成するように構成される、光吸収層と、を備える、半導体エピタキシャル構造を製造するステップと、
    前記上部接触層及び前記ドープされた光吸収層の少なくとも一部を垂直に通ってトレンチのメッシュをエッチングして、ピクセルを形成する半導体材料の横方向に隣り合う独立して接触可能な列のアレイに前記層を細分するステップと、
    前記トレンチを誘電体材料で充填して絶縁させるステップと、
    前記光検出器デバイスにおいて、ピクセルの上部接点及び下部接点間に印加された電圧が逆バイアスから順バイアスに切り替えられた後、光子吸収に応答して前記光吸収層で生成されたキャリアは、前記光吸収層に蓄積し、これにより、入射光強度に反比例する時間遅延の後、前記上部接点と前記下部接点の間で電流が流れ始めるように、前記上部接触層及び前記下部接触層の前記ピクセルに前記上部接点及び前記下部接点を設けるステップと、を含む、方法。
  18. 光検出器デバイスを動作させる方法であって、
    光検出器デバイスに
    高濃度にドープされたｐ型又はｎ型半導体材料で構成される上部接触層と、
    前記上部接触層とは反対のタイプの高濃度にドープされたｎ型又はｐ型半導体材料で構成される下部接触層と、
    前記上部と前記下部接触層の間に挟まれたドープされた半導体材料の光吸収層であって、光が前記デバイスに入射したときに光子の吸収に応答して反対に帯電したキャリアの対を生成するように構成される、光吸収層と、
    前記上部接触層及び前記ドープされた光吸収層の少なくとも一部を通って垂直に延びる、ピクセルを形成する半導体材料の横方向に隣り合う独立して接触可能な列のアレイに前記層を細分する、誘電体材料の絶縁トレンチのメッシュと、
    前記上部接触層及び前記下部接触層のそれぞれのピクセルに接続された上部接点及び下部接点と、を設けるステップと、
    前記上部接点と前記下部接点の間に逆バイアス電圧を印加することと、
    光子吸収に応答して前記光吸収層で続いて生成されるキャリアが前記光吸収層に蓄積するように、前記逆バイアス電圧を順バイアス電圧に切り替えることと、
    前記上部接点と前記下部接点との間の電流の流れの開始を感知し、前記切り替えと前記開始との間の時間遅延を測定することであって、前記時間遅延は、入射光強度に反比例する、ことと、
    を繰り返すことにより前記光検出器デバイスを動作させるステップと、を含む、方法。
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