KR20230039707A - 광 검출기들 및 광 검출기 어레이들 - Google Patents

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KR20230039707A
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막심 구리브
데니스 살린
세르게이 오크호닌
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액트라이트 에스 에이
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Abstract

광자들을 흡수하기 위한 도핑된 반도체 재료의 광 흡수 영역을 갖는 동적 포토다이오드 검출기 또는 검출기 어레이. 광자 흡수에 의해 생성된 전자들 또는 홀들은 반대로 고농도로 도핑된 애노드 영역 및 캐소드 영역, 및 애노드 영역과 동일한 도핑 타입의 고농도로 도핑된 접지 영역의 구조물로 검출된다. 광자 검출은 디바이스를 역방향 바이어스로부터 순방향 바이어스로 전환하여 애노드 영역을 둘러싸는 공핍 영역을 생성하는 것을 수반한다. 다음으로, 광자가 흡수될 때, 그에 의해 생성된 전자 또는 홀은 바이어싱에 의해 유도된 전기장 하에서 공핍 영역으로 드리프트하며, 거기서 애노드 대 접지 전류를 증가시킨다. 더욱이, 검출기는 임계 개수의 전자들 또는 홀들이 공핍 영역에 도달하고 나면, 애노드 대 캐소드 전류가 흐르기 시작하도록 구성되며, 여기서 임계값은 단일 광자 검출을 제공하기 위해 한 개일 수 있다.

Description

광 검출기들 및 광 검출기 어레이들
관련 출원에 대한 상호 참조
본 출원은 2020년 7월 20일자로 출원되고 발명의 명칭이 "광 검출기들 및 광 검출기 어레이들"인 미국 출원 제16/933,159호에 대해 35 U.S.C.§119(e) 하에서 우선권을 주장하며, 그 전체내용은 참조에 의해 통합된다.
기술분야
본 개시내용은 광 검출기 어레이들을 포함하는 광 검출기들에 관한 것이다.
전통적인 pn 또는 pin 광 검출기는 일정한 역방향 바이어스 전압으로 유지됨으로써 작동된다. 입사 광자들은 광 흡수 영역에 흡수되어, 컨택트들로 스윕되는 전자-홀 쌍들을 생성하며, 그에 의해 광전류의 크기는 포토다이오드에 입사하는 광의 강도에 비례한다.
다이내믹 포토다이오드(Dynamic Photodiode)(DPD)로 지칭되는 또 다른 유형의 광 검출기가 스위스 로잔의 Actlight SA로부터의 US 2012/313155 A1 및 후속 특허 출원들에 개시되어 있다. DPD는 역방향 바이어스로부터 순방향 바이어스로 전환되는 펄스형 전압들을 사용하여 동작한다. 순방향 바이어스로의 전환은 디바이스 구조물에 걸쳐 흐르도록 전류를 유도한다. 전류의 흐름의 시작은 순간적인 것이 아니라 광 입사의 시작으로부터 시간 지연 후에 발생한다. 이러한 시간 지연은 트리거 시간이라고 지칭된다. DPD들은 트리거링 시간이 광 강도의 역수에 비례하므로 트리거링 시간은 입사광의 강도의 척도로서 사용될 수 있다는 것에 기초하여 광 강도를 측정하도록 작동된다. DPD들은 광 검출기 어레이들에의 통합과 호환가능하다.
고감도 광자 검출을 위해, 애벌랜치 포토다이오드(APD)로 지칭되는 타입의 광 검출기가 종종 사용된다. APD는 높은 역방향 바이어스 전압 하에서 동작하고, 그에 의해, 광자 흡수에 의해 생성된 전자-홀 쌍들은 추가 캐리어들의 "애벌랜치" 또는 증배(multiplication)를 생성하기에 충분히 강한 전기장을 경험한다. APD들은 단일 광자의 흡수가 애벌랜치 효과를 생성하기에 충분하도록 매우 민감하게 만들어질 수 있다. 이러한 APD들은 단일 광자 애벌랜치 다이오드(SPAD)들이라고 지칭된다. 각각의 픽셀이 SPAD를 포함하는 SPAD 어레이들은 3차원(3D) 이미징을 위한 현재의 상업적 관심사이다. 공지된 3D 센서 디바이스는 수직 캐비티 표면 방출 레이저(VCSEL) 형태의 펄스형 레이저 소스와 함께 공통 모듈에 배열된 SPAD 어레이를 포함한다. 이미지에서 산란되어 APD 검출기 어레이의 픽셀에 도달하는, VCSEL로부터 방출된 광자는 펄스 방출 시간을 광자 검출 시간과 비교하는 적절한 전자장치들에 의해 측정되는 비행 시간(time-of-flight)(TOF)을 갖는다. 따라서, 이미지-대-픽셀 거리는 픽셀 단위 및 광자 단위로 측정된다. Sony 그룹 컴퍼니들은 US2020096614A1, US2020144436A1, US2019353760A1 및 EP3570534A1을 포함하여, SPAD들, 및 TOF 검출기들에서의 그들의 사용에 대한 다수의 특허 출원을 보유하고 있다. STMicroelectronics 그룹 컴퍼니들은 또한 US2019312170A1, US10312274B1, US2019097075A1, US2019257950A1 및 US2020026031A1과 같이, SPAD들, 및 TOF 검출기들에서의 그들의 사용에 대한 다수의 특허 출원 및 특허를 보유하고 있다.
본 발명은 향상된 감도를 달성하기 위해 DPD 설계를 개선하는 것에 관한 것이다. 특히, 여기에 설명된 조치들을 채택함으로써, 단일 광자의 흡수에 의해 트리거되기에 충분히 민감한 DPD가 제조될 수 있고, 이에 의해 단일-광자 검출기를 제공할 수 있다. 제안된 단일-광자 DPD는 SPAD들에 대한 대안을 제공하며, 단일-광자 검출기 어레이들에 통합하기에 매력적이다. DPD를 단일-광자 검출기로서 사용할 때, DPD는 하나의 광자의 흡수, 및 그에 따른 단 하나의 전자-홀 쌍의 생성이 광전류가 디바이스 구조체에 걸쳐 흐르도록 유도하기에 충분하도록 구성된다. 따라서, 각각의 광자는 전류 개시(current onset)에 의해 검출되고 있고, 다음으로 디바이스는 다른 광자가 흡수되기를 기다리도록 리셋되므로, 트리거링 시간의 측정은 이러한 DPD 동작 모드에서는 관련이 없다. 그러나, 여기에 개시된 조치들에 의해 제공되는 개선된 감도는 DPD를 통상적으로 작동시킬 때, 즉 DPD가 트리거링 시간을 통해 광 강도를 측정할 때에도 유용하다.
SPAD에 비해 단일-광자 감지 DPD의 장점들은 다음과 같다:
i. DPD는 SPAD보다 낮은 동작 전압을 가질 수 있다.
ⅱ. DPD는 바이어스 전압을 변경하는 것에 의해 감도가 조정되는 것을 허용하고, 그에 의해, 동일한 검출기가 단일 광자 검출, 2-광자 검출, 3-광자 검출, 또는 원하는 대로의 더 많은 수의 광자에 대해 바이어스될 수 있다. 이러한 특징은 상당한 배경 광 신호가 있을 때 감도가 감소될 수 있는 한편, 배경 광 신호가 충분히 낮을 때 픽셀별로 단일 광자들을 검출하기 위해 DPP를 바이어스하는 능력을 여전히 보유하기 때문에, 배경 광 내성을 높이는 데 도움이 된다. 어레이에서, 이것은 픽셀 단위 또는 픽셀 그룹 단위로도 수행될 수 있으므로, 밝은 이미지 영역들은 어두운 이미지 영역들에 비해 감소된 감도로 바이어스된다.
ⅲ. APD와 달리, DPD는 높은 전기장으로 동작하지 않기 때문에, 검출기 어레이에서 픽셀 영역을 줄이는 것이 더 쉽다.
본 개시내용의 일 양태에 따르면, 광 검출기 디바이스로서,
상부, 하부 및 측부 표면들에 의해 경계가 지정되는 도핑된 반도체 재료의 광 흡수 영역 - 광 흡수 영역은 광이 디바이스에 입사할 때 광자들의 흡수에 응답하여 반대 하전된 캐리어들의 쌍들을 생성하도록 구성됨 -;
고농도로 도핑된 p형 또는 n형 반도체 재료로 구성되고 광 흡수 영역과 접촉하도록 배열된 애노드 영역;
애노드 영역에 반대되는 타입의 고농도로 도핑된 n형 또는 p형 반도체 재료로 구성되고 광 흡수 영역과 접촉하도록 배열된 캐소드 영역; 및
애노드 영역과 동일한 타입의 고농도로 도핑된 p형 또는 n형 반도체 재료로 구성되고 광 흡수 영역과 접촉하도록 배열된 접지 영역
을 포함하고, 애노드 영역, 캐소드 영역 및 접지 영역은:
디바이스가 감지를 위해 역방향 바이어스로부터 순방향 바이어스로 전환될 때, 애노드 영역에 인접한 광 흡수 영역에 공핍 영역이 생성되고, 애노드 영역과 접지 영역 사이에 전류가 흐르도록, 서로에 관련하여, 그리고 광 흡수 영역에 관련하여 배열되고,
디바이스가 감지를 위해 역방향 바이어스로부터 순방향 바이어스로 전환될 때, 광자 흡수에 응답하여 광 흡수 영역에서 생성된 적절한 양전하 또는 음전하 타입의 캐리어가 순방향 바이어스에 의해 공핍 영역을 향해 드리프트하게끔 유도될 것이고, 디바이스는 각각의 상기 캐리어가 공핍 영역에 도달하는 것에 응답하여 그의 연관된 전하가 애노드 영역과 접지 영역 사이의 전류를 증가시키도록, 그리고 공핍 영역에 도달하는 상기 캐리어들의 임계 개수가 애노드 영역과 캐소드 영역 사이에서 추가 전류가 흐르기 시작하게끔 유도하기에 충분하도록 구성되는 광 검출기 디바이스가 제공된다.
상기 영역들은 상호 배열되고 도핑될 수 있고, 그렇지 않으면 단일 광자 검출, 별개의 복수 개의 광자의 검출, 또는 많은 수의 광자가 흡수될 것을 요구하는 종래의 DPD와 유사한 검출을 제공하도록 구성될 수 있다. 즉, 상기 캐리어들의 임계 개수는 단일 광자 검출을 제공하기 위한 한 개, 또는 다중 광자 검출을 제공하기 위한 한 개 초과일 수 있다.
특정 실시예들에서, 캐소드 영역 및 접지 영역은, 애노드 영역과 캐소드 영역 사이에 전압이 인가될 때, 애노드 영역과 캐소드 영역 사이에서 강하된 전압이 캐소드 영역과 접지 영역 사이에서 강하된 전압보다 적어도 10배 더 크도록(R2≫R1), 그들 사이의 저항 R2가 애노드 영역과 캐소드 영역 사이의 저항 R1보다 훨씬 크도록 구성된다.
특정 실시예들에서, 디바이스는 애노드 영역에 인접한 광 흡수 영역에 매립되는 도핑된 반도체 재료의 적어도 하나의 섬(island)을 더 포함한다. 섬 또는 각각의 섬은 광 흡수 영역에 반대로 도핑된다. 섬(또는 각각의 섬)은 디바이스가 리셋될 때 형성되는 공핍 영역 내에 섬이 놓이도록 배열된다.
특정 실시예들에서, 애노드 영역은 캐소드 영역의 깊이보다 작은 깊이, 예를 들어 적어도 2, 3, 4 또는 5배 더 작은 깊이를 갖는다. 이는 그것의 커패시턴스를 감소시킨다.
특정 실시예들은 광 흡수 영역에 기초한 평면형의 층상 구조체를 사용한다. 이러한 실시예들에서, 상이한 영역들은 층 내에 형성된다. 층은 상부 표면 및 하부 표면을 갖는다. 애노드 영역 및 캐소드 영역은 표면들 중 동일한 것에 공동-위치될 수 있는데, 즉 둘 다 상부 표면 상에 있거나 둘 다 하부 표면 상에 있을 수 있다. 접지 영역은 또한 애노드 영역 및 캐소드 영역과 동일한 표면 상에 공동-위치될 수 있다.
애노드 영역 및 캐소드 영역이 동일 표면 상에 공동 위치되면, 애노드 영역 주위에서 폐쇄 루프로 연장됨으로써 애노드 영역을 측방향으로 둘러싸도록 캐소드 영역을 형성하는 것이 가능하다. 애노드 영역을 캐소드 영역의 주변 링으로부터 분리하기 위해, 전위 장벽 형성 영역이 그들 사이에 배열될 수 있다. 즉, 애노드 영역을 둘러싸고 캐소드 영역에 의해 측방향으로 둘러싸이도록 측방향으로 폐쇄 루프로 연장되는 전위 장벽 형성 영역이 제공될 수 있다.
일부 실시예들에서, 장벽 형성 영역은 애노드 영역에 반대되는 타입의 고농도로 도핑된 n형 또는 p형 반도체 재료로 이루어진다. 다른 실시예들에서, 장벽 형성 영역은 게이트로 이루어진다. 게이트는 금속성 게이트 컨택트, 및 게이트 컨택트를 광 흡수 영역으로부터 격리시키기 위한 하부 유전체 층을 포함한다.
접지 영역을 디바이스의 측부 표면들의 적어도 일부에 걸쳐 연장되도록 배열하는 것이 유리할 수 있다. 이들은 상부 표면과 하부 표면 사이에서 연장되는 디바이스를 측방향으로 경계 지정하는 측부 표면들이다. 실제로, 접지 영역이 상부(또는 하부) 표면을 조금도 차지하지 않고, 캐소드 영역 아래에(위에) 집어넣어지며, 캐소드 영역은 측부 표면들의 상부(하부) 림에 도달하게끔 연장되도록 디바이스를 설계하는 것이 가능하다. 즉, 캐소드 영역은 측부 표면들과 교차하도록 상부(하부) 표면에서 측방향으로 연장될 수 있고, 접지 영역은 캐소드 영역 아래(위)의 측부 표면들 주위로 연장될 수 있다. 이것은 어레이들에 중요할 수 있는 더 작은 검출기 영역을 허용한다.
일부 실시예들에서, 애노드 영역 및 캐소드 영역은 동일한 표면, 즉 상부 표면 또는 하부 표면에 공동-위치되고, 접지 영역은 측부 표면들 주위뿐만 아니라 상부 표면 및 하부 표면 중 다른 하나에 걸쳐 연장된다. 이러한 접근방식에 의해, 접지 영역은 상부 표면 및 하부 표면 중 상기 다른 하나와 측부 표면들 사이의 교차부 주위로 연속하여, 즉 버킷-형상으로 연장될 수 있다. 대안적으로, 측부 표면 상의 접지 영역 부분은 상부/하부 표면 상의 접지 영역 부분으로부터 분리될 수 있다. 즉, 접지 영역은 측부 표면들의 수직 부분에 걸쳐 연장되는 측부, 및 상부 표면 및 하부 표면 중 상기 다른 하나에 걸쳐 연장되는 베이스부를 포함할 수 있고, 측부 및 베이스부는 측부 표면들로 측방향으로 연장되는 광 흡수 영역의 부분에 의해 분리된다.
본 개시내용의 다른 양태에 따르면, 단일 광자들의 흡수를 검출하기 위해 광 검출기 디바이스를 작동시키는 방법이 제공된다. 방법은:
애노드 영역과 캐소드 영역 사이에 바이어스 전압을 인가하여 이들 사이에 형성된 접합부를 역 바이어스하고 애노드 영역에 인접한 광 흡수 영역에 공핍 영역을 생성함으로써 디바이스를 리셋하는 단계;
바이어스 전압을 역방향 바이어스로부터 순방향 바이어스로 전환함으로써 광자 감지를 위해 디바이스를 설정하는 단계; 및
광자 흡수가 전자-홀 쌍을 생성하는 것을 통해, 그리고 전자 또는 홀 중 하나가 순방향 바이어스에 의해 공핍 영역을 향해 드리프트되고 공핍 영역에 도달하며, 거기서 그의 연관된 전하가 애노드 영역과 캐소드 영역 사이에 전류가 흐르기 시작하도록 유도하기에 충분하도록 공핍 영역을 침식하는 것을 통해, 광 흡수 영역에서 단일 광자의 흡수를 감지하는 단계
를 포함한다.
본 개시내용의 다른 양태에 따르면, 광자 플럭스의 흡수를 검출하기 위해 광 검출기 디바이스를 작동시키는 방법이 제공된다. 방법은:
애노드 영역과 캐소드 영역 사이에 바이어스 전압을 인가하여 이들 사이에 형성된 접합부를 역 바이어스하고 애노드 영역에 인접한 광 흡수 영역에 공핍 영역을 생성함으로써 디바이스를 리셋하는 단계;
바이어스 전압을 역방향 바이어스로부터 순방향 바이어스로 전환함으로써 광자 감지를 위해 디바이스를 설정하는 단계; 및
각각의 광자 흡수가 전자-홀 쌍을 생성하는 것을 통해, 그리고 전자 또는 홀 중 하나가 순방향 바이어스에 의해 공핍 영역을 향해 드리프트되고 공핍 영역에 도달하며, 거기서 그의 연관된 전하가 공핍 영역을 침식함으로써 애노드 영역과 접지 영역 사이의 전류를 증가시키고, 공핍 영역에 도달하는 상기 캐리어들의 임계 개수가 애노드 영역과 캐소드 영역 사이에서 추가 전류가 흐르기 시작하게끔 유도하기에 충분하게 되는 것을 통해, 광자들의 임계 개수가 광 흡수 영역에서 흡수된 때를 감지하는 단계
를 포함한다.
본 개시내용의 다른 양태에 따르면, 위에서 설명된 바와 같은 광 검출기 디바이스를 제조하는 방법이 제공된다.
본 개시내용의 다른 양태에 따르면, 상부 표면과 하부 표면을 갖는 평면 구조물을 갖는 광센서 어레이로서,
광자들의 흡수에 응답하여 반대 하전된 캐리어들의 쌍들을 생성하도록 구성되는 도핑된 반도체 재료의 광 흡수 영역의 층;
검출기 픽셀들의 어레이 - 검출기 픽셀들 각각은 광 흡수 영역을 검출기 픽셀들로 세분하는 측부 표면들뿐만 아니라 상부 표면 및 하부 표면 중 하나에 공동-위치된 각자의 애노드 영역 및 캐소드 영역을 가짐 -;
유전체 재료로 채워질 수 있으며, 픽셀들을 서로로부터 적어도 부분적으로 전기적으로 격리시키기 위해 픽셀들의 측부 표면들에 걸쳐 연장되는 복수의 절연 트렌치;
광 흡수 층의 상부 표면 및 하부 표면 중 상기 하나 상의 각각의 상기 픽셀의 각자의 애노드 영역 및 캐소드 영역에 매립되는 애노드 컨택트 및 캐소드 컨택트; 및
픽셀들의 접지 영역들에 연결된 적어도 하나의 접지 컨택트
를 포함하고,
각각의 픽셀의 애노드 영역은 고농도로 도핑된 p형 또는 n형 반도체 재료로 이루어지고, 광 흡수 영역과 접촉하도록 배열되고;
각각의 픽셀의 캐소드 영역은 애노드 영역에 반대 타입의 고농도로 도핑된 n형 또는 p형 반도체 재료로 이루어지고, 광 흡수 영역과 접촉하도록 배열되고;
각각의 픽셀에 대한 접지 영역은 애노드 영역과 동일한 타입의 고농도로 도핑된 p형 또는 n형 반도체 재료로 이루어지고, 광 흡수 영역과 접촉하도록 배열되고;
애노드 영역, 캐소드 영역 및 접지 영역은 각각의 픽셀에 대해:
픽셀이 감지를 위해 역방향 바이어스로부터 순방향 바이어스로 전환될 때, 애노드 영역에 인접한 광 흡수 영역에 공핍 영역이 생성되고, 애노드 영역과 접지 영역 사이에 전류가 흐르도록, 서로에 관련하여, 그리고 광 흡수 영역에 관련하여 배열되고,
픽셀이 감지를 위해 역방향 바이어스로부터 순방향 바이어스로 전환될 때, 광자 흡수에 응답하여 광 흡수 영역에서 생성된 적절한 양전하 또는 음전하 타입의 캐리어가 순방향 바이어스에 의해 공핍 영역을 향해 드리프트하게끔 유도될 것이고, 디바이스는 각각의 상기 캐리어가 공핍 영역에 도달하는 것에 응답하여 그의 연관된 전하가 애노드 영역과 접지 영역 사이의 전류를 증가시키도록, 그리고 공핍 영역에 도달하는 상기 캐리어들의 임계 개수가 애노드 영역과 캐소드 영역 사이에서 추가 전류가 흐르기 시작하게끔 유도하기에 충분하도록 구성되는 광센서 어레이가 제공된다.
본 개시내용의 다른 양태에 따르면, 광센서 어레이로서,
위에서 설명된 바와 같은 복수의 광 검출기 디바이스;
예를 들어 메시를 형성하고, 픽셀들을 서로로부터 적어도 부분적으로 전기적으로 격리시키기 위해 상부 표면 및 하부 표면 중 상기 하나로부터 상부 표면 및 하부 표면 중 다른 하나를 향해 수직으로 연장되는 복수의 절연 트렌치;
광 흡수 층의 표면들 중 상기 하나 상의 각각의 상기 픽셀의 각자의 애노드 영역 및 캐소드 영역에 매립되는 애노드 컨택트 및 캐소드 컨택트; 및
픽셀들의 접지 영역들에 연결된 적어도 하나의 접지 컨택트
를 포함하는 광센서 어레이가 제공된다.
트렌치들은 절연 재료로 완전히 채워질 수 있다. 다른 옵션들은 절연 재료의 트렌치들이 유전체 재료에 매립된 금속성 재료를 갖고, 그에 의해 금속성 재료가 픽셀들의 접지 영역들(및 다른 전기적 활성 영역들)로부터 격리되도록 하는 것이다.
픽셀들의 접지 영역들을 접촉시키기 위한 다양한 옵션들이 존재한다. 이러한 옵션들은: 모든 접지 영역들에 공통적으로 접촉하도록 배열된 단일 접지 컨택트들을 갖는 것; 픽셀들 각자에 대해 복수의 픽셀-특정 접지 컨택트를 갖는 것; 및 픽셀들의 인접한 그룹, 예를 들어 m x n 픽셀에 의해 정의된 그룹에 각각 공통적으로 접촉하는 복수의 픽셀-그룹-특정 접지 컨택트를 갖는 것을 포함한다.
일부 어레이 실시예들에서, 각각의 픽셀에서, 캐소드 영역은 그에 연관된 트렌치들까지 연장된다. 이는 어레이 최상부에는 접지 컨택트를 갖지 않고 아래로부터 접지 접촉하는 설계에 적합하다.
일부 어레이 실시예들에서, 각각의 픽셀에 대해, 상기 영역들은 평면도에서 외부로부터 안쪽으로 영역들이 캐소드 영역, 장벽 형성 영역 및 애노드 영역으로 정렬되도록 동심으로 배열되고, 장벽 형성 영역은 장축 및 단축을 갖는 적어도 1.5의 종횡비를 가지며, 장축은 픽셀들의 2차원 어레이의 정렬과 관련하여 대각선으로 연장되고, 장벽 형성 영역은 캐소드 컨택트 주위의 캐소드 영역의 확대된 영역을 수용하기 위해 그의 단축을 따라 일측에 절취부를 갖는다. 이러한 설계로, 각각의 픽셀은 캐소드 영역에 매립된 추가 캐소드 컨택트를 포함할 수 있고, 그에 의해, 장벽 형성 영역은 캐소드 컨택트와 추가 캐소드 컨택트 사이에 놓이고, 장벽 형성 영역은 추가 캐소드 컨택트 주위의 캐소드 영역의 추가 확대된 영역을 수용하기 위해 그의 단축을 따라 다른 측에 추가 절취부를 갖는다. 더욱이, 캐소드 영역에 반대로 도핑된 분리기 영역이 추가적으로 제공될 수 있고, 분리기 영역은 외부로부터 안쪽으로 상기 영역들이 캐소드 영역, 분리기 영역, 장벽 형성 영역 및 애노드 영역으로 정렬되도록 배열된다.
본 개시내용의 다른 양태에 따르면, 위에서 설명된 바와 같은 광센서 어레이를 제조하는 방법이 제공된다.
제안된 광 검출기 어레이를 수용하는 칩은 상이한 프로세스들을 사용하여 상이한 웨이퍼들에 제작된 다른 칩들과 함께 모듈에 통합될 수 있다. 모듈들은 전방 또는 후방 조명에 기초할 수 있는데, 즉 추가 칩(들)은 후방 조명을 위해 센서 어레이 칩의 전방(상부) 측에, 또는 전방 조명을 위해 센서 어레이 칩의 후방(하부)측에 부착될 수 있다.
이를 위해, 본 개시내용의 또 다른 양태는 통합 센서 어레이 모듈로서, 제1 웨이퍼로부터 제1 칩으로서 형성된, 설명된 바와 같은 광센서 어레이; 및 제2 웨이퍼로부터 제2 칩으로서 형성된 프로세서 디바이스를 포함하고, 프로세서 칩은 센서 칩의 픽셀들에 대한 픽셀-특정 프로세싱 요소들의 어레이를 포함하고, 프로세서 칩은 센서 칩 상에 장착되고, 그에 의해, 비아들은 프로세서 칩의 픽셀-특정 프로세싱 요소들 각각과 광센서 어레이 내의 대응하는 픽셀들의 픽셀 컨택트들 사이에 전기적 연결들을 형성하는, 통합 센서 어레이 모듈을 제공한다. 이러한 통합 센서 어레이 모듈은 제3 웨이퍼로부터 제3 칩으로서 형성되는 메모리 디바이스를 더 포함할 수 있고, 메모리 칩은 센서 칩의 픽셀들에 대한 픽셀-특정 메모리 요소들을 포함하고, 메모리 칩은 프로세서 칩 상에 장착되고, 그에 의해, 추가 비아들은 프로세서 칩의 픽셀-특정 프로세싱 요소들 각각과 메모리 칩 내의 픽셀-특정 메모리 요소들 사이에 전기적 연결들을 형성한다.
광 검출기 또는 광 검출기 어레이는 TOF 센서 디바이스를 제공하기 위해 VCSEL과 같은 펄스 레이저 소스와 통합되거나, 그와 함께 공통 모듈에 제공될 수 있다.
제2 칩으로서 형성된 프로세서 디바이스와 함께 장착된, 위에서 설명된 바와 같은 광 검출기 어레이 디바이스를 갖는 제1 칩을 포함하는 통합 광 검출기 어레이 모듈이 제공될 수 있다. 그러면, 개별 칩들은 각자의 재료들, 및 각각에 최적화된 제조 프로세스들을 사용하여 별개의 웨이퍼들 상에서 독립적으로 제조될 수 있다. 프로세서 칩은 센서 칩의 픽셀들에 대한 픽셀-특정 프로세싱 요소들의 어레이를 포함한다. 프로세서 칩은 센서 칩 상에 장착된다. 두 개의 칩 사이의 비아들은 프로세서 칩의 픽셀-특정 프로세싱 요소들 각각과 광 검출기 어레이 디바이스 내의 대응하는 픽셀들의 픽셀 컨택트들 사이에 전기적 연결들을 형성한다. 따라서, 통합은 광 검출기 어레이의 픽셀들과 프로세서 칩 내의 프로세싱 요소들 간의 일대일 대응으로 수직적이다. 통합은 또한 메모리 칩을 모듈에 부착함으로써 한 단계 더 나아갈 수 있다. 메모리 디바이스는 제3 웨이퍼로부터 제3 칩으로서 형성되고, 센서 칩의 픽셀들에 대한 픽셀-특정 메모리 요소들을 포함한다. 메모리 칩은 프로세서 칩 상에 장착되고, 그에 의해, 추가의 비아들이 프로세서 칩의 픽셀-특정 프로세싱 요소들 각각과 메모리 칩 내의 픽셀-특정 메모리 요소들 사이에 전기적 연결들을 형성한다. 메모리는 예를 들어 DRAM과 같은 랜덤 액세스 메모리일 수 있다.
본 개시내용의 다른 양태들에 따르면, 위에서 설명된 바와 같은 광 검출기 디바이스 또는 광 검출기 어레이를 제조하는 방법들이 제공된다.
이하에서, 본 발명은 도면들에 도시된 예시적인 실시예들을 단지 예로서 참조하여 더 설명될 것이다.
도 1a는 제1 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다.
도 1b는 도 1a의 광 검출기의 xy-평면에서의 개략적인 평면도이다.
도 2a, 도 2b 및 도 2c는 제1 실시예의 광 검출기를 도시하는 에너지 밴드 다이어그램들로, 광 검출기는 각각 역방향 바이어스된 상태, 순방향 바이어스된 비-전도 상태, 및 순방향 바이어스된 전도 상태에 있다.
도 3은 입사광이 있을 때와 없을 때, 즉 각각 도 2c 및 도 2b의 순방향 바이어스된 전도 및 비-전도 상태에서의 제1 실시예의 광 검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다.
도 4는 제1 실시예의 광 검출기의 등가 회로이다.
도 5a는 제2 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다.
도 5b는 도 5a의 광 검출기의 xy-평면에서의 개략적인 단면도이며, 도 5a에서 점선으로 도시된 바와 같이 n형 섬들을 통해 단면들이 취해진다.
도 6은 제3 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다.
도 7은 제4 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다.
도 8은 제5 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다.
도 9는 제6 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다.
도 10은 제7 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다.
도 11a는 2개의 변형(삽입도 I 및 II에 도시됨)과 함께, 제1 광 검출기 어레이 실시예에 따른 광 검출기 어레이의 감지 픽셀의 xz-평면에서의 개략적인 단면이다.
도 11b는 도 11a의 광 검출기 어레이 감지 픽셀의 xy-평면에서의 개략적인 평면도이다.
도 12는 제2 광 검출기 어레이 실시예에 따른 광 검출기 어레이의 감지 픽셀의 xz-평면에서의 개략적인 단면도이다.
도 13a는 다양한 실시예들에 따른 광 검출기 어레이의 xy-평면에서의 개략적인 평면도이다.
도 13b는 도 13a의 광 검출기 어레이의 xz-평면에서의 개략적인 단면으로, 여기서 감지 픽셀들은 도 11a 및 도 11b의 설계를 따른다.
도 13c는 도 13a의 광 검출기 어레이의 xz-평면에서의 개략적인 단면으로, 여기서 감지 픽셀들은 대체로 도 11a 및 도 11b의 설계를 따르지만, 유전체 트렌치들 내에 내장된 금속 트렌치들을 포함한다.
도 14a는 작은 영역에 최적화된 최상부 컨택트들의 설계를 갖는 도 11a의 삽입도 II의 설계에 기초한 감지 픽셀의 개략적인 평면도이다.
도 14b는 도 14a보다도 작은 영역에 최적화된 최상부 컨택트들의 설계를 갖는 도 11a의 삽입도 II의 설계에 기초한 감지 픽셀의 개략적인 평면도이다.
도 15는 예를 들어 도 11a의 삽입도 I 또는 삽입도 II의 픽셀 설계를 갖는, 본 발명을 구현하는 센서 어레이 디바이스를 통합한 통합 센서 어레이 모듈의 개략적인 단면이다.
도 16은 정전압 바이어스에 기초한 광 검출기 또는 광 검출기 어레이를 위한 드라이버의 등가 회로이다.
도 17은 정전류 바이어스에 기초한 광 검출기 또는 광 검출기 어레이를 위한 드라이버의 등가 회로이다.
이하의 상세한 설명에서, 제한이 아닌 설명의 목적을 위해, 본 개시내용의 더 나은 이해를 제공하기 위해 특정 세부사항들이 제시된다. 본 기술분야의 통상의 기술자에게는 본 개시내용이 이러한 특정 세부사항들로부터 벗어나는 다른 실시예들에서 실시될 수 있음이 명백할 것이다.
도 1a는 제1 실시예에 따른 광 검출기(10)의 xz-평면에서의 개략적인 단면도이다. 도 1b는 광 검출기(10)의 xy-평면에서의 개략적인 평면도이다.
광 검출기(10)는 검출을 위해 광자를 흡수하도록 사용되는 반도체 재료의 p형 층(12)에 기초한다. p형 층(12)은 기판 및/또는 기판 상에 퇴적된 에피택셜 층으로부터 형성될 수 있다. 기판(12)의 최상부면에는 다양한 영역들이 형성된다. 즉, 중앙에 배열된 애노드 영역(14)은 p+ 재료로 형성된다. 애노드 영역(14)은 n+ 재료(15)의 링으로 둘러싸여 있으며, 이는 애노드(14) 주위에 공핍 영역을 형성하는 역할을 갖는다. 애노드(14) 주위의 공핍 영역은 애노드-캐소드 영역들(14, 16)이 역방향 바이어스될 때 장벽 형성 영역(15)에 의해 형성된다(아래 참조). n+ 장벽 형성 영역(15)은 플로팅(floating)이고, 반대 도핑된 p+ 애노드 영역(14) 주위에 전위 장벽을 생성하는 역할을 한다.
n+ 재료의 캐소드 영역(16)이 장벽 형성 영역(15) 주위에 형성되고, p+ 재료의 접지 영역(18)이 캐소드 영역(16) 주위에 형성되며, 이는 캐소드 주위의 전압을 접지에 가깝게 고정하는 역할을 한다. 따라서, 광 흡수 층(12)은 애노드와 캐소드 영역(14, 16) 사이에 pn-접합을 형성한다. 광 흡수 층(12)은 광이 디바이스에 입사될 때 광자들의 흡수 'hv'에 응답하여, 반대 하전된 캐리어들, 즉 전자들 'e-' 및 홀들 'h+'의 쌍들을 생성하도록 구성된다. 도 1b에서, 중앙 애노드 영역(14)으로부터 멀어지는 반경 또는 원위(distal) 방향은 화살표 "r"로 표시된다. 각각의 컨택트는 유전체 재료(21)에 의해 분리되며, 이는 예를 들어 CMOS 프로세스에서 얕은 트렌치 격리(shallow trench isolation)에 의해 형성될 수 있다. 도 1b에서 흑색 블롭들에 의해 개략적으로 도시되어 있는 애노드, 캐소드 및 접지에 대한 각각의 컨택트들에는 실리사이드와 같은 적합한 금속 또는 금속성 화합물이 제공된다. 이들은 애노드, 캐소드 및 접지 전압 Va, Vc 및 VGND를 각각 인가하기 위한 리드들의 본딩 또는 비아 연결들을 허용한다.
p+ 또는 n+로 라벨링된 고농도로 도핑된 반도체 재료는 축퇴(degenerate)되도록 충분히 고농도로 도핑될 수 있고, 즉 그에 의해 도핑 중심들이 미니밴드로 병합되어, 전자들 또는 홀들이 전이를 필요로 하지 않고서 인접 전도대 또는 가전자대로 각각 이동하는 것을 허용할 수 있고, 또는 축퇴 도핑을 위한 임계값보다는 낮지만 그럼에도 불구하고 광 흡수 영역에서의 도핑 농도들보다는 상당히 높은 레벨에서 도핑될 수 있다.
제1 실시예는 애노드 영역에 인접한 광 흡수 층(12) 내에 포함된 도핑된 반도체 재료의 섬(30)을 포함하고, 여기서 섬(30)은 광 흡수 층의 반도체 재료에 반대로 도핑된다. 본 실시예에서는, p형 광 흡수 층에 n형 섬을 갖는다. 이러한 섬은 디바이스가 리셋될 때 애노드 주위에 형성된 공핍 영역 내에 놓이도록 배열된다. 따라서, 섬은 공핍 영역 내에서 전하 싱크를 제공한다. 단일 섬에 대한 변형으로서, 다수의 그러한 섬들이 제공될 수 있으며, 이들은 동일 평면에 있을 수 있고, 즉 공통 xy-평면을 점유할 수 있고, 또는 수직으로 오프셋되어 상이한 xy-평면에 놓여 있을 수 있다.
제1 실시예의 변형은 도 1a에 도시된 것과 동일한 단면을 가질 것이지만, 도 1b에 도시된 바와 같이 포인트형 애노드 컨택트 주위의 링들이 아니라 y 방향의 연장된 라인으로 배열된 애노드, 캐소드 및 접지 영역들을 갖는다.
제1 실시예에 대하여, 그리고 또한 본 명세서에 설명된 모든 다른 실시예들에 대하여, 모든 반도체 층들 또는 영역들의 도핑 감지들이 p-대-n, n-대-p 등으로 반전되는 등가된 '미러링된' 실시예가 존재한다는 점이 주목된다.
도 2a, 도 2b 및 도 2c는 도 1의 실시예에 따른 광 검출기를 도시하는 에너지 밴드 다이어그램들로, 광 검출기는 각각 역방향 바이어스된 상태(도 2a), 순방향 바이어스된 비-전도 상태(도 2b), 및 순방향 바이어스된 전도 상태(도 2c)에 있다. 역방향 바이어스(RB), 즉 도 2a에 도시된 상태에서의 리셋은 예를 들어 다음과 같이 설정함으로써 생성될 수 있다:
Va = 1V Vc = 1.8V 및 VGND = 0V
여기서, Va는 애노드 전압이고, Vc는 캐소드 전압이고, VGND는 접지 전압이다. 도 2b 및 도 2c의 순방향 바이어스(FB) 감지 모드는 예를 들어 다음과 같이 설정함으로써 생성될 수 있다:
Va = 1V Vc = 0.2V 및 VGND = 0V
이러한 예시적인 전압 값들로, RB로부터 FB로의 전환은 하나의 전압, 즉 캐소드 전압 Vc를 변경하는 것만으로 이루어진다. 대안적으로, 전환은 또한 캐소드 전압과 동시에 애노드 전압을 변경함으로써 야기될 수 있지만, 이는 예를 들어 두 개의 전압 변화를 개시하고 조정하기 위한 구동 회로 오버헤드 필요성의 관점에서 볼 때 추가적인 복잡성을 도입한다. 다수의 픽셀의 검출기 어레이를 갖는 통합 시스템에서, 하나가 아닌 두 개의 전압을 전환하기 위한 요건은 또한 검출기 칩 층과 인접한 검출 회로 층 사이에 하나가 아닌 픽셀당 2개의 비아에 대한 필요성을 발생시킬 수 있다.
도 3은 입사광이 있을 때와 없을 때, 즉 각각 도 2c 및 도 2b의 순방향 바이어스된 전도 및 비-전도 상태에서의 제1 실시예에 따른 광 검출기에 대한 바이어스 전압의 함수로서의 출력 전류의 그래프이다. 광 검출기는 단일 광자의 흡수가 흡수 영역(12)에 전자-홀 쌍을 생성하고, 전자가 광전류를 개시하는 반면, 홀은 효과가 없고 단지 접지 또는 캐소드에 의해 흡수되도록 구조화되고 구성된다.
이제, 단일-광자 검출을 위한 동작이 설명된다. 디바이스가 역방향 바이어스를 인가함으로써 리셋될 때(도 2a), 즉 캐소드(16)가 애노드(14)보다 큰 전압으로 유지될 때, 공핍 영역이 영역(15) 주위의 p형 광 흡수 층(12)에 생성된다. 광 흡수 층에서 생성된 임의의 캐리어들은 애노드, 캐소드 및 접지 컨택트들 내로 제거될 것이다. 역방향 바이어스는 공핍 영역이 애노드 영역(14)을 포함하도록 확장되게 한다. 따라서, 공핍 영역은 홀들을 위한 장벽 역할을 하므로, 전류가 애노드를 통해 흐를 수 없다. 바람직하게는 가능한 한 높은 전위 장벽이 애노드 주위의 모든 곳에 생성된다. 다음으로, 디바이스가 감지를 위해 순방향 바이어스로 전환될 때, 즉 캐소드(16)는 애노드(14)보다 낮은 전압으로 유지된다(도 2b). 순방향 바이어스로의 전환에도 불구하고, 캐소드와 광 흡수 층(12) 사이의 접합부는 초기에 역방향 바이어스된 상태로 유지되는데, 이는 애노드가 공핍 영역에 의해 격리되고 광 흡수 층(12)이 접지 영역(18)을 통해 접지에 연결되기 때문이다. 단일 광자가 기판(12)에 의해 흡수되면 전자-홀 쌍이 생성된다. 단일 전자는 기능적 효과 없이 캐소드(16) 또는 접지(18)에 의해 포획된다. 그러나, 단일 홀은 애노드(14)을 향해 이동하고 공핍 영역에 의해 포획된다. 이는 애노드(14)의 적어도 일부를 노출시켜 광 흡수 층(12)에 전기적으로 연결되게 하기에 충분하도록, 영역(15) 주위에 형성된 공핍 영역을 침식한다. 결과적으로, 애노드 생성 전류(anode-generated current)는 애노드로부터의 홀 주입으로부터 애노드와 캐소드 사이에 흐르기 시작한다. 애노드 생성 전류는 캐소드-기판 접합부를 RB로부터 FB로 전환한다. 차례로, 캐소드-기판 접합부가 순방향 바이어스로 변경되면, 캐소드로부터의 전자 주입으로부터 애노드와 캐소드 사이의 캐소드 생성 전류(cathode-generated current)의 흐름이 개시된다. 포지티브 피드백은 애노드와 캐소드 사이의 전류의 급작스러운 증가로 이어진다. 마지막으로, RB 대 FB 전환 직후에 존재했던 전위 장벽들이 완전히 사라지고, 디바이스 내의 전류는 pn 접합부의 순방향 전류일 것이다. 따라서, 전류는 단일 광자 흡수 후에 암 전류 레벨로부터 도 3에 개략적으로 보여진 광 레벨로 매우 빠르게 증가한다.
동일한 전체 구조물은 트리거 시간이 입사 광자 강도의 척도인 종래의 DPD로서 또한 동작할 수 있다. 이 경우, 디바이스는 단일 광자 검출보다 덜 민감하고, 공핍 영역에 의해 구성된 전하 싱크가 포화에 접근하고 전류가 애노드와 캐소드 사이에 흐르기 시작하기 전에 많은 수의 광자의 흡수를 요구하도록 구성된다.
도 4는 아래와 같이 진행되는 단일 광자 검출을 위한 동작을 논의하기 위해 참조되는 제1 실시예의 광 검출기의 등가 회로이다. 단일 광자 흡수로부터의 단일 전자는 커패시터 C를 충전하므로 전압 Vb를 양 ΔVb만큼 증가시킨다. 디바이스가 단일 광자를 감지할 수 있을 만큼 충분히 민감하기 위해서는, 전압 증가 ΔVb가 애노드-생성 전류 I1의 충분히 큰 증가를 야기하여, Vr이 접지 근처의 리셋 값으로부터 Vc보다 높게 짧은 시간 내에 풀업되게 하고, 그에 의해 캐소드-생성 전류 I2가 개시되도록 하는 것이 필요하다. 이러한 감도를 달성하기 위해, 세 개의 등가 회로 파라미터가 조작될 수 있다.
· C: V=Q/C이므로 C가 작게 유지되면, 단일 전자 전하로 인한 증분 전압 변화 ΔVb가 높다.
· R2≫R1: 이것은 애노드로부터 접지로의 거의 모든 전압이 캐소드-대-접지로부터 강하되고 애노드-대-캐소드에 걸쳐서는 거의 강하되지 않을 것을 보장하여, Vr이 Va와 관련하여 가능한 한 커지게 한다.
· R1+R2를 최대화: 이는 주어진 애노드 생성 전류 I1에 대한 전압 강하가 가능한 한 커질 것을 보장하고, 그에 의해 부등식 Vr<Vc로부터 Vr>Vc로의 전환은 최소 전류 변화로 최단 시간에 발생한다.
따라서, 3개의 설계 파라미터 전부는 부등식 Vr<Vc로부터 Vr>Vc로의 전환(즉, 캐소드-기판 pn-접합의 역방향 대 순방향 바이어스 전환) 및 캐소드-생성 전류 I2의 개시가 최소한의 양의 흡수된 광자들로 발생할 것을 집합적으로 보장한다.
커패시턴스 C를 감소시키는 데 기여하는 본 개시내용의 다양한 실시예들에 포함되는 피처들은 다음을 포함한다:
· 도핑된 섬들(30)
· 얇아진 애노드 영역(15)(도 12 참조)
· 매립된 도핑.
단일-광자 검출을 위해, 단일 광자 흡수에 의해 생성된 단일 전자는 "통상적인" DPD 2-스테이지 캐스케이드 효과, 즉 캐소드-기판 접합부를 RB로부터 FB로 전환하여 결국에는 캐소드-생성 전류 I2의 개시를 초래하는 애노드-생성 전류 I1의 큰 증가가 발생하기에 충분하도록 애노드를 노출시키기 위해 공핍 영역을 축소시키는 것과 관련하여 충분히 큰 효과를 야기할 필요가 있다.
도 5a는 제2 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다. 도 5b는 도 5a의 광 검출기의 xy-평면에서의 개략적인 단면도이며, 도 5a에서 점선으로 도시된 바와 같이 n형 섬들(30)을 통해 단면들이 취해진다. 제2 실시예는 도핑된 반도체 재료의 적어도 하나의 섬(30)을 추가로 구비한 것을 제외하고는 제1 실시예와 동일한데, 그것은 그것이 포함되어 있는 도핑된 광 흡수 층(12)의 반도체 재료에 반대로 도핑된다. 도시된 예에서는 4개의 섬이 존재하며, 이들은 중앙 애노드(14)를 주변 공핍 영역 형성 영역(15)으로부터 분리하는 유전체 재료(21) 아래의 각자의 영역들을 차지하도록 배열되어 n형으로 도핑된다. 섬들(30)은 위에서 설명된 바와 같이 애노드와 캐소드 컨택트(14, 16) 사이에 역방향 바이어스 전압이 인가될 때 형성되는 공핍 영역 내에 전하 싱크를 제공한다.
p형 흡수 층(12)에 전자-하전 섬(electron-charging island)(30)을 포함시키는 것은, 플로팅 n+ 재료(15)가 도핑된 링을 형성하는 섬을 갖지 않는 실시예에서 생성된 균일한 장벽 강하에 비해, 섬에 가까운 더 높은 전위 장벽 강하를 생성하여, 애노드-대-접지 전류의 더 높은 증가를 유도한다.
도 6은 제4 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다. 제4 실시예는 접지 컨택트(18)가 상부 표면 부분으로부터 검출기의 측벽들을 따라 아래로 연장되는 것을 제외하고는 제1 실시예와 동일하다. 이는 이러한 검출기 설계가 어레이에 사용되는 경우 픽셀들 간의 누화를 줄이는 데 도움이 된다. 이것은 또한 플로팅 n+ 영역(15)에서의 광자 흡수에 의해 생성된 캐리어들의 수집을 개선하는 데 도움이 된다.
도 6의 실시예에서, 디바이스를 RB 및 FB로 두기 위해 도 2a, 도 2b 및 도 2c와 관련하여 위에서 언급된 것과 동일한 전압 세트들이 인가될 수 있다.
도 7은 제5 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다. 제5 실시예는 추가적인 p+ 재료가 광 흡수 층(기판의 하부 표면)(12)의 베이스 상에 배열되어 접지 컨택트(18)의 추가적인 부분을 형성하는 것을 제외하고는 제4 실시예와 동일하다. 이는 누화를 더욱 줄이고 캐리어 수집을 더욱 개선하는 데 도움이 된다.
도 7의 실시예에서, 디바이스를 RB 및 FB로 두기 위해 도 2a, 도 2b 및 도 2c와 관련하여 위에서 언급된 것과 동일한 전압 세트들이 인가될 수 있다.
도 8은 제6 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다. 제6 실시예는 측벽들을 따라 아래로 이어지며 베이스에 걸쳐있는 분리된 접지 컨택트 영역들(18)이 디바이스 최상부면으로부터 측벽들을 따라 아래로, 그리고 바닥면 주위로 연장되는 단일 연속 영역으로 병합되는 것을 제외하고는 제5 실시예와 동일하다. 이는 이러한 검출기 설계가 어레이에 사용되는 경우 누화를 줄이기 위해 더 나은 픽셀 격리를 제공한다.
도 8의 실시예에서, 디바이스를 RB 및 FB로 두기 위해 도 2a, 도 2b 및 도 2c와 관련하여 위에서 언급된 것과 동일한 전압 세트들이 인가될 수 있다.
도 9는 제7 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다. 종래의 실시예들과 비교하여, n+ 영역(15)을 형성하는 공핍 영역은 금속 또는 금속성 게이트 영역(17), 및 게이트 영역을 광 흡수 층(12)의 하부 p형 반도체 재료로부터 분리하기 위한 하부 유전체 층(24)을 포함하는 게이트에 의해 대체된 것을 알 수 있다. 애노드 주위의 공핍 영역의 형성을 돕기 위해 플로팅의 고농도로 도핑된 반도체 영역을 대신하여 게이트를 사용하면, 인가된 게이트 전압을 변화시킴으로써 전압 장벽의 크기와 애노드 주위의 공핍 영역의 물리적 범위를 제어할 수 있다는 장점을 갖는다. 공핍 영역은 게이트에 포지티브 전압이 인가되는 동안 형성된다.
도 9의 실시예에서, 단지 예로서, 디바이스를 RB 및 FB로 두기 위해, 애노드, 게이트, 캐소드에 이하의 전압 세트들이 인가될 수 있다:
RB: Va=1V Vc=1.8V Vg=0V VGND=0V
FB: Va=1V Vc=0.2V Vg=1.8V VGND=0V
도 10은 제8 실시예에 따른 광 검출기의 xz-평면에서의 개략적인 단면도이다. 이전 실시예들에서, 절연 재료(21)는, 예를 들어 CMOS STI 프로세싱으로부터, 상부 표면 상의 다양한 축퇴 도핑된 기능 영역들, 즉 애노드 영역(14), 캐소드 영역(15), 장벽 형성 영역(16) 및 접지 영역(18)을 분리한다. 도 10의 실시예에서, 이러한 절연 재료는 없으며, 오히려 상부 표면 상의 상이한 축퇴 도핑된 영역들은 서로 측방향으로 맞닿아 있다(abut). 인접한 기능 영역들이 반대 도핑된 경우, 맞닿은 접촉이 허용될 수 있으며, 예를 들어 n+ 캐소드 영역이 p+ 접지 영역에 맞닿을 수 있다. 그러나, n+ 장벽 형성 영역(15)을 포함하는 이전 실시예들을 참조하면, 이것이 n+ 캐소드 영역에 측방향으로 인접하고, 따라서 이들은 서로 전기적으로 격리될 필요가 있음, 즉 맞닿을 수 없음을 알 수 있다. 이러한 문제를 해결하기 위해, 도 10의 실시예에서, 장벽 형성 영역(15)과 n+ 캐소드 영역(19)을 분리하기 위해 추가적인 p+ 영역이 제공되어, 디바이스 상부 표면 상의 상이한 기능 영역들을 분리하기 위한 유전체 재료를 갖지 않는 설계를 허용한다. 도 10의 실시예에서, 애노드 아래의 반대 도핑된 섬(30)도 제1 실시예와 유사하게 제공된다.
도 10의 실시예에서, 예로서, 디바이스를 RB 및 FB로 두기 위해, 애노드, 게이트, 캐소드에 이하의 전압 세트들이 인가될 수 있다:
RB: Va=1V Vc=1.8V Vn+=1.8V VGND=0V
FB: Va=1V Vc=0.2V Vn+=1V VGND=0V
또는
RB: Va=-1V Vc=0.2V Vn+=1V VGND=0V
FB: Va=1V Vc=0.2V Vn+=1V VGND=0V
본 실시예에서는 플로팅 n형 섬 영역(30)이 매립되고, 표면 상의 n+ 영역들(15)이 접촉되어 리셋에 사용된다.
상기 실시예들에서 개략적으로 도시된 바와 같이, 검출기들은 광 흡수 층(12)의 깊이가 그 폭보다 크다는 것에 의해 정의되는 바와 같이 1 미만의 종횡비를 가질 수 있음이 주목된다. 일반적으로, 광 흡수 층(12)의 두께는 물리학, 즉 광 흡수 층에 사용되는 반도체 재료 내에서의 원하는 파장 범위의 광자들의 흡수 길이에 의해 결정될 것이다. 실리콘을 반도체 재료로서 사용하는 가시 범위에서의 검출을 위해, 광 흡수 영역의 두께는 아마도 2-5 마이크로미터일 것이다.
도 11a는 2개의 변형이 도시된 삽입도와 함께, 제1 광 검출기 어레이 실시예에 따른 광 검출기 어레이의 감지 픽셀의 xz-평면에서의 개략적인 단면이다.
도 10의 실시예와 마찬가지로, 주된 도 11a는 최상부면들 상의 다양한 고농도로 도핑된 영역들이 중간 절연 재료를 사용하지 않고 서로 맞닿는 설계를 나타낸다. 애노드 영역으로부터 바깥쪽으로, 최상부면 상의 고도로 도핑된 영역들은 p+와 n+ 사이에서 교대한다. 애노드 영역으로부터 방사상으로 바깥쪽으로, 최상부면 상의 영역들은: p+ 애노드 영역(14); n+ 장벽 형성 영역(15); p+ 분리기 영역(19); n+ 캐소드 영역(16); p+ 접지 영역(18); 및 유전체 트렌치 영역(18)이다. 접지 영역(18)은 최상부면으로부터 바닥면까지 광 흡수 층(12)의 측벽들의 전체 높이에 걸쳐 연장되고, 그에 의해 광 흡수 층(12)의 p형 재료가 트렌치들(22)의 유전체 재료와 직접 접촉하지 않는다. 접지 영역(18)은 측벽들로부터 광 흡수 층의 바닥면 위로 연속체로 더 연장되고, 그에 의해 접지 영역(18)은 아래로부터 접촉될 수 있다. 따라서, 접지 영역(18)은 광 흡수 층의 최상부면을 제외한 모든 것을 감싸는 버킷형 또는 박스형 형태를 가지며, 다른 고농도로 도핑된 영역들(14, 15, 19 및 16)은 덮개와 같다.
측벽들에 걸쳐 접지 컨택트를 연장하면 암 전류를 줄이는 데 도움이 된다. 암 전류란 광자 흡수 이외의 다양한 메커니즘들로 인해 디바이스 내부에서 발생되는 전류를 의미한다. 반도체 재료의 측방향 표면들, 즉 측벽들은 반도체 재료의 부피 내부에 비해 비교적 높은 밀도의 결함을 가지며, 이러한 결함들은 암 전류의 소스로 작용한다. 접지 컨택트는 고농도로 도핑되기 때문에, 이러한 표면 결함들에 의해 생성된 캐리어들을 멀리 전도하여, 그들이 광 흡수 층으로 들어가 암 전류를 생성하게 하지 않는다. 더욱이, 측벽들, 바람직하게는 또한 베이스를 감싸는 것에 의해, 접지 컨택트에서, 픽셀 격리가 개선되고, 즉 픽셀들 사이의 광학적 및 전기적 누화가 감소된다. 또한, 캐리어들의 열 발생과 밴드 간 재결합을 통한 캐리어들의 손실이라는 두 가지 효과가 매칭될 수 있으므로, 이러한 두 가지 효과는 서로 상쇄된다.
동작은 다음과 같이 진행될 수 있다. 역방향 바이어스를 인가함으로써 디바이스가 리셋될 때, 즉 캐소드 컨택트가 애노드 컨택트보다 큰 전압으로 유지될 때, 애노드 영역에 인접한 p형 광 흡수 층에 공핍 영역이 생성된다. 다음으로, 디바이스가 감지를 위해 순방향 바이어스로 전환될 때, 즉 캐소드 컨택트가 애노드 컨택트보다 낮은 전압으로 유지될 때, 공핍 영역은 애노드 영역을 향해 이동한 홀들을 포획하기 위한 전하 싱크의 역할을 한다. 즉, 광자 흡수에 응답하여 광 흡수 층에서 전자-홀 쌍의 일부로서 생성된 홀은 공핍 영역으로 드리프트하여 그것이 수축하게 한다. 일단 임계 개수의 홀이 애노드 영역을 향해 드리프트되어 공핍 영역에서 포획되면, 공핍 영역의 전하 싱크 효과가 포화에 가까워지고, 애노드 영역이 노출되고, 즉 그 자체가 홀들에 대한 싱크의 역할을 하기 시작하고, 애노드와 캐소드 컨택트 사이에 전류가 흐르기 시작할 것이다. 종래의 DPD 동작 모드에서, 애노드와 캐소드 사이의 전류 흐름의 개시를 야기하는 데 필요한 홀들의 임계 개수는 매우 크므로, RB-대-FB 전환과 전류 흐름의 개시 사이의 시간의 양은 입사광 강도에 반비례하며, 이는 시간-대-디지털 변환기로 측정될 수 있다. 단일 광자 검출 또는 카운팅 동작 모드에서, 홀들의 임계 개수는 1이며, 따라서 단일 광자의 흡수 및 그에 따른 공핍 영역에서의 단일 홀의 포획은 애노드-대-캐소드 전류 흐름의 개시를 야기하기에 충분하며, 이는 카운터로 측정될 수 있다.
도 11a의 실시예(변형들을 포함함)에서, 디바이스를 RB 및 FB로 두기 위해, 애노드, 게이트, 캐소드에 이하의 전압 세트들이 인가될 수 있다:
RB: Va=1V Vc=1.8V Vn+=1.8V VGND=0V
FB: Va=1V Vc=0.2V Vn+=1.0V VGND=0V
이러한 동작 모드에서, 리셋으로부터 감지로의 전환, 즉 RB로부터 FB로의 전환은 Vc 및 Vn+ 둘 다의 변경을 요구하는데, 즉 두 개의 전압 레벨의 조절을 요구한다. 도 11a의 실시예(변형들을 포함함)와 함께 사용될 수 있는 유리한 대안은 아래와 같이 하나의 전압의 변경만을 필요로 한다:
RB: Va=-1V Vc=0.2V Vn+=1.0V VGND=0V
FB: Va=1V Vc=0.2V Vn+=1.0V VGND=0V
단지 하나의 전압을 변경하는 요건은 구동 신호들에 대한 시간 동기화 요건들이 없기 때문에, 검출기 어레이들 및/또는 고속 동작에서 특히 유익하다. 이것이 상당히 유리할 수 있는 경우의 예는 (단일 광자 검출에 반대되는) 검출기 어레이에서의 광자 카운팅에 대한 것인데, 왜냐하면 광자 카운팅에서, 각각의 픽셀이 비동기적으로 실행되고 단일 광자가 검출될 때마다 리셋되기 때문이며, 여기서 각각의 트리거는 도 15를 참조하여 아래에 더 논의되는 바와 같이 센서 어레이 칩에 직접 본딩될 수 있는 신호 프로세싱 칩의 프론트-엔드를 형성하는 시프트 레지스터와 같은 픽셀 특정 카운터에 의해 하나의 광자로서 카운팅된다.
도 11a의 삽입도 I은 다양한 고농도로 도핑된 영역들(14, 15, 19, 16 및 18)이 서로 인접하지만 맞닿지는 않고, 오히려 광 흡수 층(12)의 p형 재료의 일부에 의해 분리된 변형을 도시한다. 추가로, 독립적인 설계 차이는 접지 영역(18)이 최상부면까지 연장되지 않는다는 점에 있다. 오히려, 캐소드 영역(16)은 반도체 재료의 에지, 즉 측벽들의 최상부까지 방사상 바깥쪽으로 연장되며, 여기서 트렌치들(22)의 유전체 재료와 맞닿게 된다. 평면도에서 볼 때, 즉 위로부터 네거티브-z 방향을 따라 볼 때, 접지 영역(18)은 캐소드 영역(16) 아래에 있고, 이들의 방사상으로 바깥을 향하는 표면들이 정렬된다. 이러한 방식으로 캐소드 영역(16) 아래에 접지 영역(18)을 집어넣는 것은 각각의 검출기가 그의 xy-평면 범위에서 더 작아지는 것을 허용하며, 이는 더 컴팩트한 검출기 어레이들을 만드는 데 유용하다.
도 11a의 삽입도 II는 다양한 고농도로 도핑된 영역들(14, 15, 19, 16 및 18)이 서로 맞닿아 있다는 점을 제외하고는 삽입도 I과 본질적으로 동일한 변형을 나타낸다. 삽입도 I과 마찬가지로, 삽입도 II에서, 접지 영역(18)은 캐소드 영역(16) 아래에 배열된다.
도 11a의 설계의 추가의 변형들이 고려될 수 있는데, 예를 들어 삽입도 I과 유사하지만 STI-형성된 유전체 재료가 최상부면 상의 고농도로 도핑된 영역들 중 하나 이상을 분리한다. STI 유전체의 사용은 또한 요구되는 경우 분리기 영역(19)이 생략되는 것을 허용할 것이다.
도 11b는 도 11a의 광 검출기 어레이 감지 픽셀의 xy-평면에서의 개략적인 평면도이다. 3개의 검은색 사각형은 애노드, 캐소드 및 장벽 형성 영역에 적합한 전기 연결들을 형성하기 위해 연결 와이어들을 형성하는 애노드, 캐소드 및 공핍 영역에 대한 금속 컨택트 패드들을 위한 예시적인 위치들을 나타낸다.
도 12는 제2 광 검출기 어레이 실시예에 따른 광 검출기 어레이의 감지 픽셀의 xz-평면에서의 개략적인 단면도이다. 애노드 영역(14)에 대한 대안적인 변형이 삽입도 I로 도시된다. 게이트는 금속 또는 금속성 게이트 영역(17), 및 게이트 영역을 광 흡수 층(12)의 p형 반도체 재료로부터 분리하기 위한 하부 유전체 층(24)을 포함한다. 공핍 영역은 n+ 영역(23)에 의해 형성된다. 디바이스를 RB 및 FB로 두기 위해, 애노드, 게이트, 캐소드에 이하의 전압 세트들이 인가될 수 있다:
RB: Va=1V Vc=1.8V Vg=1.8V VGND=0V
FB: Va=1V Vc=0.2V Vg=-1V VGND=0V
도 4의 등가 회로를 참조하여 위에서 논의된 바와 같이, 플로팅 n+ 영역(23)과 애노드 영역(14) 사이의 커패시턴스를 감소시키기 위해, 애노드 영역(14)은 얇아진다. 애노드는 삽입도 I에 보여진 바와 같이 전체 영역에 걸쳐 얇아지거나 주 도면에 보여진 바와 같이 측방향의 바깥쪽(즉, 원위) 에지들에서만 얇아질 수 있다. 얇아지는 것은 하나 이상의 다른 고농도로 도핑된 영역, 예를 들어 캐소드 영역과 비교되는 두께, 즉 수직 치수의 관점에서 표현될 수 있다. 애노드 영역을 얇게 하는 것은 공핍 영역을 생성하기 위해 게이트들을 사용하는 설계와 함께 개시되지만, 공핍 영역을 생성하기 위해 게이트들을 사용하지 않는 본 명세서에 개시된 다른 실시예들에서도 사용될 수 있음이 주목된다.
도 12의 실시예의 변형예에서, 게이트는 플로팅으로 남겨질 수 있다. (제1 실시예에서와 같이) 플로팅의 고농도로 도핑된 반도체 영역을 대신하여 플로팅 게이트를 사용하는 것은, 게이트 아래의 반도체 재료의 표면 품질이 일반적으로 STI 표면 또는 천연 산화물이 표면에 있을 때보다 우수할 것이고, 따라서 암 전류가 더 낮게 유지될 수 있다는 점에서 여전히 이점을 갖는다. 위에서 언급된 전압 세트들을 참조하면, 이러한 변형은 위에서 언급된 애노드, 캐소드 및 접지 전압들로 작동될 수 있다.
도 12 실시예의 추가의 변형(도시되지 않음)에서, 더 높은 농도의 p형 도핑이 게이트 유전체(24) 아래에서 국부적으로 p-형 영역(12) 내에, 즉 캐소드와 분리기 영역(16, 23) 사이에 제공될 수 있다. 이것은 암 전류를 줄이는 데 도움이 된다.
도 13a는 센서 어레이 디바이스(1)의 개략적인 평면도이고, 전술한 바와 같이 단일-광자 검출기(10)로 각각 형성된 감지 픽셀들이 x 및 y 방향에서 각각 픽셀 피치 Px 및 Py를 갖는 2차원(2D) 어레이로 배열되는 것을 도시한다. (다른 실시예들은 1차원 픽셀 어레이를 가질 수 있다.) 도 13b는 도 13a의 광 검출기 어레이의 xz-평면에서의 개략적인 단면으로서, 여기서 감지 픽셀들은 도 11a 및 도 11b의 설계를 따른다. 2D 어레이의 피치들 Px, Py는 정사각형 어레이를 형성하도록 동일할 수도 있고, 직사각형 어레이를 형성하도록 서로 다를 수도 있다. 각각의 픽셀(10)은 주로 광자 흡수 반도체 재료(12)의 컬럼과 그의 도핑된 영역들(14, 15, 16, 18, 19, 30)을 더한 것에 의해 형성되며, 컬럼은 반도체 재료(12) 사이에 트렌치들(22)로서 형성된 유전체, 즉 전기 절연 재료에 의해 그 이웃들로부터 전기적으로 격리된다. 따라서, 반도체 재료 컬럼들은 트렌치들(22)의 유전체 재료에 인접한 측벽들을 갖는다. 따라서, 측방향으로 인접하고 독립적으로 접촉가능한 광 검출기들(10)의 2차원 어레이가 제공된다. 센서 어레이 디바이스(1)는 또한 도 13a에 개략적으로 도시된 바와 같이 동일한 웨이퍼에 형성된 제어 또는 다른 전자 컴포넌트들(4)을 위한 영역들을 가질 수 있다. 광 검출기의 층들은 예를 들어 p형 기판 상에 에피택셜로 제조될 수 있다. 트렌치들(22)은 광 흡수 층(12)의 상부 표면을 통해 수직으로 연장되어 광 흡수 층(12)의 하부 표면까지 완전히 관통하거나 부분적으로 아래로 내려가는 유전체 재료의 메시를 형성한다. 어레이 내의 모든 픽셀과 공통적으로 접촉하도록 공통 접지 층이 사용될 수 있으며, 이 경우 유전체 트렌치들은 공통 접지 컨택트 위에서 종료될 것이다. 반면에, 각각의 픽셀은 독립적으로 접지될 수 있으며, 유전체 트렌치들은 구조물을 통해 바로 연장될 수 있다. 다른 어레이 실시예들에서, 접지는 예를 들어 제1 실시예 및 몇몇 나중 실시예들에서 보여진 바와 같이 위로부터 접촉될 수 있다.
도 13c는 도 13a의 광 검출기 어레이의 xz-평면에서의 개략적인 단면도이고, 여기서 감지 픽셀들은 대체로 도 11a 및 도 11b의 설계를 따르지만, 유전체 인터픽셀 트렌치들(22) 내에 금속 트렌치들(26)을 포함한다. 유전체 트렌치들 내에 금속을 매립하는 것은 픽셀들 간의 광학적 누화를 줄이는 데 유용하다. 특히, 그것이 없다면 측벽을 통해 광 흡수 층에 들어갈 임의의 광자는 금속에 의해 흡수될 것이다.
DPD 어레이 구조물은 인접한 픽셀들을 서로 전기적으로 격리시키는 유전체 재료로 채워진 절연 트렌치들에 의해 로우들 및 컬럼들의 2차원 어레이(또는 대안적으로 로우들의 1차원 어레이)에서 개별 픽셀들로 세분화된다. 유전체 재료는 예를 들어 에칭 후에 퇴적되는 재료, 또는 에칭 후에 산화 프로세스에 의해 생성되는 재료일 수 있다. 트렌치들을 유전체 재료로 채우는 대신, 그들은 채워지지 않은 채로 남겨지거나, 트렌치들의 측면들을 코팅하는 산화물 또는 다른 절연 재료의 얇은 층으로 부분적으로만 채워질 수 있다. 따라서, 절연 트렌치들은 광 흡수 층을 통해 수직으로 연장되어, 광 검출기 구조물을 독립적으로 접촉가능한 픽셀들의 어레이로 세분화한다. 도 13c에 도시된 바와 같이, 유전체 트렌치들에 금속 또는 금속성 재료를 삽입하는 것도 가능하다. 더욱이, 개별 검출기들에 대해, 또한 DPD 어레이들에 대해 위에서 언급된 바와 같이, 각각의 픽셀은 1보다 크거나 작은 종횡비를 가질 수 있다.
도 14a는 작은 영역에 최적화된 최상부 컨택트들의 설계를 갖는 도 11a의 삽입도 II의 설계에 기초한 감지 픽셀의 개략적인 평면도이다. 다시 도 11b를 참조하면, 중앙에 위치된 애노드 영역(14) 주위에 동심으로 배열된 각각의 고농도로 도핑된 영역들(15, 19, 16, 18)이 균일한 폭을 갖는 정사각형 형상(또는 직사각형 형상)임이 보인다. 그러나, 제조상의 이유로, 사용 중인 프로세스에 적용되는 설계 규칙들은 어느 것이든 컨택트 패드들의 최소 크기를 지정할 것이다. 도 14a에 보여진 바와 같이 검출기 픽셀의 측방향 치수들을 축소하기를 원하는 경우, 컨택트 패드 영역들이 더 이상 축소될 수 없고, 따라서 도 11b에 보여진 바와 같이 더 이상 수용될 수 없는 지점이 있을 것이다. 다른 피처들이 이러한 한계를 넘어 축소되는 것을 허용하고 그럼에도 불구하고 컨택트 패드들을 캐소드 영역(16) 내에 수용하기 위해, 캐소드 영역은 컨택트 패드 주위에서 국부적으로 그의 일반적인 폭과 비교하여 측방향으로 확대된다. 도 14a의 경우, 정사각형 픽셀의 대각선으로 반대되는 코너들에 배열된 두 개의 캐소드 컨택트 패드가 있고, 각각은 국부적으로 확대된 영역을 갖는 것이 보인다. 다른 실시예들에서, 단 하나의 캐소드 컨택트 패드가 있을 수 있지만, 2개를 제공하면 컨택트 저항을 감소시키는 데에 도움이 된다. 그러면, 캐소드 영역의 확대된 코너들은 애노드 영역을 향해 대각선으로 안쪽으로 잠식한다. 결국, 방사상으로 캐소드 영역의 내부에 있는 영역들은 국부적으로 확대된 캐소드 영역들을 수용하기 위해 그에 따라 조절될 필요가 있다. 이것은 대각선을 따라 영역들(19, 15)으로부터 영역을 잘라내어, 장벽 형성 영역(15) 및 분리기 영역(19) 둘 다가 땅콩 또는 눈사람을 연상시키는, 픽셀의 다른 대각선을 따른 잘록하고 길쭉한 형상을 갖도록 함으로써 행해진다. 이러한 길쭉한 영역들은 (캐소드 컨택트들 사이에 형성된 대각선에 반대되는 대각선을 따르는) 장축 및 (캐소드 컨택트 대각선을 따르는) 단축에 의해 기술될 수 있다.
도 14b는 도 14a보다 작은 영역에 대해서도 최적화된 최상부 컨택트들의 설계를 갖는 도 11a의 삽입도 II의 설계에 기초한 감지 픽셀의 개략적인 평면도이다. 픽셀 축소의 효과를 보여주기 위해, 도 14a 및 도 14b는 개략적이지만, 컨택트 패드 영역들을 동일하게 유지하였다(정사각형 검정색 블롭들). 여기서, 도 14a를 도 14b와 비교함으로써, 추가의 수축이 전체적인 변화를 더욱 두드러지게 함이 보이고, 여기서 캐소드 컨택트 패드 영역들을 포함하기에 충분히 크게 유지되도록 다른 피처들에 비례하여 상대적으로 더 커진 캐소드 영역의 더 심하게 확장된 코너 영역들로부터의 더 큰 정도의 잠식을 수용하기 위해, 애노드는 또한 픽셀 대각선을 따라 픽셀 중심으로부터 멀리 오프셋된다.
도 15는 본 명세서에 설명된 제1 실시예 또는 임의의 실시예들의 센서 어레이와 같이 하나의 칩으로서 본 발명을 구현하는 센서 어레이 디바이스를 통합한 통합 센서 어레이 모듈의 개략적인 단면이다. 통합 센서 어레이 모듈은 제1 칩(1)으로서의 센서 어레이 디바이스, 및 제2 칩(2)으로서 형성된 전자 프로세싱 디바이스를 포함한다. 설명을 위해, 도 11a의 실시예에 따른 단일 DPD가 보여진다. 프로세서 칩의 회로 층은 광 검출기의 픽셀 어레이를 위한 판독 센서들의 어레이를 포함하며, 센서-대-픽셀 연결들은 비아들(28)로 구현된다. 회로 층은 실리콘 관통 비아들(TSV)(28)을 갖는 픽셀들에 대한 전기적 연결들을 만드는 CMOS 회로 층일 수 있다. 다음으로, 바이어스 전압들은 TSV들을 통해 애노드 및 캐소드 영역에 인가될 수 있다. 더욱이, 입사 광에 의해 유도된 신호 전류는 TSV 연결들을 통해 픽셀 단위로 검출될 수 있다. 이전 도면들, 및 센서의 상부 및 하부 표면의 논의에 기초하여 고려되는 바와 같이, 그리고 도 15에 개략적으로 도시된 바와 같이, CMOS 회로 층은 센서 어레이 칩의 "상부" 표면을 향하여 배열된 것으로 도시된다. 이러한 배열에서, 베이스 접지 컨택트는 프로세서 칩(2)의 원위에 배열될 수 있고, 센서 어레이 칩(1)과 프로세서 칩(2) 사이의 비아들은 구동 및 감지 신호들이 전달될 필요가 있는 센서 칩의 "상부" 표면 상의 애노드, 캐소드 및 다른 영역들, 및 임의적으로(optionally) 게이트들까지 연결될 수 있다. 프로세서 칩(2)은 디지털 프론트-엔드 회로부(5), 및 임의적으로 시간-대-디지털 변환기(TDC) 요소들(6)(DPD들이 트리거 시간을 통해 강도를 측정하도록 통상적으로 작동되는 경우), 또는 광자 카운팅을 위한 카운터들과 같은 다른 픽셀 특정 디지털 신호 프로세싱 요소들과 같은, 센서 어레이 디바이스(1)의 픽셀들에 대한 각자의 전자 프로세싱 요소들을 갖는다. 프로세서 칩(2)은 센서 칩(1) 상에 장착되고, 그에 의해, 비아들(28)은 프로세서 칩의 프로세싱 요소들과 센서 칩(1) 내의 각자의 픽셀들의 컨택트들 사이에 전기적 상호연결들을 형성한다. 모듈은 임의적으로 제3 칩(3)으로서 형성된 메모리 디바이스(7)를 더 포함한다. 메모리는 고밀도 저장소를 제공하기 위한 DRAM과 같은 랜덤 액세스 메모리일 수 있다. 메모리 칩은 센서 어레이의 픽셀들을 위한 DRAM 메모리 요소들(7)과 같은 메모리 요소들을 포함한다. 메모리 칩(3)은 프로세서 칩(2) 상에 장착되고, 그에 의해 추가의 비아들(28)은 프로세서 칩(2)의 프로세싱 요소들과 메모리 칩(3)의 각자의 메모리 요소들 사이에 전기적 상호연결들을 형성한다. 따라서, 제조 프로세스들에 의해 자체 설계들에 최적화된 재료들로 각각 만들어진 다수의 전용 칩을 통합하는 것이 가능하다. 즉, DPD 센서 어레이 칩은 전용의 최적화된 프로세스를 사용하여 하나의 웨이퍼 상에 제조될 수 있고, 예를 들어 고성능 CMOS 프로세스들에 기초하여 수치 프로세싱 칩들을 제조하기 위해, 신호 프로세싱을 위한 전자 회로들은 다른 웨이퍼에 제조될 수 있으며, 예를 들어 전용 DRAM 제조 프로세스를 사용하여 메모리 칩들을 제조하기 위해 제3 웨이퍼가 사용될 수 있다.
도 16은 정전압 바이어스에 기초한 광 검출기 또는 광 검출기 어레이를 위한 드라이버의 등가 회로이다. 디지털 프론트-엔드 회로(5)는 DC 전압 소스(25)에 의해 인가된 정전압 바이어스를 통해 각각의 검출기(애노드 및 캐소드 측에서 전압들 Va 및 Vc를 갖는 다이오드로서 개략적으로 도시됨)에 연결된다.
도 17은 정전류 바이어스에 기초한 광 검출기 또는 광 검출기 어레이를 위한 드라이버의 등가 회로이다. 정전류 바이어스는 디바이스의 초기 전류가 온도에 독립적이라는 이점을 갖지만, 전압 바이어스의 경우에는 온도에 의존적일 것이다. 더욱이, 어레이 전체의 상이한 픽셀들에 인가되는 바이어스 전류의 어떠한 작은 불균일성도 픽셀-대-픽셀 비교 성능에 큰 변동을 야기하지 않는 반면, 정전압 바이어스를 갖는 종래의 DPD 동작 모드에서, 트리거 시간은 바이어스 전압에 의존할 것이고, 따라서 픽셀별로 불균일한 전압 레벨들은 측정에서 오류의 소스가 될 것이다. 정전류 바이어스를 위해 구동 회로에 커패시터를 포함시키면(도 17 참조), 장벽 높이의 빠른 변화가 발생할 때, 즉 광자 감지가 트리거될 때 급격한 전류 증가를 허용하기 위한 전하 소스가 제공된다.
본 기술분야의 통상의 기술자에게는, 본 개시내용의 범위를 벗어나지 않으면서 전술한 예시적인 실시예에 많은 개선 및 수정이 이루어질 수 있음이 명백할 것이다.
참조번호 항목
1 광 검출기 어레이(칩/디바이스)
2 CMOS 전자 칩
3 DRAM 메모리 칩
4 제어 회로부/전자장치
5 디지털 프론트-엔드 회로부
6 시간-대-디지털 변환기(TDC) 및 디지털 신호 프로세서
7 DRAM 메모리
10 광 검출기(픽셀)
12 광자 흡수 층(p) - 기판 또는 에피택셜 층
14 애노드 영역(p+)
15 장벽 형성 영역(n+)
16 캐소드 영역(n+)
17 공핍 영역 형성 게이트
18 접지 영역(p+)
19 분리기 영역(p+)
21 유전체(얕은 트렌치 절연 - STI)
22 유전체(인터픽셀 트렌치)
24 유전체(게이트 격리)
26 인터픽셀 유전체 트렌치들에 매립된 금속 인터픽셀 트렌치들
28 비아
30 반대 도핑된 섬(n)
32 DC 전압 소스
34 DC 전류 소스
36 전류 조정 커패시터

Claims (27)

  1. 광 검출기 디바이스로서,
    상부, 하부 및 측부 표면들에 의해 경계가 지정되는 도핑된 반도체 재료의 광 흡수 영역 - 상기 광 흡수 영역은 광자 흡수에 응답하여 반대 하전된 캐리어들의 쌍들을 생성하도록 구성됨 -;
    고농도로 도핑된 p형 또는 n형 반도체 재료로 구성되고 상기 광 흡수 영역과 접촉하도록 배열된 애노드 영역;
    상기 애노드 영역에 반대되는 타입의 고농도로 도핑된 n형 또는 p형 반도체 재료로 구성되고 상기 광 흡수 영역과 접촉하도록 배열된 캐소드 영역; 및
    상기 애노드 영역과 동일한 타입의 고농도로 도핑된 p형 또는 n형 반도체 재료로 구성되고 상기 광 흡수 영역과 접촉하도록 배열된 접지 영역
    을 포함하고, 상기 애노드 영역, 상기 캐소드 영역 및 상기 접지 영역은:
    상기 디바이스가 감지를 위해 역방향 바이어스로부터 순방향 바이어스로 전환될 때, 상기 애노드 영역에 인접한 상기 광 흡수 영역에 공핍 영역이 생성되고, 상기 애노드 영역과 상기 접지 영역 사이에 전류가 흐르도록, 서로에 관련하여 그리고 상기 광 흡수 영역에 관련하여 배열되고, 광자 흡수에 응답하여 상기 광 흡수 영역에서 생성된 적절한 양전하 또는 음전하 타입의 캐리어가 상기 순방향 바이어스에 의해 상기 공핍 영역을 향해 드리프트하게끔 유도될 것이고, 상기 디바이스는 각각의 상기 캐리어가 상기 공핍 영역에 도달하는 것에 응답하여 그의 연관된 전하가 상기 애노드 영역과 상기 접지 영역 사이의 전류를 증가시키도록, 그리고 상기 공핍 영역에 도달하는 상기 캐리어들의 임계 개수가 상기 애노드 영역과 상기 캐소드 영역 사이에서 추가 전류가 흐르기 시작하게끔 유도하기에 충분하도록 구성되는, 광 검출기 디바이스.
  2. 제1항에 있어서, 상기 캐리어들의 임계 개수는 단일 광자 검출을 제공하기 위한 한 개인, 광 검출기 디바이스.
  3. 제1항에 있어서, 상기 애노드 영역과 상기 캐소드 영역 사이에 전압이 인가될 때, 상기 애노드 영역과 상기 캐소드 영역 사이에서 강하된 전압이 상기 캐소드 영역과 상기 접지 영역 사이에서 강하된 전압보다 적어도 10배 더 크도록, 상기 캐소드 영역과 상기 접지 영역 사이의 저항은 상기 애노드 영역과 상기 캐소드 영역 사이의 저항보다 훨씬 큰, 광 검출기 디바이스.
  4. 제1항에 있어서, 상기 애노드 영역에 인접한 상기 광 흡수 영역에 매립되는 도핑된 반도체 재료의 적어도 하나의 섬(island)을 더 포함하고, 상기 섬 또는 각각의 섬은 상기 광 흡수 영역에 반대로 도핑되고, 상기 섬 또는 각각의 섬은 상기 디바이스가 리셋될 때 형성되는 상기 공핍 영역 내에 놓이도록 배열되는, 광 검출기 디바이스.
  5. 제1항에 있어서, 상기 애노드 영역은 상기 캐소드 영역의 깊이보다 적어도 2배 작은 깊이를 가지며, 그에 의해 그것의 커패시턴스를 감소시키는, 광 검출기 디바이스.
  6. 제1항에 있어서, 상기 영역들은 상부 표면 및 하부 표면을 갖는 층으로 형성되는, 광 검출기 디바이스.
  7. 제6항에 있어서, 상기 애노드 영역 및 상기 캐소드 영역은 상기 상부 표면 및 상기 하부 표면 중 하나에 공동-위치되는, 광 검출기 디바이스.
  8. 제7항에 있어서, 상기 접지 영역은 상기 상부 표면 및 상기 하부 표면 중 상기 하나에 상기 애노드 영역 및 상기 캐소드 영역과 함께 공동-위치되는, 광 검출기 디바이스.
  9. 제7항에 있어서, 상기 캐소드 영역은 상기 애노드 영역을 둘러싸도록 측방향으로 폐쇄 루프로 연장되는, 광 검출기 디바이스.
  10. 제9항에 있어서, 상기 애노드 영역을 둘러싸도록 측방향으로 폐쇄 루프로 연장되고 상기 캐소드 영역에 의해 측방향으로 둘러싸이는 전위 장벽 형성 영역을 더 포함하는, 광 검출기 디바이스.
  11. 제10항에 있어서, 상기 장벽 형성 영역은 상기 애노드 영역에 반대되는 타입의 고농도로 도핑된 n형 또는 p형 반도체 재료로 이루어지는, 광 검출기 디바이스.
  12. 제10항에 있어서, 상기 장벽 형성 영역은 금속성 게이트 컨택트 및 상기 게이트 컨택트를 상기 광 흡수 영역으로부터 격리시키기 위한 하부 유전체 층을 포함하는 게이트로 이루어지는, 광 검출기 디바이스.
  13. 제6항에 있어서, 상기 디바이스는 측부 표면들에 의해 측방향으로 경계가 정해지고, 상기 접지 영역은 상기 측부 표면들의 적어도 일부에 걸쳐 연장되는, 광 검출기 디바이스.
  14. 제13항에 있어서, 상기 캐소드 영역은 상기 측부 표면들과 교차하도록 상기 상부 표면에서 측방향으로 연장되고, 상기 접지 영역은 상기 캐소드 영역 아래에서 상기 측부 표면들 주위로 연장되는, 광 검출기 디바이스.
  15. 제6항에 있어서, 상기 애노드 영역 및 상기 캐소드 영역은 상기 상부 표면 및 상기 하부 표면 중 하나에 공동-위치되고, 상기 접지 영역은 상기 측부 표면들 주위뿐만 아니라 상기 상부 표면 및 상기 하부 표면 중 다른 하나에 걸쳐 연장되는, 광 검출기 디바이스.
  16. 제15항에 있어서, 상기 접지 영역은 상기 상부 표면 및 상기 하부 표면 중 상기 다른 하나와 상기 측부 표면들 사이의 교차부 주위로 연속체로 연장하는, 광 검출기 디바이스.
  17. 제15항에 있어서, 상기 접지 영역은 상기 측부 표면들의 수직 부분에 걸쳐 연장되는 측부, 및 상기 상부 표면 및 상기 하부 표면 중 상기 다른 하나에 걸쳐 연장되는 베이스부를 포함하고, 상기 측부 및 상기 베이스부는 상기 측부 표면들로 측방향으로 연장되는 상기 광 흡수 영역의 부분에 의해 분리되는, 광 검출기 디바이스.
  18. 제2항에 따른 광 검출기 디바이스를 작동시키는 방법으로서,
    상기 애노드 영역과 상기 캐소드 영역 사이에 바이어스 전압을 인가하여 이들 사이에 형성된 접합부를 역 바이어스하고 상기 애노드 영역에 인접한 광 흡수 영역에 공핍 영역을 생성함으로써 상기 디바이스를 리셋하는 단계;
    상기 바이어스 전압을 역방향 바이어스로부터 순방향 바이어스로 전환함으로써 광자 감지를 위해 상기 디바이스를 설정하는 단계; 및
    광자 흡수가 전자-홀 쌍을 생성하는 것을 통해, 그리고 전자 또는 홀 중 하나가 상기 순방향 바이어스에 의해 상기 공핍 영역을 향해 드리프트되고 상기 공핍 영역에 도달하게끔 유도되며, 거기서 그의 연관된 전하가 상기 애노드 영역과 상기 캐소드 영역 사이에 전류가 흐르기 시작하도록 유도하기에 충분하도록 상기 공핍 영역을 침식하는 것을 통해, 상기 광 흡수 영역에서 단일 광자의 흡수를 감지하는 단계
    를 포함하는, 방법.
  19. 제1항에 따른 광 검출기 디바이스를 작동시키는 방법으로서,
    상기 애노드 영역과 상기 캐소드 영역 사이에 바이어스 전압을 인가하여 이들 사이에 형성된 접합부를 역 바이어스하고 상기 애노드 영역에 인접한 광 흡수 영역에 공핍 영역을 생성함으로써 상기 디바이스를 리셋하는 단계;
    상기 바이어스 전압을 역방향 바이어스로부터 순방향 바이어스로 전환함으로써 광자 감지를 위해 상기 디바이스를 설정하는 단계; 및
    각각의 광자 흡수가 전자-홀 쌍을 생성하는 것을 통해, 그리고 전자 또는 홀 중 하나가 상기 순방향 바이어스에 의해 상기 공핍 영역을 향해 드리프트되고 상기 공핍 영역에 도달하게끔 유도되며, 거기서 그의 연관된 전하가 상기 공핍 영역을 침식함으로써 상기 애노드 영역과 상기 접지 영역 사이의 전류를 증가시키고, 상기 공핍 영역에 도달하는 상기 캐리어들의 임계 개수가 상기 애노드 영역과 상기 캐소드 영역 사이에서 추가 전류가 흐르기 시작하게끔 유도하기에 충분하게 되는 것을 통해, 광자들의 임계 개수가 상기 광 흡수 영역에서 흡수된 때를 감지하는 단계
    를 포함하는, 방법.
  20. 상부 표면과 하부 표면을 갖는 평면 구조물을 갖는 광센서 어레이로서,
    광자들의 흡수에 응답하여 반대 하전된 캐리어들의 쌍들을 생성하도록 구성되는 도핑된 반도체 재료의 광 흡수 영역의 층;
    검출기 픽셀들의 어레이 - 상기 검출기 픽셀들 각각은 상기 광 흡수 영역을 상기 검출기 픽셀들로 세분하는 측부 표면들뿐만 아니라 상기 상부 표면 및 상기 하부 표면 중 하나에 공동-위치된 각자의 애노드 영역 및 캐소드 영역을 가짐 -;
    유전체 재료로 채워질 수 있으며, 상기 픽셀들을 서로로부터 적어도 부분적으로 전기적으로 격리시키기 위해 상기 픽셀들의 측부 표면들에 걸쳐 연장되는 복수의 절연 트렌치;
    상기 광 흡수 층의 상부 표면 및 상기 하부 표면 중 상기 하나 상의 각각의 상기 픽셀의 각자의 애노드 영역 및 캐소드 영역에 매립되는 애노드 컨택트 및 캐소드 컨택트들; 및
    상기 픽셀들의 접지 영역들에 연결된 적어도 하나의 접지 컨택트
    를 포함하고,
    각각의 픽셀의 애노드 영역은 고농도로 도핑된 p형 또는 n형 반도체 재료로 이루어지고, 상기 광 흡수 영역과 접촉하도록 배열되고;
    상기 각각의 픽셀의 캐소드 영역은 상기 애노드 영역에 반대 타입의 고농도로 도핑된 n형 또는 p형 반도체 재료로 이루어지고, 상기 광 흡수 영역과 접촉하도록 배열되고;
    상기 각각의 픽셀에 대한 접지 영역은 상기 애노드 영역과 동일한 타입들의 고농도로 도핑된 p형 또는 n형 반도체 재료로 이루어지고, 상기 광 흡수 영역과 접촉하도록 배열되고;
    상기 애노드 영역, 상기 캐소드 영역 및 상기 접지 영역은 각각의 픽셀에 대해:
    픽셀이 감지를 위해 역방향 바이어스로부터 순방향 바이어스로 전환될 때, 상기 애노드 영역에 인접한 상기 광 흡수 영역에 공핍 영역이 생성되고, 상기 애노드 영역과 상기 접지 영역 사이에 전류가 흐르도록, 서로에 관련하여, 그리고 상기 광 흡수 영역에 관련하여 배열되고,
    픽셀이 감지를 위해 역방향 바이어스로부터 순방향 바이어스로 전환될 때, 광자 흡수에 응답하여 상기 광 흡수 영역에서 생성된 적절한 양전하 또는 음전하 타입의 캐리어가 상기 순방향 바이어스에 의해 상기 공핍 영역을 향해 드리프트하게끔 유도될 것이고, 상기 디바이스는 각각의 상기 캐리어가 상기 공핍 영역에 도달하는 것에 응답하여 그의 연관된 전하가 상기 애노드 영역과 상기 접지 영역 사이의 전류를 증가시키도록, 그리고 상기 공핍 영역에 도달하는 상기 캐리어들의 임계 개수가 상기 애노드 영역과 상기 캐소드 영역 사이에서 추가 전류가 흐르기 시작하게끔 유도하기에 충분하도록 구성되는, 광센서 어레이.
  21. 제20항에 있어서, 상기 절연 트렌치들은 절연 재료를 포함하고, 상기 절연 재료에 매립된 금속성 재료를 더 포함하며, 그에 의해 상기 금속성 재료는 상기 픽셀들의 접지 영역들로부터 전기적으로 고립되는, 광센서 어레이.
  22. 제20항에 있어서, 각각의 픽셀에서, 상기 캐소드 영역은 그에 연관된 트렌치들까지 연장되는, 광센서 어레이.
  23. 제20항에 있어서, 각각의 픽셀에 대해, 상기 영역들은 평면도에서 외부로부터 안쪽으로 영역들이 캐소드 영역, 장벽 형성 영역 및 애노드 영역으로 정렬되도록 동심으로 배열되고, 상기 장벽 형성 영역은 장축 및 단축을 갖는 적어도 1.5의 종횡비를 가지며, 상기 장축은 픽셀들의 2차원 어레이의 정렬과 관련하여 대각선으로 연장되고, 상기 장벽 형성 영역은 상기 캐소드 컨택트 주위의 상기 캐소드 영역의 확대된 영역을 수용하기 위해 그의 단축을 따라 일측에 절취부를 갖는, 광센서 어레이.
  24. 제23항에 있어서, 각각의 픽셀은 상기 캐소드 영역에 매립된 추가 캐소드 컨택트를 포함하고, 그에 의해 상기 장벽 형성 영역은 상기 캐소드 컨택트와 상기 추가 캐소드 컨택트 사이에 놓이고, 상기 장벽 형성 영역은 상기 추가 캐소드 컨택트 주위의 상기 캐소드 영역의 추가 확대된 영역을 수용하기 위해 그의 단축을 따라 다른 측에 추가 절취부를 갖는, 광센서 어레이.
  25. 제24항에 있어서, 상기 캐소드 영역에 반대로 도핑된 분리기 영역을 더 포함하고, 상기 분리기 영역은 외부로부터 안쪽으로 상기 영역들이 캐소드 영역, 분리기 영역, 장벽 형성 영역 및 애노드 영역으로 정렬되도록 배열되는, 광센서 어레이.
  26. 통합 센서 어레이 모듈로서,
    제1 웨이퍼로부터 제1 칩으로서 형성된 제20항의 광센서 어레이; 및
    제2 웨이퍼로부터 제2 칩으로서 형성된 프로세서 디바이스
    를 포함하고, 상기 프로세서 칩은 상기 센서 칩의 픽셀들에 대한 픽셀-특정 프로세싱 요소들의 어레이를 포함하고,
    상기 프로세서 칩은 상기 센서 칩 상에 장착되고, 그에 의해 비아들은 상기 프로세서 칩의 픽셀-특정 프로세싱 요소들 각각과 상기 광센서 어레이 내의 대응하는 픽셀들의 픽셀 컨택트들 사이에 전기적 연결들을 형성하는, 통합 센서 어레이 모듈.
  27. 제26항에 있어서,
    제3 웨이퍼로부터 제3 칩으로서 형성되는 메모리 디바이스
    를 더 포함하고, 메모리 칩은 상기 센서 칩의 픽셀들에 대한 픽셀-특정 메모리 요소들을 포함하고,
    상기 메모리 칩은 상기 프로세서 칩 상에 장착되고, 그에 의해 추가 비아들은 상기 프로세서 칩의 픽셀-특정 프로세싱 요소들 각각과 상기 메모리 칩 내의 픽셀-특정 메모리 요소들 사이에 전기적 연결들을 형성하는, 통합 센서 어레이 모듈.
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