KR20210158174A - 반도체 소자 - Google Patents

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KR20210158174A
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dielectric
dielectric layer
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조병진
신성원
신의중
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삼성전자주식회사
한국과학기술원
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 적층 구조물; 상기 수직 방향으로 상기 적층 구조물을 관통하는 채널 홀; 상기 채널 홀 내에서, 상기 수직 방향으로 연장되는 코어 영역; 상기 코어 영역의 측면 상에 배치되고, 상기 게이트 전극들 및 상기 층간 절연 층들과 마주보는 채널 층; 상기 채널 층과 상기 게이트 전극들 사이에서, 차례로 배치되는 제1 유전체 층, 정보 저장 층 및 제2 유전체 층, 상기 제1 유전체 층은 상기 게이트 전극들과 인접하고, 상기 2 유전체 층은 상기 채널 층과 접촉하고; 및 상기 제1 유전체 층과 상기 게이트 전극들 사이에 개재된 부분들을 포함하는 반 강유전체 층(anti-ferroelectric layer)을 포함한다. 상기 반 강유전체 층은 테트라고날 상(tetragonal phase)을 갖는 반 강유전체 물질로 형성된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 집적도를 증가시키기 위하여, 게이트들을 2차원 평면에 배치하는 대신에, 게이트들을 수직 방향으로 배치하는 방안이 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하는 과제는 신뢰성을 확보할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 적층 구조물; 상기 수직 방향으로 상기 적층 구조물을 관통하는 채널 홀; 상기 채널 홀 내에서, 상기 수직 방향으로 연장되는 코어 영역; 상기 코어 영역의 측면 상에 배치되고, 상기 게이트 전극들 및 상기 층간 절연 층들과 마주보는 채널 층; 상기 채널 층과 상기 게이트 전극들 사이에서, 차례로 배치되는 제1 유전체 층, 정보 저장 층 및 제2 유전체 층, 상기 제1 유전체 층은 상기 게이트 전극들과 인접하고, 상기 2 유전체 층은 상기 채널 층과 접촉하고; 및 상기 제1 유전체 층과 상기 게이트 전극들 사이에 개재된 부분들을 포함하는 반 강유전체 층(anti-ferroelectric layer)을 포함한다. 상기 반 강유전체 층은 테트라고날 상(tetragonal phase)을 갖는 반 강유전체 물질로 형성된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 적층 구조물; 상기 수직 방향으로 상기 적층 구조물을 관통하는 채널 홀; 상기 채널 홀 내에서, 상기 수직 방향으로 연장되는 코어 영역; 상기 코어 영역의 측면 상에 배치되고, 상기 게이트 전극들 및 상기 층간 절연 층들과 마주보는 채널 층; 상기 채널 층과 상기 게이트 전극들 사이에서, 차례로 배치되는 제1 유전체 층, 정보 저장 층 및 제2 유전체 층, 상기 제1 유전체 층은 상기 게이트 전극들과 인접하고, 상기 2 유전체 층은 상기 채널 층과 접촉하고; 및 상기 제1 유전체 층과 상기 게이트 전극들 사이에 개재된 부분들을 포함하는 반 강유전체 층(anti-ferroelectric layer)을 포함한다. 상기 반 강유전체 층은 반 강유전체 물질로 형성되고, 상기 게이트 전극들은 워드라인들을 포함하고, 상기 워드라인들과 상기 채널 층 사이에 위치하는 상기 반 강유전체 물질은 상기 워드라인들과 상기 채널 층 사이에서 발생하는 전계의 크기에 따라 유전상수가 변화하는 동적 유전 상수를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 적층 구조물; 상기 수직 방향으로 상기 적층 구조물을 관통하는 채널 홀; 상기 채널 홀 내에서, 상기 수직 방향으로 연장되는 코어 영역; 상기 코어 영역의 측면 상에 배치되고, 상기 게이트 전극들 및 상기 층간 절연 층들과 마주보는 채널 층; 상기 채널 층과 상기 게이트 전극들 사이에서, 차례로 배치되는 제1 유전체 층, 정보 저장 층 및 제2 유전체 층, 상기 제1 유전체 층은 상기 게이트 전극들과 인접하고, 상기 2 유전체 층은 상기 채널 층과 접촉하고; 상기 제1 유전체 층과 상기 게이트 전극들 사이에 개재된 부분들을 포함하는 반 강유전체 층(anti-ferroelectric layer); 상기 코어 영역 상에서 상기 채널 층과 접촉하는 패드 패턴; 상기 패드 패턴 상에서, 상기 드레인 영역과 접촉하는 콘택 플러그; 및 상기 콘택 플러그 상에서, 상기 콘택 플러그와 전기적으로 연결되는 비트라인을 포함한다. 상기 반 강유전체 층은 테트라고날 상(tetragonal phase)을 갖는 반 강유전체 물질로 형성되고, 상기 게이트 전극들은 워드라인들을 포함하고, 상기 워드라인들과 상기 채널 층 사이에 위치하는 상기 반 강유전체 물질은 상기 워드라인들과 상기 채널 층 사이에서 발생하는 전계의 크기에 따라 유전상수가 변화하는 동적 유전 상수를 갖는다.
실시 예들에 따르면, 수직 방향으로 적층되는 게이트 전극들을 포함하는 적층 구조물 및 상기 적층 구조물을 관통하는 수직 구조물들을 제공할 수 있으므로, 반도체 소자의 집적도를 향상시킬 수 있다.
실시 예들에 따르면, 워드라인들과 채널 층 사이에서, 상기 워드라인들과 인접 또는 접촉하는 반 강유전체 물질을 제공할 수 있다. 이와 같은 반 강유전체 물질을 포함하는 메모리 셀 트랜지스터들은 프로그램 동작 및 소거 동작 특성이 향상될 수 있다. 따라서, 반도체 소자의 성능이 향상될 수 있다. 이와 같은 반 강유전체 물질을 포함하는 메모리 셀 트랜지스터들의 정보 보유 특성이 향상될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 4a 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 전기적 특성을 나타내는 다이어그램들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 단면도들이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 소자(1)는 비트라인(BL), 공통 소스라인(CSL), 워드라인들(WL), 상부 게이트 라인들(UL1, UL2), 하부 게이트 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
상기 셀 스트링(CSTR)은 상기 공통 소스라인(CSL)에 인접하는 하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 하나 또는 복수의 상부 트랜지스터들(UT1, UT2), 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)과 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다.
상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 상기 복수의 메모리 셀 트랜지스터들(MCT) 및 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 직렬로 연결될 수 있다.
일 예에서, 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다.
일 예에서, 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 복수개일 수 있고, 상기 복수개의 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 접지 선택 트랜지스터(LT2)는 상기 하부 소거 제어 선택 트랜지스터(LT1) 상에 배치될 수 있다.
일 예에서, 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 복수개일 수 있고, 상기 복수개의 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 상부 소거 제어 트랜지스터(UT2)는 상기 스트링 선택 트랜지스터(UT1) 상에 배치될 수 있다.
상기 하부 게이트 라인들(LL1, LL2)은 제1 하부 게이트 라인(LL1) 및 제2 하부 게이트 라인(LL2)를 포함할 수 있고, 상기 상부 게이트 라인들(UL1, UL2)은 제1 상부 게이트 라인(UL1) 및 제2 상부 게이트 라인(UL2)를 포함할 수 있다.
상기 제1 하부 게이트 라인(LL1)은 상기 하부 소거 트랜지스터(LT1)의 게이트 전극일 수 있고, 상기 제2 하부 게이트 라인(LL2)은 상기 접지 선택 트랜지스터(LT1)의 게이트 전극일 수 있고, 상기 워드라인들(WL)은 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 제1 상부 게이트 라인(UL1)은 상기 스트링 선택 트랜지스터(UT1)의 게이트 전극일 수 있고, 상기 제2 상부 게이트 라인(UL2)은 상기 상부 소거 트랜지스터(UT2)의 게이트 전극일 수 있다.
상기 메모리 셀 트랜지스터들(MCT) 내에 저장된 정보(data)를 소거하기 위한 소거 동작은 상기 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상을 이용할 수 있다. 예를 들어, 상기 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 GIDL(Gate Induced Drain Leakage) 현상에 의해 발생하는 정공(hole)이 상기 메모리 셀 트랜지스터들(MCT)의 채널로 주입되고, 상기 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공에 의해 상기 메모리 셀 트랜지스터들(MCT)의 데이터가 소거될 수 있다. 예를 들어, 상기 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공은 상기 메모리 셀 트랜지스터들(MCT)의 정보 저장 층 내에 트랩된 전자(electron)을 상기 메모리 셀 트랜지스터들(MCT)의 채널로 빠져 나가게 할 수 있다.
다음으로, 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이고, 도 3은 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 일 실시예에 따른 반도체 소자(1)는 하부 구조물(3), 적층 구조물(30a), 수직 구조물(40) 및 반 강유전체 층(69, anti-ferroelectric layer)을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자(1)는 수평 연결 층(27)을 더 포함할 수 있다.
일 실시예에서, 상기 반도체 소자(1)는 제1 상부 절연 층(60), 분리 구조물(75), 제2 상부 절연 층(78), 콘택 플러그(81) 및 비트라인(83)을 더 포함할 수 있다.
상기 하부 구조물(3)은 반도체 기판(6), 상기 반도체 기판(6) 상에 형성되는 주변 회로(12), 하부 절연 층(18) 및 하부 패턴 층(21)을 포함할 수 있다. 상기 반도체 기판(6)은 단결정 실리콘 기판일 수 있다. 상기 주변 회로(12)는 낸드 플래쉬 메모리 소자의 메모리 셀 어레이의 동작을 위한 회로일 수 있다. 상기 주변 회로(12)는 주변 게이트(12g) 및 주변 소스/드레인(12s)을 포함하는 주변 트랜지스터(12g, 12s), 및 주변 배선(12w)을 포함할 수 있다. 상기 주변 게이트(12g)는 상기 반도체 기판(6) 내에 형성되는 소자분리 층(9s)에 의해 한정되는 활성 영역(9a) 상에 형성될 수 있다. 상기 주변 소스/드레인(12s)은 상기 주변 게이트(12g) 양 옆의 상기 활성 영역(9a) 내에 형성될 수 있다. 상기 하부 절연 층(18)은 상기 주변 회로(12)를 덮을 수 있다. 상기 하부 패턴 층(21)은 폴리 실리콘을 포함할 수 있다. 상기 하부 패턴 층(21)은 도우프트 폴리 실리콘을 포함할 수 있다. 예를 들어, 상기 하부 패턴 층(21)은 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
상기 적층 구조물(30a)은 상기 하부 구조물(3) 상에 배치될 수 있다. 상기 적층 구조물(30a)은 수직 방향(Z)으로 교대로 반복적으로 적층되는 층간 절연 층들(33) 및 게이트 전극들(72)을 포함할 수 있다. 상기 수직 방향(Z)은 상기 하부 구조물(3)의 상부면과 수직한 방향일 수 있다. 상기 층간 절연 층들(33)은 실리콘 산화물로 형성될 수 있다. 상기 층간 절연 층들(33) 중 최상위 층간 절연 층(33U)은 나머지 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다. 상기 게이트 전극들(72)은 도우프트 실리콘, 금속 질화물(e.g, TiN), 금속(e.g., W) 및 금속-반도체 화합물(e.g., TiSi 또는 WSi) 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 게이트 전극들(72)은 하나 또는 복수의 하부 게이트 전극들(72L1, 72L2), 하나 또는 복수의 상부 게이트 전극들(72U1, 72U2), 상기 하나 또는 복수의 하부 게이트 전극들(72L1, 72L2)과 상기 하나 또는 복수의 상부 게이트 전극들(72U1, 72U2) 사이의 중간 게이트 전극들(72M)을 포함할 수 있다. 상기 하나 또는 복수의 하부 게이트 전극들(72L1, 72L2)은 복수개 일 수 있으며, 제1 하부 게이트 전극(72L1) 및 상기 제1 하부 게이트 전극(72L2) 상의 제2 하부 게이트 전극(72L2)을 포함할 수 있다. 상기 하나 또는 복수의 상부 게이트 전극들(72U1, 72U2)은 복수개 일 수 있으며, 제1 상부 게이트 전극(72U1) 및 상기 제1 상부 게이트 전극(72U2) 상의 제2 상부 게이트 전극(72U2)을 포함할 수 있다. 상기 제1 및 제2 하부 게이트 전극들(72L1, 72L2)은 도 1에서 설명한 상기 제1 및 제2 하부 게이트 라인들(LL1, LL2)에 대응할 수 있다. 상기 제1 및 제2 상부 게이트 전극들(72U1, 72U2)은 도 1에서 설명한 상기 제1 및 제2 상부 게이트 라인들(UL1, UL2)에 대응할 수 있다. 상기 중간 게이트 전극들(72M) 중 적어도 몇몇은 도 1에서 설명한 상기 워드라인들(WL)에 대응할 수 있다.
상기 수평 연결층(27)은 상기 하부 구조물(3)과 상기 적층 구조물(30a) 사이에 배치될 수 있다.
일 예에서, 상기 수평 연결 층(27)은 하부 수평 층(27L) 및 상기 하부 수평 층(27L) 상에서 상기 하부 수평 층(27L)과 접촉하는 상부 수평 층(27U)을 포함할 수 있다. 상기 하부 수평 층(27L)은 실리콘 층, 예를 들어 N형의 도전형을 갖는 실리콘 층을 포함할 수 있다. 상기 상부 수평 층(27U)은 실리콘 층, 예를 들어 N형의 도전형을 갖는 실리콘 층을 포함할 수 있다. 상기 하부 수평 층(27L)은 상기 하부 패턴 층(21)과 접촉할 수 있다. 상기 하부 수평 층(27L)은 도 1에서 설명한 것과 같은 상기 공통 소스 라인(CSL)의 적어도 일부를 구성할 수 있다.
상기 수직 구조물(40)은 상기 수직 방향(Z)으로 연장될 수 있으며, 상기 적층 구조물(30a)을 관통할 수 있다. 상기 수직 구조물(40)은 상기 적층 구조물(30a)을 관통하며 상기 하부 구조물(3) 내로 연장되는 홀(38) 내에 배치될 수 있다. 상기 수직 구조물(40)은 상기 적층 구조물(30a) 및 상기 수평 연결 층(27)을 관통하고 상기 하부 구조물(3)의 상기 하부 패턴 층(21) 내로 연장될 수 있다.
일 예에서, 상기 수직 구조물(40)은 코어 영역(52), 채널 층(50), 제1 유전체 층(44), 정보 저장 층(46), 제2 유전체 층(48) 및 패드 패턴(54)을 포함할 수 있다.
상기 코어 영역(52)은 상기 채널 홀(38)의 측벽과 이격될 수 있다. 상기 코어 영역(52)은 상기 수직 방향(Z)으로 연장되고 상기 게이트 전극들(72) 및 상기 수평 연결 층(27)과 마주보는 측면을 가질 수 있다. 상기 코어 영역(52)의 바닥면은 상기 하부 패턴 층(21)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 코어 영역(52)은 실리콘 산화물 또는 내부에 보이드를 갖는 실리콘 산화물을 포함할 수 있다.
상기 채널 층(50)은 상기 코어 영역(52)의 측면 및 바닥면을 덮을 수 있다. 상기 채널 층(50)은 실리콘 층으로 형성될 수 있다.
상기 정보 저장 층(46)은 상기 제1 유전체 층(44)과 상기 제2 유전체 층(48) 사이에 배치될 수 있다.
일 예에서, 상기 정보 저장 층(46)은 메모리 소자에서 정보를 저장할 수 있는 물질로 형성할 수 있다. 상기 정보 저장 층(46)은 상기 워드라인들(도 1의 WL)일 수 있는 상기 중간 게이트 전극들(72M)과 상기 채널 층(50) 사이에 위치하는 정보 저장 영역들(46t)을 포함할 수 있다. 하나의 상기 수직 구조물(40) 내에서, 상기 정보 저장 영역들(46t)은 상기 수직 방향(Z)으로 배열될 수 있다.
상기 정보 저장 층(46)은 플래쉬 메모리 소자에서 차지를 트랩하여 정보를 저장할 수 있는 물질로 형성될 수 있다. 상기 정보 저장 층(46)은 실리콘 질화물로 형성될 수 있다. 실시예에서, 상기 정보 저장 층(46)의 실리콘 질화물은 정보를 저장할 수 있는 다른 물질로 대체될 수 있다.
상기 제2 유전체 층(48)은 상기 채널 층(50)과 접촉할 수 있다. 상기 제1 유전체 층(44)은 상기 게이트 전극들(72) 및 상기 층간 절연 층(33)과 인접할 수 있다. 상기 제1 유전체 층(44)은 상기 반 강유전체 층(69)과 접촉할 수 있다. 상기 반 강유전체 층(69)은 상기 게이트 전극들(72)과 접촉하는 부분들을 포함할 수 있다. 상기 패드 패턴(54)은 상기 코어 영역(52) 상에 배치될 수 있고, 상기 채널 층(50)과 접촉할 수 있다. 상기 패드 패턴(54)은 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
상기 채널 층(50)에서 적어도 상기 중간 게이트 전극들(72M)과 마주보는 부분은 언도우트 실리콘 층으로 형성될 수 있다. 상기 채널 층(50)에서, 상기 패드 패턴(54)과 인접하는 부분은 N형의 도전형을 가질 수 있다.
상기 하부 수평 층(27L)은 상기 제1 유전체 층(44), 상기 정보 저장 층(46) 및 상기 제2 유전체 층(48)을 수평 방향(X, Y)으로 관통하면서 상기 채널 층(50)과 접촉할 수 있다. 상기 제1 유전체 층(44)은 상기 하부 수평 층(27L)에 의해 제1 하부 유전체 층(44L)과 제1 상부 유전체 층(44U)으로 분할될 수 있고, 상기 정보 저장 층(46)은 상기 하부 수평 층(27L)에 의해 하부 정보 저장 층(46L) 및 상부 정보 저장 층(46U)으로 분할될 수 있고, 상기 제2 유전체 층(48)은 상기 하부 수평 층(27L)에 의해 제2 하부 유전체 층(48L) 및 제2 상부 유전체 층(48U)으로 분할될 수 있다.
상기 반 강유전체 층(69, anti-ferroelectric layer)은 상기 수직 구조물(40)과 상기 적층 구조물(30a) 사이에 위치하는 부분들을 포함할 수 있다. 예를 들어, 상기 반 강유전체 층(69)은 상기 수직 구조물(40)과 각각의 상기 게이트 전극들(72) 사이에 배치될 수 있다. 상기 반 강유전체 층(69)은 상기 게이트 전극들(72) 각각의 상부면 및 하부면을 덮고, 상기 게이트 전극들(72)과 상기 수직 구조물(40)의 상기 제2 유전체 층(44) 사이에 배치될 수 있다. 상기 반 강유전체 층(69)은 상기 게이트 전극들(72)과 접촉할 수 있다.
일 예에서, 상기 반 강유전체 층(69)은 테트라고날 상(tetragonal phase)을 가질 수 있다.
일 예에서, 상기 반 강유전체 층(69)은 하프늄 기반 산화물(Hf based oxide)을 포함할 수 있다. 상기 반 강유전체 층(69)은 불순물이 도핑된 하프늄 산화물을 포함할 수 있다. 상기 불순물이 도핑된 하프늄 산화물에서, 상기 불순물은 Zr, Al, Si 및 La 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
일 예에서, 상기 반 강유전체 층(69)은 지르코늄 기반 산화물(Zr based oxide)을 포함할 수 있다. 상기 반 강유전체 층(69)은 불순물이 도핑된 지르코늄 산화물을 포함할 수 있다. 상기 불순물이 도핑된 지르코늄 산화물에서, 상기 불순물은 Hf, Al, Si 및 La 중 어느 하나 또는 이들의 조합을 포함하는 반도체 소자.
각각의 상기 제1 유전체 층(44) 및 상기 제2 유전체 층(48)은 상기 반 강유전체 층(69)의 유전 상수 보다 낮은 유전상수를 갖는 산화물을 포함할 수 있다. 예를 들어, 상기 반 강유전체 층(69)은 약 25 내지 약 45 범위 내에서 동적 유전 상수를 가질 수 있고, 각각의 상기 제1 유전체 층(44) 및 상기 제2 유전체 층(48)은 상기 반 강유전체 층(69)의 유전 상수 보다 낮은 유전상수를 가질 수 있다. 일 예에서, 상기 제1 유전체 층(44)은 실리콘 산화물일 수 있고, 상기 제2 유전체 층(48)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물일 수 있다. 예를 들어, 상기 제2 유전체 층(48)은 질소 도핑된 실리콘 산화물일 수 있다.
상기 제1 상부 절연 층(60) 및 상기 제2 상부 절연 층(78)은 상기 적층 구조물(30a) 상에 차례로 적층될 수 있다.
상기 분리 구조물(75)은 상기 제1 상부 절연 층(60), 상기 적층 구조물(30a) 및 상기 수평 연결 층(27)을 관통할 수 있다.
일 예에서, 상기 분리 구조물(75)은 분리 코어 패턴(75b) 및 상기 분리 코어 패턴(75b)의 측면 상의 분리 스페이서(75a)를 포함할 수 있다.
일 예에서, 상기 분리 코어 패턴(75b)은 도전성 물질로 형성될 수 있고, 상기 분리 스페이서(75a)는 절연성 물질로 형성될 수 있다.
일 예에서, 상기 분리 코어 패턴(75b) 및 상기 분리 스페이서(75a)는 절연성 물질로 형성될 수 있다.
일 예에서, 상기 분리 구조물(75)은 단일 절연성 물질로 형성될 수 있다.
상기 콘택 플러그(81)는 상기 제1 및 제2 상부 절연 층들(60, 78)을 관통하며 상기 수직 구조물(40)과 전기적으로 연결될 수 있다. 예를 들어, 상기 콘택 플러그(81)는 상기 수직 구조물(40)의 상기 패드 패턴(54)과 접촉할 수 있다. 상기 비트라인(83)은 상기 제2 상부 절연 층(78) 상에서 상기 콘택 플러그(81)와 전기적으로 연결될 수 있다.
상기 비트라인(83)은 도 1에서 설명한 상기 비트라인(BL)에 대응할 수 있고, 상기 하부 패턴 층(21) 및 상기 수평 연결 층(27)은 도 1에서 설명한 상기 공통 소스 라인(CSL)에 대응할 수 있다.
도 1에서 설명한 상기 제1 하부 트랜지스터(LT1)는 상기 제1 하부 게이트 전극(72L1), 및 상기 제1 하부 게이트 전극(72L1)과 상기 채널 층(50) 사이의 유전체 구조물(69, 44, 46, 48)을 포함할 수 있다. 도 1에서 설명한 상기 제2 하부 트랜지스터(LT2)는 상기 제2 하부 게이트 전극(72L2), 및 상기 제2 하부 게이트 전극(72L2)과 상기 채널 층(50) 사이의 유전체 구조물(69, 44, 46, 48)을 포함할 수 있다.
도 1에서 설명한 상기 제1 상부 트랜지스터(UT1)는 상기 제1 상부 게이트 전극(72U1), 및 상기 제1 상부 게이트 전극(72U1)과 상기 채널 층(50) 사이의 유전체 구조물(69, 44, 46, 48)을 포함할 수 있다. 도 1에서 설명한 상기 제2 상부 트랜지스터(UT2)는 상기 제2 상부 게이트 전극(72U2), 및 상기 제2 상부 게이트 전극(72U2)과 상기 채널 층(50) 사이의 유전체 구조물(69, 44, 46, 48)을 포함할 수 있다.
도 1에서 설명한 상기 메모리 셀 트랜지스터들(MCT)은 상기 중간 게이트 전극들(72M), 상기 중간 게이트 전극들(72M)과 상기 채널 층(50) 사이의 유전체 구조물(69, 44, 46, 48)을 포함할수 있다.
상기 유전체 구조물(69, 44, 46, 48)은 도 3에서, "DS"로 표시될 수 있다. 상기 유전체 구조물(DS)은 다른 용어로 지칭될 수 있다. 예를 들어, 상기 유전체 구조물(DS)은 정보 저장 구조물로 지칭될 수도 있다.
이하에서, 별도의 언급이 없더라도, 상기 유전체 구조물(DS)은 상기 반 강유전체 층(69), 상기 제1 유전체 층(44), 상기 정보 저장 층(46) 및 상기 제2 유전체 층(48)을 포함하는 것으로 이해될 수 있다.
다음으로, 도 4a 내지 도 5b를 참조하여, 상기 메모리 셀 트랜지스터들(MCT) 중 어느 하나의 메모리 셀 트랜지스터의 프로그램 동작 및 소거 동작 시의 특성을 설명하기로 한다.
도 4a 및 도 5a는 상기 반 강유전체 층(69)을 테트라고날 상(tetragonal phase)을 갖는 HfZrO2로 형성한 제1 메모리 셀 트랜지스터(도 4a의 110a 및 도 5a의 210a)에서, 상기 채널 층(50)과 상기 워드라인(WL)일 수 있는 상기 중간 게이트 전극(72M) 사이의 커패시턴스를 실선으로 나타내고, 상기 제1 메모리 셀 트랜지스터(110a)에서 HfZrO2의 상기 반 강유전체 층(69)을 ZrO2로 대체한 제2 메모리 셀 트랜지스터(도 4a의 110b 및 도 5a의 210b)에서, 상기 채널 층(50)과 상기 워드라인(WL)일 수 있는 상기 중간 게이트 전극(72M) 사이의 커패시턴스를 점선으로 나타내고 있다. 도 4b 및 도 5b는 상기 제1 메모리 셀 트랜지스터(도 4a의 110a)의 상기 채널 층(50), 상기 제2 유전체 층(48), 상기 정보 저장 층(46), 상기 제1 유전체 층(44), 상기 반 강유전체 층(69) 및 상기 워드라인(WL)의 에너지 밴드 다이어그램을 도 4b의 도면부호 120a 및 도 5b의 도면부호 220a로 나타내는 실선으로 표시하고, 상기 반 강유전체 층(69) 대신에 일반 유전체 층을 사용한 경우의 에너지 밴드 다이어 그램을 도 4b의 도면부호 120b 및 도 5b의 도면부호 220b의 점선으로 나타내고 있다.
도 4a는 프로그램 동작 시의 전계 및 커패시턴스를 나타내고, 도 4b는 프로그램 동작 시의 에너지 밴드 다이어그램을 나타내고, 도 5a는 소거 동작 시의 전계 및 커패시턴스를 나타내고, 도 5b는 소거 동작 시의 에너지 밴드 다이어그램을 나타낼 수 있다. 상기 프로그램 동작은 상기 채널 층(50)을 접지시키거나, 또는 상기 채널 층(50)에 0V 를 인가하고, 상기 워드라인(W)에 양의 전압, 예를 들어 약 9 V 내지 약 27 V의 전압을 인가하여, 상기 채널 층(50) 내의 전자를 상기 정보 저장 층(46) 내로 주입시키어 트랩시키는 것을 포함할 수 있다.
상기 소거 동작은 상기 정보 저장 층(46) 내에 트랩된 전자를 상기 채널 층(50)으로 빠져 나가게 하는 것을 포함할 수 있다. 예를 들어, 상기 소거 동작은 상기 채널 층(50)을 접지시키거나, 또는 상기 채널 층(50)에 0V 를 인가하고, 상기 워드라인(W)에 음의 전압, 예를 들어 약 -9 V 내지 약 -27 V의 전압을 인가하여, 상기 정보 저장 층(46) 내에 트랩된 전자를 상기 채널 층(50)으로 빠져 나가게 하는 것을 포함할 수 있다. 다른 예에서, 상기 소거 동작은 상기 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 GIDL(Gate Induced Drain Leakage) 현상에 의해 발생하는 정공(hole)이 상기 워드라인들(WL)일 수 있는 상기 중간 게이트 전그들(72M)과 마주보는 상기 채널 층(50) 내로 주입되고, 상기 채널 층(50)에 주입된 정공은 상기 워드라인들(WL)일 수 있는 상기 중간 게이트 전극들(72M)과 마주보는 상기 정보 저장 층(46) 내에 트랩된 전자를 상기 채널 층(50)으로 빠져 나가게 하는 것을 포함할 수 있다.
도 4a를 참조하면, 0 에 가까운 전계에서 상기 제1 메모리 셀 트랜지스터(110a)의 커패시턴스 보다 프로그램 동작 영역인 약 1MV/cm 이상의 전계에서 상기 제1 메모리 셀 트랜지스터(110a)의 커패시턴스가 증가하는 것을 알 수 있다. 이와 같은 결과로부터, 상기 제1 메모리 셀 트랜지스터(110a)의 상기 반 강유전체 층(69)은 약 1 MV/cm 이상의 프로그램 동작 영역에서 유전 상수가 증가하는 것을 알 수 있다. 따라서, 상기 제1 메모리 셀 트랜지스터(110a)의 상기 반 강유전체 층(69)은 프로그램 동작에 따라, 유전상수가 증가하는 동적 유전 상수를 갖는 것을 알 수 있다.
일 예에서, 상기 반 강유전체 층(69)을 37.6의 유전 상수를 갖는 테트라고날 상의 HfZrO2로 형성하는 경우에, 프로그램 동작을 하는 동안에, HfZrO2는 약 37.6 보다 크고 약 43.3과 같거나 작은 유전상수를 갖도록 변화할 수 있다. 따라서, 상기 반 강유전체 층(69)은 동적 유전 상수를 가질 수 있다.
도 4b를 참조하면, 상기 제1 메모리 셀 트랜지스터(110a)의 상기 반 강유전체 층(69)에 의해 상기 제2 유전체 층(48)에 인가되는 전계가 일반적인 메모리 셀 트랜지스터의 유전체 층에 의해 상기 제2 유전체 층(48)에 인가되는 전계 보다 높아지는 것을 알 수 있다. 따라서, 상기 채널 층(50) 내의 전자를 상기 정보 저장 층(46) 내로 보다 쉽게 주입하여, 상기 정보 저장 층(46) 내에 전자를 트랩시킬 수 있다. 따라서, 본 발명의 실시예에 따른 상기 제1 메모리 셀 트랜지스터(110a)의 프로그램 동작 성능이 개선되는 것을 알 수 있다.
도 5a를 참조하면, 소거 동작 영역인 약 - 1.5 MV/cm 전계 이상에서, 상기 제1 메모리 셀 트랜지스터(210a)의 커패시턴스의 값이 증가하는 것을 알 수 있다. 상기 소거 동작 시에, 상기 제1 메모리 셀 트랜지스터(210a)의 반 강유전체 층(69)은 프로그램 또는 소거 동작이 이루어지지 않는 경우 보다, 약 38 내지 약 41.1 범위의 유전상수를 갖도록 증가할 수 있다.
따라서, 도 4a 및 도 5a로부터, 상기 제1 메모리 셀 트랜지스터(110a)의 상기 반 강유전체 층(69)은 프로그램 동작 및 소거 동작에 따라, 유전상수가 증가하는 동적 유전 상수를 갖는 것을 알 수 있다.
도 5b를 참조하면, 상기 제2 유전체 층(48)에 인가되는 전계가 커지는 것을 알 수 있다. 따라서, 소거 동작 시에, 상기 정보 저장 층(46) 내에 트랩된 전자를 상기 채널 층(50)으로 보다 쉽게 빠져 나가게 할 수 있다. 따라서, 소거 효율을 증가시킬 수 있다.
도 6a 및 도 6b를 참조하여, 본 발명의 실시예에 따른 상기 메모리 셀 트랜지스터의 보유 특성을 설명하기로 한다.
도 6a는 본 발명의 실시예에 따른 상기 제1 메모리 셀 트랜지스터(도 4a의 110a)에서, 상기 프로그램 동작 후에, 상기 정보 저장 층(46) 내에 전자(130)가 트랩된 상태의 에너지 밴드 다이어그램을 나타내고, 도 6b는 상기 프로그램 동작 후, 상온, 85℃, 150℃에서, 104초 이후의 총 누설전류의 양을 도식화하여 표현한 그래프이다. 도 6b에서, 도면부호 310a는 상기 제1 메모리 셀 트랜지스터(도 4a의 110a)의 누설전류 양을 의미하고, 도면부호 310b는 상기 반 강유전체 층(69) 대신에, 강유전체 층(ferroelectric layer)를 사용한 메모리 셀 트랜지스터의 누설전류 양을 의미한다.
도 6a 및 도 6b를 참조하면, 상기 제1 메모리 셀 트랜지스터(도 4a의 110a)의 누설전류 양은 강유전체 층(ferroelectric layer)를 사용한 메모리 셀 트랜지스터의 누설전류 양 보다 작은 것을 알 수 있다. 따라서, 상기 반 강유전체 층(69)를 포함하는 상기 제1 메모리 셀 트랜지스터(도 4a의 110a)의 보유 특성이 강유전체 층(ferroelectric layer)를 포함하는 메모리 셀 트랜지스터의 보유 특성 보다 우수한 것을 알 수 있다.
실시 예들에서, 상기 워드라인들(WL)일 수 있는 상기 게이트 전극들(72)과 상기 채널 층(50) 사이에 위치하는 상기 반 강유전체 층(69)의 반 강유전체 물질은 상기 워드라인들(WL)과 상기 채널 층(50) 사이에서 발생하는 전계의 크기에 따라 유전상수가 변화하는 동적 유전 상수를 가질 수 있다.
실시 예들에서, 상기 워드라인들(WL)과 상기 채널 층(50) 사이에 위치하는 상기 반 강유전체 층(69)의 강유전체 물질은, 상기 정보 저장 층(46) 내에 트랩된 전자를 소거하는 소거 동작 시에, 상기 소거 동작 전 보다 유전 상수가 증가할 수 있다.
실시예 들에서, 상기 워드라인들(WL)은 제1 워드라인 및 제2 워드라인을 포함할 수 있고, 상기 제1 워드라인에 프로그램 동작 전압이 인가되고, 상기 제2 워드라인에 전압이 안가되지 않는 경우에, 상기 제2 워드라인과 상기 채널 층(50) 사이에 위치하는 상기 반 강유전체 층(69)의 상기 반 강유전체 물질은 제1 유전 상수를 갖고, 상기 제1 워드라인과 상기 채널 층(50) 사이에 위치하는 상기 반 강유전체 층(69)의 상기 반 강유전체 물질은 상기 제1 유전 상수 보다 큰 제2 유전 상수를 가질 수 있다.
다음으로, 도 7을 참조하여, 본 발명의 실시예에 따른 상기 메모리 셀 트랜지스터들(MCT) 중 어느 하나의 메모리 셀 트랜지스터의 내구성(endurance) 특성을 설명하기로 한다.
도 7은 프로그램(PGM) 및 소거(ERS)를 반복적으로 수행하고, 프로그램/소거 사이클에 따른 메모리 셀 트랜지스터의 신뢰성, 즉 내구성 특성을 평가한 그래프이다. 도 7에서, 도면부호 410a 및 510a로 표시된 그래프는 앞에서 설명한 상기 반 강유전체 층(69)을 테트라고날 상(tetragonal phase)을 갖는 HfZrO2로 형성한 메모리 셀 트랜지스터의 특성을 나타내고, 도면부호 410b 및 510b로 표시된 그래프는 상기 반 강유전체 층(69) 대신에 테트라고날 상을 갖지 않는 고유전체 물질 ZrO2을 사용한 메모리 셀 트랜지스터의 특성을 나타낸다. 또한, 도 7에서, 상대적으로 위쪽에 있는 도면부호 410a, 410b로 나타내는 그래프는 프로그램 상태를 의미하고, 상대적으로 아래쪽에 있는 도면부호 510a, 510b로 나타내는 그래프는 소거 상태를 의미한다.
도 7의 그래프의 가장 이상적인 상태는 프로그램/소거 사이클에 관계없이 평행한 것일 수 있다. 일반적으로, 프로그램/소거를 반복진행함으로써, 그래프가 밑으로 꺽이고, 이와 같이 그래프가 밑으로 꺽이는 정도를 가지고 내구성을 판단할 수 있다. 도 7의 104 사이클에서, 본 발명의 실시예에 따른 도면부호 410b 및 510b로 표시된 그래프가 일반적인 도면부호 410b 및 510b로 표시된 그래프 보다 덜 꺽이는 것을 알 수 있다. 따라서, 도 7로부터 일반적인 고유전체를 포함하는 메모리 셀 트랜지스터의 내구성 보다 테트라고날 상(tetragonal phase)을 갖는 HfZrO2의 반 강유전체 층을 포함하는 메모리 셀 트랜지스터의 내구성이 향상된 것을 알 수 있다.
다음으로, 도 8을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 프로그램 효율을 설명하기로 한다. 도 8은 도 7에서 프로그램/소거를 104 사이클 반복한 후에, 프로그램-검증(Program-Verifu)의 과정을 반복 진행하는 ISPP(Incremental Step Pulse Program) 특성을 평가한 그래프이다. 따라서, 도 7과 마찬가지로, 도 8에서 도면부호 610a는 테트라고날 상(tetragonal phase)을 갖는 HfZrO2로 형성한 메모리 셀 트랜지스터의 ISPP 특성을 나타내고, 도면부호 610b는 테트라고날 상을 갖지 않는 고유전체 물질 ZrO2을 사용한 메모리 셀 트랜지스터의 ISPP 특성을 나타낸다. 도 8에서 14V ~ 19V 전압 구간에서 ISPP 기울기를 추출하였고, ISPP의 기울기는 프로그램 동작의 효율성을 나타낼 수 있다. 도 8의 그래프에서, 반 강유전체 층을 포함하는 메모리 셀 트랜지스터(610a)의 ISPP 기울기는 0.788이고, 반 강유전체 층이 아닌 고유전체를 포함하는 메모리 셀 트랜지스터(610b)의 ISPP 기울기는 0.694인 것을 알 수 있다. 따라서, 도 8로부터 본 발명의 실시예에 따른 반 강유전체 층을 포함하는 메모리 셀 트랜지스터(610a)는 반 강유전체 층이 아닌 고유전체를 포함하는 메모리 셀 트랜지스터(610b) 보다 프로그램 동작 효율이 향상된 것을 알 수 있다.
다음으로, 도 9를 참조하여, 도 3에서 설명한 상기 반 강유전체 층(69)의 변형 예를 설명하기로 한다.
변형 예에서, 도 9를 참조하면, 도 3에서의 상기 반 강유전체 층(69)은 도 9에서와 같이 상기 제1 유전체 층(69a)의 전체 외측면을 덮는 반 강유전체 층(69a)으로 대체될 수 있다. 예를 들어, 상기 반 강유전체 층(69a)은 상기 제1 유전체 층(44)과 마찬가지로, 상기 하부 수평 층(27L)에 의해 하부 반 강유전체 층(69L)과 상부 반 강유전체 층(69U)으로 분할될 수 있다. 도 3에서 설명한 상기 수직 구조물(40)은 상기 반 강유전체 층(69a)을 포함하는 수직 구조물(40a)로 변형될 수 있다.
다음으로 도 10을 참조하여, 도 3에서 설명한 상기 수직 구조물(40) 및 상기 층간 절연 층들(33) 및 상기 게이트 층들(72)의 변형 예를 설명하기로 한다.
변형 예에서, 도 10을 참조하면, 상기 층간 절연 층들(33)은 최하위의 제1 하부 층간 절연 층(33L1), 상기 제1 하부 층간 절연 층(33L1) 상의 제2 하부 층간 절연 층(33L2)을 포함할 수 있다. 상기 제2 하부 층간 절연 층(33L2)은 상기 제2 하부 층간 절연 층(33L2) 상에 위치하고 상기 최상위 층간 절연 층(33U) 사이에 위치하는 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다.
상기 게이트 전극들(72) 중에서, 상기 제1 및 제2 하부 층간 절연 층들(33L1, 33L2) 사이에 위치하는 게이트 전극은 하부 게이트 전극(72L1)으로 지칭될 수 있다.
변형된 수직 구조물(40b)은 상기 하부 패턴 층(21) 상에서, 상기 제1 하부 층간 절연 층(33L1) 및 상기 하부 게이트 전극(72L1)을 관통하며, 상기 제2 하부 층간 절연 층(33L2) 내로 연장되는 하부 반도체 패턴(39), 상기 하부 반도체 패턴(39) 상에서, 앞에서 설명한 상기 수직 구조물(도 3의 40)과 실질적으로 동일한 구조를 갖는 상기 제1 유전체 층(44), 상기 정보 저장 층(46), 상기 제2 유전체 층(48), 상기 채널 층(50), 상기 코어 영역(42) 및 상기 패드 패턴(54)을 포함할 수 있다.
상기 하부 반도체 패턴(39)은 에피태시얼 실리콘 패턴일 수 있다.
일 예에서, 상기 분리 구조물(75) 하부의 상기 하부 패턴 층(21) 내에 N형의 도전형을 갖는 불순물 영역(74)이 배치될 수 있다. 상기 불순물 영역(74)과 인접하는 상기 하부 패턴 층(21)의 영역은 P형의 도전형을 가질 수 있다. 다른 예에서, 상기 불순물 영역(74)과 인접하는 상기 하부 패턴 층(21)의 영역은 상기 불순물 영역(74) 보다 불순물 농도가 낮은 N형의 도전형을 가질 수 있다.
다음으로 도 11을 참조하여, 도 3에서 설명한 상기 수직 구조물(40) 및 상기 적층 구조물(30a)의 변형 예를 설명하기로 한다.
변형 예에서, 도 11을 참조하면, 변형된 적층 구조물(30b)은 하부 적층 구조물(30L) 및 상기 하부 적층 구조물(30L) 상의 상부 적층 구조물(30U)을 포함할 수 있다. 상기 하부 적층 구조물(30L) 및 상부 적층 구조물(30U)의 각각은 교대로 반복적으로 적층되는 층간 절연 층들(33) 및 게이트 전극들(72)을 포함할 수 있다. 상기 하부 적층 구조물(30L)의 상기 층간 절연 층들(33) 중 상부에 위치하는 층간 절연 층(30M)은 다른 층간 절연 층들 각각의 두께 보다 두꺼울 수 있다. 상기 상부 적층 구조물(30U)의 상기 층간 절연 층들(33) 중 상부에 위치하는 층간 절연 층(30U)은 다른 층간 절연 층들 각각의 두께 보다 두꺼울 수 있다.
도 3에서 설명한 상기 수직 구조물(40)은 도 11에서와 같은 수직 구조물(40c)의 모양으로 변형될 수 있다. 예를 들어, 상기 수직 구조물(40c)은 상기 하부 적층 구조물(30L)을 관통하는 하부 수직 부분(40L), 상기 상부 적층 구조물(30U)을 관통하는 상부 수직 부분(40U), 및 상기 하부 수직 부분(40L)과 상기 상부 수직 부분(40U) 사이에서 폭이 변화하거나, 또는 변곡 부분이 형성되는 폭 변동 부분(40V)을 포함할 수 있다. 상기 하부 수직 부분(40L)의 상부 영역의 폭은 상기 상부 수직 부분(40U)의 하부 영역의 폭 보다 클 수 있다.
다음으로, 도 12를 참조하여, 상기 하부 구조물(3)의 변형 예를 설명하기로 한다.
도 12를 참조하면, 도 11에서의 상기 하부 구조물(3)은 단결정 반도체 기판(3a)으로 변형될 수 있다. 예를 들어, 도 11에서와 같은 상기 수직 구조물(40c)은 상기 단결정 반도체 기판(3a)과 접촉할 수 있다. 상기 하부 수평 층(27L) 및 상기 분리 구조물(75)은 상기 단결정 반도체 기판(3a)과 접촉할 수 있다. 이와 같은 단결정 반도체 기판(3a)은 도 3, 도 9 및 도 10에 도시된 상기 하부 구조물(3)을 대체될 수 있다.
다음으로, 도 1, 및 도 13 내지 도 15를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 13 내지 도 15는 도 2의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1 및 도 13을 참조하면, 하부 구조물(3)을 형성할 수 있다. 상기 하부 구조물(3)을 형성하는 것은 반도체 기판(6)을 준비하고, 상기 반도체 기판(6) 상에 주변 회로(12) 및 하부 절연 층(18)을 형성하고, 상기 하부 절연 층(18) 상에 하부 패턴 층(24a)을 형성하는 것을 포함할 수 있다.
상기 주변 회로(12)는 도 3에서 설명한 것과 같은 주변 게이트(12g), 주변 소스/드레인(12s) 및 주변 배선(12w)을 포함할 수 있다. 상기 하부 절연 층(18)은 상기 주변 회로(12)를 덮을 수 있다.
일 예에서, 상기 하부 패턴 층(24a)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 패턴 층(24a)은 도우프트 폴리 실리콘을 포함할 수 있다. 상기 하부 패턴 층(24a)은 적어도 일부분이 N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
상기 하부 패턴 층(24a) 상에 희생 층(24)을 포함할 수 있다. 상기 희생 층(24)은 차례로 적층된 제1 층(24a), 제2 층(24b) 및 제3 층(24c)을 포함할 수 있다.
일 예에서, 상기 제2 층(24b)은 상기 제1 층(24a) 및 상기 제3 층(24c)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 층(24a) 및 상기 제3 층(24c)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질로 형성될 수 있고, 상기 제2 층(24b)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다.
다른 예에서, 상기 제1 층(24a) 및 상기 제3 층(24c)은 절연성 물질로 형성될 수 있고, 상기 제2 층(24b)은 실리콘으로 형성될 수 있다.
상기 희생 층(24) 상에 예비 적층 구조물(30)을 형성할 수 있다. 상기 예비 적층 구조물(30)은 수직 방향(Z)으로 서로 이격되면서 적층되는 예비 수평 층들(, 50)을 포함할 수 있다.
상기 예비 적층 구조물(30)을 형성하는 것은 수직 방향(Z)으로 교대로 반복적으로 적층되는 층간 절연 층들(33) 및 수평 층들(36)를 형성하는 것을 포함할 수 있다.
일 예에서, 상기 층간 절연 층들(33) 중 최상위 층간 절연 층(33U)은 다른 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다.
일 예에서, 상기 층간 절연 층들(33)은 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 수평 층들(36)은 상기 층간 절연 층들(33)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 수평 층들(36)은 실리콘 질화물로 형성될 수 있다. 다른 예에서, 상기 수평 층들(36)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 수평 층들(36) 도우프트 실리콘, 금속, 금속 질화물 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
상기 예비 적층 구조물(30) 및 상기 희생 층(24)을 관통하며, 아래로 연장되어 상기 하부 패턴 층(21)을 노출시키는 홀(38)을 형성할 수 있다.
도 2 및 도 14를 참조하면, 상기 홀(38) 내에 수직 구조물(40)을 형성할 수 있다. 상기 수직 구조물(40)을 형성하는 것은 상기 홀(38)의 내벽을 차례로 덮는 제1 유전체 층(44), 정보 저장 층(46), 제2 유전체 층(48) 및 채널 층(50)을 차례로 형성하고, 상기 채널 층(50) 상에 상기 홀(38)을 부분적으로 채우는 코어 영역(52)을 형성하고, 상기 코어 영역(52) 상에 상기 홀(38)의 나머지 부분을 채우는 패드 패턴(54)을 형성하는 것을 포함할 수 있다.
일 예에서, 상기 제1 유전체 층(44)은 실리콘 산화물 또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다.
일 예에서, 상기 정보 저장 층(46)은 메모리 소자에서 정보를 저장할 수 있는 물질로 형성할 수 있다. 예를 들어, 상기 정보 저장 층(46)은 플래쉬 메모리 소자에서 차지를 트랩하여 정보를 저장할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 층(46)은 실리콘 질화물로 형성될 수 있다. 실시예에서, 상기 정보 저장 층(46)의 실리콘 질화물은 정보를 저장할 수 있는 다른 물질로 대체될 수 있다.
일 예에서, 상기 제2 유전체 층(48)은 실리콘 산화물 또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 제2 유전체 층(48)은 질소 도핑된 실리콘 산화물을 포함할 수 있다.
일 예에서, 상기 채널 층(50)은 실리콘 층, 예를 들어 폴리 실리콘 층으로 형성될 수 있다. 상기 채널 층(50)은 언도우프트 폴리 실리콘 층으로 형성될 수 있다.
일 예에서, 상기 코어 영역(52)은 실리콘 산화물 또는 내부에 보이드를 갖는 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 패드 패턴(54)은 도전성 물질을 포함할 수 있다. 상기 패드 패턴(54)은 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
상기 예비 적층 구조물(30) 및 상기 수직 구조물(40) 상에 제1 상부 절연 층(60)을 형성할 수 있다.
상기 제1 상부 절연 층(60) 및 상기 예비 적층 구조물(30)을 관통하며 상기 희생 층(24)의 상기 제2 층(24b)을 노출시키는 분리 트렌치(63)를 형성할 수 있다.
도 2 및 도 15를 참조하면, 상기 희생 층(24)을 대체하면서 상기 희생 층(24)과 인접하는 상기 채널 층(50)과 접촉하는 하부 수평 층(27L)을 형성할 수 있다.
일 예에서, 상기 하부 수평 층(27L)을 형성하는 것은 상기 분리 트렌치(63)의 측벽에 희생 스페이서를 형성하여 상기 예비 적층 구조물(도 12의 30)의 측면을 보호하고, 상기 분리 트렌치(63)에 의해 노출된 상기 희생 층(24)을 제거하여 상기 수직 구조물(40)의 상기 제1 유전체 층(44)을 노출시키고, 상기 제1 유전체 층(44), 상기 정보 저장 층(46) 및 상기 제2 유전체 층(48)을 식각하여 상기 채널 층(50)을 노출시키고, 상기 희생 층(24)이 제거된 공간 및 상기 제1 유전체 층(44), 상기 정보 저장 층(46) 및 상기 제2 유전체 층(48)이 식각된 공간 내에 도전성 물질을 형성하고, 상기 희생 스페이서를 제거하여 상기 예비 적층 구조물(도 12의 30)의 측면을 노출시키는 것을 포함할 수 있다.
일 예에서, 상기 하부 수평 층(27L)은 도우프트 실리콘 층으로 형성할 수 있다. 예를 들어, 상기 하부 수평 층(27L)은 N형의 도전형을 갖는 실리콘 층으로 형성할 수 있다.
일 예에서, 상기 하부 수평 층(27L)과 인접하는 상기 채널 층(50)은 상기 하부 수평 층(27L)으로부터 확산된 불순물을 포함할 수 있다. 예를 들어, 상기 하부 수평 층(27L)과 인접하는 상기 채널 층(50)은 N형의 도전형을 가질 수 있다.
일 예에서, 상기 하부 수평 층(27L) 및 상기 상부 수평 층(27U)은 수평 연결 층(27)으로 명명될 수 있다.
상기 하부 수평 층(27L)을 형성한 후에, 상기 분리 트렌치(63)에 의해 노출되는 상기 희생 게이트 전극들(36)을 식각하여 상기 수직 구조물(40)의 상기 제2 유전체 층(44)을 노출시키는 개구부들(66)을 형성할 수 있다.
다시, 도 2 및 도 3을 참조하면, 각각의 상기 개구부들(66) 내에 반 강유전체 층(69) 및 게이트 전극(72)을 형성할 수 있다. 상기 반 강유전체 층(69)은 상기 게이트 전극(72)의 상부면 및 하부면을 덮으며 상기 게이트 전극(72)과 상기 수직 구조물(40)의 상기 제1 유전체 층(44) 사이에 개재될 수 있다.
일 예에서, 각각의 상기 개구부들(66) 내에 형성되는 상기 반 강유전체 층(69)은 테트라고날 상(tetragonal phase)을 갖는 물질로 형성될 수 있다.
일 예에서, 각각의 상기 개구부들(66) 내에 형성되는 상기 반 강유전체 층(69)은 동적 유전 상수(dynamic dielectric constant)를 갖는 물질로 형성될 수 있다.
상기 게이트 전극들(72)은 하나 또는 복수의 도전성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극들(72)은 도우프트 실리콘, 금속 질화물(e.g, TiN), 금속(e.g., W) 및 금속-반도체 화합물(e.g., TiSi 또는 WSi) 중 적어도 하나를 포함할 수 있다.
상기 분리 트렌치(63)를 채우는 분리 구조물(75)을 형성할 수 있다.
일 예에서, 상기 분리 구조물(75)은 분리 코어 패턴(75b) 및 상기 분리 코어 패턴(75b)의 측면 상의 분리 스페이서(75a)를 포함할 수 있다.
상기 분리 구조물(75) 및 상기 제1 상부 절연 층(60) 상에 제2 상부 절연 층(78)을 형성할 수 있다.
상기 제1 및 제2 상부 절연 층들(60, 78)을 관통하며 상기 수직 구조물(40)의 상기 패드 패턴(54)과 전기적으로 연결되는 콘택 플러그(81)를 형성할 수 있다. 상기 콘택 플러그(81) 상에 비트라인(83)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 소자 3: 하부 구조물
6: 반도체 기판 12: 주변 회로
18: 하부 절연 층 21: 하부 패턴 층
24: 희생 층 27 : 수평 연결 층
27L: 하부 연결 층 27U: 상부 연결 층
30a: 적층 구조물 33: 층간 절연 층들
36: 희생 게이트 전극들 40: 수직 구조물
44: 제1 유전체 층 46: 정보 저장 층
48: 제2 유전체 층 50: 채널 층
52: 코어 영역 54: 패드 패턴
60: 제1 상부 절연 층 69: 반 강유전체 층
72: 게이트 전극들 75: 분리 구조물
78: 제2 상부 절연 층 81: 콘택 플러그
84: 비트라인

Claims (10)

  1. 하부 구조물;
    상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 적층 구조물;
    상기 수직 방향으로 상기 적층 구조물을 관통하는 채널 홀;
    상기 채널 홀 내에서, 상기 수직 방향으로 연장되는 코어 영역;
    상기 코어 영역의 측면 상에 배치되고, 상기 게이트 전극들 및 상기 층간 절연 층들과 마주보는 채널 층;
    상기 채널 층과 상기 게이트 전극들 사이에서, 차례로 배치되는 제1 유전체 층, 정보 저장 층 및 제2 유전체 층, 상기 제1 유전체 층은 상기 게이트 전극들과 인접하고, 상기 제2 유전체 층은 상기 채널 층과 접촉하고; 및
    상기 제1 유전체 층과 상기 게이트 전극들 사이에 개재된 부분들을 포함하는 반 강유전체 층(anti-ferroelectric layer)을 포함하되,
    상기 반 강유전체 층은 테트라고날 상(tetragonal phase)을 갖는 반 강유전체 물질로 형성되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반 강유전체 물질은 하프늄 기반 산화물(Hf based oxide) 또는 지르코늄 기반 산화물(Zr based oxide)을 포함하는 반도체 소자.
  3. 하부 구조물;
    상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 적층 구조물;
    상기 수직 방향으로 상기 적층 구조물을 관통하는 채널 홀;
    상기 채널 홀 내에서, 상기 수직 방향으로 연장되는 코어 영역;
    상기 코어 영역의 측면 상에 배치되고, 상기 게이트 전극들 및 상기 층간 절연 층들과 마주보는 채널 층;
    상기 채널 층과 상기 게이트 전극들 사이에서, 차례로 배치되는 제1 유전체 층, 정보 저장 층 및 제2 유전체 층, 상기 제1 유전체 층은 상기 게이트 전극들과 인접하고, 상기 제2 유전체 층은 상기 채널 층과 접촉하고; 및
    상기 제1 유전체 층과 상기 게이트 전극들 사이에 개재된 부분들을 포함하는 반 강유전체 층(anti-ferroelectric layer)을 포함하되,
    상기 반 강유전체 층은 반 강유전체 물질로 형성되고,
    상기 게이트 전극들은 워드라인들을 포함하고,
    상기 워드라인들과 상기 채널 층 사이에 위치하는 상기 반 강유전체 물질은 상기 워드라인들과 상기 채널 층 사이에서 발생하는 전계의 크기에 따라 유전상수가 변화하는 동적 유전 상수를 갖는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 워드라인들은 제1 워드라인 및 제2 워드라인을 포함하고,
    상기 제1 워드라인에 프로그램 동작 전압이 인가되고, 상기 제2 워드라인에 전압이 안가되지 않는 경우에,
    상기 제2 워드라인과 상기 채널 층 사이에 위치하는 상기 반 강유전체 물질은 제1 유전 상수를 갖고,
    상기 제1 워드라인과 상기 채널 층 사이에 위치하는 상기 반 강유전체 물질은 상기 제1 유전 상수 보다 큰 제2 유전 상수를 갖는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 워드라인들과 상기 채널 층 사이에 위치하는 상기 반 강유전체 물질은, 상기 정보 저장 층 내에 트랩된 전자를 소거하는 소거 동작 시에, 상기 소거 동작 전 보다 유전 상수가 증가하는 반도체 소자.
  6. 하부 구조물;
    상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 적층 구조물;
    상기 수직 방향으로 상기 적층 구조물을 관통하는 채널 홀;
    상기 채널 홀 내에서, 상기 수직 방향으로 연장되는 코어 영역;
    상기 코어 영역의 측면 상에 배치되고, 상기 게이트 전극들 및 상기 층간 절연 층들과 마주보는 채널 층;
    상기 채널 층과 상기 게이트 전극들 사이에서, 차례로 배치되는 제1 유전체 층, 정보 저장 층 및 제2 유전체 층, 상기 제1 유전체 층은 상기 게이트 전극들과 인접하고, 상기 제2 유전체 층은 상기 채널 층과 접촉하고;
    상기 제1 유전체 층과 상기 게이트 전극들 사이에 개재된 부분들을 포함하는 반 강유전체 층(anti-ferroelectric layer);
    상기 코어 영역 상에서 상기 채널 층과 접촉하는 패드 패턴;
    상기 패드 패턴 상에서, 상기 패드 패턴과 접촉하는 콘택 플러그; 및
    상기 콘택 플러그 상에서, 상기 콘택 플러그와 전기적으로 연결되는 비트라인을 포함하되,
    상기 반 강유전체 층은 테트라고날 상(tetragonal phase)을 갖는 반 강유전체 물질로 형성되고,
    상기 게이트 전극들은 워드라인들을 포함하고,
    상기 워드라인들과 상기 채널 층 사이에 위치하는 상기 반 강유전체 물질은 상기 워드라인들과 상기 채널 층 사이에서 발생하는 전계의 크기에 따라 유전상수가 변화하는 동적 유전 상수를 갖는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 반 강유전체 물질은 하프늄 기반 산화물(Hf based oxide) 또는 지르코늄 기반 산화물(Zr based oxide)을 포함하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 패드 패턴은 N형의 도전형을 갖는 실리콘으로 형성되고,
    상기 워드라인들과 마주보는 상기 채널 층은 언도우프트 실리콘으로 형성되는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 하부 구조물은,
    반도체 기판;
    상기 반도체 기판 상의 주변 회로;
    상기 반도체 기판 상에서 상기 주변 회로를 덮는 하부 절연 층; 및
    상기 하부 절연 층 상의 하부 패턴 층을 포함하고,
    상기 하부 패턴 층은 도우프트 실리콘 층을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 하부 패턴 층 상의 수평 연결 층을 더 포함하되,
    상기 수평 연결 층은 하부 연결 층 및 상기 하부 연결 층 상의 상부 연결 층을 포함하고,
    상기 하부 연결 층은 상기 하부 패턴 층과 접촉하고,
    상기 상부 연결 층은 상기 하부 연결 층과 접촉하고,
    상기 코어 영역 및 상기 채널 층은 상기 수평 연결 층을 관통하며 상기 하부 패턴 층 내로 연장되고,
    상기 하부 연결 층은 상기 채널 층과 접촉하고,
    상기 상부 연결 층은 상기 채널 층과 이격되는 반도체 소자.
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