KR20230125694A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

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KR20230125694A
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유키오 하야카와
김태영
박현목
조시연
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 소스 구조물, 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 채널 홀 내에 배치되며, 상기 게이트 전극들로부터 순차적으로 배치되는 유전층, 전하 저장층, 터널링층, 채널층, 및 매립 반도체층을 포함하는 채널 구조물을 포함하고, 상기 채널층은 하부에서 외측면을 통해 상기 소스 구조물과 접촉하고, 상기 유전층은 강유전(ferroelectric) 물질을 포함하고, 상기 채널층은 산화물 반도체 물질을 포함하며, 상기 매립 반도체층은 실리콘(Si)을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 소스 구조물, 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 채널 홀 내에 배치되며, 상기 게이트 전극들로부터 순차적으로 배치되는 유전층, 전하 저장층, 터널링층, 채널층, 및 매립 반도체층을 포함하는 채널 구조물을 포함하고, 상기 채널층은 하부에서 외측면을 통해 상기 소스 구조물과 접촉하고, 상기 유전층은 강유전(ferroelectric) 물질을 포함하고, 상기 채널층은 산화물 반도체 물질을 포함하며, 상기 매립 반도체층은 실리콘(Si)을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 도전성 플레이트층 및 상기 도전성 플레이트층 상의 반도체 물질을 포함하는 소스층을 포함하는 소스 구조물, 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 채널 홀 내에 배치되며, 상기 게이트 전극들로부터 순차적으로 배치되는 유전층, 전하 저장층, 터널링층, 채널층, 및 매립 반도체층을 포함하는 채널 구조물을 포함하고, 상기 채널 구조물은 하부에 상기 유전층, 상기 전하 저장층, 및 상기 터널링층이 일부 제거된 접촉 영역을 갖고, 상기 채널층은 상기 접촉 영역에서 외측면을 통해 상기 소스층과 접촉하고, 상기 채널층은 산화물 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 소스 구조물, 상기 소스 구조물의 일 측에 배치되는 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 반도체 저장 장치는, 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 채널 홀 내에 배치되며, 상기 게이트 전극들로부터 순차적으로 배치되는 유전층, 전하 저장층, 터널링층, 채널층, 및 매립 반도체층을 포함하는 채널 구조물을 더 포함하고, 상기 채널층은 산화물 반도체 물질을 포함하며, 소거(erase) 동작 동안 상기 회로 소자들 중 일부로부터 상기 소스 구조물을 통해 인가되는 소거 전압이 목표 전압에 도달한 후, 상기 소거 전압이 상기 목표 전압보다 높은 전압을 갖도록 스텝 전압이 추가로 인가될 수 있다.
채널 구조물의 구조 및 소거 전압 인가 방식을 최적화함으로써, 집적도 및 전기적 특성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2에서는 도 1의 절단선 I-I'를 따른 단면을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 내지 도 10b는 예시적인 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 11a 내지 도 11f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2에서는 도 1의 절단선 I-I'를 따른 단면을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 3a에서는 도 2의 'A' 영역을 확대하여 도시하고, 도 3b에서는 도 2의 'B' 영역을 확대하여 도시한다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는, 소스 구조물(SS), 소스 구조물(SS) 상에 적층된 게이트 전극들(130), 소스 구조물(SS) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)의 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 상기 적층 구조물의 일부를 관통하는 상부 분리 영역들(US), 상기 적층 구조물을 관통하며 연장되는 분리 영역들(MS), 채널 구조물들(CH) 상의 콘택 플러그들(170), 콘택 플러그들(170) 상의 배선 라인들(180), 및 게이트 전극들(130) 및 채널 구조물들(CH)을 덮는 셀 영역 절연층(190)을 포함할 수 있다. 채널 구조물들(CH) 각각은, 게이트 전극들(130)로부터 순차적으로 배치되는 유전층(142), 전하 저장층(144), 터널링층(146), 채널층(150), 및 매립 반도체층(160)을 포함하고, 상부의 채널 패드(165)를 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널 구조물(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 도전성 플레이트층일 수 있으며, x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 소스층으로서, 기판(101)과 함께 소스 구조물(SS)을 이룰 수 있다. 소스 구조물(SS)은 반도체 장치(100)의 공통 소스 라인으로 기능할 수 있다. 도 3a에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(150)의 둘레에서, 채널층(150)과 직접 연결될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있다. 제2 수평 도전층(104)은 도핑된 층이거나, 진성 반도체(intrinsic semiconductor)층이면서 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 실시예들에 따라 절연층으로 대체되는 것도 가능하다. 예시적인 실시예들에서, 제1 수평 도전층(102)의 상면과 제2 수평 도전층(104)의 하면 사이에는 상대적으로 얇은 두께의 절연층이 개재될 수도 있다. 이는 반도체 장치(100)의 제조 공정 중에 제거되지 않고 잔존하는 제1 수평 희생층(111)(도 11a 참조)일 수 있다.
게이트 전극들(130)은 소스 구조물(SS) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 적어도 하나의 하부 게이트 전극(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130U, 130L)은, 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130U)의 아래 및/또는 하부 게이트 전극(130L) 상에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130U, 130L)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 분리 영역들(MS)에 의하여, y 방향에서 일정 단위로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)과 교대로 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 소스 구조물(SS)의 상면에 수직한 방향에서 서로 이격되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 채널 홀 내를 채우는 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
도 3a 및 도 3b에 도시된 것과 같이, 채널 구조물들(CH) 각각은, 게이트 전극들(130)로부터 순차적으로 배치되는 유전층(142), 전하 저장층(144), 터널링층(146), 채널층(150), 및 매립 반도체층(160)을 포함하고, 상부의 채널 패드(165)를 더 포함할 수 있다. 채널 구조물(CH)에서, 유전층(142), 전하 저장층(144), 및 터널링층(146)은 게이트 스택층(140)으로 지칭될 수 있다.
게이트 스택층(140)은 게이트 전극들(130)과 채널층(150)의 사이에 배치될 수 있으며, 채널 구조물(CH)이 배치되는 채널 홀 내에 환형(annular)으로 배치될 수 있다. 게이트 스택층(140)은 상기 채널 홀을 따라 채널 구조물(CH)의 상단 및 하단으로 연장되며, 상기 채널 홀의 내측면 및 바닥면을 덮도록 배치될 수 있다. 게이트 스택층(140)은 상기 채널 홀 내에서, 제1 수평 도전층(102)과 채널층(150)이 접하는 접촉 영역을 제외한 영역에 배치될 수 있다. 상기 접촉 영역에서, 게이트 스택층(140)은 채널층(150)이 노출되도록 일부 제거된 형태를 가질 수 있다.
유전층(142)은 외측면을 통해 게이트 전극들(130)과 접촉하고, 내측면을 통해 전하 저장층(144)과 접촉할 수 있다. 유전층(142)은 강유전(ferroelectric) 물질 및 반강유전(anti-ferroelectric) 물질 중 적어도 하나를 포함할 수 있다.
상기 강유전 물질 및 반강유전 물질은 예를 들어, 하프늄(Hf), 지르코늄(Zr), 실리콘(Si), 이트륨(Y), 알루미늄(Al), 가돌리늄(Gd), 스트론튬(Sr), 란타늄(La), 티타늄(Ti), 및 이들의 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 강유전 물질 및 반강유전 물질은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 및 HZO(hafnium zirconium oxide) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 유전층(142)은 단일층 또는 서로 다른 물질을 포함하는 다중층으로 이루어질 수 있다.
유전층(142)이 강유전 물질을 포함하는 경우, 유전층(142)은 유전율이 상대적으로 크며, 자발 분극(spontaneous polarization)인 강유전 분극(ferroelectric polarization)에 의해 전기 쌍극자(electric dipole)를 형성할 수 있다. 유전층(142)은 외부 전기장이 없는 상태에서도 쌍극자에 의한 잔류 분극(remnant polarization)을 가질 수 있다. 유전층(142)이 반강유전 물질을 포함하는 경우, 유전층(142)은 외부 전기장이 인가된 상태에서 분극 특성을 가질 수 있다. 따라서, 반도체 장치(100)의 프로그램 동작 시에, 프로그램 전압을 감소시키더라도 유전층(142)에 의해 메모리 셀에 인가되는 바이어스를 확보할 수 있다. 프로그램 전압을 감소시킬 수 있게 되면, 게이트 전극들(130) 사이의 브레이크다운 전압(breakdown voltage) 마진도 확보할 수 있으며, 게이트 전극들(130)의 z 방향으로의 길이를 최소화할 수 있어 공정 상의 불량 없이 집적도를 향상할 수 있다.
전하 저장층(144)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 전하 저장층(144)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 터널링층(146)은 전하를 전하 저장층(144)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다.
채널층(150)은 게이트 스택층(140)과 매립 반도체층(160)의 사이에 배치될 수 있으며, 상기 채널 홀 내에 환형으로 배치될 수 있다. 채널층(150)은 상기 채널 홀을 따라 채널 구조물(CH)의 상단 및 하단으로 연속적으로 연장될 수 있다. 채널층(150)은 제1 수평 도전층(102)에 대응되는 레벨의 영역을 포함하는 접촉 영역에서 외측면을 통해 제1 수평 도전층(102)과 접촉할 수 있다. 이에 의해, 채널층(150)은 소스 구조물(SS)과 전기적으로 연결될 수 있다.
채널층(150)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 채널층(150)은 인듐(In), 아연(Zn), 및 갈륨(Ga) 중 적어도 하나를 포함하는 산화물을 포함할 수 있다. 예를 들어, 채널층(150)은 ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnO, IGZO(indium gallium zinc oxide), IGSO(indium gallium silicon oxide), 인듐 산화물(InO), 주석 산화물(SnO), 티타늄 산화물(TiO), 아연 산질화물(ZnON), 마크네슘 아연 산화물(MgZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO), 지르코늄 인듐 아연 산화물(ZrInZnO), 하프늄 인듐 아연 산화물(HfInZnO), 주석 인듐 아연 산화물(SnInZnO), 알루미늄 주석 인듐 아연 산화물(AlSnInZnO), 실리콘 인듐 아연 산화물(SiInZnO), 아연 주석 산화물(ZnSnO), 알루미늄 아연 주석 산화물(AlZnSnO), 갈륨 아연 주석 산화물(GaZnSnO), 지르코늄 아연 주석 산화물(ZrZnSnO), 및 인듐 갈륨 실리콘 산화물(InGaSiO) 중 적어도 하나를 포함할 수 있다.
채널층(150)의 산화물 반도체 물질은 비정질 또는 결정질 구조를 가질 수 있다. 채널층(150)의 산화물 반도체 물질은 n형의 도전형을 가질 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 게이트 스택층(140)을 이루는 각 층들 및 채널층(150)의 상대적인 두께는 다양하게 변경될 수 있다.
채널층(150)은, 예컨대 IGZO와 같은 물질을 포함함으로써, 캐리어의 이동도(mobility)가 향상될 수 있으며, 온도 안정성이 향상될 수 있다. 이에 따라, 반도체 장치(100)에서, 셀 전류 확보가 가능하고, 읽기 전압 범위의 확보에 유리할 수 있다. 또한, 서브-스레스홀드 스윙(sub-threshold swing) 특성이 개선되어 메모리 셀들의 문턱 전압 산포가 향상될 수 있다.
매립 반도체층(160)은 상기 채널 홀에서, 채널층(150)의 안쪽 공간을 채우도록 배치될 수 있다. 다만, 매립 반도체층(160)은 채널 구조물(CH)의 상단까지 연장되지는 않으며, 채널 패드(165)의 하면까지 연장될 수 있다. 매립 반도체층(160)은 외측면 전체가 채널층(150)으로 둘러싸일 수 있다. 매립 반도체층(160)의 상면의 레벨은 최상부의 상부 게이트 전극(130U)의 상면보다 높게 위치할 수 있다.
매립 반도체층(160)은 도핑되지 않은 반도체층 또는 p형 반도체층을 포함할 수 있다. 매립 반도체층(160)은 채널층(150)과 다른 물질을 포함하거나, 채널층(150)과 다른 물질로 이루어질 수 있다. 예를 들어, 매립 반도체층(160)은 실리콘(Si)을 포함할 수 있으며, 예를 들어 다결정 실리콘층으로 이루어질 수 있다. 매립 반도체층(160)은 반도체 물질을 포함하므로, 반도체 장치(100)의 소거(erase) 동작 시, 채널층(150)으로 효과적으로 홀(hole)을 공급할 수 있어, 소거 속도가 향상될 수 있다.
채널 패드(165)는 채널 구조물(CH)의 상부, 예컨대 매립 반도체층(160) 상에서, 채널층(150)의 안쪽 공간을 채우도록 배치될 수 있다. 채널 패드(165)는 측면을 통해 채널층(150)과 접촉될 수 있다. 채널 패드(165)는 예를 들어, n형 반도체층을 포함할 수 있다. 예를 들어, 채널 패드(165)는 매립 반도체층(160)보다 도핑 농도가 높은 영역일 수 있으나, 이에 한정되지는 않는다. 채널 패드(165)는 채널층(150)과 다른 물질을 포함하거나, 채널층(150)과 다른 물질로 이루어질 수 있다. 예를 들어, 채널 패드(165)는 실리콘(Si)을 포함할 수 있으며, 예를 들어 다결정 실리콘층으로 이루어질 수 있다.
상부 분리 영역들(US)은 y 방향을 따라 인접하는 분리 영역들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(US)은 게이트 전극들(130) 중 최상부의 상부 게이트 전극들(130S)을 포함한 일부의 게이트 전극들(130)을 관통하도록 배치될 수 있다. 상부 분리 영역들(US)은, 도 2에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(US)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(US)은 상부 분리 절연층(103)을 포함할 수 있다. 상부 분리 절연층(103)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
분리 영역들(MS)은 게이트 전극들(130), 층간 절연층들(120), 및 제1 및 제2 수평 도전층들(102, 104)을 관통하여 x 방향으로 연장되며, 기판(101)과 연결될 수 있다. 도 1에 도시된 것과 같이, 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS)은 게이트 전극들(130)을 y 방향을 따라 서로 분리할 수 있다. 분리 영역들(MS)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 분리 영역들(MS)은, 트렌치 내에 배치되는 분리 절연층(105)을 포함할 수 있다. 분리 절연층(105)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
콘택 플러그들(170)은 채널 구조물들(CH) 상에 배치될 수 있다. 콘택 플러그들(170)은 원기둥 형상을 가질 수 있으며, 종횡비에 따라, 기판(101)을 향할수록 폭이 감소하도록 경사진 측면을 가질 수 있다. 콘택 플러그들(170)은 채널 구조물들(CH)을 배선 라인들(180)과 연결할 수 있다.
배선 라인들(180)은 콘택 플러그들(170)과 연결될 수 있으며, 반도체 장치(100)의 비트 라인에 해당하거나 비트 라인과 전기적으로 연결되는 배선 구조물일 수 있다.
콘택 플러그들(170) 및 배선 라인들(180)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
셀 영역 절연층(190)은 게이트 전극들(130) 및 채널 구조물들(CH)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 실시예들에 따라 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도들이다. 도 4a 내지 도 4c는 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 반도체 장치(100a)에서, 채널 구조물(CH)의 게이트 스택층(140a)은 유전층(142), 전하 저장층(144), 및 터널링층(146) 외에, 블록킹층(143)을 더 포함할 수 있다.
블록킹층(143)은 유전층(142)과 전하 저장층(144)의 사이에 배치되며, 채널 구조물(CH)의 상단 및 하단을 향하여 연장될 수 있다. 블록킹층(143)은 유전층(142) 및 전하 저장층(144)과 동일하게, 제1 수평 도전층(102)의 둘레에서 일부 제거될 수 있다. 블록킹층(143)은, 유전층(142)과 함께, 전하 저장층(144)에 저장된 전자가 손실되는 것을 방지할 수 있다.
블록킹층(143)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 및 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 여기서, 고유전율 물질은 실리콘 이산화물(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3), 또는 이들의 조합을 포함할 수 있다. 블록킹층(143)을 더 포함함으로써, 반도체 장치(100a)의 리텐션(retention) 특성이 강화될 수 있다.
도 4b를 참조하면, 반도체 장치(100b)에서, 채널 구조물(CH)의 게이트 스택층(140b)은 유전층(142), 전하 저장층(144), 및 터널링층(146) 외에, 수평 블록킹층(141)을 더 포함할 수 있다.
수평 블록킹층(141)은 게이트 전극들(130)과 유전층(142)의 사이에 배치되며, 게이트 전극들(130) 각각의 상면 및 하면을 따라 수평하게 연장될 수 있다. 따라서, 수평 블록킹층(141)은 채널 홀 내에 배치되는 층은 아닐 수 있다. 수평 블록킹층(141)은, 유전층(142)과 함께, 전하 저장층(144)에 저장된 전하가 손실되는 것을 방지할 수 있다. 수평 블록킹층(141)의 물질에 대해서는, 도 4a를 참조하여 상술한 블록킹층(143)에 대한 설명이 동일하게 적용될 수 있다. 수평 블록킹층(141)을 더 포함함으로써, 반도체 장치(100b)의 리텐션 특성이 강화될 수 있다.
도 4c를 참조하면, 반도체 장치(100c)에서, 채널 구조물(CH)의 게이트 스택층(140c)은 유전층(142), 전하 저장층(144), 및 터널링층(146) 외에, 수평 블록킹층(141) 및 블록킹층(143)을 더 포함할 수 있다.
수평 블록킹층(141) 및 블록킹층(143)에 대해서는, 도 4a 및 도 4b를 참조하여 상술한 설명이 동일하게 적용될 수 있다. 본 실시예에서는, 수평 블록킹층(141) 및 블록킹층(143)이, 유전층(142)과 함께 하나의 블록킹 구조물을 이룰 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다. 도 5는 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 5를 참조하면, 반도체 장치(100d)는 도 2 및 도 3a의 실시예에서와 달리, 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않을 수 있다. 또한, 소스 구조물(SSd)은 기판(101) 외에 채널 구조물(CHd)의 아래에 배치되는 에피택셜층(107)을 더 포함할 수 있다.
에피택셜층(107)은 채널 구조물(CHd)의 아래에서 기판(101) 상에 배치되며, 적어도 하나의 하부 게이트 전극(130L)의 측면 상에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상면의 높이는 최하부의 하부 게이트 전극(130L)의 상면보다 높고 그 상부의 하부 게이트 전극(130L)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)은 상면을 통해 채널층(150)의 하면과 연결될 수 있다.
게이트 스택층(140)의 하단은 에피택셜층(107)의 상면 상에 위치할 수 있다. 에피택셜층(107)과 이에 인접하는 하부 게이트 전극(130L)의 사이에는 게이트 절연층(149)이 더 배치될 수 있다. 이와 같은 채널 구조물(CHd) 및 소스 구조물(SSd)의 형태는 다른 실시예들에도 적용될 수 있을 것이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6을 참조하면, 반도체 장치(100e)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들로 이루어지고, 채널 구조물들(CHe)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHe)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHe)을 안정적으로 형성하기 위하여 도입될 수 있다. 실시예들에 따라, 적층된 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CHe)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(150), 게이트 스택층(140), 및 매립 반도체층(160)이 서로 연결된 상태일 수 있다. 채널 패드(165)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(165)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(165)는 제2 채널 구조물(CH2)의 채널층(150)과 연결될 수 있다.
상기 하부 적층 구조물의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다. 이와 같이, 복수개가 적층된 채널 구조물들(CHe)의 형태는, 다른 실시예들에도 적용될 수 있을 것이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(100f)는, 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 예를 들어, 도 2의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되거나, 본 실시예의 반도체 장치(100f)에서와 같이, 아래에 주변 회로 영역(PERI)이 배치되는 것으로 이해될 수 있다. 일부 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 메모리 셀 영역(CELL)에 대한 설명은 도 1 내지 도 3b를 참조한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)에는 소자분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 본 실시예에서, 상부의 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 다른 실시예들에도 적용될 수 있을 것이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100g)는, 웨이퍼 본딩 방식으로 접합된 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)을 포함할 수 있다.
제1 반도체 구조물(S1)에 대해서는 도 7을 참조하여 상술한 주변 회로 영역(PERI)에 대한 설명이 적용될 수 있다. 다만, 제1 반도체 구조물(S1)은, 본딩 구조물인, 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)을 더 포함할 수 있다. 제1 본딩 비아들(298)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(299)은 적어도 일부가 제1 본딩 비아들(298) 상에서 제1 본딩 비아들(298)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 반도체 구조물(S2)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 본딩 패드들(199)과 함께 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 반도체 구조물(S2)에 대해서는, 다른 설명이 없는 경우, 도 1 내지 도 3b를 참조한 설명이 동일하게 적용될 수 있다. 제2 반도체 구조물(S2)은 배선 구조물인, 하부 콘택 플러그들(182) 및 하부 배선 라인들(184)을 더 포함할 수 있으며, 본딩 구조물인 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 제2 반도체 구조물(S2)은 기판(101)의 상면을 덮는 보호층(195)을 더 포함할 수 있다.
하부 콘택 플러그들(182)은 배선 라인들(180)의 아래에 배치되며, 배선 라인들(180)과 하부 배선 라인들(184)을 연결할 수 있다. 다만, 실시예들에서, 배선 구조물을 이루는 콘택 플러그들 및 배선 라인들의 층 수 및 배치 형태는 다양하게 변경될 수 있다. 하부 콘택 플러그들(182) 및 하부 배선 라인들(184)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 최하부의 하부 배선 라인들(184)의 아래에 배치될 수 있다. 제2 본딩 비아들(198)은 배선 라인들(180) 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 반도체 구조물(S1)의 제1 본딩 패드들(299)과 접합될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 셀 영역 절연층(190) 각각의 일부를 이루며, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은 별도의 접착층 없이 접합될 수 있다.
도 9a 내지 도 10b는 예시적인 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
먼저, 도 9a 및 도 9b를 참조하면, 게이트 전극들(130)(도 2 참조)에 의한 워드 라인들(WLn-1, WLn, WLn+1), 게이트 스택층(140), 채널층(150), 및 매립 반도체층(160)이 개략적으로 도시된다. 도 9a는 소거 동작 시의 전압 인가 상태를 도시하고, 도 9b는 프로그램 동작 시의 전압 인가 상태를 도시한다.
도 9a에 도시된 것과 같이, 소거 동작 시에, 워드 라인들(WLn-1, WLn, WLn+1)에는 예컨대 0 V의 전압이 인가되고, 매립 반도체층(160)에는 소스 구조물(SS)(도 2 참조)을 통해 소거 전압(Vers)이 인가될 수 있다. 소거 전압(Vers)은 양의 전압일 수 있다. 일부 실시예들에서, 소거 전압(Vers)은 채널층(150)에 인가될 수도 있다. 이에 따라, 유전층(142)에서 쌍극자들은, 도시된 것과 같이, 워드 라인들(WLn-1, WLn, WLn+1)을 향하여 양극이 위치하고 매립 반도체층(160)을 향하여 음극이 위치하도록 (+-) 방향으로 배열될 수 있다. 소거된 메모리 셀들의 문턱 전압은 유전층(142)의 이와 같은 강유전 분극 효과 및 전하 저장층(144)에 주입된 홀의 양에 의해 결정될 수 있다.
도 9b에 도시된 것과 같이, 프로그램 동작 시에, 선택 워드 라인(WLn)에는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들(WLn-1, WLn+1)에는 패스 전압(Vpass)이 인가될 수 있다. 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 양의 전압일 수 있다. 이에 따라, 유전층(142)에서 상기 쌍극자들은 소거 상태에서와 반대 방향으로 변화될 수 있다. 상기 쌍극자들은, 도시된 것과 같이, 워드 라인들(WLn-1, WLn, WLn+1)을 향하여 음극이 위치하고 매립 반도체층(160)을 향하여 양극이 위치하도록 (-+) 방향으로 배열될 수 있다. 선택 워드 라인(WLn)에 의해 프로그램된 메모리 셀의 문턱 전압은 유전층(142)의 분극 효과 및 전하 저장층(144)에 트랩된 전자의 양에 의해 결정될 수 있다.
상기와 같이, 소거된 메모리 셀들에 대한 프로그램 동작 시에, 유전층(142) 내의 쌍극자들의 방향이 반대로 배열되게 되므로, 이로 인하여 유전층(142)이 없는 경우와 비교하여 프로그램 시 문턱 전압의 쉬프트가 발생할 수 있다. 이러한 문턱 전압 쉬프트를 개선하기 위하여, 도 10a 및 도 10b를 참조하여 소거 동작 시에 문턱 전압 쉬프트를 보상하는 방식을 설명한다.
도 10a 및 도 10b를 참조하면, 예시적인 실시예들에 따른 소거 동작을 설명한다. 도 10a 및 도 10b에서는 ISPE(Incremental Step Pulse Erase) 방식을 이용한 소거 동작 시의 시간에 따른 소거 전압(Vers)의 변화를 도시한다.
소거 전압(Vers)은 목표 전압(VTG)에 도달할 때까지 단위 스텝 전압(Vu)의 크기로 상승될 수 있다. 소거 전압(Vers)은 예를 들어 0 V로부터 목표 전압(VTG), 예컨대, 15 V 내지 25 V 사이의 전압까지 스텝 상승할 수 있다. 유전층(142)을 포함하지 않는 비교예의 반도체 장치의 경우, 목표 전압(VTG) 도달 후, 소거 검증(erase verify) 동작이 수행되고 소거 동작이 완료될 수 있다. 이와 달리, 예시적인 실시예들에서는, 소거 검증 후에, 유전층(142)의 강유전 분극 효과를 고려한 분극 효과 전압(VFP)만큼 소거 전압을 더 인가할 수 있다. 분극 효과 전압(VFP)은 예컨대, 강유전 분극에 의한 전압에 해당할 수 있다.
도 10a에 도시된 것과 같이, 분극 효과 전압(VFP)은 단위 스텝 전압(Vu)으로 복수회에 걸쳐 인가될 수 있다. 이에 의하면, 소거 동작 시 전압이 인가되는 총 루프(loop) 수는 VFP/Vu로 계산된 횟수만큼 증가할 수 있다. 또는, 도 10b에 도시된 것과 같이, 분극 효과 전압(VFP)은 스텝 전압으로 1회에 모두 인가될 수 있다. 이에 의하면, 소거 동작 시 전압이 인가되는 총 루프 수는 1회 증가하게 된다.
예시적인 실시예들에서, 이와 같이 분극 효과 전압(VFP)을 보상 한 후, 소거 검증 동작은 추가로 수행하지 않을 수 있다. 이는 분극 효과 전압(VFP) 인가는, 추가적인 소거를 통해 프로그램 시의 문턱 전압 쉬프트를 보상하기 위한 것이기 때문이다.
도 11a 내지 도 11f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11f는 도 2에 도시된 영역에 대응되는 영역들을 도시한다.
도 11a를 참조하면, 기판(101) 상에 수평 희생 구조물(110) 및 제2 수평 도전층(104)을 형성하고, 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
수평 희생 구조물(110)은 제1 및 제2 수평 희생층들(111, 112)을 포함할 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 제2 수평 희생층(112)의 상하에 제1 수평 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 후속 공정을 통해 제1 수평 도전층(102)(도 2 참조)으로 교체되는 층들일 수 있다. 예를 들어, 제1 수평 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 희생층(112)은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 제2 수평 도전층(104)은 제1 및 제2 수평 희생층들(111, 112) 상에 형성될 수 있다.
희생 절연층들(118)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 2 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 덮는 셀 영역 절연층(190)이 일부 형성될 수 있다.
도 11b를 참조하면, 상부 분리 영역(US)을 형성하고, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 홀들(CHH)을 형성할 수 있다.
먼저, 희생 절연층들(118) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역(US)을 형성할 수 있다. 별도의 마스크층을 이용하여 상부 분리 영역(US)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착하여 상부 분리 절연층(103)을 형성할 수 있다.
채널 홀들(CHH)은 마스크층을 이용하여 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
도 11c를 참조하면, 채널 홀들(CHH) 내에 각각 게이트 스택층(140), 채널층(150), 매립 반도체층(160), 및 채널 패드(165)를 형성하여 채널 구조물들(CH)을 형성할 수 있다.
게이트 스택층(140)을 이루는 도 3a의 유전층(142), 전하 저장층(144), 및 터널링층(146)과, 채널층(150)은 채널 홀들(CHH)의 내측면 상에 실질적으로 균일한 두께로 컨포멀하게 형성될 수 있다. 게이트 스택층(140) 및 채널층(150)은, 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다.
매립 반도체층(160)은 채널 홀들(CHH)을 채우도록 형성될 수 있다. 일부 실시예들에서, 매립 반도체층(160)의 폭에 따라, 매립 반도체층(160) 내부에 에어 갭이 형성될 수도 있다.
채널 패드(165)는 예를 들어, 채널 홀(CHH)의 상부에서 매립 반도체층(160)을 에치-백(etch-back) 공정에 의해 일부 제거한 후 형성하거나, 매립 반도체층(160)의 상단에 도펀트를 주입함으로써 형성할 수 있다.
도 11d를 참조하면, 분리 영역들(MS)(도 2 참조)에 대응되는 영역들에, 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하는 트렌치들(OP)을 형성하고, 제1 및 제2 수평 희생층들(111, 112)을 제거하여 수평 터널부(HTL)를 형성할 수 있다.
먼저, 채널 구조물들(CH) 상에 셀 영역 절연층(190)을 추가로 형성하고 트렌치들(OP)을 형성할 수 있다. 트렌치들(OP)은 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하고, 하부에서 제2 수평 도전층(104)을 관통하며, x 방향으로 연장되도록 형성될 수 있다.
다음으로, 트렌치들(OP) 내에 희생 스페이서층들(SP)을 형성하고 에치-백 공정에 의해 제2 수평 희생층(112)을 노출시킬 수 있다. 노출된 제2 수평 희생층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 수평 희생층들(111)을 제거하여 수평 터널부(HTL)를 형성할 수 있다. 수평 희생 구조물(110)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 수평 희생 구조물(110)의 제거 공정 시에, 제2 수평 희생층(112)이 제거된 영역에서 노출된 게이트 스택층(140)도 일부 함께 제거되어 채널층(150)의 외측면이 노출된 접촉 영역이 형성될 수 있다.
도 11e를 참조하면, 제1 수평 도전층(102)을 형성한 후, 희생 절연층들(118)을 제거하여 터널부들(TL)을 형성할 수 있다.
먼저, 수평 터널부(HTL)에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 트렌치들(OP) 내에서 희생 스페이서층들(SP)을 제거할 수 있다.
다음으로, 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들(TL)이 형성될 수 있다.
도 11f를 참조하면, 터널부들(TL)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 분리 영역들(MS)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들(TL)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 트렌치들(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 분리 절연층(105)을 형성함으로써 분리 영역들(MS)을 형성할 수 있다. 상기 도전성 물질의 제거 시에, 게이트 전극들(130)이 트렌치들(OP)로부터 일부 함께 제거될 수 있다. 이 경우, 분리 절연층(105)은 트렌치들(OP)로부터 게이트 전극들(130)의 측면으로 일부 수평하게 연장되는 영역들을 포함할 수 있다.
도 4b 및 도 4c의 실시예들의 경우, 본 단계에서 게이트 전극들(130)의 형성 전에, 터널부들(TL)에 수평 블록킹층들(141)을 먼저 형성함으로써 제조될 수 있다.
다음으로, 도 2를 함께 참조하면, 셀 영역 절연층(190)을 관통하여 채널 구조물들(CH)과 연결되는 콘택 플러그들(170)을 형성하고, 배선 라인들(180)을 형성하여, 반도체 장치(100)를 제조할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 8을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 8을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14는 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅱ-Ⅱ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 12 참조)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 8을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 채널 구조물(CH) 내의 게이트 스택층(140)은 유전층(142)을 포함할 수 있으며, 채널층(150)은 산화물 반도체 물질을 포함하고, 매립 반도체층(160)은 실리콘(Si)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 13 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 MS: 분리 영역
SS: 소스 구조물 US: 상부 분리 영역
101: 기판 102: 제1 수평 도전층
103: 상부 분리 절연층 104: 제2 수평 도전층
105: 분리 절연층 110: 수평 희생 구조물
111, 112: 수평 희생층 118: 희생 절연층
120: 층간 절연층 130: 게이트 전극
140: 게이트 스택층 141: 수평 블록킹층
142: 유전층 143: 블록킹층
144: 전하 저장층 146: 터널링층
150: 채널층 160: 채널 매립층
165: 채널 패드 170: 콘택 플러그
180: 배선 라인 190: 셀 영역 절연층

Claims (20)

  1. 소스 구조물;
    상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 채널 홀 내에 배치되며, 상기 게이트 전극들로부터 순차적으로 배치되는 유전층, 전하 저장층, 터널링층, 채널층, 및 매립 반도체층을 포함하는 채널 구조물을 포함하고,
    상기 채널층은 하부에서 외측면을 통해 상기 소스 구조물과 접촉하고,
    상기 유전층은 강유전(ferroelectric) 물질을 포함하고, 상기 채널층은 산화물 반도체 물질을 포함하며, 상기 매립 반도체층은 실리콘(Si)을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 채널 구조물은, 상기 채널 구조물의 상부에 배치되며 상기 채널층과 접촉되는 채널 패드를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 채널 구조물에서, 상기 유전층, 상기 전하 저장층, 상기 터널링층, 및 상기 채널층은 상기 채널 구조물의 상단까지 연장되고, 상기 채널 패드는 상기 채널 구조물의 상기 상부에서 상기 채널층의 안쪽에 위치하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 채널층은 상기 매립 반도체층과 다른 물질을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 채널층은 ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnO, IGZO(indium gallium zinc oxide), IGSO(indium gallium silicon oxide), 인듐 산화물(InO), 주석 산화물(SnO), 티타늄 산화물(TiO), 아연 산질화물(ZnON), 마크네슘 아연 산화물(MgZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO), 지르코늄 인듐 아연 산화물(ZrInZnO), 하프늄 인듐 아연 산화물(HfInZnO), 주석 인듐 아연 산화물(SnInZnO), 알루미늄 주석 인듐 아연 산화물(AlSnInZnO), 실리콘 인듐 아연 산화물(SiInZnO), 아연 주석 산화물(ZnSnO), 알루미늄 아연 주석 산화물(AlZnSnO), 갈륨 아연 주석 산화물(GaZnSnO), 지르코늄 아연 주석 산화물(ZrZnSnO), 및 인듐 갈륨 실리콘 산화물(InGaSiO) 중 적어도 하나를 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 유전층은 하프늄(Hf), 지르코늄(Zr), 실리콘(Si), 이트륨(Y), 알루미늄(Al), 가돌리늄(Gd), 스트론튬(Sr), 란타늄(La), 티타늄(Ti), 및 이들의 산화물 중 적어도 하나를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 매립 반도체층은 다결정 실리콘을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 채널 구조물은, 상기 유전층과 상기 전하 저장층의 사이에 배치되는 블록킹층을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 블록킹층은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 및 고유전율(high-k) 유전 물질 중 적어도 하나를 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 채널 구조물은, 상기 게이트 전극들과 상기 유전층의 사이에 배치되며, 상기 게이트 전극들의 상면들 및 하면들을 따라 수평하게 연장되는 수평 블록킹층을 더 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    소거(erase) 동작 동안 상기 소스 구조물을 통해 인가되는 소거 전압이 목표 전압에 도달한 후, 상기 소거 전압이 상기 목표 전압보다 높은 전압을 갖도록 스텝 전압이 추가로 인가되는 반도체 장치.
  12. 제11 항에 있어서,
    상기 스텝 전압은 상기 유전층에 의한 강유전 분극(ferroelectric polarization)에 의한 전압에 해당하는 반도체 장치.
  13. 제11 항에 있어서,
    소거 검증(erase verify) 동작은 상기 소거 전압이 상기 목표 전압에 도달한 후 수행되고, 상기 스텝 전압이 추가로 인가된 후에는 수행되지 않는 반도체 장치.
  14. 제1 항에 있어서,
    상기 소스 구조물의 아래에 배치되며, 상기 게이트 전극들 및 상기 채널 구조물과 전기적으로 연결되는 회로 소자들을 더 포함하는 반도체 장치.
  15. 도전성 플레이트층 및 상기 도전성 플레이트층 상의 반도체 물질을 포함하는 소스층을 포함하는 소스 구조물;
    상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 채널 홀 내에 배치되며, 상기 게이트 전극들로부터 순차적으로 배치되는 유전층, 전하 저장층, 터널링층, 채널층, 및 매립 반도체층을 포함하는 채널 구조물을 포함하고,
    상기 채널 구조물은 하부에 상기 유전층, 상기 전하 저장층, 및 상기 터널링층이 일부 제거된 접촉 영역을 갖고, 상기 채널층은 상기 접촉 영역에서 외측면을 통해 상기 소스층과 접촉하고,
    상기 채널층은 산화물 반도체 물질을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    소거(erase) 동작 동안 상기 소스 구조물을 통해 인가되는 소거 전압이 목표 전압에 도달한 후, 상기 소거 전압이 상기 목표 전압보다 높은 전압을 갖도록 스텝 전압이 추가로 인가되는 반도체 장치.
  17. 제15 항에 있어서,
    상기 유전층은 강유전(ferroelectric) 물질 및 반강유전(anti-ferroelectric) 물질 중 적어도 하나를 포함하는 반도체 장치.
  18. 제15 항에 있어서,
    상기 매립 반도체층은 외측면 전체가 상기 채널층으로 둘러싸이는 반도체 장치.
  19. 소스 구조물, 상기 소스 구조물의 일 측에 배치되는 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 반도체 저장 장치는,
    상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 채널 홀 내에 배치되며, 상기 게이트 전극들로부터 순차적으로 배치되는 유전층, 전하 저장층, 터널링층, 채널층, 및 매립 반도체층을 포함하는 채널 구조물을 더 포함하고,
    상기 채널층은 산화물 반도체 물질을 포함하며,
    소거(erase) 동작 동안 상기 회로 소자들 중 일부로부터 상기 소스 구조물을 통해 인가되는 소거 전압이 목표 전압에 도달한 후, 상기 소거 전압이 상기 목표 전압보다 높은 전압을 갖도록 스텝 전압이 추가로 인가되는 데이터 저장 시스템.
  20. 제19 항에 있어서,
    상기 채널 구조물은, 상기 유전층과 상기 전하 저장층의 사이 및 상기 게이트 전극들과 상기 유전층의 사이 중 적어도 하나에 배치되는 블록킹층을 더 포함하는 데이터 저장 시스템.
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