CN116634775A - 半导体装置和包括该半导体装置的数据存储系统 - Google Patents

半导体装置和包括该半导体装置的数据存储系统 Download PDF

Info

Publication number
CN116634775A
CN116634775A CN202310181732.4A CN202310181732A CN116634775A CN 116634775 A CN116634775 A CN 116634775A CN 202310181732 A CN202310181732 A CN 202310181732A CN 116634775 A CN116634775 A CN 116634775A
Authority
CN
China
Prior art keywords
layer
channel
semiconductor
semiconductor device
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310181732.4A
Other languages
English (en)
Inventor
李奉镕
早川幸夫
金兑泳
朴玄睦
赵始衍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020220035151A external-priority patent/KR20230125694A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116634775A publication Critical patent/CN116634775A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了半导体装置和包括该半导体装置的数据存储系统。所述半导体装置，包括：源极结构；栅电极，在垂直于源极结构的上表面的第一方向上彼此间隔开并且堆叠；以及沟道结构，在第一方向上延伸穿过栅电极，并且包括介电层、电荷存储层、隧穿层、沟道层和掩埋半导体层。介电层在栅电极和电荷存储层之间。隧穿层在电荷存储层和沟道层之间。沟道层在隧穿层和掩埋半导体层之间。沟道层的下部的外表面与源极结构接触，并且介电层包括铁电材料，沟道层包括氧化物半导体材料，并且掩埋半导体层包括硅(Si)。

Description

半导体装置和包括该半导体装置的数据存储系统
本申请要求于2022年2月21日在韩国知识产权局提交的第10-2022-0022518号韩国专利申请和于2022年3月22日在韩国知识产权局提交的第10-2022-0035151号韩国专利申请的权益，这两件韩国专利申请的全部公开内容出于所有目的通过引用包含于此。
技术领域
本公开涉及半导体装置和包括所述半导体装置的数据存储系统。
背景技术
对于能够在数据存储系统中存储高容量数据的半导体装置的需求已经增加。因此，正在研究用于提高半导体装置的数据存储容量的方法。例如，为了提高半导体装置的数据存储容量，已经提出了包括三维布置的存储器单元代替二维布置的存储器单元的半导体装置。
发明内容
示例实施例提供了一种具有改善的集成特性和电特性的半导体装置。
示例实施例提供了一种包括具有改善的集成特性和电特性的半导体装置的数据存储系统。
根据示例实施例，半导体装置包括：源极结构；栅电极，在垂直于源极结构的上表面的第一方向上彼此间隔开并且堆叠；以及沟道结构，在第一方向上延伸穿过栅电极并且包括介电层、电荷存储层、隧穿层、沟道层和掩埋半导体层。介电层可以在栅电极和电荷存储层之间。隧穿层可以在电荷存储层和沟道层之间。沟道层可以在隧穿层和掩埋半导体层之间。沟道层的下部的外表面与源极结构接触，介电层包括铁电材料，沟道层包括氧化物半导体材料，并且掩埋半导体层包括硅(Si)。
根据示例实施例，半导体装置包括：源极结构，包括导电板层和在导电板层上的包括半导体材料的源极层；栅电极，在垂直于源极结构的上表面的第一方向上彼此间隔开并且堆叠；以及沟道结构，在第一方向上延伸穿过栅电极，并且包括介电层、电荷存储层、隧穿层、沟道层和掩埋半导体层。介电层可以在栅电极和电荷存储层之间。隧穿层可以在电荷存储层和沟道层之间。沟道层可以在隧穿层和掩埋半导体层之间。沟道结构具有在沟道结构的下部中不存在介电层、电荷存储层和隧穿层的接触区域，并且沟道层的外表面在接触区域中与源极层接触，并且沟道层包括氧化物半导体材料。
根据示例实施例，数据存储系统包括：半导体存储装置，包括源极结构、在源极结构的一侧上的电路元件和电连接到电路元件的输入/输出垫；以及控制器，通过输入/输出垫电连接到半导体存储装置并且被配置为控制半导体存储装置。半导体存储装置还包括：栅电极，在垂直于源极结构的上表面的第一方向上彼此间隔开并且堆叠；以及沟道结构，在第一方向上延伸穿过栅电极并且包括介电层、电荷存储层、隧穿层、沟道层和掩埋半导体层。介电层可以在栅电极和电荷存储层之间。隧穿层可以在电荷存储层和沟道层之间。沟道层可以在隧穿层和掩埋半导体层之间。沟道层包括氧化物半导体材料。源极结构可以被配置为使擦除电压通过源极结构施加。在擦除操作期间在擦除电压达到目标电压电平之后，源极结构可以被配置为使阶跃电压通过源极结构施加，使得擦除电压具有高于目标电压电平的电压。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，在附图中：
图1是根据示例实施例的半导体装置的示意性平面图；
图2是根据示例实施例的半导体装置的示意性剖视图，并且示出了沿着图1的线I-I'截取的剖面；
图3A和图3B是根据示例实施例的半导体装置的局部放大图；
图4A至图4C是示意性地示出根据示例实施例的半导体装置的局部放大图；
图5是示意性地示出根据示例实施例的半导体装置的局部放大图；
图6是根据示例实施例的半导体装置的示意性剖视图；
图7是根据示例实施例的半导体装置的示意性剖视图；
图8是根据示例实施例的半导体装置的示意性剖视图；
图9A、图9B、图10A和图10B是示出根据示例实施例的半导体装置的操作的图；
图11A至图11F是示出根据示例实施例的制造半导体装置的方法的示意性剖视图；
图12是示意性地示出根据示例实施例的包括半导体装置的数据存储系统的图；
图13是根据示例实施例的包括半导体装置的数据存储系统的示意性透视图；以及
图14是示意性地示出根据示例实施例的半导体封装件的剖视图。
具体实施方式
在下文中，将参照附图详细地描述各种实施例。
图1是根据示例实施例的半导体装置的示意性平面图。
图2是根据示例实施例的半导体装置的示意性剖视图。图2示出了沿着图1的线I-I'截取的剖面。
图3A和图3B是根据示例实施例的半导体装置的局部放大图。在图3A中，图2的区域“A”被放大，并且在图3B中，图2的区域“B”被放大。
参照图1至图3B，半导体装置100可以包括源极结构SS、堆叠在源极结构SS上的栅电极130、在源极结构SS上与栅电极130交替堆叠的层间绝缘层120、延伸穿过(例如，设置为穿过)栅电极130的堆叠结构的沟道结构CH、延伸到堆叠结构中(例如，穿透堆叠结构的一部分)的上分离区域US、通过穿透堆叠结构进行延伸的分离区域MS、在沟道结构CH上的接触插塞170、在接触插塞170上的互连线180、以及在栅电极130和沟道结构CH上(例如，覆盖栅电极和沟道结构CH)的单元区域绝缘层190。每个沟道结构CH可以包括顺序地设置在栅电极130上的介电层142、电荷存储层144、隧穿层146、沟道层150和掩埋半导体层160，并且还可以包括上沟道垫(pad，或称为“焊盘”)165。
例如，图3A示出了介电层142可以在栅电极130和电荷存储层144之间，隧穿层146可以在电荷存储层144和沟道层150之间，并且沟道层150可以在隧穿层146和掩埋半导体层160之间。此外，图3A示出了掩埋半导体层160可以在沟道层150的相对的侧壁之间(例如，与沟道层150的内侧表面接触)。
在半导体装置100中，可以针对每个沟道结构CH配置一个存储器单元串作为半导体装置100的中心，并且多个存储器单元串可以在X方向和Y方向上布置成列和行。
基底101可以是导电板层，并且可以具有在X方向和Y方向上延伸的上表面。基底101可以包括半导体材料(例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体)。例如，IV族半导体可以包括硅、锗或硅-锗。基底101可以被提供为体晶圆、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
第一水平导电层102和第二水平导电层104可以顺序地堆叠并设置在基底101的上表面上。第一水平导电层102和第二水平导电层104是源极层，并且可以与基底101一起形成源极结构SS。源极结构SS可以用作半导体装置100的共源极线。如图3A中所示，第一水平导电层102可以直接连接到(即，可以接触)沟道层150(例如，沟道层150的相对的侧壁)。
第一水平导电层102和第二水平导电层104可以包括诸如多晶硅的半导体材料。在这种情况下，至少第一水平导电层102可以是掺杂有与基底101的导电类型相同的导电类型的杂质的层。第二水平导电层104可以是掺杂层，或者可以是包括从第一水平导电层102扩散的杂质的层同时是本征半导体层。然而，第二水平导电层104的材料不限于半导体材料，而是根据示例实施例可以用绝缘层代替。在示例实施例中，相对薄的绝缘层可以置于第一水平导电层102的上表面和第二水平导电层104的下表面之间，并且可以是在半导体装置100的制造工艺期间未被去除而保留的第一水平牺牲层111(参照图11A)。
栅电极130可以彼此竖直地间隔开并且堆叠在源极结构SS上以形成堆叠结构。栅电极130包括形成地选择晶体管的栅极的至少一个下栅电极130L、形成多个存储器单元的存储器栅电极130M、以及形成串选择晶体管的栅极的上栅电极130U。构成存储器单元的存储器栅电极130M的数量可以根据半导体装置100的电容来确定。根据示例实施例，上栅电极130U和下栅电极130L的数目可以分别是1至4或更多，并且可以具有与存储器栅电极130M的结构相同或不同的结构。在示例实施例中，栅电极130还可以包括设置在上栅电极130U下方和/或下栅电极130L上并且形成在使用栅致漏极泄漏(GIDL)现象的擦除操作中使用的擦除晶体管的栅电极130。另外，一部分的栅电极130(例如，与上栅电极130U或下栅电极130L相邻的存储器栅电极130M)可以是虚设栅电极。
栅电极130可以被设置为在Y方向上由分离区域MS分离预定单位。在一对分离区域MS之间的栅电极130可以形成一个存储器块，但是存储器块的范围不限于此。
栅电极130可以包括例如钨(W)的金属材料。在一些实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡层，例如，扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)、或者它们的组合。
层间绝缘层120可以与栅电极130交替地设置。像栅电极130一样，层间绝缘层120可以设置为在与源极结构SS的上表面垂直的方向上彼此间隔开。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
沟道结构CH分别形成一个存储器单元串，并且可以设置为在基底101上形成行和列的同时彼此间隔开。沟道结构CH可以设置为在X-Y平面中形成网格图案，或者可以在一个方向上以Z字形设置。沟道结构CH可以具有填充沟道孔的柱形状，并且可以具有根据长径比随着靠近基底101而变得更窄的倾斜侧面。
如图3A和图3B中所示，每个沟道结构CH包括顺序地设置在栅电极130上的介电层142、电荷存储层144、隧穿层146、沟道层150和掩埋半导体层160，并且还可以包括上沟道垫165。在沟道结构CH中，介电层142、电荷存储层144和隧穿层146可以被称为栅极堆叠层140。
栅极堆叠层140可以设置在栅电极130和沟道层150之间，并且可以环形地设置在其中设置有沟道结构CH的沟道孔中。栅极堆叠层140可以沿着沟道孔延伸到沟道结构CH的上端和下端，并且可以设置为覆盖沟道孔的内侧表面和底表面。栅极堆叠层140可以在沟道孔中不存在于第一水平导电层102和沟道层150接触的接触区域中。栅极堆叠层140的在接触区域中的部分可以被去除以暴露沟道层150。
介电层142的外侧表面可以接触栅电极130，并且介电层142的内侧表面可以接触电荷存储层144。介电层142可以包括铁电材料和反铁电材料中的至少一种。
铁电材料和反铁电材料可以包括例如铪(Hf)、锆(Zr)、硅(Si)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)、镧(La)、钛(Ti)和它们的氧化物中的至少一种。例如，铁电材料和反铁电材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)和氧化铪锆(HZO)中的至少一种，但不限于此。介电层142可以由单层或包括不同材料的多层形成。
当介电层142包括铁电材料时，介电层142可以具有相对高的介电常数，并且可以通过作为自发极化的铁电极化形成电偶极子。即使在没有外部电场的情况下，介电层142也可以由于电偶极子而具有剩余极化。当介电层142包括反铁电材料时，介电层142可以在外部电场施加时具有极化特性。因此，在半导体装置100的编程操作期间，即使当编程电压降低时，也可以通过介电层142确保施加到存储器单元的偏压。当可以降低编程电压时，可以确保栅电极130之间的击穿电压裕度，并且可以显著减小栅电极130在Z方向上的长度，因此，可以改善集成度而没有工艺缺陷。
电荷存储层144可以是电荷俘获层或浮栅导电层。电荷存储层144可以包括例如氮化硅(SiN)。隧穿层146可以将电荷隧穿到电荷存储层144中，并且可以包括例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或它们的组合。
沟道层150可以设置在栅极堆叠层140和掩埋半导体层160之间，并且可以以环形形状设置在沟道孔中。沟道层150可以沿着沟道孔连续地延伸到沟道结构CH的上端和下端。沟道层150的外侧表面可以在包括与第一水平导电层102对应的水平上的区域的接触区域中与第一水平导电层102接触。因此，沟道层150可以电连接到源极结构SS。
沟道层150可以包括氧化物半导体材料。例如，沟道层150可以包括包含铟(In)、锌(Zn)和镓(Ga)中的至少一种的氧化物。例如，沟道层150可以包括锌锡氧化物(ZTO或ZnSnO)、铟锌氧化物(IZO或InZnO)、ZnO、铟镓锌氧化物(IGZO或InGaZnO)、铟镓硅氧化物(IGSO或InGaSiO)、铟氧化物(InO)、锡氧化物(SnO)、钛氧化物(TiO)、锌氮氧化物(ZnON)、镁锌氧化物(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)和锆锌锡氧化物(ZrZnSnO)中的至少一种。
沟道层150的氧化物半导体材料可以具有非晶结构或结晶结构。沟道层150的氧化物半导体材料可以具有N型导电性，但不限于此。在示例实施例中，构成栅极堆叠层140和沟道层150的相应层的相对厚度可以不同地改变。
由于沟道层150可以包括诸如以IGZO为例的材料，因此可以改善载流子迁移率，并且可以改善温度稳定性。因此，在半导体装置100中，可以确保单元电流，并且可以有利于确保读取电压范围。而且，可以改善亚阈值摆幅特性(sub-threshold swingcharacteristics)，从而改善存储器单元的阈值电压分布。
掩埋半导体层160可以设置在沟道孔中以填充沟道层150的内部空间。然而，掩埋半导体层160不延伸到沟道结构CH的上端，但是可以延伸到沟道垫165的下表面。掩埋半导体层160的整个外表面可以被沟道层150围绕(例如，与沟道层150接触)。掩埋半导体层160的上表面的水平可以高于最上面的上栅电极130U的上表面。
掩埋半导体层160可以包括未掺杂的半导体层或P型半导体层。掩埋半导体层160可以包括与沟道层150的材料不同的材料，或者可以由与沟道层150的材料不同的材料形成。例如，掩埋半导体层160可以包括硅(Si)，并且例如可以由多晶硅层形成。由于掩埋半导体层160包括半导体材料，所以空穴可以在半导体装置100的擦除操作期间有效地供应到沟道层150，因此可以改善擦除速度。
沟道垫165可以设置在沟道结构CH的上部中(例如，在掩埋半导体层160上)，以填充沟道层150的内部空间。沟道垫165可以通过侧表面接触沟道层150。沟道垫165可以包括例如N型半导体层。例如，沟道垫165可以是具有比掩埋半导体层160的掺杂浓度高的掺杂浓度的区域，但不限于此。沟道垫165可以包括与沟道层150的材料不同的材料(并且/或者可以由与沟道层150的材料不同的材料形成)。例如，沟道垫165可以包括硅(Si)，并且例如可以由多晶硅层形成。
上分离区域US可以在沿Y方向彼此相邻的分离区域MS之间在X方向上延伸。上分离区域US可以被设置为穿过栅电极130中的一些栅电极130(包括栅电极130之中的最上面的上栅电极130U)。如图2中所示，上分离区域US可以在Y方向上划分(即，分离)例如总共三个栅电极130。然而，在一些实施例中，由上分离区域US划分的栅电极130的数量可以不同地改变。上分离区域US可以包括上分离绝缘层103。上分离绝缘层103可以包括例如氧化硅、氮化硅或氮氧化硅的绝缘材料。
分离区域MS通过延伸穿过/穿透栅电极130、层间绝缘层120以及第一水平导电层102和第二水平导电层104而在X方向上延伸，并且可以连接到基底101(例如，可以接触基底101/延伸到基底101中)。如图1中所示，分离区域MS可以彼此平行地设置。分离区域MS可以在Y方向上划分(即，分离)栅电极130。分离区域MS可以具有由于高长径比而朝向基底101宽度减小的形状。分离区域MS可以包括设置在沟槽中的分离绝缘层105。分离绝缘层105可以包括例如氧化硅、氮化硅或氮氧化硅的绝缘材料。
接触插塞170可以设置在沟道结构CH上。接触插塞170可以具有圆柱形状，并且可以具有倾斜成根据长径比朝向基底101使宽度减小的侧表面。接触插塞170可以将沟道结构CH电连接到互连线180。
互连线180可以电连接到接触插塞170，并且可以对应于半导体装置100的位线或者可以是电连接到位线的互连结构。
接触插塞170和互连线180可以由导电材料形成，并且可以包括例如钨(W)、铝(Al)和铜(Cu)中的至少一种。
单元区域绝缘层190可以设置为覆盖栅电极130和沟道结构CH。根据示例实施例，单元区域绝缘层190可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成，并且可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
图4A至图4C是示意性地示出根据示例实施例的半导体装置的局部放大图。图4A至图4C是与图2的区域“A”对应的区域的放大视图。
参照图4A，在半导体装置100a中，除了包括介电层142、电荷存储层144和隧穿层146之外，沟道结构CH的栅极堆叠层140a还可以包括阻挡层143。
阻挡层143可以设置在介电层142和电荷存储层144之间，并且可以朝向沟道结构CH的上端和下端延伸。类似于介电层142和电荷存储层144，可以从第一水平导电层102的外周去除阻挡层143的部分。阻挡层143与介电层142一起可以减少/防止存储在电荷存储层144中的电子的损失。
阻挡层143可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)和高k材料中的至少一种。在这种情况下，高k材料是指其介电常数高于二氧化硅(SiO2)的介电常数的介电材料。高k材料可以包括例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)、氧化镨(Pr2O3)或它们的组合。通过进一步包括阻挡层143，可以增强半导体装置100a的保持特性(retentioncharacteristics)。
参照图4B，在半导体装置100b中，除了包括介电层142、电荷存储层144和隧穿层146之外，沟道结构CH的栅极堆叠层140b还可以包括水平阻挡层141。
水平阻挡层141可以设置在栅电极130和介电层142之间，并且可以沿着每个栅电极130的上表面和下表面水平地延伸。因此，水平阻挡层141可以不是设置在沟道孔中的层。水平阻挡层141与介电层142一起可以减少/防止存储在电荷存储层144中的电荷的损失。上面参照图4A描述的阻挡层143的描述可以同样应用于水平阻挡层141的材料。通过进一步包括水平阻挡层141，可以增强半导体装置100b的保持特性。
参照图4C，在半导体装置100c中，除了包括介电层142、电荷存储层144和隧穿层146之外，沟道结构CH的栅极堆叠层140c还可以包括水平阻挡层141和阻挡层143。
上面参照图4A和图4B描述的描述可以同样应用于水平阻挡层141和阻挡层143。在该实施例中，水平阻挡层141和阻挡层143可以与介电层142一起形成阻挡结构。
图5是示意性地示出根据示例实施例的半导体装置的局部放大图。图5示出了对应于图2的区域“A”的放大区域。
参照图5，与图2和图3A的示例实施例不同，半导体装置100d可以不包括基底101上的第一水平导电层102和第二水平导电层104。此外，除了包括基底101之外，源极结构SSd还可以包括设置在沟道结构CHd下方的外延层107。
外延层107可以设置在基底101上，在沟道结构CHd下方，并且可以设置在至少一个下栅电极130L的侧表面上。外延层107可以设置在基底101的凹陷区域中。外延层107的上表面的高度可以高于最下面的下栅电极130L的上表面，并且可以低于设置在其上的下栅电极130L的下表面，但是本发明构思不限于此。外延层107的上表面可以接触和/或电连接到沟道层150的下表面。
栅极堆叠层140的下端可以位于外延层107的上表面上。栅极绝缘层149可以进一步设置在外延层107和与其相邻的下栅电极130L之间。如上所述的沟道结构CHd和源极结构SSd的形状可以应用于其他实施例。
图6是根据示例实施例的半导体装置的示意性剖视图。
参照图6，在半导体装置100e中，栅电极130的堆叠结构可以由竖直堆叠的下堆叠结构和上堆叠结构形成，并且可以包括其中沟道结构CHe竖直堆叠的第一沟道结构CH1和第二沟道结构CH2。当堆叠的栅电极130的数量相对较大时，可以引入如上所述的沟道结构CHe的结构以稳定地形成沟道结构CHe。根据示例实施例，堆叠的沟道结构的数量可以不同地改变。
沟道结构CHe可以具有其中下部的第一沟道结构CH1和上部的第二沟道结构CH2电连接和/或物理连接的形状，并且可以由于连接区域中的宽度差异而具有弯曲部分。沟道层150、栅极堆叠层140和掩埋半导体层160可以在第一沟道结构CH1和第二沟道结构CH2之间彼此电连接且物理连接。沟道垫165可以仅设置在上部的第二沟道结构CH2的上端上。然而，在示例实施例中，第一沟道结构CH1和第二沟道结构CH2可以各自包括沟道垫165，并且在这种情况下，第一沟道结构CH1的沟道垫165可以电连接且物理连接到第二沟道结构CH2的沟道层150。
相对厚的上层间绝缘层125可以设置在下堆叠结构的最上部上。然而，在示例实施例中，层间绝缘层120和上层间绝缘层125的形状可以不同地改变。因此，多个堆叠的沟道结构CHe的形状可以应用于其他实施例。
图7是根据示例实施例的半导体装置的示意性剖视图。
参照图7，半导体装置100f可以包括竖直堆叠的存储器单元区域CELL和外围电路区域PERI。存储器单元区域CELL可以设置在外围电路区域PERI上。例如，在图2的半导体装置100的情况下，可以理解的是，外围电路区域PERI设置在未示出的区域中的基底101上，或者如在本实施例的半导体装置100f中，外围电路区域PERI设置在其下方。在一些实施例中，存储器单元区域CELL可以设置在外围电路区域PERI下方。参照图1至图3B的相同描述可以应用于存储器单元区域CELL的描述。
外围电路区域PERI可以包括基体基底201、设置在基体基底201上的电路元件220、电路接触插塞270和电路互连线280。
基体基底201可以具有在X方向和Y方向上延伸的上表面。器件隔离层210可以形成在基体基底201中以限定有源区域。包括杂质的源极/漏极区域205可以设置在有源区域的一部分中。基体基底201可以包括例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。基体基底201可以被提供为体晶圆或外延层。在本实施例中，上部的基底101可以设置为多晶半导体层(诸如多晶硅层)或外延层。
电路元件220可以包括水平晶体管。每个电路元件220可以包括电路栅极介电层222、间隔件层224和电路栅电极225。源极/漏极区域205可以在电路栅电极225的两侧上设置在基体基底201中。
外围区域绝缘层290可以在基体基底201上设置在电路元件220上。电路接触插塞270可以穿过外围区域绝缘层290以电连接到源极/漏极区域205。可以通过电路接触插塞270将电信号施加到电路元件220。在未示出的区域中，电路接触插塞270也可以电连接到电路栅电极225。电路互连线280可以电连接到电路接触插塞270并且可以设置在多个层中。
在半导体装置100f中，在首先制造外围电路区域PERI之后，可以在其上形成存储器单元区域CELL的基底101以制造存储器单元区域CELL。基底101可以与基体基底201具有相同的尺寸，或者可以形成为比基体基底201小。存储器单元区域CELL和外围电路区域PERI可以在未示出的区域中彼此连接。例如，栅电极130在Y方向上的一端可以电连接到电路元件220。存储器单元区域CELL和外围电路区域PERI竖直堆叠的形式可以应用于其他实施例。
图8是根据示例实施例的半导体装置的示意性剖视图。
参照图8，半导体装置100g可以包括通过晶圆接合方法接合的第一半导体结构S1和第二半导体结构S2。
上面参照图7描述的外围电路区域PERI的描述可以应用于第一半导体结构S1。然而，第一半导体结构S1还可以包括作为接合结构的第一接合过孔298和第一接合垫299。第一接合过孔298可以设置在最上面的电路互连线280上，以电连接到电路互连线280。第一接合垫299的至少一部分可以在第一接合过孔298上电连接到第一接合过孔298。第一接合垫299可以电连接到第二半导体结构S2的第二接合垫199。第一接合垫299与第二接合垫199一起可以根据第一半导体结构S1和第二半导体结构S2之间的接合提供电连接路径。第一接合过孔298和第一接合垫299可以包括例如铜(Cu)的导电材料。
除非另有说明，否则参照图1至图3B的描述可以同样应用于第二半导体结构S2。第二半导体结构S2还可以包括作为布线结构的下接触插塞182和下互连线184，并且还可以包括作为接合结构的第二接合过孔198和第二接合垫199。第二半导体结构S2还可以包括覆盖基底101的上表面的保护层195。
下接触插塞182设置在互连线180下方，并且可以电连接互连线180和下互连线184。然而，在示例实施例中，构成布线结构的接触插塞和互连线的层数和布置可以不同地改变。下接触插塞182和下互连线184可以由导电材料形成，并且可以包括例如钨(W)、铝(Al)和铜(Cu)中的至少一种。
第二接合过孔198和第二接合垫199可以设置在最下面的下互连线184下方。第二接合过孔198可以电连接到互连线180和第二接合垫199，并且第二接合垫199可以接合到第一半导体结构S1的第一接合垫299。第二接合过孔198和第二接合垫199可以包括例如铜(Cu)的导电材料。
第一半导体结构S1和第二半导体结构S2可以经由第一接合垫299和第二接合垫199通过铜(Cu)-铜(Cu)接合来接合。除了铜(Cu)-铜(Cu)接合之外，第一半导体结构S1和第二半导体结构S2可以另外通过介电-介电接合来接合。介电-介电接合可以通过形成外围区域绝缘层290和单元区域绝缘层190中的每者的一部分且围绕第一接合垫299和第二接合垫199中的每者的介电层进行接合。因此，可以接合第一半导体结构S1和第二半导体结构S2而不需要单独的粘合层。
图9A至图10B是示出根据示例实施例的半导体装置的操作的图。
首先，参照图9A和图9B，示意性地示出了通过栅电极130(参照图2)的字线WLn-1、WLn和WLn+1、栅极堆叠层140、沟道层150和掩埋半导体层160。图9A示出了在擦除操作期间的电压施加状态，并且图9B示出了在编程操作期间的电压施加状态。
如图9A中所示，在擦除操作期间，可以将例如0伏(V)的电压施加到字线WLn-1、WLn和WLn+1，并且可以通过源极结构SS(参照图2)将擦除电压Vers施加到掩埋半导体层160(和/或沟道结构CH的另一部分)。擦除电压Vers可以是正电压。在一些实施例中，擦除电压Vers也可以施加到沟道层150。因此，如图所示，在介电层142中，电偶极子可以沿(+-)方向布置，使得阳极朝向字线WLn-1、WLn和WLn+1定位，并且阴极朝向掩埋半导体层160定位。擦除的存储器单元的阈值电压可以由如上所述的介电层142的铁电极化效应和注入到电荷存储层144中的空穴的量来确定。
如图9B中所示，在编程操作期间，可以将编程电压Vpgm施加到所选择的字线WLn，并且可以将通过电压Vpass施加到未选择的字线WLn-1和WLn+1。编程电压Vpgm和通过电压Vpass可以是正电压。因此，介电层142中的电偶极子可以改变为与擦除状态下的方向相反的方向。如图所示，电偶极子可以沿(-+)方向布置，使得阴极朝向字线WLn-1、WLn和WLn+1定位，并且阳极朝向掩埋半导体层160定位。由所选择的字线WLn编程的存储器单元的阈值电压可以由介电层142的铁电极化效应和电荷存储层144中俘获的电子量来确定。
如上所述，与不存在介电层142的情况相比，在对擦除的存储器单元进行编程操作期间，介电层142中的电偶极子沿相反的方向布置，这可能导致编程期间阈值电压的偏移。为了阻止/防止阈值电压偏移，将参照图10A和图10B描述在擦除操作期间补偿阈值电压偏移的方法。
将参照图10A和图10B描述根据示例实施例的擦除操作。图10A和图10B示出了在使用增量步进脉冲擦除(ISPE)方法的擦除操作期间擦除电压Vers随时间的变化。
擦除电压Vers可以以单位阶跃电压Vu的电平增加(例如，反复增加)，直到达到目标电压电平VTG。擦除电压Vers可以例如从0V逐步升高到目标电压电平VTG(例如，升高到15V和25V之间的电压)。在对比示例的不包括介电层142的半导体装置的情况下，在达到目标电压电平VTG之后，可以执行擦除验证操作并且可以完成擦除操作。同时，在示例实施例中，在擦除验证之后，考虑到介电层142的铁电极化效应，可以通过源极结构SS向沟道结构CH进一步施加与极化效应电压VFP一样多的擦除电压Vers(例如，按单位阶跃电压Vu的电平)。极化效应电压VFP可以对应于例如由于铁电极化引起的电压。
如图10A中所示，通过将极化效应电压VFP除以单位阶跃电压Vu，可以多次施加极化效应电压VFP。因此，在擦除操作期间施加电压的循环总数可以增加如VFP/Vu计算的次数。可选地，如图10B中所示，极化效应电压VFP可以作为阶跃电压一次全部施加。因此，在擦除操作期间施加电压的循环总数增加一次。
在示例实施例中，在如上所述补偿极化效应电压VFP之后，可以不另外执行擦除验证操作。这是因为施加极化效应电压VFP以通过额外的擦除来补偿在编程期间的阈值电压偏移。
图11A至图11F是示出根据示例实施例的制造半导体装置的方法的示意性剖视图。图11A至图11F示出了对应于图2中所示的区域的区域。
参照图11A，可以在基底101上形成水平牺牲结构110和第二水平导电层104，并且可以交替地堆叠牺牲绝缘层118和层间绝缘层120。
水平牺牲结构110可以包括第一水平牺牲层111和第二水平牺牲层112。第一水平牺牲层111和第二水平牺牲层112可以以第一水平牺牲层111设置在第二水平牺牲层112的上部和下部上的方式堆叠在基底101上。第一水平牺牲层111和第二水平牺牲层112可以包括不同的材料。第一水平牺牲层111和第二水平牺牲层112可以是通过后续工艺被第一水平导电层102(参照图2)替换的层。例如，第一水平牺牲层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平牺牲层112可以由与牺牲绝缘层118的材料相同的材料形成。第二水平导电层104可以形成在第一水平牺牲层111和第二水平牺牲层112上。
牺牲绝缘层118的部分可以通过后续工艺被栅电极130(参照图2)替换。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下可以相对于层间绝缘层120以蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料(选自于硅、氧化硅、碳化硅和氮化硅)形成。在示例实施例中，层间绝缘层120的厚度可以不全部相同。层间绝缘层120和牺牲绝缘层118的厚度以及构成层间绝缘层120的层数可以与所示的不同地改变。
接下来，可以形成覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的单元区域绝缘层190的一部分。
参照图11B，可以形成上分离区域US，并且可以形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道孔CHH。
首先，可以通过去除牺牲绝缘层118和层间绝缘层120的一部分来形成上分离区域US。在使用分离掩模层暴露将在其中形成上分离区域US的区域并且从顶部去除预定数量的牺牲绝缘层118和层间绝缘层120之后，可以通过沉积绝缘材料来形成上分离绝缘层103。
可以通过使用掩模层各向异性地蚀刻牺牲绝缘层118和层间绝缘层120来形成沟道孔CHH。由于堆叠结构的高度，沟道孔CHH的侧壁可以不垂直于基底101的上表面，而是可以倾斜。可以将沟道孔CHH形成为使基底101的一部分凹陷。
参照图11C，可以通过在相应的沟道孔CHH中形成栅极堆叠层140、沟道层150、掩埋半导体层160和沟道垫165来形成沟道结构CH。
构成栅极堆叠层140的图3A的介电层142、电荷存储层144和隧穿层146以及沟道层150可以在沟道孔CHH的内表面上基本共形地形成为均匀的厚度。使用原子层沉积(ALD)或化学气相沉积(CVD)工艺，可以将栅极堆叠层140和沟道层150形成为具有均匀的厚度。
可以将掩埋半导体层160形成为填充沟道孔CHH。在一些实施例中，取决于掩埋半导体层160的宽度，可以在掩埋半导体层160中形成气隙。
可以例如在通过对沟道孔CHH的回蚀工艺去除掩埋半导体层160的一部分之后来形成沟道垫165，或者可以通过将掺杂剂注入到掩埋半导体层160的上端中来形成沟道垫165。
参照图11D，可以在与分离区域MS(参照图2)对应的区域中形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的沟槽OP，并且可以去除第一水平牺牲层111和第二水平牺牲层112，从而形成水平隧穿部分HTL。
首先，可以在沟道结构CH上另外形成单元区域绝缘层190(并因此单元区域绝缘层190可以比图11A至图11C中厚)，并且可以形成沟槽OP。可以将沟槽OP形成为穿过牺牲绝缘层118和层间绝缘层120的堆叠结构，在下部处穿过第二水平导电层104，并且在X方向上延伸。
接下来，可以在沟槽OP中形成牺牲间隔件层SP，并且可以通过回蚀工艺暴露第二水平牺牲层112。可以通过选择性地去除暴露的第二水平牺牲层112然后去除上部和下部的第一水平牺牲层111来形成水平隧穿部分HTL。可以通过例如湿蚀刻工艺来去除水平牺牲结构110。在水平牺牲结构110的去除工艺期间，栅极堆叠层140的暴露在其中第二水平牺牲层112已被去除的区域中的部分也被去除，从而形成其中沟道层150的外侧表面被暴露的接触区域。
参照图11E，在形成第一水平导电层102之后，可以去除牺牲绝缘层118以形成隧穿部分TL。
首先，在通过在水平隧穿部分HTL中沉积导电材料来形成第一水平导电层102之后，可以在沟槽OP中去除牺牲间隔件层SP。
接下来，可以使用例如湿蚀刻相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成多个隧穿部分TL。
参照图11F，可以通过用导电材料填充隧穿部分TL来形成栅电极130，并且可以形成分离区域MS。
形成栅电极130的导电材料可以在隧穿部分TL中(例如，可以填充隧穿部分TL)。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以通过附加工艺去除沉积在沟槽OP中的导电材料然后形成分离绝缘层105来形成分离区域MS。当去除导电材料时，可从沟槽OP移除栅电极130的部分。在这种情况下，分离绝缘层105可以包括局部地从沟槽OP水平延伸到栅电极130的侧表面的区域。
在图4B和图4C的示例实施例的情况下，在该操作中形成栅电极130之前，可以首先在隧穿部分TL中形成水平阻挡层141，从而制造栅电极130。
接下来，参照图2，可以形成穿过单元区域绝缘层190以电连接到沟道结构CH的接触插塞170，并且可以形成互连线180，从而制造半导体装置100。
图12是示意性地示出根据示例实施例的包括半导体装置的数据存储系统的图。
参照图12，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以是包括一个或更多个半导体装置1100的存储装置，或者可以是包括存储装置的电子装置。例如，数据存储系统1000可以是包括一个或多个半导体装置1100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗装置或通信装置。
半导体装置1100可以是非易失性存储器装置，例如，上面参照图1至图8描述的NAND闪速存储器装置。半导体装置1100可以包括第一半导体结构1100F和在第一半导体结构1100F上的第二半导体结构1100S。在示例实施例中，第一半导体结构1100F可以紧邻第二半导体结构1100S设置。第一半导体结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2以及位线BL和公共源极线CSL之间的存储器单元串CSTR的存储器单元结构。
在第二半导体结构1100S中，每个存储器单元串CSTR包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据示例实施例不同地修改。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以在用于使用GIDL现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作中使用。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一半导体结构1100F的内部延伸到第二半导体结构1100S的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一半导体结构1100F的内部延伸到第二半导体结构1100S的第二连接线1125电连接到页缓冲器1120。
在第一半导体结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT之中的至少一个所选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出垫1101与控制器1200通信。输入/输出垫1101可以通过从第一半导体结构1100F的内部延伸到第二半导体结构1100S的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(IF)1230。在一些实施例中，数据存储系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件进行操作，并且可以通过控制NAND控制器1220来访问半导体装置1100。NAND控制器1220可以包括处理与半导体装置1100通信的控制器接口(I/F)1221。通过控制器接口1221，可以传输用于控制半导体装置1100的控制命令、待写入半导体装置1100的存储器单元晶体管MCT的数据、待从半导体装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
图13是根据示例实施例的包括半导体装置的数据存储系统的示意性透视图。
参照图13，根据本发明构思的示例实施例的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003以及DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主板2001上的布线图案2005电连接到控制器2002。
主板2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据诸如通用串行总线(USB)、外围组件互连高速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等接口中的任何一种与外部主机通信。在示例实施例中，数据存储系统2000可以通过经由连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入到半导体封装件2003或从半导体封装件2003读取数据，并且可以改善数据存储系统2000的操作速度。
DRAM 2004可以是用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲存储器。包括在数据存储系统2000中的DRAM 2004可以作为一种高速缓冲存储器来操作，并且可以在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当数据存储系统2000包括DRAM 2004时，除了包括用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、电连接半导体芯片2200和封装基底2100的连接结构2400以及在封装基底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基底2100可以是包括封装上垫(或称为“上垫”)2130的印刷电路板。每个半导体芯片2200可以包括输入/输出垫2210。输入/输出垫2210可以对应于图12的输入/输出垫1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参照图1至图8描述的半导体装置。
在示例实施例中，连接结构2400可以是电连接输入/输出垫2210和封装上垫2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。根据示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过包括贯穿电极(TSV)的连接结构代替接合线型连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以包括在一个封装件中。在示例实施例中，控制器2002和半导体芯片2200安装在与主板2001不同的单独的内插基底上，并且控制器2002和半导体芯片2200可以通过形成在内插基底上的布线彼此电连接。
图14是示意性地示出根据示例实施例的半导体封装件的剖视图。图14示出了图13的半导体封装件2003的示例实施例，并且概念性地示出了沿着图13的半导体封装件2003的线II-II'截取的区域。
参照图14，在半导体封装件2003中，封装基底2100可以是印刷电路板。封装基底2100可以包括封装基底主体2120、设置在封装基底主体2120的上表面上的上垫2130(参照图13)、设置在封装基底主体2120的下表面上或通过封装基底主体2120的下表面暴露的下垫2125以及在封装基底主体2120内部电连接上垫2130和下垫2125的内部布线2135。上垫2130可以电连接到连接结构2400。下垫2125可以通过导电连接器2800电连接到如图13中所示的数据存储系统2000的主板2010的布线图案2005。
每个半导体芯片2200可以包括半导体基底3010以及顺序地堆叠在半导体基底3010上的第一半导体结构3100和第二半导体结构3200。第一半导体结构3100可以包括包含外围布线3110的外围电路区域。第二半导体结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220和分离区域3230、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(参照图12)的单元接触插塞。如上面参照图1至图8所述的，每个半导体芯片2200中的沟道结构CH中的栅极堆叠层140可以包括包含铁电材料的介电层142，沟道层150可以包括氧化物半导体材料，并且掩埋半导体层160可以包括硅(Si)。
每个半导体芯片2200可以包括电连接到第一半导体结构3100的外围布线3110并延伸到第二半导体结构3200中的贯通布线3245。贯通布线3245可以设置在栅极堆叠结构3210外部，或者可以穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一半导体结构3100的外围布线3110并延伸到第二半导体结构3200中的输入/输出连接布线3265以及电连接到输入/输出连接布线3265的输入/输出垫2210(参照图13)。
如上所述，根据示例实施例，通过改善/优化沟道结构的结构和擦除电压施加方法，可以提供具有改善的集成特性和电特性的半导体装置以及包括该半导体装置的数据存储系统。
虽然上面已经示出并描述了示例实施例，但对于本领域技术人员来说清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
源极结构；
栅电极，在垂直于源极结构的上表面的第一方向上彼此间隔开并且堆叠；以及
沟道结构，在第一方向上延伸穿过栅电极，并且包括介电层、电荷存储层、隧穿层、沟道层和掩埋半导体层，
其中，介电层在栅电极和电荷存储层之间，
其中，隧穿层在电荷存储层和沟道层之间，
其中，沟道层在隧穿层和掩埋半导体层之间，
其中，沟道层的下部的外表面与源极结构接触，并且
其中，介电层包括铁电材料，沟道层包括氧化物半导体材料，并且掩埋半导体层包括硅。
2.根据权利要求1所述的半导体装置，其中，沟道结构还包括沟道垫，沟道垫在沟道结构的上部中并且与沟道层接触。
3.根据权利要求2所述的半导体装置，其中，在沟道结构中，介电层、电荷存储层、隧穿层和沟道层延伸到沟道结构的上端，并且沟道层在沟道结构的上部中位于沟道垫和隧穿层之间。
4.根据权利要求1所述的半导体装置，
其中，沟道层包括与掩埋半导体层的材料不同的材料，并且
其中，掩埋半导体层在沟道层的相对侧壁之间。
5.根据权利要求1所述的半导体装置，其中，沟道层包括锌锡氧化物、铟锌氧化物、ZnO、铟镓锌氧化物、铟镓硅氧化物、铟氧化物、锡氧化物、钛氧化物、锌氮氧化物、镁锌氧化物、锆铟锌氧化物、铪铟锌氧化物、锡铟锌氧化物、铝锡铟锌氧化物、硅铟锌氧化物、铝锌锡氧化物、镓锌锡氧化物或锆锌锡氧化物。
6.根据权利要求1所述的半导体装置，其中，介电层包括铪、锆、硅、钇、铝、钆、锶、镧或钛、或者它们的氧化物。
7.根据权利要求1所述的半导体装置，其中，掩埋半导体层包括多晶硅。
8.根据权利要求1所述的半导体装置，其中，沟道结构还包括在介电层与电荷存储层之间的阻挡层。
9.根据权利要求8所述的半导体装置，其中，阻挡层包括氧化硅、氮化硅、氮氧化硅或高k介电材料。
10.根据权利要求1所述的半导体装置，其中，沟道结构还包括水平阻挡层，水平阻挡层在栅电极与介电层之间并且沿着栅电极的上表面和下表面水平地延伸。
11.根据权利要求1所述的半导体装置，
其中，沟道结构被配置为使擦除电压通过源极结构施加到沟道结构，并且
其中，在擦除操作期间在擦除电压达到目标电压电平之后，沟道结构被配置为使阶跃电压通过源极结构施加到沟道结构压，使得擦除电压具有高于目标电压电平的电压。
12.根据权利要求11所述的半导体装置，其中，阶跃电压对应于由介电层的铁电极化引起的电压。
13.根据权利要求11所述的半导体装置，其中，在擦除电压达到目标电压电平之后执行擦除验证操作，并且在施加阶跃电压之后不执行擦除验证操作。
14.根据权利要求1所述的半导体装置，所述半导体装置还包括在源极结构下方并且电连接到栅电极和沟道结构的电路元件。
15.一种半导体装置，所述半导体装置包括：
源极结构，包括导电板层和在导电板层上的包括半导体材料的源极层；
栅电极，在垂直于源极结构的上表面的第一方向上彼此间隔开并且堆叠；以及
沟道结构，在第一方向上延伸穿过栅电极，并且包括介电层、电荷存储层、隧穿层、沟道层和掩埋半导体层，
其中，介电层在栅电极和电荷存储层之间，
其中，隧穿层在电荷存储层和沟道层之间，
其中，沟道层在隧穿层和掩埋半导体层之间，
其中，沟道结构具有在沟道结构的下部中不存在介电层、电荷存储层和隧穿层的接触区域，并且沟道层的外表面在接触区域中与源极层接触，并且
其中，沟道层包括氧化物半导体材料。
16.根据权利要求15所述的半导体装置，
其中，沟道结构被配置为具有通过源极结构施加到沟道结构的擦除电压，并且
其中，在擦除操作期间在擦除电压达到目标电压电平之后，沟道结构被配置为具有通过源极结构施加到沟道结构的阶跃电压，使得擦除电压具有高于目标电压电平的电压。
17.根据权利要求15所述的半导体装置，其中，介电层包括铁电材料或反铁电材料。
18.根据权利要求15所述的半导体装置，其中，掩埋半导体层的整个外表面被沟道层围绕。
19.一种数据存储系统，所述数据存储系统包括：
半导体存储装置，包括源极结构、在源极结构的一侧上的电路元件和电连接到电路元件的输入/输出垫；以及
控制器，通过输入/输出垫电连接到半导体存储装置，并且被配置为控制半导体存储装置，
其中，半导体存储装置还包括：
栅电极，在垂直于源极结构的上表面的第一方向上彼此间隔开并且堆叠；以及
沟道结构，在第一方向上延伸穿过栅电极，并且包括介电层、电荷存储层、隧穿层、沟道层和掩埋半导体层，
其中，介电层在栅电极和电荷存储层之间，
其中，隧穿层在电荷存储层和沟道层之间，
其中，沟道层在隧穿层和掩埋半导体层之间，
其中，沟道层包括氧化物半导体材料，
其中，源极结构被配置为使擦除电压通过源极结构施加，并且
其中，在擦除操作期间在擦除电压达到目标电压电平之后，源极结构被配置为使阶跃电压通过源极结构施加，使得擦除电压具有高于目标电压电平的电压。
20.根据权利要求19所述的数据存储系统，其中，沟道结构还包括在介电层与电荷存储层之间或在栅电极与介电层之间的阻挡层。
CN202310181732.4A 2022-02-21 2023-02-21 半导体装置和包括该半导体装置的数据存储系统 Pending CN116634775A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2022-0022518 2022-02-21
KR1020220035151A KR20230125694A (ko) 2022-02-21 2022-03-22 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR10-2022-0035151 2022-03-22

Publications (1)

Publication Number Publication Date
CN116634775A true CN116634775A (zh) 2023-08-22

Family

ID=87590811

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310181732.4A Pending CN116634775A (zh) 2022-02-21 2023-02-21 半导体装置和包括该半导体装置的数据存储系统

Country Status (1)

Country Link
CN (1) CN116634775A (zh)

Similar Documents

Publication Publication Date Title
KR20180134519A (ko) 반도체 장치
US20240107754A1 (en) Methods of forming integrated circuit structures
EP4307345A1 (en) Semiconductor device and data storage system including the same
US11882705B2 (en) Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same
KR102635478B1 (ko) 게이트 퍼스트 공정을 통해 제조되는 3차원 플래시 메모리
CN114725116A (zh) 半导体装置和包括其的数据存储系统
US20230269941A1 (en) Semiconductor devices and data storage systems including the same
CN116634775A (zh) 半导体装置和包括该半导体装置的数据存储系统
KR20230125694A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20230329012A1 (en) Semiconductor device and electronic system including the same
US20240220148A1 (en) Semiconductor memory device and erase operation method thereof
KR102633429B1 (ko) 메모리 윈도우를 확장시킨 3차원 플래시 메모리
KR102649118B1 (ko) 강유전체 기반 고속 동작을 위한 3차원 플래시 메모리
KR102633697B1 (ko) 독립된 데이터 저장 패턴 구조를 갖는 3차원 플래시 메모리
KR102627215B1 (ko) 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102597549B1 (ko) 3차원 플래시 메모리의 판독 동작 방법
US20220399369A1 (en) Semiconductor devices and data storage systems including the same
US20240015978A1 (en) Semiconductor memory devices
US20240081061A1 (en) Nonvolatile memory device and method for manufacturing the same
US20230389322A1 (en) Semiconductor device and electronic system including the same
US20230046500A1 (en) Semiconductor devices and data storage systems including the same
CN118076115A (zh) 半导体器件和包括半导体器件的数据存储系统
CN118284058A (zh) 半导体存储器件以及包括其的电子系统
KR20230128432A (ko) 반도체 장치
KR20240106524A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 소거 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication