KR20240106524A - 반도체 메모리 장치 및 반도체 메모리 장치의 소거 동작 방법 - Google Patents
반도체 메모리 장치 및 반도체 메모리 장치의 소거 동작 방법Info
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- 239000004065 semiconductor Substances 0.000 claims abstract description 202
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 90
- 239000000463 material Substances 0.000 claims description 25
- 230000010287 polarization Effects 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 238000013500 data storage Methods 0.000 claims description 10
- 230000005684 electric field Effects 0.000 claims description 7
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 69
- 238000010586 diagram Methods 0.000 description 24
- 230000002093 peripheral effect Effects 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000000926 separation method Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 239000000872 buffer Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000011231 conductive filler Substances 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- 229910052723 transition metal Inorganic materials 0.000 description 6
- 150000003624 transition metals Chemical class 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- -1 etc.) Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 108700027649 Mitogen-Activated Protein Kinase 3 Proteins 0.000 description 1
- 102100024192 Mitogen-activated protein kinase 3 Human genes 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 description 1
- FUJCRWPEOMXPAD-UHFFFAOYSA-N lithium oxide Chemical compound [Li+].[Li+].[O-2] FUJCRWPEOMXPAD-UHFFFAOYSA-N 0.000 description 1
- 229910001947 lithium oxide Inorganic materials 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
본 발명은 비트 라인 및 공통 소스 라인 사이에 배치되는 셀 스트링을 포함하는 반도체 메모리 장치에 있어서, 상기 셀 스트링은 워드 라인 및 상기 워드 라인에 의해 제어되는 메모리 셀을 포함하고, 상기 비트 라인에 접지 전압을 인가하고, 상기 워드 라인에 패스 전압을 인가하여 상기 셀 스트링의 채널을 프리차지하는 채널 프리차지 단계 및 상기 비트 라인에 소거 전압을 인가하고, 상기 워드 라인에 패스 전압을 인가하여 GIDL 전류를 생성하는 GIDL 소거 단계를 포함하고, 상기 패스 전압은 상기 접지 전압보다 더 크고, 상기 소거 전압은 상기 패스 전압보다 더 큰 반도체 메모리 장치의 소거 동작 방법을 제공한다.
Description
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 소거 동작 방법에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는 저전력 및 고속의 반도체 메모리 장치의 소거 동작 방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는 저전력 및 고속의 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 일 실시예는, 비트 라인 및 공통 소스 라인 사이에 배치되는 셀 스트링을 포함하는 반도체 메모리 장치에 있어서, 상기 셀 스트링은 워드 라인 및 상기 워드 라인에 의해 제어되는 메모리 셀을 포함하고, 상기 비트 라인에 접지 전압을 인가하고, 상기 워드 라인에 패스 전압을 인가하여 상기 셀 스트링의 채널을 프리차지하는 채널 프리차지 단계 및 상기 비트 라인에 소거 전압을 인가하고, 상기 워드 라인에 패스 전압을 인가하여 GIDL 전류를 생성하는 GIDL 소거 단계를 포함하고, 상기 패스 전압은 상기 접지 전압보다 더 크고, 상기 소거 전압은 상기 패스 전압보다 더 큰 반도체 메모리 장치의 소거 동작 방법을 포함한다.
상술한 과제를 해결하기 위한 일 실시예는, 기판 상에 배치되어 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 구조체 및 상기 수직 구조체 상에 배치되는 비트 라인 및 필러 제어 라인을 포함하고, 상기 수직 구조체는 수직 도전형 필러, 상기 수직 도전형 필러를 둘러싸는 수직 채널막 및 상기 수직 채널막을 둘러싸는 강유전체막을 포함하고, 상기 비트 라인은 상기 수직 채널막에 접속하고, 상기 필러 제어 라인은 상기 도전형 필러로 접속하는 반도체 메모리 장치를 포함한다.
상술한 과제를 해결하기 위한 일 실시예는, 제1 도전 기판을 포함하는 기판, 상기 기판 상에 배치되어 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 구조체 및 상기 수직 구조체 상에 배치되는 비트 라인을 포함하고, 상기 수직 구조체는 수직 도전형 필러, 상기 수직 도전형 필러를 둘러싸는 수직 채널막 및 상기 수직 채널막을 둘러싸는 강유전체막을 포함하고, 상기 비트 라인은 상기 수직 채널막에 접속하고, 상기 제1 도전 기판은 상기 수직 도전형 필러로 접속하는 반도체 메모리 장치를 포함한다.
본 발명에 따른 일 실시예는 저전력 및 고속의 반도체 메모리 장치의 소거 동작 방법을 제공한다.
본 발명에 따른 일 실시예는 저전력 및 고속의 반도체 메모리 장치를 제공한다.
본 발명에 따른 일 실시예는 반도체 메모리 장치를 포함하는 전자 시스템을 제공한다.
도 1은 본 발명을 설명하기 위한 종래의 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2는 도 1의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 도 1의 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 4는 도 3의 1-1' 선을 따라 자른 단면도이다.
도 5, 도 6 및 도 7은 도 4의 P 부분을 확대한 도면들이다.
도 8은 본 발명을 설명하기 위한 종래의 반도체 메모리 장치의 소거 동작 방법의 일 예시를 나타낸 순서도이다.
도 9는 도 8의 S110 단계에서 전압 조건을 나타내는 회로도이다.
도 10은 도 9의 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 나타낸 도면이다.
도 11은 소거 동작에서 수직 채널막(VC)의 전압이 증가하는 모습을 나타낸 그래프이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 소거 동작 방법을 나타낸 순서도이다.
도 13은 도 12의 소거 동작을 설명하기 위한 타이밍도이다.
도 14는 도 12의 S210 단계에서 전압 조건을 나타낸 회로도이다.
도 15는 S210 단계에서 도 14의 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 나타낸 도면이다.
도 16은 도 12의 S220 단계에서 전압 조건을 나타낸 회로도이다.
도 17 및 도 18은 도 14의 S220 단계에서 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 순차적으로 나타낸 도면들이다.
도 19는 본 발명에 따른 일 실시예의 소거 동작에서 수직 채널막의 전압이 증가하는 모습을 나타낸 그래프이다.
도 20은 본 발명에 따른 일 실시예의 소거 동작에서 패스 전압의 크기에 따른 수직 채널막의 전압 변화를 나타낸 그래프이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 22는 도 21의 반도체 메모리 장치의 소거 동작 수행 시 전압 조건을 나타낸 회로도이다.
도 23은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다.
도 24, 도 25, 및 도 26은 도 23의 Q 부분을 확대한 도면들이다.
도 27은 도 23의 S 부분을 확대한 도면이다.
도 28은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다.
도 29는 도 28의 S 부분을 확대한 도면이다.
도 30은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다.
도 31은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 33 및 도 34는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 2는 도 1의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 도 1의 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 4는 도 3의 1-1' 선을 따라 자른 단면도이다.
도 5, 도 6 및 도 7은 도 4의 P 부분을 확대한 도면들이다.
도 8은 본 발명을 설명하기 위한 종래의 반도체 메모리 장치의 소거 동작 방법의 일 예시를 나타낸 순서도이다.
도 9는 도 8의 S110 단계에서 전압 조건을 나타내는 회로도이다.
도 10은 도 9의 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 나타낸 도면이다.
도 11은 소거 동작에서 수직 채널막(VC)의 전압이 증가하는 모습을 나타낸 그래프이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 소거 동작 방법을 나타낸 순서도이다.
도 13은 도 12의 소거 동작을 설명하기 위한 타이밍도이다.
도 14는 도 12의 S210 단계에서 전압 조건을 나타낸 회로도이다.
도 15는 S210 단계에서 도 14의 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 나타낸 도면이다.
도 16은 도 12의 S220 단계에서 전압 조건을 나타낸 회로도이다.
도 17 및 도 18은 도 14의 S220 단계에서 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 순차적으로 나타낸 도면들이다.
도 19는 본 발명에 따른 일 실시예의 소거 동작에서 수직 채널막의 전압이 증가하는 모습을 나타낸 그래프이다.
도 20은 본 발명에 따른 일 실시예의 소거 동작에서 패스 전압의 크기에 따른 수직 채널막의 전압 변화를 나타낸 그래프이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 22는 도 21의 반도체 메모리 장치의 소거 동작 수행 시 전압 조건을 나타낸 회로도이다.
도 23은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다.
도 24, 도 25, 및 도 26은 도 23의 Q 부분을 확대한 도면들이다.
도 27은 도 23의 S 부분을 확대한 도면이다.
도 28은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다.
도 29는 도 28의 S 부분을 확대한 도면이다.
도 30은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다.
도 31은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 33 및 도 34는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명을 설명하기 위한 종래의 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 반도체 메모리 장치의 셀 어레이는 비트 라인(BL(i), BL(i+1)), 공통 소스 라인(CSL), 워드 라인들(WL0, WL1 … WLn), 스트링 선택 라인들(SSL(m)), 접지 선택 라인들(GSL), 및 비트 라인 (BL(i), BL(i+1)),)과 공통 소스 라인(CSL) 사이의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL(i), BL(i+1))은 2차원적으로 배열되고, 그 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL(i), BL(i+1))과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL(i), BL(i+1))에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀들(MCT)은 직렬로 연결될 수 있다. 셀 스트링들(CSTR) 각각은 하나 또는 복수의 스트링 선택 트랜지스터들(SST)과 하나 또는 복수의 접지 선택 트랜지스터들(GST)을 포함할 수 있다.
접지 선택 라인(GSL), 복수 개의 워드 라인들(WL), 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀들(MCT), 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
스트링 선택 라인들(SSL)은 비트 라인들(BL(i), BL(i+1))과 셀 스트링들(CSTR) 간의 전기적 연결을 제어하며, 접지 선택 라인(GSL(l))은 셀 스트링들(CSTR)과 공통 소스 라인(CSL) 간의 전기적 연결을 제어할 수 있다. 또한, 복수의 워드 라인들(WL)은 메모리 셀들(MCT)을 제어할 수 있다. 복수의 셀 스트링들(CSTR)에서 동일한 레벨에 위치하는 메모리 셀들(MCT)은 동일한 워드 라인(WL)에 연결될 수 있다.
비트 라인들(BL(i), BL(i+1)) 중 선택된 하나와 스트링 선택 라인들(SSL(m), SSL(m+1) 중 선택된 하나에 의해 복수의 셀 스트링들(CSTR) 중 하나가 선택될 수 있다. 또한, 선택된 하나의 셀 스트링(CSTR)에서, 워드 라인들(WL; WL0 … WLn) 중 선택된 하나에 의해 메모리 셀들(MCT) 중 하나가 선택될 수 있다.
메모리 셀들(MCT) 각각은 강유전체 물질을 갖는 정보 저장 요소를 포함할 수 있다. 워드 라인들(WL0 … WLn)에 입력되는 전압에 의해 정보 저장 요소 내의 쌍극자의 분극 변화를 이용하여 각 메모리 셀(MCT)에 데이터를 기록하거나 소거할 수 있다. 강유전체 물질을 갖는 정보 저장 요소를 이용함으로써, 상대적으로 저전력으로 반도체 메모리 장치가 동작할 수 있으며, 빠른 동작 속도를 구현할 수 있다.
도 2는 도 1의 단위 메모리 셀을 나타내는 회로도이다.
도 2를 참조하면, 각 메모리 셀(MCT)은 워드 라인(WL) 및 비트 라인(BL)에 의해 제어될 수 있다. 각 메모리 셀(MCT)은 게이트 전극, 소스 전극, 드레인 전극 및 소스 전극과 드레인 전극 사이의 채널을 포함할 수 있다. 각 메모리 셀(MCT)의 게이트 전극은 워드 라인(WL)에 연결될 수 있다. 드레인 전극에 비트 라인(BL)이 연결될 수 있으며, 소스 전극에 공통 소스 라인(CSL)이 연결될 수 있다. 각 메모리 셀(MCT)은 채널 영역과 게이트 전극 사이에 메모리막(또는 데이터 저장막)으로서 강유전체막(FEL)을 포함할 수 있다.
강유전체막(FEL)은 이에 인가되는 전계에 의해 분극 특성을 갖는 강유전체 물질을 포함할 수 있다. 강유전체 물질은 하프늄을 포함하는 유전물질로 이루어질 수 있다. 강유전체막(FEL)은 예를 들어, HfO2, HfSiO2(Si-doped HfO2), HfAlO2(Al-doped HfO2), HfSiON, HfZnO, HfZrO2, ZrO2, ZrSiO2, HfZrSiO2, ZrSiON, LaAlO, HfDyO2, 및 HfScO2 중 적어도 어느 하나를 포함할 수 있다.
강유전체막(FEL)은 각 메모리 셀(MCT) 내의 전하 분포가 비중심대칭(non-centrosymmetric)되어 자발적인 쌍극자(dipole(electric dipole)), 즉, 자발 분극(spontaneous polarization)을 가질 수 있다. 강유전체막(FEL)은 외부 전기장이 없는 상태에서도 쌍극자(dipole)에 의한 잔류 분극(remnant polarization)을 갖는다. 아울러 외부 전기장에 의해 분극의 방향이 바뀔(switching) 수 있다.
다시 말해, 강유전체막(FEL)은 양 또는 음의 분극 상태를 가질 수 있으며, 프로그램 동작 동안 강유전체막(FEL)에 인가되는 전계에 의해 분극 상태가 달라질 수 있다. 강유전체막(FEL)의 분극 상태는 전원이 차단되더라도 유지될 수 있어 반도체 메모리 장치는 비휘발성 메모리 소자로서 동작할 수 있다. 강유전체막(FEL)의 분극 상태는 채널 영역과 게이트 전극 사이의 전압 차이에 의해 결정될 수 있다.
일 예로, 프로그램 동작시 메모리 셀(MCT)에서 채널 영역은 게이트 전극에 인가되는 제1 프로그램 전압에 의해 공핍될 수 있으며, 제1 프로그램 전압과 채널 영역 간의 전압 차이에 의해 강유전체막(FEL)의 극성이 변화될 수 있다. 제1 프로그램 전압과 채널 영역 간의 전압 차이는 강유전체막(FEL)의 분극을 변경하는데 필요한 최소 전압 이상일 수 있다.
메모리 셀(MCT)로부터 데이터를 독출하는 동작 시, 선택된 메모리 셀(MCT)의 채널 영역을 통해 흐르는 전류를 측정함으로써, 메모리 셀(MCT)에 저장된 데이터를 독출할 수 있다.
메모리 셀(MCT)에 프로그램된 데이터를 소거하는 동작 시, 채널 영역의 전압을 증가시켜 복수 개의 메모리 셀들(MCT)을 동시에 또는 선택적으로 소거(erase)할 수 있다. 메모리 셀들(MCT)에 대한 소거 동작 방법은 도 8 내지 도 11을 참조하여 보다 상세히 후술하기로 한다.
도 3은 도 1의 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이며, 도 4는 도 3의 1-1' 선을 따라 자른 단면도이다. 도 5, 도 6 및 도 7은 도 4의 P 부분을 확대한 도면들이다.
도 3 및 도 4를 참조하면, 실시예들에 따른 반도체 메모리 장치는 기판(100) 상의 적층 구조체(ST), 수직 구조체들(VS), 및 비트 라인들(BL)을 포함할 수 있다. 실시예들에 따르면, 기판(100) 상에 도 1에 도시된 셀 스트링들(도 1의 CSTR)이 집적될 수 있으며, 적층 구조체(ST) 및 수직 구조체들(VS)이 셀 스트링들(도 1의 CSTR)을 구성할 수 있다.
기판(100)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 기판(100)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 기판(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
기판(100) 상에 적층 구조체(ST)가 배치될 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 적층 구조체(ST)는 서로 교차하는 제1 및 제2 방향들(D1, D2)에 대해 수직하는 제3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 게이트 전극들(SSL, WL, GSL) 및 절연막들(ILD)을 포함할 수 있다.
게이트 전극들(SSL, WL, GSL)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 적층 구조체(ST)의 전극들(SSL, WL, GSL)은 도 1을 참조하여 설명된 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 접지 선택 라인들(GSL)로써 사용될 수 있다.
공통 소스 라인(CSL)이 기판(100)과 적층 구조체(ST) 사이에 배치될 수 있다. 공통 소스 라인(CSL)은 적층 구조체(ST)와 나란하게 제1 방향(D1)으로 연장될 수 있다. 공통 소스 라인은 반도체 물질 및 도전 물질을 포함할 수 있다.
복수 개의 수직 구조체들(VS)이 적층 구조체(ST)를 관통할 수 있다. 도 4를 참조하면, 복수 개의 수직 구조체들(VS)의 기판(100)의 상면에 대해 수직하는 제3 방향으로 연장될 수 있다. 수직 구조체(VS)는 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통할 수 있다. 다시 말해, 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)이 수직 구조체(VS)를 둘러쌀 수 있다. 워드 라인들(WL)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다. 메모리 셀들(MCT)은 수직 구조체들(VS)과 게이트 전극들(WL) 사이에 각각 제공될 수 있다.
분리 구조체들(SS)이 기판(100) 상에서 적층 구조체(ST)를 관통할 수 있다. 분리 구조체들(SS) 각각은 적층 구조체(ST)의 측벽을 덮는 절연막을 포함할 수 있다. 분리 구조체들(SS) 각각은 단일막 또는 다중막 구조를 가질 수 있다.
분리 구조체들(SS)은 적층 구조체(ST)와 나란하게 제1 방향(D1)을 따라 연장되며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 서로 인접하는 분리 구조체들(SS) 사이에 적층 구조체(ST)가 배치될 수 있다. 분리 구조체들(SS)은 기판(100) 또는 공통 소스 라인(CSL) 상에 배치될 수 있다. 분리 구조체들(SS)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있으며, 수직 구조체들(VS)의 상면들보다 높은 레벨에 위치할 수 있다.
도 3의 평면도에서 비트 라인들(BL)이 생략되어 있으나, 비트 라인들(BL)은 적층 구조체(ST)를 가로질러 제1 방향(D1) 또는 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BLCP)을 통해 각 수직 구조체(VS)의 수직 채널막(VC)에 접속될 수 있다.
수직 구조체들(VS)은, 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 수직 구조체(VS)의 폭 또는 직경은 기판(100)으로부터 거리가 증가할수록 증가될 수 있다. 다시 말해, 수직 구조체(VS)는 기판(100)의 상면에 대해 경사진 측벽을 가질 수 있다.
보다 상세하게 도 5를 참조하면, 수직 구조체들(VS) 각각은 수직 반도체 패턴(VSP), 게이트 전극들(WL)과 수직 반도체 패턴(VSP) 사이의 강유전체막(FEL), 및 강유전체막(FEL)과 게이트 전극들(WL) 사이의 게이트 절연막(GIL), 및 수직 반도체 패턴(VSP)과 강유전체막(FEL) 사이의 수직 채널막(VC)을 포함할 수 있다. 다시 말해, 수직 구조체들(VS) 각각은 외벽에서 내측을 향하여 순차적으로 배치된 게이트 절연막(GIL), 강유전체막(FEL), 수직 채널막(VC) 및 수직 반도체 패턴(VSP)을 포함할 수 있다.
수직 반도체 패턴(VSP)은 제3 방향(D3)으로 연장되는 필라(pillar) 형태를 가질 수 있다. 이와 달리, 수직 반도체 패턴(VSP)은 U자 형태의 단면을 가질 수 있으며, 내부가 절연 물질로 채워질 수도 있다. 수직 반도체 패턴(VSP)은 기판(100)과 이격될 수 있으며, 수직 반도체 패턴(VSP)과 기판(100) 사이에 강유전체막(FEL)의 일부가 위치할 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질을 포함할 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 및 다결정(Polycrystalline) 반도체 물질 중 어느 하나를 포함할 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(100)과 동일한 제2 도전형 불순물(예컨대, p형의 불순물)이 도핑된 폴리 실리콘을 포함할 수 있다.
수직 채널막(VC)이 수직 반도체 막(VSP)의 측벽을 둘러쌀 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 수직 채널막(VC)은 수직 반도체 막(VSP)의 측벽 상에서 균일한 두께를 가질 수 있다. 수직 채널막(VC)은 도 1을 참조하여 설명된 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀들(MCT)의 채널들로 사용될 수 있다.
수직 채널막(VC)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 수직 채널막(VC)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 채널막(VC)은 U자 형태를 가질 수 있다. 일 예로, 수직 채널막(VC)의 측벽 일부는 공통 소스 라인(CSL)과 접촉할 수 있다.
데이터 저장막으로서 강유전체막(FEL)이 수직 채널막(VC)의 외측벽을 둘러쌀 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 강유전체막(FEL)은 수직 채널막(VC)의 외측벽 상에서 균일한 두께를 가질 수 있다. 강유전체막(FEL)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 강유전체막(FEL)은 U자 형태를 가질 수 있다. 도면에는 강유전체막(FEL)이 단일막으로 구성되는 것으로 도시하였으나, 다른 예로, 강유전체막(FEL)은 복수의 강유전체막(FEL)들을 포함할 수도 있다.
게이트 절연막(GIL)이 강유전체막(FEL)의 외측벽을 둘러쌀 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 게이트 절연막(GIL)은 강유전체막(FEL) 상에서 균일한 두께를 가질 수 있다. 게이트 절연막(GIL)은 강유전체막(FEL)과 다른 절연 물질로 이루어질 수 있으며, 비강유전체(non-ferroelectric) 물질로 이루어질 수 있다. 일 예로, 게이트 절연막(GIL)은 공통 소스 라인(CSL)의 상면 상에서 강유전체막(FEL)의 측벽을 둘러쌀 수 있다.
게이트 절연막들(GIL)은 예를 들어, 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다시 도 4를 참조하면, 수직 채널막(VC)의 상면 및 수직 반도체 막(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널막(VC)의 상부 및 수직 반도체 막(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다.
수평 절연 패턴(HP)이 수직 구조체들(VS)과 인접한 게이트 전극들(SSL, WL, GSL)의 일측벽들 및 각 전극들(SSL, WL, GSL)의 상면들 및 하면들을 컨포말하게 덮을 수 있다. 수평 절연 패턴(HP)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다.
도 6를 참조하면, 일 비교예에서, 수직 구조체(VS)에서 게이트 절연막(GIL)이 생략될 수 있으며, 수평 절연 패턴(HP)이 강유전체막(FEL)과 직접 접촉할 수도 있다.
도 7를 참조하면, 일 비교예에서, 수직 구조체(VS)에서 게이트 절연막(GIL)이 수직 반도체 패턴(VSP)과 수직 채널막(VC) 사이에 배치될 수도 있다.
도 8은 본 발명을 설명하기 위한 종래의 반도체 메모리 장치의 소거 동작 방법의 일 예시를 나타낸 순서도이다. 도 9는 도 8의 S110 단계에서 전압 조건을 나타내는 회로도이다. 도 10은 도 9의 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 나타낸 도면이다. 도 11은 소거 동작에서 수직 채널막(VC)의 전압이 증가하는 모습을 나타낸 그래프이다.
도 8을 참조하면, 종래의 반도체 메모리 장치의 소거 동작 방법은 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakaage current)(이하, GIDL 전류)를 생성하는 GIDL 소거 단계(S110 단계)를 포함할 수 있다. GIDL 전류는 각각의 메모리 셀에서 게이트 전극에 인가되는 게이트 전압과 드레인에 인가되는 드레인 전압의 차이에 의해 생성될 수 있다. 예를 들어, 게이트 전압이 드레인 전압 보다 작은 경우, 밴드 투 밴드 터널링(Band-To-Band-Tunneling, BTBT) 현상에 의해 GIDL 전류가 생성될 수 있다. 이하, GIDL 전류가 생성되는 것을 구체적으로 설명한다.
도 9 및 도 10을 같이 참조하면, S110 단계에서, 각 메모리 블록의 셀 스트링들에 연결된 비트 라인들(BL(i), BL(i+1)) 및 공통 소스 라인(CSL)에 소거 전압(VESR) 이 인가될 수 있으며, 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 패스 전압(VPASS)이 인가될 수 있다. 메모리 셀들에 대한 소거 동작은 메모리 블록 단위로 수행될 수 있다.
소거 전압(VESR)이 패스 전압(VPASS)보다 큰 경우, 수직 채널막(VC) 상에서 각각의 메모리 셀의 드레인을 형성하는 결핍 영역이 작아질 수 있다. 드레인의 결핍 영역이 감소되는 경우, 정공-전자 쌍(hole-electron pair)이 생성될 수 있다. 정공-전자 쌍은 홀과 전자로 분리될 수 있다. 분리된 전자는 비트 라인 콘택 플러그(BLCP)를 통해 메모리 셀의 외부(예를 들어, 비트 라인(BL))으로 배출될 수 있다. 분리된 정공은 수직 반도체 패턴(VSP)으로 유입되면서 GIDL 전류를 생성할 수 있다. 수직 반도체 패턴(VSP)에 유입되는 정공들에 의해 수직 반도체 패턴(VSP)의 전압이 형성될 수 있다. 수직 반도체 패턴(VSP)에 유입되는 정공들이 많아질수록 수직 반도체 패턴(VSP)의 전압이 증가할 수 있다.
수직 반도체 패턴(VSP)의 전압이 증가함에 따라, 수직 채널막(VC)의 전압도 같이 증가할 수 있다.
도 11을 같이 참조하면, GIDL 전류에 의해 수직 반도체 패턴(VSP)의 전압이 점진적으로 증가할 수 있고, 수직 채널막(VC)의 전압도 점진적으로 증가할 수 있다. 수직 채널막(VC)의 전압이 기준 전압(Vch)에 도달하는 경우(예를 들어, 수직 채널막(VC)의 전압이 패스 전압(VPASS)보다 커지는 경우), 메모리 셀에 대한 소거 동작이 수행될 수 있다.
본 발명에 따른 일 실시예의 소거 동작 방법은 상술한 반도체 메모리 장치의 소거 동작 수행 시, 수직 채널막(VC)의 전압을 기준 전압(Vch)까지 증가시키는 데에 소요되는 시간을 감소하는 데에 목적이 있다.
이하, 도 1 내지 도 11을 통해 설명한 종래의 반도체 메모리 장치 및 소거 동작을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 소거 동작 방법 및 반도체 메모리 장치를 구체적으로 설명한다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 소거 동작 방법을 나타낸 순서도이다. 도 13은 도 12의 소거 동작을 설명하기 위한 타이밍도이다. 도 14는 도 12의 S210 단계에서 전압 조건을 나타낸 회로도이다. 도 15는 S210 단계에서 도 14의 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 나타낸 도면이다. 도 16은 도 12의 S220 단계에서 전압 조건을 나타낸 회로도이다. 도 17 및 도 18은 도 14의 S220 단계에서 M 영역에 대응하는 반도체 메모리 장치의 일 부분을 순차적으로 나타낸 도면이다. 이하, 도 1 내지 도 11을 같이 참조하여 설명한다.
도 12 및 도 13을 참조하면, 본 발명에 따른 일 실시예의 소거 동작은 도 8의 소거 동작에서와 달리, GIDL 소거 단계(S210)가 수행되기 전에 반도체 메모리 장치의 수직 채널막(VC)을 프리차지하기 위한 프리차지 단계(S210)를 더 포함할 수 있다. 채널 프리차지 단계(S210)가 수행된 경우, 수직 채널막(VC)은 각각의 워드 라인(WL)에 인접한 부분에 프리차지된 전자들을 포함할 수 있다.
수직 채널막에서, 반도체 메모리 장치의 수직 채널막이 프리차지될 수 있다.
도 14 및 도 15를 같이 참조하면, 제1 시점(t1)에서 제2 시점(t2)까지, 채널 프리차지 단계(S210 단계)가 수행될 수 있다. 채널 프리차지 단계에서, 각 메모리 블록의 셀 스트링들에 연결된 비트 라인들(BL(i), BL(i+1)) 및 공통 소스 라인(CSL)에 접지 전압(GND)이 인가될 수 있으며, 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 패스 전압(VPASS)이 인가될 수 있다. 패스 전압(VPASS)은 접지 전압(GND)보다 클 수 있다. 예를 들어, 접지 전압(GND)은 0V로, 패스 전압(VPASS)은 5V로 설정될 수 있다. 다만, 이에 제한되지 않고 패스 전압(VPASS)은 0V 내지 10V 범위에서 적절하게 선택될 수 있다.
워드 라인들(WL)에 인가되는 패스 전압(VPASS)이 비트 라인에 인가되는 접지 전압(GND)보다 큰 경우, 비트 라인(BL)으로부터 비트 라인 콘택 플러그(BLCP)를 통하여 수직 채널막(VC)으로 전자가 유입될 수 있다. 수직 채널막(VC) 내부로 유입된 전자는 워드 라인들(WL)에 인접한 측면을 따라 수직한 방향(예를 들어, 제3 방향(D3))을 따라 아래로 이동할 수 있다. 다시 말해, S210 단계에서 수직 채널막(VC)이 전자로 프리차지될 수 있다.
도 13, 도 16 내지 도 18을 같이 참조하면, 제2 시점(t2)에서 제3 시점(t3)까지, GIDL 전류를 생성하는 GIDL 소거 단계(S220 단계)가 수행될 수 있다. GIDL 소거 단계에서, 각 메모리 블록의 셀 스트링들에 연결된 비트 라인들(BL(i), BL(i+1)) 및 공통 소스 라인(CSL)에 소거 전압(VESR)이 인가될 수 있으며, 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 패스 전압(VPASS)이 인가될 수 있다. 소거 전압(VESR)은 패스 전압(VPASS)보다 더 클 수 있다. 예를 들어, 소거 전압(VESR)은 10V이고, 패스 전압(VPASS)은 5V일 수 있다. 다만, 이에 제한되지 않고 소거 전압(VESR)은 5V 내지 10V 범위에서 적절하게 선택될 수 있다.
비트 라인(BL)에 인가되는 소거 전압(VESR)이 워드 라인들(WL)에 인가된 패스 전압(VPASS)보다 큰 경우, 프리차지된 수직 채널막(VC) 내부의 전자들이 비트 라인(BL)으로 배출되면서 확산 전류(drift current)가 생성될 수 있다(도 17 참조). 확산 전류에 따른 수직 채널막(VC) 내부의 급진적인 전압 변화로 인해 빌드업(Build-up) 포텐셜이 형성될 수 있다.
이후, 도 8 내지 도 10에서와 마찬가지로, 수직 채널막(VC) 상에서 드레인의 결핍 영역이 감소되어, 정공-전자 쌍(hole-electron pair)이 생성되고, 분리된 정공들이 수직 반도체 패턴(VSP)으로 유입되면서 GIDL 전류를 생성할 수 있다(도 18). GIDL 전류에 의해 수직 반도체 패턴(VSP) 및 수직 채널막(VC)의 전압이 점진적으로 증가할 수 있다.
도 19는 본 발명에 따른 일 실시예의 소거 동작에서 수직 채널막의 전압이 증가하는 모습을 나타낸 그래프이다. 도 20은 본 발명에 따른 일 실시예의 소거 동작에서 패스 전압의 크기에 따른 수직 채널막의 전압 변화를 나타낸 그래프이다.
도 13을 같이 참조하면, 제1 시점(t1)에서 제2 시점(t2)까지 채널 프리차지 단계가 수행되고(S210 단계), 이후에, 제2 시점(t2)에서 GIDL 전류가 생성 단계(S220 단계)가 수행될 수 있다.
도 19를 참조하면, 제2 시점(t2)에서, 수직 채널막(VC)에 내부에 프리차지된 전자가 비트 라인(BL)으로 배출되면서 확산 전류가 생성될 수 있다. 확산 전류에 따른 수직 채널막(VC) 내부의 급진적인 전압 변화로 인해 빌드업(Build-up) 포텐셜이 형성될 수 있다. 이후, GIDL 전류가 생성되어 수직 채널막(VC)의 전압이 점진적으로 증가하여, 제3 시점(t3)에 수직 채널막(VC)의 전압이 기준 전압에 도달할 수 있다. 이와 달리, 종래의 소거 동작에서 빌드업 포텐셜이 형성되지 않는 경우(도 8의 S110 단계만 수행되는 경우), 제4 시점(t4)에 수직 채널막(VC)의 전압이 기준 전압에 도달할 수 있다.
일 실시예에서, 프리차지 단계(S210)가 추가됨에 따라, 수직 채널막(VC)이 기준 전압에 도달하는데까지 소요되는 시간(ERT1)이 종래 소거 동작에서 소요되는 시간(ERT2)보다 줄어들 수 있다.
도 20을 참조하면, 워드 라인들(WL)에 인가되는 패스 전압(VPASS)을 더 높게 설정함에 따라, 제2 시점(t2)에서 형성되는 빌드업 포텐셜의 크기가 증가하는 것을 확인할 수 있다. 이에 따라, 패스 전압(VPASS)을 더 높게 설정할수록 수직 채널막(VC)이 기준 전압에 도달하는 시간이 더욱 줄어들 수 있다.
본 발명에 따른 실시예의 경우, 소거 동작 수행 시 수직 채널막 내부에 빌드업 포텐셜이 생성되어 소거 동작 소요 시간을 감소할 수 있다. 이에 따라, 종래의 소거 동작에 비하여, 본 발명의 경우 반도체 메모리 장치의 동작 속도가 향상될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 비트 라인(BL(i), BL(i+1)), 공통 소스 라인(CSL), 워드 라인들(WL0, WL1 … WLn), 스트링 선택 라인들(SSL(m); 또는 상부 선택 라인들), 접지 선택 라인들(GSL(l); 또는 하부 선택 라인들), 및 비트 라인 (BL(i), BL(i+1)),)과 공통 소스 라인(CSL) 사이의 셀 스트링들(CSTR)을 포함할 수 있다.
일 실시예에서, 반도체 메모리 장치의 셀 어레이는 백 게이트 라인(BG(i), BG(i+1))을 더 포함할 수 있다. 복수의 백 게이트 라인들(BG(i), BG(i+1))이 복수의 셀 스트링들(CSTR)과 대응하도록 배치될 수 있다. 반도체 메모리 장치는 워드 라인들(WL0 … WLn) 및 백 게이트 라인(BG(i), BG(i+1))을 통해 메모리 셀들(MCT)을 제어할 수 있다.
복수의 셀 스트링들(CSTR)에서 동일한 레벨에 위치하는 메모리 셀들(MCT)은 동일한 워드 라인(WL)에 연결될 수 있다. 실시예들에 따르면, 각 셀 스트링(CSTR)의 메모리 셀들(MCT)은 워드 라인들(WL0 … WLn) 및 백 게이트 라인(BG(i), BG(i+1))에 의해 제어될 수 있다.
예를 들어, 워드 라인들(WL0 … WLn)과 백 게이트 라인들(BG(i), BG(i+1))에 입력되는 전압에 의해 정보 저장 요소 내의 쌍극자의 분극 변화를 이용하여 각 메모리 셀(MCT)에 데이터를 기록하거나 지울 수 있다. 실시예들에서, 각 메모리 셀(MCT)의 강유전체막(FEL)의 분극 상태는 채널 영역과 백 게이트 라인(BG(i), BG(i+1)) 사이의 전압 차이에 의해 결정될 수 있다. 백 게이트 라인(BG(i), BG(i+1))에 소거 전압(VESR)을 인가하여 복수 개의 메모리 셀들(MCT)을 동시에 소거(erase)할 수 있다.
도 22는 도 21의 반도체 메모리 장치의 소거 동작 수행 시 전압 조건을 나타낸 회로도이다.
도 22를 참조하면, 본 발명에 따른 반도체 메모리 장치의 소거 동작 수행 시, 각 메모리 블록의 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 접지 전압(GND)이 인가되고, 백 게이트 라인들(BG(i), BG(i+1))에 소거 전압(VESR)이 인가될 수 있다. 소거 전압(VESR)은 접지 전압(GND)보다 클 수 있다.
도 23은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다. 도 24, 도 25, 및 도 26은 도 23의 Q 부분을 확대한 도면들이다. 도 27은 도 23의 S 부분을 확대한 도면이다. 도 23, 도 24, 도 25, 및 도 26은 각각 도 4, 도 5, 도 6, 및 도 7에 대응하는 도면들이다. 이하, 도 1 내지 도 7을 통해 설명한 종래의 반도체 메모리 장치와의 차이점을 중심으로 본 발명에 따른 실시예들에 대하여 구체적으로 설명한다.
도 23을 참조하면, 본 발명에 따른 실시예들에 따른 반도체 메모리 장치는 기판(100) 상의 적층 구조체(ST), 수직 구조체들(VS), 필러 제어 라인(FCL) 및 비트 라인들(BL)을 포함할 수 있다. 일 실시예에서, 기판(100), 적층 구조체(ST) 및 비트 라인들(BL)은 도 3의 실시예에서 설명한 구성들과 실질적으로 동일할 수 있다.
도 24를 같이 참조하면, 수직 구조체들(VS) 각각은 수직 도전형 필러(VCF), 게이트 전극들(WL)과 수직 도전형 필러(VCF) 사이의 강유전체막(FEL), 및 강유전체막(FEL)과 게이트 전극들(WL) 사이의 게이트 절연막(GIL), 및 수직 도전형 필러(VCF)와 강유전체막(FEL) 사이의 수직 채널막(VC)을 포함할 수 있다.
다시 말해, 본 발명에 따른 실시예에서는 도 5의 종래의 반도체 장치에서 수직 반도체 패턴(VSP)이 수직 도전형 필러(VCF)로 대체될 수 있다. 수직 도전형 필러(VCF)는 도 21을 참조하여 설명된 백 게이트 라인(BG(i), BG(i+1))으로 사용될 수 있다.
수직 도전형 필러(VCF)는 제3 방향(D3)으로 연장되는 필라(pillar) 형태를 가질 수 있다. 이와 달리, 수직 도전형 필러(VCF)는 U자 형태의 단면을 가질 수 있으며, 내부가 절연 물질로 채워질 수도 있다. 수직 도전형 필러(VCF)는 기판(100)과 이격될 수 있으며, 수직 도전형 필러(VCF)와 기판(100) 사이에 강유전체막(FEL)의 일부가 위치할 수 있다.
수직 도전형 필러(VCF)는, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 수직 도전형 필러(VCF)는 제2 도전형(예를 들어 p형) 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
수직 채널막(VC)이 수직 도전형 필러(VCF)의 측벽을 둘러쌀 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 수직 채널막(VC)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 채널막(VC)은 IGZO(indium gallium zinc oxide) 물질을 포함할 수 있다. 예를 들어, 수직 채널막(VC)은 IGZO 산화물 반도체 물질을 포함할 수 있다.
데이터 저장막으로서 강유전체막(FEL)이 수직 채널막(VC)의 외측벽을 둘러쌀 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 게이트 절연막(GIL)이 강유전체막(FEL)의 외측벽을 둘러쌀 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 강유전체막(FEL), 및 게이트 절연막(GIL)은 도 5에서의 그것들과 실질적으로 동일할 수 있다.
도 25를 참조하면, 일 실시예에서, 수직 구조체(VS)에서 게이트 절연막(GIL)이 생략될 수 있으며, 수평 절연 패턴(HP)이 강유전체막(FEL)과 직접 접촉할 수도 있다.
도 26을 참조하면, 일 비교예에서, 수직 구조체(VS)에서 게이트 절연막(GIL)이 수직 반도체 패턴(VSP)과 수직 채널막(VC) 사이에 배치될 수도 있다.
다시 도 23을 참조하면, 비트 라인들(BL)은 비트 라인 콘택 플러그들(BLCP)을 통해 각 수직 구조체(VS)의 수직 채널막(VC)에 접속될 수 있고, 필러 제어 라인(FCL)은 수직 구조체의 수직 도전형 필러(VCF)에 접속될 수 있다. 일 실시예에서, 반도체 메모리 장치는 필러 제어 라인(FCL)을 통해 수직 도전형 필러(VCF)에 소거 전압(VESR)을 인가하도록 구성될 수 있다.
도 27을 같이 참조하면, 필러 제어 라인(FCL)이 수직 구조체(VS)의 상면 상에 제공될 수 있다. 필러 제어 라인(FCL)은 수직 구조체(VS)의 수직 도전형 필러(VCF)에 접속될 수 있다. 필러 제어 라인(FCL)은 수직 도전형 필러(VCF)에 수직적으로 중첩되도록 제공될 수 있다. 예를 들어, 필러 제어 라인(FCL)의 폭은 수직 도전형 필러(VCF)의 폭보다 더 작을 수 있다.
필러 제어 라인(FCL)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
필러 제어 라인(FCL)은 비트 라인(BL)과 이격되어 진기적으로 절연될 수 있다. 필러 제어 라인(FCL)은 비트 라인(BL)과 독립적으로 전압이 인가되도록 구성될 수 있다.
예를 들어, 필러 제어 라인(FCL)은 비트 라인(BL) 하면 아래에 배치될 수 있다. 다만, 도면에 도시된 바와 달리, 필러 제어 라인(FCL)은 비트 라인(BL) 상면 상에 배치될 수도 있다. 필러 제어 라인(FCL)과 비트 라인(BL)이 전기적으로 절연되도록 구성된 절연막(BI)이 필러 제어 라인(FCL)의 상면 및 측면을 둘러쌀 수 있다.
본 발명의 경우, 데이터 저장막으로서 강유전체막(FEL)을 사용하므로, 수직 채널막(VC)의 전압을 증가시키기 위해 수직 도전형 필러(VCF)로 홀을 공급할 필요가 없다. 이에 따라, 본 발명에 따른 일 실시예의 경우, 필러 제어 라인(FCL)을 통해 수직 도전형 필러(VCF)에 직접 전압을 인가할 수 있고, 소거 동작 속도가 향상될 수 있다.
도 28은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다. 도 29는 도 28의 S 부분을 확대한 도면이다. 이하, 도 23을 통해 설명한 반도체 메모리 장치의 실시예와의 차이점을 중심으로 본 발명에 따른 다른 실시예에 대하여 구체적으로 설명한다.
도 28을 참조하면, 기판(100)은 제1 도전 기판(PSUB1)을 포함할 수 있다. 제1 도전 기판(PSUB1)은 기판(100) 내부에서 제2 방향(D2)으로 연장될 수 있다.
제1 도전 기판(PSUB1)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 제1 도전 기판(PSUB1)은 수직 도전형 필러(VCF)와 같은 제2 도전형(예를 들어 p형) 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
제1 도전 기판(PSUB1)의 상면 상에 적층 구조체 및 기판(100)의 일부를 관통하도록 구성된 수직 구조체(VS)가 제공될 수 있다. 수직 구조체(VS)의 상부에는 수직 채널막(VC)과 비트 라인 콘택 플러그 사이를 연결하는 도전 패드가 제공될 수 있다. 도전 패드와 수직 구조체(VS)의 수직 도전형 필러(VCF) 사이에는 패드 절연막이 제공될 수 있다. 패드 절연막에 의해 도전 패드와 수직 도전형 필러(VCF)는 전기적으로 절연될 수 있다.
도 29를 같이 참조하면, 수직 구조체(VS)는 수직 도전형 필러(VCF), 수직 채널막(VC), 강유전체막(FEL) 및 게이트 절연막을 포함할 수 있다. 수직 도전형 필러(VCF)는 수직 구조체(VS)의 하면까지 강유전체막(FEL) 및 게이트 절연막을 관통하도록 구성될 수 있다. 다시 말해, 수직 도전형 필러(VCF)의 하면(VCFa)은 수직 구조체(VS)의 하면과 실질적으로 공면을 이룰 수 있다.
수직 도전형 필러(VCF)의 하면(VCFa)은 제1 도전 기판(PSUB1)의 상면(PSUBa)과 직접 연결될 수 있다. 다시 말해, 수직 도전형 필러(VCF)의 하면(VCFa)은 제1 도전 기판(PSUB1)의 상면(PSUBa)과 실질적으로 공면을 이룰 수 있다.
제1 도전 기판(PSUB1)은 수직 도전형 필러(VCF)에 접속될 수 있다. 제1 도전 기판(PSUB1)에 비트 라인(BL)과 독립적으로 전압이 인가되도록 구성될 수 있다. 일 실시예에서, 반도체 메모리 장치는 제1 도전 기판(PSUB1)을 통해 수직 도전형 필러(VCF)에 소거 전압(VESR)을 인가하도록 구성될 수 있다.
도 30은 도 21의 반도체 메모리 장치의 셀 어레이의 일 실시예를 나타낸 단면도이다. 이하, 도 28 및 도 29를 통해 설명한 반도체 메모리 장치의 실시예와의 차이점을 중심으로 본 발명에 따른 다른 실시예에 대하여 구체적으로 설명한다.
도 30을 참조하면, 하부 기판(200) 상에 주변 트랜지스터들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있다. 주변 회로 구조체(PS)는, 하부 기판(200)의 상에 배치되는 복수개의 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 트랜지스터들(PTR)은, 반도체 메모리 장치를 제어하기 위한 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로, 및 주변 로직 회로 등을 구성할 수 있다. 주변 회로 구조체(PS)는, 디코더 회로, 페이지 버퍼, 및 로직 회로를 포함하는 주변 회로를 포함할 수 있다.
주변 회로 구조체(PS) 상에 적층 구조체(ST)를 포함하는 셀 어레이 구조체(CS)가 배치될 수 있다. 셀 어레이 구조체(CS)는 도 28 및 도 29를 통해 설명한 반도체 메모리 장치의 일 실시예와 실질적으로 동일할 수 있다. 일 실시예에서, 반도체 메모리 장치는 셀 어레이 구조체가 주변 회로 구조체 상에 배치되는 COP(Cell on Peri) 형태로 제공될 수 있다.
하부 기판(200)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 또한, 하부 기판(200)은 기판(100)과 동일한 물질들을 포함할 수 있다.
하부 기판(200)은 제2 도전 기판(PSUB2)을 포함할 수 있다. 제2 도전 기판(PSUB2)은 하부 기판(200) 내부에서 제2 방향(D2)으로 연장될 수 있다.
제2 도전 기판(PSUB2)은, 제1 도전 기판(PSUB1)과 마찬가지로, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 제2 도전 기판(PSUB2)은 수직 도전형 필러(VCF)와 같은 제2 도전형(예를 들어 p형) 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
일 실시예에서, 도전 비아(110) 및 비아 절연체(120)가 하부 기판(200)과 기판(100) 사이에 제공될 수 있다. 도전 비아(110)는 주변 회로 구조체(PS)를 관통하도록 제3 방향으로 연장될 수 있다. 비아 절연체(120)는 도전 비아(110)와 주변 회로 구조체(PS) 사이에 제공될 수 있다. 비아 절연체(120)에 의하여 도전 비아(110)는 주변 회로 구조체(PS)와 전기적으로 절연될 수 있다.
도전 비아(110)는 제1 도전 기판(PSUB1)과 제2 도전 기판(PSUB2)을 전기적으로 연결할 수 있다. 도전 비아(110)는, 제1 도전 기판(PSUB1) 및 제2 도전 기판(PSUB2)과 마찬가지로, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 도전 비아(110)는 수직 도전형 필러(VCF)와 같은 제2 도전형(예를 들어 p형) 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
제2 도전 기판(PSUB2)에 비트 라인(BL)과 독립적으로 전압이 인가되도록 구성될 수 있다. 일 실시예에서, 반도체 메모리 장치는 제2 도전 기판(PSUB2)을 통해 수직 도전형 필러(VCF)에 소거 전압(VESR)을 인가하도록 구성될 수 있다.
도 31은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 31을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀(MCT) 스트링들(CSTR)을 포함하는 메모리 셀(MCT) 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀(MCT) 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀(MCT) 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀(MCT) 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀(MCT) 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀(MCT) 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀(MCT) 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀(MCT) 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀(MCT) 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 32를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판(100)일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 31의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판(100)에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판(100)에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 33 및 도 34는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 33 및 도 34는 각각 도 32의 반도체 패키지의 예시적인 실시예를 설명하며, 도 32의 반도체 패키지를 절단선 I-I’를 따라 절단한 영역을 개념적으로 나타낸다.
도 33을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판(100)일 수 있다. 패키지 기판(2100)은 패키지 기판(100) 바디부(2120), 패키지 기판(100) 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 32의 2130), 패키지 기판(100) 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판(100) 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 32와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소스 구조체(3205), 소스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 31의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 32의 2210)를 더 포함할 수 있다.
도 34를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소스 구조체(4205), 소스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 31의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 31의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 31의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 32의 2210)를 더 포함할 수 있다.
도 33의 반도체 칩들(2200) 및 도 34의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 34의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 33의 제 1 구조물(3100) 및 도 34의 제 1 구조물(4100)은 도 30의 실시예에서의 주변 회로 구조체(PS)에 대응될 수 있으며, 도 33의 제 2 구조물(3200) 및 도 34의 제 2 구조물(4200)은 도 30의 실시예에서의 셀 어레이 구조체에 대응될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
MCT: 메모리 셀
Claims (20)
- 비트 라인 및 공통 소스 라인 사이에 배치되고 복수의 워드 라인들과 연결된 셀 스트링을 포함하는 반도체 메모리 장치의 소거 동작 방법에 있어서,
상기 비트 라인에 접지 전압을 인가하고, 상기 워드 라인에 패스 전압을 인가하여 상기 셀 스트링의 채널을 프리차지하는 채널 프리차지 단계; 및
상기 비트 라인에 소거 전압을 인가하고, 상기 워드 라인에 패스 전압을 인가하여 GIDL 전류를 생성하는 GIDL 소거 단계를 포함하고,
상기 패스 전압은 상기 접지 전압보다 더 크고, 상기 소거 전압은 상기 패스 전압보다 더 큰 반도체 메모리 장치의 소거 동작 방법. - 제1 항에 있어서,
상기 셀 스트링은:
상기 공통 소스 라인에 접속하는 접지 선택 트랜지스터;
상기 비트 라인에 접속하는 스트링 선택 트랜지스터; 및
상기 워드 라인들과 접속하는 메모리 셀들을 포함하고,
상기 메모리 셀들은 상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터 사이에 배치되는 소거 동작 방법. - 제2 항에 있어서,
상기 메모리 셀들은 데이터 저장막으로서 강유전체막을 포함하는 소거 동작 방법. - 제3 항에 있어서,
상기 강유전체막은 인가되는 전계에 의해 분극 특성을 갖는 강유전체 물질을 포함하는 소거 동작 방법. - 제3 항에 있어서,
상기 강유전체막은 HfO2, HfSiO2(Si-doped HfO2), HfAlO2(Al-doped HfO2), HfSiON, HfZnO, HfZrO2, ZrO2, ZrSiO2, HfZrSiO2, ZrSiON, LaAlO, HfDyO2, 및 HfScO2 중 적어도 어느 하나를 포함하는 소거 동작 방법. - 제3 항에 있어서,
상기 패스 전압은 0V 내지 10V인 소거 동작 방법. - 제2 항에 있어서,
상기 셀 스트링은:
수직 반도체 패턴;
상기 수직 반도체 패턴을 둘러싸는 수직 채널막; 및
상기 수직 채널막을 둘러싸는 강유전체막을 포함하고,
상기 수직 반도체 패턴은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 및 다결정(Polycrystalline) 반도체 물질 중 어느 하나를 포함하는 소거 동작 방법. - 제7 항에 있어서,
상기 비트 라인은 상기 수직 채널막에 접속되고,
상기 채널 프리차지 단계는 상기 수직 채널막을 전자로 프리차지하는 단계를 포함하는 소거 동작 방법. - 제8 항에 있어서,
상기 GIDL 소거 단계는 상기 수직 채널막에 빌드업 포텐셜을 형성한 이후 GIDL 전류를 생성하여 상기 수직 반도체 패턴의 전압을 증가시키는 단계를 포함하는 소거 동작 방법. - 기판 상에 배치되어 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 적층 구조체;
상기 적층 구조체를 관통하는 수직 구조체; 및
상기 수직 구조체 상에 배치되는 비트 라인 및 필러 제어 라인을 포함하고,
상기 수직 구조체는:
수직 도전형 필러;
상기 수직 도전형 필러를 둘러싸는 수직 채널막; 및
상기 수직 채널막을 둘러싸는 강유전체막을 포함하고,
상기 비트 라인은 상기 수직 채널막에 접속하고, 상기 필러 제어 라인은 상기 수직 도전형 필러로 접속하는 반도체 메모리 장치. - 제10 항에 있어서,
상기 수직 도전형 필러는 p형 분순물로 도핑된 반도체 메모리 장치. - 제10 항에 있어서,
상기 강유전체막은 인가되는 전계에 의해 분극 특성을 갖는 강유전체 물질을 포함하는 반도체 메모리 장치. - 제10 항에 있어서,
상기 필러 제어 라인은 상기 비트 라인과 독립적으로 전압이 인가되도록 구성된 반도체 메모리 장치. - 제10 항에 있어서,
상기 수직 채널막은 IGZO 물질을 포함하는 반도체 메모리 장치. - 제10 항에 있어서,
상기 필러 제어 라인은 도핑된 반도체 및 금속 중 적어도 하나를 포함하는 반도체 메모리 장치. - 제1 도전 기판을 포함하는 기판;
상기 기판 상에 배치되어 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 적층 구조체;
상기 적층 구조체를 관통하는 수직 구조체; 및
상기 수직 구조체 상에 배치되는 비트 라인을 포함하고,
상기 수직 구조체는:
수직 도전형 필러;
상기 수직 도전형 필러를 둘러싸는 수직 채널막; 및
상기 수직 채널막을 둘러싸는 강유전체막을 포함하고,
상기 비트 라인은 상기 수직 채널막에 접속하고, 상기 제1 도전 기판은 상기 수직 도전형 필러로 접속하는 반도체 메모리 장치. - 제16 항에 있어서,
상기 수직 도전형 필러 및 상기 제1 도전 기판은 p형 분순물로 도핑된 반도체 메모리 장치. - 제16 항에 있어서,
상기 강유전체막은 인가되는 전계에 의해 분극 특성을 갖는 강유전체 물질을 포함하는 반도체 메모리 장치. - 제16 항에 있어서,
상기 제1 도전 기판은 상기 비트 라인과 독립적으로 전압이 인가되도록 구성된 반도체 메모리 장치. - 제16 항에 있어서,
상기 수직 채널막은 IGZO 물질을 포함하는 반도체 메모리 장치.
Publications (1)
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| KR20240106524A true KR20240106524A (ko) | 2024-07-08 |
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