KR20210108066A - 칩-온-필름 패키지 - Google Patents

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KR20210108066A
KR20210108066A KR1020200022809A KR20200022809A KR20210108066A KR 20210108066 A KR20210108066 A KR 20210108066A KR 1020200022809 A KR1020200022809 A KR 1020200022809A KR 20200022809 A KR20200022809 A KR 20200022809A KR 20210108066 A KR20210108066 A KR 20210108066A
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Abstract

본 발명의 일 실시예에 따른 칩-온-필름 패키지는 필름 기판; 상기 필름 기판 상에 제공되는 배선 패턴들; 상기 배선 패턴들의 적어도 일부분을 덮는 제1 절연층; 상기 제1 절연층 상에 제공되는 전자파 차폐층; 상기 전자파 차폐층을 덮는 제2 절연층; 및 상기 필름 기판 상에 실장되는 반도체 칩을 포함하되, 상기 전자파 차폐층은 금속 물질을 포함하며 상기 반도체 칩은 상기 배선 패턴들과 전기적으로 연결될 수 있다.

Description

칩-온-필름 패키지 {Chip-On-Film Package}
본 발명은 칩-온-필름 패키지에 관한 것으로, 더욱 상세하게는 전자파 차폐층과 비아(via) 패턴들을 포함하는 칩-온-필름 패키지에 관한 것이다.
최근 전자 제품의 소형화 및 경량화 추세에 대응하기 위하여 고밀도 반도체 칩 실장 기술로서, 플렉서블(flexible) 필름 기판을 이용한 다양한 칩-온-필름(chip on film; COF) 패키지 기술들이 개발되고 있다. COF 패키지는 필름 기판 상에 실장된 반도체 칩을 포함하고, 필름 기판 상의 금속 패턴을 통하여 외부 회로와 접속될 수 있다.
본 발명이 해결하고자 하는 과제는 전자파 차폐층 및 비아 패턴들이 형성되어 전자파 차폐 기능이 향상된 칩-온-필름 패키지를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 과제는 절연층의 패터닝이 가능하여 디자인의 제약이 감소된 칩-온-필름 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 칩-온-필름 패키지는 필름 기판; 상기 필름 기판 상에 제공되는 배선 패턴들; 상기 배선 패턴들의 적어도 일부분을 덮는 제1 절연층; 상기 제1 절연층 상에 제공되는 전자파 차폐층; 상기 전자파 차폐층을 덮는 제2 절연층; 및 상기 필름 기판 상에 실장되는 반도체 칩을 포함하되, 상기 전자파 차폐층은 금속 물질을 포함하며 상기 반도체 칩은 상기 배선 패턴들과 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 칩-온-필름 패키지는 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 필름 기판; 상기 제1 면 상에 제공되는 배선 패턴들; 상기 배선 패턴들의 일부분을 덮는 제1 절연층; 상기 제1 절연층 상에 제공되는 제1 전자파 차폐층; 상기 제1 전자파 차폐층을 덮는 제2 절연층; 상기 제2 면 상에 제공되는 제2 전자파 차폐층; 상기 제2 전자파 차폐층을 덮는 제3 절연층; 및 상기 필름 기판의 상기 제1 면 상에 실장된 반도체 칩을 포함하되, 상기 제1 및 제2 전자파 차폐층은 금속 물질을 포함하고 상기 반도체 칩은 상기 배선 패턴들과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 칩-온-필름 패키지는 전자파 차폐층이 비아 패턴들을 통해 접지된 배선들과 전기적으로 연결되어 전자파 차폐 특성이 향상될 수 있다.
또한, 본 발명의 실시예들에 따른 칩-온-필름 패키지는 패터닝이 가능한 절연층을 사용하여 디자인의 제약이 감소될 수 있다.
본 발명의 효과는 이상에서 언급한 효과들에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이다.
도 2a는 도 1의 A-A' 선에 따른 단면도이다.
도 2b는 도 1의 B-B' 선에 따른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이다.
도 4a는 도 3의 A-A' 선에 따른 단면도이다.
도 4b는 도 3의 B-B' 선에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이다.
도 6은 도 5의 A-A' 선에 따른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이다.
도 8a는 도 7의 A-A' 선에 따른 단면도이다.
도 8b는 도 7의 B-B' 선에 따른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 칩-온-필름 패키지를 도시한 개념도이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12e는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 13a 내지 도 13f는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 일 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이다. 도 2a는 도 1의 A-A' 선에 따른 단면도이고, 도 2b는 도 1의 B-B' 선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 칩-온-필름 패키지는 필름 기판(100) 및 필름 기판(100) 상에 실장된 반도체 칩(200)을 포함할 수 있다. 필름 기판(100)은 플렉서블(flexible)한 연성 기판일 수 있다. 필름 기판(100)은 벤딩(bending)이 가능할 수 있다. 즉, 필름 기판(100)은 플렉서빌리티(flexibility)를 가질 수 있다. 일 예로, 필름 기판(100)은 폴리이미드(polyimide)를 포함하는 연성 기판일 수 있다. 필름 기판(100)은 입력 영역(IR), 칩 영역(CR) 및 출력 영역(OR)을 포함할 수 있다. 칩 영역(CR)은 필름 기판(100)의 중앙부에 위치할 수 있고, 입력 영역(IR) 및 출력 영역(OR)은 필름 기판(100)의 측면부에 위치할 수 있다. 반도체 칩(200)은 칩 영역(CR) 상에 실장될 수 있다.
필름 기판(100) 상에 배선 패턴들(110)이 제공될 수 있다. 배선 패턴들(110)은 반도체 칩(200)으로부터 제1 방향(D1)으로 연장될 수 있다. 배선 패턴들(110)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다. 배선 패턴들(110)은 입력 배선 패턴들(111) 및 출력 배선 패턴들(112)을 포함할 수 있다. 입력 배선 패턴들(111)은 입력 영역(IR) 상에 제공될 수 있고, 출력 배선 패턴들(112)는 출력 영역(OR) 상에 제공될 수 있다. 입력 배선 패턴들(111) 및 출력 배선 패턴들(112)은 각각 반도체 칩(200) 하부의 일단 및 타단으로부터 제1 방향(D1)으로 연장될 수 있다. 일 예로, 입력 배선 패턴들(111) 및 출력 배선 패턴들(112)은 서로 제1 방향(D1)으로 이격될 수 있다.
입력 배선 패턴들(111)은 외부 전기적 장치와 전기적으로 연결되어 반도체 칩(200)과 외부 전기적 장치를 전기적으로 연결할 수 있다. 일 예로, 외부 전기적 장치는 인쇄회로기판(PCB)일 수 있다. 출력 배선 패턴들(112)은 외부 전기적 장치와 전기적으로 연결되어 반도체 칩(200)과 외부 전기적 장치를 전기적으로 연결할 수 있다. 일 예로, 외부 전기적 장치는 디스플레이 패널(display panel)일 수 있다.
배선 패턴들(110)은 금속 물질을 포함할 수 있다. 일 예로, 배선 패턴들(110)은 구리(Cu)를 포함할 수 있다. 일 예로, 배선 패턴들(110)은 전기 도금(electroplating) 공정에 의해 필름 기판(100) 상에 형성될 수 있다. 배선 패턴들(110)은 플렉서빌리티를 가질 수 있다.
입력 배선 패턴들(111) 중 노출된 일부는 입력 연결 단자(111a)를 이루고, 출력 배선 패턴들(112) 중 노출된 일부는 출력 연결 단자(112a)를 이룰 수 있다. 일 예로, 입력 연결 단자(111a) 및 출력 연결 단자(112a)는 필름 기판(100)의 일단 및 타단에 위치할 수 있다.
제1 절연층(120)이 배선 패턴들(110)의 적어도 일부분을 덮을 수 있다. 제1 절연층(120)은 필름 기판(100) 및 배선 패턴들(110) 상에 제공될 수 있다. 제1 절연층(120)은 배선 패턴들(110)의 상면 및 측벽의 적어도 일부분을 덮을 수 있다. 제1 절연층(120)은 배선 패턴들(110)을 가로지를 수 있다. 제1 절연층(120)은 입력 영역(IR) 및 출력 영역(OR) 상에 제공되어 입력 배선 패턴들(111) 및 출력 배선 패턴들(112)을 가로지를 수 있다.
제1 절연층(120)은 벤딩이 가능하도록 플렉서블한 물질을 포함할 수 있다. 일 예로, 제1 절연층(120)은 폴리이미드(polyimide), 액상 폴리이미드, 접착물질(adhesive)이 포함된 폴리이미드 또는 PSPI(photosensitive polyimide)일 수 있다. 제1 절연층(120)은 패터닝(patterning)이 가능한 절연 물질을 포함할 수 있다. 일 예로, 제1 절연층(120)은 PSPI를 포함할 수 있다. 제1 절연층(120)으로 패터닝이 가능한 절연 물질을 사용함으로써 디자인의 자유도를 향상시킬 수 있다.
제1 절연층(120)은 배선 패턴들(110)의 일부분을 노출시킬 수 있다. 제1 절연층(120)은 입력 배선 패턴들(111) 및 출력 배선 패턴들(112)의 일부분을 노출시킬 수 있다. 제1 절연층(120)에 의해 노출된 입력 배선 패턴들(111)의 일부는 입력 연결 단자(111a)를 이루고, 노출된 출력 배선 패턴들(112)의 일부는 출력 연결 단자(112a)를 이룰 수 있다.
제1 절연층(120)의 두께는 5 내지 15 마이크로미터일 수 있다. 제1 절연층(120)의 제1 방향(D1) 및 제2 방향(D2)이 이루는 면에 수직한 제3 방향(D3)으로의 두께는 5 내지 15 마이크로미터일 수 있다. 필름 기판(100)의 제3 방향(D3)으로의 두께는 25 내지 35 마이크로미터일 수 있다. 필름 기판(100)의 제3 방향(D3)으로의 두께에 대한 제1 절연층(120)의 제3 방향(D3)으로의 두께는 1/7 내지 3/5일 수 있다.
제1 절연층(120) 상에 제1 전자파 차폐층(130)이 제공될 수 있다. 제1 전자파 차폐층(130)은 입력 영역(IR) 및 출력 영역(OR) 상에 제공될 수 있다. 제1 전자파 차폐층(130)은 금속 물질을 포함할 수 있다. 일 예로, 제1 전자파 차폐층(130)은 구리(Cu)를 포함할 수 있다. 제1 전자파 차폐층(130)은 배선 패턴들(110)과 동일한 금속 물질을 포함할 수 있다. 일 예로, 제1 전자파 차폐층(130)은 전기 도금 공정을 통해 제1 절연층(120) 상에 형성될 수 있다. 제1 전자파 차폐층(130)은 전자파 차단 특성 및 플렉서빌리티(flexibility) 특성을 가질 수 있다. 제1 전자파 차폐층(130)은 배선 패턴들(110)과 제3 방향(D3)으로 이격될 수 있다. 제1 전자파 차폐층(130)은 칩-온-필름 패키지에서 방출되는 전자파를 차폐할 수 있다.
제2 절연층(140)은 제1 전자파 차폐층(130)을 덮을 수 있다. 다시 말하면, 제2 절연층(140)은 제1 전자파 차폐층(130)의 상면 및 측벽을 덮을 수 있다. 제2 절연층(140) 및 제1 절연층(120)은 서로 상이한 물질을 포함할 수 있다. 일 예로, 제2 절연층(140)은 솔더 레지스트(solder resist)를 포함할 수 있다. 제2 절연층(140)은 금속 물질을 포함하는 제1 전자파 차폐층(130)을 보호하는 보호막으로써 기능할 수 있다. 제2 절연층(140)은 입력 영역(IR) 및 출력 영역(OR) 상에 제공될 수 있다.
반도체 칩(200)은 범프들(150)을 매개로 배선 패턴들(110)과 전기적으로 연결될 수 있다. 일 예로, 범프들(150)은 제2 방향(D2)을 따라 배열될 수 있다. 범프들(150)은 반도체 칩(200) 및 배선 패턴들(110)과 접촉할 수 있다. 범프들(150)은 배선 패턴들(110)의 각각과 일대일로 연결될 수 있다. 범프들(150)은 칩 영역(CR) 상에 제공될 수 있다. 범프들(150)은 반도체 칩(200) 및 배선 패턴들(110) 사이에 제공될 수 있다.
반도체 칩(200)과 배선 패턴들(110) 사이에 언더필막(160)이 제공될 수 있다. 언더필막(160)은 범프들(150)의 일부 또는 전부를 덮을 수 있다. 언더필막(160)은 범프들(150)을 외부로부터 보호하고, 범프들(150) 간의 접촉을 방지할 수 있다. 일 예로, 언더필막(160)은 에폭시 수지(epoxy resin)를 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이다. 도 4a는 도 3의 A-A' 선에 따른 단면도이고, 도 4b는 도 3의 B-B' 선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 2b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3, 도 4a 및 도 4b를 참조하면, 본 발명의 다른 실시예에 따른 칩-온-필름 패키지는 제1 비아 패턴들(VP1)을 포함할 수 있다. 제1 비아 패턴들(VP1)은 제1 절연층(120)을 관통할 수 있다. 제1 비아 패턴들(VP1)은 제1 절연층(120)을 관통하여 제1 전자파 차폐층(130) 및 배선 패턴들(110)을 전기적으로 연결할 수 있다. 제1 비아 패턴들(VP1)은 도전성 비아일 수 있다. 제1 비아 패턴들(VP1)은 금속 물질을 포함할 수 있고, 플렉서빌리티를 가질 수 있다. 일 예로, 제1 비아 패턴들(VP1)은 구리(Cu)를 포함할 수 있다.
제1 비아 패턴들(VP1)은 입력 영역(IR) 및 출력 영역(OR) 상에 제공될 수 있다. 제1 비아 패턴들(VP1)은 제1 전자파 차폐층(130) 및 제2 절연층(140)과 수직적으로 중첩될 수 있다. 제1 비아 패턴들(VP1)은 패터닝된 제1 절연층(120) 내부에 형성될 수 있다. 제1 비아 패턴들(VP1)의 상부면은 제1 절연층(120)의 상부면과 실질적으로 공면을 이룰 수 있고, 제1 비아 패턴들(VP1)의 하부면은 배선 패턴들(110)의 상부면과 실질적으로 공면을 이룰 수 있다.
배선 패턴들(110)은 입력 배선 패턴들(111) 및 출력 배선 패턴들(112)을 포함할 수 있다. 입력 배선 패턴들(111) 중 일부는 그라운드 패턴들(111G)을 포함할 수 있고, 출력 배선 패턴들(112) 중 일부는 그라운드 패턴들(112G)을 포함할 수 있다. 그라운드 패턴들(111G, 112G)의 개수는 도면에 도시된 것에 제한되지 않을 수 있다. 그라운드 패턴들(111G, 112G)은 접지될 수 있다. 제1 비아 패턴들(VP1)은 제1 절연층(120)을 관통하여 그라운드 패턴들(111G, 112G)을 제1 전자파 차폐층(130)과 전기적으로 연결할 수 있다. 제1 비아 패턴들(VP1)은 그라운드 패턴들(111G, 112G) 및 제1 전자파 차폐층(130)과 접촉할 수 있다. 제1 비아 패턴들(VP1)은 그라운드 패턴들(111G, 112G) 상에 제공될 수 있다.
제1 전자파 차폐층(130)이 제1 비아 패턴들(VP1)을 통해 접지된 그라운드 패턴들(111G, 112G)과 전기적으로 연결됨으로써 전자파 차폐 기능이 향상될 수 있다. 또한, 제1 전자파 차폐층(130)이 그라운드 패턴들(111G, 112G)과 금속 물질을 포함하는 제1 비아 패턴들(VP1)을 통해 연결되므로 컨택 신뢰성이 증가할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이고, 도 6은 도 5의 A-A' 선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 4b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시예에 따른 칩-온-필름 패키지는 제1 절연층(120)을 관통하는 제1 비아 패턴들(VP1) 및 연결 패턴들(CP)을 포함할 수 있다.
제1 절연층(120)은 배선 패턴들(110)의 적어도 일부분을 덮을 수 있다. 제1 절연층(120)은 입력 영역(IR) 및 출력 영역(OR)을 비롯하여 칩 영역(CR) 상에도 제공될 수 있다. 제1 절연층(120)은 입력 배선 패턴들(111) 및 출력 배선 패턴들(112)이 제1 방향(D1)으로 이격된 공간을 채울 수 있다. 제1 절연층(120)은 입력 배선 패턴들(111) 및 출력 배선 패턴들(112) 사이의 필름 기판(100) 상에 제공될 수 있다. 다시 말하면, 제1 절연층(120)은 반도체 칩(200)과 수직적으로 중첩될 수 있다.
제1 절연층(120)을 관통하는 제1 비아 패턴들(VP1)은 입력 영역(IR), 칩 영역(CR) 및 출력 영역(OR) 상에 제공될 수 있다. 입력 영역(IR) 및 출력 영역(OR) 상에 제공되는 제1 비아 패턴들(VP1)은 제1 전자파 차폐층(130)과 그라운드 패턴들(111G, 112G)을 전기적으로 연결할 수 있다. 입력 영역(IR) 및 출력 영역(OR) 상에 제공되는 제1 비아 패턴들(VP1)은 그라운드 패턴들(111G, 112G) 및 제1 전자파 차폐층(130)과 접촉할 수 있다. 칩 영역(CR) 상에 제공되는 제1 비아 패턴들(VP1)은 반도체 칩(200)을 배선 패턴들(110)과 전기적으로 연결할 수 있다. 칩 영역(CR) 상에 제공되는 제1 비아 패턴들(VP1)은 범프들(150)의 하부에 제공될 수 있다. 칩 영역(CR) 상에 제공되는 제1 비아 패턴들(VP1)은 범프들(150)과 일대일 대응될 수 있다.
제1 절연층(120) 상에 제1 전자파 차폐층(130) 및 연결 패턴들(CP)이 제공될 수 있다. 제1 전자파 차폐층(130)은 입력 영역(IR) 및 출력 영역(OR) 상에 제공될 수 있고, 연결 패턴들(CP)은 칩 영역(CR) 상에 제공될 수 있다. 연결 패턴들(CP)은 범프들(150)과 일대일 대응되도록 제공될 수 있다. 연결 패턴들(CP)은 범프들(150)의 하부에 제공될 수 있다. 연결 패턴들(CP)은 제1 비아 패턴들(VP1)을 통해 배선 패턴들(110)과 전기적으로 연결될 수 있다. 칩 영역(CR) 상에 제공되는 제1 비아 패턴들(VP1)은 연결 패턴들(CP) 및 배선 패턴들(110)과 접촉할 수 있다. 연결 패턴들(CP)은 제1 전자파 차폐층(130)과 동일한 금속 물질을 포함할 수 있다. 일 예로, 연결 패턴들(CP)은 구리(Cu)를 포함할 수 있다.
연결 패턴들(CP)은 반도체 칩(200)을 배선 패턴들(110)과 전기적으로 연결할 수 있다. 반도체 칩(200)은 범프들(150)을 통해 연결 패턴들(CP)과 전기적으로 연결되고, 연결 패턴들(CP)이 제1 비아 패턴들(VP1)을 통해 배선 패턴들(100)과 연결될 수 있다. 결과적으로, 반도체 칩(200)이 배선 패턴들(110)과 전기적으로 연결될 수 있다.
언더필막(160)은 반도체 칩(200)과 제1 절연층(120) 사이에 제공될 수 있다. 언더필막(160)은 범프들(150) 및 연결 패턴들(CP)의 일부 또는 전부를 덮을 수 있다.
도 7은 본 발명의 다른 실시예에 따른 칩-온-필름 패키지를 상부에서 바라본 평면도이다. 도 8a는 도 7의 A-A' 선에 따른 단면도이고, 도 8b는 도 7의 B-B' 선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7, 도 8a 및 도 8b를 참조하면, 본 발명의 다른 실시예에 따른 칩-온-필름 패키지의 필름 기판(100)은 제1 면(100a) 및 제1 면(100a)에 대향하는 제2 면(100b)을 포함할 수 있다. 일 예로, 필름 기판(100)의 제1 면(100a)은 필름 기판(100)의 상부면일 수 있고, 필름 기판(100)의 제2 면(100b)은 필름 기판(100)의 하부면일 수 있다.
필름 기판(100)의 제1 면(100a) 상에는 배선 패턴들(110), 제1 절연층(120), 제1 전자파 차폐층(130), 제2 절연층(140), 범프들(150), 언더필막(160), 반도체 칩(200) 및 제1 비아 패턴들(VP1)이 제공될 수 있다. 상기 구성요소들에 대한 상세한 설명은 앞서 설명한 것과 중복되므로 설명을 생략한다.
필름 기판(100)의 제2 면(100b) 상에 제2 전자파 차폐층(170)이 제공될 수 있다. 제2 전자파 차폐층(170)은 필름 기판(100)의 제2 면(100b)의 일부 또는 전부를 덮을 수 있다. 일 예로, 제2 전자파 차폐층(170)은 필름 기판(100)의 제2 면(100b)의 전면 상에 제공될 수 있다.
제2 전자파 차폐층(170)은 금속 물질을 포함할 수 있다. 제2 전자파 차폐층(170)은 플렉서빌리티를 가질 수 있다. 제2 전자파 차폐층(170)은 제1 전자파 차폐층(130)과 동일한 금속 물질을 포함할 수 있다. 일 예로, 제2 전자파 차폐층(170)은 구리(Cu)를 포함할 수 있다.
제3 절연층(180)이 제2 전자파 차폐층(170) 상에 제공될 수 있다. 제3 절연층(180)은 제2 전자파 차폐층(170)를 덮을 수 있다. 일 예로, 제3 절연층(180)은 제2 전자파 차폐층(170)의 전면 상에 제공될 수 있다.
제3 절연층(180)은 제1 절연층(120)과 상이한 물질을 포함할 수 있고, 제2 절연층(140)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 절연층(120)은 PSPI를 포함하고, 제2 절연층(140) 및 제3 절연층(180)은 솔더 레지스트(solder resist)를 포함할 수 있다. 제3 절연층(180)은 금속 물질을 포함하는 제2 전자파 차폐층(170)을 보호하는 보호막으로써 기능할 수 있다.
필름 기판(100)을 관통하는 제2 비아 패턴들(VP2)이 제공될 수 있다. 제2 비아 패턴들(VP2)은 제2 전자파 차폐층(170) 및 배선 패턴들(110)을 전기적으로 연결할 수 있다. 제2 비아 패턴들(VP2)은 도전성 비아일 수 있다. 제2 비아 패턴들(VP2)은 금속 물질을 포함할 수 있다. 제2 비아 패턴들(VP2)은 플렉서빌리티를 가질 수 있다. 일 예로, 제2 비아 패턴들(VP2)은 구리(Cu)를 포함할 수 있다.
제2 비아 패턴들(VP2)은 입력 영역(IR) 및 출력 영역(OR) 상에 제공될 수 있다. 제2 비아 패턴들(VP2)은 그라운드 패턴들(111G, 112G)을 제2 전자파 차폐층(170)과 전기적으로 연결할 수 있다. 제2 비아 패턴들(VP2)은 그라운드 패턴들(111G, 112G) 및 제2 전자파 차폐층(170)과 접촉할 수 있다. 제2 비아 패턴들(VP2)의 상부면은 필름 기판(100)의 제1 면(100a)과 실질적으로 공면을 이룰 수 있고, 제2 비아 패턴들(VP2)의 하부면은 필름 기판(100)의 제2 면(100b)과 실질적으로 공면을 이룰 수 있다.
평면적 관점에서, 제1 비아 패턴들(VP1) 및 제2 비아 패턴들(VP2)은 서로 중첩되지 않을 수 있다. 제1 비아 패턴들(VP1) 및 제2 비아 패턴들(VP2)은 서로 제1 방향(D1)으로 이격되어 배열될 수 있다. 제2 비아 패턴들(VP2)은 제2 전자파 차폐층(170) 및 제3 절연층(180)과 수직적으로 중첩될 수 있다.
제2 전자파 차폐층(170)이 제2 비아 패턴들(VP2)을 통해 접지된 그라운드 패턴들(111G, 112G)과 전기적으로 연결됨으로써 전자파 차폐 기능이 향상될 수 있다. 또한, 제2 전자파 차폐층(170)이 그라운드 패턴들(111G, 112G)과 금속 물질을 포함하는 제2 비아 패턴들(VP1)을 통해 연결되므로 컨택 신뢰성이 증가할 수 있다. 또한, 필름 기판(100)의 제1 면(100a) 및 제2 면(100b) 모두에 제1 전자파 차폐층(130) 및 제2 전자파 차폐층(170)이 제공됨으로써 전자파 차폐 기능이 향상될 수 있다.
도 9는 본 발명의 일 실시예에 따른 칩-온-필름 패키지를 도시한 개념도이다.
도 9를 참조하면, 칩-온-필름 패키지는 필름 기판(300) 및 반도체 칩(400)을 포함하고, 필름 기판(300)이 벤딩된 상태로 제1 외부 전기적 장치(510) 및 제2 외부 전기적 장치(520)와 연결될 수 있다. 일 예로, 제1 외부 전기적 장치(510)는 인쇄회로기판(PCB)일 수 있고, 제2 외부 전기적 장치(520)는 디스플레이 패널일 수 있다.
제1 외부 전기적 장치(510)는 칩-온-필름 패키지의 입력 연결 단자(311a)와 연결될 수 있고, 제2 외부 전기적 장치(520)는 칩-온-필름 패키지의 출력 연결 단자(312a)와 연결될 수 있다.
제1 외부 전기적 장치(510) 및 제2 외부 전기적 장치(520)는 이방 전도성 필름(530)(Anisotropic Conductive Film; ACF)을 통해 칩-온-필름 패키지와 연결될 수 있다. 제1 외부 전기적 장치(510) 및 제2 외부 전기적 장치(520)는 이방 전도성 필름(530)을 통해 입력 연결 단자(311a) 및 출력 연결 단자(312a)와 연결될 수 있다. 칩-온-필름 패키지는 도 9와 같이 구부러진 형태로 연결될 수 있으나, 구부러지지 않은 상태로 제1 외부 전기적 장치(510) 및 제2 외부 전기적 장치(520)와 연결될 수도 있다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 필름 기판(600) 상에 제1 시드층(SL1)이 형성되고, 제1 시드층(SL1) 상에 제1 금속층(M1)이 형성될 수 있다. 일 예로, 제1 시드층(SL1)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 또는 스퍼터링(sputtering) 공정을 통해 형성될 수 있다. 일 예로, 제1 시드층(SL1)은 구리(Cu)를 포함할 수 있다.
제1 금속층(M1)은 제1 시드층(SL1) 상에 형성될 수 있다. 일 예로, 제1 금속층(M1)은 제1 시드층(SL1)을 전극으로 사용한 전기 도금(electroplating) 공정을 실시하여 형성될 수 있다. 제1 시드층(SL1) 상에 포토레지스트 패턴(PR)을 형성하고, 제1 금속층(M1)을 제1 시드층(SL1) 상에 형성할 수 있다.
도 10b를 참조하면, 포토레지스트 패턴(PR)의 하부에 위치하는 제1 시드층(SL1)과 함께 포토레지스트 패턴(PR)을 제거하고, 제1 절연층(620)을 배선 패턴들(610) 상에 형성할 수 있다. 제1 시드층(SL1) 및 제1 금속층(M1)은 배선 패턴들(610)을 구성할 수 있다. 배선 패턴들(610)은 입력 영역(IR) 및 출력 영역(OR) 상에 형성될 수 있다. 제1 절연층(620)은 배선 패턴들(610)의 일부분을 노출시키도록 형성될 수 있다. 배선 패턴들(610)은 입력 배선 패턴들(611) 및 출력 배선 패턴들(612)을 포함할 수 있다. 제1 절연층(620)에 의해, 입력 배선 패턴들(611) 및 출력 배선 패턴들(612)은 각각 입력 연결 단자(611a) 및 출력 연결 단자(612a)를 노출할 수 있다.
제1 절연층(620)은 입력 연결 단자(611a) 및 출력 연결 단자(612a)를 노출시키고, 입력 영역(IR) 및 출력 영역(OR) 상에 형성되도록 패터닝될 수 있다. 일 예로, 제1 절연층(620)은 포토리소그래피(photolithography) 공정을 통해 불필요한 부분이 제거될 수 있다.
도 10c를 참조하면, 제1 절연층(620) 상에 제2 시드층(SL2)이 형성되고, 제2 시드층(SL2) 상에 제2 금속층(M2)이 형성될 수 있다. 일 예로, 제2 시드층(SL2)은 PVD, CVD, ALD 또는 스퍼터링 공정을 통해 형성될 수 있다. 일 예로, 제2 시드층(SL2)은 구리(Cu)를 포함할 수 있다.
제2 금속층(M2)은 제2 시드층(SL2) 상에 형성될 수 있다. 일 예로, 제2 금속층(M2)은 제2 시드층(SL2)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 일 예로, 제2 시드층(SL2) 및 제2 금속층(M2)이 제1 절연층(620) 상의 일부분에 형성될 수 있도록 포토레지스트 패턴이 제공될 수 있다.
도 10d를 참조하면, 제2 절연층(640)이 제1 전자파 차폐층(630)을 덮도록 형성할 수 있다. 제2 시드층(SL2) 및 제2 금속층(M2)은 제1 전자파 차폐층(630)을 구성할 수 있다. 제2 절연층(640)은 제1 전자파 차폐층(630)의 상면 및 측벽을 덮도록 형성될 수 있다.
일 예로, 제2 절연층(640)은 솔더 레지스트를 포함할 수 있다. 일 예로, 제2 절연층(640)은 스크린 프린팅 또는 스프레이 코팅 공정을 통해 형성될 수 있다.
도 10e를 참조하면, 반도체 칩(700)이 필름 기판(600) 상에 실장될 수 있다. 반도체 칩(700)은 칩 영역(CR) 상에 제공될 수 있다. 반도체 칩(700)은 범프들(650)을 매개로 배선 패턴들(610)과 전기적으로 연결될 수 있다. 반도체 칩(700)을 배선 패턴들(610)과 전기적으로 연결한 후, 언더필막(660)을 반도체 칩(700) 및 필름 기판(600) 사이에 형성할 수 있다. 일 예로, 언더필막(660)은 모세관 언더필(capillary under-fill) 공정을 이용하여 형성될 수 있다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다. 본 실시예에서는, 앞서 도 10a 내지 도 10e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 11a를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 것과 실질적으로 동일한 공정으로 필름 기판(600) 상에 배선 패턴들(610) 및 제1 절연층(620)을 형성하고, 제1 절연층(620)을 관통하는 제1 비아 홀들(VH1)을 형성할 수 있다. 제1 비아 홀들(VH1)을 형성한 후, 제1 절연층(620)의 상면, 제1 비아 홀들(VH1)의 하면 및 측벽 상에 제2 시드층(SL2)을 형성할 수 있다.
제1 비아 홀들(VH1)은 제1 절연층(620)의 일부분에 형성될 수 있다. 일 예로, 제1 비아 홀들(VH1)은 포토리소그래피 공정 또는 레이저 드릴링 공정을 통해 형성될 수 있다.
제2 시드층(SL2)은 제1 비아 홀들(VH1)의 하면 및 측벽과 제1 절연층(620)의 상면에 형성될 수 있다. 일 예로, 제2 시드층(SL2)이 제1 비아 홀들(VH1)의 하면 및 측벽과 제1 절연층(620) 일부분의 상면에 형성될 수 있도록 포토레지스트 패턴이 제공될 수 있다.
도 11b를 참조하면, 제2 금속층(M2)을 제2 시드층(SL2) 상에 형성할 수 있다. 일 예로, 제2 금속층(M2)은 제2 시드층(SL2)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제2 금속층(M2)은 제1 비아 홀들(VH1)의 내부를 충진하고 제2 절연층(620) 상에 형성될 수 있다. 제2 시드층(SL2) 및 제2 금속층(M2)은 제1 비아 패턴들(VP1) 및 제1 전자파 차폐층(630)을 구성할 수 있다.
도 11c 및 도 11d를 참조하면, 도 10d 및 도 10e를 참조하여 설명한 것과 실질적으로 동일한 공정으로 제1 전자파 차폐층(630)을 덮는 제2 절연층(640), 범프들(650), 언더필막(660) 및 반도체 칩(700)을 형성할 수 있다.
도 12a 내지 도 12e는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다. 본 실시예에서는, 앞서 도 10a 내지 도 11d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 12a를 참조하면, 도 10a를 참조하여 설명한 것과 실질적으로 동일한 공정으로 필름 기판(600) 상에 배선 패턴들(610)을 형성하고, 제1 절연층(620)을 배선 패턴들(610) 상에 형성할 수 있다. 제1 절연층(620)은 입력 영역(IR) 및 출력 영역(OR)을 비롯하여 칩 영역(CR) 상에도 제공될 수 있다. 제1 절연층(620)은 입력 배선 패턴들(611) 및 출력 배선 패턴들(612)이 제1 방향(D1)으로 이격된 공간을 채울 수 있다. 제1 절연층(120)은 입력 배선 패턴들(611) 및 출력 배선 패턴들(612) 사이의 필름 기판(600) 상에 제공될 수 있다. 제1 절연층(620)은 입력 연결 단자(611a) 및 출력 연결 단자(612a)가 노출되도록 패터닝될 수 있다.
도 12b를 참조하면, 제1 절연층(620)을 관통하는 제1 비아 홀들(VH1)을 형성하고, 제1 절연층(620)의 상면, 제1 비아 홀들(VH1)의 하면 및 측벽 상에 제2 시드층(SL2)을 형성할 수 있다. 제1 비아 홀들(VH1)은 입력 영역(IR), 칩 영역(CR) 및 출력 영역(OR) 상에 형성될 수 있다. 제2 시드층(SL2)은 제1 비아 홀들(VH1)의 하면 및 측벽과 제1 절연층(620)의 상면에 형성될 수 있다. 일 예로, 제2 시드층(SL2)이 제1 비아 홀들(VH1)의 하면 및 측벽과 제1 절연층(620) 일부분의 상면에 형성될 수 있도록 포토레지스트 패턴이 제공될 수 있다.
도 12c를 참조하면, 제2 금속층(M2)이 제2 시드층(SL2) 상에 형성될 수 있다. 제2 금속층(M2)은 제1 비아 홀들(VH1)의 내부를 충진하고 제2 절연층(620) 상에 형성될 수 있다.
도 12d를 참조하면, 제1 전자파 차폐층(630)을 덮도록 제2 절연층(640)을 형성할 수 있다. 제2 시드층(SL2) 및 제2 금속층(M2)은 제1 비아 패턴들(VP1), 제1 전자파 차폐층(630) 및 연결 패턴들(CP)을 구성할 수 있다. 제2 절연층(640)은 제1 전자파 차폐층(630)의 상면 및 측벽을 덮도록 형성되고 연결 패턴들(CP) 상에는 형성되지 않을 수 있다.
도 12e를 참조하면, 반도체 칩(700)이 범프들(650)을 매개로 연결 패턴들(CP)과 전기적으로 연결될 수 있다. 그 후, 언더필막(660)이 반도체 칩(700) 및 제1 절연층(620) 사이에 형성될 수 있다. 언더필막(660)은 범프들(650) 및 연결 패턴들(CP)의 일부 또는 전부를 덮을 수 있다.
도 13a 내지 도 13f는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지의 제조방법을 설명하기 위한 단면도들이다. 본 실시예에서는, 앞서 도 10a 내지 도 12e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13a를 참조하면, 필름 기판(600)을 관통하는 제2 비아 홀들(VH2)을 형성하고, 필름 기판(600)의 제1 면(600a), 제2 면(600b) 및 제2 비아 홀들(VH2)의 측벽 상에 제1 시드층(SL1)을 형성할 수 있다. 일 예로, 제2 비아 홀들(VH2)은 포토리소그래피 공정 또는 레이저 드릴링 공정을 통해 형성될 수 있다. 제1 시드층(SL1)은 필름 기판(600)의 제1 면(600a), 제2 면(600b) 및 제2 비아 홀들(VH2)의 측벽 상에 형성될 수 있다.
도 13b를 참조하면, 제1 시드층(SL1) 상에 제1 금속층(M1)이 형성될 수 있다. 필름 기판(600)의 제1 면(600a) 상에 포토레지스트 패턴(PR)을 형성하고, 제1 금속층(M1)을 제1 시드층(SL1) 상에 형성할 수 있다. 제1 금속층(M1)은 제2 비아 홀들(VH2)을 충진하고, 필름 기판(600)의 제1 면(600a) 및 제2 면(600b) 상에 형성될 수 있다.
도 13c를 참조하면, 도 10b를 참조하여 설명한 것과 실질적으로 동일한 공정으로 포토레지스트 패턴(PR)의 하부에 위치하는 제1 시드층(SL1)과 함께 포토레지스트 패턴(PR)을 제거할 수 있다. 제1 시드층(SL1) 및 제1 금속층(M1)은 배선 패턴들(610), 제2 전자파 차폐층(670) 및 제2 비아 패턴들(VP2)을 구성할 수 있다. 그 후, 제1 절연층(620)을 배선 패턴들(610) 상에 형성하고 도 11a를 참조하여 설명한 것과 실질적으로 동일한 공정으로 제1 절연층(620)을 관통하는 제1 비아 홀들(VH1)을 형성할 수 있다. 제1 비아 홀들(VH1)을 형성한 후, 제1 절연층(620)의 상면, 제1 비아 홀들(VH1)의 하면 및 측벽 상에 제2 시드층(SL2)을 형성할 수 있다.
도 13d를 참조하면, 도 11b를 참조하여 설명한 것과 실질적으로 동일한 공정으로 제2 금속층(M2)을 제2 시드층(SL2) 상에 형성할 수 있다. 제2 금속층(M2)은 제1 비아 홀들(VH1)을 충진하고 제1 절연층(620) 상에 형성될 수 있다.
도 13e를 참조하면, 제2 시드층(SL2) 및 제2 금속층(M2)은 제1 비아 패턴들(VP1) 및 제1 전자파 차폐층(630)을 구성할 수 있다. 제2 절연층(640)이 제1 전자파 차폐층(630)을 덮도록 형성되고, 제3 절연층(680)이 제2 전자파 차폐층(670) 상에 형성될 수 있다. 제2 절연층(640)은 도 10d를 참조하여 설명한 것과 실질적으로 동일한 공정으로 형성될 수 있다.
제3 절연층(680)은 제2 전자파 차폐층(670)을 덮도록 형성될 수 있다. 일 예로, 제3 절연층(680)은 제2 전자파 차폐층(670)의 전면 상에 형성될 수 있다. 일 예로, 제3 절연층(680)은 스크린 프린팅 또는 스프레이 코팅 공정을 통해 제2 전자파 차폐층(670) 상에 형성될 수 있다.
도 13f를 참조하면, 도 10d를 참조하여 설명한 것과 실질적으로 동일한 공정으로 반도체 칩(700)을 필름 기판(600) 상에 실장하고 언더필막(660)을 반도체 칩(700) 및 배선 패턴들(610) 사이에 형성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 필름 기판;
    상기 필름 기판 상에 제공되는 배선 패턴들;
    상기 배선 패턴들의 적어도 일부분을 덮는 제1 절연층;
    상기 제1 절연층 상에 제공되는 전자파 차폐층;
    상기 전자파 차폐층을 덮는 제2 절연층; 및
    상기 필름 기판 상에 실장되는 반도체 칩을 포함하되,
    상기 전자파 차폐층은 금속 물질을 포함하며 상기 반도체 칩은 상기 배선 패턴들과 전기적으로 연결되는 칩-온-필름 패키지.
  2. 제1항에 있어서,
    상기 배선 패턴들은 그라운드 패턴들을 포함하고,
    상기 전자파 차폐층은 상기 제1 절연층 내부를 관통하는 비아 패턴들을 통해 상기 그라운드 패턴들과 전기적으로 연결되는 칩-온-필름 패키지.
  3. 제1항에 있어서,
    상기 제1 절연층은 폴리이미드(polyimide), 액상 폴리이미드 또는 PSPI(photosensitive polyimide) 중 어느 하나를 포함하는 칩-온-필름 패키지.
  4. 제1항에 있어서,
    상기 제1 절연층 및 제2 절연층은 서로 상이한 물질을 포함하는 칩-온-필름 패키지.
  5. 제1항에 있어서,
    상기 배선 패턴들과 상기 전자파 차폐층은 동일한 금속 물질을 포함하는 칩-온-필름 패키지.
  6. 제2항에 있어서,
    상기 비아 패턴들은 상기 전자파 차폐층 및 상기 제2 절연층과 수직적으로 중첩되는 칩-온-필름 패키지.
  7. 제2항에 있어서,
    상기 제1 절연층 상에 제공되어 상기 반도체 칩을 상기 배선 패턴들과 전기적으로 연결하는 연결 패턴들을 더 포함하며,
    상기 연결 패턴들은 상기 제1 절연층을 관통하는 상기 비아 패턴들을 통해 상기 배선 패턴들과 전기적으로 연결되는 칩-온-필름 패키지.
  8. 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 필름 기판;
    상기 제1 면 상에 제공되는 배선 패턴들;
    상기 배선 패턴들의 일부분을 덮는 제1 절연층;
    상기 제1 절연층 상에 제공되는 제1 전자파 차폐층;
    상기 제1 전자파 차폐층을 덮는 제2 절연층;
    상기 제2 면 상에 제공되는 제2 전자파 차폐층;
    상기 제2 전자파 차폐층을 덮는 제3 절연층; 및
    상기 필름 기판의 상기 제1 면 상에 실장된 반도체 칩을 포함하되, 상기 제1 및 제2 전자파 차폐층은 금속 물질을 포함하고 상기 반도체 칩은 상기 배선 패턴들과 전기적으로 연결되는 칩-온-필름 패키지.
  9. 제8항에 있어서,
    상기 배선 패턴들은 그라운드 패턴들을 포함하고,
    상기 제1 전자파 차폐층은 상기 제1 절연층 내부를 관통하는 제1 비아 패턴들을 통해 상기 그라운드 패턴들과 전기적으로 연결되며,
    상기 제2 전자파 차폐층은 상기 필름 기판을 관통하는 제2 비아 패턴들을 통해 상기 그라운드 패턴들과 전기적으로 연결되는 칩-온-필름 패키지.
  10. 제8항에 있어서,
    상기 제1 절연층은 폴리이미드(polyimide), 액상 폴리이미드 또는 PSPI(photosensitive polyimide) 중 어느 하나를 포함하되,
    상기 제1 절연층 및 상기 제2 절연층은 서로 상이한 물질을 포함하고, 상기 제2 절연층 및 상기 제3 절연층은 동일한 물질을 포함하는 칩-온-필름 패키지.
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