KR20210081381A - 반도체 장치 제조 방법 - Google Patents

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KR20210081381A
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Abstract

반도체 소자가 내장된 웨이퍼의 적층을 거쳐 반도체 소자가 다층화되는 반도체 장치 제조 방법에 있어서, 큰 웨이퍼 적층수를 실현하면서 효율적으로 반도체 장치를 제조하기에 적합한 방법을 제공한다. 본 발명의 방법에서는, 소자 형성면과 이면을 갖는 복수의 웨이퍼를 인접 웨이퍼 사이에서 소자 형성면과 이면이 대향하는 배향으로 포함하는 적층 구조를 갖는 웨이퍼 적층체를 적어도 2개 형성하고, 웨이퍼 적층체의 적층 방향의 일단에 위치하는 제1 웨이퍼의 소자 형성면측으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면을 넘는 위치까지 웨이퍼 적층체 내에서 연장되는 관통 전극을 각 웨이퍼 적층체에 형성하고, 제2 웨이퍼의 이면측에 대한 연삭에 의해 당해 이면측에 관통 전극을 노출시키고, 이 노출화 공정을 거친 2개의 웨이퍼 적층체를 당해 웨이퍼 적층체 사이에서 관통 전극을 전기적으로 접속하면서 적층하여 접합한다.

Description

반도체 장치 제조 방법
본 발명은, 복수의 반도체 소자를 포함하는 적층 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다. 본원은, 2018년 10월 23일에 일본에 출원한, 일본 특허 출원 제2018-199013호의 우선권을 주장하고, 그 내용을 여기에 원용한다.
근년, 반도체 디바이스의 더한층의 고밀도화를 주 목적으로 하여, 복수의 반도체 칩 내지 반도체 소자가 그 두께 방향으로 집적된 입체적 구조를 갖는 반도체 디바이스를 제조하기 위한 기술 개발이 진행되고 있다. 그러한 기술 중 하나로서, 이른바 WOW(Wafer on Wafer) 프로세스가 알려져 있다. WOW 프로세스에서는, 예를 들어 각각에 복수의 반도체 소자가 내장된 소정수의 반도체 웨이퍼가 순차적으로 적층되어, 반도체 소자가 그 두께 방향으로 다단으로 배치되는 구조가 형성되며, 당해 웨이퍼 적층체가 다이싱 공정을 거쳐 반도체 디바이스로 개편화된다. 이러한 WOW 프로세스에 대해서는, 예를 들어 하기의 특허문헌 1, 2에 기재되어 있다.
국제 공개 제2010/032729호 일본 특허 공개 제2016-178162호
WOW 프로세스에 있어서는, 다른 반도체 웨이퍼 간의 반도체 소자를 전기적으로 접속하기 위해, 이른바 관통 전극이 형성된다. 예를 들어, 웨이퍼 적층 과정에 있어서 하단 웨이퍼 상에 다음 단의 웨이퍼가 적층될 때마다, 당해 적층 웨이퍼를 그 두께 방향으로 관통하는 전극이 형성되어, 양 웨이퍼 간의 반도체 소자의 전기적 접속이 도모된다. 그러나 이러한 방법에 의하면, 관통 전극을 형성하기 위한 일련의 스텝, 예를 들어 적층 웨이퍼에 대한 관통 개구부의 형성이나, 그 개구부의 내벽면으로의 절연막의 형성, 개구부 내로의 도전 재료의 충전, 이들에 수반되는 각종 양태의 세정 처리 등을 적층 웨이퍼마다 실시할 필요가 있어, 효율적이지 않다.
한편, 제조되게 되는 반도체 장치의 설계상의 반도체 소자 적층수에 상당하는 적층수의 웨이퍼 적층체를 제작한 후에, 당해 웨이퍼 적층체에 대해, 그 두께 방향으로 복수의 웨이퍼에 걸쳐 연장되는 개구부의 형성을 포함하는 일련의 스텝을 실시하여, 당해 웨이퍼 간의 반도체 소자의 전기적 접속을 위한 관통 전극을 형성하는 방법도 알려져 있다. 그러나 웨이퍼 적층체에 있어서의 웨이퍼 적층수가 증가할수록, 당해 복수의 웨이퍼에 걸쳐 연장되는 개구부를 적절하게 형성하는 것이 곤란해지는 경향이 있고, 따라서 당해 개구부 내에 관통 전극을 적절하게 형성하는 것이 곤란해지는 경향이 있다.
본 발명은, 이상과 같은 사정을 바탕으로 고안된 것이며, 그 목적은, 반도체 소자가 내장된 웨이퍼의 적층을 거쳐 반도체 소자가 다층화되는 반도체 장치 제조 방법에 있어서, 큰 웨이퍼 적층수를 실현하면서 효율적으로 반도체 장치를 제조하기에 적합한 방법을 제공하는 데 있다.
본 발명에 의해 제공되는 반도체 장치 제조 방법은, 이하와 같은 웨이퍼 적층체 형성 공정, 전극 형성 공정, 전극 단부 노출화 공정, 및 다층화 공정을 포함한다.
웨이퍼 적층체 형성 공정에서는, 적어도 2개의 웨이퍼 적층체를 형성한다. 각 웨이퍼 적층체는, 소자 형성면 및 이와는 반대의 이면을 각각이 갖는 복수의 웨이퍼를, 인접하는 2개의 웨이퍼에 있어서 한쪽의 웨이퍼의 소자 형성면과 다른 쪽의 웨이퍼의 이면이 대향하는 배향으로 포함하는, 적층 구조를 갖는다. 웨이퍼 적층체의 적층 방향의 한쪽 단에 위치하는 웨이퍼(제1 웨이퍼)는, 그 이면측에 인접 웨이퍼가 위치하고, 웨이퍼 적층체의 적층 방향의 다른 쪽 단에 위치하는 웨이퍼(제2 웨이퍼)는, 그 소자 형성면측에 인접 웨이퍼가 위치한다. 웨이퍼의 소자 형성면이란, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐 복수의 반도체 소자가 형성되어 있는 측의 면이다. 웨이퍼 적층체 사이에 있어서, 웨이퍼 적층수는 동일해도 되고 달라도 된다.
전극 형성 공정에서는, 각 웨이퍼 적층체에 적어도 하나의 관통 전극을 형성한다. 관통 전극은, 웨이퍼 적층체에 있어서의 상술한 제1 웨이퍼의 소자 형성면측으로부터 상술한 제2 웨이퍼의 소자 형성면을 넘는 위치까지, 당해 웨이퍼 적층체 내를 관통하여 연장된다. 본 공정은, 바람직하게는 웨이퍼 적층체에 있어서 제1 웨이퍼의 소자 형성면측으로부터 제2 웨이퍼의 소자 형성면을 넘는 위치까지 연장되는 개구부를 형성하는 공정과, 당해 개구부 내에 도전 재료를 충전하는 공정을 포함한다.
전극 단부 노출화 공정에서는, 전극 형성 공정을 거친 각 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측에 대한 연삭에 의해 당해 제2 웨이퍼를 박화하여 당해 이면측에서 관통 전극을 노출시킨다.
다층화 공정에서는, 전극 단부 노출화 공정을 거친 적어도 2개의 웨이퍼 적층체를, 당해 웨이퍼 적층체 사이에서 관통 전극을 전기적으로 접속하면서 적층하여 접합한다. 본 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측의 접합이 행해져도 된다(웨이퍼 적층체 간의 face-to-face 접합). 본 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측의 접합이 행해져도 된다(웨이퍼 적층체 간의 face-to-back 접합). 본 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측의 접합이 행해져도 된다(웨이퍼 적층체 간의 back-to-back 접합).
본 반도체 장치 제조 방법에 있어서의 상술한 전극 형성 공정에서는, 이후의 다층화 공정에서 다른 웨이퍼 적층체와 접합되는 각 웨이퍼 적층체 내에, 그것에 포함되는 복수의 웨이퍼에 걸쳐 연장되는 관통 전극이 형성된다. 이러한 구성은, 웨이퍼 적층체의 형성 과정에서 웨이퍼마다 관통 전극을 형성하기 위한 일련의 스텝(즉, 1매의 웨이퍼를 관통하는 개구부의 형성이나, 그 개구부의 내벽면으로의 절연막의 형성, 개구부 내로의 도전 재료의 충전, 이들에 수반되는 각종 양태의 세정 처리 등)의 실시를 회피 또는 삭감하기에 적합하고, WOW 프로세스에 있어서 반도체 장치를 효율적으로 제조하기에 적합하다.
본 반도체 장치 제조 방법에 있어서의 상술한 다층화 공정에서는, 이미 관통 전극이 형성되어 있는 적어도 2개의 웨이퍼 적층체의 사이에서 관통 전극이 전기적으로 접속되면서 당해 웨이퍼 적층체가 접합되어, 웨이퍼가 더욱 다층화된다. 이러한 구성은, WOW 프로세스에 있어서 큰 웨이퍼 적층수를 실현하기에 적합하다.
상술한 바와 같이, 웨이퍼 적층체의 웨이퍼 적층수가 증가할수록, 적층체 두께 방향에 있어서 당해 복수의 웨이퍼에 걸쳐 연장되는 개구부를 적절하게 형성하는 것이 곤란해지는 경향이 있어 당해 개구부 내에 관통 전극을 적절하게 형성하는 것이 곤란해지는 경향이 있다. 그러나 본 반도체 장치 제조 방법에서는, 제조 목적의 반도체 장치의 반도체 소자 적층수에 상당하는 적층수의 웨이퍼 적층체를 일괄적으로 관통하는 전극을 형성할 필요는 없다. 이러한 본 반도체 장치 제조 방법은, 일괄 관통 전극의 형성에 수반되는 상술한 곤란성을 회피 또는 억제하기에 적합하다.
이상과 같이, 본 반도체 장치 제조 방법은, 웨이퍼 적층체의 증대에 수반되는 관통 전극의 형성의 곤란성을 회피 또는 억제하여 큰 웨이퍼 적층수를 실현하면서, 효율적으로 반도체 장치를 제조하기에 적합한 것이다.
또한, 본 반도체 장치 제조 방법은, 상기한 전극 형성 공정에 있어서의 관통 전극 형성 방법으로서 예를 들어 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용하는 경우에, 각 웨이퍼에 있어서의 반도체 소자의 고밀도화를 도모하기에 적합하다. 동 문헌에 기재된 관통 전극 형성 방법에 의하면, 연속해서 관통 전극을 이루게 되는, 각 웨이퍼 내에 형성되는 부분 도전부가, 인접 웨이퍼 사이에서는 다른 단면적(웨이퍼 면 내 방향의 단면적)으로 형성되어, 웨이퍼 적층수가 증가할수록 부분 도전부의 단면적이 웨이퍼마다 불가피적으로 점증하는 구조가 발생한다. 이러한 구조에 있어서는, 웨이퍼 적층수가 증가할수록 각 웨이퍼에 있어서의 반도체 소자의 고밀도화는 도모하기 어려워진다. 그러나 본 반도체 장치 제조 방법에서는, 제조 목적의 반도체 장치의 반도체 소자 적층수에 상당하는 적층수의 웨이퍼 적층체를 일괄적으로 관통하는 전극을 형성할 필요는 없다. 이러한 본 반도체 장치 제조 방법은, 웨이퍼 적층수의 증대를 도모하면서 각 웨이퍼에 있어서의 반도체 소자의 고밀도화를 도모하기에 적합한 것이다.
바람직한 제1 양태에 있어서, 웨이퍼 적층체 형성 공정은, 소자 형성면 및 이와는 반대의 이면을 갖는 베이스 웨이퍼의 소자 형성면측에 웨이퍼를 접합하는 공정과, 당해 웨이퍼에 대한 연삭에 의해 베이스 웨이퍼 상에 박화 웨이퍼를 형성하는 공정과, 당해 박화 웨이퍼에 있어서의 피연삭면측에 반도체 소자를 형성하는 공정을 포함한다. 이러한 웨이퍼 적층체 형성 공정은, 베이스 웨이퍼 상의 박화 웨이퍼의 소자 형성면측에 웨이퍼를 접합하는 공정과, 당해 웨이퍼에 대한 연삭에 의해 베이스 웨이퍼 상에 박화 웨이퍼를 형성하는 공정과, 당해 박화 웨이퍼에 있어서의 피연삭면측에 반도체 소자를 형성하는 공정을 더 포함해도 된다. 이들 구성은, 반도체 소자가 내장된 얇은 웨이퍼의 적층체를 형성하기에 적합하다.
바람직한 제2 양태에 있어서, 웨이퍼 적층체 형성 공정은, 이하와 같은 준비 공정, 박화 공정, 접합 공정, 및 떼어내기 공정을 포함한다.
준비 공정에서는, 보강 웨이퍼를 준비한다. 보강 웨이퍼는, 소자 형성면 및 이와는 반대의 이면을 갖는 웨이퍼와, 지지 기판과, 웨이퍼의 소자 형성면측 및 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는다. 가접착제층은, 지지 기판과 웨이퍼 사이의 가접착 상태를 실현하기 위한 것이다.
박화 공정에서는, 이러한 보강 웨이퍼에 있어서의 웨이퍼를 그 이면측으로부터 연삭하여 박화한다. 이에 의해, 지지 기판에 지지된 상태에 있어서 박화 웨이퍼가 형성된다.
접합 공정에서는, 소자 형성면 및 이와는 반대의 이면을 갖는 베이스 웨이퍼의 소자 형성면측과, 보강 웨이퍼의 상술한 박화 웨이퍼의 이면측을, 접착제를 통해 접합한다. 본 접합 공정은, 바람직하게는 가접착제층 중의 중합체의 연화점보다 낮은 온도에서 접착제를 경화시키는 경화 처리를 포함한다. 이러한 접합 공정에서는, 예를 들어 접합 대상면(베이스 웨이퍼의 소자 형성면, 박화 웨이퍼의 이면) 중 한쪽 또는 양쪽에 접착제가 도포되고, 당해 접착제를 통해 접합 대상면이 접합되고, 그 접합 후에 당해 접착제가 경화된다. 또한, 접합 공정에서는, 접착제의 도포 전에, 상기한 접합 대상면 중 한쪽 또는 양쪽에 실란 커플링제 처리가 실시되어도 된다.
떼어내기 공정에서는, 상술한 접합 공정을 거친 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼 사이의 가접착제층에 의한 가접착 상태를 해제하여, 지지 기판의 떼어내기를 행한다. 본 떼어내기 공정은, 바람직하게는 가접착제층 중의 중합체의 연화점보다 높은 온도에서 가접착제층을 연화시키는 연화 처리를 포함한다.
이상과 같은 준비 공정, 박화 공정, 접합 공정, 및 떼어내기 공정을 포함하는 웨이퍼 적층체 형성 공정은, 반도체 소자가 내장된 얇은 웨이퍼의 적층체를 형성하기에 적합하다.
바람직한 제2 양태에 있어서, 웨이퍼 적층체 형성 공정은, 적어도 하나의 추가 보강 웨이퍼를 준비하는 공정과, 추가 보강 웨이퍼마다의 박화 공정과, 추가 보강 웨이퍼마다의 추가 접합 공정과, 추가 접합 공정 후의 떼어내기 공정을 더 포함해도 된다. 추가 보강 웨이퍼는, 소자 형성면 및 이와는 반대의 이면을 갖는 웨이퍼와, 지지 기판과, 웨이퍼의 소자 형성면측 및 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는다. 추가 보강 웨이퍼마다의 박화 공정에서는, 이러한 추가 보강 웨이퍼에 있어서의 웨이퍼를 그 이면측으로부터 연삭하여 박화 웨이퍼를 형성한다. 추가 보강 웨이퍼마다의 추가 접합 공정에서는, 추가 보강 웨이퍼에 있어서의 박화 웨이퍼의 이면측을, 베이스 웨이퍼 상의 박화 웨이퍼의 소자 형성면측에, 접착제를 통해 접합한다. 베이스 웨이퍼 상의 박화 웨이퍼란, 상술한 접합 공정에 있어서 베이스 웨이퍼와 접합된 박화 웨이퍼, 또는 선행하는 추가 접합 공정에 있어서 박화 웨이퍼 상에 추가적으로 적층된 박화 웨이퍼이다. 본 공정은, 바람직하게는 가접착제층 중의 중합체의 연화점에서 낮은 온도에서 접착제를 경화시키는 경화 처리를 포함한다. 이러한 추가 접합 공정에서는, 예를 들어 접합 대상면(한쪽의 박화 웨이퍼의 소자 형성면, 다른 쪽의 박화 웨이퍼의 이면) 중 한쪽 또는 양쪽에 접착제가 도포되고, 당해 접착제를 통해 접합 대상면이 접합되고, 그 접합 후에 당해 접착제가 경화된다. 또한, 추가 접합 공정에서는, 접착제의 도포 전에, 상기한 접합 대상면 중 한쪽 또는 양쪽에 실란 커플링제 처리가 실시되어도 된다. 그리고 추가 접합 공정 후의 떼어내기 공정에서는, 추가 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼 사이의 가접착제층에 의한 가접착 상태를 해제하여, 지지 기판의 떼어내기를 행한다. 본 공정은, 바람직하게는 가접착제층 중의 중합체의 연화점보다 높은 온도에서 가접착제층을 연화시키는 연화 처리를 포함한다. 반도체 소자가 형성된 얇은 웨이퍼를 더욱 다층화하기에 적합하다.
보강 웨이퍼 내의 상기한 가접착제층을 형성하기 위한 가접착제는, 바람직하게는 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유한다. 이러한 구성의 가접착제는, 지지 기판과 웨이퍼 사이에 고화 형성되는 가접착제층의 형태에 있어서, 당해 웨이퍼에 대한 박화 공정에서의 연삭 등에 견딜 수 있는 높은 접착력을 확보하면서, 120℃ 정도 이상, 예를 들어 130 내지 250℃의 비교적 높은 연화 온도를 실현하기에 적합하다.
접합 공정에서 사용되는 상기한 접착제는, 바람직하게는 중합성 관능기를 갖는 폴리오르가노실세스퀴옥산(즉, 중합성기 함유 폴리오르가노실세스퀴옥산)을 함유한다. 중합성기 함유 폴리오르가노실세스퀴옥산은, 예를 들어 30 내지 200℃ 정도의 비교적 낮은 중합 온도 내지 경화 온도를 실현하기에 적합함과 함께, 경화 후에 있어서 높은 내열성을 실현하기에 적합하다. 따라서, 중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제에 의한 웨이퍼 간 접착제 접합은, 웨이퍼 사이에 형성되는 접착제층에 있어서 높은 내열성을 실현함과 함께, 접착제층 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼 내의 소자에 대한 대미지를 억제하기에 적합하다.
본 반도체 장치 제조 방법에 있어서의 웨이퍼 적층체 형성 공정의 제2 바람직한 양태에 있어서는, 가접착제층 형성용의 가접착제와 웨이퍼 간 접합용의 접착제에 대해 모두 상술한 바람직한 구성이 채용되는 경우, 다음과 같은 복합적이며 기능적인 구성을 실현할 수 있다. 접합 공정에 제공되는 보강 웨이퍼 내의 가접착제층이 상술한 바와 같이 비교적 높은 연화 온도를 실현하기에 적합하며, 또한 동일 공정에서 사용되는 접착제(중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제)가 상술한 바와 같이 비교적 낮은 경화 온도와 경화 후의 고내열성을 실현하기에 적합하다고 하는 구성이다. 이러한 복합적인 기능적 구성은, 접합 공정의 실시와 그 후의 떼어내기 공정의 실시를 양립시키기에 적합하다. 즉, 당해 구성은, 접합 공정을 비교적 저온의 조건에서 실시하여, 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼의 가접착 상태를 유지하면서 베이스 웨이퍼에 대한 당해 박화 웨이퍼의 양호한 접착제 접합을 실현하기에 적합함과 함께, 그 후의 떼어내기 공정을 비교적 고온의 조건에서 실시하여, 베이스 웨이퍼와 박화 웨이퍼 사이의 접착제 접합을 유지하면서 가접착제층을 연화시켜 박화 웨이퍼로부터의 지지 기판의 떼어내기를 실시하기에 적합하다. 박화 웨이퍼로부터의 지지 기판의 떼어내기에 있어서 가접착제층의 연화를 거쳐 당해 가접착제층에 의한 가접착 상태를 해제한다고 하는 구성은, 박화 웨이퍼에 대해 국소적으로 강한 응력이 작용하는 것을 회피 또는 억제하여 당해 웨이퍼의 파손을 회피하기에 적합하다. 웨이퍼 적층체 형성 공정의 제2 바람직한 양태에 있어서의 상기 복합적 구성은, 웨이퍼 적층체의 형성에 있어서, 웨이퍼 파손을 회피하면서 접착제 접합을 통해 얇은 웨이퍼를 다층화하기에 적합한 것이다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 2는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 3은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 5는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 6은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 7은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 8은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 9는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 10은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 11은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 12는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 13은 관통 전극 형성 공정의 일례를 도시한다.
도 14는 웨이퍼 적층체 형성 공정의 일례를 도시한다.
도 15는 도 14 이후에 이어지는 공정을 도시한다.
도 1 내지 도 12는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법을 도시한다. 이 제조 방법은, 반도체 소자가 그 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조하기 위한 방법이며, 도 1 내지 도 12는 제조 과정을 부분 단면도로 도시하는 것이다.
본 반도체 장치 제조 방법에 있어서는, 먼저, 도 1의 (a)에 도시하는 바와 같은 보강 웨이퍼(1R)가 준비된다(준비 공정). 보강 웨이퍼(1R)는, 웨이퍼(1)와, 지지 기판(S)과, 이들 사이의 가접착제층(2)을 포함하는 적층 구조를 갖는다.
웨이퍼(1)는, 반도체 소자가 내장될 수 있는 반도체 웨이퍼 본체를 갖는 웨이퍼이며, 소자 형성면(1a) 및 이와는 반대의 이면(1b)을 갖는다. 본 실시 형태에 있어서, 웨이퍼의 소자 형성면이란, 웨이퍼에 있어서 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐 복수의 반도체 소자(도시 생략)가 형성되어 있는 측의 면이다. 웨이퍼(1)의 각 반도체 소자는, 노출되는 전극 패드를 포함하는 예를 들어 다층 배선 구조부를 표면에 갖는다. 혹은, 웨이퍼(1)는 소자 형성면(1a)의 측에 각종 반도체 소자가 이미 내장된 것이며, 당해 반도체 소자에 필요한 배선 구조가 소자 형성면(1a) 상에 나중에 형성되는 것이어도 된다. 웨이퍼(1)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서는, 예를 들어 실리콘(Si), 게르마늄(Ge), 탄화규소(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 및 인듐인(InP)을 들 수 있다. 이러한 웨이퍼(1)의 두께는, 후술하는 연삭 공정에 있어서의 연삭 시간의 단축화의 관점에서는, 바람직하게는 1000㎛ 이하, 보다 바람직하게는 900㎛ 이하, 보다 바람직하게는 800㎛ 이하이다. 또한, 웨이퍼(1)의 두께는 예를 들어 500㎛ 이상이다.
보강 웨이퍼(1R)에 있어서의 지지 기판(S)은, 후술하는 박화 공정을 거쳐 얇아지는 웨이퍼(1)를 보강하기 위한 것이다. 지지 기판(S)으로서는, 예를 들어 실리콘 웨이퍼나 유리 웨이퍼를 들 수 있다. 지지 기판(S)의 두께는, 보강 요소로서의 기능을 확보한다고 하는 관점에서는, 바람직하게는 300㎛ 이상, 보다 바람직하게는 500㎛ 이상, 보다 바람직하게는 700㎛ 이상이다. 또한, 지지 기판(S)의 두께는 예를 들어 800㎛ 이하이다. 이러한 지지 기판(S)은, 웨이퍼(1)의 소자 형성면(1a)의 측에 가접착제층(2)을 통해 접합되어 있다.
가접착제층(2)은, 웨이퍼(1)와 지지 기판(S) 사이의, 사후적으로 해제 가능한 가접착 상태를 실현하기 위한 것이다. 이러한 가접착제층(2)을 형성하기 위한 가접착제는, 본 실시 형태에서는 다가 비닐에테르 화합물 (A)와, 그 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물 (B)와, 열가소성 수지 (C)를 적어도 함유한다. 가접착제 중의 이들 성분에 대해서는, 구체적으로는 후술하는 바와 같다. 가접착제층(2) 형성용의 가접착제로서는, 이러한 가접착제 대신에, 실리콘계 점착제, 아크릴계 점착제, 또는 왁스 타입의 접착제를 채용해도 된다.
이러한 구성의 보강 웨이퍼(1R)는, 예를 들어 다음과 같은 공정을 거쳐 제작할 수 있다. 먼저, 도 2의 (a)에 도시하는 바와 같이, 지지 기판(S) 상에 가접착제층(2)을 형성한다. 구체적으로는, 가접착제층(2) 형성용의 가접착제를 지지 기판(S) 상에 예를 들어 스핀 코팅에 의해 도포하여 가접착제 도막을 형성하고, 가열에 의해 당해 도막을 건조시켜, 가접착제층(2)을 형성할 수 있다. 당해 가열의 온도는 예를 들어 100 내지 300℃이며, 일정해도 되고, 단계적으로 변화시켜도 된다. 당해 가열의 시간은 예를 들어 30초 내지 30분간이다. 다음으로, 도 2의 (b) 및 도 2의 (c)에 도시하는 바와 같이, 지지 기판(S)과 웨이퍼(1)를 가접착제층(2)을 통해 접합한다. 웨이퍼(1)는, 상술한 바와 같이, 소자 형성면(1a) 및 이와는 반대의 이면(1b)을 갖는다. 본 공정에서는, 예를 들어 지지 기판(S)과 웨이퍼(1)를 가접착제층(2)을 통해 가압하면서 접합한 후, 가열을 거쳐, 고온 영역에 연화점을 갖는 중합체를 형성하여 가접착제층(2)을 고화시키고, 이들 지지 기판(S)과 웨이퍼(1)를 가접착제층(2)에 의해 접착시킨다. 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는 예를 들어 30 내지 200℃이다. 또한, 가접착제층(2)에 의한 접착에 있어서, 가열 온도는 예를 들어 100 내지 300℃이며 바람직하게는 100 내지 250℃이고, 가열 시간은 예를 들어 30초 내지 30분간이며 바람직하게는 3 내지 12분간이다. 가열 온도는, 일정해도 되고 단계적으로 변화시켜도 된다. 이상과 같이 하여, 웨이퍼(1)와, 지지 기판(S)과, 이들 사이의 가접착제층(2)을 포함하는 적층 구조의 보강 웨이퍼(1R)를 제작할 수 있다.
가접착제 중의 상술한 다가 비닐에테르 화합물 (A)는, 분자 내에 2개 이상의 비닐에테르기를 갖는 화합물이며, 예를 들어 하기의 식 (a)로 표시된다.
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식 (a) 중, Z1은, 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이들이 단결합 혹은 연결기를 통해 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기를 나타낸다. 또한, 식 (a) 중, n1은 2 이상의 정수를 나타내고, 예를 들어 2 내지 5의 정수, 바람직하게는 2 내지 3의 정수이다.
상기 포화 혹은 불포화 지방족 탄화수소의 구조식으로부터 n1개의 수소 원자를 제거한 기 중, 포화 혹은 불포화 지방족 탄화수소의 구조식으로부터 2개의 수소 원자를 제거한 기로서는, 예를 들어 메틸렌기, 에틸렌기, 프로필렌기, 트리메틸렌기, 테트라메틸렌기, 펜타메틸렌기, 헥사메틸렌기, 옥타메틸렌기, 데카메틸렌기, 및 도데카메틸렌기 등 직쇄상 또는 분지쇄상의 알킬렌기, 그리고 비닐렌기, 1-프로페닐렌기, 및 3-메틸-2-부테닐렌기 등 직쇄상 또는 분지쇄상의 알케닐렌기를 들 수 있다. 상기한 알킬렌기의 탄소수는, 예를 들어 1 내지 20이고, 바람직하게는 1 내지 10이다. 상기한 알케닐렌기의 탄소수는, 예를 들어 2 내지 20이고, 바람직하게는 2 내지 10이다. 포화 혹은 불포화 지방족 탄화수소의 구조식으로부터 3개 이상의 수소 원자를 제거한 기로서는, 예를 들어 이들 예시의 기의 구조식으로부터 1개 이상의 수소 원자를 더 제거한 기를 들 수 있다.
상기 포화 혹은 불포화 지환식 탄화수소의 구조식으로부터 n1개의 수소 원자를 제거한 기 중, 포화 혹은 불포화 지환식 탄화수소의 구조식으로부터 2개의 수소 원자를 제거한 기로서는, 예를 들어 1,2-시클로펜틸렌기, 1,3-시클로펜틸렌기, 1,2-시클로헥실렌기, 1,3-시클로헥실렌기, 및 1,4-시클로헥실렌기 등 3 내지 15원환의 시클로알킬렌기, 시클로펜테닐렌기 및 시클로헥세닐렌기 등 3 내지 15원환의 시클로알케닐렌기, 시클로펜틸리덴기 및 시클로헥실리덴기 등 3 내지 15원환의 시클로알킬리덴기, 그리고 아다만탄디일기, 노르보르난디일기, 노르보르넨디일기, 이소보르난디일기, 트리시클로데칸디일기, 트리시클로운데칸디일기 및 테트라시클로도데칸디일기 등 4 내지 15원환의 2가의 가교환식 탄화수소기를 들 수 있다. 포화 혹은 불포화 지환식 탄화수소의 구조식으로부터 3개 이상의 수소 원자를 제거한 기로서는, 예를 들어 이들 예시의 기의 구조식으로부터 1개 이상의 수소 원자를 더 제거한 기를 들 수 있다.
상기 방향족 탄화수소로서는, 예를 들어 벤젠, 나프탈렌, 및 안트라센을 들 수 있다.
상기 복소환식 화합물에는, 방향족성 복소환식 화합물 및 비방향족성 복소환식 화합물이 포함된다. 이러한 복소환식 화합물로서는, 예를 들어 헤테로 원자로서 산소 원자를 포함하는 복소환식 화합물(예를 들어, 푸란, 테트라히드로푸란, 옥사졸, 이소옥사졸, 및 γ-부티로락톤 등 5원환, 4-옥소-4H-피란, 테트라히드로피란, 및 모르폴린 등 6원환, 벤조푸란, 이소벤조푸란, 4-옥소-4H-크로멘, 크로만, 및 이소크로만 등 축합환, 그리고 3-옥사트리시클로[4.3.1.14,8]운데칸-2-온 및 3-옥사트리시클로[4.2.1.04,8]노난-2-온 등 가교환), 헤테로 원자로서 황 원자를 포함하는 복소환식 화합물(예를 들어, 티오펜, 티아졸, 이소티아졸, 및 티아디아졸 등 5원환, 4-옥소-4H-티오피란 등 6원환, 그리고 벤조티오펜 등 축합환), 그리고 헤테로 원자로서 질소 원자를 포함하는 복소환식 화합물(예를 들어, 피롤, 피롤리딘, 피라졸, 이미다졸, 및 트리아졸 등 5원환, 피리딘, 피리다진, 피리미딘, 피라진, 피페리딘, 및 피페라진환 등 6원환, 그리고 인돌, 인돌린, 퀴놀린, 아크리딘, 나프티리딘, 퀴나졸린, 및 퓨린 등 축합환)을 들 수 있다.
상기 연결기로서는, 예를 들어 2 내지 4가의 탄화수소기, 카르보닐기(-CO-), 에테르 결합(-O-), 술피드 결합(-S-), 에스테르 결합(-COO-), 아미드 결합(-CONH-), 카르보네이트 결합(-OCOO-), 우레탄 결합(-NHCOO-), -NR- 결합(R은 수소 원자, 알킬기, 또는 아실기를 나타냄), 및 이들이 복수 개 연결된 기를 들 수 있다. 상기 2 내지 4가의 탄화수소기 중, 2가의 탄화수소기로서는, 예를 들어 메틸렌기, 메틸메틸렌기, 디메틸메틸렌기, 에틸렌기, 프로필렌기, 및 트리메틸렌기 등 직쇄상 또는 분지쇄상의 탄소수 1 내지 10의 알킬렌기, 그리고 1,2-시클로펜틸렌기, 1,3-시클로펜틸렌기, 시클로펜틸리덴기, 1,2-시클로헥실렌기, 1,3-시클로헥실렌기, 1,4-시클로헥실렌기, 및 시클로헥실리덴기 등 탄소수 4 내지 15의 지환식 탄화수소기(특히 시클로알킬렌기)를 들 수 있다. 3가의 탄화수소기로서는, 예를 들어 상기 2가의 탄화수소기 구조식으로부터 1개의 수소 원자를 더 제거한 기를 들 수 있다. 4가의 탄화수소기로서는, 예를 들어 상기 2가의 탄화수소기의 구조식으로부터 2개의 수소 원자를 더 제거한 기를 들 수 있다.
Z1은, 치환기를 1종류 또는 2종류 이상 갖고 있어도 된다. 당해 치환기로서는, 예를 들어 알킬기, 시클로알킬기, 알케닐기, 시클로알케닐기, 아릴기, 히드록시기, 카르복시기, 니트로기, 아미노기, 머캅토기, 할로겐 원자, 할로겐 원자로 치환된 C2-10 탄화수소기, 헤테로 원자(산소나 황 등)를 포함하는 관능기를 포함하는 탄화수소기, 및 이들이 2 이상 결합된 기를 들 수 있다. 알킬기로서는, 예를 들어 메틸기나 에틸기 등 C1-4 알킬기를 들 수 있다. 시클로알킬기로서는, 예를 들어 C3-10 시클로알킬기를 들 수 있다. 알케닐기로서는, 예를 들어 비닐기 등 C2-10 알케닐기를 들 수 있다. 시클로알케닐기로서는, 예를 들어 C3-10 시클로알케닐기를 들 수 있다. 아릴기로서는, 예를 들어 페닐기나 나프틸기 등 C6-15 아릴기를 들 수 있다. 헤테로 원자 함유 관능기를 포함하는 탄화수소기로서는, 예를 들어 C1-4 알콕시기 및 C2-6 아실옥시기를 들 수 있다.
다가 비닐에테르 화합물 (A)의 구체예로서는, 예를 들어 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르, 및 트리에틸렌글리콜디비닐에테르, 그리고 하기의 식 (a-1) 내지 (a-21)로 표시되는 화합물을 들 수 있다.
Figure pct00002
Figure pct00003
다가 비닐에테르 화합물 (A)에 있어서의 상기 Z1은, 상술한 가접착제에 있어서 고연화점을 갖는 중합체를 형성한다고 하는 관점에서, 바람직하게는 포화 혹은 불포화 지방족 탄화수소, 또는 복수의 당해 탄화수소가 연결기를 통해 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기이고, 보다 바람직하게는 포화 지방족 탄화수소 또는 복수의 당해 탄화수소가 연결기를 통해 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기이고, 보다 바람직하게는 탄소수 1 내지 20의 직쇄상 알킬렌기, 탄소수 2 내지 20의 분지쇄상 알킬렌기, 또는 복수의 당해 알킬렌기가 연결기를 통해 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기이다.
다가 비닐에테르 화합물 (A)로서는, 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르, 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군에서 선택되는 적어도 1종의 화합물이 가장 바람직하다.
가접착제 중의 화합물 (B)는, 상술한 바와 같이 다가 비닐에테르 화합물 (A)의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 것이며, 예를 들어 하기의 식 (b)로 표시되는 구성 단위(반복 단위)를 2 이상 갖는 화합물이다.
Figure pct00004
식 (b) 중, X는 히드록시기 또는 카르복시기를 나타낸다. n2개의 X는, 서로 동일해도 되고 서로 달라도 된다.
식 (b) 중, n2는 1 이상의 정수를 나타낸다. 상술한 가접착제의 조제에 있어서의 입수의 용이성이나 용제에 대한 용해의 용이성의 관점, 및 가접착제에 있어서 고연화점을 갖는 중합체를 형성한다고 하는 관점에서, n2는 바람직하게는 1 내지 3의 정수이고, 보다 바람직하게는 1 내지 2의 정수이다.
화합물 (B)에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 수는 2 이상이며, 상술한 가접착제에 있어서 고연화점의 중합체를 형성한다고 하는 관점에서, 바람직하게는 2 내지 40의 정수, 보다 바람직하게는 10 내지 30의 정수이다.
식 (b) 중, Z2는 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이들이 단결합 혹은 연결기를 통해 결합된 결합체의 구조식으로부터 (n2+2)개의 수소 원자를 제거한 기를 나타내고, 상기 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이들이 단결합 혹은 연결기를 통해 결합된 결합체의 구조식으로서는, 상기 Z1에 있어서의 예와 마찬가지인 예를 들 수 있다.
화합물 (B)는, 바람직하게는 스티렌계 폴리머, (메트)아크릴계 폴리머, 폴리비닐알코올, 노볼락 수지, 및 레졸 수지이고, 보다 바람직하게는 하기 식 (b-1) 내지 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위(반복 단위)를 2 이상 갖는 화합물이다.
Figure pct00005
화합물 (B)로서 식 (b) 중의 X가 히드록시기인 화합물을 채용하는 경우, 화합물 (B) 전량에 있어서의 식 (b)로 표시되는 구성 단위의 비율은, 바람직하게는 30질량％ 이상, 보다 바람직하게는 50질량％ 이상, 보다 바람직하게는 60질량％ 이상이다. 또한, 화합물 (B) 전량에 있어서의 식 (b)로 표시되는 구성 단위의 비율은, 바람직하게는 30몰％ 이상, 보다 바람직하게는 50몰％ 이상이다.
화합물 (B)로서 식 (b) 중의 X가 카르복시기인 화합물을 채용하는 경우, 화합물 (B) 전량에 있어서의 식 (b)로 표시되는 구성 단위의 비율은, 바람직하게는 1질량％ 이상, 보다 바람직하게는 5질량％ 이상, 보다 바람직하게는 10질량％ 이상이다.
식 (b)로 표시되는 구성 단위의 비율이 상기 범위 내에 있는 것은, 화합물 (B)에 있어서 충분한 가교점 간 거리나 충분한 수의 가교점을 확보하는 데 있어서 적합하고, 따라서 상술한 가접착제에 있어서 당해 화합물 (B)와 상술한 다가 비닐에테르 화합물 (A)의 중합에 의해 얻어지는 중합체에 대해 중량 평균 분자량 및 고연화점을 확보하는 데 있어서 적합하며, 나아가서는 당해 가접착제로 형성되는 가접착제층(2)에 있어서 고온 환경하에서의 높은 접착 유지성을 확보하는 데 있어서 적합하다.
화합물 (B)는, 식 (b)로 표시되는 구성 단위만을 갖는 단독 중합체여도 되고, 식 (b)로 표시되는 구성 단위와 다른 구성 단위를 갖는 공중합체여도 된다. 화합물 (B)가 공중합체인 경우, 블록 공중합체, 그라프트 공중합체, 및 랜덤 공중합체 중 어느 것이어도 된다.
화합물 (B)에 있어서의 상기 다른 구성 단위는, 히드록시기도 카르복시기도 갖지 않는 중합성 단량체 유래의 구성 단위이며, 당해 중합성 단량체로서는, 예를 들어 올레핀, 방향족 비닐 화합물, 불포화 카르복실산에스테르, 카르복실산비닐에스테르, 및 불포화 디카르복실산디에스테르를 들 수 있다. 올레핀으로서는, 예를 들어 에틸렌, 프로필렌, 및 1-부텐 등 쇄상 올레핀(특히 C2-12 알켄), 그리고 시클로펜텐, 시클로헥센, 시클로헵텐, 노르보르넨, 5-메틸-2-노르보르넨, 및 테트라시클로도데센 등 환상 올레핀(특히 C3-10 시클로알켄)을 들 수 있다. 방향족 비닐 화합물로서는, 예를 들어 스티렌, 비닐톨루엔, α-메틸스티렌, 1-프로페닐벤젠, 1-비닐나프탈렌, 2-비닐나프탈렌, 3-비닐피리딘, 3-비닐푸란, 3-비닐티오펜, 3-비닐퀴놀린, 인덴, 메틸인덴, 에틸인덴, 및 디메틸인덴 등 C6-14 방향족 비닐 화합물을 들 수 있다. 불포화 카르복실산에스테르로서는, 예를 들어 (메트)아크릴산에틸, (메트)아크릴산부틸, (메트)아크릴산이소부틸, (메트)아크릴산2-에틸헥실, 및 디시클로펜타닐(메트)아크릴레이트 등 불포화 카르복실산(예를 들어 (메트)아크릴산)과 알코올(R"-OH)을 반응시켜 얻어지는 에스테르를 들 수 있다(상기 R"은, 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이들이 단결합 혹은 연결기를 통해 결합된 결합체의 구조식으로부터 1개의 수소 원자를 제거한 기를 나타낸다. R"로서는, 예를 들어 상기 식 (a) 중의 Z1에 대해 언급한 2가의 기에 대응하는 1가의 기를 들 수 있음). 카르복실산비닐에스테르로서는, 예를 들어 아세트산비닐, 프로피온산비닐, 카프릴산비닐, 및 카프로산비닐 등 C1-16 지방산 비닐에스테르를 들 수 있다. 불포화 디카르복실산디에스테르로서는, 예를 들어 말레산디에틸, 말레산디부틸, 말레산디옥틸, 및 말레산2-에틸헥실 등 말레산디C1-10알킬에스테르, 그리고 이들에 대응하는 푸마르산디에스테르를 들 수 있다. 이들은 1종류를 단독으로, 또는 2종류 이상을 조합하여 사용할 수 있다.
공중합체인 경우의 화합물 (B)로서는, 상기 식 (b)로 표시되는 구성 단위와, 쇄상 올레핀, 환상 올레핀, 방향족 비닐 화합물, 불포화 카르복실산에스테르, 카르복실산비닐에스테르, 및 불포화 디카르복실산디에스테르로 이루어지는 군에서 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위를 포함하는 화합물이 바람직하다.
화합물 (B)의 연화점(T1)은, 예를 들어 50℃ 이상이고, 바람직하게는 80℃ 이상, 보다 바람직하게는 100℃ 이상이다. 이러한 구성은, 당해 화합물 (B)와 상술한 다가 비닐에테르 화합물 (A)의 중합에 의해 얻어지는 중합체에 대해 높은 연화점을 실현하는 데 있어서 적합하다. 또한, 상술한 가접착제에 있어서 적당한 유동성을 확보하여 양호한 도포성을 실현한다고 하는 관점에서는, T1은 예를 들어 250℃ 이하, 바람직하게는 200℃ 이하, 보다 바람직하게는 150℃ 이하이다.
T1은, 예를 들어 화합물 (B)의 중량 평균 분자량(GPC법에 의한 폴리스티렌 환산값)을 컨트롤함으로써 조정할 수 있다. 화합물 (B)의 중량 평균 분자량은, 예를 들어 1500 이상, 바람직하게는 1800 내지 10000, 보다 바람직하게는 2000 내지 5000이다.
가접착제 중의 상술한 열가소성 수지 (C)로서는, 열가소성을 갖고, 접착제 조성물에 배합되는 경우에 접착제 조성물에 유연성을 부여할 수 있는 화합물이면 된다. 그러한 열가소성 수지 (C)로서는, 예를 들어 폴리비닐아세탈계 수지, 폴리에스테르계 수지, 폴리우레탄계 수지, 폴리아미드계 수지, 폴리(티오)에테르계 수지, 폴리카르보네이트계 수지, 폴리술폰계 수지, 및 폴리이미드계 수지 등 중축합계 수지, 폴리올레핀계 수지, (메트)아크릴계 수지, 스티렌계 수지, 및 비닐계 수지 등 비닐 중합계 수지, 그리고 셀룰로오스 유도체 등 천연물 유래 수지를 들 수 있다. 이들은 1종류를 단독으로, 또는 2종류 이상을 조합하여 사용할 수 있다. 이러한 열가소성 수지 (C)를 상술한 가접착제가 함유한다고 하는 구성은, 형성되는 가접착제층(2)에 있어서, 유연성이나 가요성을 부여하는 데 있어서 적합하고, 급격하게 온도가 변화되는 환경하에서도 자연 박리나 크랙의 발생을 방지하는 데 있어서 적합하며, 우수한 접착성을 확보하는 데 있어서 적합하다.
가접착제 중의 열가소성 수지 (C)는, 바람직하게는 폴리비닐아세탈계 수지, 폴리에스테르계 수지, 폴리우레탄계 수지, 및 폴리아미드계 수지로 이루어지는 군에서 선택되는 적어도 1종이다. 가접착제 내지 가접착제층(2)에 있어서, 유연성을 부여하기 쉽다고 하는 관점이나, 웨이퍼 등 피착체에 대한 화학적 상호 작용이 감약하여, 박리 후의 피착체에 접착제 잔여물이 발생하는 경우라도 그 접착제 잔사를 제거하기 쉽다고 하는 관점에서는, 가접착제는 열가소성 수지 (C)로서 폴리에스테르계 수지를 함유하는 것이 바람직하다. 또한, 가접착제 내지 가접착제층(2)에 있어서, 유연성을 부여하기 쉽다고 하는 관점이나, 피착체 상의 접착제 잔사를 제거하기 쉽다고 하는 상기 관점에 부가하여, 피착체에 대한 높은 밀착성을 확보한다고 하는 관점에서는, 가접착제는 열가소성 수지 (C)로서 폴리에스테르계 수지와 폴리비닐아세탈계 수지를 모두 함유하는 것이 바람직하다.
상기 폴리비닐아세탈계 수지로서는, 폴리비닐알코올에 알데히드(RCHO)를 반응시켜 얻어지는, 하기 식으로 표시되는 구성 단위를 적어도 갖는 수지를 들 수 있다. 알데히드(RCHO)로서는, 예를 들어 그 구조식 중의 R(하기 식 중의 R도 동일함)이 수소 원자, 직쇄상 C1-5 알킬기, 분지쇄상 C2-5 알킬기, 또는 C6-10 아릴기인 화합물을 들 수 있고, 구체적으로는 예를 들어 포름알데히드, 부틸알데히드, 및 벤즈알데히드를 들 수 있다. 이러한 폴리비닐아세탈계 수지는, 하기 식으로 표시되는 구성 단위 이외에도 다른 구성 단위를 갖고 있어도 된다. 즉, 당해 폴리비닐아세탈계 수지에는 호모폴리머 및 코폴리머가 포함된다. 이러한 폴리비닐아세탈계 수지로서는, 구체적으로는 폴리비닐포르말 및 폴리비닐부티랄을 들 수 있고, 예를 들어 상품명 「에스렉 KS-1」 「에스렉 KS-10」(모두 세키스이 가가쿠 고교 가부시키가이샤 제조)의 시판품을 사용할 수 있다.
Figure pct00006
상기 폴리에스테르계 수지로서는, 예를 들어 디올 성분과 디카르복실산 성분의 중축합에 의해 얻어지는 폴리에스테르를 들 수 있다. 디올 성분으로서는, 예를 들어 에틸렌글리콜 등 지방족 C2-12 디올, 디에틸렌글리콜 등 폴리옥시C2-4알킬렌글리콜, 시클로헥산디메탄올 등 지환식 C5-15 디올, 및 비스페놀 A 등 방향족 C6-20 디올을 들 수 있다. 디카르복실산 성분으로서는, 예를 들어 테레프탈산 등 방향족 C8-20 디카르복실산, 아디프산 등 지방족 C2-40 디카르복실산, 및 시클로헥산디카르복실산 등 지환식 C8-15 디카르복실산을 들 수 있다. 상기 폴리에스테르계 수지로서는, 옥시카르복실산의 중축합에 의해 얻어지는 폴리에스테르도 들 수 있다. 그 옥시카르복실산으로서는, 예를 들어 락트산 등 지방족 C2-6 옥시카르복실산, 및 히드록시벤조산 등 방향족 C7-19 옥시카르복실산을 들 수 있다. 상기 폴리에스테르계 수지로서는, 락톤의 개환 중합에 의해 얻어지는 폴리에스테르도 들 수 있다. 그 락톤으로서는, 예를 들어 ε-카프로락톤, δ-발레로락톤, 및 γ-부티로락톤 등 C4-12 락톤을 들 수 있다. 상기 폴리에스테르계 수지로서는, 폴리에스테르디올과 디이소시아네이트의 반응에 의해 얻어지는 우레탄 결합을 포함하는 폴리에스테르도 들 수 있다. 폴리에스테르계 수지에는 호모폴리에스테르 및 코폴리에스테르가 포함되는 것으로 한다. 또한, 폴리에스테르계 수지로서는, 예를 들어 상품명 「플락셀 H1P」(가부시키가이샤 다이셀 제조)의 시판품을 사용할 수 있다.
상기 폴리우레탄계 수지로서는, 예를 들어 디이소시아네이트류와 폴리올류와 필요에 따라서 사용되는 사슬 신장제의 반응에 의해 얻어지는 수지를 들 수 있다. 디이소시아네이트류로서는, 헥사메틸렌디이소시아네이트 등 지방족 디이소시아네이트류, 이소포론디이소시아네이트 등 지환식 디이소시아네이트류, 및 톨릴렌디이소시아네이트 등 방향족 디이소시아네이트류를 들 수 있다. 폴리올류로서는, 폴리에스테르디올, 폴리에테르디올 및 폴리카르보네이트디올을 들 수 있다. 사슬 신장제로서는, 에틸렌글리콜 등 C2-10 알킬렌디올, 에틸렌디아민 등 지방족 디아민류, 이소포론디아민 등 지환식 디아민류, 및 페닐렌디아민 등 방향족 디아민류를 들 수 있다.
상기 폴리아미드계 수지로서는, 예를 들어 디아민 성분과 디카르복실산 성분의 중축합에 의해 얻어지는 폴리아미드, 아미노카르복실산의 중축합에 의해 얻어지는 폴리아미드, 락탐의 개환 중합에 의해 얻어지는 폴리아미드, 및 디아민 성분과 디카르복실산 성분과 디올 성분의 중축합에 의해 얻어지는 폴리에스테르아미드를 들 수 있다. 상기 디아민 성분으로서는, 예를 들어 헥사메틸렌디아민 등 C4-10 알킬렌디아민을 들 수 있다. 상기 디카르복실산 성분으로서는, 예를 들어 아디프산 등 C4-20 알킬렌디카르복실산을 들 수 있다. 아미노카르복실산으로서는, 예를 들어 ω-아미노운데칸산 등 C4-20 아미노카르복실산을 들 수 있다. 상기 락탐으로서는, 예를 들어 ω-라우로락탐 등 C4-20 락탐을 들 수 있다. 상기 디올 성분으로서는, 예를 들어 에틸렌글리콜 등 C2-12 알킬렌디올을 들 수 있다. 또한, 폴리아미드계 수지에는 호모폴리아미드 및 코폴리아미드가 포함되는 것으로 한다.
열가소성 수지 (C)의 연화점(T2)은, 본 발명에 관한 반도체 장치 제조 방법에 있어서 열가소성 수지 (C) 함유의 가접착제와 조합하여 사용되는 후술하는 영구 접착제의 열경화 온도보다 10℃ 이상 높은 것이 바람직하다. 당해 영구 접착제의 열경화 온도와 T2의 차는, 예를 들어 10 내지 40℃이고, 바람직하게는 20 내지 30℃이다.
T2는, 예를 들어 열가소성 수지 (C)의 중량 평균 분자량(Mw: GPC법에 의한 폴리스티렌 환산값)을 컨트롤함으로써 조정할 수 있다. 열가소성 수지 (C)의 중량 평균 분자량은, 예를 들어 1500 내지 100000이고, 바람직하게는 2000 내지 80000, 보다 바람직하게는 3000 내지 50000, 보다 바람직하게는 10000 내지 45000, 보다 바람직하게는 15000 내지 35000이다.
이상과 같은 다가 비닐에테르 화합물 (A), 화합물 (B), 및 열가소성 수지 (C)를 적어도 함유하는 가접착제에 있어서, 다가 비닐에테르 화합물 (A)와 화합물 (B)의 중합체의 연화점(T3)은, 본 발명에 관한 반도체 장치 제조 방법에 있어서 당해 가접착제와 조합하여 사용되는 후술하는 영구 접착제의 열경화 온도보다 10℃ 이상 높은 것이 바람직하다. 당해 영구 접착제의 열경화 온도와 T3의 차는, 예를 들어 10 내지 40℃이고, 바람직하게는 20 내지 30℃이다.
후술하는 영구 접착제의 열경화 온도가 예를 들어 120℃인 경우, 가접착제에 있어서의 다가 비닐에테르 화합물 (A)의 함유량은, 가접착제 중의 화합물 (B)에 있어서의 히드록시기 및 카르복시기의 총량 1몰에 대해, 다가 비닐에테르 화합물 (A)에 있어서의 비닐에테르기가 예를 들어 0.01 내지 10몰이 되는 양이며, 바람직하게는 0.05 내지 5몰, 보다 바람직하게는 0.07 내지 1몰, 보다 바람직하게는 0.08 내지 0.5몰이 되는 양이다.
가접착제에 있어서의 열가소성 수지 (C)의 함유량은, 가접착제 중의 화합물 (B) 1질량부에 대해 예를 들어 0.1 내지 3질량부이며, 바람직하게는 0.2 내지 2질량부, 보다 바람직하게는 0.3 내지 1질량부이다.
가접착제에 있어서의 다가 비닐에테르 화합물 (A)와 화합물 (B)와 열가소성 수지 (C)의 합계 함유량은, 당해 가접착제의 불휘발분 전량의 예를 들어 70 내지 99.9질량％이며, 바람직하게는 80 내지 99질량％, 보다 바람직하게는 85 내지 95질량％, 보다 바람직하게는 85 내지 90질량％이다.
가접착제는, 중합 촉진제를 더 함유하고 있어도 된다. 그 중합 촉진제로서는, 예를 들어 하기 식 (d)로 표시되는 1가의 카르복실산, 및 하기 식 (e)로 표시되는 1가의 알코올을 들 수 있다. 이들은 1종류를 단독으로, 또는 2종류 이상을 조합하여 사용할 수 있다. 가접착제가 중합 촉진제를 함유한다고 하는 구성은, 다가 비닐에테르 화합물 (A) 및 화합물 (B)의 중합 반응을 촉진하는 데 있어서 적합하고, 중합 촉진제를 함유하지 않는 접착제를 사용하는 경우와 비교하여, 중합 시의 가열 온도를 저하시켜도, 동등한 연화점 또는 보다 높은 연화점을 갖는 중합체를 형성하는 데 있어서 적합하고, 따라서 가접착제층(2)에 있어서 고온 환경하(예를 들어 160 내지 180℃ 정도)에서의 접착성을 확보하는 데 있어서 적합하다.
Z3－COOH (d)
(식 중, Z3은 카르복시기 이외의 치환기를 갖고 있어도 되는, 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 및 방향족 탄화수소로 이루어지는 군에서 선택되는 1종의 구조식으로부터 1개의 수소 원자를 제거한 기를 나타냄)
Z4－OH (e)
(식 중, Z4는 히드록시기 이외의 치환기를 갖고 있어도 되는 방향족 탄화수소의 구조식으로부터 1개의 수소 원자를 제거한 기를 나타냄)
상기 식 (d) 중의 Z3에 있어서의 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 및 방향족 탄화수소로서는, 상기 식 (a) 중의 Z1에 대해 언급한 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 및 방향족 탄화수소를 들 수 있다. Z3이 갖고 있어도 되는 치환기로서는, Z1이 갖고 있어도 되는 치환기의 예에서 카르복시기를 제외한 예를 들 수 있다. 또한, 상기 식 (e) 중의 Z4에 있어서의 방향족 탄화수소로서는, 상기 식 (a) 중의 Z1에 대해 언급한 방향족 탄화수소를 들 수 있다. Z4가 갖고 있어도 되는 치환기로서는, Z1이 갖고 있어도 되는 치환기의 예에서 히드록시기를 제외한 예를 들 수 있다.
가접착제 중에 중합 촉진제가 포함되는 경우의 그 중합 촉진제의 pKa(산해리 상수)는, 바람직하게는 3 내지 8, 보다 바람직하게는 4 내지 6이다. 이러한 구성은, 가접착제에 있어서 의도치 않게 중합이 진행되어 점도가 증가하는 것 등을 억제하여 보존 안정성을 확보함과 함께, 당해 가접착제로부터의 가접착제층(2)의 형성에 있어서 중합 촉진제에 의한 중합 촉진 효과를 확보하는 데 있어서 적합하다.
식 (d)로 표시되는 1가의 카르복실산으로서는, 이하에 나타나는 화합물(기하 이성체를 포함함)이 바람직하다.
Figure pct00007
Figure pct00008
식 (e)로 표시되는 1가의 알코올로서는, 이하에 표시되는 화합물이 바람직하다.
Figure pct00009
가접착제 중에 중합 촉진제가 포함되는 경우의 그 함유량은, 가접착제에 포함되는 다가 비닐에테르 화합물 (A) 1질량부에 대해, 예를 들어 0.01 내지 5질량부 정도, 바람직하게는 0.1 내지 3질량부, 보다 바람직하게는 0.3 내지 1질량부이다.
가접착제는, 산화 방지제를 더 함유하고 있어도 된다. 가접착제가 산화 방지제를 함유한다고 하는 구성은, 가접착제에 있어서 그 가열 처리 시에 상술한 화합물 (B) 및 열가소성 수지 (C)의 산화를 방지하는 데 있어서 적합하다. 가접착제 중의 화합물 (B) 및 열가소성 수지 (C)의 산화 방지는, 당해 가접착제로 형성되는 가접착제층(2)에 대해 가열 처리를 실시하여 얻어지는 연화 조성물의 용제에 대한 용해성을 확보하는 데 있어서 적합하며, 따라서 웨이퍼 등 피착체로부터 가접착제층(2)이 가열 처리를 거쳐 박리된 후에 당해 피착체에 접착제 잔여물이 발생하는 경우에도 그 접착제 잔사를 제거하는 데 있어서 적합하다.
산화 방지제로서는, 예를 들어 페놀계 산화 방지제, 인계 산화 방지제, 티오에스테르계 산화 방지제, 및 아민계 산화 방지제를 들 수 있다. 이들은 1종을 단독으로, 또는 2종 이상을 조합하여 사용할 수 있다. 페놀계 산화 방지제는, 가열 처리 시에 있어서의 산화 방지 효과가 특히 우수하므로, 가접착제 중의 산화 방지제로서 바람직하다.
페놀계 산화 방지제로서는, 예를 들어 펜타에리트리톨테트라키스[3(3,5-디-t-부틸-4-히드록시페닐)프로피오네이트], 티오디에틸렌비스[3-(3,5-디-t-부틸-4-히드록시페닐)프로피오네이트], 3-(3,5-디-t-부틸-4-히드록시페닐)프로피온산옥타데실, N,N'-헥사메틸렌비스[3-(3,5-디-t-부틸-4-히드록시페닐)프로피온아미드], 3-(4-히드록시-3,5-디이소프로필페닐)프로피온산옥틸, 1,3,5-트리스(4-히드록시-3,5-디-t-부틸벤질)-2,4,6-트리메틸벤젠, 2,4-비스(도데실티오메틸)-6-메틸페놀, 및 칼슘비스[3,5-디(t-부틸)-4-히드록시벤질(에톡시)호스피나토]를 들 수 있다. 페놀계 산화 방지제로서는, 예를 들어 상품명 「Irganox 1010」 「Irganox 1035」 「Irganox 1076」 「Irganox 1098」 「Irganox 1135」 「Irganox 1330」 「Irganox 1726」 「Irganox 1425WL」(모두 BASF사 제조)의 시판품을 사용할 수 있다.
가접착제 중에 산화 방지제가 포함되는 경우의 그 함유량은, 가접착제에 포함되는 화합물 (B)와 열가소성 수지 (C)의 합계 100질량부에 대해, 예를 들어 0.01 내지 15질량부이며, 바람직하게는 0.1 내지 12질량부, 보다 바람직하게는 0.5 내지 10질량부이다.
가접착제는, 필요에 따라서 다른 성분을 더 함유하고 있어도 된다. 다른 성분으로서는, 예를 들어 산 발생제, 계면 활성제, 용제, 레벨링제, 실란 커플링제, 및 발포제를 들 수 있다. 이들은 1종을 단독으로, 또는 2종 이상을 조합하여 사용할 수 있다.
가접착제 중에 계면 활성제가 포함되는 경우, 당해 가접착제에 있어서의 계면 활성제의 함유량은, 바람직하게는 0.01 내지 1질량％ 정도이다. 이러한 구성은, 가접착제 도포 시의 크레이터링을 억제하는 데 있어서 적합하고, 도막의 균일성을 확보하는 데 있어서 적합하다. 그러한 계면 활성제로서는, 예를 들어 상품명 「F-444」 「F-447」 「F-554」 「F-556」 「F-557」(모두 DIC사 제조의 불소계 올리고머), 상품명 「BYK-350」(빅케미사 제조의 아크릴계 폴리머), 및 상품명 「A-1420」 「A-1620」 「A-1630」(모두 다이킨 고교 가부시키가이샤 제조의 불소 함유 알코올)을 들 수 있다. 이들은 1종을 단독으로, 또는 2종 이상을 조합하여 사용할 수 있다.
가접착제는, 그 점도 조정의 관점에서 용제를 함유하는 것이 바람직하다. 용제로서는, 예를 들어 톨루엔, 헥산, 이소프로판올, 메틸이소부틸케톤, 시클로펜타논, 시클로헥사논, 프로필렌글리콜모노메틸에테르아세테이트, 프로필렌글리콜모노메틸에테르, 및 γ-부티로락톤을 들 수 있다. 이들은 1종을 단독으로, 또는 2종 이상을 조합하여 사용할 수 있다. 가접착제가 용제를 함유하는 경우, 가접착제의 용제 함유량은 예를 들어 55 내지 80질량％이다.
가접착제는, 그 구성 성분을, 필요에 따라서 진공하에서 기포를 제거하면서 교반·혼합함으로써 조제할 수 있다. 교반·혼합 시의 당해 혼합물의 온도는 10 내지 80℃ 정도가 바람직하다. 교반·혼합에는, 예를 들어 자전 공전형 믹서, 1축 또는 다축 익스트루더, 플래니터리 믹서, 니더, 또는 디졸버를 사용할 수 있다.
가접착제의 점도(25℃ 및 전단 속도 50/s의 조건에서 측정되는 점도)는, 예를 들어 30 내지 2000mPa·s 정도이고, 바람직하게는 300 내지 1500mPa·s, 보다 바람직하게는 500 내지 1500mPa·s이다. 이러한 구성은, 가접착제에 대해, 그 도포성을 확보하여 웨이퍼 등 피착체의 표면에 균일하게 도포하는 데 있어서 적합하다.
이상과 같은 가접착제를, 웨이퍼 등 피착체의 표면에 도포한 후, 가열 처리를 실시함으로써, 당해 가접착제 중의 다가 비닐에테르 화합물 (A)의 비닐에테르기와 화합물 (B)의 히드록시기 및/또는 카르복시기를 아세탈 결합시켜, 다가 비닐에테르 화합물 (A) 및 화합물 (B)로부터 중합체를 발생시킬 수 있다. 예를 들어, 다가 비닐에테르 화합물 (A)로서 하기 식 (a')로 표시되는 화합물을 함유하며, 또한 하기 식 (b')로 표시되는 구성 단위를 갖는 화합물을 화합물 (B)로서 함유하는 가접착제에 가열 처리를 실시하여, 이들 양 화합물을 중합시키면, 하기 식 (P)로 표시되는 중합체가 얻어진다.
Figure pct00010
가접착제를 가열 처리에 부침으로써 얻어지는 중합체의 연화점(T3)은, 다가 비닐에테르 화합물 (A)와 화합물 (B)의 상대적인 양을 조정함으로써 컨트롤할 수 있고, 당해 가접착제와 조합하여 사용되는 후술하는 영구 접착제의 열경화 온도가 120℃인 경우, 중합체의 연화점(T3)은, 예를 들어 130℃ 이상이고, 바람직하게는 130 내지 170℃, 보다 바람직하게는 140 내지 160℃이다.
다가 비닐에테르 화합물 (A)와 화합물 (B)의 상기 중합체, 다가 비닐에테르 화합물 (A), 화합물 (B), 및 열가소성 수지 (C)의 각 연화점은, 하기 플로 조건하에서 고화식 플로 테스터를 사용하여 측정할 수 있다.
<플로 조건>
압력: 100㎏/㎠
스피드: 6℃/분
노즐: 1㎜φ×10mm
또한, 가접착제로 형성되는 가접착제층의 연화점에 대해서는, 다음과 같이 하여 구해지는 온도로 한다. 먼저, 가접착제 0.1g을 제1 유리판에 10㎛의 두께로 도포하여 가접착제의 도막을 형성한다. 다음으로, 그 도막 상에 제2 유리판을 중첩한다. 다음으로, 가열 처리를 거침으로써, 제1 및 제2 유리판 사이의 가접착제 내에서 다가 비닐에테르 화합물 (A) 및 화합물 (B)를 중합시켜 당해 가접착제를 경화시키고, 당해 가접착제를 통해 양 유리판을 접합한다. 가열 처리는, 예를 들어 140℃에서의 2분간의 가열, 그것에 이어지는 200℃에서의 2분간의 가열, 그것에 이어지는 230℃에서의 4분간의 가열을 포함한다. 이러한 접착제 접합에 의해, 제1 유리판과, 제2 유리판과, 그 사이의 가접착제층과의 적층 구조를 갖는 적층체가 얻어진다. 이 적층체에 대해, 제2 유리판을 고정한 상태에서, 가열하면서 제1 유리판을 수평 방향(유리판의 면 내 방향)으로 2㎏의 응력을 가하여 인장하여, 제1 유리판이 움직이기 시작할 때의 온도를 측정한다. 이상과 같이 하여 구해지는 온도를 연화점으로 한다.
본 반도체 장치 제조 방법에 있어서는, 다음으로 도 1의 (b)에 도시하는 바와 같이, 보강 웨이퍼(1R)에 있어서 그 웨이퍼(1)를 박화한다(박화 공정). 구체적으로는, 지지 기판(S)에 지지된 상태에 있는 웨이퍼(1)에 대해 그 이면(1b)측으로부터 그라인드 장치를 사용하여 연삭 가공을 행함으로써, 웨이퍼(1)를 소정의 두께에 이를 때까지 박화하여 박화 웨이퍼(1T)를 형성한다. 박화 후의 웨이퍼(1)(박화 웨이퍼(1T))의 두께는, 예를 들어 1 내지 20㎛이다.
다음으로, 예를 들어 도 3에 도시하는 바와 같이, 보강 웨이퍼(1R)의 박화 웨이퍼(1T)측을, 베이스 웨이퍼인 웨이퍼(3)에 대해 접착제(4)를 통해 접합한다(접합 공정).
웨이퍼(3)는, 반도체 소자가 내장될 수 있는 반도체 웨이퍼 본체를 갖는 베이스 웨이퍼이며, 소자 형성면(3a) 및 이와는 반대의 이면(3b)을 갖는다. 웨이퍼(3)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서는, 예를 들어 웨이퍼(1)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서 상기 게재한 것을 채용할 수 있다. 베이스 웨이퍼인 웨이퍼(3)의 두께는, 제조 프로세스 중의 당해 웨이퍼(3)를 포함하는 웨이퍼 적층체의 강도를 확보한다고 하는 관점에서는, 바람직하게는 300㎛ 이상, 보다 바람직하게는 500㎛ 이상, 보다 바람직하게는 700㎛ 이상이다. 웨이퍼(3)에 대한 후술하는 연삭 공정에 있어서의 연삭 시간의 단축화의 관점에서는, 웨이퍼(3)의 두께는, 바람직하게는 1000㎛ 이하, 보다 바람직하게는 900㎛ 이하, 보다 바람직하게는 800㎛ 이하이다.
접착제(4)는, 웨이퍼 간의 접합 상태를 실현하기 위한 열경화형 접착제이며, 바람직하게는 열경화성 수지로서의 중합성기 함유 폴리오르가노실세스퀴옥산(즉, 중합성 관능기를 갖는 폴리오르가노실세스퀴옥산)을 함유한다. 중합성기 함유 폴리오르가노실세스퀴옥산이 갖는 중합성 관능기는, 바람직하게는 에폭시기 또는 (메트)아크릴로일옥시기이다. 중합성기 함유 폴리오르가노실세스퀴옥산은, 형성되는 접착제층에 있어서 높은 내열성을 실현함과 함께, 접착제층 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼 내의 소자에 대한 대미지를 억제하기에 적합하다. 접착제(4)에 있어서의 중합성기 함유 폴리오르가노실세스퀴옥산의 함유 비율은, 예를 들어 70질량％ 이상이며, 바람직하게는 80 내지 99.8질량％, 보다 바람직하게는 90 내지 99.5질량％이다. 접착제(4) 중의 열경화성 수지로서는, 중합성기 함유 폴리오르가노실세스퀴옥산 대신에 벤조시클로부텐(BCB) 수지 또는 노볼락계 에폭시 수지를 채용해도 된다.
접착제(4)에 함유되는 중합성기 함유 폴리오르가노실세스퀴옥산은, 본 실시 형태에서는, 실록산 구성 단위로서, 하기의 식 (1)로 표시되는 구성 단위를 적어도 포함하는 제1 구성 단위 [RSiO3/2], 및 하기의 식 (2)로 표시되는 구성 단위를 적어도 포함하는 제2 구성 단위 [RSiO2/2(OR')]을 포함한다(제2 구성 단위에 있어서의 R과 R'은 동일해도 되고 달라도 됨). 이들 구성 단위는 실록산 구성 단위에 있어서의 이른바 T 단위에 속하고, 본 실시 형태에서는 구성 단위 [RSiO3/2]를 T3체로 하고, 구성 단위 [RSiO2/2(OR')]을 T2체로 한다. T3체에 있어서, 그 규소 원자는, 각각이 다른 실록산 구성 단위 중의 규소 원자와도 결합되는 3개의 산소 원자와 결합되어 있다. T2체에 있어서, 그 규소 원자는, 각각이 다른 실록산 구성 단위 중의 규소 원자와도 결합되는 2개의 산소 원자와 결합되며, 또한 알콕시기의 산소와 결합되어 있다. 이러한 T3체 및 T2체는 모두, 상술한 바와 같이 실록산 구성 단위로서의 T 단위에 속하고, 가수 분해성의 3개의 관능기를 갖는 실란 화합물의 가수 분해와 그 후의 축합 반응에 의해 형성될 수 있는, 중합성기 함유 폴리오르가노실세스퀴옥산의 부분 구조이다.
Figure pct00011
식 (1)에 있어서의 R1 및 식 (2)에 있어서의 R1은, 각각 에폭시기 또는 (메트)아크릴로일옥시기를 함유하는 기를 나타낸다. 식 (2)에 있어서의 R2는, 수소 원자, 또는 탄소수 1 내지 4의 알킬기를 나타낸다.
식 (1) 및 식 (2)에 있어서의 각 R1이 에폭시기 함유기인 경우의 그 R1로서는, 예를 들어 하기의 식 (3) 내지 (6)으로 표시되는 기를 들 수 있다. 식 (3) 내지 (6)에 있어서의 R3, R4, R5, R6 각각은 탄소수가 예를 들어 1 내지 10인 직쇄상 또는 분지쇄상의 알킬렌기를 나타낸다. 그러한 알킬렌기로서는, 예를 들어 메틸렌기, 메틸메틸렌기, 디메틸메틸렌기, 에틸렌기, 프로필렌기, 트리메틸렌기, 테트라메틸렌기, 펜타메틸렌기, 헥사메틸렌기, 및 데카메틸렌기를 들 수 있다. 접착제(4)로 형성되는 접착제층에 있어서의 높은 내열성의 실현이나 경화 시 수축의 억제의 관점에서는, 식 (1) 및 식 (2)에 있어서의 에폭시기 함유기로서의 R1은, 각각 바람직하게는 식 (3)으로 표시되는 에폭시기 함유기 또는 식 (4)로 표시되는 에폭시기 함유기이고, 보다 바람직하게는 식 (3)으로 표시되는 기이며 R3이 에틸렌기인 2-(3,4-에폭시시클로헥실)에틸기이다.
Figure pct00012
상기 식 (2)에 있어서의 R2는, 상술한 바와 같이, 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타내고, 따라서 식 (2)에 있어서의 OR2는, 히드록시기, 또는 탄소수 1 내지 4의 알콕시기를 나타낸다. 탄소수 1 내지 4의 알콕시기로서는, 예를 들어 메톡시기, 에톡시기, 프로폭시기, 이소프로폭시기, 부톡시기, 및 이소부틸옥시기를 들 수 있다.
접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산은, 상기 식 (1)로 표시되는 구성 단위로서, 1종류를 포함하는 것이어도 되고, 2종류 이상을 포함하는 것이어도 된다. 당해 중합성기 함유 폴리오르가노실세스퀴옥산은, 상기 식 (2)로 표시되는 구성 단위로서, 1종류를 포함하는 것이어도 되고, 2종류 이상을 포함하는 것이어도 된다.
접착제(4)에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은, 상기한 T3체로서, 식 (1)로 표시되는 구성 단위에 부가하여, 하기의 식 (7)로 표시되는 구성 단위를 포함해도 된다. 식 (7)에 있어서의 R7은, 수소 원자, 치환 혹은 비치환 알킬기, 치환 혹은 비치환 알케닐기, 치환 혹은 비치환 시클로알킬기, 치환 혹은 비치환 아릴기, 또는 치환 혹은 비치환 아르알킬기를 나타낸다. 식 (7)에 있어서의 R7은, 바람직하게는 치환 혹은 비치환 알킬기, 치환 혹은 비치환 알케닐기, 또는 치환 혹은 비치환 아릴기이며, 보다 바람직하게는 페닐기이다.
Figure pct00013
R7에 관하여 상기한 알킬기로서는, 예를 들어 메틸기, 에틸기, 프로필기, n-부틸기, 이소프로필기, 이소부틸기, s-부틸기, t-부틸기, 및 이소펜틸기를 들 수 있다. R7에 관하여 상기한 알케닐기로서는, 예를 들어 비닐기, 알릴기, 및 이소프로페닐기를 들 수 있다. R7에 관하여 상기한 시클로알킬기로서는, 예를 들어 시클로부틸기, 시클로펜틸기, 및 시클로헥실기를 들 수 있다. R7에 관하여 상기한 아릴기로서는, 예를 들어 페닐기, 톨릴기, 및 나프틸기를 들 수 있다. R7에 관하여 상기한 아르알킬기로서는, 예를 들어 벤질기 및 페네틸기를 들 수 있다.
R7에 관하여 상기한 알킬기, 알케닐기, 시클로알킬기, 아릴기, 및 아르알킬기의 치환기로서는, 예를 들어 에테르기, 에스테르기, 카르보닐기, 실록산기, 불소 원자 등 할로겐 원자, 아크릴기, 메타크릴기, 머캅토기, 아미노기, 및 수산기를 들 수 있다.
접착제(4)에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은, 상기한 T2체로서, 식 (2)로 표시되는 구성 단위에 부가하여, 하기의 식 (8)로 표시되는 구성 단위를 포함해도 된다. 식 (8)에 있어서의 R7은, 수소 원자, 치환 혹은 비치환 알킬기, 치환 혹은 비치환 알케닐기, 치환 혹은 비치환 시클로알킬기, 치환 혹은 비치환 아릴기, 또는 치환 혹은 비치환 아르알킬기를 나타내고, 구체적으로는 상기 식 (7)에 있어서의 R7과 마찬가지이다. 식 (8)에 있어서의 R2는, 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타내고, 구체적으로는 상기 식 (2)에 있어서의 R2와 마찬가지이다.
Figure pct00014
접착제(4)에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은, 그 실록산 구성 단위 중에, T 단위인 상술한 제1 및 제2 구성 단위에 부가하여, 이른바 M 단위인 구성 단위 [R3SiO1/2], 이른바 D 단위인 구성 단위 [R2SiO2/2], 및 이른바 Q 단위인 구성 단위 [SiO4/2]로 이루어지는 군에서 선택되는 적어도 1종을 포함해도 된다.
중합성기 함유 폴리오르가노실세스퀴옥산은, 바구니형, 불완전 바구니형, 래더형, 랜덤형 중 어느 실세스퀴옥산 구조를 갖고 있어도 되고, 이들 실세스퀴옥산 구조 중 2 이상이 조합된 구조를 갖고 있어도 된다.
접착제(4) 중의 중합성기 함유 폴리오르가노실세스퀴옥산의 전체 실록산 구성 단위에 있어서, T2체에 대한 T3체의 몰비의 값(즉, T3체/T2체)은, 예를 들어 5 내지 500이고, 하한값은, 바람직하게는 10이다. 상한값은, 바람직하게는 100, 보다 바람직하게는 50이다. 중합성기 함유 폴리오르가노실세스퀴옥산에 대해서는, [T3체/T2체]의 값의 당해 범위로의 조정에 의해, 접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 성분과의 상용성이 향상되어, 취급성이 향상된다. 중합성기 함유 폴리오르가노실세스퀴옥산에 있어서의 [T3체/T2체]의 값이 5 내지 500인 것은, T3체에 대해 T2체의 존재량이 상대적으로 적고, 실란올의 가수 분해·축합 반응이 보다 진행되어 있음을 의미한다.
중합성기 함유 폴리오르가노실세스퀴옥산에 있어서의 상기 몰비의 값(T3체/T2체)은, 예를 들어 29Si-NMR 스펙트럼 측정에 의해 구할 수 있다. 29Si-NMR 스펙트럼에 있어서, 상술한 제1 구성 단위(T3체)에 있어서의 규소 원자와, 상술한 제2 구성 단위(T2체)에 있어서의 규소 원자는, 다른 케미컬 시프트의 피크 내지 시그널을 나타낸다. 이들 피크의 면적비로부터, 상기 몰비의 값을 구할 수 있다. 중합성기 함유 폴리오르가노실세스퀴옥산의 29Si-NMR 스펙트럼은, 예를 들어 하기의 장치 및 조건에 의해 측정할 수 있다.
측정 장치: 상품명 「JNM-ECA500NMR」(니혼 덴시 가부시키가이샤 제조)
용매: 중클로로포름
적산 횟수: 1800회
측정 온도: 25℃
접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn)은, 바람직하게는 1000 내지 50000이고, 보다 바람직하게는 1500 내지 10000, 보다 바람직하게는 2000 내지 8000, 보다 바람직하게는 2000 내지 7000이다. 수 평균 분자량을 1000 이상으로 함으로써, 형성되는 경화물 내지 접착제층의 절연성이나, 내열성, 내크랙성, 접착성이 향상된다. 한편, 수 평균 분자량을 50000 이하로 함으로써, 접착제(4) 중의 중합성기 함유 폴리오르가노실세스퀴옥산과 타 성분의 상용성이 향상되어, 형성되는 경화물 내지 접착제층의 절연성이나, 내열성, 내크랙성이 향상된다.
접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산에 대한 분자량 분산도(Mw/Mn)는, 바람직하게는 1.0 내지 4.0이고, 보다 바람직하게는 1.1 내지 3.0, 보다 바람직하게는 1.2 내지 2.7이다. 분자량 분산도를 4.0 이하로 함으로써, 형성되는 경화물 내지 접착제층의 내열성이나, 내크랙성, 접착성이 보다 높아진다. 한편, 분자량 분산도를 1.0 이상으로 함으로써, 당해 접착제 조성물이 액상이 되기 쉬워, 그 취급성이 향상되는 경향이 있다.
중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn), 및 중량 평균 분자량(Mw)은, 겔 투과 크로마토그래피(GPC)에 의해 측정하여 폴리스티렌 환산에 의해 산출되는 값으로 한다. 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn) 및 중량 평균 분자량(Mw)은, 예를 들어 HPLC 장치(상품명 「LC-20AD」, 가부시키가이샤 시마즈 세이사쿠쇼 제조)를 사용하여 하기의 조건에 의해 측정할 수 있다.
칼럼: 2개의 Shodex KF-801(상류측, 쇼와 덴코 가부시키가이샤 제조)과, Shodex KF-802(쇼와 덴코 가부시키가이샤 제조)와, Shodex KF-803(하류측, 쇼와 덴코 가부시키가이샤 제조)을 직렬로 접속
측정 온도: 40℃
용리액: 테트라히드로푸란(THF)
시료 농도: 0.1 내지 0.2질량％
유량: 1mL/분
표준 시료: 폴리스티렌
검출기: UV-VIS 검출기(상품명 「SPD-20A」, 가부시키가이샤 시마즈 세이사쿠쇼 제조)
이상과 같은 중합성기 함유 폴리오르가노실세스퀴옥산은, 가수 분해성의 3개의 관능기를 갖는 실란 화합물의 가수 분해와 이것에 이어지는 축합 반응에 의해 제조할 수 있다. 그 제조에 사용되는 원료는, 하기의 식 (9)로 표시되는 화합물을 적어도 포함하고, 하기의 식 (10)으로 표시되는 화합물을 필요에 따라서 포함한다. 식 (9)로 표시되는 화합물은, 상기 식 (1)로 표시되는 구성 단위와 상기 식 (2)로 표시되는 구성 단위를 형성하기 위한 것이다. 식 (10)으로 표시되는 화합물은, 상기 식 (7)로 표시되는 구성 단위와 상기 식 (8)로 표시되는 구성 단위를 형성하기 위한 것이다.
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식 (9)에 있어서의 R1은, 중합성기를 함유하는 기를 나타내고, 구체적으로는 상기 식 (1), (2)에 있어서의 R1과 마찬가지이다. 식 (9)에 있어서의 X1은, 알콕시기 또는 할로겐 원자를 나타낸다. 그 알콕시기로서는, 예를 들어 메톡시기, 에톡시기, 프로폭시기, 이소프로필옥시기, 부톡시기, 이소부틸옥시기 등 탄소수 1 내지 4의 알콕시기를 들 수 있다. X1로서의 할로겐 원자로서는, 예를 들어 불소 원자, 염소 원자, 브롬 원자, 및 요오드 원자를 들 수 있다. X1은, 바람직하게는 알콕시기이고, 보다 바람직하게는 메톡시기 또는 에톡시기이다. 식 (9)에 있어서, 3개의 X1은 서로 동일해도 되고 달라도 된다.
식 (10)에 있어서의 R7은, 치환 혹은 비치환 아릴기, 치환 혹은 비치환 아르알킬기, 치환 혹은 비치환 시클로알킬기, 치환 혹은 비치환 알킬기, 또는 치환 혹은 비치환 알케닐기를 나타내고, 구체적으로는 상기 식 (7), (8)에 있어서의 R7과 마찬가지이다. 식 (10)에 있어서의 X2는, 알콕시기 또는 할로겐 원자를 나타내고, 구체적으로는 상기 식 (9)에 있어서의 X1과 마찬가지이다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산의 제조에 사용되는 원료는, 다른 가수 분해성 실란 화합물을 더 포함해도 된다. 그러한 화합물로서는, 예를 들어 상기 식 (9), (10)으로 표시되는 양 화합물 이외의 가수 분해성 3관능 실란 화합물, M 단위를 형성하게 되는 가수 분해성 단관능 실란 화합물, D 단위를 형성하게 되는 가수 분해성 2관능 실란 화합물, 및 Q 단위를 형성하는 가수 분해성 4관능 실란 화합물을 들 수 있다.
상기 원료로서의 가수 분해성 실란 화합물의 사용량이나 조성은, 제조 목적물인 중합성기 함유 폴리오르가노실세스퀴옥산의 구조에 따라서 적절하게 조정된다. 예를 들어, 상기 식 (9)로 표시되는 화합물의 사용량은, 사용하는 가수 분해성 실란 화합물 전량에 대해, 예를 들어 55 내지 100몰％, 바람직하게는 65 내지 100몰％이다. 상기 식 (10)으로 표시되는 화합물의 사용량은, 사용하는 가수 분해성 실란 화합물 전량에 대해, 예를 들어 0 내지 70몰％이다. 사용하는 가수 분해성 실란 화합물 전량에 대한, 식 (9)로 표시되는 화합물과 식 (10)으로 표시되는 화합물의 총 사용량은, 예를 들어 60 내지 100몰％, 바람직하게는 70 내지 100몰％, 보다 바람직하게는 80 내지 100몰％이다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산의 제조에 있어서 2종류 이상의 가수 분해성 실란 화합물을 사용하는 경우, 가수 분해성 실란 화합물의 종류마다의 가수 분해 및 축합 반응은, 동시에 행할 수도 있고, 순차적으로 행할 수도 있다.
상술한 가수 분해 및 축합 반응은, 바람직하게는 1종류의 또는 2종류 이상의 용매의 존재하에서 행해진다. 바람직한 용매로서는, 예를 들어 디에틸에테르, 디메톡시에탄, 테트라히드로푸란, 디옥산 등의 에테르, 및 아세톤이나, 메틸에틸케톤, 메틸이소부틸케톤 등의 케톤을 들 수 있다. 용매의 사용량은, 가수 분해성 실란 화합물 100질량부당, 예를 들어 2000질량부 이하의 범위 내에서 반응 시간 등에 따라서 적절하게 조정된다.
상술한 가수 분해 및 축합 반응은, 바람직하게는 1종류의 또는 2종류 이상의 촉매 및 물의 존재하에서 진행된다. 촉매는, 산 촉매여도 되고, 알칼리 촉매여도 된다. 촉매의 사용량은, 가수 분해성 실란 화합물 1몰당 예를 들어 0.002 내지 0.2몰의 범위 내에서 적절하게 조정된다. 물의 사용량은, 가수 분해성 실란 화합물 1몰당 예를 들어 0.5 내지 20몰의 범위 내에서 적절하게 조정된다.
상기 가수 분해성 실란 화합물의 가수 분해 및 축합 반응은, 1단계로 행해도 되고, 2단계 이상으로 나누어 행해도 된다. 상기 몰비의 값(T3체/T2체)이 5 이상인 중합성기 함유 폴리오르가노실세스퀴옥산을 제조하는 경우에는, 예를 들어 제1단째의 가수 분해 및 축합 반응의 반응 온도는, 예를 들어 40 내지 100℃, 바람직하게는 45 내지 80℃이다. 제1단째의 가수 분해 및 축합 반응의 반응 시간은, 예를 들어 0.1 내지 10시간, 바람직하게는 1.5 내지 8시간이다. 제2단째의 가수 분해 및 축합 반응의 반응 온도는, 바람직하게는 5 내지 200℃, 보다 바람직하게는 30 내지 100℃이다. 반응 온도를 상기 범위로 제어함으로써, 상기 몰비의 값(T3체/T2체) 및 상기 수 평균 분자량을 보다 효율적으로 원하는 범위로 제어할 수 있는 경향이 있다. 또한, 제2단째의 가수 분해 및 축합 반응의 반응 시간은 특별히 한정되지 않지만, 0.5 내지 1000시간이 바람직하고, 보다 바람직하게는 1 내지 500시간이다. 또한, 상술한 가수 분해 및 축합 반응은, 상압하, 가압하, 또는 감압하에서 행할 수 있다. 상술한 가수 분해 및 축합 반응은, 바람직하게는 질소나 아르곤 등 불활성 가스의 분위기하에서 행해진다.
이상과 같은 가수 분해성 실란 화합물의 가수 분해 및 축합 반응에 의해, 상술한 중합성기 함유 폴리오르가노실세스퀴옥산이 얻어진다. 반응 종료 후에는, 바람직하게는 중합성기의 개환을 억제하기 위한 촉매의 중화를 행한다. 이와 같이 하여 얻어진 중합성기 함유 폴리오르가노실세스퀴옥산은, 필요에 따라서 정제된다.
접착제(4)는, 예를 들어 이상과 같이 하여 제조되는 중합성기 함유 폴리오르가노실세스퀴옥산에 부가하여, 바람직하게는 적어도 1종류의 경화 촉매를 포함한다.
접착제(4)가 에폭시기 함유 폴리오르가노실세스퀴옥산을 포함하는 경우의 경화 촉매로서는, 예를 들어 열 양이온 중합 개시제를 들 수 있다. 접착제(4)가 (메트)아크릴로일옥시기 함유 폴리오르가노실세스퀴옥산을 포함하는 경우의 경화 촉매로서는, 예를 들어 열 라디칼 중합 개시제를 들 수 있다. 접착제(4)에 있어서의 경화 촉매의 함유량은, 중합성기 함유 폴리오르가노실세스퀴옥산 100질량부당, 바람직하게는 0.1 내지 3.0질량부이다.
상술한 열 양이온 중합 개시제로서는, 예를 들어 아릴술포늄염, 알루미늄킬레이트, 삼불화붕소아민 착체 등의 타입의 열 양이온 중합 개시제를 들 수 있다. 아릴술포늄염으로서는, 예를 들어 헥사플루오로안티모네이트염을 들 수 있다. 알루미늄킬레이트로서는, 예를 들어 에틸아세토아세테이트알루미늄디이소프로필레이트 및 알루미늄트리스(에틸아세토아세테이트)를 들 수 있다. 삼불화붕소아민 착체로서는, 예를 들어 삼불화붕소모노에틸아민 착체, 삼불화붕소이미다졸 착체, 및 삼불화붕소피페리딘 착체를 들 수 있다.
상술한 열 라디칼 중합 개시제로서는, 예를 들어 아조 화합물이나 과산화물 등의 타입의 열 라디칼 중합 개시제를 들 수 있다. 아조 화합물로서는, 예를 들어 2,2'-아조비스이소부티로니트릴, 2,2'-아조비스(2,4-디메틸발레로니트릴), 2,2'-아조비스(4-메톡시-2,4-디메틸발레로니트릴), 디메틸-2,2'-아조비스(2-메틸프로피오네이트), 2,2'-아조비스(이소부티르산)디메틸, 디에틸-2,2'-아조비스(2-메틸프로피오네이트), 및 디부틸-2,2'-아조비스(2-메틸프로피오네이트)를 들 수 있다. 과산화물로서는, 예를 들어 벤조일퍼옥시드, t-부틸퍼옥시-2-에틸헥사노에이트, 2,5-디메틸-2,5-디(2-에틸헥사노일)퍼옥시헥산, t-부틸퍼옥시벤조에이트, t-부틸퍼옥시드, 쿠멘히드로퍼옥시드, 디쿠밀퍼옥시드, 디-t-부틸퍼옥시드, 2,5-디메틸-2,5-디 부틸퍼옥시헥산, 2,4-디클로로벤조일퍼옥시드, 1,4-디(2-t-부틸퍼옥시이소프로필)벤젠, 1,1-비스(t-부틸퍼옥시)-3,3,5-트리메틸시클로헥산, 메틸에틸케톤퍼옥시드, 및 1,1,3,3-테트라메틸부틸퍼옥시-2-에틸헥사노에이트를 들 수 있다.
접착제(4)는, 상술한 중합성기 함유 폴리오르가노실세스퀴옥산에 부가하여, 1종류의 또는 2종류 이상의 다른 경화성 화합물을 포함해도 된다. 당해 경화성 화합물로서는, 예를 들어 상술한 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 에폭시 화합물, (메트)아크릴로일옥시기 함유 화합물, 비닐기 함유 화합물, 옥세탄 화합물 및 비닐에테르 화합물을 들 수 있다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 에폭시 화합물로서는, 예를 들어 지환식 에폭시 화합물(지환식 에폭시 수지), 방향족 에폭시 화합물(방향족 에폭시 수지), 및 지방족 에폭시 화합물(지방족 에폭시 수지)을 들 수 있다. 지환식 에폭시 화합물로서는, 예를 들어 3,4,3',4'-디에폭시비시클로헥산, 2,2-비스(3,4-에폭시시클로헥실)프로판, 1,2-비스(3,4-에폭시시클로헥실)에탄, 2,3-비스(3,4-에폭시시클로헥실)옥시란, 비스(3,4-에폭시시클로헥실메틸)에테르, 및 2,2-비스(히드록시메틸)-1-부탄올의 1,2-에폭시-4-(2-옥시라닐)시클로헥산 부가물(예를 들어, 가부시키가이샤 다이셀 제조의 「EHPE3150」)을 들 수 있다.
상기 방향족 에폭시 화합물로서는, 예를 들어 에피비스 타입 글리시딜에테르형 에폭시 수지나 노볼락 알킬 타입 글리시딜에테르형 에폭시 수지를 들 수 있다.
상기 지방족 에폭시 화합물로서는, 예를 들어 환상 구조를 갖지 않는 q가의 알코올(q는 자연수임)의 글리시딜에테르, 1가 카르복실산 또는 다가 카르복실산의 글리시딜에스테르, 및 이중 결합을 갖는 유지의 에폭시화물을 들 수 있다. 이중 결합을 갖는 유지의 에폭시화물로서는, 예를 들어 에폭시화 아마인유, 에폭시화 대두유, 및 에폭시화 피마자유를 들 수 있다.
상술한 (메트)아크릴로일옥시기 함유 화합물로서는, 예를 들어 트리메틸올프로판트리(메트)아크릴레이트, 디트리메틸올프로판테트라(메트)아크릴레이트, 펜타에리트리톨트리(메트)아크릴레이트, 펜타에리트리톨테트라(메트)아크릴레이트, 디펜타에리트리톨펜타(메트)아크릴레이트, 디펜타에리트리톨헥사(메트)아크릴레이트, 글리세린트리(메트)아크릴레이트, 트리스(2-히드록시에틸)이소시아누레이트 트리(메트)아크릴레이트, 에틸렌글리콜디(메트)아크릴레이트, 1,3-부탄디올디(메트)아크릴레이트, 1,4-부탄디올디(메트)아크릴레이트, 1,6-헥산디올디(메트)아크릴레이트, 네오펜틸글리콜디(메트)아크릴레이트, 디에틸렌글리콜디(메트)아크릴레이트, 트리에틸렌글리콜디(메트)아크릴레이트, 디프로필렌글리콜디(메트)아크릴레이트, 비스(2-히드록시에틸)이소시아누레이트디(메트)아크릴레이트, 디시클로펜타닐디아크릴레이트, 에폭시아크릴레이트, 우레탄아크릴레이트, 불포화 폴리에스테르, 폴리에스테르아크릴레이트, 폴리에테르아크릴레이트, 비닐아크릴레이트, 실리콘아크릴레이트, 및 폴리스티릴에틸메타크릴레이트를 들 수 있다. 또한, 상술한 (메트)아크릴로일옥시기 함유 화합물로서는, 나가세 켐텍스 가부시키가이샤 제조의 「DA-141」, 도아 고세 가부시키가이샤 제조의 「아로닉스 M-211B」 및 「아로닉스 M-208」, 그리고 신나카무라 가가쿠 가부시키가이샤 제조의 「NK 에스테르」 「ABE-300」 「A-BPE-4」 「A-BPE-10」 「A-BP E-20」 「A-BPE-30」 「BPE-100」 「BPE-200」 「BPE-500」 「BPE-900」 「BPE-1300N」도 들 수 있다.
상술한 비닐기 함유 화합물로서는, 예를 들어 스티렌 및 디비닐벤젠을 들 수 있다.
상술한 옥세탄 화합물로서는, 예를 들어 3,3-비스(비닐옥시메틸)옥세탄, 3-에틸-3-(히드록시메틸)옥세탄, 3-에틸-3-(2-에틸헥실옥시메틸)옥세탄, 3-에틸-3-(히드록시메틸)옥세탄, 3-에틸-3-[(페녹시)메틸]옥세탄, 3-에틸-3-(헥실옥시메틸)옥세탄, 3-에틸-3-(클로로메틸)옥세탄, 및 3,3-비스(클로로메틸)옥세탄을 들 수 있다.
상술한 비닐에테르 화합물로서는, 예를 들어 2-히드록시에틸비닐에테르, 3-히드록시프로필비닐에테르, 2-히드록시프로필비닐에테르, 2-히드록시이소프로필비닐에테르, 4-히드록시부틸비닐에테르, 3-히드록시부틸비닐에테르, 2-히드록시부틸비닐에테르, 3-히드록시이소부틸비닐에테르, 2-히드록시이소부틸비닐에테르, 1-메틸-3-히드록시프로필비닐에테르, 1-메틸-2-히드록시프로필비닐에테르, 1-히드록시메틸프로필비닐에테르, 4-히드록시시클로헥실비닐에테르, 1,6-헥산디올모노비닐에테르, 1,6-헥산디올디비닐에테르, 1,8-옥탄디올디비닐에테르, p-크실렌글리콜모노비닐에테르, p-크실렌글리콜디비닐에테르, m-크실렌글리콜모노비닐에테르, m-크실렌글리콜디비닐에테르, o-크실렌글리콜모노비닐에테르, o-크실렌글리콜디비닐에테르, 디에틸렌글리콜모노비닐에테르, 디에틸렌글리콜디비닐에테르, 트리에틸렌글리콜모노비닐에테르, 및 트리에틸렌글리콜디비닐에테르를 들 수 있다.
접착제(4)는, 그 도공성 등을 조정함에 있어서는 용제를 포함하는 것이 바람직하다. 용제로서는, 예를 들어 프로필렌글리콜모노메틸에테르아세테이트, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논, 톨루엔, 크실렌, 아세트산에틸, 아세트산부틸, 3-메톡시부틸아세테이트, 메톡시프로필아세테이트, 에틸렌글리콜모노메틸에테르아세테이트, 메탄올, 에탄올, 이소프로필알코올, 1-부탄올, 1-메톡시-2-프로판올, 3-메톡시부탄올, 에톡시에탄올, 디이소프로필에테르, 에틸렌글리콜디메틸에테르, 및 테트라히드로푸란을 들 수 있다.
접착제(4)는, 실란 커플링제, 소포제, 산화 방지제, 블로킹 방지제, 레벨링제, 계면 활성제, 증량제, 방청제, 대전 방지제, 가소제 등, 각종 첨가제를 더 포함해도 된다.
접착제(4)의 내열성에 관하여, 접착제(4)의 열분해 온도는, 바람직하게는 200℃ 이상, 보다 바람직하게는 260℃ 이상, 보다 바람직하게는 300℃ 이상이다. 열분해 온도는, 시차열 열중량 동시 측정 장치를 사용하여 행하는 열중량 분석에 의해 얻어지는 곡선, 즉, 분석 대상인 시료에 대한 소정 승온 범위에서의 열중량의 온도 의존성을 나타내는 곡선에 있어서의, 승온 과정 초기의 중량 감소가 없거나, 혹은 일정 비율로 조금 점감하고 있는 부분의 접선과, 승온 과정 초기에 이어지는 승온 과정 중기의 유의미한 중량 감소가 발생한 부분 내에 있는 변곡점에서의 접선의 교점이 나타내는 온도로 한다. 시차열 열중량 동시 측정 장치로서는, 예를 들어 세이코 인스트루먼츠 가부시키가이샤 제조의 상품명 「TG-DTA6300」을 사용할 수 있다.
본 반도체 장치 제조 방법에 있어서의 접합 공정에서는, 이상과 같은 접착제(4)를 통해, 웨이퍼(3)의 소자 형성면(3a) 측과, 보강 웨이퍼(1R)에 있어서의 박화 웨이퍼(1T)의 이면(1b)측을 접합한다.
구체적으로는, 먼저, 접합 대상면(웨이퍼(3)의 소자 형성면(3a), 박화 웨이퍼(1T)의 이면(1b)) 중 한쪽 또는 양쪽에 접착제(4)를 스핀 코팅에 의해 도포하여 접착제층을 형성한다. 도 3의 (a)는 웨이퍼(3)의 소자 형성면(3a)에 접착제(4)가 도포되는 경우를 예시적으로 도시하는 것이다. 또한, 접착제(4) 도포 전에, 접합 대상면 중 한쪽 또는 양쪽에 실란 커플링제 처리를 실시해도 된다. 다음으로, 가열에 의해 접착제(4)(접착제층)를 건조시켜 고화시킨다. 이때의 가열 온도는 예를 들어 50 내지 150℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는, 일정해도 되고, 단계적으로 변화시켜도 된다. 다음으로, 접착제(4)(접착제층)을 통해 접합 대상면을 접합한다. 이 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는 예를 들어 30 내지 200℃이고, 바람직하게는 실온 이상 또한 80℃ 이하의 범위이다. 그 후, 접합 대상면 사이에 있어서 가열에 의해 접착제(4)를 경화시킨다. 경화를 위한 가열 온도는, 예를 들어 30 내지 200℃이고, 바람직하게는 50 내지 190℃이다. 경화를 위한 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는, 일정해도 되고, 단계적으로 변화시켜도 된다. 접착제(4)의 경화 후에 있어서의 접착제층의 두께는, 예를 들어 0.5 내지 20㎛이다. 본 공정에 있어서 비교적 저온에서 접착제(4)를 경화시켜 접착제 접합을 실현한다고 하는 이상의 구성은, 접합 시에 웨이퍼 사이에 개재되는 접착제(4)의 치수 변화를 억제하기에 적합함과 함께, 피착체인 웨이퍼 내의 소자에 대한 대미지를 억제하기에도 적합하다.
본 반도체 장치 제조 방법에서는, 다음으로 도 4의 (a) 및 도 4의 (b)에 도시하는 바와 같이, 보강 웨이퍼(1R)에 있어서의 지지 기판(S)과 박화 웨이퍼(1T) 사이의 가접착제층(2)에 의한 가접착 상태를 해제하여, 지지 기판(S)의 떼어내기를 행한다(떼어내기 공정). 떼어내기 공정은, 바람직하게는 가접착제층(2) 중의 상술한 중합체, 즉, 다가 비닐에테르 화합물 (A)와 화합물 (B)의 중합체의 연화점(T3)보다 높은 온도에서 가접착제층(2)을 연화시키는 연화 처리를 포함한다. 이 연화 처리에 있어서의 가접착제층 가열 온도는, 바람직하게는 170℃ 이상이며, 또한 예를 들어 250℃ 이하이고, 바람직하게는 240℃ 이하, 보다 바람직하게는 230℃ 이하이다. 본 공정에서는, 예를 들어 이러한 연화 처리 후, 웨이퍼(1)에 대해 지지 기판(S)을 슬라이드시켜, 지지 기판(S)의 분리 내지 떼어내기를 행한다. 보강 웨이퍼(1R)의 떼어내기 후, 웨이퍼(1) 상에 가접착제가 남아 있는 경우에는, 당해 가접착제를 제거한다. 이 제거 작업에는, 가접착제가 이용해성을 나타내는 1종류 또는 2종류 이상의 용제를 사용할 수 있다. 그러한 용제로서는, 예를 들어 시클로헥사논, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노메틸에테르아세테이트, 아세톤, 아세트산에틸, 아세트산부틸, 및 메틸이소부틸케톤을 들 수 있다. 상술한 보강 웨이퍼(1R)에 있어서의 웨이퍼(1)가 그 소자 형성면(1a)측에 절연막이나 배선 패턴을 포함하는 배선 구조를 수반하지 않는 것인 경우, 본 공정 후, 박화 웨이퍼(1T)의 소자 형성면(1a) 상에 배선 구조가 형성된다. 후술하는 떼어내기 공정 후에 있어서도 마찬가지이다.
본 실시 형태의 반도체 장치 제조 방법에서는, 상술한 보강 웨이퍼(1R)와는 별도로, 소정수의 보강 웨이퍼(1R)(도 1의 (a)에 도시됨)가 추가적으로 준비된다. 보강 웨이퍼(1R)는, 상술한 바와 같이, 소자 형성면(1a) 및 이면(1b)을 갖는 웨이퍼(1)와, 지지 기판(S)과, 이들 사이의 가접착제층(2)을 포함하는 적층 구조를 갖는다. 가접착제층(2)은, 상술한 가접착제로 형성되는 것이다. 그리고 각 보강 웨이퍼(1R)에 있어서, 도 1의 (b)에 도시하는 바와 같이 웨이퍼(1)를 박화한다. 구체적으로는, 각 보강 웨이퍼(1R)에 있어서, 지지 기판(S)에 지지된 상태에 있는 웨이퍼(1)에 대해 그 이면(1b)측으로부터 그라인드 장치를 사용하여 연삭 가공을 행함으로써, 웨이퍼(1)를 소정의 두께에 이를 때까지 박화하여 박화 웨이퍼(1T)를 형성한다. 박화 후의 웨이퍼(1)(박화 웨이퍼(1T))의 두께는, 예를 들어 1 내지 20㎛이다.
다음으로, 도 5의 (a) 및 도 5의 (b)에 도시하는 바와 같이, 베이스 웨이퍼인 웨이퍼(3) 상에 적층된 박화 웨이퍼(1T)의 소자 형성면(1a)측과, 추가 보강 웨이퍼(1R)에 있어서의 박화 웨이퍼(1T)의 이면(1b)측을, 상술한 접착제(4)를 통해 접합한다(추가 접합 공정).
구체적으로는, 먼저 접합 대상면(한쪽의 박화 웨이퍼(1T)의 소자 형성면(1a), 다른 쪽의 박화 웨이퍼(1T)의 이면(1b)) 중 한쪽 또는 양쪽에 접착제(4)를 스핀 코팅에 의해 도포하여 접착제층을 형성한다. 도 5의 (a)는, 한쪽의 박화 웨이퍼(1T)의 소자 형성면(1a)에 접착제(4)가 도포되는 경우를 예시적으로 도시하는 것이다. 또한, 접착제(4)의 도포 전에, 접합 대상면 중 한쪽 또는 양쪽에 실란 커플링제 처리를 실시해도 된다. 다음으로, 가열에 의해 접착제(4)(접착제층)를 건조시켜 고화시킨다. 이때의 가열 온도는 예를 들어 50 내지 150℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는, 일정해도 되고, 단계적으로 변화시켜도 된다. 다음으로, 접착제(4)(접착제층)를 통해 접합 대상면을 접합한다. 이 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는, 예를 들어 30 내지 200℃이고, 바람직하게는 실온 이상 또한 80℃ 이하의 범위이다. 그 후, 접합 대상면 사이에 있어서 가열에 의해 접착제(4)를 경화시킨다. 경화를 위한 가열 온도는, 예를 들어 30 내지 200℃이며, 바람직하게는 50 내지 190℃이고, 경화를 위한 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는, 일정해도 되고, 단계적으로 변화시켜도 된다. 접착제(4)의 경화 후에 있어서의 접착제층의 두께는, 예를 들어 0.5 내지 20㎛이다. 본 공정에 있어서 비교적 저온에서 접착제(4)를 경화시켜 접착제 접합을 실현한다고 하는 이상의 구성은, 접합 시에 웨이퍼 사이에 개재되는 접착제(4)의 치수 변화를 억제하기에 적합함과 함께, 피착체인 웨이퍼 내의 소자에 대한 대미지를 억제하기에도 적합하다.
본 반도체 장치 제조 방법에서는, 다음으로 도 6의 (a) 및 도 6의 (b)에 도시하는 바와 같이, 더 적층된 보강 웨이퍼(1R)에 있어서의 지지 기판(S)과 박화 웨이퍼(1T) 사이의 가접착제층(2)에 의한 가접착 상태를 해제하여, 지지 기판(S)의 떼어내기를 행한다(추가 접합 공정 후의 떼어내기 공정). 본 공정은, 바람직하게는 가접착제층(2) 중의 상술한 중합체, 즉, 다가 비닐에테르 화합물 (A)와 화합물 (B)의 중합체의 연화점(T3)보다 높은 온도에서 가접착제층(2)을 연화시키는 연화 처리를 포함한다. 이 연화 처리에 있어서의 가접착제층 가열 온도는, 바람직하게는 170℃ 이상이며, 또한 예를 들어 250℃ 이하이고, 바람직하게는 240℃ 이하, 보다 바람직하게는 230℃ 이하이다. 본 공정에서는, 예를 들어 이러한 연화 처리 후, 웨이퍼(1)에 대해 지지 기판(S)을 슬라이드시켜, 지지 기판(S)의 분리 내지 떼어내기를 행한다. 보강 웨이퍼(1R)의 떼어내기 후, 웨이퍼(1) 상에 가접착제가 남아 있는 경우에는, 당해 가접착제를 제거한다.
본 반도체 장치 제조 방법에서는, 준비되는 추가 보강 웨이퍼(1R)마다, 보강 웨이퍼(1R)의 웨이퍼(1)를 박화하는 박화 공정(도 1), 상술한 추가 접합 공정(도 5), 및 그 후의 떼어내기 공정(도 6)을 포함하는 일련의 과정을 반복함으로써, 복수의 박화 웨이퍼(1T)를 순차적으로 적층하여 웨이퍼 적층체(Y)를 형성할 수 있다(웨이퍼 적층체 형성 공정). 웨이퍼 적층체 형성 공정에서는, 적어도 2개의 웨이퍼 적층체(Y)를 형성한다. 웨이퍼 적층체(Y) 사이에 있어서, 웨이퍼 적층수는 동일해도 되고 달라도 된다. 도 7에는, 웨이퍼(3) 상에 3매의 박화 웨이퍼(1T)가 다단으로 배치된 구성을 갖는 웨이퍼 적층체(Y)를 일례로서 도시한다.
다음으로, 도 8에 도시하는 바와 같이, 각 웨이퍼 적층체(Y)에 있어서 관통 전극(5)을 형성한다(전극 형성 공정). 관통 전극(5)은, 웨이퍼 적층체(Y)에 있어서 다른 웨이퍼에 형성되어 있는 반도체 소자 사이를 전기적으로 접속하기 위한 것이며, 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)(제1 웨이퍼)의 소자 형성면(1a)으로부터 타단에 위치하는 웨이퍼(3)(제2 웨이퍼)의 소자 형성면(3a)을 넘는 위치까지 당해 웨이퍼 적층체(Y) 내를 관통하여 연장된다. 본 공정에서는, 예를 들어 모든 박화 웨이퍼(1T)와 접착제(4)(접착제층)를 관통하며, 또한 상은 3 내에 들어가는 개구부의 형성, 당해 개구부의 내벽면으로의 절연막(도시 생략)의 형성, 절연막 표면으로의 배리어층(도시 생략)의 형성, 배리어층 표면으로의 전기 도금용 시드층(도시 생략)의 형성, 및 전기 도금법에 의한 개구부 내로의 구리 등 도전 재료의 충전을 거치거나 하여, 관통 전극(5)을 형성할 수 있다. 개구부의 형성 방법으로서는 예를 들어 반응성 이온 에칭을 들 수 있다. 또한, 관통 전극(5)의 형성에는, 예를 들어 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용해도 된다. 형성되는 관통 전극(5)에 의해, 구체적으로는 각 박화 웨이퍼(1T)의 소자 형성면(1a)의 측에 형성되어 있는 배선 구조(도시 생략) 및 웨이퍼(3)의 소자 형성면(3a)의 측에 형성되어 있는 배선 구조(도시 생략)가, 서로 전기적으로 접속된다. 이러한 관통 전극(5)에 의하면, 제조되는 반도체 장치에 있어서, 반도체 소자 사이를 단거리에서 적절하게 전기적 접속할 수 있다. 따라서, 이러한 관통 전극(5)을 형성한다고 하는 구성은, 제조되는 반도체 장치에 있어서, 효율이 좋은 디지털 신호 처리를 실현하는 데 있어서 적합하고, 고주파 신호의 감쇠를 억제하는 데 있어서 적합하며, 또한 소비 전력을 억제하는 데 있어서도 적합하다.
본 반도체 장치 제조 방법에 있어서는, 다음으로 도 9에 도시하는 바와 같이, 각 웨이퍼 적층체(Y)에 있어서의 웨이퍼(3)의 이면(3b)측에 대한 연삭에 의해 당해 웨이퍼(3)를 박화하여, 그 이면(3b)측에서 관통 전극(5)을 노출시킨다(전극 단부 노출화 공정). 박화 후의 웨이퍼(3)의 두께는, 예를 들어 5 내지 200㎛이다. 본 공정을 거친 웨이퍼 적층체(Y)에서는, 관통 전극(5)은 웨이퍼 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)(제1 웨이퍼)의 소자 형성면(1a)에서 노출됨과 함께, 웨이퍼 적층 방향의 타단에 위치하는 웨이퍼(3)(제2 웨이퍼)의 이면(3b)에서 노출되게 된다.
본 반도체 장치 제조 방법에 있어서는, 다음으로 전극 단부 노출화 공정을 거친 2개의 웨이퍼 적층체(Y)를, 그들 웨이퍼 적층체(Y) 사이에서 관통 전극(5)을 전기적으로 접속하면서, 적층하여 접합한다(다층화 공정).
다층화 공정에서는, 도 10에 도시하는 바와 같이, 접합 대상인 한쪽의 웨이퍼 적층체(Y)에 있어서의 박화 웨이퍼(1T)(제1 웨이퍼)의 소자 형성면(1a)측과, 다른 쪽의 웨이퍼 적층체(Y)에 있어서의 박화 웨이퍼(1T)(제1 웨이퍼)의 소자 형성면(1a)측의 접합이 행해져도 된다(웨이퍼 적층체 간의 face-to-face 접합). 접합 방법으로서는, 한쪽의 웨이퍼 적층체(Y)의 관통 전극(5)과 다른 쪽의 웨이퍼 적층체(Y)의 관통 전극(5) 사이에 범프를 개재시키는 범프 접합이나, 이른바 직접 접합을 들 수 있고, 직접 접합으로서는, 예를 들어 Cu 전극 간의 Cu-Cu 접합 등 전극 간 다이렉트 접합을 들 수 있다(후술하는 웨이퍼 적층체 간 접합에 있어서의 접합 방법에 대해서도 마찬가지임). 도 10은 직접 접합에 의해 웨이퍼 적층체(Y)끼리가 face-to-face 접합되는 경우를 일례로서 도시하는 것이다.
다층화 공정에서는, 도 11에 도시하는 바와 같이, 접합 대상인 한쪽의 웨이퍼 적층체(Y)에 있어서의 박화 웨이퍼(1T)(제1 웨이퍼)의 소자 형성면(1a)측과, 다른 쪽의 웨이퍼 적층체(Y)에 있어서의 웨이퍼(3)(제2 웨이퍼)의 이면(3b)측의 접합이 행해져도 된다(웨이퍼 적층체 간의 face-to-back 접합). 접합 방법으로서는, 상술한 범프 접합이나 직접 접합을 들 수 있다. 도 11은 직접 접합에 의해 웨이퍼 적층체(Y)끼리가 face-to-back 접합되는 경우를 일례로서 나타내는 것이다.
다층화 공정에서는, 도 12에 도시하는 바와 같이, 접합 대상인 한쪽의 웨이퍼 적층체(Y)에 있어서의 웨이퍼(3)(제2 웨이퍼)의 이면(3b)측과, 다른 쪽의 웨이퍼 적층체(Y)에 있어서의 웨이퍼(3)(제2 웨이퍼)의 이면(3b)측의 접합이 행해져도 된다(웨이퍼 적층체 간의 back-to-back 접합). 접합 방법으로서는, 상술한 범프 접합이나 직접 접합을 들 수 있다. 도 12는 직접 접합에 의해 웨이퍼 적층체(Y)끼리가 back-to-back 접합되는 경우를 일례로서 도시하는 것이다.
이 후, 얻어지는 웨이퍼 적층체의 적층 방향의 양단에 위치하는 웨이퍼의 표면에 절연막(도시 생략)을 형성하고, 당해 웨이퍼 적층체 내의 배선 구조(도시 생략)와 전기적으로 접속하는 외부 접속용 범프(도시 생략)를 한쪽의 절연막 상에 형성해도 된다.
이상과 같이 하여, 반도체 소자가 그 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조할 수 있다. 이 반도체 장치는, 다이싱에 의해 개편화되어도 된다.
본 실시 형태의 반도체 장치 제조 방법에 있어서의 상술한 전극 형성 공정에서는, 각 웨이퍼 적층체(Y) 내에, 그것에 포함되는 복수의 웨이퍼에 걸쳐 연장되는 관통 전극(5)이 형성된다. 이러한 구성은, 웨이퍼 적층체(Y)의 형성 과정에서 웨이퍼마다 관통 전극을 형성하기 위한 일련의 스텝(즉, 1매의 웨이퍼를 관통하는 개구부의 형성이나, 그 개구부의 내벽면으로의 절연막의 형성, 개구부 내로의 도전 재료의 충전, 이들에 수반되는 각종 양태의 세정 처리 등)의 실시를 회피 또는 삭감하기에 적합하고, WOW 프로세스에 있어서 반도체 장치를 효율적으로 제조하기에 적합하다.
본 실시 형태의 반도체 장치 제조 방법에 있어서의 상술한 다층화 공정에서는, 이미 관통 전극(5)이 형성되어 있는 2개의 웨이퍼 적층체(Y, Y) 사이에서 관통 전극(5)이 전기적으로 접속되면서 웨이퍼 적층체(Y, Y)가 접합되어, 웨이퍼가 더 다층화된다. 이러한 구성은, WOW 프로세스에 있어서 큰 웨이퍼 적층수를 실현하기에 적합하다.
WOW 프로세스에 있어서는, 웨이퍼 적층체의 웨이퍼 적층수가 증가할수록, 적층체 두께 방향에 있어서 당해 복수의 웨이퍼에 걸쳐 연장되는 개구부를 적절하게 형성하는 것이 곤란해지는 경향이 있어 당해 개구부 내에 관통 전극을 적절하게 형성하는 것이 곤란해지는 경향이 있다. 그러나 본 반도체 장치 제조 방법에서는, 제조 목적의 반도체 장치의 반도체 소자 적층수에 상당하는 적층수의 웨이퍼 적층체(Y)를 일괄적으로 관통하는 전극을 형성할 필요는 없다. 이러한 본 반도체 장치 제조 방법은, 일괄 관통 전극의 형성에 수반되는 상술한 곤란성을 회피 또는 억제하기에 적합하다.
이상과 같이, 본 실시 형태의 반도체 장치 제조 방법은, 웨이퍼 적층체의 증대에 수반되는 관통 전극의 형성의 곤란성을 회피 또는 억제하여 큰 웨이퍼 적층수를 실현하면서, 효율적으로 반도체 장치를 제조하기에 적합한 것이다.
또한, 본 반도체 장치 제조 방법은, 상기한 전극 형성 공정에 있어서의 관통 전극 형성 방법으로서 예를 들어 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용하는 경우에, 각 웨이퍼에 있어서의 반도체 소자의 고밀도화를 도모하기에 적합하다. 동 문헌에 기재된 관통 전극 형성 방법에 의하면, 예를 들어 도 13에 도시하는 바와 같이, 연속해서 관통 전극 E를 이루게 되는, 각 웨이퍼(W) 내에 형성되는 부분 도전부 Ea가, 인접 웨이퍼(W) 사이에서는 다른 단면적(웨이퍼 면 내 방향의 단면적)으로 형성되어, 웨이퍼 적층수가 증가할수록 부분 도전부 Ea의 단면적이 웨이퍼(W)마다 불가피적으로 점증하는 구조가 발생한다. 이러한 구조에 있어서는, 웨이퍼 적층수가 증가할수록, 웨이퍼(W)에 있어서의 반도체 소자 형성 가능 면적은 작아져 소자의 고밀도화를 도모하기 어려워진다. 그러나 상술한 본 반도체 장치 제조 방법에서는, 제조 목적의 반도체 장치의 반도체 소자 적층수에 상당하는 적층수의 웨이퍼 적층체를 일괄적으로 관통하는 전극을 형성할 필요는 없다. 이러한 본 반도체 장치 제조 방법은, 웨이퍼 적층수의 증대를 도모하면서 각 웨이퍼에 있어서의 반도체 소자의 고밀도화를 도모하기에 적합한 것이다.
본 반도체 장치 제조 방법에 있어서, 보강 웨이퍼(1R) 내의 가접착제층(2)을 형성하기 위한 가접착제는, 상술한 바와 같이, 바람직하게는 다가 비닐에테르 화합물 (A)와, 그 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물 (B)와, 열가소성 수지 (C)를 함유한다. 이러한 구성의 가접착제는, 지지 기판(S)과 웨이퍼(1) 사이에 경화 형성되는 가접착제층의 형태에 있어서, 도 1의 (b)를 참조하여 상술한 박화 공정에서의 웨이퍼(1)에 대한 연삭 등에 견딜 수 있는 높은 접착력을 확보하면서, 예를 들어 130 내지 250℃ 정도의 비교적 높은 연화 온도를 실현하기에 적합하다.
본 반도체 장치 제조 방법에 있어서, 도 3을 참조하여 상술한 접합 공정에서 사용되는 접착제(4)는, 상술한 바와 같이, 바람직하게는 중합성기 함유 폴리오르가노실세스퀴옥산을 함유한다. 상술한 바와 같이, 중합성기 함유 폴리오르가노실세스퀴옥산은, 예를 들어 30 내지 200℃ 정도의 비교적 낮은 중합 온도 내지 경화 온도를 실현하기에 적합함과 함께, 경화 후에 있어서 높은 내열성을 실현하기에 적합하며, 따라서 중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제에 의한 웨이퍼 간 접착제 접합은, 웨이퍼 사이에 형성되는 접착제층에 있어서 높은 내열성을 실현함과 함께, 접착제층 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼 내의 소자에 대한 대미지를 억제하기에 적합하다.
가접착제층(2) 형성용의 가접착제와 웨이퍼 간 접합용의 접착제(4)에 대해 모두 상술한 바람직한 구성이 채용되는 경우, 다음과 같은 복합적이며 기능적인 구성을 실현할 수 있다. 도 3을 참조하여 상술한 접합 공정에 제공되는 보강 웨이퍼(1R) 내의 가접착제층(2)이 상술한 바와 같이 비교적 높은 연화 온도를 실현하기에 적합하고, 또한 동일 공정에서 사용되는 접착제(4)(중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제)가 상술한 바와 같이 비교적 낮은 경화 온도와 경화 후의 고내열성을 실현하기에 적합하다고 하는 구성이다. 이러한 복합적인 기능적 구성은, 접합 공정의 실시와 도 4를 참조하여 상술한 그 후의 떼어내기 공정의 실시를 양립시키기에 적합하다. 즉, 당해 구성은, 접합 공정을 비교적 저온의 조건에서 실시하여, 보강 웨이퍼(1R)에 있어서의 지지 기판(S)과 박화 웨이퍼(1T)의 가접착 상태를 유지하면서 베이스 웨이퍼인 웨이퍼(3)에 대한 당해 박화 웨이퍼(1T)의 양호한 접착제 접합을 실현하기에 적합함과 함께, 그 후의 떼어내기 공정을 비교적 고온의 조건에서 실시하여, 웨이퍼(3)와 박화 웨이퍼(1T) 사이의 접착제 접합을 유지하면서 가접착제층(2)을 연화시켜 박화 웨이퍼(1T)로부터의 지지 기판(S)의 떼어내기를 실시하기에 적합하다. 박화 웨이퍼(1T)로부터의 지지 기판(S)의 떼어내기에 있어서 가접착제층(2)의 연화를 거쳐 가접착제층(2)에 의한 가접착 상태를 해제한다고 하는 구성은, 박화 웨이퍼(1T)에 대해 국소적으로 강한 응력이 작용하는 것을 회피 또는 억제하여 당해 웨이퍼의 파손을 회피하기에 적합하다. 상기한 복합적 구성은, 웨이퍼 적층체(Y)의 형성에 있어서, 웨이퍼 파손을 회피하면서 접착제 접합을 통해 얇은 웨이퍼를 다층화하기에 적합한 것이다.
본 반도체 장치 제조 방법에 있어서는, 도 1 내지 도 6을 참조하여 상술한 웨이퍼 적층체 형성 공정 대신에 도 14 및 도 15에 도시하는 웨이퍼 적층체 형성 공정을 거쳐, 웨이퍼 적층체(Y)를 형성해도 된다.
이 웨이퍼 적층체 형성 공정에서는, 먼저, 도 14의 (a) 및 도 14의 (b)에 도시하는 바와 같이, 나중에 반도체 소자가 내장되게 되는 반도체 웨이퍼인 웨이퍼(1')와, 이미 반도체 소자가 내장되어 있는 소자 형성면(3a)을 편면에 갖는 웨이퍼(3)가, 상술한 접착제(4)를 통해 접합된다. 구체적으로는, 먼저, 접합 대상면(웨이퍼(3)의 소자 형성면(3a), 웨이퍼(1')의 한쪽 면) 중 한쪽 또는 양쪽에 접착제(4)를 스핀 코팅에 의해 도포하여 접착제층을 형성한다. 접착제(4) 도포 전에, 접합 대상면 중 한쪽 또는 양쪽에 실란 커플링제 처리를 실시해도 된다. 다음으로, 가열에 의해 접착제(4)(접착제층)를 건조시켜 고화시킨다. 다음으로, 접착제(4)(접착제층)를 통해 접합 대상면을 접합한다. 그 후, 접합 대상면 사이에 있어서 가열에 의해 접착제(4)를 경화시킨다. 접착제(4) 경화 후에 있어서의 접착제층의 두께는, 예를 들어 0.5 내지 20㎛이다. 접착제(4)에 의한 접합을 이루기 위한 여러 조건에 대해서는, 도 3을 참조하여 상술한 접합 공정에 있어서의 여러 조건과 마찬가지이다.
다음으로, 도 14의 (c)에 도시하는 바와 같이, 웨이퍼(1')가 박화된다. 본 공정에서는, 예를 들어 웨이퍼(1')에 대한 연삭 가공에 의해 웨이퍼(1')를 소정의 두께까지 박화하여 박화 웨이퍼(1T')를 형성한다. 박화 후의 웨이퍼(1')(박화 웨이퍼(1T'))의 두께는, 예를 들어 1 내지 20㎛이다.
다음으로, 도 14의 (d)에 도시하는 바와 같이, 박화 웨이퍼(1T')의 피연삭면측에 소자 형성면(1a)을 형성한다. 구체적으로는, 박화 웨이퍼(1T')의 피연삭면측에 대해, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐 복수의 반도체 소자(도시 생략)를 내장한다. 이에 의해, 피연삭면측에 소자 형성면(1a)을 갖는 박화 웨이퍼(1T)가 형성된다.
다음으로, 도 15의 (a) 및 도 15의 (b)에 도시하는 바와 같이, 나중에 반도체 소자가 내장되게 되는 반도체 웨이퍼인 새로운 웨이퍼(1')와 박화 웨이퍼(1T)가, 상술한 접착제(4)를 통해 접합된다. 구체적으로는, 먼저, 접합 대상면(박화 웨이퍼(1T)의 소자 형성면(1a), 새로운 웨이퍼(1')의 한쪽 면) 중 한쪽 또는 양쪽에 접착제(4)를 스핀 코팅에 의해 도포하여 접착제층을 형성한다. 접착제(4)의 도포 전에, 접합 대상면 중 한쪽 또는 양쪽에 실란 커플링제 처리를 실시해도 된다. 다음으로, 가열에 의해 접착제(4)(접착제층)를 건조시켜 고화시킨다. 다음으로, 접착제(4)(접착제층)를 통해 접합 대상면을 접합한다. 그 후, 접합 대상면 사이에 있어서 가열에 의해 접착제(4)를 경화시킨다. 접착제(4) 경화 후에 있어서의 접착제층의 두께는, 예를 들어 0.5 내지 20㎛이다. 접착제(4)에 의한 접합을 이루기 위한 여러 조건에 대해서는, 도 3을 참조하여 상술한 접합 공정에 있어서의 여러 조건과 마찬가지이다.
다음으로, 도 15의 (c)에 도시하는 바와 같이, 웨이퍼(1')가 박화된다. 본 공정에서는, 예를 들어 웨이퍼(1')에 대한 연삭 가공에 의해 웨이퍼(1')를 소정의 두께까지 박화하여 박화 웨이퍼(1T')를 형성한다. 박화 후의 웨이퍼(1')(박화 웨이퍼(1T'))의 두께는, 예를 들어 1 내지 20㎛이다.
다음으로, 도 15의 (d)에 도시하는 바와 같이, 박화 웨이퍼(1T')의 피연삭면측에 소자 형성면(1a)을 형성한다. 구체적으로는, 박화 웨이퍼(1T')의 피연삭면측에 대해, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐 복수의 반도체 소자(도시 생략)를 내장한다. 이에 의해, 피연삭면측에 소자 형성면(1a)을 갖는 박화 웨이퍼(1T)가 형성된다.
상술한 반도체 장치 제조 방법에서는, 하단 웨이퍼에 대한 웨이퍼(1')의 접합과, 그 웨이퍼(1')의 박화와, 박화 후의 웨이퍼(1')에 대한 반도체 소자의 형성을 포함하는 일련의 과정을 이상과 같이 소정의 횟수 반복하는 웨이퍼 적층체 형성 공정을 채용해도 된다.
이상의 정리로서 본 발명의 구성 및 그 베리에이션을 이하에 부기한다.
[1] 소자 형성면 및 이와는 반대의 이면을 각각이 갖는 복수의 웨이퍼를, 인접하는 2개의 웨이퍼에 있어서 한쪽의 웨이퍼의 소자 형성면과 다른 쪽의 웨이퍼 이면이 대향하는 배향으로 포함하는, 적층 구조를 각각이 갖는, 적어도 2개의 웨이퍼 적층체를 형성하는 웨이퍼 적층체 형성 공정과,
상기 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하며 또한 이면측에 인접 웨이퍼가 위치하는 제1 웨이퍼의 소자 형성면측으로부터, 타단에 위치하는 제2 웨이퍼의 소자 형성면을 넘는 위치까지, 당해 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 각 웨이퍼 적층체에 형성하는 전극 형성 공정과,
상기 전극 형성 공정을 거친 각 웨이퍼 적층체에 있어서의 상기 제2 웨이퍼의 이면측에 대한 연삭에 의해 당해 제2 웨이퍼를 박화하여 당해 이면측에서 상기 관통 전극을 노출시키는 전극 단부 노출화 공정과,
상기 전극 단부 노출화 공정을 거친 적어도 2개의 웨이퍼 적층체를, 당해 웨이퍼 적층체 사이에서 관통 전극을 전기적으로 접속하면서 적층하여 접합하는 다층화 공정을 포함하는, 반도체 장치 제조 방법.
[2] 상기 전극 형성 공정은, 상기 웨이퍼 적층체에 있어서 상기 제1 웨이퍼의 소자 형성면측으로부터 상기 제2 웨이퍼의 소자 형성면을 넘는 위치까지 연장되는 개구부를 형성하는 공정과, 당해 개구부 내에 도전 재료를 충전하는 공정을 포함하는, [1]에 기재된 반도체 장치 제조 방법.
[3] 상기 전극 단부 노출화 공정에 있어서, 박화 후의 제2 웨이퍼의 두께가 5 내지 200㎛인, [1] 또는 [2]에 기재된 반도체 장치 제조 방법.
[4] 상기 다층화 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측의 접합이 행해지는, [1] 내지 [3] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[5] 상기 다층화 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측의 접합이 행해지는, [1] 내지 [3] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[6] 상기 다층화 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측의 접합이 행해지는, [1] 내지 [3] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[7] 상기 웨이퍼 적층체 형성 공정은, 소자 형성면 및 이와는 반대의 이면을 갖는 베이스 웨이퍼의 상기 소자 형성면측에 웨이퍼를 접합하는 공정과, 당해 웨이퍼에 대한 연삭에 의해 상기 베이스 웨이퍼 상에 박화 웨이퍼를 형성하는 공정과, 당해 박화 웨이퍼에 있어서의 피연삭면측에 반도체 소자를 형성하는 공정을 포함하는, [1] 내지 [6] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[8] 상기 웨이퍼 적층체 형성 공정은, 상기 베이스 웨이퍼 상의 상기 박화 웨이퍼의 소자 형성면측에 웨이퍼를 접합하는 공정과, 당해 웨이퍼에 대한 연삭에 의해 상기 베이스 웨이퍼 상에 박화 웨이퍼를 형성하는 공정과, 당해 박화 웨이퍼에 있어서의 피연삭면측에 반도체 소자를 형성하는 공정을 더 포함하는, [7]에 기재된 반도체 장치 제조 방법.
[9] 상기 박화 웨이퍼의 두께가 1 내지 20㎛인, [7] 또는 [8]에 기재된 반도체 장치 제조 방법.
[10] 상기 웨이퍼 적층체 형성 공정은,
소자 형성면 및 이와는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는 보강 웨이퍼를 준비하는 공정과,
상기 보강 웨이퍼에 있어서의 상기 웨이퍼를 그 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
소자 형성면 및 이와는 반대의 이면을 갖는 베이스 웨이퍼의 상기 소자 형성면측과, 상기 보강 웨이퍼의 상기 박화 웨이퍼의 이면측을, 접착제를 통해 접합하는 접합 공정과,
상기 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 떼어내기를 행하는 떼어내기 공정을 포함하는, [1] 내지 [6] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[11] 상기 웨이퍼 적층체 형성 공정은,
소자 형성면 및 이와는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는 적어도 하나의 추가 보강 웨이퍼를 준비하는 공정과,
각 추가 보강 웨이퍼에 있어서의 상기 웨이퍼를 그 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
상기 추가 보강 웨이퍼에 있어서의 상기 박화 웨이퍼의 이면측을, 상기 베이스 웨이퍼 상의 박화 웨이퍼의 소자 형성면측에 상기 접착제를 통해 접합하는, 적어도 하나의 추가 접합 공정과,
상기 추가 접합 공정마다 행해지는 적어도 하나의, 상기 추가 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 떼어내기를 행하는 떼어내기 공정을 더 포함하는, [10]에 기재된 반도체 장치 제조 방법.
[12] 상기 웨이퍼의 구성 재료가, 실리콘(Si), 게르마늄(Ge), 탄화규소(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 또는 인듐인(InP)인, [1] 내지 [11] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[13] 상기 웨이퍼의 두께가 1000㎛ 이하인, [1] 내지 [12] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[14] 상기 지지 기판이 실리콘 웨이퍼 또는 유리 웨이퍼인, [10] 내지 [13] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[15] 상기 지지 기판이 실리콘 웨이퍼인, [14]에 기재된 반도체 장치 제조 방법.
[16] 상기 지지 기판의 두께가 300㎛ 이상 800㎛ 이하인, [10] 내지 [15] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[17] 상기 지지 기판의 두께가 700㎛ 이상 800㎛ 이하인, [10] 내지 [16] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[18] 상기 가접착제층을 형성하기 위한 가접착제는, 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유하는, [10] 내지 [17] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[19] 상기 접착제는, 중합성기 함유 폴리오르가노실세스퀴옥산을 함유하는, [10] 내지 [18] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[20] 상기 다가 비닐에테르 화합물이, 상기 식 (a)로 표시되는 분자 내에 2개 이상의 비닐에테르기를 갖는 화합물인, [10] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[21] 상기 다가 비닐에테르 화합물이, 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르, 및 트리에틸렌글리콜디비닐에테르, 그리고 상기 식 (a-1) 내지 (a-21)로 표시되는 화합물로 이루어지는 군에서 선택되는 적어도 1종의 화합물인, [10] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[22] 상기 다가 비닐에테르 화합물이, 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르, 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군에서 선택되는 적어도 1종의 화합물인, [10] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[23] 상기 다가 비닐에테르 화합물이, 1,4-부탄디올디비닐에테르, 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군에서 선택되는 적어도 1종의 화합물인, [10] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[24] 상기 다가 비닐에테르 화합물이, 디에틸렌글리콜디비닐에테르, 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군에서 선택되는 적어도 1종이 화합물인, [10] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[25] 상기 다가 비닐에테르 화합물이, 1,4-부탄디올디비닐에테르, 및 디에틸렌글리콜디비닐에테르로 이루어지는 군에서 선택되는 적어도 1종의 화합물인, [10] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[26] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물이, 상기 식 (b)로 표시되는 구성 단위(반복 단위)를 2 이상 갖는 화합물인, [10] 내지 [25] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[27] 상기 식 (b)의 n2가 1 내지 3의 정수인, [26]에 기재된 반도체 장치 제조 방법.
[28] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 수가 2 내지 40의 정수인, [26] 또는 [27]에 기재된 반도체 장치 제조 방법.
[29] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 비율이 30질량％ 이상이며, 상기 X가 히드록시기인, [26] 내지 [28] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[30] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 비율이 1질량％ 이상이며, 상기 X가 카르복시기인, [26] 내지 [28] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[31] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1) 내지 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[32] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-3), (b-4), 및 (b-5)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[33] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-3), (b-4) 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[34] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-3), (b-5), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[35] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-4), (b-5), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[36] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-3), (b-4), (b-5), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[37] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-3), 및 (b-4)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[38] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-3), 및 (b-5)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[39] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-4), 및 (b-5)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[40] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-3), (b-4), 및 (b-5)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[41] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-3), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[42] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-4), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[43] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-3), (b-4), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[44] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), (b-5), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[45] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-3), (b-5), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[46] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-4), (b-5), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[47] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), 및 (b-3)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[48] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), 및 (b-4)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[49] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-3), 및 (b-4)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[50] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-2), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[51] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-3), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[52] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), (b-5), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[53] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), 및 (b-2)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[54] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), 및 (b-3)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[55] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), 및 (b-4)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[56] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), 및 (b-5)로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[57] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가, 상기 식 (b-1), 및 (b-6)으로 이루어지는 군에서 선택되는 적어도 1종의 구성 단위인, [26] 내지 [30] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[58] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물이, 상기 식 (b)로 표시되는 구성 단위(반복 단위)만을 갖는 단독 중합체인, [26] 내지 [57] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[59] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물이, 상기 식 (b)로 표시되는 구성 단위(반복 단위)와 다른 구성 단위를 갖는 블록 중합체, 그라프트 중합체, 또는 랜덤 중합체인, [26] 내지 [57] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[60] 상기 다른 구성 단위가, 쇄상 올레핀, 방향족 비닐 화합물, 불포화 카르복실산에스테르, 카르복실산비닐에스테르, 및 불포화시 카르복실산디에스테르로 이루어지는 군에서 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [59]에 기재된 반도체 장치 제조 방법.
[61] 상기 방향족 비닐 화합물이, 스티렌, 비닐톨루엔, 및 α-메틸스티렌으로 이루어지는 군에서 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [60]에 기재된 반도체 장치 제조 방법.
[62] 상기 방향족 비닐 화합물이, 스티렌, 및 비닐톨루엔으로 이루어지는 군에서 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [60]에 기재된 반도체 장치 제조 방법.
[63] 상기 방향족 비닐 화합물이, 스티렌, 및 α-메틸스티렌으로 이루어지는 군에서 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [60]에 기재된 반도체 장치 제조 방법.
[64] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물의 연화점이 50℃ 이상 250℃ 이하인, [10] 내지 [63] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[65] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물의 중량 평균 분자량(GPC법에 의한 폴리스티렌 환산값)이 1500 이상인, [10] 내지 [64] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[66] 상기 열가소성 수지가, 폴리비닐아세탈계 수지, 폴리에스테르계 수지, 폴리우레탄계 수지, 및 폴리아미드계 수지로 이루어지는 군에서 선택되는 적어도 1종인, [10] 내지 [65] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[67] 상기 열가소성 수지가, 폴리비닐아세탈계 수지, 및 폴리에스테르계 수지로 이루어지는 군에서 선택되는 적어도 1종인, [10] 내지 [65] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[68] 상기 폴리비닐아세탈계 수지가, 폴리비닐포르말, 및 폴리비닐부티랄로 이루어지는 군에서 선택되는 적어도 1종인, [66] 또는 [67]에 기재된 반도체 장치 제조 방법.
[69] 상기 폴리에스테르계 수지가, 락톤의 개환 중합에 의해 얻어지는 폴리에스테르인, [66] 또는 [67]에 기재된 반도체 장치 제조 방법.
[70] 상기 폴리에스테르계 수지가, ε-카프로락톤, δ-발레로락톤, 및 γ-부티로락톤으로 이루어지는 군에서 선택되는 적어도 1종의 개환 중합에 의해 얻어지는 폴리에스테르인, [66] 또는 [67]에 기재된 반도체 장치 제조 방법.
[71] 상기 폴리에스테르계 수지가, ε-카프로락톤, 및 γ-부티로락톤으로 이루어지는 군에서 선택되는 적어도 1종의 개환 중합에 의해 얻어지는 폴리에스테르인, [66] 또는 [67]에 기재된 반도체 장치 제조 방법.
[68] 상기 폴리에스테르계 수지가, ε-카프로락톤, 및 δ-발레로락톤으로 이루어지는 군에서 선택되는 적어도 1종이 개환 중합에 의해 얻어지는 폴리에스테르인, [66] 또는 [67]에 기재된 반도체 장치 제조 방법.
[69] 상기 열가소성 수지의 중량 평균 분자량 Mw(GPC법에 의한 폴리스티렌 환산값)가 1500 내지 100000인, [18] 내지 [68] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[70] 상기 가접착제에 있어서의 상기 열가소성 수지의 함유량이, 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물 1질량부에 대해 0.1 내지 3질량물인, [18] 내지 [69] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[71] 상기 가접착제가, 1가의 알코올 및/또는 1가의 카르복실산을 더 함유하는, [10] 내지 [70] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[72] 상기 가접착제의 연화 온도가 130 내지 250℃인, [10] 내지 [71] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[73] 상기 박화 웨이퍼의 두께가 1 내지 20㎛인, [10] 내지 [72] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[74] 상기 중합성기 함유 폴리오르가노실세스퀴옥산이, 상기 식 (1) 및 상기 식 (2)로 표시되는 구성 단위를 포함하는, [19] 내지 [73] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[75] 상기 식 (1) 및 상기 식 (2)에 있어서의 R1이, 에폭시기 또는 (메트)아크릴로일기를 함유하는 기인, [74]에 기재된 반도체 장치 제조 방법.
[76] 상기 에폭시기를 함유하는 기가, 상기한 식 (3) 내지 (6)으로 표시되는 기 중 적어도 1종인, [75]에 기재된 반도체 장치 제조 방법.
[77] 상기 에폭시기를 함유하는 기가, 상기한 식 (3), (4), 및 (5)로 표시되는 기 중 적어도 1종인, [75]에 기재된 반도체 장치 제조 방법.
[78] 상기 에폭시기를 함유하는 기가, 상기한 식 (3), (5), 및 (6)으로 표시되는 기 중 적어도 1종인, [75]에 기재된 반도체 장치 제조 방법.
[79] 상기 에폭시기를 함유하는 기가, 상기한 식 (3), (4), 및 (6)으로 표시되는 기 중 적어도 1종인, [75]에 기재된 반도체 장치 제조 방법.
[80] 상기 에폭시기를 함유하는 기가, 상기한 식 (3), 및 (4)로 표시되는 기 중 적어도 1종인, [75]에 기재된 반도체 장치 제조 방법.
[81] 상기 에폭시기를 함유하는 기가, 상기한 식 (3), 및 (5)로 표시되는 기 중 적어도 1종인, [75]에 기재된 반도체 장치 제조 방법.
[82] 상기 에폭시기를 함유하는 기가, 상기한 식 (3), 및 (6)으로 표시되는 기 중 적어도 1종인, [75]에 기재된 반도체 장치 제조 방법.
[83] 상기 에폭시기를 함유하는 기가, 2-(3,4-에폭시시클로헥실)에틸기인, [75]에 기재된 반도체 장치 제조 방법.
[84] 상기 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량 Mn(GPC법에 의한 폴리스티렌 환산값)이 1000 내지 50000인, [19] 내지 [83] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[85] 상기 중합성기 함유 폴리오르가노실세스퀴옥산의 분자량 분산도(Mw/Mn)가 1.0 내지 4.0인, [19] 내지 [84] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[86] 상기 접합 공정에 있어서, 베이스 웨이퍼의 두께가 300㎛ 이상 1000㎛ 이하인, [10] 내지 [85] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[87] 상기 접합 공정은, 상기 중합체의 연화점보다 낮은 온도에서 상기 접착제를 경화시키는 경화 처리를 포함하고,
상기 떼어내기 공정은, 상기 중합체의 연화점보다 높은 온도에서 상기 가접착제층을 연화시키는 연화 처리를 포함하는, [10] 내지 [86] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[88] 상기 경화 처리의 온도가 30 내지 200℃인, [87]에 기재된 반도체 장치 제조 방법.
[89] 상기 경화 후에 있어서의 접착제층의 두께가 0.5 내지 20㎛인, [87] 또는 [88]에 기재된 반도체 장치 제조 방법.
[90] 상기 연화 처리의 온도가 170℃ 이상 250℃ 이하인, [87] 내지 [89] 중 어느 하나에 기재된 반도체 장치 제조 방법.
본 발명의 제조 방법은, 웨이퍼 적층체의 증대에 수반되는 관통 전극의 형성의 곤란성을 회피 또는 억제하여 큰 웨이퍼 적층수를 실현하면서, 효율적으로 반도체 장치를 제조하기에 적합하다.
또한, 본 발명의 제조 방법은, 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼의 가접착 상태를 유지하면서 베이스 웨이퍼에 대한 당해 박화 웨이퍼의 양호한 접착제 접합을 실현하기에 적합함과 함께, 그 후의 떼어내기 공정에서, 베이스 웨이퍼와 박화 웨이퍼 사이의 접착제 접합을 유지하면서 가접착제층을 연화시켜 박화 웨이퍼로부터의 지지 기판의 떼어내기를 실시하기에 적합하다. 그 때문에, 반도체 소자가 내장된 웨이퍼의 적층을 거쳐 반도체 소자가 다층화되는 반도체 장치의 제조에 있어서, 웨이퍼 파손을 회피하면서 접착제를 통해 얇은 웨이퍼를 다층화할 수 있다.
따라서, 본 발명은 산업상 이용 가능성을 갖는다.
S: 지지 기판
1, 1': 웨이퍼
1T, 1T': 박화 웨이퍼
1a, 3a: 소자 형성면
1b, 3b: 이면
1R: 보강 웨이퍼
3: 웨이퍼(베이스 웨이퍼)
2: 가접착제층
4: 접착제
5: 관통 전극
Y: 웨이퍼 적층체

Claims (12)

  1. 소자 형성면 및 이와는 반대의 이면을 각각이 갖는 복수의 웨이퍼를, 인접하는 2개의 웨이퍼에 있어서 한쪽의 웨이퍼의 소자 형성면과 다른 쪽의 웨이퍼의 이면이 대향하는 배향으로 포함하는 적층 구조를 각각이 갖는, 적어도 2개의 웨이퍼 적층체를 형성하는 웨이퍼 적층체 형성 공정과,
    상기 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하며 또한 이면측에 인접 웨이퍼가 위치하는 제1 웨이퍼의 소자 형성면측으로부터 타단에 위치하는 제2 웨이퍼의 소자 형성면을 넘는 위치까지, 당해 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 각 웨이퍼 적층체에 형성하는 전극 형성 공정과,
    상기 전극 형성 공정을 거친 각 웨이퍼 적층체에 있어서의 상기 제2 웨이퍼의 이면측에 대한 연삭에 의해 당해 제2 웨이퍼를 박화하여 당해 이면측에서 상기 관통 전극을 노출시키는 전극 단부 노출화 공정과,
    상기 전극 단부 노출화 공정을 거친 적어도 2개의 웨이퍼 적층체를, 당해 웨이퍼 적층체 사이에서 관통 전극을 전기적으로 접속하면서 적층하여 접합하는 다층화 공정을 포함하는, 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 전극 형성 공정은, 상기 웨이퍼 적층체에 있어서 상기 제1 웨이퍼의 소자 형성면측으로부터 상기 제2 웨이퍼의 소자 형성면을 넘는 위치까지 연장되는 개구부를 형성하는 공정과, 당해 개구부 내에 도전 재료를 충전하는 공정을 포함하는, 반도체 장치 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 다층화 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측의 접합이 행해지는, 반도체 장치 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 다층화 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제1 웨이퍼의 소자 형성면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측의 접합이 행해지는, 반도체 장치 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 다층화 공정에서는, 접합 대상인 한쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측과, 다른 쪽의 웨이퍼 적층체에 있어서의 제2 웨이퍼의 이면측의 접합이 행해지는, 반도체 장치 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 웨이퍼 적층체 형성 공정은, 소자 형성면 및 이와는 반대의 이면을 갖는 베이스 웨이퍼의 상기 소자 형성면측에 웨이퍼를 접합하는 공정과, 당해 웨이퍼에 대한 연삭에 의해 상기 베이스 웨이퍼 상에 박화 웨이퍼를 형성하는 공정과, 당해 박화 웨이퍼에 있어서의 피연삭면측에 반도체 소자를 형성하는 공정을 포함하는, 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 웨이퍼 적층체 형성 공정은, 상기 베이스 웨이퍼 상의 상기 박화 웨이퍼의 소자 형성면측에 웨이퍼를 접합하는 공정과, 당해 웨이퍼에 대한 연삭에 의해 상기 베이스 웨이퍼 상에 박화 웨이퍼를 형성하는 공정과, 당해 박화 웨이퍼에 있어서의 피연삭면측에 반도체 소자를 형성하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 웨이퍼 적층체 형성 공정은,
    소자 형성면 및 이와는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는 보강 웨이퍼를 준비하는 공정과,
    상기 보강 웨이퍼에 있어서의 상기 웨이퍼를 그 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
    소자 형성면 및 이와는 반대의 이면을 갖는 베이스 웨이퍼의 상기 소자 형성면측과, 상기 보강 웨이퍼의 상기 박화 웨이퍼의 이면측을, 접착제를 통해 접합하는 접합 공정과,
    상기 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 떼어내기를 행하는 떼어내기 공정을 포함하는, 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 웨이퍼 적층체 형성 공정은,
    소자 형성면 및 이와는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는 적어도 하나의 추가 보강 웨이퍼를 준비하는 공정과,
    각 추가 보강 웨이퍼에 있어서의 상기 웨이퍼를 그 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
    상기 추가 보강 웨이퍼에 있어서의 상기 박화 웨이퍼의 이면측을, 상기 베이스 웨이퍼 상의 박화 웨이퍼의 소자 형성면측에 상기 접착제를 통해 접합하는 적어도 하나의 추가 접합 공정과,
    상기 추가 접합 공정마다 행해지는 적어도 하나의, 상기 추가 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 떼어내기를 행하는 떼어내기 공정을 더 포함하는, 반도체 장치 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 가접착제층을 형성하기 위한 가접착제는, 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유하는, 반도체 장치 제조 방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 접착제는, 중합성기 함유 폴리오르가노실세스퀴옥산을 함유하는, 반도체 장치 제조 방법.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 접합 공정은, 상기 중합체의 연화점보다 낮은 온도에서 상기 접착제를 경화시키는 경화 처리를 포함하고,
    상기 떼어내기 공정은, 상기 중합체의 연화점보다 높은 온도에서 상기 가접착제층을 연화시키는 연화 처리를 포함하는, 반도체 장치 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010032729A1 (ja) 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
JP2013077767A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 半導体装置及びその製造方法、並びに半導体装置の管理システム
KR20160112989A (ko) * 2015-03-19 2016-09-28 가부시기가이샤 디스코 적층 디바이스의 제조 방법
KR20170140985A (ko) * 2016-06-14 2017-12-22 삼성전자주식회사 반도체 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7462925B2 (en) * 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
WO2012120659A1 (ja) 2011-03-09 2012-09-13 国立大学法人東京大学 半導体装置の製造方法
JP2013191639A (ja) 2012-03-12 2013-09-26 Nippon Hoso Kyokai <Nhk> 積層型半導体装置及びその製造方法
KR102161260B1 (ko) 2013-11-07 2020-09-29 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
JP6393036B2 (ja) 2013-12-19 2018-09-19 国立大学法人東京工業大学 半導体装置及びその製造方法
JP2015176958A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP6391999B2 (ja) 2014-06-13 2018-09-19 株式会社ディスコ 積層デバイスの製造方法
WO2016204115A1 (ja) 2015-06-17 2016-12-22 株式会社ダイセル 硬化物の製造方法、硬化物、及び前記硬化物を含む積層物
CN108137994B (zh) * 2015-10-09 2021-08-03 株式会社大赛璐 粘接剂
JP6349539B2 (ja) * 2016-09-30 2018-07-04 株式会社新川 半導体装置の製造方法および実装装置
JP7069448B2 (ja) * 2016-12-16 2022-05-18 株式会社ダイセル 硬化性組成物、接着シート、硬化物、積層物、接着シートの製造方法、及び装置
US10163864B1 (en) * 2017-08-16 2018-12-25 Globalfoundries Inc. Vertically stacked wafers and methods of forming same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010032729A1 (ja) 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
JP2013077767A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 半導体装置及びその製造方法、並びに半導体装置の管理システム
KR20160112989A (ko) * 2015-03-19 2016-09-28 가부시기가이샤 디스코 적층 디바이스의 제조 방법
JP2016178162A (ja) 2015-03-19 2016-10-06 株式会社ディスコ 積層デバイスの製造方法
KR20170140985A (ko) * 2016-06-14 2017-12-22 삼성전자주식회사 반도체 패키지

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