KR102491921B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR102491921B1
KR102491921B1 KR1020217014956A KR20217014956A KR102491921B1 KR 102491921 B1 KR102491921 B1 KR 102491921B1 KR 1020217014956 A KR1020217014956 A KR 1020217014956A KR 20217014956 A KR20217014956 A KR 20217014956A KR 102491921 B1 KR102491921 B1 KR 102491921B1
Authority
KR
South Korea
Prior art keywords
wafer
group
semiconductor device
temporary adhesive
bonding
Prior art date
Application number
KR1020217014956A
Other languages
English (en)
Other versions
KR20210081377A (ko
Inventor
나오코 츠지
Original Assignee
주식회사 다이셀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 다이셀 filed Critical 주식회사 다이셀
Publication of KR20210081377A publication Critical patent/KR20210081377A/ko
Application granted granted Critical
Publication of KR102491921B1 publication Critical patent/KR102491921B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G65/00—Macromolecular compounds obtained by reactions forming an ether link in the main chain of the macromolecule
    • C08G65/02—Macromolecular compounds obtained by reactions forming an ether link in the main chain of the macromolecule from cyclic ethers by opening of the heterocyclic ring
    • C08G65/32—Polymers modified by chemical after-treatment
    • C08G65/329—Polymers modified by chemical after-treatment with organic compounds
    • C08G65/336—Polymers modified by chemical after-treatment with organic compounds containing silicon
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L83/00—Compositions of macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon only; Compositions of derivatives of such polymers
    • C08L83/04—Polysiloxanes
    • C08L83/06—Polysiloxanes containing silicon bound to oxygen-containing groups
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J125/00—Adhesives based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by an aromatic carbocyclic ring; Adhesives based on derivatives of such polymers
    • C09J125/18—Homopolymers or copolymers of aromatic monomers containing elements other than carbon and hydrogen
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J129/00—Adhesives based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by an alcohol, ether, aldehydo, ketonic, acetal, or ketal radical; Adhesives based on hydrolysed polymers of esters of unsaturated alcohols with saturated carboxylic acids; Adhesives based on derivatives of such polymers
    • C09J129/14—Homopolymers or copolymers of acetals or ketals obtained by polymerisation of unsaturated acetals or ketals or by after-treatment of polymers of unsaturated alcohols
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J135/00—Adhesives based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by a carboxyl radical, and containing at least another carboxyl radical in the molecule, or of salts, anhydrides, esters, amides, imides or nitriles thereof; Adhesives based on derivatives of such polymers
    • C09J135/08—Copolymers with vinyl ethers
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J167/00—Adhesives based on polyesters obtained by reactions forming a carboxylic ester link in the main chain; Adhesives based on derivatives of such polymers
    • C09J167/02—Polyesters derived from dicarboxylic acids and dihydroxy compounds
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J171/00—Adhesives based on polyethers obtained by reactions forming an ether link in the main chain; Adhesives based on derivatives of such polymers
    • C09J171/02—Polyalkylene oxides
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J183/00—Adhesives based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon, with or without sulfur, nitrogen, oxygen, or carbon only; Adhesives based on derivatives of such polymers
    • C09J183/04—Polysiloxanes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/04—Polysiloxanes
    • C08G77/14—Polysiloxanes containing silicon bound to oxygen-containing groups
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2203/00—Applications of adhesives in processes or use of adhesives in the form of films or foils
    • C09J2203/326—Applications of adhesives in processes or use of adhesives in the form of films or foils for bonding electronic components such as wafers, chips or semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0675—Polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0685—Polyether
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0715—Polysiloxane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

반도체 소자가 만들어 넣어진 웨이퍼의 적층을 거쳐 반도체 소자가 다층화되는 반도체 장치 제조 방법에 있어서, 웨이퍼 파손을 회피하면서 접착제 접합을 통하여 얇은 웨이퍼를 다층화하는 데 적합한 방법을 제공한다. 본 발명의 방법은 접합 공정과 분리 공정을 포함한다. 접합 공정에서는, 지지 기판(S)과 가접착제층(2)과 박화 웨이퍼(1T)의 적층 구조를 갖는 보강 웨이퍼(1R)에 있어서의 박화 웨이퍼(1T)의 이면(1b)측과, 웨이퍼(3)의 소자 형성면(3a)측을 접착제를 통하여 접합한다. 가접착제층(2)을 형성하기 위한 가접착제는, 다가 비닐에테르 화합물과, 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유한다. 접착제는 중합성기 함유 폴리오르가노실세스퀴옥산을 함유한다. 분리 공정에서는, 지지 기판(S)과 박화 웨이퍼(1T) 사이의 가접착제층(2)에 의한 가접착 상태를 해제하여 지지 기판(S)의 분리를 행한다.

Description

반도체 장치 제조 방법
본 발명은 복수의 반도체 소자를 포함하는 적층 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다. 본원은 2018년 10월 23일에 일본에 출원된 일본 특허 출원 제2018-199010호의 우선권을 주장하며, 그 내용을 여기에 원용한다.
근년, 반도체 디바이스의 한층 더한 고밀도화를 주목적으로 하여, 복수의 반도체 칩 내지 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 디바이스를 제조하기 위한 기술의 개발이 진행되고 있다. 그러한 기술의 하나로서, 소위 WOW(Wafer on Wafer) 프로세스가 알려져 있다. WOW 프로세스에서는, 각각에 복수의 반도체 소자가 만들어 넣어진 소정수의 반도체 웨이퍼가 순차적으로 적층되어, 반도체 소자가 그의 두께 방향으로 다단으로 배치되는 구조가 형성되고, 당해 웨이퍼 적층체가 다이싱 공정을 거쳐 반도체 디바이스로 개편화된다.
WOW 프로세스에 있어서의 각 반도체 웨이퍼의 적층은, 예를 들어 다음과 같이 하여 진행된다. 우선, 적층되는 반도체 웨이퍼가 접착제를 통하여 소정의 지지 기판에 접합된다. 당해 반도체 웨이퍼는, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐 복수의 반도체 소자가 형성된 측의 면(소자 형성면)과 이것과는 반대측의 이면을 갖고, 그의 소자 형성면측이 접착제를 통하여 지지 기판과 접합된다. 다음에, 지지 기판에 지지된 상태에 있는 당해 반도체 웨이퍼에 대하여, 그의 이면측으로의 연삭에 의해 박화가 행해진다. 다음에, 이와 같이 하여 박화된 반도체 웨이퍼(소자 형성면측에 지지 기판을 수반함)의 이면측이, 두꺼운 베이스 웨이퍼에 대하여, 혹은 베이스 웨이퍼 상에 선행하여 적층되어 있는 얇은 반도체 웨이퍼에 대하여, 접착제를 통하여 접합된다. 이후, 지지 기판을 수반하여 적층된 당해 반도체 웨이퍼의 소자 형성면측으로부터 지지 기판이 제거된다(지지 기판 제거 공정). 이러한 WOW 프로세스에 대해서는, 예를 들어 하기 특허문헌 1, 2에 기재되어 있다.
국제 공개 제2010/032729호 일본 특허 공개 제2016-178162호
상술한 바와 같은 WOW 프로세스에 있어서의 지지 기판 제거 공정을 실시하기 위한 방법으로서, 지지 기판의 연삭 제거나 기계적 박리가 알려져 있다. 그러나 이들 방법에 따르면, 적층된 얇은 반도체 웨이퍼에 대하여 국소적으로 강한 응력이 작용하기 쉽고, 따라서 당해 웨이퍼가 파손되기 쉽다.
본 발명은 이상과 같은 사정 하에 고안된 것으로서, 그의 목적은 반도체 소자가 만들어 넣어진 웨이퍼의 적층을 거쳐 반도체 소자가 다층화되는 반도체 장치 제조 방법에 있어서, 웨이퍼 파손을 회피하면서 접착제 접합을 통하여 얇은 웨이퍼를 다층화하는 데 적합한 방법을 제공하는 데 있다.
본 발명에 의해 제공되는 반도체 장치 제조 방법은, 이하와 같은 준비 공정, 박화 공정, 접합 공정 및 분리 공정을 포함한다.
준비 공정에서는 보강 웨이퍼를 준비한다. 보강 웨이퍼는, 소자 형성면 및 이것과는 반대의 이면을 갖는 웨이퍼와, 지지 기판과, 웨이퍼의 소자 형성면측 및 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는다. 웨이퍼의 소자 형성면이란, 트랜지스터 형성 공정이나 배선 형성 공정 등을 거쳐 복수의 반도체 소자가 형성되어 있는 측의 면이다. 가접착제층은 지지 기판과 웨이퍼 사이의 가접착 상태를 실현하기 위한 것으로서, 가접착제층 형성용의 가접착제는, 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유한다. 보강 웨이퍼 내의 가접착제층은, 웨이퍼와 지지 기판 사이에 개재되는 가접착제에 있어서 상기 중합체가 생겨 고화 형성된 것이다.
박화 공정에서는, 이러한 보강 웨이퍼에 있어서의 웨이퍼를 그의 이면측으로부터 연삭하여 박화한다. 이에 의해, 지지 기판에 지지된 상태에 있어서 박화 웨이퍼가 형성된다.
접합 공정에서는, 소자 형성면 및 이것과는 반대의 이면을 갖는 베이스 웨이퍼의 소자 형성면측과, 보강 웨이퍼의 상술한 박화 웨이퍼의 이면측을 접착제를 통하여 접합한다. 접착제는, 중합성기 함유 폴리오르가노실세스퀴옥산(즉, 중합성 관능기를 갖는 폴리오르가노실세스퀴옥산)을 함유한다. 본 접합 공정은, 바람직하게는 가접착제층 중의 상기 중합체의 연화점보다 낮은 온도에서 접착제를 경화시키는 경화 처리를 포함한다. 이러한 접합 공정에서는, 예를 들어 접합 대상면(베이스 웨이퍼의 소자 형성면, 박화 웨이퍼의 이면)의 한쪽 또는 양쪽에 접착제가 도포되고, 당해 접착제를 통하여 접합 대상면이 접합되고, 그 접합 후에 당해 접착제가 경화된다. 또한, 접합 공정에서는 접착제의 도포 전에, 상기 접합 대상면의 한쪽 또는 양쪽에 실란 커플링제 처리가 실시되어도 된다.
분리 공정에서는, 상술한 접합 공정을 거친 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼 사이의 가접착제층에 의한 가접착 상태를 해제하여 지지 기판의 분리를 행한다. 본 분리 공정은, 바람직하게는 가접착제층 중의 상기 중합체의 연화점보다 높은 온도에서 가접착제층을 연화시키는 연화 처리를 포함한다.
본 반도체 장치 제조 방법은, 상술한 바와 같이 중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제에 의해 웨이퍼간이 접합되는 접합 공정을 포함한다. 중합성기 함유 폴리오르가노실세스퀴옥산은, 예를 들어 30 내지 200℃ 정도의 비교적 낮은 중합 온도 내지 경화 온도를 실현하는 데 적합함과 함께, 경화 후에 있어서 높은 내열성을 실현하는 데 적합하다. 따라서, 중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제에 의한 웨이퍼간 접착제 접합은, 웨이퍼간에 형성되는 접착제층에 있어서 높은 내열성을 실현함과 함께, 접착제층 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼 내의 소자에 대한 손상을 억제하는 데 적합하다.
본 반도체 장치 제조 방법에 있어서는, 상술한 바와 같이 지지 기판에 대하여 가접착 상태를 실현하기 위한 가접착제층을 통하여 접합된 웨이퍼(보강 웨이퍼의 웨이퍼)가 박화를 거친 후에 베이스 웨이퍼에 접합되고(접합 공정), 그 후에 당해 박화 웨이퍼로부터 지지 기판이 분리된다(분리 공정). 그리고, 가접착제층 형성용의 가접착제는 상술한 바와 같이 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유한다. 이러한 구성의 가접착제는 지지 기판과 웨이퍼 사이에 고화 형성되는 가접착제층의 형태에 있어서, 당해 웨이퍼에 대한 박화 공정에서의 연삭 등에 견딜 수 있는 높은 접착력을 확보하면서, 예를 들어 130 내지 250℃ 정도의 비교적 높은 연화 온도를 실현하는 데 적합하다.
접합 공정에 제공되는 보강 웨이퍼 내의 상술한 가접착제층이 이와 같이 비교적 높은 연화 온도를 실현하는 데 적합하고, 또한 동일 공정에서 사용되는 접착제(중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제)가 상술한 바와 같이 비교적 낮은 경화 온도와 경화 후의 고내열성을 실현하는 데 적합하다고 하는 복합적인 구성은, 접합 공정의 실시와 그 후의 분리 공정의 실시를 양립시키는 데 적합하다. 즉, 당해 복합적 구성은 접합 공정을 비교적 저온의 조건에서 실시하여, 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼의 가접착 상태를 유지하면서, 베이스 웨이퍼에 대한 당해 박화 웨이퍼의 양호한 접착제 접합을 실현하는 데 적합함과 함께, 그 후의 분리 공정을 비교적 고온의 조건에서 실시하여, 베이스 웨이퍼와 박화 웨이퍼 사이의 접착제 접합을 유지하면서 가접착제층을 연화시켜 박화 웨이퍼로부터의 지지 기판의 분리를 실시하는 데 적합하다. 박화 웨이퍼로부터의 지지 기판의 분리 시 가접착제층의 연화를 거쳐 당해 가접착제층에 의한 가접착 상태를 해제한다고 하는 구성은, 박화 웨이퍼에 대하여 국소적으로 강한 응력이 작용하는 것을 회피 또는 억제하여 당해 웨이퍼의 파손을 회피하는 데 적합하다.
이상과 같이, 본 반도체 장치 제조 방법은 웨이퍼 파손을 회피하면서 접착제 접합을 통하여 얇은 웨이퍼를 다층화하는 데 적합하다.
종래, 반도체 웨이퍼끼리의 접합이나 전자 부품간의 접합에 사용되는 접착제로서, 벤조시클로부텐(BCB)을 함유하는 열경화형 접착제가 알려져 있다. BCB 함유의 열경화형 접착제를 적절하게 경화시키기 위해서는 220 내지 350℃ 정도의 고온 가열을 요하므로, WOW 프로세스의 접합 공정에서의 웨이퍼간 접합에 BCB 함유 열경화형 접착제를 사용하는 경우, 당해 접합 공정에서는 220 내지 350℃ 정도의 고온 가열을 거칠 필요가 있다. 그러나, 그러한 고온 조건 하에서도 연화되지 않고 가접착 상태를 유지 가능한 한편, 그 후의 분리 공정에서 적절하게 연화 가능한 가접착제의 실용화에는 기술적 곤란성이 높다. 그 때문에 WOW 프로세스에 있어서, 그 접합 공정에서의 웨이퍼간 접합에 BCB 함유 열경화형 접착제를 사용하는 경우, 분리 공정에서 연화를 거쳐 가접착 상태를 해제 가능한 가접착제를 채용하는 것은 실제 상은 곤란하다. 한편, 반도체 웨이퍼끼리의 접합이나 전자 부품간의 접합에 사용되는 접착제로서, 종래, 노볼락계 에폭시 수지를 함유하는 열경화형 접착제도 알려져 있다. 노볼락계 에폭시 수지 함유의 열경화형 접착제는 BCB 함유의 열경화형 접착제보다 저온에서의 경화가 가능하기는 하지만, 반도체 장치 제조 과정에 있어서 납 프리 땜납 리플로 공정 등의 고온 프로세스(예를 들어 260 내지 280℃)에 노출되면 접착제 성분이 분해되어 접착력이 저하되기 쉽다고 하는 문제점을 갖는다.
이에 대해, 본 발명의 반도체 장치 제조 방법은, 웨이퍼간 접합용 접착제로서 BCB 함유 열경화형 접착제나 노볼락계 에폭시 수지 함유 열경화형 접착제가 아니라 상술한 중합성기 함유 폴리오르가노실세스퀴옥산 함유 접착제를 채용함과 함께, 보강 웨이퍼 내의 가접착제층을 형성한 후에 상술한 가접착제(다가 비닐에테르 화합물과, 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유함)를 채용하여, 웨이퍼 파손을 회피하면서 접착제 접합을 통하여 얇은 웨이퍼를 다층화하는 데 적합한 방법을 제공하는 것이다.
본 반도체 장치 제조 방법은, 바람직하게는 적어도 하나의 추가의 보강 웨이퍼를 준비하는 공정과, 추가의 보강 웨이퍼마다의 박화 공정과, 추가의 보강 웨이퍼마다의 추가의 접합 공정과, 추가의 접합 공정 후의 분리 공정을 더 포함한다. 추가의 보강 웨이퍼는, 소자 형성면 및 이것과는 반대의 이면을 갖는 웨이퍼와, 지지 기판과, 웨이퍼의 소자 형성면측 및 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는다. 가접착제층은 상술한 가접착제로부터 형성되는 것이다. 추가의 보강 웨이퍼마다의 박화 공정에서는, 이러한 추가의 보강 웨이퍼에 있어서의 웨이퍼를 그의 이면측으로부터 연삭하여 박화 웨이퍼를 형성한다. 추가의 보강 웨이퍼마다의 추가의 접합 공정에서는, 추가의 보강 웨이퍼에 있어서의 박화 웨이퍼의 이면측을, 베이스 웨이퍼 상의 박화 웨이퍼의 소자 형성면측에, 상기 접착제(중합성기 함유 폴리오르가노실세스퀴옥산을 함유하는 접착제)를 통하여 접합한다. 베이스 웨이퍼 상의 박화 웨이퍼란, 상술한 접합 공정에 있어서 베이스 웨이퍼와 접합된 박화 웨이퍼, 또는 선행하는 추가의 접합 공정에 있어서 박화 웨이퍼 상에 추가적으로 적층된 박화 웨이퍼이다. 본 공정은, 바람직하게는 가접착제층 중의 상기 중합체의 연화점보다 낮은 온도에서 접착제를 경화시키는 경화 처리를 포함한다. 이러한 추가의 접합 공정에서는, 예를 들어 접합 대상면(한쪽의 박화 웨이퍼의 소자 형성면, 다른 쪽의 박화 웨이퍼의 이면)의 한쪽 또는 양쪽에 접착제가 도포되고, 당해 접착제를 통하여 접합 대상면이 접합되고, 그 접합 후에 당해 접착제가 경화된다. 또한, 추가의 접합 공정에서는, 접착제의 도포 전에, 상기 접합 대상면의 한쪽 또는 양쪽에 실란 커플링제 처리가 실시되어도 된다. 그리고, 추가의 접합 공정 후의 분리 공정에서는, 추가의 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼 사이의 가접착제층에 의한 가접착 상태를 해제하여 지지 기판의 분리를 행한다. 본 공정은, 바람직하게는 가접착제층 중의 상기 중합체의 연화점보다 높은 온도에서 가접착제층을 연화시키는 연화 처리를 포함한다. 이상과 같은 구성은 웨이퍼 파손을 회피하면서 접착제 접합을 통하여 얇은 웨이퍼를 더 다층화하는 데 적합하다.
본 반도체 장치 제조 방법은, 바람직하게는 분리 공정을 거쳐 얻어지는 웨이퍼 적층체 내에 관통 전극을 형성하는 공정을 더 포함한다. 이 공정에서 형성되는 관통 전극은, 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면으로부터 타단에 위치하는 베이스 웨이퍼의 소자 형성면에 이르기까지 당해 웨이퍼 적층체 내를 관통하여 연장되는 것이다. 이러한 구성에 따르면, 제조되는 반도체 장치에 있어서, 반도체 소자간을 단거리로 적절하게 전기적 접속할 수 있다. 따라서, 당해 구성은 제조되는 반도체 장치에 있어서, 효율이 좋은 디지털 신호 처리를 실현하는 데 있어서 적합하고, 고주파 신호의 감쇠를 억제하는 데 있어서 적합하며, 또한 소비 전력을 억제하는 데 있어서도 적합하다.
본 반도체 장치 제조 방법은, 바람직하게는 베이스 웨이퍼에 있어서의 이면측에 대한 연삭에 의해 당해 베이스 웨이퍼를 박화하는 공정을 더 포함한다. 본 공정에 의해 베이스 웨이퍼를 소정의 두께까지 박화하는 것이 가능하다. 이러한 구성은 제조되는 반도체 장치의 박형화를 도모하는 데 적합하다.
본 반도체 장치 제조 방법은, 다음과 같은 관통 전극 형성 공정과 그 후의 베이스 웨이퍼 박화 공정을 더 포함해도 된다. 관통 전극 형성 공정에서는, 분리 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면으로부터 타단에 위치하는 베이스 웨이퍼의 소자 형성면을 넘는 위치까지 당해 웨이퍼 적층체 내를 관통하여 연장되는 것이다. 이러한 관통 전극 형성 공정 후의 베이스 웨이퍼 박화 공정에서는, 베이스 웨이퍼에 있어서의 이면측에 대한 연삭에 의해 당해 베이스 웨이퍼를 박화하여, 당해 이면측에서 관통 전극을 노출시킨다. 본 공정을 거친 웨이퍼 적층체에서는, 관통 전극은 웨이퍼 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면에서 노출되며, 또한 웨이퍼 적층 방향의 타단에 위치하는 베이스 웨이퍼의 이면에서 노출되게 된다. 이러한 구성은 제조되는 반도체 장치에 있어서, 그의 박형화를 도모하면서 반도체 소자간을 단거리로 적절하게 전기적 접속하는 데 있어서 적합하다.
본 반도체 장치 제조 방법이 상기 베이스 웨이퍼 박화 공정을 포함하는 경우, 본 방법은, 바람직하게는 하나의 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측과, 다른 하나의 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측을 접합하는 공정을 더 포함한다(전면 대 전면(face-to-face)에서의 접합). 혹은, 본 방법은 하나의 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측과, 다른 하나의 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측을 접합하는 공정을 더 포함해도 된다(전면 대 후면(face-to-back)에서의 접합). 혹은, 본 방법은 하나의 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측과, 다른 하나의 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측을 접합하는 공정을 더 포함해도 된다(후면 대 후면(back-to-back)에서의 접합). 이들 구성은 웨이퍼 내지 반도체 소자를 효율적으로 더 다층화하는 데 적합하다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 2는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 3은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 5는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 6은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 7은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 8은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 9는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 10은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 11은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 12는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 13은 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 14는 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법에 있어서의 일부의 공정을 도시한다.
도 1 내지 도 14는, 본 발명의 일 실시 형태에 관한 반도체 장치 제조 방법을 도시한다. 이 제조 방법은, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조하기 위한 방법이며, 도 1 내지 도 14는 제조 과정을 부분 단면도로 도시하는 것이다.
본 반도체 장치 제조 방법에 있어서는, 우선 도 1의 (a)에 도시하는 바와 같은 보강 웨이퍼(1R)가 준비된다(준비 공정). 보강 웨이퍼(1R)는 웨이퍼(1)와, 지지 기판(S)과, 이들 사이의 가접착제층(2)을 포함하는 적층 구조를 갖는다.
웨이퍼(1)는, 반도체 소자가 만들어 넣어질 수 있는 반도체 웨이퍼 본체를 갖는 웨이퍼이며, 소자 형성면(1a) 및 이것과는 반대의 이면(1b)을 갖는다. 본 실시 형태에 있어서 웨이퍼의 소자 형성면이란, 웨이퍼에 있어서 트랜지스터 형성 공정을 거쳐 복수의 반도체 소자(도시 생략)가 형성되어 있는 측의 면이다. 웨이퍼(1)의 각 반도체 소자는, 노출되는 전극 패드를 포함하는 예를 들어 다층 배선 구조부를 표면에 갖는다. 혹은, 웨이퍼(1)는 소자 형성면(1a)측에 각종 반도체 소자가 이미 만들어 넣어진 것으로서, 당해 반도체 소자에 필요한 배선 구조가 소자 형성면(1a) 상에 나중에 형성되는 것이어도 된다. 웨이퍼(1)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서는, 예를 들어 실리콘(Si), 게르마늄(Ge), 탄화규소(SiC), 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP)을 들 수 있다. 이러한 웨이퍼(1)의 두께는, 후술하는 연삭 공정에 있어서의 연삭 시간의 단축화의 관점에서 바람직하게는 1000㎛ 이하, 보다 바람직하게는 900㎛ 이하, 더욱 바람직하게는 800㎛ 이하이다. 또한, 웨이퍼(1)의 두께는 예를 들어 500㎛ 이상이다.
보강 웨이퍼(1R)에 있어서의 지지 기판(S)은, 후술하는 박화 공정을 거쳐 얇아지는 웨이퍼(1)를 보강하기 위한 것이다. 지지 기판(S)으로서는, 예를 들어 실리콘 웨이퍼나 유리 웨이퍼를 들 수 있다. 지지 기판(S)의 두께는, 보강 요소로서의 기능을 확보한다고 하는 관점에서 바람직하게는 300㎛ 이상, 보다 바람직하게는 500㎛ 이상, 더욱 바람직하게는 700㎛ 이상이다. 또한, 지지 기판(S)의 두께는 예를 들어 800㎛ 이하이다. 이러한 지지 기판(S)은, 웨이퍼(1)의 소자 형성면(1a)측에 가접착제층(2)을 통하여 접합되어 있다.
가접착제층(2)은, 웨이퍼(1)와 지지 기판(S) 사이의 사후적으로 해제 가능한 가접착 상태를 실현하기 위한 것이다. 이러한 가접착제층(2)을 형성하기 위한 가접착제는, 다가 비닐에테르 화합물 (A)와, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물 (B)와, 열가소성 수지 (C)를 적어도 함유한다. 가접착제 중의 각 성분은 구체적으로는 후술하는 바와 같다.
이러한 구성의 보강 웨이퍼(1R)는, 예를 들어 다음과 같은 공정을 거쳐 제작할 수 있다. 우선, 도 2의 (a)에 도시하는 바와 같이, 지지 기판(S) 상에 가접착제층(2)을 형성한다. 구체적으로는, 가접착제층(2) 형성용의 가접착제를 지지 기판(S) 상에 예를 들어 스핀 코팅에 의해 도포하여 가접착제 도막을 형성하고, 가열에 의해 당해 도막을 건조시켜 가접착제층(2)을 형성할 수 있다. 당해 가열 온도는 예를 들어 100 내지 300℃이며, 일정해도 되고, 단계적으로 변화시켜도 된다. 당해 가열 시간은 예를 들어 30초 내지 30분간이다. 다음에, 도 2의 (b) 및 도 2의 (c)에 도시하는 바와 같이, 지지 기판(S)과 웨이퍼(1)를 가접착제층(2)을 통하여 접합한다. 웨이퍼(1)는, 상술한 바와 같이 소자 형성면(1a) 및 이것과는 반대의 이면(1b)을 갖는다. 본 공정에서는, 예를 들어 지지 기판(S)과 웨이퍼(1)를 가접착제층(2)을 통하여 가압하면서 접합한 후, 가열을 거쳐, 고온 영역에 연화점을 갖는 중합체를 형성하여 가접착제층(2)을 고화시키고, 이들 지지 기판(S)과 웨이퍼(1)를 가접착제층(2)에 의해 접착시킨다. 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이며, 온도는 예를 들어 30 내지 200℃이다. 또한, 가접착제층(2)에 의한 접착에 있어서, 가열 온도는 예를 들어 100 내지 300℃이며, 바람직하게는 100 내지 250℃이고, 가열 시간은 예를 들어 30초 내지 30분간이며, 바람직하게는 3 내지 12분간이다. 가열 온도는 일정해도 되고, 단계적으로 변화시켜도 된다. 이상과 같이 하여, 웨이퍼(1)와, 지지 기판(S)과, 이들 사이의 가접착제층(2)을 포함하는 적층 구조의 보강 웨이퍼(1R)를 제작할 수 있다.
가접착제 중의 상술한 다가 비닐에테르 화합물 (A)는 분자 내에 2개 이상의 비닐에테르기를 갖는 화합물이며, 예를 들어 하기 식 (a)로 표시된다.
Figure 112021057111989-pct00001
식 (a) 중, Z1은 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이것들이 단결합 혹은 연결기를 통하여 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기를 나타낸다. 또한, 식 (a) 중, n1은 2 이상의 정수를 나타내며, 예를 들어 2 내지 5의 정수, 바람직하게는 2 내지 3의 정수이다.
상기 포화 혹은 불포화 지방족 탄화수소의 구조식으로부터 n1개의 수소 원자를 제거한 기 중, 포화 혹은 불포화 지방족 탄화수소의 구조식으로부터 2개의 수소 원자를 제거한 기로서는, 예를 들어 메틸렌기, 에틸렌기, 프로필렌기, 트리메틸렌기, 테트라메틸렌기, 펜타메틸렌기, 헥사메틸렌기, 옥타메틸렌기, 데카메틸렌기 및 도데카메틸렌기 등 직쇄상 또는 분지쇄상의 알킬렌기, 그리고 비닐렌기, 1-프로페닐렌기 및 3-메틸-2-부테닐렌기 등 직쇄상 또는 분지쇄상의 알케닐렌기를 들 수 있다. 상기 알킬렌기의 탄소수는 예를 들어 1 내지 20이며, 바람직하게는 1 내지 10이다. 상기 알케닐렌기의 탄소수는 예를 들어 2 내지 20이며, 바람직하게는 2 내지 10이다. 포화 혹은 불포화 지방족 탄화수소의 구조식으로부터 3개 이상의 수소 원자를 제거한 기로서는, 예를 들어 이들 예시된 기의 구조식으로부터 추가로 1개 이상의 수소 원자를 제거한 기를 들 수 있다.
상기 포화 혹은 불포화 지환식 탄화수소의 구조식으로부터 n1개의 수소 원자를 제거한 기 중, 포화 혹은 불포화 지환식 탄화수소의 구조식으로부터 2개의 수소 원자를 제거한 기로서는, 예를 들어 1,2-시클로펜틸렌기, 1,3-시클로펜틸렌기, 1,2-시클로헥실렌기, 1,3-시클로헥실렌기 및 1,4-시클로헥실렌기 등 3 내지 15원환의 시클로알킬렌기, 시클로펜테닐렌기 및 시클로헥세닐렌기 등 3 내지 15원환의 시클로알케닐렌기, 시클로펜틸리덴기 및 시클로헥실리덴기 등 3 내지 15원환의 시클로알킬리덴기, 그리고 아다만탄디일기, 노르보르난디일기, 노르보르넨디일기, 이소보르난디일기, 트리시클로데칸디일기, 트리시클로운데칸디일기 및 테트라시클로도데칸디일기 등 4 내지 15원환의 2가의 가교환식 탄화수소기를 들 수 있다. 포화 혹은 불포화 지환식 탄화수소의 구조식으로부터 3개 이상의 수소 원자를 제거한 기로서는, 예를 들어 이들 예시된 기의 구조식으로부터 추가로 1개 이상의 수소 원자를 제거한 기를 들 수 있다.
상기 방향족 탄화수소로서는, 예를 들어 벤젠, 나프탈렌 및 안트라센을 들 수 있다.
상기 복소환식 화합물에는, 방향족성 복소환식 화합물 및 비방향족성 복소환식 화합물이 포함된다. 이러한 복소환식 화합물로서는, 예를 들어 헤테로 원자로서 산소 원자를 포함하는 복소환식 화합물(예를 들어, 푸란, 테트라히드로푸란, 옥사졸, 이소옥사졸 및 γ-부티로락톤 등 5원환, 4-옥소-4H-피란, 테트라히드로피란 및 모르폴린 등 6원환, 벤조푸란, 이소벤조푸란, 4-옥소-4H-크로멘, 크로만 및 이소크로만 등 축합환, 그리고 3-옥사트리시클로[4.3.1.14,8]운데칸-2-온 및 3-옥사트리시클로[4.2.1.04,8]노난-2-온 등 가교환), 헤테로 원자로서 황 원자를 포함하는 복소환식 화합물(예를 들어, 티오펜, 티아졸, 이소티아졸 및 티아디아졸 등 5원환, 4-옥소-4H-티오피란 등 6원환, 그리고 벤조티오펜 등 축합환), 그리고 헤테로 원자로서 질소 원자를 포함하는 복소환식 화합물(예를 들어, 피롤, 피롤리딘, 피라졸, 이미다졸 및 트리아졸 등 5원환, 피리딘, 피리다진, 피리미딘, 피라진, 피페리딘 및 피페라진환 등 6원환, 그리고 인돌, 인돌린, 퀴놀린, 아크리딘, 나프티리딘, 퀴나졸린 및 퓨린 등 축합환)을 들 수 있다.
상기 연결기로서는, 예를 들어 2 내지 4가의 탄화수소기, 카르보닐기(-CO-), 에테르 결합(-O-), 술피드 결합(-S-), 에스테르 결합(-COO-), 아미드 결합(-CONH-), 카르보네이트 결합(-OCOO-), 우레탄 결합(-NHCOO-), -NR- 결합(R은 수소 원자, 알킬기 또는 아실기를 나타냄), 및 이것들이 복수개 연결된 기를 들 수 있다. 상기 2 내지 4가의 탄화수소기 중 2가의 탄화수소기로서는, 예를 들어 메틸렌기, 메틸메틸렌기, 디메틸메틸렌기, 에틸렌기, 프로필렌기 및 트리메틸렌기 등 직쇄상 또는 분지쇄상의 탄소수 1 내지 10의 알킬렌기, 그리고 1,2-시클로펜틸렌기, 1,3-시클로펜틸렌기, 시클로펜틸리덴기, 1,2-시클로헥실렌기, 1,3-시클로헥실렌기, 1,4-시클로헥실렌기 및 시클로헥실리덴기 등 탄소수 4 내지 15의 지환식 탄화수소기(특히 시클로알킬렌기)를 들 수 있다. 3가의 탄화수소기로서는, 예를 들어 상기 2가의 탄화수소기의 구조식으로부터 추가로 1개의 수소 원자를 제거한 기를 들 수 있다. 4가의 탄화수소기로서는, 예를 들어 상기 2가의 탄화수소기의 구조식으로부터 추가로 2개의 수소 원자를 제거한 기를 들 수 있다.
Z1은 치환기를 1종류 또는 2종류 이상 가져도 된다. 당해 치환기로서는, 예를 들어 알킬기, 시클로알킬기, 알케닐기, 시클로알케닐기, 아릴기, 히드록시기, 카르복시기, 니트로기, 아미노기, 머캅토기, 할로겐 원자, 할로겐 원자로 치환된 C2-10 탄화수소기, 헤테로 원자(산소나 황 등)를 포함하는 관능기를 포함하는 탄화수소기, 및 이것들이 2 이상 결합된 기를 들 수 있다. 알킬기로서는, 예를 들어 메틸기나 에틸기 등 C1-4 알킬기를 들 수 있다. 시클로알킬기로서는, 예를 들어 C3-10 시클로알킬기를 들 수 있다. 알케닐기로서는, 예를 들어 비닐기 등 C2-10 알케닐기를 들 수 있다. 시클로알케닐기로서는, 예를 들어 C3-10 시클로알케닐기를 들 수 있다. 아릴기로서는, 예를 들어 페닐기나 나프틸기 등 C6-15 아릴기를 들 수 있다. 헤테로 원자 함유 관능기를 포함하는 탄화수소기로서는, 예를 들어 C1-4 알콕시기 및 C2-6 아실옥시기를 들 수 있다.
다가 비닐에테르 화합물 (A)의 구체예로서는, 예를 들어 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르 및 트리에틸렌글리콜디비닐에테르, 그리고 하기 식 (a-1) 내지 (a-21)로 표시되는 화합물을 들 수 있다.
Figure 112021057111989-pct00002
Figure 112021057111989-pct00003
다가 비닐에테르 화합물 (A)에 있어서의 상기 Z1은 상술한 가접착제에 있어서 고연화점을 갖는 중합체를 형성한다고 하는 관점에서, 바람직하게는 포화 혹은 불포화 지방족 탄화수소, 또는 복수의 당해 탄화수소가 연결기를 통하여 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기이고, 보다 바람직하게는 포화 지방족 탄화수소, 또는 복수의 당해 탄화수소가 연결기를 통하여 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기이고, 더욱 바람직하게는 탄소수 1 내지 20의 직쇄상 알킬렌기, 탄소수 2 내지 20의 분지쇄상 알킬렌기, 또는 복수의 당해 알킬렌기가 연결기를 통하여 결합된 결합체의 구조식으로부터 n1개의 수소 원자를 제거한 기이다.
다가 비닐에테르 화합물 (A)로서는 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군으로부터 선택되는 적어도 1종의 화합물이 가장 바람직하다.
가접착제 중의 화합물 (B)는, 상술한 바와 같이 다가 비닐에테르 화합물 (A)의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 것으로서, 예를 들어 하기 식 (b)로 표시되는 구성 단위(반복 단위)를 2 이상 갖는 화합물이다.
Figure 112021057111989-pct00004
식 (b) 중, X는 히드록시기 또는 카르복시기를 나타낸다. n2개의 X는 서로 동일해도 되고, 서로 달라도 된다.
식 (b) 중, n2는 1 이상의 정수를 나타낸다. 상술한 가접착제의 조제 시의 입수 용이성이나 용제에 대한 용해 용이성의 관점, 및 가접착제에 있어서 고연화점을 갖는 중합체를 형성한다고 하는 관점에서, n2는 바람직하게는 1 내지 3의 정수이고, 보다 바람직하게는 1 내지 2의 정수이다.
화합물 (B)에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 수는 2 이상이며, 상술한 가접착제에 있어서 고연화점의 중합체를 형성한다고 하는 관점에서, 바람직하게는 2 내지 40의 정수, 보다 바람직하게는 10 내지 30의 정수이다.
식 (b) 중, Z2는 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이것들이 단결합 혹은 연결기를 통하여 결합된 결합체의 구조식으로부터 (n2+2)개의 수소 원자를 제거한 기를 나타내며, 상기 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이것들이 단결합 혹은 연결기를 통하여 결합된 결합체의 구조식으로서는, 상기 Z1에 있어서의 예와 마찬가지의 예를 들 수 있다.
화합물 (B)는 바람직하게는 스티렌계 폴리머, (메트)아크릴계 폴리머, 폴리비닐알코올, 노볼락 수지 및 레졸 수지이고, 보다 바람직하게는 하기 식 (b-1) 내지 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위(반복 단위)를 2 이상 갖는 화합물이다.
Figure 112021057111989-pct00005
화합물 (B)로서 식 (b) 중의 X가 히드록시기인 화합물을 채용하는 경우, 화합물 (B) 전량에 있어서의 식 (b)로 표시되는 구성 단위의 비율은 바람직하게는 30질량％ 이상, 보다 바람직하게는 50질량％ 이상, 더욱 바람직하게는 60질량％ 이상이다. 또한, 화합물 (B) 전량에 있어서의 식 (b)로 표시되는 구성 단위의 비율은 바람직하게는 30몰％ 이상, 보다 바람직하게는 50몰％ 이상이다.
화합물 (B)로서 식 (b) 중의 X가 카르복시기인 화합물을 채용하는 경우, 화합물 (B) 전량에 있어서의 식 (b)로 표시되는 구성 단위의 비율은 바람직하게는 1질량％ 이상, 보다 바람직하게는 5질량％ 이상, 더욱 바람직하게는 10질량％ 이상이다.
식 (b)로 표시되는 구성 단위의 비율이 상기 범위 내에 있는 것은, 화합물 (B)에 있어서 충분한 가교점간 거리나 충분한 수의 가교점을 확보하는 데 있어서 적합하고, 따라서 상술한 가접착제에 있어서 당해 화합물 (B)와 상술한 화합물 (A)의 중합에 의해 얻어지는 중합체에 대하여 적절한 중량 평균 분자량 및 고연화점을 확보하는 데 있어서 적합하며, 나아가 당해 가접착제로부터 형성되는 가접착제층(2)에 있어서 고온 환경 하에서의 높은 접착 유지성을 확보하는 데 있어서 적합하다.
화합물 (B)는, 식 (b)로 표시되는 구성 단위만을 갖는 단독 중합체여도 되고, 식 (b)로 표시되는 구성 단위와 다른 구성 단위를 갖는 공중합체여도 된다. 화합물 (B)가 공중합체인 경우, 블록 공중합체, 그라프트 공중합체 및 랜덤 공중합체 중 어느 것이어도 된다.
화합물 (B)에 있어서의 상기 다른 구성 단위는 히드록시기도 카르복시기도 갖지 않는 중합성 단량체 유래의 구성 단위이며, 당해 중합성 단량체로서는, 예를 들어 올레핀, 방향족 비닐 화합물, 불포화 카르복실산에스테르, 카르복실산비닐에스테르 및 불포화 디카르복실산디에스테르를 들 수 있다. 올레핀으로서는, 예를 들어 에틸렌, 프로필렌 및 1-부텐 등 쇄상 올레핀(특히 C2-12 알켄), 그리고 시클로펜텐, 시클로헥센, 시클로헵텐, 노르보르넨, 5-메틸-2-노르보르넨 및 테트라시클로도데센 등 환상 올레핀(특히 C3-10 시클로알켄)을 들 수 있다. 방향족 비닐 화합물로서는, 예를 들어 스티렌, 비닐톨루엔, α-메틸스티렌, 1-프로페닐벤젠, 1-비닐나프탈렌, 2-비닐나프탈렌, 3-비닐피리딘, 3-비닐푸란, 3-비닐티오펜, 3-비닐퀴놀린, 인덴, 메틸인덴, 에틸인덴 및 디메틸인덴 등 C6-14 방향족 비닐 화합물을 들 수 있다. 불포화 카르복실산에스테르로서는, 예를 들어 (메트)아크릴산에틸, (메트)아크릴산부틸, (메트)아크릴산이소부틸, (메트)아크릴산2-에틸헥실 및 디시클로펜타닐(메트)아크릴레이트 등 불포화 카르복실산(예를 들어 (메트)아크릴산)과 알코올(R"-OH)을 반응시켜 얻어지는 에스테르를 들 수 있다(상기 R"는 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 방향족 탄화수소, 복소환식 화합물, 또는 이것들이 단결합 혹은 연결기를 통하여 결합된 결합체의 구조식으로부터 1개의 수소 원자를 제거한 기를 나타냄. R"로서는, 예를 들어 상기 식 (a) 중의 Z1에 대하여 예시한 2가의 기에 대응하는 1가의 기를 들 수 있음). 카르복실산비닐에스테르로서는, 예를 들어 아세트산비닐, 프로피온산비닐, 카프릴산비닐 및 카프로산비닐 등 C1-16 지방산 비닐에스테르를 들 수 있다. 불포화 디카르복실산디에스테르로서는, 예를 들어 말레산디에틸, 말레산디부틸, 말레산디옥틸 및 말레산2-에틸헥실 등 말레산디 C1-10 알킬에스테르, 그리고 이것들에 대응하는 푸마르산디에스테르를 들 수 있다. 이것들은 1종류를 단독으로 또는 2종류 이상을 조합하여 사용할 수 있다.
공중합체인 경우의 화합물 (B)로서는, 상기 식 (b)로 표시되는 구성 단위와, 쇄상 올레핀, 환상 올레핀, 방향족 비닐 화합물, 불포화 카르복실산에스테르, 카르복실산비닐에스테르 및 불포화 디카르복실산디에스테르로 이루어지는 군으로부터 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위를 포함하는 화합물이 바람직하다.
화합물 (B)의 연화점(T1)은 예를 들어 50℃ 이상이며, 바람직하게는 80℃ 이상, 보다 바람직하게는 100℃ 이상이다. 이러한 구성은, 당해 화합물 (B)와 상술한 다가 비닐에테르 화합물 (A)의 중합에 의해 얻어지는 중합체에 대하여 높은 연화점을 실현하는 데 있어서 적합하다. 또한, 상술한 가접착제에 있어서 적당한 유동성을 확보하여 양호한 도포성을 실현한다고 하는 관점에서는, T1은 예를 들어 250℃ 이하, 바람직하게는 200℃ 이하, 보다 바람직하게는 150℃ 이하이다.
T1은, 예를 들어 화합물 (B)의 중량 평균 분자량(GPC법에 의한 폴리스티렌 환산값)을 컨트롤함으로써 조정할 수 있다. 화합물 (B)의 중량 평균 분자량은 예를 들어 1500 이상, 바람직하게는 1800 내지 10000, 보다 바람직하게는 2000 내지 5000이다.
가접착제 중의 상술한 열가소성 수지 (C)로서는, 열가소성을 갖고, 접착제 조성물에 배합되는 경우에 접착제 조성물에 유연성을 부여할 수 있는 화합물이면 된다. 그러한 열가소성 수지 (C)로서는, 예를 들어 폴리비닐아세탈계 수지, 폴리에스테르계 수지, 폴리우레탄계 수지, 폴리아미드계 수지, 폴리(티오)에테르계 수지, 폴리카르보네이트계 수지, 폴리술폰계 수지 및 폴리이미드계 수지 등 중축합계 수지, 폴리올레핀계 수지, (메트)아크릴계 수지, 스티렌계 수지 및 비닐계 수지 등 비닐 중합계 수지, 그리고 셀룰로오스 유도체 등 천연물 유래 수지를 들 수 있다. 이것들은 1종류를 단독으로 또는 2종류 이상을 조합하여 사용할 수 있다. 이러한 열가소성 수지 (C)를 상술한 가접착제가 함유한다고 하는 구성은, 형성되는 가접착제층(2)에 있어서 유연성이나 가요성을 부여하는 데 있어서 적합하고, 급격하게 온도가 변화하는 환경 하에서도 자연 박리나 크랙의 발생을 방지하는 데 있어서 적합하며, 우수한 접착성을 확보하는 데 있어서 적합하다.
가접착제 중의 열가소성 수지 (C)는, 바람직하게는 폴리비닐아세탈계 수지, 폴리에스테르계 수지, 폴리우레탄계 수지 및 폴리아미드계 수지로 이루어지는 군으로부터 선택되는 적어도 1종이다. 가접착제 내지 가접착제층(2)에 있어서, 유연성을 부여하기 쉽다고 하는 관점이나, 웨이퍼 등 피착체에 대한 화학적 상호 작용이 감약되어, 박리 후의 피착체에 접착제 잔여물이 발생하는 경우라도 그 접착제 잔사를 제거하기 쉽다고 하는 관점에서는, 가접착제는 열가소성 수지 (C)로서 폴리에스테르계 수지를 함유하는 것이 바람직하다. 또한, 가접착제 내지 가접착제층(2)에 있어서, 유연성을 부여하기 쉽다고 하는 관점이나, 피착체 상의 접착제 잔사를 제거하기 쉽다고 하는 상기 관점에 더하여, 피착체에 대한 높은 밀착성을 확보한다고 하는 관점에서는, 가접착제는 열가소성 수지 (C)로서 폴리에스테르계 수지와 폴리비닐아세탈계 수지를 함께 함유하는 것이 바람직하다.
상기 폴리비닐아세탈계 수지로서는, 폴리비닐알코올에 알데히드(RCHO)를 반응시켜 얻어지는, 하기 식으로 표시되는 구성 단위를 적어도 갖는 수지를 들 수 있다. 알데히드(RCHO)로서는, 예를 들어 그의 구조식 중의 R(하기 식 중의 R도 동일함)이 수소 원자, 직쇄상 C1-5 알킬기, 분지쇄상 C2-5 알킬기 또는 C6-10 아릴기인 화합물을 들 수 있으며, 구체적으로는 예를 들어 포름알데히드, 부틸알데히드 및 벤즈알데히드를 들 수 있다. 이러한 폴리비닐아세탈계 수지는 하기 식으로 표시되는 구성 단위 이외에도 다른 구성 단위를 가져도 된다. 즉, 당해 폴리비닐아세탈계 수지에는 호모폴리머 및 코폴리머가 포함된다. 이러한 폴리비닐아세탈계 수지로서는, 구체적으로는 폴리비닐포르말 및 폴리비닐부티랄을 들 수 있으며, 예를 들어 상품명 「에스렉 KS-1」, 「에스렉 KS-10」(모두 세키스이 가가쿠 고교 가부시키가이샤제)의 시판품을 사용할 수 있다.
Figure 112021057111989-pct00006
상기 폴리에스테르계 수지로서는, 예를 들어 디올 성분과 디카르복실산 성분의 중축합에 의해 얻어지는 폴리에스테르를 들 수 있다. 디올 성분으로서는, 예를 들어 에틸렌글리콜 등 지방족 C2-12 디올, 디에틸렌글리콜 등 폴리옥시 C2-4 알킬렌글리콜, 시클로헥산디메탄올 등 지환식 C5-15 디올, 및 비스페놀 A 등 방향족 C6-20 디올을 들 수 있다. 디카르복실산 성분으로서는, 예를 들어 테레프탈산 등 방향족 C8-20 디카르복실산, 아디프산 등 지방족 C2-40 디카르복실산, 및 시클로헥산디카르복실산 등 지환식 C8-15 디카르복실산을 들 수 있다. 상기 폴리에스테르계 수지로서는 옥시카르복실산의 중축합에 의해 얻어지는 폴리에스테르도 들 수 있다. 그 옥시카르복실산으로서는, 예를 들어 락트산 등 지방족 C2-6 옥시카르복실산 및 히드록시벤조산 등 방향족 C7-19 옥시카르복실산을 들 수 있다. 상기 폴리에스테르계 수지로서는 락톤의 개환 중합에 의해 얻어지는 폴리에스테르도 들 수 있다. 그 락톤으로서는, 예를 들어 ε-카프로락톤, δ-발레로락톤 및 γ-부티로락톤 등 C4-12 락톤을 들 수 있다. 상기 폴리에스테르계 수지로서는 폴리에스테르디올과 디이소시아네이트의 반응에 의해 얻어지는 우레탄 결합을 포함하는 폴리에스테르도 들 수 있다. 폴리에스테르계 수지에는 호모폴리에스테르 및 코폴리에스테르가 포함되는 것으로 한다. 또한, 폴리에스테르계 수지로서는, 예를 들어 상품명 「플락셀 H1P」(가부시키가이샤 다이셀제)의 시판품을 사용할 수 있다.
상기 폴리우레탄계 수지로서는, 예를 들어 디이소시아네이트류와 폴리올류와 필요에 따라 사용되는 쇄 신장제의 반응에 의해 얻어지는 수지를 들 수 있다. 디이소시아네이트류로서는 헥사메틸렌디이소시아네이트 등 지방족 디이소시아네이트류, 이소포론디이소시아네이트 등 지환식 디이소시아네이트류, 및 톨릴렌디이소시아네이트 등 방향족 디이소시아네이트류를 들 수 있다. 폴리올류로서는 폴리에스테르디올, 폴리에테르디올 및 폴리카르보네이트디올을 들 수 있다. 쇄 신장제로서는 에틸렌글리콜 등 C2-10 알킬렌디올, 에틸렌디아민 등 지방족 디아민류, 이소포론디아민 등 지환식 디아민류, 및 페닐렌디아민 등 방향족 디아민류를 들 수 있다.
상기 폴리아미드계 수지로서는, 예를 들어 디아민 성분과 디카르복실산 성분의 중축합에 의해 얻어지는 폴리아미드, 아미노카르복실산의 중축합에 의해 얻어지는 폴리아미드, 락탐의 개환 중합에 의해 얻어지는 폴리아미드, 및 디아민 성분과 디카르복실산 성분과 디올 성분의 중축합에 의해 얻어지는 폴리에스테르아미드를 들 수 있다. 상기 디아민 성분으로서는, 예를 들어 헥사메틸렌디아민 등 C4-10 알킬렌디아민을 들 수 있다. 상기 디카르복실산 성분으로서는, 예를 들어 아디프산 등 C4-20 알킬렌디카르복실산을 들 수 있다. 아미노카르복실산으로서는, 예를 들어 ω-아미노운데칸산 등 C4-20 아미노카르복실산을 들 수 있다. 상기 락탐으로서는, 예를 들어 ω-라우로락탐 등 C4-20 락탐을 들 수 있다. 상기 디올 성분으로서는, 예를 들어 에틸렌글리콜 등 C2-12 알킬렌디올을 들 수 있다. 또한, 폴리아미드계 수지에는 호모폴리아미드 및 코폴리아미드가 포함되는 것으로 한다.
열가소성 수지 (C)의 연화점(T2)은, 본 발명에 관한 반도체 장치 제조 방법에 있어서 열가소성 수지 (C) 함유의 가접착제와 조합하여 사용되는 후술하는 영구 접착제의 열경화 온도보다 10℃ 이상 높은 것이 바람직하다. 당해 영구 접착제의 열경화 온도와 T2의 차는 예를 들어 10 내지 40℃이며, 바람직하게는 20 내지 30℃이다.
T2는, 예를 들어 열가소성 수지 (C)의 중량 평균 분자량(Mw: GPC법에 의한 폴리스티렌 환산값)을 컨트롤함으로써 조정할 수 있다. 열가소성 수지 (C)의 중량 평균 분자량은 예를 들어 1500 내지 100000이며, 바람직하게는 2000 내지 80000, 보다 바람직하게는 3000 내지 50000, 더욱 바람직하게는 10000 내지 45000, 더욱 바람직하게는 15000 내지 35000이다.
이상과 같은 다가 비닐에테르 화합물 (A), 화합물 (B) 및 열가소성 수지 (C)를 적어도 함유하는 가접착제에 있어서, 다가 비닐에테르 화합물 (A)와 화합물 (B)의 중합체의 연화점(T3)은, 본 발명에 관한 반도체 장치 제조 방법에 있어서 당해 가접착제와 조합하여 사용되는 후술하는 영구 접착제의 열경화 온도보다 10℃ 이상 높은 것이 바람직하다. 당해 영구 접착제의 열경화 온도와 T3의 차는 예를 들어 10 내지 40℃이며, 바람직하게는 20 내지 30℃이다.
후술하는 영구 접착제의 열경화 온도가 예를 들어 120℃인 경우, 가접착제에 있어서의 다가 비닐에테르 화합물 (A)의 함유량은, 가접착제 중의 화합물 (B)에 있어서의 히드록시기 및 카르복시기의 총량 1몰에 대하여, 다가 비닐에테르 화합물 (A)에 있어서의 비닐에테르기가 예를 들어 0.01 내지 10몰로 되는 양이며, 바람직하게는 0.05 내지 5몰, 보다 바람직하게는 0.07 내지 1몰, 더욱 바람직하게는 0.08 내지 0.5몰로 되는 양이다.
가접착제에 있어서의 열가소성 수지 (C)의 함유량은, 가접착제 중의 화합물 (B) 1질량부에 대하여 예를 들어 0.1 내지 3질량부이며, 바람직하게는 0.2 내지 2질량부, 보다 바람직하게는 0.3 내지 1질량부이다.
가접착제에 있어서의 다가 비닐에테르 화합물 (A)와 화합물 (B)와 열가소성 수지 (C)의 합계 함유량은, 당해 가접착제의 불휘발분 전량의 예를 들어 70 내지 99.9질량％이며, 바람직하게는 80 내지 99질량％, 보다 바람직하게는 85 내지 95질량％, 더욱 바람직하게는 85 내지 90질량％이다.
가접착제는 중합 촉진제를 더 함유하고 있어도 된다. 그 중합 촉진제로서는, 예를 들어 하기 식 (d)로 표시되는 1가의 카르복실산, 및 하기 식 (e)로 표시되는 1가의 알코올을 들 수 있다. 이것들은 1종류를 단독으로 또는 2종류 이상을 조합하여 사용할 수 있다. 가접착제가 중합 촉진제를 함유한다고 하는 구성은, 다가 비닐에테르 화합물 (A) 및 화합물 (B)의 중합 반응을 촉진하는 데 있어서 적합하고, 중합 촉진제를 함유하지 않는 접착제를 사용하는 경우와 비교하여, 중합 시의 가열 온도를 저하시켜도 동등한 연화점 또는 보다 높은 연화점을 갖는 중합체를 형성하는 데 있어서 적합하며, 따라서 가접착제층(2)에 있어서 고온 환경 하(예를 들어 160 내지 180℃ 정도)에서의 접착성을 확보하는 데 있어서 적합하다.
Z3-COOH (d)
(식 중, Z3은 카르복시기 이외의 치환기를 가져도 되는, 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소, 및 방향족 탄화수소로 이루어지는 군으로부터 선택되는 1종의 구조식으로부터 1개의 수소 원자를 제거한 기를 나타냄)
Z4-OH (e)
(식 중, Z4는 히드록시기 이외의 치환기를 가져도 되는 방향족 탄화수소의 구조식으로부터 1개의 수소 원자를 제거한 기를 나타냄)
상기 식 (d) 중의 Z3에 있어서의 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소 및 방향족 탄화수소로서는, 상기 식 (a) 중의 Z1에 대하여 예시한 포화 혹은 불포화 지방족 탄화수소, 포화 혹은 불포화 지환식 탄화수소 및 방향족 탄화수소를 들 수 있다. Z3이 가져도 되는 치환기로서는, Z1이 가져도 되는 치환기의 예로부터 카르복시기를 제외한 예를 들 수 있다. 또한, 상기 식 (e) 중의 Z4에 있어서의 방향족 탄화수소로서는, 상기 식 (a) 중의 Z1에 대하여 예시한 방향족 탄화수소를 들 수 있다. Z4가 가져도 되는 치환기로서는, Z1이 가져도 되는 치환기의 예로부터 히드록시기를 제외한 예를 들 수 있다.
가접착제 중에 중합 촉진제가 포함되는 경우의 그 중합 촉진제의 pKa(산 해리 상수)는 바람직하게는 3 내지 8, 보다 바람직하게는 4 내지 6이다. 이러한 구성은, 가접착제에 있어서 의도하지 않게 중합이 진행되어 점도가 증가하는 것 등을 억제하여 보존 안정성을 확보함과 함께, 당해 가접착제로부터의 가접착제층(2)의 형성 시에 중합 촉진제에 의한 중합 촉진 효과를 확보하는 데 있어서 적합하다.
식 (d)로 표시되는 1가의 카르복실산으로서는, 이하에 나타내는 화합물(기하 이성체를 포함함)이 바람직하다.
Figure 112021057111989-pct00007
Figure 112021057111989-pct00008
식 (e)로 표시되는 1가의 알코올로서는, 이하에 나타내는 화합물이 바람직하다.
Figure 112021057111989-pct00009
가접착제 중에 중합 촉진제가 포함되는 경우의 그의 함유량은, 가접착제에 포함되는 다가 비닐에테르 화합물 (A) 1질량부에 대하여 예를 들어 0.01 내지 5질량부 정도, 바람직하게는 0.1 내지 3질량부, 보다 바람직하게는 0.3 내지 1질량부이다.
가접착제는 산화 방지제를 더 함유하고 있어도 된다. 가접착제가 산화 방지제를 함유한다고 하는 구성은, 가접착제에 있어서 그의 가열 처리 시에 상술한 화합물 (B) 및 열가소성 수지 (C)의 산화를 방지하는 데 있어서 적합하다. 가접착제 중의 화합물 (B) 및 열가소성 수지 (C)의 산화 방지는, 당해 가접착제로부터 형성되는 가접착제층(2)에 대하여 가열 처리를 실시하여 얻어지는 연화 조성물의 용제에 대한 용해성을 확보하는 데 있어서 적합하고, 따라서 웨이퍼 등 피착체로부터 가접착제층(2)이 가열 처리를 거쳐 박리된 후에 당해 피착체에 접착제 잔여물이 발생하는 경우라도 그 접착제 잔사를 제거하는 데 있어서 적합하다.
산화 방지제로서는, 예를 들어 페놀계 산화 방지제, 인계 산화 방지제, 티오에스테르계 산화 방지제 및 아민계 산화 방지제를 들 수 있다. 이것들은 1종을 단독으로 또는 2종 이상을 조합하여 사용할 수 있다. 페놀계 산화 방지제는 가열 처리 시에 있어서의 산화 방지 효과가 특히 우수하므로, 가접착제 중의 산화 방지제로서 바람직하다.
페놀계 산화 방지제로서는, 예를 들어 펜타에리트리톨테트라키스[3(3,5-디-t-부틸-4-히드록시페닐)프로피오네이트], 티오디에틸렌비스[3-(3,5-디-t-부틸-4-히드록시페닐)프로피오네이트], 3-(3,5-디-t-부틸-4-히드록시페닐)프로피온산옥타데실, N,N'-헥사메틸렌비스[3-(3,5-디-t-부틸-4-히드록시페닐)프로피온아미드], 3-(4-히드록시-3,5-디이소프로필페닐)프로피온산옥틸, 1,3,5-트리스(4-히드록시-3,5-디-t-부틸벤질)-2,4,6-트리메틸벤젠, 2,4-비스(도데실티오메틸)-6-메틸페놀 및 칼슘비스[3,5-디(t-부틸)-4-히드록시벤질(에톡시)포스피나토]를 들 수 있다. 페놀계 산화 방지제로서는, 예를 들어 상품명 「Irganox 1010」, 「Irganox 1035」, 「Irganox 1076」, 「Irganox 1098」, 「Irganox 1135」, 「Irganox 1330」, 「Irganox 1726」, 「Irganox 1425WL」(모두 BASF사제)의 시판품을 사용할 수 있다.
가접착제 중에 산화 방지제가 포함되는 경우의 그의 함유량은, 가접착제에 포함되는 화합물 (B)와 열가소성 수지 (C)의 합계 100질량부에 대하여 예를 들어 0.01 내지 15질량부이며, 바람직하게는 0.1 내지 12질량부, 보다 바람직하게는 0.5 내지 10질량부이다.
가접착제는 필요에 따라 다른 성분을 더 함유하고 있어도 된다. 다른 성분으로서는, 예를 들어 산 발생제, 계면 활성제, 용제, 레벨링제, 실란 커플링제 및 발포제를 들 수 있다. 이것들은 1종을 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
가접착제 중에 계면 활성제가 포함되는 경우, 당해 가접착제에 있어서의 계면 활성제의 함유량은 바람직하게는 0.01 내지 1질량％ 정도이다. 이러한 구성은 가접착제 도포 시의 크레이터링을 억제하는 데 있어서 적합하고, 도막의 균일성을 확보하는 데 있어서 적합하다. 그러한 계면 활성제로서는, 예를 들어 상품명 「F-444」, 「F-447」, 「F-554」, 「F-556」, 「F-557」(모두 DIC사제의 불소계 올리고머), 상품명 「BYK-350」(빅 케미사제의 아크릴계 폴리머), 및 상품명 「A-1420」, 「A-1620」, 「A-1630」(모두 다이킨 고교 가부시키가이샤제의 불소 함유 알코올)을 들 수 있다. 이것들은 1종을 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
가접착제는, 그의 점도 조정의 관점에서 용제를 함유하는 것이 바람직하다. 용제로서는, 예를 들어 톨루엔, 헥산, 이소프로판올, 메틸이소부틸케톤, 시클로펜타논, 시클로헥사논, 프로필렌글리콜모노메틸에테르아세테이트, 프로필렌글리콜모노메틸에테르, γ-부티로락톤을 들 수 있다. 이것들은 1종을 단독으로 또는 2종 이상을 조합하여 사용할 수 있다. 가접착제가 용제를 함유하는 경우, 가접착제의 용제 함유량은 예를 들어 55 내지 80질량％이다.
가접착제는 그의 구성 성분을 필요에 따라 진공 하에서 기포를 제거하면서, 교반ㆍ혼합함으로써 조제할 수 있다. 교반ㆍ혼합 시의 당해 혼합물의 온도는 10 내지 80℃ 정도가 바람직하다. 교반ㆍ혼합에는, 예를 들어 자전 공전형 믹서, 1축 또는 다축 익스트루더, 플라네터리 믹서, 니더 또는 디졸버를 사용할 수 있다.
가접착제의 점도(25℃ 및 전단 속도 50/s의 조건에서 측정되는 점도)는 예를 들어 30 내지 2000mPaㆍs 정도이며, 바람직하게는 300 내지 1500mPaㆍs, 보다 바람직하게는 500 내지 1500mPaㆍs이다. 이러한 구성은, 가접착제에 대하여, 그의 도포성을 확보하여 웨이퍼 등 피착체의 표면에 균일하게 도포하는 데 있어서 적합하다.
이상과 같은 가접착제를 웨이퍼 등 피착체의 표면에 도포한 후, 가열 처리를 실시함으로써, 당해 가접착제 중의 다가 비닐에테르 화합물 (A)의 비닐에테르기와 화합물 (B)의 히드록시기 및/또는 카르복시기를 아세탈 결합시켜, 다가 비닐에테르 화합물 (A) 및 화합물 (B)로부터 중합체를 발생시킬 수 있다. 예를 들어, 다가 비닐에테르 화합물 (A)로서 하기 식 (a')로 표시되는 화합물을 함유하며, 또한 하기 식 (b')로 표시되는 구성 단위를 갖는 화합물을 화합물 (B)로서 함유하는 가접착제에 가열 처리를 실시하여 이들 양쪽 화합물을 중합시키면, 하기 식 (P)로 표시되는 중합체가 얻어진다.
Figure 112021057111989-pct00010
가접착제를 가열 처리에 부침으로써 얻어지는 중합체의 연화점(T3)은, 다가 비닐에테르 화합물 (A)와 화합물 (B)의 상대적인 양을 조정함으로써 컨트롤할 수 있으며, 당해 가접착제와 조합하여 사용되는 후술하는 영구 접착제의 열경화 온도가 120℃인 경우, 중합체의 연화점(T3)은 예를 들어 130℃ 이상이며, 바람직하게는 130 내지 170℃, 보다 바람직하게는 140 내지 160℃이다.
다가 비닐에테르 화합물 (A)와 화합물 (B)의 상기 중합체, 다가 비닐에테르 화합물 (A), 화합물 (B) 및 열가소성 수지 (C)의 각 연화점은, 하기 플로 조건 하에서 고화식 플로 테스터를 사용하여 측정할 수 있다.
<플로 조건>
압력: 100kg/㎠
속도: 6℃/분
노즐: 1mmφ×10mm
또한, 가접착제로부터 형성되는 가접착제층의 연화점에 대해서는, 다음과 같이 하여 구해지는 온도로 한다. 우선, 가접착제 0.1g을 제1 유리판에 10㎛의 두께로 도포하여 가접착제의 도막을 형성한다. 다음에, 그 도막 상에 제2 유리판을 중첩한다. 다음에, 가열 처리를 거침으로써, 제1 및 제2 유리판 사이의 가접착제 내에서 다가 비닐에테르 화합물 (A) 및 화합물 (B)를 중합시켜 당해 가접착제를 경화시키고, 당해 가접착제를 통하여 양쪽 유리판을 접합한다. 가열 처리는 예를 들어 140℃에서의 2분간의 가열, 그것에 이어지는 200℃에서의 2분간의 가열, 그것에 이어지는 230℃에서의 4분간의 가열을 포함한다. 이러한 접착제 접합에 의해, 제1 유리판과, 제2 유리판과, 그 사이의 가접착제층의 적층 구조를 갖는 적층체가 얻어진다. 이 적층체에 대하여, 제2 유리판을 고정한 상태에서, 가열하면서 제1 유리판을 수평 방향(유리판의 면 내 방향)으로 2kg의 응력을 걸어 인장하고, 제1 유리판이 움직이기 시작할 때의 온도를 측정한다. 이상과 같이 하여 구해지는 온도를 연화점으로 한다.
본 반도체 장치 제조 방법에 있어서는, 다음에 도 1의 (b)에 도시하는 바와 같이 보강 웨이퍼(1R)에 있어서 그의 웨이퍼(1)를 박화한다(박화 공정). 구체적으로는, 지지 기판(S)에 지지된 상태에 있는 웨이퍼(1)에 대하여 그의 이면(1b)측으로부터 그라인드 장치를 사용하여 연삭 가공을 행함으로써, 웨이퍼(1)를 소정의 두께에 이르기까지 박화하여 박화 웨이퍼(1T)를 형성한다. 박화 후의 웨이퍼(1)(박화 웨이퍼(1T))의 두께는 예를 들어 1 내지 20㎛이다.
다음에, 예를 들어 도 3에 도시하는 바와 같이 보강 웨이퍼(1R)의 박화 웨이퍼(1T)측을, 베이스 웨이퍼인 웨이퍼(3)에 대하여 접착제(4)를 통하여 접합한다(접합 공정).
웨이퍼(3)는, 반도체 소자가 만들어 넣어질 수 있는 반도체 웨이퍼 본체를 갖는 베이스 웨이퍼이며, 소자 형성면(3a) 및 이것과는 반대의 이면(3b)을 갖는다. 웨이퍼(3)는 소자 형성면(3a)측에 각종 반도체 소자(도시 생략)가 이미 만들어 넣어지고, 또한 당해 반도체 소자에 필요한 배선 구조(도시 생략)가 소자 형성면(3a) 상에 이미 형성되어 있는 반도체 웨이퍼이다. 웨이퍼(3)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서는, 예를 들어 웨이퍼(1)의 반도체 웨이퍼 본체를 이루기 위한 구성 재료로서 상기에 게재한 것을 채용할 수 있다. 베이스 웨이퍼인 웨이퍼(3)의 두께는, 제조 프로세스 중의 당해 웨이퍼(3)를 포함하는 웨이퍼 적층체의 강도를 확보한다고 하는 관점에서 바람직하게는 300㎛ 이상, 보다 바람직하게는 500㎛ 이상, 더욱 바람직하게는 700㎛ 이상이다. 웨이퍼(3)에 대한 후술하는 연삭 공정에 있어서의 연삭 시간의 단축화의 관점에서는, 웨이퍼(3)의 두께는 바람직하게는 1000㎛ 이하, 보다 바람직하게는 900㎛ 이하, 더욱 바람직하게는 800㎛ 이하이다.
접착제(4)는 웨이퍼간의 접합 상태를 실현하기 위한 열경화형 접착제이며, 열경화성 수지로서의 중합성기 함유 폴리오르가노실세스퀴옥산(즉, 중합성 관능기를 갖는 폴리오르가노실세스퀴옥산)을 함유한다. 중합성기 함유 폴리오르가노실세스퀴옥산이 갖는 중합성 관능기는, 바람직하게는 에폭시기 또는 (메트)아크릴로일옥시기이다. 중합성기 함유 폴리오르가노실세스퀴옥산은, 형성되는 접착제층에 있어서 높은 내열성을 실현함과 함께, 접착제층 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼 내의 소자에 대한 손상을 억제하는 데 적합하다. 접착제(4)에 있어서의 중합성기 함유 폴리오르가노실세스퀴옥산의 함유 비율은 예를 들어 70질량％ 이상이며, 바람직하게는 80 내지 99.8질량％, 보다 바람직하게는 90 내지 99.5질량％이다.
접착제(4)에 함유되는 중합성기 함유 폴리오르가노실세스퀴옥산은, 본 실시 형태에서는 실록산 구성 단위로서, 하기 식 (1)로 표시되는 구성 단위를 적어도 포함하는 제1 구성 단위 [RSiO3/2], 및 하기 식 (2)로 표시되는 구성 단위를 적어도 포함하는 제2 구성 단위 [RSiO2/2(OR')]를 포함한다(제2 구성 단위에 있어서의 R과 R'는 동일해도 되고 달라도 됨). 이들 구성 단위는 실록산 구성 단위에 있어서의 소위 T 단위에 속하며, 본 실시 형태에서는 구성 단위 [RSiO3/2]를 T3체라고 하고, 구성 단위 [RSiO2/2(OR')]를 T2체라고 한다. T3체에 있어서, 그의 규소 원자는, 각각이 다른 실록산 구성 단위 중의 규소 원자와도 결합하는 3개의 산소 원자와 결합하고 있다. T2체에 있어서, 그의 규소 원자는, 각각이 다른 실록산 구성 단위 중의 규소 원자와도 결합하는 2개의 산소 원자와 결합하며, 또한 알콕시기의 산소와 결합하고 있다. 이러한 T3체 및 T2체는 모두 상술한 바와 같이 실록산 구성 단위로서의 T 단위에 속하며, 가수분해성의 3개의 관능기를 갖는 실란 화합물의 가수분해와 그 후의 축합 반응에 의해 형성될 수 있는, 중합성기 함유 폴리오르가노실세스퀴옥산의 부분 구조이다.
Figure 112021057111989-pct00011
식 (1)에 있어서의 R1 및 식 (2)에 있어서의 R1은, 각각 에폭시기 또는 (메트)아크릴로일옥시기를 함유하는 기를 나타낸다. 식 (2)에 있어서의 R2는 수소 원자, 또는 탄소수 1 내지 4의 알킬기를 나타낸다.
식 (1) 및 식 (2)에 있어서의 각 R1이 에폭시기 함유기인 경우의 그 R1로서는, 예를 들어 하기 식 (3) 내지 (6)으로 표시되는 기를 들 수 있다. 식 (3) 내지 (6)에 있어서의 R3, R4, R5, R6의 각각은, 탄소수가 예를 들어 1 내지 10인 직쇄상 또는 분지쇄상의 알킬렌기를 나타낸다. 그러한 알킬렌기로서는, 예를 들어 메틸렌기, 메틸메틸렌기, 디메틸메틸렌기, 에틸렌기, 프로필렌기, 트리메틸렌기, 테트라메틸렌기, 펜타메틸렌기, 헥사메틸렌기 및 데카메틸렌기를 들 수 있다. 접착제(4)로부터 형성되는 접착제층에 있어서의 높은 내열성의 실현이나 경화 시 수축의 억제의 관점에서는, 식 (1) 및 식 (2)에 있어서의 에폭시기 함유기로서의 R1은, 각각 바람직하게는 식 (3)으로 표시되는 에폭시기 함유기 또는 식 (4)로 표시되는 에폭시기 함유기이고, 보다 바람직하게는 식 (3)으로 표시되는 기이며 R3이 에틸렌기인 2-(3,4-에폭시시클로헥실)에틸기이다.
Figure 112021057111989-pct00012
상기 식 (2)에 있어서의 R2는, 상술한 바와 같이 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타내며, 따라서 식 (2)에 있어서의 OR2는 히드록시기 또는 탄소수 1 내지 4의 알콕시기를 나타낸다. 탄소수 1 내지 4의 알콕시기로서는, 예를 들어 메톡시기, 에톡시기, 프로폭시기, 이소프로폭시기, 부톡시기 및 이소부틸옥시기를 들 수 있다.
접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산은 상기 식 (1)로 표시되는 구성 단위로서, 1종류를 포함하는 것이어도 되고, 2종류 이상을 포함하는 것이어도 된다. 당해 중합성기 함유 폴리오르가노실세스퀴옥산은 상기 식 (2)로 표시되는 구성 단위로서, 1종류를 포함하는 것이어도 되고, 2종류 이상을 포함하는 것이어도 된다.
접착제(4)에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은 상기 T3체로서, 식 (1)로 표시되는 구성 단위에 더하여, 하기 식 (7)로 표시되는 구성 단위를 포함해도 된다. 식 (7)에 있어서의 R7은 수소 원자, 치환 혹은 비치환의 알킬기, 치환 혹은 비치환의 알케닐기, 치환 혹은 비치환의 시클로알킬기, 치환 혹은 비치환의 아릴기, 또는 치환 혹은 비치환의 아르알킬기를 나타낸다. 식 (7)에 있어서의 R7은 바람직하게는 치환 혹은 비치환의 알킬기, 치환 혹은 비치환의 알케닐기, 또는 치환 혹은 비치환의 아릴기이고, 보다 바람직하게는 페닐기이다.
Figure 112021057111989-pct00013
R7에 관하여 상기한 알킬기로서는, 예를 들어 메틸기, 에틸기, 프로필기, n-부틸기, 이소프로필기, 이소부틸기, s-부틸기, t-부틸기 및 이소펜틸기를 들 수 있다. R7에 관하여 상기한 알케닐기로서는, 예를 들어 비닐기, 알릴기 및 이소프로페닐기를 들 수 있다. R7에 관하여 상기한 시클로알킬기로서는, 예를 들어 시클로부틸기, 시클로펜틸기 및 시클로헥실기를 들 수 있다. R7에 관하여 상기한 아릴기로서는, 예를 들어 페닐기, 톨릴기 및 나프틸기를 들 수 있다. R7에 관하여 상기한 아르알킬기로서는, 예를 들어 벤질기 및 페네틸기를 들 수 있다.
R7에 관하여 상기한 알킬기, 알케닐기, 시클로알킬기, 아릴기 및 아르알킬기의 치환기로서는, 예를 들어 에테르기, 에스테르기, 카르보닐기, 실록산기, 불소 원자 등 할로겐 원자, 아크릴기, 메타크릴기, 머캅토기, 아미노기 및 수산기를 들 수 있다.
접착제(4)에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은 상기 T2체로서, 식 (2)로 표시되는 구성 단위에 더하여, 하기 식 (8)로 표시되는 구성 단위를 포함해도 된다. 식 (8)에 있어서의 R7은 수소 원자, 치환 혹은 비치환의 알킬기, 치환 혹은 비치환의 알케닐기, 치환 혹은 비치환의 시클로알킬기, 치환 혹은 비치환의 아릴기, 또는 치환 혹은 비치환의 아르알킬기를 나타내며, 구체적으로는 상기 식 (7)에 있어서의 R7과 마찬가지이다. 식 (8)에 있어서의 R2는 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타내며, 구체적으로는 상기 식 (2)에 있어서의 R2와 마찬가지이다.
Figure 112021057111989-pct00014
접착제(4)에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은 그의 실록산 구성 단위 중에, T 단위인 상술한 제1 및 제2 구성 단위에 더하여, 소위 M 단위인 구성 단위 [R3SiO1/2], 소위 D 단위인 구성 단위 [R2SiO2/2], 및 소위 Q 단위인 구성 단위 [SiO4/2]로 이루어지는 군으로부터 선택되는 적어도 1종을 포함해도 된다.
중합성기 함유 폴리오르가노실세스퀴옥산은 바구니형, 불완전 바구니형, 래더형, 랜덤형 중 어느 실세스퀴옥산 구조를 가져도 되며, 이들 실세스퀴옥산 구조 중 2 이상이 조합된 구조를 가져도 된다.
접착제(4) 중의 중합성기 함유 폴리오르가노실세스퀴옥산의 전체 실록산 구성 단위에 있어서, T2체에 대한 T3체의 몰비의 값(즉, T3체/T2체)은 예를 들어 5 내지 500이며, 하한값은 바람직하게는 10이다. 상한값은 바람직하게는 100, 보다 바람직하게는 50이다. 중합성기 함유 폴리오르가노실세스퀴옥산에 대해서는 [T3체/T2체]의 값의 당해 범위로의 조정에 의해, 접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 성분과의 상용성이 향상되고, 취급성이 향상된다. 중합성기 함유 폴리오르가노실세스퀴옥산에 있어서의 [T3체/T2체]의 값이 5 내지 500인 것은, T3체에 대하여 T2체의 존재량이 상대적으로 적고, 실란올의 가수분해ㆍ축합 반응이 보다 진행되고 있는 것을 의미한다.
중합성기 함유 폴리오르가노실세스퀴옥산에 있어서의 상기 몰비의 값(T3체/T2체)은, 예를 들어 29Si-NMR 스펙트럼 측정에 의해 구할 수 있다. 29Si-NMR 스펙트럼에 있어서, 상술한 제1 구성 단위(T3체)에 있어서의 규소 원자와, 상술한 제2 구성 단위(T2체)에 있어서의 규소 원자는, 서로 다른 화학 이동의 피크 내지 시그널을 나타낸다. 이들 피크의 면적비로부터 상기 몰비의 값을 구할 수 있다. 중합성기 함유 폴리오르가노실세스퀴옥산의 29Si-NMR 스펙트럼은, 예를 들어 하기의 장치 및 조건에 의해 측정할 수 있다.
측정 장치: 상품명 「JNM-ECA500NMR」(니혼 덴시 가부시키가이샤제)
용매: 중클로로포름
적산 횟수: 1800회
측정 온도: 25℃
접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn)은 바람직하게는 1000 내지 50000이고, 보다 바람직하게는 1500 내지 10000, 더욱 바람직하게는 2000 내지 8000, 보다 더 바람직하게는 2000 내지 7000이다. 수 평균 분자량을 1000 이상으로 함으로써, 형성되는 경화물 내지 접착제층의 절연성이나, 내열성, 내크랙성, 접착성이 향상된다. 한편, 수 평균 분자량을 50000 이하로 함으로써, 접착제(4) 중의 중합성기 함유 폴리오르가노실세스퀴옥산과 다른 성분의 상용성이 향상되고, 형성되는 경화물 내지 접착제층의 절연성이나, 내열성, 내크랙성이 향상된다.
접착제(4)에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산에 대한 분자량 분산도(Mw/Mn)는 바람직하게는 1.0 내지 4.0이고, 보다 바람직하게는 1.1 내지 3.0, 더욱 바람직하게는 1.2 내지 2.7이다. 분자량 분산도를 4.0 이하로 함으로써, 형성되는 경화물 내지 접착제층의 내열성이나, 내크랙성, 접착성이 보다 높아진다. 한편, 분자량 분산도를 1.0 이상으로 함으로써, 당해 접착제 조성물이 액상으로 되기 쉽고, 그의 취급성이 향상되는 경향이 있다.
중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn) 및 중량 평균 분자량(Mw)은, 겔ㆍ투과ㆍ크로마토그래피(GPC)에 의해 측정하여 폴리스티렌 환산에 의해 산출되는 값으로 한다. 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn) 및 중량 평균 분자량(Mw)은, 예를 들어 HPLC 장치(상품명 「LC-20AD」, 가부시키가이샤 시마즈 세이사쿠쇼제)를 사용하여 하기의 조건에 의해 측정할 수 있다.
칼럼: 2개의 Shodex KF-801(상류측, 쇼와 덴코 가부시키가이샤제)과, Shodex KF-802(쇼와 덴코 가부시키가이샤제)와, Shodex KF-803(하류측, 쇼와 덴코 가부시키가이샤제)을 직렬로 접속
측정 온도: 40℃
용리액: 테트라히드로푸란(THF)
시료 농도: 0.1 내지 0.2질량％
유량: 1mL/분
표준 시료: 폴리스티렌
검출기: UV-VIS 검출기(상품명 「SPD-20A」, 가부시키가이샤 시마즈 세이사쿠쇼제)
이상과 같은 중합성기 함유 폴리오르가노실세스퀴옥산은, 가수분해성의 3개의 관능기를 갖는 실란 화합물의 가수분해와 이것에 이어지는 축합 반응에 의해 제조할 수 있다. 그 제조에 사용되는 원료는 하기 식 (9)로 표시되는 화합물을 적어도 포함하고, 하기 식 (10)으로 표시되는 화합물을 필요에 따라 포함한다. 식 (9)로 표시되는 화합물은, 상기 식 (1)로 표시되는 구성 단위와 상기 식 (2)로 표시되는 구성 단위를 형성하기 위한 것이다. 식 (10)으로 표시되는 화합물은, 상기 식 (7)로 표시되는 구성 단위와 상기 식 (8)로 표시되는 구성 단위를 형성하기 위한 것이다.
Figure 112021057111989-pct00015
식 (9)에 있어서의 R1은 중합성기를 함유하는 기를 나타내며, 구체적으로는 상기 식 (1), (2)에 있어서의 R1과 마찬가지이다. 식 (9)에 있어서의 X1은 알콕시기 또는 할로겐 원자를 나타낸다. 그 알콕시기로서는, 예를 들어 메톡시기, 에톡시기, 프로폭시기, 이소프로필옥시기, 부톡시기, 이소부틸옥시기 등 탄소수 1 내지 4의 알콕시기를 들 수 있다. X1로서의 할로겐 원자로서는, 예를 들어 불소 원자, 염소 원자, 브롬 원자 및 요오드 원자를 들 수 있다. X1은 바람직하게는 알콕시기이고, 보다 바람직하게는 메톡시기 또는 에톡시기이다. 식 (9)에 있어서, 3개의 X1은 서로 동일해도 되고 달라도 된다.
식 (10)에 있어서의 R7은 치환 혹은 비치환의 아릴기, 치환 혹은 비치환의 아르알킬기, 치환 혹은 비치환의 시클로알킬기, 치환 혹은 비치환의 알킬기, 또는 치환 혹은 비치환의 알케닐기를 나타내며, 구체적으로는 상기 식 (7), (8)에 있어서의 R7과 마찬가지이다. 식 (10)에 있어서의 X2는 알콕시기 또는 할로겐 원자를 나타내며, 구체적으로는 상기 식 (9)에 있어서의 X1과 마찬가지이다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산의 제조에 사용되는 원료는 추가로 다른 가수분해성 실란 화합물을 포함해도 된다. 그러한 화합물로서는, 예를 들어 상기 식 (9), (10)으로 표시되는 양쪽 화합물 이외의 가수분해성 3관능 실란 화합물, M 단위를 형성하게 되는 가수분해성 단관능 실란 화합물, D 단위를 형성하게 되는 가수분해성 2관능 실란 화합물, 및 Q 단위를 형성하는 가수분해성 4관능 실란 화합물을 들 수 있다.
상기 원료로서의 가수분해성 실란 화합물의 사용량이나 조성은, 제조 목적물인 중합성기 함유 폴리오르가노실세스퀴옥산의 구조에 따라 적절하게 조정된다. 예를 들어 상기 식 (9)로 표시되는 화합물의 사용량은, 사용하는 가수분해성 실란 화합물 전량에 대하여 예를 들어 55 내지 100몰％, 바람직하게는 65 내지 100몰％이다. 상기 식 (10)으로 표시되는 화합물의 사용량은, 사용하는 가수분해성 실란 화합물 전량에 대하여 예를 들어 0 내지 70몰％이다. 사용하는 가수분해성 실란 화합물 전량에 대한, 식 (9)로 표시되는 화합물과 식 (10)으로 표시되는 화합물의 총 사용량은 예를 들어 60 내지 100몰％, 바람직하게는 70 내지 100몰％, 보다 바람직하게는 80 내지 100몰％이다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산의 제조에 있어서 2종류 이상의 가수분해성 실란 화합물을 사용하는 경우, 가수분해성 실란 화합물의 종류마다의 가수분해 및 축합 반응은 동시에 행할 수도 있고, 순차적으로 행할 수도 있다.
상술한 가수분해 및 축합 반응은 바람직하게는 1종류 또는 2종류 이상의 용매의 존재 하에서 행해진다. 바람직한 용매로서는, 예를 들어 디에틸에테르, 디메톡시에탄, 테트라히드로푸란, 디옥산 등의 에테르, 및 아세톤이나 메틸에틸케톤, 메틸이소부틸케톤 등의 케톤을 들 수 있다. 용매의 사용량은, 가수분해성 실란 화합물 100질량부당 예를 들어 2000질량부 이하의 범위 내에서 반응 시간 등에 따라 적절하게 조정된다.
상술한 가수분해 및 축합 반응은 바람직하게는 1종류 또는 2종류 이상의 촉매 및 물의 존재 하에서 진행된다. 촉매는 산 촉매여도 되고, 알칼리 촉매여도 된다. 촉매의 사용량은 가수분해성 실란 화합물 1몰당 예를 들어 0.002 내지 0.2몰의 범위 내에서 적절하게 조정된다. 물의 사용량은, 가수분해성 실란 화합물 1몰당 예를 들어 0.5 내지 20몰의 범위 내에서 적절하게 조정된다.
상기 가수분해성 실란 화합물의 가수분해 및 축합 반응은 1단계로 행해도 되고, 2단계 이상으로 나누어 행해도 된다. 상기 몰비의 값(T3체/T2체)이 5 이상인 중합성기 함유 폴리오르가노실세스퀴옥산을 제조하는 경우에는, 예를 들어 제1 단째의 가수분해 및 축합 반응의 반응 온도는 예를 들어 40 내지 100℃, 바람직하게는 45 내지 80℃이다. 제1 단째의 가수분해 및 축합 반응의 반응 시간은 예를 들어 0.1 내지 10시간, 바람직하게는 1.5 내지 8시간이다. 제2 단째의 가수분해 및 축합 반응의 반응 온도는 바람직하게는 5 내지 200℃, 보다 바람직하게는 30 내지 100℃이다. 반응 온도를 상기 범위로 제어함으로써, 상기 몰비의 값(T3체/T2체) 및 상기 수 평균 분자량을 보다 효율적으로 원하는 범위로 제어할 수 있는 경향이 있다. 또한, 제2 단째의 가수분해 및 축합 반응의 반응 시간은 특별히 한정되지 않지만, 0.5 내지 1000시간이 바람직하며, 보다 바람직하게는 1 내지 500시간이다. 또한, 상술한 가수분해 및 축합 반응은 상압 하, 가압 하 또는 감압 하에서 행할 수 있다. 상술한 가수분해 및 축합 반응은 바람직하게는 질소나 아르곤 등 불활성 가스의 분위기 하에서 행해진다.
이상과 같은 가수분해성 실란 화합물의 가수분해 및 축합 반응에 의해, 상술한 중합성기 함유 폴리오르가노실세스퀴옥산이 얻어진다. 반응 종료 후에는, 바람직하게는 중합성기의 개환을 억제하기 위한 촉매의 중화를 행한다. 이와 같이 하여 얻어진 중합성기 함유 폴리오르가노실세스퀴옥산은 필요에 따라 정제된다.
접착제(4)는, 예를 들어 이상과 같이 하여 제조되는 중합성기 함유 폴리오르가노실세스퀴옥산에 더하여, 바람직하게는 적어도 1종류의 경화 촉매를 포함한다.
접착제(4)가 에폭시기 함유 폴리오르가노실세스퀴옥산을 포함하는 경우의 경화 촉매로서는, 예를 들어 열 양이온 중합 개시제를 들 수 있다. 접착제(4)가 (메트)아크릴로일옥시기 함유 폴리오르가노실세스퀴옥산을 포함하는 경우의 경화 촉매로서는, 예를 들어 열 라디칼 중합 개시제를 들 수 있다. 접착제(4)에 있어서의 경화 촉매의 함유량은, 중합성기 함유 폴리오르가노실세스퀴옥산 100질량부당 바람직하게는 0.1 내지 3.0질량부이다.
상술한 열 양이온 중합 개시제로서는, 예를 들어 아릴술포늄염, 알루미늄킬레이트, 3불화붕소아민 착체 등의 타입의 열 양이온 중합 개시제를 들 수 있다. 아릴술포늄염으로서는, 예를 들어 헥사플루오로안티모네이트염을 들 수 있다. 알루미늄킬레이트로서는, 예를 들어 에틸아세토아세테이트알루미늄디이소프로필레이트 및 알루미늄트리스(에틸아세토아세테이트)를 들 수 있다. 3불화붕소아민 착체로서는, 예를 들어 3불화붕소모노에틸아민 착체, 3불화붕소이미다졸 착체 및 3불화붕소피페리딘 착체를 들 수 있다.
상술한 열 라디칼 중합 개시제로서는, 예를 들어 아조 화합물이나 과산화물 등의 타입의 열 라디칼 중합 개시제를 들 수 있다. 아조 화합물로서는, 예를 들어 2,2'-아조비스이소부티로니트릴, 2,2'-아조비스(2,4-디메틸발레로니트릴), 2,2'-아조비스(4-메톡시-2,4-디메틸발레로니트릴), 디메틸-2,2'-아조비스(2-메틸프로피오네이트), 2,2'-아조비스(이소부티르산)디메틸, 디에틸-2,2'-아조비스(2-메틸프로피오네이트) 및 디부틸-2,2'-아조비스(2-메틸프로피오네이트)를 들 수 있다. 과산화물로서는, 예를 들어 벤조일퍼옥사이드, t-부틸퍼옥시-2-에틸헥사노에이트, 2,5-디메틸-2,5-디(2-에틸헥사노일)퍼옥시헥산, t-부틸퍼옥시벤조에이트, t-부틸퍼옥사이드, 쿠멘히드로퍼옥사이드, 디쿠밀퍼옥사이드, 디-t-부틸퍼옥사이드, 2,5-디메틸-2,5-디부틸퍼옥시헥산, 2,4-디클로로벤조일퍼옥사이드, 1,4-디(2-t-부틸퍼옥시이소프로필)벤젠, 1,1-비스(t-부틸퍼옥시)-3,3,5-트리메틸시클로헥산, 메틸에틸케톤퍼옥사이드 및 1,1,3,3-테트라메틸부틸퍼옥시-2-에틸헥사노에이트를 들 수 있다.
접착제(4)는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산에 더하여, 1종류 또는 2종류 이상의 다른 경화성 화합물을 포함해도 된다. 당해 경화성 화합물로서는, 예를 들어 상술한 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 에폭시 화합물, (메트)아크릴로일옥시기 함유 화합물, 비닐기 함유 화합물, 옥세탄 화합물 및 비닐에테르 화합물을 들 수 있다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 에폭시 화합물로서는, 예를 들어 지환식 에폭시 화합물(지환식 에폭시 수지), 방향족 에폭시 화합물(방향족 에폭시 수지) 및 지방족 에폭시 화합물(지방족 에폭시 수지)을 들 수 있다. 지환식 에폭시 화합물로서는, 예를 들어 3,4,3',4'-디에폭시비시클로헥산, 2,2-비스(3,4-에폭시시클로헥실)프로판, 1,2-비스(3,4-에폭시시클로헥실)에탄, 2,3-비스(3,4-에폭시시클로헥실)옥시란, 비스(3,4-에폭시시클로헥실메틸)에테르, 및 2,2-비스(히드록시메틸)-1-부탄올의 1,2-에폭시-4-(2-옥시라닐)시클로헥산 부가물(예를 들어, 가부시키가이샤 다이셀제의 「EHPE3150」)을 들 수 있다.
상기 방향족 에폭시 화합물로서는, 예를 들어 에피비스 타입 글리시딜에테르형 에폭시 수지나 노볼락ㆍ알킬 타입 글리시딜에테르형 에폭시 수지를 들 수 있다.
상기 지방족 에폭시 화합물로서는, 예를 들어 환상 구조를 갖지 않는 q가의 알코올(q는 자연수임)의 글리시딜에테르, 1가 카르복실산 또는 다가 카르복실산의 글리시딜에스테르, 및 이중 결합을 갖는 유지의 에폭시화물을 들 수 있다. 이중 결합을 갖는 유지의 에폭시화물로서는, 예를 들어 에폭시화 아마인유, 에폭시화 대두유 및 에폭시화 피마자유를 들 수 있다.
상술한 (메트)아크릴로일옥시기 함유 화합물로서는, 예를 들어 트리메틸올프로판트리(메트)아크릴레이트, 디트리메틸올프로판테트라(메트)아크릴레이트, 펜타에리트리톨트리(메트)아크릴레이트, 펜타에리트리톨테트라(메트)아크릴레이트, 디펜타에리트리톨펜타(메트)아크릴레이트, 디펜타에리트리톨헥사(메트)아크릴레이트, 글리세린트리(메트)아크릴레이트, 트리스(2-히드록시에틸)이소시아누레이트트리(메트)아크릴레이트, 에틸렌글리콜디(메트)아크릴레이트, 1,3-부탄디올디(메트)아크릴레이트, 1,4-부탄디올디(메트)아크릴레이트, 1,6-헥산디올디(메트)아크릴레이트, 네오펜틸글리콜디(메트)아크릴레이트, 디에틸렌글리콜디(메트)아크릴레이트, 트리에틸렌글리콜디(메트)아크릴레이트, 디프로필렌글리콜디(메트)아크릴레이트, 비스(2-히드록시에틸)이소시아누레이트디(메트)아크릴레이트, 디시클로펜타닐디아크릴레이트, 에폭시아크릴레이트, 우레탄아크릴레이트, 불포화 폴리에스테르, 폴리에스테르아크릴레이트, 폴리에테르아크릴레이트, 비닐아크릴레이트, 실리콘아크릴레이트 및 폴리스티릴에틸메타크릴레이트를 들 수 있다. 또한, 상술한 (메트)아크릴로일옥시기 함유 화합물로서는, 나가세 켐텍스 가부시키가이샤제의 「DA-141」, 도아 고세 가부시키가이샤제의 「아로닉스 M-211B」 및 「아로닉스 M-208」, 그리고 신나카무라 가가쿠 가부시키가이샤제의 「NK 에스테르」, 「ABE-300」, 「A-BPE-4」, 「A-BPE-10」, 「A-BPE-20」, 「A-BPE-30」, 「BPE-100」, 「BPE-200」, 「BPE-500」, 「BPE-900」, 「BPE-1300N」도 들 수 있다.
상술한 비닐기 함유 화합물로서는, 예를 들어 스티렌 및 디비닐벤젠을 들 수 있다.
상술한 옥세탄 화합물로서는, 예를 들어 3,3-비스(비닐옥시메틸)옥세탄, 3-에틸-3-(히드록시메틸)옥세탄, 3-에틸-3-(2-에틸헥실옥시메틸)옥세탄, 3-에틸-3-(히드록시메틸)옥세탄, 3-에틸-3-[(페녹시)메틸]옥세탄, 3-에틸-3-(헥실옥시메틸)옥세탄, 3-에틸-3-(클로로메틸)옥세탄 및 3,3-비스(클로로메틸)옥세탄을 들 수 있다.
상술한 비닐에테르 화합물로서는, 예를 들어 2-히드록시에틸비닐에테르, 3-히드록시프로필비닐에테르, 2-히드록시프로필비닐에테르, 2-히드록시이소프로필비닐에테르, 4-히드록시부틸비닐에테르, 3-히드록시부틸비닐에테르, 2-히드록시부틸비닐에테르, 3-히드록시이소부틸비닐에테르, 2-히드록시이소부틸비닐에테르, 1-메틸-3-히드록시프로필비닐에테르, 1-메틸-2-히드록시프로필비닐에테르, 1-히드록시메틸프로필비닐에테르, 4-히드록시시클로헥실비닐에테르, 1,6-헥산디올모노비닐에테르, 1,6-헥산디올디비닐에테르, 1,8-옥탄디올디비닐에테르, p-크실렌글리콜모노비닐에테르, p-크실렌글리콜디비닐에테르, m-크실렌글리콜모노비닐에테르, m-크실렌글리콜디비닐에테르, o-크실렌글리콜모노비닐에테르, o-크실렌글리콜디비닐에테르, 디에틸렌글리콜모노비닐에테르, 디에틸렌글리콜디비닐에테르, 트리에틸렌글리콜모노비닐에테르 및 트리에틸렌글리콜디비닐에테르를 들 수 있다.
접착제(4)는, 그의 도공성 등을 조정하는 데 있어서는 용제를 포함하는 것이 바람직하다. 용제로서는, 예를 들어 프로필렌글리콜모노메틸에테르아세테이트, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논, 톨루엔, 크실렌, 아세트산에틸, 아세트산부틸, 3-메톡시부틸아세테이트, 메톡시프로필아세테이트, 에틸렌글리콜모노메틸에테르아세테이트, 메탄올, 에탄올, 이소프로필알코올, 1-부탄올, 1-메톡시-2-프로판올, 3-메톡시부탄올, 에톡시에탄올, 디이소프로필에테르, 에틸렌글리콜디메틸에테르 및 테트라히드로푸란을 들 수 있다.
접착제(4)는 실란 커플링제, 소포제, 산화 방지제, 블로킹 방지제, 레벨링제, 계면 활성제, 증량제, 방청제, 대전 방지제, 가소제 등, 각종 첨가제를 더 포함해도 된다.
접착제(4)의 내열성에 관하여, 접착제(4)의 열분해 온도는 바람직하게는 200℃ 이상, 보다 바람직하게는 260℃ 이상, 더욱 바람직하게는 300℃ 이상이다. 열분해 온도는 시차열 열중량 동시 측정 장치를 사용하여 행하는 열중량 분석에 의해 얻어지는 곡선, 즉 분석 대상인 시료에 대한 소정 승온 범위에서의 열중량의 온도 의존성을 나타내는 곡선에 있어서의, 승온 과정 초기의 중량 감소가 없거나 혹은 일정 비율로 약간 점감하고 있는 부분의 접선과, 승온 과정 초기에 이어지는 승온 과정 중기의 유의한 중량 감소가 발생하고 있는 부분 내에 있는 변곡점에서의 접선의 교점이 나타내는 온도로 한다. 시차열 열중량 동시 측정 장치로서는, 예를 들어 세이코 인스트루먼츠 가부시키가이샤제의 상품명 「TG-DTA6300」을 사용할 수 있다.
본 반도체 장치 제조 방법에 있어서의 접합 공정에서는 이상과 같은 접착제(4)를 통하여, 웨이퍼(3)의 소자 형성면(3a)측과, 보강 웨이퍼(1R)에 있어서의 박화 웨이퍼(1T)의 이면(1b)측을 접합한다.
구체적으로는, 우선 접합 대상면(웨이퍼(3)의 소자 형성면(3a), 박화 웨이퍼(1T)의 이면(1b))의 한쪽 또는 양쪽에 접착제(4)를 스핀 코팅에 의해 도포하여 접착제층을 형성한다. 도 3의 (a)는, 웨이퍼(3)의 소자 형성면(3a)에 접착제(4)가 도포되는 경우를 예시적으로 도시하는 것이다. 또한, 접착제(4) 도포 전에, 접합 대상면의 한쪽 또는 양쪽에 실란 커플링제 처리를 실시해도 된다. 다음에, 가열에 의해 접착제(4)(접착제층)를 건조시켜 고화시킨다. 이때의 가열 온도는 예를 들어 50 내지 150℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는 일정해도 되고, 단계적으로 변화시켜도 된다. 다음에, 접착제(4)(접착제층)를 통하여 접합 대상면을 접합한다. 이 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이며, 온도는 예를 들어 30 내지 200℃이며, 바람직하게는 실온 이상이며 80℃ 이하의 범위이다. 그 후, 접합 대상면간에 있어서 가열에 의해 접착제(4)를 경화시킨다. 경화를 위한 가열 온도는 예를 들어 30 내지 200℃이며, 바람직하게는 50 내지 190℃이다. 경화를 위한 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는 일정해도 되고, 단계적으로 변화시켜도 된다. 접착제(4)의 경화 후에 있어서의 접착제층의 두께는 예를 들어 0.5 내지 20㎛이다. 본 공정에 있어서 비교적 저온에서 접착제(4)를 경화시켜 접착제 접합을 실현한다고 하는 이상의 구성은, 접합 시에 웨이퍼간에 개재되는 접착제(4)의 치수 변화를 억제하는 데 적합함과 함께, 피착체의 웨이퍼 내의 소자에 대한 손상을 억제하는 데에도 적합하다.
본 반도체 장치 제조 방법에서는, 다음에 도 4의 (a) 및 도 4의 (b)에 도시하는 바와 같이, 보강 웨이퍼(1R)에 있어서의 지지 기판(S)과 박화 웨이퍼(1T) 사이의 가접착제층(2)에 의한 가접착 상태를 해제하여 지지 기판(S)의 분리를 행한다(분리 공정). 분리 공정은 바람직하게는 가접착제층(2) 중의 상술한 중합체, 즉 다가 비닐에테르 화합물 (A)와 화합물 (B)의 중합체의 연화점(T3)보다 높은 온도에서 가접착제층(2)을 연화시키는 연화 처리를 포함한다. 이 연화 처리에 있어서의 가접착제층 가열 온도는 바람직하게는 170℃ 이상이며, 또한 예를 들어 250℃ 이하이고, 바람직하게는 240℃ 이하, 보다 바람직하게는 230℃ 이하이다. 본 공정에서는, 예를 들어 이러한 연화 처리 후, 웨이퍼(1)에 대하여 지지 기판(S)을 슬라이드시켜 지지 기판(S)의 떼어냄 내지 분리를 행한다. 지지 기판(S)의 분리 후 웨이퍼(1) 상에 가접착제가 남아 있는 경우에는, 당해 가접착제를 제거한다. 이 제거 작업에는 가접착제가 용해 용이성을 나타내는 1종류 또는 2종류 이상의 용제를 사용할 수 있다. 그러한 용제로서는, 예를 들어 시클로헥사논, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노메틸에테르아세테이트, 아세톤, 아세트산에틸, 아세트산부틸 및 메틸이소부틸케톤을 들 수 있다. 상술한 보강 웨이퍼(1R)에 있어서의 웨이퍼(1)가 그의 소자 형성면(1a)측에 절연막이나 배선 패턴을 포함하는 배선 구조를 수반하지 않는 것인 경우, 본 공정 후, 박화 웨이퍼(1T)의 소자 형성면(1a) 상에 배선 구조가 형성된다. 후술하는 분리 공정 후에 있어서도 마찬가지이다.
본 실시 형태의 반도체 장치 제조 방법에서는, 상술한 보강 웨이퍼(1R)와는 별도로, 소정수의 보강 웨이퍼(1R)(도 1의 (a)에 도시됨)가 추가적으로 준비된다. 보강 웨이퍼(1R)는 상술한 바와 같이 소자 형성면(1a) 및 이면(1b)을 갖는 웨이퍼(1)와, 지지 기판(S)과, 이들 사이의 가접착제층(2)을 포함하는 적층 구조를 갖는다. 가접착제층(2)은 상술한 가접착제로부터 형성되는 것이다. 그리고 각 보강 웨이퍼(1R)에 있어서, 도 1의 (b)에 도시하는 바와 같이 웨이퍼(1)를 박화한다. 구체적으로는 각 보강 웨이퍼(1R)에 있어서, 지지 기판(S)에 지지된 상태에 있는 웨이퍼(1)에 대하여 그의 이면(1b)측으로부터 그라인드 장치를 사용하여 연삭 가공을 행함으로써, 웨이퍼(1)를 소정의 두께에 이르기까지 박화하여 박화 웨이퍼(1T)를 형성한다. 박화 후의 웨이퍼(1)(박화 웨이퍼(1T))의 두께는 예를 들어 1 내지 20㎛이다.
다음에, 도 5의 (a) 및 도 5의 (b)에 도시하는 바와 같이, 베이스 웨이퍼인 웨이퍼(3) 상에 적층된 박화 웨이퍼(1T)의 소자 형성면(1a)측과, 추가의 보강 웨이퍼(1R)에 있어서의 박화 웨이퍼(1T)의 이면(1b)측을, 상술한 접착제(4)를 통하여 접합한다(추가의 접합 공정).
구체적으로는, 우선 접합 대상면(한쪽의 박화 웨이퍼(1T)의 소자 형성면(1a), 다른 쪽의 박화 웨이퍼(1T)의 이면(1b))의 한쪽 또는 양쪽에 접착제(4)를 스핀 코팅에 의해 도포하여 접착제층을 형성한다. 도 5의 (a)는, 한쪽의 박화 웨이퍼(1T)의 소자 형성면(1a)에 접착제(4)가 도포되는 경우를 예시적으로 도시하는 것이다. 또한, 접착제(4)의 도포 전에, 접합 대상면의 한쪽 또는 양쪽에 실란 커플링제 처리를 실시해도 된다. 다음에, 가열에 의해 접착제(4)(접착제층)를 건조시켜 고화시킨다. 이때의 가열 온도는 예를 들어 50 내지 150℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는 일정해도 되고, 단계적으로 변화시켜도 된다. 다음에, 접착제(4)(접착제층)를 통하여 접합 대상면을 접합한다. 이 접합에 있어서, 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는 예를 들어 30 내지 200℃이며, 바람직하게는 실온 이상이며 80℃ 이하의 범위이다. 그 후, 접합 대상면간에 있어서 가열에 의해 접착제(4)를 경화시킨다. 경화를 위한 가열 온도는 예를 들어 30 내지 200℃이며, 바람직하게는 50 내지 190℃이고, 경화를 위한 가열 시간은 예를 들어 5 내지 120분간이다. 가열 온도는 일정해도 되고, 단계적으로 변화시켜도 된다. 접착제(4)의 경화 후에 있어서의 접착제층의 두께는 예를 들어 0.5 내지 20㎛이다. 본 공정에 있어서 비교적 저온에서 접착제(4)를 경화시켜 접착제 접합을 실현한다고 하는 이상의 구성은, 접합 시에 웨이퍼간에 개재되는 접착제(4)의 치수 변화를 억제하는 데 적합함과 함께, 피착체인 웨이퍼 내의 소자에 대한 손상을 억제하는 데에도 적합하다.
본 반도체 장치 제조 방법에서는, 다음에 도 6의 (a) 및 도 6의 (b)에 도시하는 바와 같이, 추가로 적층된 보강 웨이퍼(1R)에 있어서의 지지 기판(S)과 박화 웨이퍼(1T) 사이의 가접착제층(2)에 의한 가접착 상태를 해제하여 지지 기판(S)의 분리를 행한다(추가의 접합 공정 후의 분리 공정). 본 공정은 바람직하게는 가접착제층(2) 중의 상술한 중합체, 즉 다가 비닐에테르 화합물 (A)와 화합물 (B)의 중합체의 연화점(T3)보다 높은 온도에서 가접착제층(2)을 연화시키는 연화 처리를 포함한다. 이 연화 처리에 있어서의 가접착제층 가열 온도는 바람직하게는 170℃ 이상이며, 또한 예를 들어 250℃ 이하이고, 바람직하게는 240℃ 이하, 보다 바람직하게는 230℃ 이하이다. 본 공정에서는 예를 들어 이러한 연화 처리 후, 웨이퍼(1)에 대하여 지지 기판(S)을 슬라이드시켜 지지 기판(S)의 떼어냄 내지 분리를 행한다. 지지 기판(S)의 분리 후, 웨이퍼(1) 상에 가접착제가 남아 있는 경우에는, 당해 가접착제를 제거한다.
본 반도체 장치 제조 방법에서는, 준비되는 추가의 보강 웨이퍼(1R)마다, 보강 웨이퍼(1R)의 웨이퍼(1)를 박화하는 박화 공정(도 1), 상술한 추가의 접합 공정(도 5), 및 그 후의 분리 공정(도 6)을 포함하는 일련의 과정을 반복함으로써, 복수의 박화 웨이퍼(1T)를 순차적으로 적층할 수 있다. 도 7에는, 웨이퍼(3) 상에 5매의 박화 웨이퍼(1T)가 다단으로 배치된 구성을 갖는 웨이퍼 적층체(Y)를 일례로서 도시한다.
다음에, 도 8에 도시하는 바와 같이 관통 전극(5)을 형성한다(관통 전극 형성 공정). 관통 전극(5)은, 웨이퍼 적층체(Y)에 있어서 다른 웨이퍼에 형성되어 있는 반도체 소자간을 전기적으로 접속하기 위한 것이며, 본 실시 형태에서는 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)의 소자 형성면(1a)으로부터 타단에 위치하는 웨이퍼(3)의 소자 형성면(3a)에 이르기까지 당해 웨이퍼 적층체(Y) 내를 관통하여 연장된다. 본 공정에서는, 예를 들어 모든 박화 웨이퍼(1T)와 접착제(4)(접착제층)를 관통하는 개구부의 형성, 당해 개구부의 내벽면에 대한 절연막(도시 생략)의 형성, 절연막 표면에 대한 배리어층(도시 생략)의 형성, 배리어층 표면에 대한 전기 도금용 시드층(도시 생략)의 형성, 및 전기 도금법에 의한 개구부 내로의 구리 등 도전 재료의 충전을 거치거나 하여 관통 전극(5)을 형성할 수 있다. 개구부의 형성 방법으로서는 예를 들어 반응성 이온 에칭을 들 수 있다. 또한, 관통 전극(5)의 형성에는, 예를 들어 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용해도 된다. 형성되는 관통 전극(5)에 의해, 구체적으로는 각 박화 웨이퍼(1T)의 소자 형성면(1a)측에 형성되어 있는 배선 구조(도시 생략) 및 웨이퍼(3)의 소자 형성면(3a)측에 형성되어 있는 배선 구조(도시 생략)가 서로 전기적으로 접속된다. 이러한 관통 전극(5)에 따르면, 제조되는 반도체 장치에 있어서, 반도체 소자간을 단거리로 적절하게 전기적 접속할 수 있다. 따라서, 이러한 관통 전극(5)을 형성한다고 하는 구성은, 제조되는 반도체 장치에 있어서 효율이 좋은 디지털 신호 처리를 실현하는 데 있어서 적합하고, 고주파 신호의 감쇠를 억제하는 데 있어서 적합하며, 또한 소비 전력을 억제하는 데 있어서도 적합하다.
본 반도체 장치 제조 방법에 있어서는, 다음에 도 9에 도시하는 바와 같이 베이스 웨이퍼인 웨이퍼(3)가 박화되어도 된다. 본 공정에서는, 예를 들어 웨이퍼(3)의 이면(3b)측에 대한 연삭 가공에 의해 웨이퍼(3)를 소정의 두께로까지 박화한다. 박화 후의 웨이퍼(3)의 두께는 예를 들어 5 내지 400㎛이다. 이러한 구성은 제조되는 반도체 장치의 박형화를 도모하는 데 적합하다.
이후, 가장 나중에 적층된 박화 웨이퍼(1T)의 소자 형성면(1a) 상에 절연막(도시 생략)을 형성하고, 그리고 당해 절연막 상에 외부 접속용 범프(도시 생략)를 형성해도 된다. 혹은, 박화 후의 웨이퍼(3)를 관통하여 웨이퍼(3)의 소자 형성면(3a)측의 배선 구조(도시 생략)와 전기적으로 접속되어 있는 관통 전극(도시 생략)을 형성하고, 당해 관통 전극과 전기적으로 접속되어 있는 외부 접속용 범프(도시 생략)를 웨이퍼(3)의 이면(3b)측에 형성해도 된다.
이상과 같이 하여, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조할 수 있다. 이 반도체 장치는 다이싱에 의해 개편화되어도 된다.
본 반도체 장치 제조 방법은, 상술한 바와 같이 중합성기 함유 폴리오르가노실세스퀴옥산을 함유하는 접착제(4)에 의해 웨이퍼간이 접합되는 접합 공정(도 3, 도 5)을 포함한다. 중합성기 함유 폴리오르가노실세스퀴옥산은, 예를 들어 30 내지 200℃ 정도의 비교적 낮은 중합 온도 내지 경화 온도를 실현하는 데 적합함과 함께, 경화 후에 있어서 높은 내열성을 실현하는 데 적합하다. 따라서, 중합성기 함유 폴리오르가노실세스퀴옥산 함유의 접착제(4)에 의한 웨이퍼간의 접착제 접합은, 웨이퍼간에 형성되는 접착제층에 있어서 높은 내열성을 실현함과 함께, 접착제층 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼(1) 내의 소자에 대한 손상을 억제하는 데 적합하다.
본 반도체 장치 제조 방법에 있어서는, 상술한 바와 같이 지지 기판(S)에 대하여 가접착제층(2)을 통하여 접합된 웨이퍼(1)(보강 웨이퍼(1R)의 웨이퍼(1))가 박화를 거친 후에 웨이퍼(3)에 접합되고, 그 후에 당해 박화 웨이퍼(1T)로부터의 지지 기판(S)의 분리가 행해진다. 그리고, 가접착제층(2) 형성용의 가접착제는 상술한 바와 같이, 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유한다. 이러한 구성의 가접착제는, 지지 기판(S)과 웨이퍼(1) 사이에 경화 형성되는 가접착제층(2)의 형태에 있어서, 당해 웨이퍼(1)에 대한 박화 공정에서의 연삭 등에 견딜 수 있는 높은 접착력을 확보하면서, 예를 들어 130 내지 250℃ 정도의 비교적 높은 연화 온도를 실현하는 데 적합하다.
접합 공정(도 3, 도 5)에 제공되는 보강 웨이퍼(1R) 내의 상술한 가접착제층(2)이 이와 같이 비교적 높은 연화 온도를 실현하는 데 적합하며, 또한 동일 공정에서 사용되는 접착제(4)가 상술한 바와 같이 비교적 낮은 경화 온도와 경화 후의 고내열성을 실현하는 데 적합하다고 하는 본 실시 형태에 있어서의 복합적인 구성은, 각 접합 공정의 실시와 그 후의 분리 공정의 실시를 양립시키는 데 적합하다. 즉, 당해 복합적 구성은 접합 공정을 비교적 저온의 조건에서 실시하여, 보강 웨이퍼(1R)에 있어서의 지지 기판(S)과 박화 웨이퍼(1T)의 가접착 상태를 유지하면서 하단 웨이퍼(웨이퍼(3) 또는 박화 웨이퍼(1T))에 대한 상단 웨이퍼(박화 웨이퍼(1T))의 양호한 접착제 접합을 실현하는 데 적합함과 함께, 그 후의 분리 공정을 비교적 고온의 조건에서 실시하여, 웨이퍼간의 접착제 접합을 유지하면서 가접착제층(2)을 연화시켜 박화 웨이퍼(1T)로부터의 지지 기판(S)의 분리를 실시하는 데 적합하다. 박화 웨이퍼(1T)로부터의 지지 기판(S)의 분리 시에 가접착제층(2)의 연화를 거쳐 당해 가접착제층(2)에 의한 가접착 상태를 해제한다고 하는 구성은, 당해 박화 웨이퍼(1T)에 대하여 국소적으로 강한 응력이 작용하는 것을 회피 또는 억제하여 당해 박화 웨이퍼(1T)의 파손을 회피하는 데 적합하다.
이상과 같이, 본 반도체 장치 제조 방법은 웨이퍼 파손을 회피하면서 접착제 접합을 통하여 박화 웨이퍼(1T)를 다층화하는 데 적합하다.
본 실시 형태에서는, 도 7에 도시하는 바와 같은 상술한 웨이퍼 적층체(Y)에 있어서, 도 8에 도시하는 바와 같은 관통 전극(5) 대신에 도 10에 도시하는 바와 같은 관통 전극(5)을 형성해도 된다(관통 전극 형성 공정).
도 10에 도시하는 관통 전극(5)은 웨이퍼 적층체(Y)에 있어서 다른 웨이퍼에 형성되어 있는 반도체 소자간을 전기적으로 접속하기 위한 것이며, 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)의 소자 형성면(1a)으로부터 타단에 위치하는 웨이퍼(3)의 소자 형성면(3a)을 넘는 위치까지 당해 웨이퍼 적층체(Y) 내를 관통하여 연장된다. 본 공정에서는, 예를 들어 모든 박화 웨이퍼(1T)와 접착제(4)(접착제층)를 관통하며, 또한 웨이퍼(3)(베이스 웨이퍼) 내에 들어가는 개구부의 형성, 당해 개구부의 내벽면에 대한 절연막(도시 생략)의 형성, 절연막 표면에 대한 배리어층(도시 생략)의 형성, 배리어층 표면에 대한 전기 도금용 시드층(도시 생략)의 형성, 및 전기 도금법에 의한 개구부 내로의 구리 등 도전 재료의 충전을 거치거나 하여, 도 10에 도시하는 관통 전극(5)을 형성할 수 있다. 개구부의 형성 방법으로서는 예를 들어 반응성 이온 에칭을 들 수 있다. 또한, 관통 전극(5)의 형성에는, 예를 들어 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용해도 된다. 형성되는 관통 전극(5)에 의해, 구체적으로는 각 박화 웨이퍼(1T)의 소자 형성면(1a)측에 형성되어 있는 배선 구조(도시 생략) 및 웨이퍼(3)의 소자 형성면(3a)측에 형성되어 있는 배선 구조(도시 생략)가 서로 전기적으로 접속된다. 이러한 관통 전극(5)에 따르면, 제조되는 반도체 장치에 있어서 반도체 소자간을 단거리로 적절하게 전기적 접속할 수 있다. 따라서, 이러한 관통 전극(5)을 형성한다고 하는 구성은, 제조되는 반도체 장치에 있어서 효율이 좋은 디지털 신호 처리를 실현하는 데 있어서 적합하고, 고주파 신호의 감쇠를 억제하는 데 있어서 적합하며, 또한 소비 전력을 억제하는 데 있어서도 적합하다.
이러한 관통 전극 형성 공정 후, 도 11에 도시하는 바와 같이 베이스 웨이퍼인 웨이퍼(3)를 박화하여, 웨이퍼(3)의 이면측에서 관통 전극(5)을 노출시켜도 된다(베이스 웨이퍼 박화 공정). 본 공정을 거친 웨이퍼 적층체(Y)에서는, 관통 전극(5)이 웨이퍼 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)의 소자 형성면(1a)에서 노출됨과 함께, 웨이퍼 적층 방향의 타단에 위치하는 웨이퍼(3)의 이면(3b)에서 노출되게 된다. 본 공정에서는, 예를 들어 웨이퍼(3)의 이면(3b)측에 대한 연삭 가공에 의해 웨이퍼(3)를 소정의 두께로까지 박화한다. 박화 후의 웨이퍼(3)의 두께는 예를 들어 5 내지 200㎛이다. 이러한 구성은 제조되는 반도체 장치의 박형화를 도모하는 데 적합하다.
이후, 가장 나중에 적층된 박화 웨이퍼(1T)의 소자 형성면(1a) 상에 절연막(도시 생략)을 형성하고, 그리고 당해 절연막 상에 외부 접속용 범프(도시 생략)를 형성해도 된다.
이상과 같이 하여, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조할 수 있다. 이 반도체 장치는 다이싱에 의해 개편화되어도 된다.
본 실시 형태에서는, 도 11을 참조하여 상술한 베이스 웨이퍼 박화 공정을 거친 웨이퍼 적층체(Y)를 2개 준비한 후, 이들 웨이퍼 적층체(Y)를 도 12에 도시하는 바와 같이 접합해도 된다(웨이퍼 적층체간 접합 공정). 본 공정에서는, 구체적으로는 도 12의 (a) 및 도 12의 (b)에 도시하는 바와 같이, 한쪽의 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)의 소자 형성면(1a)측과, 다른 쪽의 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)의 소자 형성면(1a)측을, 양쪽 웨이퍼 적층체(Y)간에서 관통 전극(5)의 전기적 접속을 도모하면서 접합한다(전면 대 전면(face-to-face)에서의 접합). 접합 방법으로서는, 한쪽의 웨이퍼 적층체(Y)의 관통 전극(5)과 다른 쪽의 웨이퍼 적층체(Y)의 관통 전극(5) 사이에 범프를 개재시키는 범프 접합이나, 소위 직접 접합을 들 수 있으며, 직접 접합으로서는, 예를 들어 Cu 전극간의 Cu-Cu 접합 등 전극간 다이렉트 접합을 들 수 있다(후술하는 웨이퍼 적층체간 접합에 있어서의 접합 방법에 대해서도 마찬가지임). 도 12는 직접 접합에 의해 웨이퍼 적층체(Y)끼리 전면 대 전면(face-to-face) 접합되는 경우를 일례로서 도시하는 것이다.
본 실시 형태에서는, 도 11을 참조하여 상술한 베이스 웨이퍼 박화 공정을 거친 웨이퍼 적층체(Y)를 2개 준비한 후, 이들 웨이퍼 적층체(Y)를 도 13에 도시하는 바와 같이 접합해도 된다(웨이퍼 적층체간 접합 공정). 본 공정에서는, 구체적으로는 도 13의 (a) 및 도 13의 (b)에 도시하는 바와 같이, 한쪽의 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼(1T)의 소자 형성면(1a)측과, 다른 쪽의 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 웨이퍼(3)의 이면(3b)측을, 양쪽 웨이퍼 적층체(Y)간에서 관통 전극(5)의 전기적 접속을 도모하면서 접합한다(전면 대 후면(face-to-back)에서의 접합). 접합 방법으로서는, 상술한 범프 접합이나 직접 접합을 들 수 있다. 도 13은, 직접 접합에 의해 웨이퍼 적층체(Y)끼리가 전면 대 후면(face-to-back) 접합되는 경우를 일례로서 도시하는 것이다.
본 실시 형태에서는, 도 11을 참조하여 상술한 베이스 웨이퍼 박화 공정을 거친 웨이퍼 적층체(Y)를 2개 준비한 후, 이들 웨이퍼 적층체(Y)를 도 14에 도시하는 바와 같이 접합해도 된다(웨이퍼 적층체간 접합 공정). 본 공정에서는, 구체적으로는 도 14의 (a) 및 도 14의 (b)에 도시하는 바와 같이, 한쪽의 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 웨이퍼(3)의 이면(3b)측과, 다른 쪽의 웨이퍼 적층체(Y)에 있어서의 적층 방향의 일단에 위치하는 웨이퍼(3)의 이면(3b)측을, 양쪽 웨이퍼 적층체(Y)간에서 관통 전극(5)의 전기적 접속을 도모하면서 접합한다(후면 대 후면(back-to-back)에서의 접합). 접합 방법으로서는, 상술한 범프 접합이나 직접 접합을 들 수 있다. 도 14는, 직접 접합에 의해 웨이퍼 적층체(Y)끼리가 후면 대 후면(back-to-back) 접합되는 경우를 일례로서 도시하는 것이다.
도 10에 도시하는 바와 같은 관통 전극 형성 공정 및 도 11에 도시하는 바와 같은 베이스 웨이퍼 박화 공정에 이어서 도 12, 도 13 또는 도 14에 도시하는 바와 같은 웨이퍼 적층체간 접합 공정을 거쳐, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조해도 된다. 이 반도체 장치는 다이싱에 의해 개편화되어도 된다.
도 10에 도시하는 바와 같은 관통 전극 형성 공정과, 도 11에 도시하는 바와 같은 베이스 웨이퍼 박화 공정과, 도 12, 도 13 또는 도 14에 도시하는 바와 같은 웨이퍼 적층체간 접합 공정을 거친다고 하는 상술한 구성은, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치의 제조 과정에 있어서, 웨이퍼 내지 반도체 소자를 효율적으로 다층화하는 데 적합하다. 더불어, 당해 구성은, 상술한 관통 전극(5)의 형성 시에 일본 특허 공개 제2016-4835호 공보에 기재된 방법을 채용하는 경우에, 각 웨이퍼에 있어서의 반도체 소자의 고밀도화를 도모하는 데 적합하다. 동 문헌에 기재된 관통 전극 형성 방법에 따르면, 이어져서 관통 전극을 이루게 되는, 각 웨이퍼 내에 형성되는 부분 도전부가, 인접 웨이퍼간에서는 다른 단면적(웨이퍼 면 내 방향의 단면적)에서 형성되고, 웨이퍼 적층수가 증가할수록 부분 도전부의 단면적이 웨이퍼마다 불가피적으로 점증하는 구조가 생긴다. 이러한 구조에 있어서는, 웨이퍼 적층수가 증가할수록 각 웨이퍼에 있어서의 반도체 소자의 고밀도화는 도모하기 어려워진다. 이에 비해, 도 10에 도시하는 바와 같은 관통 전극 형성 공정과, 도 11에 도시하는 바와 같은 베이스 웨이퍼 박화 공정과, 도 12, 도 13 또는 도 14에 도시하는 바와 같은 웨이퍼 적층체간 접합 공정을 거친다고 하는 상술한 구성은, 웨이퍼 적층수의 증대를 도모하면서 각 웨이퍼에 있어서의 반도체 소자의 고밀도화를 도모하는 데 적합한 것이다.
실시예
<접착제의 제작>
후기와 같이 하여 얻어지는 에폭시기 함유 폴리오르가노실세스퀴옥산 100질량부와, 프로필렌글리콜모노메틸에테르아세테이트 115질량부와, 안티몬계 술포늄염(상품명 「SI-150L」, 산신 가가쿠 고교 가부시키가이샤제) 0.45질량부(고형분으로서)와, (4-히드록시페닐)디메틸술포늄메틸술파이트(상품명 「산 에이드 SI 보조제」, 산신 가가쿠 고교 가부시키가이샤제) 0.05질량부를 혼합하여 접착제를 얻었다.
<에폭시기 함유 폴리오르가노실세스퀴옥산의 합성>
환류 냉각기와, 질소 가스 도입관과, 교반 장치와, 온도계를 구비한 300mL의 플라스크 내에서, 질소 가스를 도입하면서, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란 161.5mmol(39.79g)과, 페닐트리메톡시실란 9mmol(1.69g)과, 용매로서의 아세톤 165.9g을 혼합하여 50℃로 승온하였다. 다음에, 당해 혼합물에 5％ 탄산칼륨 수용액 4.7g(탄산칼륨으로서 1.7mmol)을 5분에 걸쳐 적하하고, 계속해서 물 1700mmol(30.6g)을 20분에 걸쳐 적하하였다. 적하 조작 동안, 혼합물에 현저한 온도 상승은 생기지 않았다. 당해 적하 조작 후, 플라스크 내에 질소 가스를 도입하면서, 50℃에서 4시간 중축합 반응을 행하였다. 중축합 반응 후의 반응 용액 중의 생성물을 분석한 바, 수 평균 분자량은 1900이고, 분자량 분산도는 1.5였다. 그리고, 정치되어 냉각된 반응 용액에 대하여, 상 분리에 의해 발생하는 하층액(수상)이 중성으로 될 때까지 수세를 반복한 후, 상층액을 분취하고, 1mmHg 및 40℃의 조건에서, 용매량이 25질량％로 될 때까지 상층액으로부터 용매를 증류 제거하여, 무색 투명한 액상의 생성물(에폭시기 함유 폴리오르가노실세스퀴옥산)을 얻었다.
<웨이퍼 적층체의 제작>
우선, 제1 실리콘 웨이퍼 및 보강 제2 실리콘 웨이퍼를 준비하였다. 제1 실리콘 웨이퍼는 직경이 300mm이고, 두께가 775㎛이며, 한쪽 면에 실란 커플링제 처리를 실시한 것이다. 제1 실리콘 웨이퍼의 실란 커플링제 처리에 있어서는, 제1 실리콘 웨이퍼의 한쪽 면에 대한 실란 커플링제(상품명 「KBE403」, 신에쯔 가가쿠 고교 가부시키가이샤제)의 스핀 코팅에 의한 도포, 및 그 후의 120℃에서의 5분간의 가열을 행하였다. 보강 제2 실리콘 웨이퍼는 다음과 같이 하여 제작하였다.
우선, 지지 기판인 실리콘 기판(직경 300mm, 두께 775㎛) 상에, 가접착제층 형성용 조성물을 스핀 코팅에 의해 도포하여 가접착제 조성물층을 형성하고, 200℃에서의 2분간의 가열과 그 후의 230℃에서의 4분간의 가열을 행하여 당해 조성물층을 건조시켜 가접착제층을 형성하였다. 가접착제층 형성용 조성물은 디에틸렌글리콜디비닐에테르 0.24질량부와, p-히드록시스티렌/스티렌 공중합체(상품명 「마루카 링커 CST-50」, p-히드록시스티렌과 스티렌의 몰비는 50:50, 중량 평균 분자량은 4400, 연화점은 150℃, 마루젠 세키유 가가쿠 가부시키가이샤제) 5.4질량부와, 폴리비닐부티랄 수지(상품명 「에스렉 KS-1」, 분자량은 2.7×104, 연화점이 200℃인 열가소성 수지, 세키스이 가가쿠 고교 가부시키가이샤제) 1.8질량부와, 폴리카프로락톤(상품명 「플락셀 H1P」, 중량 평균 분자량은 10000, 연화점이 100℃인 열가소성 수지, 가부시키가이샤 다이셀제) 1.8질량부와, 중합 촉진제로서의 트랜스 신남산(pKa는 4.44, 와코 쥰야쿠 고교 가부시키가이샤제) 0.18질량부와, 계면 활성제로서의 불소계 올리고머(상품명 「F-554」, DIC 가부시키가이샤제) 0.045질량부와, 용제로서의 시클로헥사논 22질량부를 혼합하여 조제한 것이다. 다음에, 실리콘 기판과 제2 실리콘 웨이퍼(직경 300mm, 두께 775㎛)를 가접착제층을 통하여 접합하였다. 구체적으로는, 실리콘 기판과 제2 실리콘 웨이퍼를 온도 150℃ 및 가압력 3000g/㎠의 조건에서 가압하면서 가접착제층을 통하여 접합한 후, 230℃에서의 5분간의 가열에 의해 가접착제층을 고화시켜, 실리콘 기판과 제2 실리콘 웨이퍼를 가접착제층을 통하여 접합하였다. 다음에, 실리콘 기판에 지지된 상태에 있는 제2 실리콘 웨이퍼에 대하여 그라인드 장치(가부시키가이샤 디스코제)를 사용하여 연삭 가공을 행함으로써, 제2 실리콘 웨이퍼를 두께 10㎛까지 박화하였다. 다음에, 박화된 제2 실리콘 웨이퍼의 표면(연삭 가공면)에 실란 커플링제(상품명 「KBE403」, 신에쯔 가가쿠 고교 가부시키가이샤제)를 스핀 코팅에 의해 도포한 후, 120℃에서의 5분간의 가열을 행하였다(실란 커플링제 처리). 상술한 보강 제2 실리콘 웨이퍼는 이와 같이 하여 제작한 것이다.
웨이퍼 적층체의 제작에 있어서는, 다음에 제1 실리콘 웨이퍼의 실란 커플링제 처리면(제1 면)에 에폭시기 함유 폴리오르가노실세스퀴옥산 함유의 상기 접착제를 스핀 코팅에 의해 도포하여 접착제 도막을 형성한 후, 이 접착제 도막을 수반하는 제1 실리콘 웨이퍼에 대하여 80℃에서 4분간의 가열을 행하고, 계속해서 100℃에서 2분간의 가열을 행하였다. 이에 의해, 제1 실리콘 웨이퍼의 제1 면 상에 있어서 접착제를 건조시켜 두께 2.5㎛의 접착제층을 형성하였다. 다음에, 당해 접착제층 구비 제1 실리콘 웨이퍼와, 상술한 보강 제2 실리콘 웨이퍼에 있어서의 박화 제2 실리콘 웨이퍼를, 제1 실리콘 웨이퍼 상의 접착제층을 통하여 가압하면서 접합한 후, 150℃에서 30분간의 가열을 행하고, 계속해서 170℃에서 30분간의 가열을 행하여, 이에 의해 당해 접착제층을 경화시켜 양쪽 실리콘 웨이퍼간을 접합하였다. 접합은 온도 50℃ 및 가압력 3000g/㎠의 조건에서 행하였다.
다음에, 제1 실리콘 웨이퍼와의 접착제 접합을 거친 보강 제2 실리콘 웨이퍼에 있어서, 지지 기판인 실리콘 기판과 박화 제2 실리콘 웨이퍼 사이의 가접착제층에 의한 가접착 상태를 해제하여, 박화 제2 실리콘 웨이퍼로부터 실리콘 기판을 분리하였다. 구체적으로는, 235℃에서의 5분간의 가열 처리를 거친 후, 박화 제2 실리콘 웨이퍼에 대하여 실리콘 기판을 1mm/초의 상대 속도로 슬라이드시켜, 박화 제2 실리콘 웨이퍼 내지 이것을 포함하는 웨이퍼 적층체로부터 실리콘 기판을 분리하였다. 그 후, 박화 제2 실리콘 웨이퍼 상의 가접착제 잔사를 프로필렌글리콜모노메틸에테르를 사용하여 세정 제거하였다. 이상과 같이, 상기 가접착제 및 중합성기 함유 폴리오르가노실세스퀴옥산 함유의 상기 접착제를 사용하여, 본 실시예의 웨이퍼 적층체를 제작하였다.
이상의 마무리로서 본 발명의 구성 및 그의 베리에이션을 이하에 부기한다.
[1] 소자 형성면 및 이것과는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는 보강 웨이퍼를 준비하는 공정과,
상기 보강 웨이퍼에 있어서의 상기 웨이퍼를 그의 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
소자 형성면 및 이것과는 반대의 이면을 갖는 베이스 웨이퍼의 상기 소자 형성면측과, 상기 보강 웨이퍼의 상기 박화 웨이퍼의 이면측을, 접착제를 통하여 접합하는 접합 공정과,
상기 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 분리를 행하는 분리 공정을 포함하고,
상기 가접착제층을 형성하기 위한 가접착제는, 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유하고,
상기 접착제는 중합성기 함유 폴리오르가노실세스퀴옥산을 함유하는, 반도체 장치 제조 방법.
[2] 상기 접합 공정은, 상기 중합체의 연화점보다 낮은 온도에서 상기 접착제를 경화시키는 경화 처리를 포함하고,
상기 분리 공정은, 상기 중합체의 연화점보다 높은 온도에서 상기 가접착제층을 연화시키는 연화 처리를 포함하는, [1]에 기재된 반도체 장치 제조 방법.
[3] 소자 형성면 및 이것과는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 상기 가접착제로 형성된 가접착제층을 포함하는 적층 구조를 갖는 적어도 하나의 추가의 보강 웨이퍼를 준비하는 공정과,
각 추가의 보강 웨이퍼에 있어서의 상기 웨이퍼를 그의 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
상기 추가의 보강 웨이퍼에 있어서의 상기 박화 웨이퍼의 이면측을, 상기 베이스 웨이퍼 상의 박화 웨이퍼의 소자 형성면측에 상기 접착제를 통하여 접합하는, 적어도 하나의 추가의 접합 공정과,
상기 추가의 접합 공정마다 행해지는 적어도 하나의, 상기 추가의 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 분리를 행하는 분리 공정을 더 포함하는, [1] 또는 [2]에 기재된 반도체 장치 제조 방법.
[4] 상기 추가의 접합 공정은, 상기 중합체의 연화점보다 낮은 온도에서 상기 접착제를 경화시키는 경화 처리를 포함하고,
상기 추가의 접합 공정마다 행해지는 상기 분리 공정은, 상기 중합체의 연화점보다 높은 온도에서 상기 가접착제층을 연화시키는 연화 처리를 포함하는, [3]에 기재된 반도체 장치 제조 방법.
[5] 상기 웨이퍼의 구성 재료가 실리콘(Si), 게르마늄(Ge), 탄화규소(SiC), 갈륨비소(GaAs), 질화갈륨(GaN) 또는 인듐인(InP)인, [1] 내지 [4] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[6] 상기 웨이퍼의 두께가 1000㎛ 이하인, [1] 내지 [5] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[7] 상기 지지 기판이 실리콘 웨이퍼 또는 유리 웨이퍼인, [1] 내지 [6] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[8] 상기 지지 기판이 실리콘 웨이퍼인, [7]에 기재된 반도체 장치 제조 방법.
[9] 상기 지지 기판의 두께가 300㎛ 이상 800㎛ 이하인, [1] 내지 [8] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[10] 상기 지지 기판의 두께가 700㎛ 이상 800㎛ 이하인, [9]에 기재된 반도체 장치 제조 방법.
[11] 상기 다가 비닐에테르 화합물이 상기 식 (a)로 표시되는 분자 내에 2개 이상의 비닐에테르기를 갖는 화합물인, [1] 내지 [10] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[12] 상기 다가 비닐에테르 화합물이 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르 및 트리에틸렌글리콜디비닐에테르, 그리고 상기 식 (a-1) 내지 (a-21)로 표시되는 화합물로 이루어지는 군으로부터 선택되는 적어도 1종의 화합물인, [1] 내지 [11] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[13] 상기 다가 비닐에테르 화합물이 1,4-부탄디올디비닐에테르, 디에틸렌글리콜디비닐에테르 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군으로부터 선택되는 적어도 1종의 화합물인, [1] 내지 [11] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[14] 상기 다가 비닐에테르 화합물이 1,4-부탄디올디비닐에테르 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군으로부터 선택되는 적어도 1종의 화합물인, [1] 내지 [11] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[15] 상기 다가 비닐에테르 화합물이 디에틸렌글리콜디비닐에테르 및 트리에틸렌글리콜디비닐에테르로 이루어지는 군으로부터 선택되는 적어도 1종의 화합물인, [1] 내지 [11] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[16] 상기 다가 비닐에테르 화합물이 1,4-부탄디올디비닐에테르 및 디에틸렌글리콜디비닐에테르로 이루어지는 군으로부터 선택되는 적어도 1종의 화합물인, [1] 내지 [11] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[17] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물이 상기 식 (b)로 표시되는 구성 단위(반복 단위)를 2 이상 갖는 화합물인, [1] 내지 [16] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[18] 상기 식 (b) 중의 n2가 1 내지 3의 정수인, [17]에 기재된 반도체 장치 제조 방법.
[19] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 수가 2 내지 40의 정수인, [17] 또는 [18]에 기재된 반도체 장치 제조 방법.
[20] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 비율이 30질량％ 이상이며, 상기 X가 히드록시기인, [17] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[21] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물에 있어서의 상기 식 (b)로 표시되는 구성 단위(반복 단위)의 비율이 1질량％ 이상이며, 상기 X가 카르복시기인, [17] 내지 [19] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[22] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1) 내지 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[23] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-3), (b-4) 및 (b-5)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[24] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-3), (b-4) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[25] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-3), (b-5) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[26] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-4), (b-5) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[27] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-3), (b-4), (b-5) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[28] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-3) 및 (b-4)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[29] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-3) 및 (b-5)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[30] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-4) 및 (b-5)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[31] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-3), (b-4) 및 (b-5)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[32] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-3) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[33] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-4) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[34] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-3), (b-4) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[35] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2), (b-5) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[36] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-3), (b-5) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[37] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-4), (b-5) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[38] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2) 및 (b-3)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[39] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2) 및 (b-4)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[40] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-3) 및 (b-4)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[41] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-2) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[42] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-3) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[43] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1), (b-5) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[44] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1) 및 (b-2)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[45] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1) 및 (b-3)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[46] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1) 및 (b-4)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[47] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1) 및 (b-5)로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[48] 상기 식 (b)로 표시되는 구성 단위(반복 단위)가 상기 식 (b-1) 및 (b-6)으로 이루어지는 군으로부터 선택되는 적어도 1종의 구성 단위인, [17] 내지 [21] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[49] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물이, 상기 식 (b)로 표시되는 구성 단위(반복 단위)만을 갖는 단독 중합체인, [17] 내지 [48] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[50] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물이, 상기 식 (b)로 표시되는 구성 단위(반복 단위)와 다른 구성 단위를 갖는, 블록 중합체, 그라프트 중합체 또는 랜덤 중합체인, [17] 내지 [48] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[51] 상기 다른 구성 단위가 쇄상 올레핀, 방향족 비닐 화합물, 불포화 카르복실산에스테르, 카르복실산비닐에스테르 및 불포화 디카르복실산디에스테르로 이루어지는 군으로부터 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [50]에 기재된 반도체 장치 제조 방법.
[52] 상기 방향족 비닐 화합물이 스티렌, 비닐톨루엔 및 α-메틸스티렌으로 이루어지는 군으로부터 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [51]에 기재된 반도체 장치 제조 방법.
[53] 상기 방향족 비닐 화합물이 스티렌 및 비닐톨루엔으로 이루어지는 군으로부터 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [51]에 기재된 반도체 장치 제조 방법.
[54] 상기 방향족 비닐 화합물이 스티렌 및 α-메틸스티렌으로 이루어지는 군으로부터 선택되는 적어도 1종의 중합성 단량체 유래의 구성 단위인, [51]에 기재된 반도체 장치 제조 방법.
[55] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물의 연화점이 50℃ 이상 250℃ 이하인, [1] 내지 [54] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[56] 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물의 중량 평균 분자량(GPC법에 의한 폴리스티렌 환산값)이 1500 이상인, [1] 내지 [55] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[57] 상기 열가소성 수지가 폴리비닐아세탈계 수지, 폴리에스테르계 수지, 폴리우레탄계 수지 및 폴리아미드계 수지로 이루어지는 군으로부터 선택되는 적어도 1종인, [1] 내지 [56] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[58] 상기 열가소성 수지가 폴리비닐아세탈계 수지 및 폴리에스테르계 수지로 이루어지는 군으로부터 선택되는 적어도 1종인, [1] 내지 [56] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[59] 상기 폴리비닐아세탈계 수지가 폴리비닐포르말 및 폴리비닐부티랄로 이루어지는 군으로부터 선택되는 적어도 1종인, [57] 또는 [58]에 기재된 반도체 장치 제조 방법.
[60] 상기 폴리에스테르계 수지가 락톤의 개환 중합에 의해 얻어지는 폴리에스테르인, [57] 또는 [58]에 기재된 반도체 장치 제조 방법.
[61] 상기 폴리에스테르계 수지가 ε-카프로락톤, δ-발레로락톤 및 γ-부티로락톤으로 이루어지는 군으로부터 선택되는 적어도 1종의 개환 중합에 의해 얻어지는 폴리에스테르인, [57] 또는 [58]에 기재된 반도체 장치 제조 방법.
[62] 상기 폴리에스테르계 수지가 ε-카프로락톤 및 γ-부티로락톤으로 이루어지는 군으로부터 선택되는 적어도 1종의 개환 중합에 의해 얻어지는 폴리에스테르인, [57] 또는 [58]에 기재된 반도체 장치 제조 방법.
[63] 상기 폴리에스테르계 수지가 ε-카프로락톤 및 δ-발레로락톤으로 이루어지는 군으로부터 선택되는 적어도 1종의 개환 중합에 의해 얻어지는 폴리에스테르인, [57] 또는 [58]에 기재된 반도체 장치 제조 방법.
[64] 상기 열가소성 수지의 중량 평균 분자량 Mw(GPC법에 의한 폴리스티렌 환산값)가 1500 내지 100000인, [1] 내지 [63] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[65] 상기 가접착제에 있어서의 상기 열가소성 수지의 함유량이, 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물 1질량부에 대하여 0.1 내지 3 질량부인, [1] 내지 [64] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[66] 상기 가접착제가 1가의 알코올 및/또는 1가의 카르복실산을 더 함유하는, [1] 내지 [65] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[67] 상기 가접착제의 연화 온도가 130 내지 250℃인, [1] 내지 [66] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[68] 상기 박화 웨이퍼의 두께가 1 내지 20㎛인, [1] 내지 [67] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[69] 상기 중합성기 함유 폴리오르가노실세스퀴옥산이 상기 식 (1) 및 상기 식 (2)로 표시되는 구성 단위를 포함하는, [1] 내지 [68] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[70] 상기 식 (1) 및 상기 식 (2)에 있어서의 R1이 에폭시기 또는 (메트)아크릴로일기를 함유하는 기인, [1] 내지 [69] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[71] 상기 에폭시기를 함유하는 기가 상기 식 (3) 내지 (6)으로 표시되는 기 중 적어도 1종인, [70]에 기재된 반도체 장치 제조 방법.
[72] 상기 에폭시기를 함유하는 기가 상기 식 (3), (4) 및 (5)로 표시되는 기 중 적어도 1종인, [70]에 기재된 반도체 장치 제조 방법.
[73] 상기 에폭시기를 함유하는 기가 상기 식 (3), (5) 및 (6)으로 표시되는 기 중 적어도 1종인, [70]에 기재된 반도체 장치 제조 방법.
[74] 상기 에폭시기를 함유하는 기가 상기 식 (3), (4) 및 (6)으로 표시되는 기 중 적어도 1종인, [70]에 기재된 반도체 장치 제조 방법.
[75] 상기 에폭시기를 함유하는 기가 상기 식 (3) 및 (4)로 표시되는 기 중 적어도 1종인, [70]에 기재된 반도체 장치 제조 방법.
[76] 상기 에폭시기를 함유하는 기가 상기 식 (3) 및 (5)로 표시되는 기 중 적어도 1종인, [70]에 기재된 반도체 장치 제조 방법.
[77] 상기 에폭시기를 함유하는 기가 상기 식 (3) 및 (6)으로 표시되는 기 중 적어도 1종인, [70]에 기재된 반도체 장치 제조 방법.
[78] 상기 에폭시기를 함유하는 기가 2-(3,4-에폭시시클로헥실)에틸기인 [70]에 기재된 반도체 장치 제조 방법.
[79] 상기 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량 Mn(GPC법에 의한 폴리스티렌 환산값)이 1000 내지 50000인, [1] 내지 [78] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[80] 상기 중합성기 함유 폴리오르가노실세스퀴옥산의 분자량 분산도(Mw/Mn)가 1.0 내지 4.0인, [1] 내지 [79] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[81] 상기 접합 공정에 있어서, 상기 베이스 웨이퍼의 두께가 300㎛ 이상 1000㎛ 이하인, [1] 내지 [80] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[82] 상기 경화 처리의 온도가 30 내지 200℃인, [2] 내지 [81] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[83] 상기 경화 후에 있어서의 접착제층의 두께가 0.5 내지 20㎛인, [1] 내지 [82] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[84] 상기 연화 처리의 온도가 170℃ 이상 250℃ 이하인, [2] 내지 [83] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[85] 상기 분리 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면으로부터 타단에 위치하는 베이스 웨이퍼의 소자 형성면에 이르기까지 당해 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 공정을 더 포함하는, [1] 내지 [84] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[86] 상기 베이스 웨이퍼에 있어서의 상기 이면측에 대한 연삭에 의해 당해 베이스 웨이퍼를 박화하는 공정을 더 포함하는, [1] 내지 [85] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[87] 상기 베이스 웨이퍼를 박화하는 공정에 있어서, 베이스 웨이퍼의 두께가 5 내지 400㎛인, [86]에 기재된 반도체 장치 제조 방법.
[88] 상기 분리 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면으로부터 타단에 위치하는 베이스 웨이퍼의 소자 형성면을 넘는 위치까지 당해 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 공정과,
상기 베이스 웨이퍼에 있어서의 상기 이면측에 대한 연삭에 의해 당해 베이스 웨이퍼를 박화하여 당해 이면측에서 상기 관통 전극을 노출시키는 베이스 웨이퍼 박화 공정을 더 포함하는, [1] 내지 [84] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[89] 상기 베이스 웨이퍼 박화 공정에 있어서, 베이스 웨이퍼의 두께가 5 내지 200㎛인, [88]에 기재된 반도체 장치 제조 방법.
[90] 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측과, 다른 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측을 접합하는 공정을 더 포함하는, [88] 또는 [89]에 기재된 반도체 장치 제조 방법.
[91] 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측과, 다른 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측을 접합하는 공정을 더 포함하는, [88] 또는 [89]에 기재된 반도체 장치 제조 방법.
[92] 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측과, 다른 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측을 접합하는 공정을 더 포함하는, [88] 또는 [89]에 기재된 반도체 장치 제조 방법.
본 발명의 제조 방법은, 보강 웨이퍼에 있어서의 지지 기판과 박화 웨이퍼의 가접착 상태를 유지하면서 베이스 웨이퍼에 대한 당해 박화 웨이퍼의 양호한 접착제 접합을 실현하는 데 적합함과 함께, 그 후의 분리 공정에서, 베이스 웨이퍼와 박화 웨이퍼 사이의 접착제 접합을 유지하면서 가접착제층을 연화시켜 박화 웨이퍼로부터의 지지 기판의 분리를 실시하는 데 적합하다. 그 때문에, 반도체 소자가 만들어 넣어진 웨이퍼의 적층을 거쳐 반도체 소자가 다층화되는 반도체 장치의 제조에 있어서, 웨이퍼 파손을 회피하면서 접착제를 통하여 얇은 웨이퍼를 다층화할 수 있다. 따라서, 본 발명은 산업상 이용가능성을 갖는다.
S: 지지 기판
1: 웨이퍼
1T: 박화 웨이퍼
1a, 3a: 소자 형성면
1b, 3b: 이면
1R: 보강 웨이퍼
3: 웨이퍼(베이스 웨이퍼)
2: 가접착제층
4: 접착제
5: 관통 전극
Y: 웨이퍼 적층체

Claims (10)

  1. 소자 형성면 및 이것과는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 가접착제층을 포함하는 적층 구조를 갖는 보강 웨이퍼를 준비하는 공정과,
    상기 보강 웨이퍼에 있어서의 상기 웨이퍼를 그의 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
    소자 형성면 및 이것과는 반대의 이면을 갖는 베이스 웨이퍼의 상기 소자 형성면측과, 상기 보강 웨이퍼의 상기 박화 웨이퍼의 이면측을, 접착제를 통하여 접합하는 접합 공정과,
    상기 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 분리를 행하는 분리 공정을 포함하고,
    상기 가접착제층을 형성하기 위한 가접착제는, 다가 비닐에테르 화합물과, 그의 비닐에테르기와 반응하여 아세탈 결합을 형성 가능한 히드록시기 또는 카르복시기를 2개 이상 갖고 상기 다가 비닐에테르 화합물과 중합체를 형성할 수 있는 화합물과, 열가소성 수지를 함유하고,
    상기 접착제는 중합성기 함유 폴리오르가노실세스퀴옥산을 함유하고,
    상기 접합 공정은, 상기 중합체의 연화점보다 낮은 온도에서 상기 접착제를 경화시키는 경화 처리를 포함하고,
    상기 분리 공정은, 상기 중합체의 연화점보다 높은 온도에서 상기 가접착제층을 연화시키는 연화 처리를 포함하는, 반도체 장치 제조 방법.
  2. 제1항에 있어서, 소자 형성면 및 이것과는 반대의 이면을 갖는 웨이퍼, 지지 기판, 그리고 상기 웨이퍼의 상기 소자 형성면측 및 상기 지지 기판 사이의 상기 가접착제로 형성된 가접착제층을 포함하는 적층 구조를 갖는 적어도 하나의 추가의 보강 웨이퍼를 준비하는 공정과,
    각 추가의 보강 웨이퍼에 있어서의 상기 웨이퍼를 그의 이면측으로부터 연삭하여 박화 웨이퍼를 형성하는 공정과,
    상기 추가의 보강 웨이퍼에 있어서의 상기 박화 웨이퍼의 이면측을, 상기 베이스 웨이퍼 상의 박화 웨이퍼의 소자 형성면측에 상기 접착제를 통하여 접합하는, 적어도 하나의 추가의 접합 공정과,
    상기 추가의 접합 공정마다 행해지는 적어도 하나의, 상기 추가의 보강 웨이퍼에 있어서의 상기 지지 기판과 상기 박화 웨이퍼 사이의 상기 가접착제층에 의한 가접착 상태를 해제하여 상기 지지 기판의 분리를 행하는 분리 공정을 더 포함하는, 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 추가의 접합 공정은, 상기 중합체의 연화점보다 낮은 온도에서 상기 접착제를 경화시키는 경화 처리를 포함하고,
    상기 추가의 접합 공정마다 행해지는 상기 분리 공정은, 상기 중합체의 연화점보다 높은 온도에서 상기 가접착제층을 연화시키는 연화 처리를 포함하는, 반도체 장치 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 분리 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면으로부터 타단에 위치하는 베이스 웨이퍼의 소자 형성면에 이르기까지 당해 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 베이스 웨이퍼에 있어서의 상기 이면측에 대한 연삭에 의해 당해 베이스 웨이퍼를 박화하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 분리 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면으로부터 타단에 위치하는 베이스 웨이퍼의 소자 형성면을 넘는 위치까지 당해 웨이퍼 적층체 내를 관통하여 연장되는 관통 전극을 형성하는 공정과,
    상기 베이스 웨이퍼에 있어서의 상기 이면측에 대한 연삭에 의해 당해 베이스 웨이퍼를 박화하여 당해 이면측에서 상기 관통 전극을 노출시키는 베이스 웨이퍼 박화 공정을 더 포함하는, 반도체 장치 제조 방법.
  7. 제6항에 있어서, 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측과, 다른 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측을 접합하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  8. 제6항에 있어서, 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 박화 웨이퍼의 소자 형성면측과, 다른 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측을 접합하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  9. 제6항에 있어서, 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측과, 다른 하나의 상기 베이스 웨이퍼 박화 공정을 거쳐 얻어지는 웨이퍼 적층체에 있어서의 적층 방향의 일단에 위치하는 베이스 웨이퍼의 이면측을 접합하는 공정을 더 포함하는, 반도체 장치 제조 방법.
  10. 삭제
KR1020217014956A 2018-10-23 2019-10-18 반도체 장치 제조 방법 KR102491921B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018199010A JP7201386B2 (ja) 2018-10-23 2018-10-23 半導体装置製造方法
JPJP-P-2018-199010 2018-10-23
PCT/JP2019/041196 WO2020085256A1 (ja) 2018-10-23 2019-10-18 半導体装置製造方法

Publications (2)

Publication Number Publication Date
KR20210081377A KR20210081377A (ko) 2021-07-01
KR102491921B1 true KR102491921B1 (ko) 2023-01-30

Family

ID=70330420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217014956A KR102491921B1 (ko) 2018-10-23 2019-10-18 반도체 장치 제조 방법

Country Status (7)

Country Link
US (1) US11710731B2 (ko)
JP (1) JP7201386B2 (ko)
KR (1) KR102491921B1 (ko)
CN (1) CN112912993B (ko)
SG (1) SG11202103942YA (ko)
TW (1) TWI787552B (ko)
WO (1) WO2020085256A1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015119110A (ja) * 2013-12-19 2015-06-25 国立大学法人東京工業大学 半導体装置及びその製造方法
WO2016204115A1 (ja) * 2015-06-17 2016-12-22 株式会社ダイセル 硬化物の製造方法、硬化物、及び前記硬化物を含む積層物
JP2017132919A (ja) 2016-01-28 2017-08-03 日立化成株式会社 異方導電性接着剤組成物、フィルム状接着剤、接続構造体及び半導体装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
JP5693961B2 (ja) 2008-09-18 2015-04-01 国立大学法人 東京大学 半導体装置の製造方法
KR101013560B1 (ko) * 2008-12-10 2011-02-14 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
SG175933A1 (en) 2009-05-12 2011-12-29 Denki Kagaku Kogyo Kk Adhesive, adhesive sheet, and process for producing electronic components
TWI402941B (zh) 2009-12-03 2013-07-21 Advanced Semiconductor Eng 半導體結構及其製造方法
US8017439B2 (en) 2010-01-26 2011-09-13 Texas Instruments Incorporated Dual carrier for joining IC die or wafers to TSV wafers
US20120025362A1 (en) 2010-07-30 2012-02-02 Qualcomm Incorporated Reinforced Wafer-Level Molding to Reduce Warpage
JP5977532B2 (ja) * 2012-02-20 2016-08-24 東京応化工業株式会社 支持体分離方法及び支持体分離装置
KR102075635B1 (ko) 2013-01-03 2020-03-02 삼성전자주식회사 웨이퍼 지지 구조물, 웨이퍼 지지 구조물을 포함하는 반도체 패키지의 중간 구조물, 및 중간 구조물을 이용한 반도체 패키지의 제조 방법
US9640531B1 (en) 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
JP6325557B2 (ja) * 2013-09-27 2018-05-16 株式会社ダイセル 半導体積層用接着剤組成物
KR102136844B1 (ko) 2013-09-30 2020-07-22 삼성전자 주식회사 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법
TWI518854B (zh) 2013-12-30 2016-01-21 財團法人工業技術研究院 模封組件及模封材料
US10014292B2 (en) 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9543257B2 (en) 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
JP6391999B2 (ja) 2014-06-13 2018-09-19 株式会社ディスコ 積層デバイスの製造方法
JP6381994B2 (ja) * 2014-06-27 2018-08-29 東京応化工業株式会社 剥離用組成物及び剥離方法
JP6437805B2 (ja) * 2014-12-03 2018-12-12 東京応化工業株式会社 積層体の製造方法、封止基板積層体の製造方法及び積層体
JP6429388B2 (ja) * 2015-03-19 2018-11-28 株式会社ディスコ 積層デバイスの製造方法
US10106643B2 (en) * 2015-03-31 2018-10-23 3M Innovative Properties Company Dual-cure nanostructure transfer film
EP3113216B1 (en) 2015-07-01 2021-05-19 IMEC vzw A method for bonding and interconnecting integrated circuit devices
WO2017061416A1 (ja) * 2015-10-09 2017-04-13 株式会社ダイセル 接着剤
US9406748B1 (en) 2015-11-20 2016-08-02 International Business Machines Corporation Perfectly shaped controlled nanowires
FR3053158B1 (fr) 2016-06-22 2018-11-16 3D Plus Procede de fabrication collective de modules electroniques 3d configures pour fonctionner a plus d'1 ghz
DE102016114949B4 (de) 2016-08-11 2023-08-24 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
JP6715345B2 (ja) 2016-11-01 2020-07-01 信越化学工業株式会社 デバイス層を転写基板に転写する方法
JP6842977B2 (ja) 2017-04-12 2021-03-17 株式会社ダイセル 積層体
JP7012454B2 (ja) 2017-04-27 2022-01-28 株式会社岡本工作機械製作所 静電吸着チャックの製造方法並びに半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015119110A (ja) * 2013-12-19 2015-06-25 国立大学法人東京工業大学 半導体装置及びその製造方法
WO2016204115A1 (ja) * 2015-06-17 2016-12-22 株式会社ダイセル 硬化物の製造方法、硬化物、及び前記硬化物を含む積層物
JP2017132919A (ja) 2016-01-28 2017-08-03 日立化成株式会社 異方導電性接着剤組成物、フィルム状接着剤、接続構造体及び半導体装置

Also Published As

Publication number Publication date
TW202034379A (zh) 2020-09-16
CN112912993A (zh) 2021-06-04
JP2020068253A (ja) 2020-04-30
JP7201386B2 (ja) 2023-01-10
TWI787552B (zh) 2022-12-21
SG11202103942YA (en) 2021-05-28
WO2020085256A1 (ja) 2020-04-30
US11710731B2 (en) 2023-07-25
CN112912993B (zh) 2024-06-11
US20210384183A1 (en) 2021-12-09
KR20210081377A (ko) 2021-07-01

Similar Documents

Publication Publication Date Title
KR102489414B1 (ko) 반도체 장치 제조 방법
KR102609475B1 (ko) 반도체 장치 제조 방법
KR102491921B1 (ko) 반도체 장치 제조 방법
JP7198814B2 (ja) 半導体装置製造方法
KR102615976B1 (ko) 반도체 장치 제조 방법
KR102727559B1 (ko) 반도체 장치 제조 방법
JP2020194820A (ja) 半導体装置
JP2020194819A (ja) 半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right