KR20210054654A - 표시 장치 - Google Patents

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KR20210054654A
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이민수
김덕회
노성인
박용성
이수민
이창용
홍순명
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삼성디스플레이 주식회사
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Abstract

표시 장치는 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판, 상기 기판 상에 배치된 소자층, 상기 소자층 상에 배치되며, 상기 화소 영역들에 중첩하는 제1 개구부들 및 상기 비화소 영역에 중첩하여 상기 화소 영역들 사이를 따라 연장된 제2 개구부가 정의된 화소 정의막, 상기 제1 개구부들에 배치된 복수 개의 발광 소자들, 상기 발광 소자들 및 상기 화소 정의막을 덮도록 상기 소자층 상에 배치된 봉지층, 및 상기 제2 개구부에 중첩하고, 상기 봉지층 상에 배치된 입력 감지부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 표시 화면을 통해 사용자에게 영상을 제공한다.
표시 장치는 영상을 생성하기 위한 표시 패널, 및 키보드, 마우스, 또는 입력 감지부와 같은 입력 장치를 포함한다. 입력 감지부는 표시 패널 상에 배치되며, 사용자의 터치를 감지한다. 입력 감지부에서 감지된 신호는 입력 신호로 변환된다. 표시 패널은 입력 감지부의 입력 신호에 대응하는 영상을 사용자에게 제공한다.
표시 패널은 영상을 생성하기 위한 복수 개의 화소들을 포함한다. 입력 감지부는 사용자의 터치를 감지하기 위한 복수 개의 센서부들을 포함한다. 도전체인 센서부들과 화소들의 도전체들 사이에 기생 커패시터들이 형성된다. 기생 커패시터들은 센서부들에 인가되는 신호에 영향을 미쳐 센서부들에 인가되는 신호에 노이즈가 발생한다. 이러한 경우, 입력 감지부의 터치 감도가 감소된다.
본 발명의 목적은 터치 감도를 향상시킬 수 있는 표시 장치를 제공하는데 있다.
본 발명의 일 실시 예에 따른 표시 장치는 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판, 상기 기판 상에 배치된 소자층, 상기 소자층 상에 배치되며, 상기 화소 영역들에 중첩하는 제1 개구부들 및 상기 비화소 영역에 중첩하여 상기 화소 영역들 사이를 따라 연장된 제2 개구부가 정의된 화소 정의막, 상기 제1 개구부들에 배치된 복수 개의 발광 소자들, 상기 발광 소자들 및 상기 화소 정의막을 덮도록 상기 소자층 상에 배치된 봉지층, 및 상기 제2 개구부에 중첩하고, 상기 봉지층 상에 배치된 입력 감지부를 포함할 있다.
본 발명의 일 실시 예에 따른 표시 장치는 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판, 상기 기판 상에 배치된 소자층, 상기 비화소 영역에 중첩하여 상기 소자층 상에 배치되며, 서로 분리되어 상기 화소 영역들을 둘러싸는 복수 개의 제1 화소 정의막들, 상기 제1 화소 정의막들로부터 돌출된 복수 개의 돌출부들, 상기 제1 화소 정의막들에 의해 정의되어 상기 화소 영역들에 중첩하는 제1 개구부들에 배치된 복수 개의 발광 소자들, 상기 발광 소자들 및 상기 화소 정의막을 덮도록 상기 소자층 상에 배치된 봉지층, 및 상기 제1 화소 정의막들 사이에 정의된 제2 개구부에 중첩하고, 상기 봉지층 상에 배치된 입력 감지부를 포함할 수 있다.
본 발명의 실시 예에 따른 표시 장치는, 센서부들과 화소들 사이의 기생 커패시터들의 용량을 감소시켜, 입력 감지부의 터치 감도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 표시 장치의 단면을 개략적으로 보여주는 도면이다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
도 4는 도 3에 도시된 표시 패널의 일부를 도시한 도면이다.
도 5는 도 2에 도시된 입력 감지부의 평면도이다.
도 6은 도 5에 도시된 제1 영역(A1)의 확대도이다.
도 7은 도 6에서 제1 및 제2 센서부들 및 제2 연결부만을 도시한 도면이다.
도 8은 도 6에서 제1 연결부만을 도시한 도면이다.
도 9는 도 5에 도시된 제2 영역(A2)의 확대도이다.
도 10은 도 4에 도시된 I-I'선의 단면도이다.
도 11은 도 4에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 12는 도 6에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 13은 도 10에 도시된 화소들 중 일부 화소들의 단면을 도시한 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 표시 장치의 표시 패널의 일부를 도시한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1)으로 연장하는 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 또는 다각형 등 다양한 형상들을 가질 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 이하, 평면상에서 봤을 때의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
표시 장치(DD)의 상면은 표시면(DS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
표시 장치(DD)는 텔레비젼, 모니터, 또는 외부 광고판과 같은 대형 전자 장치들에 사용될 수 있다. 또한, 표시 장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션, 게임기, 스마트폰, 태블릿, 또는 카메라와 같은 중소형 전자 장치들에 사용될 수도 있다. 그러나, 이것들은 단지 예시적인 실시예로서 제시된 것이며, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기들에도 사용될 수 있다.
도 2는 도 1에 도시된 표시 장치의 단면을 개략적으로 보여주는 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 표시 패널(DP), 표시 패널(DP) 상에 배치된 입력 감지부(ISP), 입력 감지부(ISP) 상에 배치된 윈도우(WIN), 및 입력 감지부(ISP)와 윈도우(WIN) 사이에 배치된 접착제(OCA)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시패널로 설명된다.
표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 배치된 화소층(PXL), 및 화소층(PXL)을 덮도록 기판(SUB) 상에 배치된 박막 봉지층(TFE)을 포함할 수 있다. 기판(SUB)은 투명한 기판으로서 가요성 플라스틱 기판을 포함할 수 있다. 예를 들어, 기판(SUB)은 폴리 이미드(PI:Polyimide)를 포함할 수 있다.
기판(SUB)은 표시 장치(DD)의 표시면(DS)과 같이 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 화소층(PXL)은 표시 영역(DA) 상에 배치될 수 있다. 화소층(PXL)은 복수 개의 화소들을 포함하고, 화소들 각각은 발광 소자를 포함할 수 있다.
박막 봉지층(TFE)은 적어도 2개의 무기층들과 무기층들 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 화소층(PXL)을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 화소층(PXL)을 보호할 수 있다. 유기층의 두께는 무기층들 각각의 두께보다 클 수 있다.
입력 감지부(ISP)는 외부의 입력(사용자의 손 또는 터치 펜 등)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 입력 감지부(ISP)는 외부의 입력을 감지하기 위한 복수 개의 센서부들(미 도시됨)을 포함할 수 있다. 센서부들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 표시 패널(DP)은 입력 감지부(ISP)로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다.
윈도우(WIN)는 외부의 스크레치 및 충격으로부터 표시 패널(DP) 및 입력 감지부(ISP)를 보호할 수 있다. 윈도우(WIN)는 접착제(OCA)에 의해 입력 감지부(ISP)에 부착될 수 있다. 접착제(OCA)는 광학 투명 접착제(Optical Clear Adhesive)를 포함할 수 있다. 표시 패널(DP)에서 생성된 영상은 윈도우(WIN)를 투과하여 사용자에게 제공될 수 있다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 및 발광 구동부(EDV)(emission driver)를 포함할 수 있다.
표시 패널(DP)은 가요성 표시 패널일 수 있다. 표시 패널(DP)은 제1 방향(DR1)으로 연장하는 장변들을 갖고, 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형의 형상을 가질 수 있다. 표시 패널(DP)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 및 복수 개의 발광 라인들(EL1~ELm)을 포함할 수 있다. m 및 n은 자연수이다. 화소들(PX)은 표시 영역(DA)에 배치되고, 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)는 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV) 및 발광 구동부(EDV)는 표시 패널(DP)의 장변들에 각각 인접하게 배치될 수 있다.
데이터 구동부(DDV)는 집적 회로 칩 형태로 제작되어 표시 패널(DP)의 단변들 중 어느 한 단변에 인접하게 배치될 수 있다. 그러나, 이에 한정되지 않고, 데이터 구동부(DDV)는 연성 회로 기판(미 도시됨) 상에 실장되어 연성 회로 기판을 통해 표시 패널(DP)에 연결될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제1 방향(DR1)으로 연장되어 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
주사 구동부(SDV)는 복수 개의 주사 신호들을 생성하고, 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 주사 신호들은 순차적으로 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 복수 개의 데이터 전압들을 생성하고, 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 복수 개의 발광 신호들을 생성하고, 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
도시하지 않았으나, 표시 장치(DD)는 주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)의 동작을 제어하기 위한 타이밍 컨트롤러(미 도시됨)를 더 포함할 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도를 갖는 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
도 4는 도 3에 도시된 표시 패널의 일부를 도시한 도면이다.
도 4를 참조하면, 평면 상에서 봤을 때, 표시 패널(DP)은 복수 개의 화소 영역들(PA1,PA2,PA3) 및 화소 영역들(PA1,PA2,PA3) 각각의 주변의 비화소 영역(NPA)을 포함할 수 있다. 화소 영역들(PA1,PA2,PA3)은 발광 영역들로 정의되고 비화소 영역(NPA)은 비발광 영역으로 정의될 수 있다.
도 3에 도시된 화소들(PX) 각각은 비화소 영역(NPA)에 배치된 트랜지스터 및 화소 영역들(PA1,PA2,PA3) 각각에 배치된 발광 소자를 포함할 수 있다. 이러한 구성은 이하, 도 8을 참조하여 상세히 설명될 것이다.
화소 영역들(PA1,PA2,PA3)은 소정의 색을 표시할 수 있다. 예를 들어, 화소 영역들(PA1,PA2,PA3)은 적색, 녹색, 및 청색을 표시할 수 있다. 그러나, 이에 한정되지 않고, 화소 영역들(PA1,PA2,PA3)은 적색, 녹색, 및 청색을 생성하는 유기 물질들의 조합에 의해 백색광을 생성할 수도 있다.
화소 영역들(PA1,PA2,PA3)은 마름모 형상을 가질 수 있으나, 이에 한정되지 않고, 화소 영역들(PA1,PA2,PA3)은 원형 및 다각형 등 다양한 형상들을 가질 수 있다. 화소 영역들(PA1,PA2,PA3)은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배열될 수 있다.
제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서 제1 및 제2 방향들(DR1,DR2)과 교차하는 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서 제1 대각 방향(DDR1)에 교차하는 방향으로 정의될 수 있다. 예시적으로, 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직하게 교차하고, 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)은 서로 수직하게 교차할 수 있다.
화소 영역들(PA1,PA2,PA3)은 복수 개의 제1 화소 영역들(PA1), 복수 개의 제2 화소 영역들(PA2), 및 복수 개의 제3 화소 영역들(PA3)을 포함할 수 있다. 제1 화소 영역들(PA1)은 적색을 표시할 수 있다. 제2 화소 영역들(PA2)은 녹색을 표시할 수 있다. 제3 화소 영역들(PA3)은 청색을 표시할 수 있다.
화소 영역들(PA1,PA2,PA3)은 표시하는 색에 따라서 서로 다른 크기를 가질 수 있다. 청색을 표시하는 제3 화소 영역들(PA3)은 적색을 표시하는 제1 화소 영역들(PA1)보다 크고, 제1 화소 영역들(PA1)은 녹색을 표시하는 제2 화소 영역들(PA2)보다 클 수 있다.
표시 패널(DP)은 화소 정의막(PDL) 및 복수 개의 스페이서들(SPC)을 포함할 수 있다. 예시적으로, 화소 정의막(PDL)은 흑색을 가질 수 있다. 화소 정의막(PDL)에는 화소 영역들(PA1,PA2,PA3)에 중첩하는 제1 개구부들(OP1)이 정의될 수 있다. 실질적으로, 제1 개구부들(OP1)에 의해 화소 영역들(PA1,PA2,PA3)이 정의될 수 있다.
화소 정의막(PDL)에는 비화소 영역(NPA)에 중첩하여 화소 영역들(PA1,PA2,PA3) 사이를 따라 연장된 제2 개구부(OP2)가 정의될 수 있다. 제2 개구부(OP2)는 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 연장할 수 있다.
화소 정의막(PDL)은 제2 개구부(OP2)에 의해 서로 분리되어 화소 영역들(PA1,PA2,PA3)을 둘러싸는 복수 개의 제1 화소 정의막들(PDL1) 및 제1 화소 정의막들(PDL1)로부터 돌출된 복수 개의 돌출부들(PRT)을 포함할 수 있다. 돌출부들(PRT) 각각은 제1 화소 정의막들(PDL1) 각각의 어느 하나의 꼭지점에서 돌출될 수 있다.
돌출부들(PRT)은 k 번째 행(k_ROW)에 배치된 화소 영역들의 하단들 및 k+1 번째 행(k+1_ROW)에 배치된 화소 영역들의 상단들에서 돌출될 수 있다. k는 자연수 중 홀수 일 수 있다. 돌출부들(PRT)은 제2 방향(DR2)으로 배열될 수 있다.
스페이서들(SPC)은 제2 개구부(OP2)의 소정의 부분들에 배치될 수 있다. 예시적으로, 스페이서들(SPC)은 원형의 형상을 가질 수 있으나, 스페이서들(SPC)의 형상은 이에 한정되지 않을 수 있다.
도 5는 도 2에 도시된 입력 감지부의 평면도이다.
도 5를 참조하면, 입력 감지부(ISP)는 복수개의 감지 전극들(SE1,SE2), 복수개의 배선들(SNL1,SNL2), 및 복수개의 패드들(PD)을 포함할 수 있다. 감지 전극들(SE1,SE2), 배선들(SNL1,SNL2), 및 패드들(PD)은 박막 봉지층(TFE) 상에 배치될 수 있다.
입력 감지부(ISP)의 평면 영역은 활성 영역(AA) 및 활성 영역(AA)을 둘러싸는 비활성 영역(NAA)을 포함할 수 있다. 감지 전극들(SE1,SE2)은 활성 영역(AA)에 배치되고, 패드들(PD)은 비활성 영역(NAA)에 배치될 수 있다. 배선들(SNL1,SNL2)은 감지 전극들(SE1,SE2)에 연결되고, 비활성 영역(NAA)으로 연장하여 패드들(PD)에 연결될 수 있다.
도시하지 않았으나, 패드들(PD)은 연성 인쇄 회로 기판(Flexible Printed Circuit Board)을 통해 입력 감지부(ISP)를 구동하기 위한 구동부에 연결될 수 있다.
감지 전극들(SE1,SE2)은 제1 방향(DR1)으로 연장하여 제2 방향(DR2)으로 배열된 복수개의 제1 감지 전극들(SE1) 및 제2 방향(DR2)으로 연장하여 제1 방향(DR1)으로 배열된 복수개의 제2 감지 전극들(SE2)을 포함할 수 있다. 배선들(SNL1,SNL2)은 제1 감지 전극들(SE1)에 연결된 복수개의 제1 신호 배선들(SNL1) 및 제2 감지 전극들(SE2)에 연결된 복수개의 제2 신호 배선들(SNL2)을 포함할 수 있다.
제2 감지 전극들(SE2)은 제1 감지 전극들(SE1)과 서로 절연되어 교차하도록 연장할 수 있다. 제1 감지 전극들(SE1)은 출력 감지 전극들로 정의되고, 제2 감지 전극들(SE2)은 입력 감지 전극들로 정의될 수 있다.
제1 감지 전극들(SE1) 각각은 제1 방향(DR1)으로 배열된 복수개의 제1 센서부들(SP1) 및 제1 센서부들(SP1)을 연결하는 복수개의 제1 연결부들(CP1)을 포함할 수 있다. 제1 연결부들(CP1) 각각은 제1 방향(DR1)으로 서로 인접한 2개의 제1 센서부들(SP1) 사이에 배치되어 2 개의 제1 센서부들(SP1)을 전기적으로 연결할 수 있다.
제2 감지 전극들(SE2) 각각은 제2 방향(DR2)으로 배열된 복수개의 제2 센서부들(SP2) 및 제2 센서부들(SP2)을 연결하는 복수개의 제2 연결부들(CP2)을 포함할 수 있다. 제2 연결부들(CP2) 각각은 제2 방향(DR2)으로 서로 인접한 2개의 제2 센서부들(SP2) 사이에 배치되어 2 개의 제2 센서부들(SP2)을 전기적으로 연결할 수 있다.
제1 센서부들(SP1) 및 제2 센서부들(SP2)은 메쉬 형상을 가질 수 있다. 제1 센서부들(SP1) 및 제2 센서부들(SP2)은 서로 중첩하지 않고 서로 이격되어, 서로 교호적으로 배치될 수 있다. 제1 센서부들(SP1) 및 제2 센서부들(SP2)에 의해 정전 용량이 형성될 수 있다. 제2 연결부들(CP2)은 제1 연결부들(CP1)과 서로 절연되어 교차할 수 있다.
제1 및 제2 센서부들(SP1,SP2) 및 제2 연결부들(CP2)은 동일층에 배치될 수 있다. 제1 연결부들(CP1)은 제1 및 제2 센서부들(SP1,SP2) 및 제2 연결부들(CP2)과 다른 층에 배치될 수 있다.
제1 신호 배선들(SNL1)은 제1 감지 전극들(SE1)의 일단들에 각각 연결되고, 비활성 영역(NAA)으로 연장하여 패드들(PD)에 연결될 수 있다. 제2 신호 배선들(SNL2)은 제2 감지 전극들(SE2)의 일단들에 각각 연결되고, 비활성 영역(NAA)으로 연장하여 패드들(PD)에 연결될 수 있다.
구동부는 제2 감지 전극들(SE2) 각각을 구동 전극으로 동작시키고 제1 감지 전극들(SE1) 각각을 센싱 전극으로 동작시킬 수 있다. 예를 들어, 구동부는 제2 신호 배선들(SNL2)을 통해 제2 감지 전극들(SE2) 각각에 구동 신호를 인가하고, 제1 신호 배선들(SNL1)을 통해 제1 감지 전극들(SE1) 각각으로부터 센싱 신호를 수신할 수 있다.
도 6은 도 5에 도시된 제1 영역(A1)의 확대도이다. 도 7은 도 6에서 제1 및 제2 센서부들 및 제2 연결부만을 도시한 도면이다. 도 8은 도 6에서 제1 연결부만을 도시한 도면이다.
예시적으로 도 6에는 서로 인접한 2개의 제1 센서부들(SP1) 및 서로 인접한 2개의 제2 센서부들(SP2)이 도시되었다.
도 6, 도 7, 및 도 8을 참조하면, 제1 및 제2 센서부들(SP1,SP2)은 메쉬 형상을 가질 수 있다. 예를 들어 제1 및 제2 센서부들(SP1,SP2) 각각은 제1 대각 방향(DDR1)으로 연장된 복수개의 제1 가지부들(BP1) 및 제2 대각 방향(DDR2)으로 연장된 복수개의 제2 가지부들(BP2)을 포함할 수 있다.
제1 및 제2 센서부들(SP1,SP2) 각각의 제1 가지부들(BP1)은 제2 가지부들(BP2)과 교차하고 서로 일체로 형성될 수 있다. 서로 교차하는 제1 가지부들(BP1) 및 제2 가지부들(BP2)에 의해 메쉬 형상이 정의될 수 있다. 또한, 제1 가지부들(BP1) 및 제2 가지부들(BP2)에 의해 마름모 형상의 터치 개구부들(TOP)이 정의될 수 있다. 제1 및 제2 가지부들(BP1,BP2)은 메쉬선들로 정의될 수 있으며, 메쉬선들 각각의 선폭은 수 마이크로미터일 수 있다.
제1 연결부(CP1)는 제2 연결부(CP2)와 오버랩하지 않도록 연장되어 서로 인접한 2개의 제1 센서부들(SP1)을 전기적으로 연결할 수 있다. 제1 연결부(CP1)는 제1 센서부들(SP1)과 일체로 형성되지 않을 수 있다. 제1 연결부(CP1)는 복수개의 컨택홀들(TS-CH)을 통해 제1 센서부들(SP1)에 연결될 수 있다. 제1 연결부(CP1)는 제2 연결부(CP2)에 인접한 제2 센서부들(SP2) 각각의 소정의 영역을 경유하여 제1 센서부들(SP1)을 향해 연장할 수 있다.
제2 연결부(CP2)는 서로 인접한 2개의 제2 센서부들(SP2)을 전기적으로 연결할 수 있다. 실질적으로, 제2 센서부들(SP2)과 제2 연결부(CP2)는 일체로 형성될 수 있다. 제2 연결부(CP2)는 메쉬 형상을 갖고, 제2 센서부들(SP2)로부터 연장될 수 있다. 제2 연결부(CP2), 제1 센서부들(SP1), 및 제2 센서부들(SP2)은 동일한 물질로 동시에 패터닝되어 형성될 수 있다.
제1 연결부(CP1)는 제1 연장부(EX1) 및 제1 연장부(EX1)와 대칭되는 형상을 갖는 제2 연장부(EX2)을 포함할 수 있다. 제1 연장부(EX1) 및 제2 연장부(EX2)는 제2 연결부(CP2)와 중첩하지 않을 수 있다. 제2 연결부(CP2)는 제1 연장부(EX1) 및 제2 연장부(EX2) 사이에 배치될 수 있다.
제1 연장부(EX1)은 제2 센서부들(SP2) 중 하나의 제2 센서부(SP2)를 경유하여 연장하고, 제1 센서부들(SP1)에 연결될 수 있다. 제2 연장부(EX2)은 제2 센서부들(SP2) 중 다른 하나의 제2 센서부(SP2)를 경유하여 연장하고, 제1 센서부들(SP1)에 연결될 수 있다.
이하, 도 6 및 도 7에서 제1 센서부들(SP1)은 상대적인 배치 위치에 따라 상부 제1 센서부(SP1) 및 하부 제1 센서부(SP1)로 정의된다. 또한, 제2 센서부들(SP2)은 상대적인 배치 위치에 따라 좌측 제2 센서부(SP2) 및 우측 제2 센서부(SP2)로 정의된다.
제1 연장부(EX1)의 일측에 인접한 제1 연장부(EX1)의 소정의 영역은 복수 개의 컨택홀들(TS-CH)을 통해 하부 제1 센서부(SP)에 연결될 수 있다. 제1 연장부(EX1)의 타측에 인접한 제1 연장부(EX1)의 소정의 영역은 복수 개의 컨택홀들(TS-CH)을 통해 상부 제1 센서부(SP1)에 연결될 수 있다. 컨택홀들(TS-CH)은 제1 연결부(CP) 상에 배치된 절연층에 정의되며, 컨택홀들(TS-CH)의 구조는 이하 도 12에 도시될 것이다.
제2 연장부(EX2)의 일측에 인접한 제2 연장부(EX2)의 소정의 영역은 복수 개의 컨택홀들(CH)을 통해 하부 제1 센서부(SP)에 연결될 수 있다. 제2 연장부(EX2)의 타측에 인접한 제2 연장부(EX2)의 소정의 영역은 복수 개의 컨택홀들(CH)을 통해 상부 제1 센서부(SP1)에 연결될 수 있다. 제1 연장부(EX1)는 우측 제2 센서부(SP2)를 경유하여 연장될 수 있다. 제2 연장부(EX2)는 좌측 제2 센서부(SP2)를 경유하여 연장할 수 있다.
제1 연장부(EX1)는 제1 대각 방향(DDR1)으로 연장된 제1 서브 연장부(EX1_1) 및 제2 서브 연장부(EX1_2), 제2 대각 방향(DDR2)으로 연장된 제3 서브 연장부(EX1_3) 및 제4 서브 연장부(EX1_4), 제2 대각 방향(DDR2)으로 연장된 제1 서브 연결부(SCP1), 및 제1 대각 방향(DDR1)으로 연장된 제2 서브 연결부(SCP2)를 포함할 수 있다. 제2 서부 연장부(EX1_2)는 제1 서브 연장부(EX1_1)보다 작은 길이를 갖고, 제4 서브 연장부(EX1_4)는 제3 서브 연장부(EX1_3)보다 작은 길이를 가질 수 있다.
제1 서브 연장부(EX1_1)의 일측에 인접한 제1 서브 연장부(EX1_1)의 소정의 영역은 복수 개의 컨택홀들(CH)을 통해 하부 제1 센서부(SP1)에 연결될 수 있다. 제2 서브 연장부(EX1_2)의 일측에 인접한 제2 서브 연장부(EX1_2)의 소정의 영역은 복수 개의 컨택홀들(CH)을 통해 하부 제1 센서부(SP1)에 연결될 수 있다. 예시적으로 제1 서브 연장부(EX1_1) 및 제2 서브 연장부(EX1_2)는 각각 2개의 컨택홀들(CH)을 통해 하부 제1 센서부(SP1)에 연결되나, 컨택홀들(CH)의 개수는 이에 한정되지 않을 수 있다.
제3 서브 연장부(EX1_3)의 일측에 인접한 제3 서브 연장부(EX1_3)의 소정의 영역은 복수 개의 컨택홀들(CH)을 통해 상부 제1 센서부(SP1)에 연결될 수 있다. 제4 서브 연장부(EX1_4)의 일측에 인접한 제4 서브 연장부(EX1_4)의 소정의 영역은 복수 개의 컨택홀들(CH)을 통해 상부 제1 센서부(SP1)에 연결될 수 있다. 예시적으로 제3 서브 연장부(EX1_3) 및 제4 서브 연장부(EX1_4)는 각각 2개의 컨택홀들(CH)을 통해 상부 제1 센서부(SP1)에 연결되나, 컨택홀들(CH)의 개수는 이에 한정되지 않을 수 있다.
제1 서브 연장부(EX1_1)의 타측은 제3 서브 연장부(EX1_3)의 타측과 연결되고, 제2 서브 연장부(EX1_2)의 타측은 제4 서브 연장부(EX1_4)의 타측과 연결될 수 있다. 제1 서브 연결부(SCP1)은 제4 서브 연장부(EX1_4)의 타측에서 제2 대각 방향(DDR2)으로 연장되어 제1 서브 연장부(EX1_1)에 연결될 수 있다. 제2 서브 연결부(SCP2)는 제2 서브 연장부(EX1_2)의 타측에서 제1 대각 방향(DDR1)으로 연장되어 제3 서브 연장부(EX1_3)에 연결될 수 있다.
제1 서브 연장부(EX1_1), 제2 서브 연장부(EX1_2), 제3 서브 연장부(EX1_3), 제4 서브 연장부(EX1_4), 제1 서브 연결부(SCP1), 및 제2 서브 연결부(SCP2)는 일체로 형성될 수 있다.
제1 및 제2 서브 연장부들(EX1_1,EX1_2)은 우측 제2 센서부(SP2)의 제2 가지부들(BP2) 중 하부 제1 센서부(SP1)에 인접한 소정의 개수의 제2 가지부들(BP2)과 교차하도록 연장될 수 있다. 예시적으로 도 6에서 2개의 제2 가지부들(BP2)이 제1 및 제2 서브 연장부들(EX1_1,EX1_2)과 교차하나, 교차하는 제2 가지부들(BP2)의 개수는 이에 한정되지 않는다. 제1 및 제2 서브 연장부들(EX1_1,EX1_2) 및 제2 서브 연결부(SCP2)에 중첩하는 영역에는 우측 제2 센서부(SP2)의 제1 가지부들(BP1)이 배치되지 않을 수 있다.
제3 및 제4 서브 연장부들(EX1_3,EX1_4)은 우측 제2 센서부(SP2)의 제1 가지부들(BP1) 중 상부 제1 센서부(SP)에 인접한 소정의 개수의 제1 가지부들(BP1)과 교차하도록 연장될 수 있다. 예시적으로 도 6에서 2개의 제1 가지부들(BP1)이 제3 및 제4 서브 연장부들(EX1_3,EX1_4)과 교차하나, 교차하는 제1 가지부들(BP1)의 개수는 이에 한정되지 않는다. 제3 및 제4 서브 연장부들(EX1_3,EX1_4) 및 제1 서브 연결부(SCP1)에 중첩하는 영역에는 우측 제2 센서부(SP2)의 제2 가지부들(BP2)이 배치되지 않을 수 있다.
제2 연장부(EX2)은 제2 대각 방향(DDR2)으로 연장된 제5 서브 연장부(EX2_1) 및 제6 서브 연장부(EX2_2), 제1 대각 방향(DDR1)으로 연장된 제7 서브 연장부(EX2_3) 및 제8 서브 연장부(EX2_4), 제1 대각 방향(DDR1)으로 연장된 제3 서브 연결부(SCP3), 및 제2 대각 방향(DDR2)으로 연장된 제4 서브 연결부(SCP4)를 포함할 수 있다.
제2 연장부(EX2)은 제1 연장부(EX1)와 대칭되는 구조를 가지므로, 제5 내지 제8 서브 연장부들(EX2_1~EX2_4) 및 제3 및 제4 서브 연결부들(SCP3,SCP4)은 제1 내지 제4 서브 연장부들(EX1_1~EX1_4) 및 제1 및 제2 서브 연결부들(SCP1,SCP2)에 각각 대칭되는 구조를 가질 수 있다. 따라서, 제4 내지 제8 서브 연장부들(EX2_1~EX2_4) 각각의 일측에 인접한 제4 내지 제8 서브 연장부들(EX2_1~EX2_4) 각각의 소정의 영역은 복수 개의 컨택홀들(CH)을 통해 제1 센서부들(SP1)에 연결될 수 있다.
제1 내지 제4 서브 연장부들(EX1_1~EX1_4)이 우측 제2 센서부(SP2)를 경유하여 제1 센서부들(SP1)을 연결하는 방식과 동일하게 제4 내지 제8 서브 연장부들(EX2_1~EX2_4)은 좌측 제2 센서부(SP2)를 경유하여 제1 센서부들(SP1)을 연결할 수 있다. 제5 내지 제8 서브 연장부들(EX2_1~EX2_4) 및 제3 및 제4 서브 연결부들(SCP3,SCP4)에 중첩하는 영역에서 좌측 제2 센서부(SP2)의 제1 및 2 가지부들(BP1,BP2)이 배치되지 않을 수 있다. 제2 연장부(EX2)는 제1 연장부(EX1)와 대칭되는 구조를 가지므로 제2 연장부(EX2)의 보다 구체적인 설명은 생략한다.
도 9는 도 5에 도시된 제2 영역(A2)의 확대도이다.
설명의 편의를 위해 도 9에는 제1 및 제2 센서부들(SP1,SP2)과 함께 화소 영역들(PA1,PA2,PA3)이 함께 도시되었다.
도 9를 참조하면, 제1 및 제2 센서부들(SP1,SP2)은 비화소 영역(NPA)에 중첩할 수 있다. 예를 들어, 제1 및 제2 가지부들(BP1,BP2)은 비화소 영역(NPA)에 중첩할 수 있다.
터치 개구부들(TOP)은 화소 영역들(PA1,PA2,PA3)에 중첩할 수 있다. 터치 개구부들(TOP)은 화소 영역들(PA1,PA2,PA3)의 형상에 대응하는 마름모 형상을 가지며, 화소 영역들(PA1,PA2,PA3)에 대응하는 크기를 가질 수 있다.
제1 및 제2 센서부들(SP1,SP2)이 비화소 영역(NPA)에 배치되므로, 화소 영역들(PA1,PA2,PA3)에서 생성된 광은 제1 및 제2 센서부들(SP1,SP2)의 영향을 받지 않고 정상적으로 출광될 수 있다.
도 10은 도 4에 도시된 I-I'선의 단면도이다. 도 11은 도 4에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 10 및 도 11에는 입력 감지부(ISP) 및 윈도우(WIN)의 단면이 함께 도시되었다. 이하 설명의 필요에 따라 도 4가 도 10 및 도 11과 함께 설명될 것이다.
도 4 및 도 10을 참조하면, 화소들(PX)은 트랜지스터들(TR) 및 트랜지스터들(TR)에 연결된 발광 소자들(OLED)을 포함할 수 있다. 발광 소자들(OLED)은 유기 발광 소자로 정의될 수 있다. 트랜지스터들(TR) 및 발광 소자들(OLED)은 기판(SUB) 상에 배치될 수 있다.
기판(SUB)은 복수개의 제1, 제2, 및 제3 화소 영역들(PA1,PA2,PA3) 및 제1, 제2, 및 제3 화소 영역들(PA1,PA2,PA3) 각각의 주변의 비화소 영역(NPA)을 포함할 수 있다. 트랜지스터들(TR)은 비화소 영역(NPA) 상에 배치되고, 발광 소자들(OLED)은 제1, 제2, 및 제3 화소 영역들(PA1,PA2,PA3) 상에 각각 배치될 수 있다. 발광 소자들(OLED)은 제1 개구부들(OP1)에 배치될 수 있다.
화소들(PX)의 구성들은, 실질적으로, 서로 동일하므로, 이하, 제1 화소 영역(PA1)에 배치된 발광 소자(OLED)를 포함하는 화소(PX)의 구성이 예시적으로 설명될 것이다.
발광 소자(OLED)는 제1 전극(E1), 제2 전극(E2), 및 제1 전극(E1)과 제2 전극(E2) 사이에 배치된 발광층(OEL)을 포함할 수 있다. 발광층(OEL)은 유기 발광층으로 정의될 수 있다. 제1 전극(E1)은 애노드 전극일 수 있으며, 제2 전극(E2)은 캐소드 전극일 수 있다. 제1 전극(E1)은 화소 전극으로 정의될 수 있으며, 제2 전극(E2)은 공통 전극으로 정의될 수 있다.
트랜지스터(TR) 및 발광 소자(OLED)는 기판(SUB) 상에 배치될 수 있다. 기판(SUB) 상에 버퍼층(BFL)이 배치되며, 버퍼층(BFL)은 무기 물질을 포함할 수 있다.
버퍼층(BFL) 상에 트랜지스터(TR)의 반도체층(SM)이 배치될 수 있다. 반도체층(SM)은 비정질(Amorphous) 실리콘 또는 다결정질(Poly) 실리콘과 같은 무기 재료의 반도체나 유기 반도체를 포함할 수 있다. 또한, 반도체층(SM)은 산화물 반도체(oxide semiconductor)를 포함할 수 있다. 도 10에 도시되지 않았으나, 반도체층(SM)은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 포함할 수 있다.
반도체층(SM)을 덮도록 버퍼층(BFL) 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 무기 물질을 포함할 수 있다. 제1 절연층(INS1) 상에 반도체층(SM)과 중첩하는 트랜지스터(TR)의 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 반도체층(SM)의 채널 영역과 중첩되도록 배치될 수 있다.
게이트 전극(GE)을 덮도록 제1 절연층(INS1) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제2 절연층(INS2) 상에 트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 배치될 수 있다. 소스 전극(SE)은 제1 절연층(INS1) 및 제2 절연층(INS2)에 정의된 제1 컨택홀(CH1)을 통해 반도체층(SM)의 소스 영역에 연결될 수 있다. 드레인 전극(DE)은 제1 절연층(INS1) 및 제2 절연층(INS2)에 정의된 제2 컨택홀(CH2)을 통해 반도체층(SM)의 드레인 영역에 연결될 수 있다.
트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 제2 절연층(INS2) 상에 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 평평한 상면을 제공하는 평탄화막으로 정의될 수 있으며, 유기 물질을 포함할 수 있다. 버퍼층(BFL)부터 제3 절연층(INS3) 까지의 층은 트랜지스터들(TR)이 배치되기 위한 소자층(ELL)으로 정의될 수 있다.
소자층(ELL) 상에 화소 정의막(PDL) 및 발광 소자들(OLED)이 배치될 수 있다. 구체적으로, 제3 절연층(INS3) 상에 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은 제3 절연층(INS3)을 관통하여 정의된 제3 컨택홀(CH3)을 통해 트랜지스터(TR)의 드레인 전극(DE)에 연결될 수 있다.
제1 전극(E1) 및 제3 절연층(INS3) 상에 제1 전극(E1)의 소정의 부분을 노출시키는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 비화소 영역(NPA)에 중첩할 수 있다. 화소 정의막(PDL)에는 제1 화소 영역(PA1)에 중첩하여 제1 전극(E1)의 소정의 부분을 노출시키기는 제1 개구부(OP1)가 정의될 수 있다. 또한, 전술한 바와 같이, 화소 정의막(PDL)에는 비화소 영역(NPA)에 중첩하는 제2 개구부(OP2)가 정의될 수 있다.
제1 전극(E1)은 제1 개구부(OP1)에 배치된 제1 부분(PT1) 및 제1 부분(PT1)으로부터 연장되어 돌출부(PRT)에 중첩하는 제2 부분(PT2)을 포함할 수 있다. 제2 부분(PT2)은 제3 컨택홀(CH3)을 통해 트랜지스터(TR)에 연결될 수 있다. 돌출부(PRT)는 제2 부분(PT2)을 덮도록 소자층(ELL) 상에 배치될 수 있다. 또한 돌출부(PRT)는 트랜지스터(TR)를 향해 돌출될 수 있다.
제1 개구부(OP1) 내에서 제1 전극(E1) 상에 발광층(OEL)이 배치될 수 있다. 발광층(OEL)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다. 그러나 이에 한정되지 않고, 발광층(OEL)은 적색, 녹색, 및 청색을 생성하는 유기 물질들의 조합에 의해 백색광을 생성할 수도 있다.
화소 정의막(PDL) 및 발광층(OEL) 상에 제2 전극(E2)이 배치될 수 있다. 제2 전극(E2)은 제2 개구부(OP2)에서 소자층(ELL) 상에 배치되어 소자층(ELL)에 접촉할 수 있다. 박막 봉지층(TFE)은 발광 소자(OLED) 및 화소 정의막(PDL)을 덮도록 소자층(ELL) 상에 배치될 수 있다.
박막 봉지층(TFE)의 유전율은 화소 정의막(PDL)의 유전율보다 낮을 수 있다. 구체적으로, 박막 봉지층(TFE)의 유기층의 유전율은 화소 정의막(PDL)의 유전율보다 낮을 수 있다. 기판(SUB)과 박막 봉지층(TFE) 사이의 층은 화소층(PXL)으로 정의될 수 있다.
제1 전압이 제1 전극(E1)에 인가되고, 제1 전압보다 낮은 레벨을 갖는 제2 전압이 제2 전극(E2)에 인가될 수 있다. 발광층(OEL)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서 발광 소자(OLED)가 발광될 수 있다. 발광 소자(OLED)가 전류의 흐름에 따라 적색, 녹색, 및 청색의 빛을 발광함으로써, 영상이 표시될 수 있다.
박막 봉지층(TFE) 상에 입력 감지부(ISP)가 배치될 수 있다. 입력 감지부(ISP)의 제1 및 제2 센서부들(SP1,SP2)은 비화소 영역(NPA)에 정의된 제2 개구부(OP2)에 중첩할 수 있다. 구체적으로, 제1 및 제2 센서부들(SP1,SP2)의 제1 및 제2 가지부들(BP1,BP2)은 제2 개구부(OP2)에 중첩할 수 있다.
입력 감지부(ISP) 상에 접착제(OCA)가 배치되고, 접착제(OCA) 상에 윈도우(WIN)가 배치될 수 있다.
도 4 및 도 11을 참조하면, 제2 개구부(OP2)의 일부분에 스페이서(SPC)가 배치될 수 있다. 화소 정의막(PDL)은 스페이서(SPC)와 소자층(ELL) 사이에 배치된 제2 화소 정의막(PDL2)을 포함할 수 있다. 제2 화소 정의막(PDL2)은 실질적으로 제1 화소 정의막(PDL1)과 동시에 형성될 수 있다. 제2 화소 정의막(PDL2)은 제1 화소 정의막(PDL1)과 이격될 수 있다.
스페이서(SPC)는 유기 물질을 포함할 수 있다. 스페이서는 단층 또는 다층일 수 있다. 예시적으로 스페이서(SPC)가 제2 화소 정의막(PDL2) 상에 별도로 배치되었으나, 이에 한정되지 않고, 스페이서(SPC)는 제2 화소 정의막(PDL2)과 일체로 형성될 수 있다. 즉, 스페이서(SPC)는 제2 화소 정의막(PDL2)의 상면으로부터 상부로 돌출되어 형성될 수 있다. 스페이서(SPC)는 기판(SUB)과 박막 봉지층(TFE) 사이의 결합을 견고히 할 수 있다.
도 12는 도 6에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 11를 참조하면, 박막 봉지층(TFE) 상에 제1 연결부(CP1)가 배치될 수 있다. 도시하지 않았으나, 박막 봉지층(TFE) 상에 무기 절연층이 더 배치되고, 무기 절연층 상에 제1 연결부(CP1)가 배치될 수 있다.
제1 연결부(CP1)를 덮도록 박막 봉지층(TFE) 상에 제1 절연층(TS-IL1)이 배치될 수 있다. 제1 절연층(TS-IL1) 상에 제1 센서부들(SP1) 및 제2 센서부들(SP2)이 배치될 수 있다. 제2 센서부들(SP2)과 일체로 형성된 제2 연결부(CP2) 역시 제1 절연층(TS-IL1) 상에 배치될 수 있다. 제1 센서부들(SP1) 및 제2 센서부들(SP2)을 덮도록 제1 절연층(TS-IL1) 상에 제2 절연층(TS-IL2)이 배치될 수 있다.
제1 연결부(CP1)는 제1 절연층(TS-IL1)에 정의된 복수개의 컨택홀들(TS-CH)을 통해 제1 센서부들(SP1)에 연결될 수 있다.
도 13은 도 10에 도시된 화소들 중 일부 화소들의 단면을 도시한 도면이다.
도 13을 참조하면, 비화소 영역(NPA)에서 제1 및 제2 센서부들(SP1,SP2)과 제2 전극(E2)에 의해 기생 커패시터(C-P1_1) 형성될 수 있다. 또한, 제2 전극(E2)과 트랜지스터(TR) 사이에 기생 커패시터(C-P1_2)가 형성될 수 있다.
커패시터의 용량은 커패시터를 형성하는 두 개의 도전체들 사이의 거리에 반비례하고, 도전체들 사이에 배치된 절연층의 유전율에 비례할 수 있다.
본 발명의 실시 예에서, 제2 개구부(OP2)에 화소 정의막(PDL)이 배치되지 않는다. 화소 정의막(PDL)보다 작은 유전율을 갖는 유기층을 포함하는 박막 봉지층(TFE)이 제2 개구부(OP2)에 배치될 수 있다.
도 13에 점선으로 도시된 바와 같이, 화소 정의막(PDL)이 비화소 영역(NPA) 전체에 배치되어 제2 개구부(OP2)가 형성되지 않을 수 있다. 이러한 경우, 제1 및 제2 센서부들(SP1,SP2)과 제2 전극(E2) 사이의 거리가 가까워질 수 있다. 따라서, 제1 및 제2 센서부들(SP1,SP2)과 제2 전극(E2)에 의해 기생 커패시터(C-P1_1)보다 큰 용량을 갖는 기생 커패시터(C-P2_1)가 형성될 수 있다.
또한, 화소 정의막(PDL)이 박막 봉지층(TFE)의 유기층보다 큰 유전율을 가지므로, 제2 전극(E2)과 트랜지스터(TR)에 의해 기생 커패시터(C-P1_2)보다 큰 기생 커패시터(C-P2_2)가 형성될 수 있다. 박막 봉지층(TFE)의 무기층들은 상대적으로 유기층보다 매우 작은 두께를 가지므로, 무기층들의 유전율이 기생 커패시터의 용량에 미치는 영향은 작을 수 있다.
그러나, 본 발명의 실시 예에서, 제2 개구부(OP2)에 화소 정의막(PDL)이 배치되지 않으므로, 제1 및 제2 센서부들(SP1,SP2)과 제2 전극(E2) 사이의 거리가 보다 더 이격될 수 있다. 따라서, 상대적으로 기생 커패서터(C-P2_1)보다 작은 용량을 갖는 기생 커패시터(C-P1_1)가 형성될 수 있다. 또한, 화소 정의막(PDL)보다 작은 유전율을 갖는 유기층을 포함하는 박막 봉지층(TFE)이 제2 개구부(OP2)에 배치되므로, 상대적으로 기생 커패서터(C-P2_2)보다 작은 용량을 갖는 기생 커패시터(C-P1_2)가 형성될 수 있다.
기생 커패시터들의 용량이 클수록 기생 커패시터들의 영향에 의해 제1 및 제2 센서부들(SP1,SP2)의 터치 감도가 감소될 수 있다. 본 발명의 실시 예에서, 보다 작은 용량을 갖는 기생 커패시터들(C-P1_1,C-P1_2)이 형성되므로, 제1 및 제2 센서부들(SP1,SP2)의 터치 감도가 향상될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 표시 장치는, 제1 및 제2 센서부들(SP1,SP2)과 화소들(PX) 사이의 기생 커패시터들(C-P1_1,C-P1_2)의 용량을 감소시켜, 입력 감지부(ISP)의 터치 감도를 향상시킬 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 표시 장치의 표시 패널의 일부를 도시한 도면이다.
화소 영역들(PA1',PA2',PA3')의 형상 및 배치를 제외하면, 본 발명의 다른 실시 예에 따른 표시 장치의 구성들은, 실질적으로, 앞서 설명된 표시 장치(DD)의 구성과 동일하다. 따라서, 이하, 도 14를 참조하여, 화소 영역들(PA1',PA2',PA3')의 형상 및 배치가 주로 설명될 것이다.
도 14를 참조하면, 평면 상에서 봤을 때, 표시 패널(DP')은 복수 개의 화소 영역들(PA1',PA2',PA3') 및 화소 영역들(PA1',PA2',PA3') 각각의 주변의 비화소 영역(NPA')을 포함할 수 있다. 화소 영역들(PA1',PA2',PA3')은 직사각형 형상을 가질 수 있다.
화소 영역들(PA1',PA2',PA3')은 적색을 표시하는 복수 개의 제1 화소 영역들(PA1'), 녹색을 표시하는 복수 개의 제2 화소 영역들(PA2'), 및 청색을 표시하는 복수 개의 제3 화소 영역들(PA3')을 포함할 수 있다. 제1 및 제2 화소 영역들(PA1',PA2')은 제1 방향(DR1)으로 교대로 배치될 수 있다.
제3 화소 영역들(PA3')은 제2 방향(DR2)으로 서로 반대하는 제1 및 제2 화소 영역들(PA1',PA2')의 양측들 중 일측들에 인접하게 배치되어 제1 방향(DR1)으로 배열될 수 있다. 제3 화소 영역들(PA3')은 제1 방향(DR1)으로 더 길게 연장된 직사각형 형상을 가질 수 있다.
표시 패널(DP')은 화소 정의막(PDL') 및 복수 개의 스페이서들(SPC')을 포함할 수 있다. 화소 정의막(PDL')에는 화소 영역들(PA1',PA2',PA3')에 중첩하는 제1 개구부들(OP1')이 정의될 수 있다. 제1 개구부들(OP1')에 의해 화소 영역들(PA1',PA2',PA3')이 정의될 수 있다.
화소 정의막(PDL')에는 비화소 영역(NPA')에 중첩하여 화소 영역들(PA1',PA2',PA3') 사이를 따라 연장된 제2 개구부(OP2')가 정의될 수 있다. 화소 정의막(PDL')은 제2 개구부(OP2')에 의해 서로 분리되어 화소 영역들(PA1',PA2',PA3')을 둘러싸는 복수 개의 제1 화소 정의막들(PDL1') 및 제1 화소 정의막들(PDL1')로부터 돌출된 복수 개의 돌출부들(PRT')을 포함할 수 있다. 돌출부들(PRT') 각각은 제1 화소 정의막들(PDL1') 각각의 일 부분에서 돌출될 수 있다.
스페이서들(SPC')은 제2 개구부(OP2')의 소정의 부분들에 배치될 수 있다. 스페이서들(SPC')은 화소 영역들(PA1',PA2',PA3')과 이격되고 사각형의 형상을 가질 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
SUB: 기판 PA1,PA2,PA3: 화소 영역
NPA: 비화소 영역 PDL: 화소 정의막
PDL1,PDL2: 제1 및 제2 화소 정의막 OP1,OP2: 제1 및 제2 개구부
SPC: 스페이서 PRT: 돌출부
ELL: 소자층 TFE: 봉지층
ISP: 입력 감지부 SP1,SP2: 제1 및 제2 센서부

Claims (20)

  1. 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판;
    상기 기판 상에 배치된 소자층;
    상기 소자층 상에 배치되며, 상기 화소 영역들에 중첩하는 제1 개구부들 및 상기 비화소 영역에 중첩하여 상기 화소 영역들 사이를 따라 연장된 제2 개구부가 정의된 화소 정의막;
    상기 제1 개구부들에 배치된 복수 개의 발광 소자들;
    상기 발광 소자들 및 상기 화소 정의막을 덮도록 상기 소자층 상에 배치된 봉지층; 및
    상기 제2 개구부에 중첩하고, 상기 봉지층 상에 배치된 입력 감지부를 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 화소 영역들은 제1 대각 방향 및 상기 제1 대각 방향과 교차하는 제2 대각 방향으로 배열되고,
    상기 제2 개구부는 상기 제1 대각 방향 및 상기 제2 대각 방향으로 연장하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 화소 정의막은,
    상기 제2 개구부에 의해 서로 분리되어 상기 화소 영역들을 둘러싸는 복수 개의 제1 화소 정의막들; 및
    상기 제1 화소 정의막들로부터 돌출된 복수 개의 돌출부들을 포함하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 소자층은,
    상기 비화소 영역 상에 배치된 복수 개의 트랜지스터들; 및
    상기 트랜지스터들을 덮도록 상기 기판 상에 배치된 절연층을 포함하고,
    상기 발광 소자들은 상기 절연층에 정의된 컨택홀들을 통해 상기 트랜지스터들에 연결되는 표시 장치.
  5. 제 4 항에 있어서,
    상기 돌출부들은 상기 트랜지스터들을 향해 돌출된 표시 장치.
  6. 제 4 항에 있어서,
    상기 발광 소자들 각각은,
    상기 소자층 상에 배치되어 상기 컨택홀들 중 대응하는 컨택홀을 통해 상기 트랜지스터들 중 대응하는 트랜지스터에 연결된 제1 전극;
    상기 제1 전극 상에 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제1 전극은,
    상기 제1 개구부에 배치된 제1 부분; 및
    상기 제1 부분으로부터 연장되어 상기 돌출부들 중 대응하는 돌출부에 중첩하는 제2 부분을 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 대응하는 돌출부는 상기 제2 부분을 덮도록 상기 소자층 상에 배치되는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제2 부분은 상기 대응하는 컨택홀을 통해 상기 대응하는 트랜지스터에 연결되는 표시 장치.
  10. 제 1 항에 있어서,
    상기 제2 개구부의 소정의 부분들에 배치된 복수 개의 스페이서들을 더 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 화소 정의막은 상기 스페이서들과 상기 소자층 사이에 배치되어 상기 제1 화소 정의막들과 이격된 복수 개의 제2 화소 정의막들을 포함하는 표시 장치.
  12. 제 1 항에 있어서,
    상기 봉지층의 유기층의 유전율은 상기 화소 정의막의 유전율보다 낮은 표시 장치.
  13. 제 1 항에 있어서,
    상기 화소 정의막은 흑색을 갖는 표시 장치.
  14. 제 1 항에 있어서,
    상기 입력 감지부는,
    메쉬 형상을 갖고 제1 방향으로 배열된 복수 개의 제1 센서부들;
    상기 제1 센서부들을 연결하는 복수 개의 제1 연결부들;
    상기 메쉬 형상을 갖고, 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수 개의 제2 센서부들; 및
    상기 제2 센서부들을 연결하는 복수 개의 제2 연결부들을 포함하고,
    상기 제1 및 제2 방향들에 의해 정의된 평면 상에서 봤을 때, 상기 제1 센서부들 및 상기 제2 센서부들은 서로 이격되어 서로 교호적으로 배치되고, 상기 제2 연결부들은 상기 제1 연결부들과 서로 절연되어 교차하도록 연장하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 센서부들 각각은,
    상기 평면 상에서 상기 제1 및 제2 방향들과 교차하는 제1 대각 방향으로 연장하는 복수 개의 제1 가지부들; 및
    상기 제1 대각 방향과 교차하는 제2 대각 방향으로 연장하는 복수 개의 제2 가지부들을 포함하고,
    상기 메쉬 형상은 상기 제1 및 제2 가지부들에 의해 정의되는 표시 장치.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 가지부들에 의해 정의된 터치 개구부들은 상기 화소 영역들에 중첩하고, 상기 제1 및 제2 가지부들은 상기 제2 개구부에 중첩하는 표시 장치.
  17. 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판;
    상기 기판 상에 배치된 소자층;
    상기 비화소 영역에 중첩하여 상기 소자층 상에 배치되며, 서로 분리되어 상기 화소 영역들을 둘러싸는 복수 개의 제1 화소 정의막들;
    상기 제1 화소 정의막들로부터 돌출된 복수 개의 돌출부들;
    상기 제1 화소 정의막들에 의해 정의되어 상기 화소 영역들에 중첩하는 제1 개구부들에 배치된 복수 개의 발광 소자들;
    상기 발광 소자들 및 상기 화소 정의막을 덮도록 상기 소자층 상에 배치된 봉지층; 및
    상기 제1 화소 정의막들 사이에 정의된 제2 개구부에 중첩하고, 상기 봉지층 상에 배치된 입력 감지부를 포함하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 소자층은,
    상기 비화소 영역 상에 배치되어 상기 발광 소자들에 연결된 복수 개의 트랜지스터들을 포함하고,
    상기 발광 소자들 각각은,
    상기 소자층 상에 배치되어 상기 트랜지스터들 중 대응하는 트랜지스터에 연결된 제1 전극;
    상기 제1 전극 상에 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고,
    상기 돌출부들은 상기 트랜지스터들을 향해 돌출된 표시 장치.
  19. 제 18 항에 있어서,
    상기 제1 전극은,
    상기 제1 개구부에 배치된 제1 부분; 및
    상기 제1 부분으로부터 연장되어 상기 돌출부들 중 대응하는 돌출부에 중첩하는 제2 부분을 포함하고,
    상기 대응하는 돌출부는 상기 제2 부분을 덮도록 상기 소자층 상에 배치되고, 상기 제2 부분은 상기 대응하는 트랜지스터에 연결되는 표시 장치.
  20. 제 17 항에 있어서,
    상기 입력 감지부는,
    복수 개의 센서부들을 포함하고,
    상기 센서부들 각각은,
    제1 대각 방향으로 연장하는 복수 개의 제1 가지부들; 및
    상기 제1 대각 방향과 교차하는 제2 대각 방향으로 연장하는 복수 개의 제2 가지부들을 포함하고,
    상기 제1 및 제2 가지부들은 상기 제2 개구부에 중첩하는 표시 장치.
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