KR20210095267A - 표시 장치 - Google Patents

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KR20210095267A
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김재경
박원상
성은진
이성룡
이종현
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Abstract

본 발명의 일 실시 예에 따르면, 표시 장치는 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판, 상기 기판 상에 배치된 기능층, 상기 기능층 상에 배치된 소자층, 상기 소자층 상에 배치되고 상기 화소 영역들에 중첩하는 화소 개구부들이 정의되며 상기 비화소 영역에 중첩하는 화소 정의막, 상기 소자층 상에서 상기 화소 개구부들에 배치된 복수 개의 발광소자들, 및 상기 발광소자들 및 상기 화소 정의막 상에 배치된 컬러 필터층을 포함한다. 상기 비화소 영역은 복수 개의 제1 영역들 및 상기 제1 영역들 주변의 제2 영역을 포함하고, 상기 기능층에는 상기 제1 영역들에 중첩하는 복수 개의 제1 홀들이 정의될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 표시 화면을 통해 사용자에게 영상을 제공한다.
표시 장치는 영상을 표시하여 사용자에게 정보를 제공하거나 사용자의 입력을 감지하는 등 사용자와 유기적으로 소통할 수 있는 다양한 기능을 제공한다. 최근의 표시 장치들은 사용자의 지문을 감지하기 위한 기능을 함께 포함하고 있다. 지문 감지 방식으로는 광학식 지문 센서를 이용하여 입사되는 광을 감지하는 방식이 있다.
최근의 표시 장치들에 있어서, 지문 감지를 위한 지문 센서는 표시 패널의 배면에 배치되어 조립될 수 있다.
본 발명의 목적은, 컬러 필터층과 흑색 색상을 갖는 화소 정의막이 배치된 표시 장치에 있어서, 외부의 광이 표시 장치 하부에 배치된 센서층에 도달할 수 있는 광 투과 경로를 구비하는 표시 장치를 제공하는데 있다.
본 발명의 일 실시 예에 따르면, 표시 장치는 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판, 상기 기판 상에 배치된 기능층, 상기 기능층 상에 배치된 소자층, 상기 소자층 상에 배치되고 상기 화소 영역들에 중첩하는 화소 개구부들이 정의되며 상기 비화소 영역에 중첩하는 화소 정의막, 상기 소자층 상에서 상기 화소 개구부들에 배치된 복수 개의 발광소자들, 및 상기 발광소자들 및 상기 화소 정의막 상에 배치된 컬러 필터층을 포함한다. 상기 비화소 영역은 복수 개의 제1 영역들 및 상기 제1 영역들 주변의 제2 영역을 포함하고, 상기 기능층에는 상기 제1 영역들에 중첩하는 복수 개의 제1 홀들이 정의될 수 있다.
본 발명의 일 실시 예에 따르면, 표시 장치는 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판, 상기 기판 상에 배치된 기능층, 상기 기능층 상에 배치된 소자층, 상기 소자층 상에 배치되고, 상기 화소 영역들에 중첩하는 화소 개구부들이 정의되며, 상기 비화소 영역에 중첩하는 화소 정의막, 및 상기 소자층 상에서 상기 화소 개구부들에 배치된 복수 개의 발광소자들을 포함한다. 상기 비화소 영역은 복수 개의 제1 영역들 및 상기 제1 영역들 주변의 제2 영역을 포함하고, 상기 기능층에는 상기 제1 영역들에 중첩하는 복수 개의 제1 홀들이 정의되고, 상기 화소 정의막에는 상기 제1 홀들에 중첩하고, 상기 제1 홀들보다 큰 면적을 갖는 제2 홀들이 정의될 수 있다.
본 발명의 실시 예에 따르면, 비화소 영역의 복수 개의 제1 영역들에 중첩하는 복수 개의 제1 홀들 및 제2 홀들에 의해 정의되는 광 투과 경로를 통해, 외부 광이 기판 아래 배치된 센서층에 용이하게 도달할 수 있다. 이에 따라, 센서층이 안정적으로 작동할 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 실시 예에 따른 표시 장치의 단면을 개략적으로 보여주는 도면이다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
도 4는 도 3에 도시된 화소의 단면도이다.
도 5는 도 4에 도시된 화소 영역이 복수 개가 배치된 구조를 예시적으로 나타내는 평면도이다.
도 6은 도 5에 도시된 I-I’선의 단면도이다.
도 7은 도 5에 도시된 제1 영역들을 평면상에서 바라봤을 때 모습을 나타내는 도면이다.
도 8은 도 5에 도시된 제1 영역의 단면도이다.
도 9는 도 2에 도시된 입력 감지부의 평면도이다.
도 10은 도 9에 도시된 제1 및 제2 센서부들의 구성을 보여주기 위한 도면이다.
도 11은 도 10에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 12는 도 9에 도시된 영역 E1의 확대도이다.
도 13은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 14는 도 13에 도시된 제1 영역들을 평면상에서 바라본 모습을 나타내는 도면이다.
도 15는 도 13에 도시된 제1 영역의 단면도이다.
도 16 내지 도 18은 본 발명의 일 실시 예들에 따른 표시 장치들을 나타내는 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1)으로 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
표시 장치(DD)의 상면은 표시면(DS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
도 2는 본 발명의 실시 예에 따른 표시 장치의 단면을 개략적으로 보여주는 도면이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 표시 패널(DP) 상에 배치된 입력 감지부(ISP), 입력 감지부(ISP) 상에 배치된 컬러 필터층(CFL), 컬러 필터층(CFL) 상에 배치된 윈도우(WIN), 컬러 필터층(CFL)과 윈도우(WIN) 사이에 배치된 접착제(OCA) 및 표시 패널(DP) 아래 배치되는 센서층(SL)을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시패널로 설명된다.
표시 패널(DP)은 베이스층(BL), 베이스층(BL) 위에 배치된 화소층(PXL), 및 화소층(PXL)을 덮도록 베이스층(BL) 상에 배치된 박막 봉지층(TFL)을 포함할 수 있다.
베이스층(BL)은 표시 영역(DA) 및 비표시 영역(NDA) 상에 배치될 수 있다. 베이스층(BL)은 표시 패널(DP)의 하부에 배치될 수 있다. 베이스층(BL)은 다층 구조를 가질 수 있다.
화소층(PXL)은 표시 영역(DA) 상에 배치될 수 있다. 화소층(PXL)은 복수개의 화소들을 포함하고, 화소들 각각은 발광소자를 포함할 수 있다.
박막 봉지층(TFL)은 적어도 2개의 무기층들과 무기층들 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 화소층(PXL)을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 화소층(PXL)을 보호할 수 있다.
입력 감지부(ISP)는 외부의 입력(예를 들어, 사용자의 터치)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 입력 감지부(ISP)는 외부의 입력을 감지하기 위한 복수 개의 감지 전극들을 포함할 수 있다. 감지 전극들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 표시 패널(DP)은 입력 감지부(ISP)로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다.
컬러 필터층(CFL)은 복수개의 컬러 필터들을 포함할 수 있다. 컬러 필터들은 외부광을 컬러 필터들의 색으로 변환할 수 있다.
입력 감지부(ISP) 및 컬러 필터층(CFL)에 관한 자세한 사항은 후술될 것이다.
윈도우(WIN)는 외부의 스크레치 및 충격으로부터 표시 패널(DP) 및 입력 감지부(ISP)를 보호할 수 있다. 윈도우(WIN)는 접착제(OCA)에 의해 입력 감지부(ISP)에 부착될 수 있다. 접착제(OCA)는 광학 투명 접착제(Optical Clear Adhesive)를 포함할 수 있다. 표시 패널(DP)에서 생성된 영상은 윈도우(WIN)를 투과하여 사용자에게 제공될 수 있다.
센서층(SL)은 표시 패널(DP)의 베이스층(BL) 아래에 배치될 수 있다. 센서층(SL)은 적어도 하나의 센서를 포함할 수 있다. 예를 들어, 센서층(SL)은 광학식 지문 센서를 포함할 수 있다. 광학식 지문 센서는 컬러 필터층(CFL), 입력 감지부(ISP) 및 표시 패널(DP)에 정의되는 광 투과 경로를 통해 입사되는 광을 감지할 수 있다. 광 투과 경로에 관하여는 자세히 후술하도록 한다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
도 3에 도시된 것과 같이, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL), 복수 개의 신호패드들(DP-PD) 및 복수 개의 화소들(PX)을 포함할 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 복수 개의 주사 신호들을 생성하고, 주사 신호들을 후술하는 복수 개의 주사 라인들(GL)에 순차적으로 출력한다.　주사 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결되고, 데이터 라인들(DL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호라인들(SGL)은 서로 다른 층 상에 배치된 복수 개의 부분들을 포함할 수 있다. 도 3에는 4개의 부분들(P1 내지 P4)을 포함하는 데이터 라인들(DL)을 예시적으로 도시하였다. 4개의 부분들(P1 내지 P4)은 컨택홀(CNT)을 통해 서로 연결될 수 있다.
신호패드들(DP-PD)은 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)에 연결되는 신호패드들(DP-PD)을 포함할 수 있다. 신호패드들(DP-PD)은 비표시 영역(NDA)의 일부 영역에 정의된 패드영역(DP-E)에 서로 인접하게 배치된다. 신호패드들(DP-PD)의 적층구조 또는 구성물질은 서로 구분되지 않고, 동일한 공정을 통해 형성될 수 있다.
표시 영역(DA)은 화소들(PX)이 배치된 영역으로 정의될 수 있다. 표시 영역(DA)에 복수 개의 전자 소자들이 배치된다. 전자 소자들은 화소들(PX) 각각에 구비된 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다.
화소(PX)는 예컨대, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(CP), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 구동회로는 스위칭 트랜지스터와 구동 트랜지스터를 포함하면 충분하지만, 이에 한정되는 것은 아니다. 제1 트랜지스터(T1)는 주사 라인(GL) 및 데이터 라인(DL)에 연결된다. 유기발광 다이오드는 전원 라인(PL)이 제공하는 전원 전압을 수신한다.
도 3에는 표시패널(DP)에 전기적으로 연결되는 회로기판(PCB)을 추가 도시하였다. 회로기판(PCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다.
회로기판(PCB)에는 표시패널(DP)의 동작을 제어하는 타이밍 제어회로(TC)가 배치될 수 있다. 또한, 회로기판(PCB)에는 입력센서을 제어하는 입력감지회로(ISL-C)가 배치될 수 있다. 타이밍 제어회로(TC)와 입력감지회로(ISL-C) 각각은 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다. 본 발명의 일 실시예에서 타이밍 제어회로(TC)와 입력감지회로(ISL-C)는 하나의 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다. 회로기판(PCB)은 신호패드들(DP-PD)과 전기적으로 연결되는 회로기판 패드들(PCB-P)을 포함할 수 있다. 미 도시되었으나, 회로기판(PCB)은 회로기판 패드들(PCB-P)과 타이밍 제어회로(TC) 및/또는 입력감지회로(ISL-C)를 연결하는 신호라인들을 더 포함한다. 또한, 회로기판 패드들(PCB-P)은 출력패드일 수 있고, 회로기판(PCB)은 입력패드를 더 포함할 수 있다.
이방성 도전필름(ACF)과 같은 도전성 부재를 통해 표시패널(DP)의 신호패드들(DP-PD)과 회로기판 패드들(PCB-P)을 전기적으로 연결시킬 수 있다. 일 실시예에서, 이방성 도전필름(ACF)은 도전볼 등으로 대체될 수도 있다.
도 3에 도시된 표시패널(DP)은 일부분이 밴딩될 수 있다. 비표시 영역(NDA)의 일부분이 밴딩될 수 있는데, 제1 방향(DR1)에 평행한 밴딩축을 기준으로 밴딩될 수 있다. 밴딩축은 데이터 라인들(DL)의 제3 부분들(P3)에 중첩하도록 정의될 수 있다.
도 4는 도 3에 도시된 화소의 단면도이다.
도 4를 참조하면, 표시패널(DP)은 베이스층(BL), 소자층(DEL), 화소 정의막(PDL), 복수 개의 발광소자들(OLED), 및 박막 봉지층(TFL)을 포함할 수 있다. 도 2에 도시된 화소층(PXL)은 베이스층(BL)과 박막 봉지층(TFL) 사이에 배치된 소자층(DEL), 화소 정의막(PDL), 및 발광소자들(OLED)에 의해 정의될 수 있다.
베이스층(BL)은 복수 개의 층들을 포함할 수 있다. 예를 들어, 베이스층(BL)은 기판(SUB), 기능층(FL) 및 버퍼층(BFL)을 포함할 수 있다.
기판(SUB)은 복수 개의 화소 영역들(PA) 및 화소영역 각각의 주변의 비화소 영역(NPA)을 포함할 수 있다. 도 4에는 하나의 화소 영역(PA)만이 도시되었으나, 실제로 기판(SUB)에는 복수 개의 화소 영역들(PA)이 정의될 수 있다. 비화소 영역(NPA)은 화소 영역들(PA) 각각의 주변을 에워싸도록 배치될 수 있다.
기판(SUB)은 투명한 기판으로서 가요성 플라스틱 기판을 포함할 수 있다. 예를 들어, 기판(SUB)은 폴리 이미드(PI:Polyimide)를 포함할 수 있다.
기능층(FL)은 광을 차단할 수 있다. 예를 들어, 기능층(FL)은 광을 흡수하는 흑색 색상을 가질 수 있다. 기능층(FL)은 기판(SUB)을 향해 입사되는 광을 차단하여 기판(SUB) 아래에 배치되는 구성들이 시인되는 것을 방지할 수 있다.
버퍼층(BFL)은 기판(SUB)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
소자층(DEL)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30), 제4 절연층(40), 제5 절연층(50), 및 제6 절연층(60)들을 포함할 수 있다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성된다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A2)로부터 서로 반대 방향으로 연장된다. 도 4에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 제2 트랜지스터(T2)의 드레인(D2)에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)가 배치된다. 게이트(G1)는 금속 패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 제2 트랜지스터(T2)의 게이트(G2)와 중첩할 수 있다. 상부전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부전극(UE)은 커패시터(CP, 도 3 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)이 제3 절연층(30) 상에 배치된다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결전극(CNE2)을 커버하는 제6 절연층(60)이 배치될 수 있다. 제6 절연층(60)은 유기층일 수 있다. 제6 절연층(60) 상에 발광소자(OLED)가 배치될 수 있다. 발광소자(OLED)의 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 복수 개의 화소 개구부들(OP)이 정의될 수 있다. 화소 정의막(PDL)의 화소 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
화소 정의막(PDL)은 소자층(DEL) 상에 배치될 수 있다. 구체적으로, 화소 정의막(PDL)은 제6 절연층(60) 상에 배치될 수 있다. 화소 정의막(PDL)은 비화소 영역(NPA)에 중첩할 수 있다. 화소 정의막(PDL)에는 화소 영역들(PA)에 중첩하는 복수 개의 화소 개구부들(OP)이 정의될 수 있다.
본 실시 예에서 화소 정의막(PDL)은, 화소 정의막(PDL)을 향해 입사되는 광들을 차단할 수 있다. 예를 들어, 화소 정의막(PDL)은 흑색 색상을 가질 수 있다.
발광소자들(OLED)은 화소 정의막(PDL)에 정의된 화소 개구부들(OP)에 배치될 수 있다. 발광소자들(OLED)은 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL) 및 제2 전극(CE)을 포함할 수 있다.
정공 제어층(HCL)은 화소 영역(PA)과 비화소 영역(NPA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치될 수 있다. 발광층(EML)은 화소 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 제2 전극(CE) 상에 박막 봉지층(TFL)이 배치될 수 있다.
도 5는 도 4에 도시된 화소 영역이 복수 개가 배치된 구조를 예시적으로 나타내는 평면도이다.
도 6은 도 5에 도시된 I-I'선의 단면도이다.
설명의 편의를 위해, 도 6에서는 소자층(DEL) 및 발광소자들(OLED)을 간략히 도시하였다.
도 5를 참조하면, 복수 개의 화소 영역들(PA)은 대각선 방향을 따라 배치될 수 있다. 구체적으로 복수 개의 화소 영역들(PA)은 제1 대각 방향(DDR1) 또는 제2 대각 방향(DDR2)을 따라 서로 이격되어 배치될 수 있다.
제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서 제1 및 제2 방향들(DR1, DR2)에 대해 기울어진 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서 제1 대각 방향(DDR1)에 교차하는 방향으로 정의될 수 있다. 예시적으로, 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직하게 교차하고, 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)은 서로 수직하게 교차할 수 있다.
복수 개의 화소 영역들(PA)은 제1 화소 영역들(PA1), 제2 화소 영역들(PA2), 및 제3 화소 영역들(PA3)을 포함할 수 있다. 제1 내지 제3 화소 영역들(PA1, PA2, PA3) 각각에서는 서로 다른 색들이 구현될 수 있다. 예를 들어, 제1 화소 영역들(PA1)에서는 레드 색상이 구현되고, 제2 화소 영역들(PA2)에서는 그린 색상이 구현되며, 제3 화소 영역들(PA3)에서는 블루 색상이 구현될 수 있다. 다만, 화소 영역들(PA1, PA2, PA3)에서 구현되는 색상들이 이에 한정되는 것은 아니다.
평면상에서 봤을 때, 제1 화소 영역들(PA1) 내지 제3 화소 영역들(PA3) 각각은 다각형 형상을 가질 수 있다. 예를 들어, 평면상에서 봤을 때, 제1 화소 영역들(PA1) 내지 제3 화소 영역들(PA3) 각각은 마름모 형상을 가질 수 있다. 다만, 화소 영역들(PA)의 형상들이 이에 한정되는 것은 아니다.
제1 화소 영역(PA1) 내지 제3 화소 영역(PA3)의 크기들은 서로 다를 수 있다. 예를 들어, 평면상에서 봤을 때, 제3 화소 영역(PA3)이 가장 크고, 제2 화소 영역(PA2)이 가장 작을 수 있으며, 제1 화소 영역(PA1)이 제2 화소 영역(PA2) 및 제3 화소 영역(PA3)의 중간 크기를 가질 수 있다. 다만, 이는 예시적인 표현일 뿐, 화소 영역들(PA1, PA2, PA3) 사이의 크기 관계가 이에 한정되는 것은 아니다. 예를 들어, 평면상에서 봤을 때, 화소 영역들(PA1, PA2, PA3)의 크기는 서로 같을 수도 있다.
비화소 영역(NPA)은 화소 영역들(PA)을 에워싸을 수 있다. 비화소 영역(NPA)은 복수 개의 제1 영역들(NPA-1)과 제2 영역(NPA-2)을 포함할 수 있다.
비화소 영역(NPA)의 제1 영역들(NPA-1)은 제1 화소 영역들(PA1) 및 제2 화소 영역들(PA2) 사이의 일부 영역에 배치될 수 있다. 제1 영역들(NPA-1)이 제1 화소 영역들(PA1) 및 제2 화소 영역들(PA2) 사이의 모든 공간에 배치되는 것은 아니다. 제1 영역들(NPA-1)은 단위 면적 당 소정의 개수로 설계되어 배치될 수 있다.
도 6을 참조하면, 발광소자들(OLED)은 제1 발광소자들(OLED1), 제2 발광소자들(OLED2), 및 제3 발광소자들(OLED3)을 포함할 수 있다.
제1 발광소자들(OLED1) 내지 제3 발광소자들(OLED3)은 서로 다른 색들을 갖는 광들을 생성할 수 있다. 예를 들어, 제1 발광소자들(OLED)은 레드 색상의 광을 생성하고, 제2 발광소자들(OLED2)은 그린 색상의 광을 생성하며, 제3 발광소자들(OLED3)은 블루 색상의 광을 생성할 수 있다. 다만, 제1 내지 제3 발광소자들(OLED1, OLED2, OLED3)이 생성하는 광의 색상들이 이에 한정되는 것은 아니다. 예를 들어, 발광소자들(OLED1, OLED2, OLED3)은 마젠타, 시안, 또는 화이트 색상들을 생성할 수도 있다.
발광소자들(OLED)은 화소 영역들(PA)에 중첩할 수 있다. 구체적으로, 제1 발광소자들(OLED1)은 제1 화소 영역들(PA1)에 중첩할 수 있다. 제2 발광소자들(OLED2)은 제2 화소 영역들(PA2)에 중첩할 수 있다. 제3 발광소자들(OLED3)은 제3 화소 영역들(PA3)에 중첩할 수 있다. 화소 정의막(PDL)은 비화소 영역(NPA)에 중첩할 수 있다.
기능층(FL)에는 복수 개의 제1 홀들(H1, 도 5 참조)이 정의될 수 있다. 제1 홀들(H1)은 비화소 영역(NPA)의 제1 영역들(NPA-1)에 중첩할 수 있다.
화소 정의막(PDL)에는 제2 홀들(H2)이 정의될 수 있다. 제2 홀들(H2)은 제1 홀들(H1) 및 제1 영역들(NPA-1)에 중첩할 수 있다.
제2 홀들(H2) 각각은 제1 부분(HP1)과 제2 부분(HP2)을 포함할 수 있다. 제1 부분(HP1)은 제2 홀(H2)의 하단을 정의하고, 제2 부분(HP2)은 제2 홀(H2)의 상단을 정의할 수 있다. 제2 부분(HP2)의 폭은 제1 부분(HP1)의 폭보다 클 수 있다. 제2 홀들(H2) 각각은 제2 부분(HP2)으로부터 제1 부분(HP1)으로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 제2 홀들(H2)에는 투명한 절연 물질이 채워질 수 있다. 예를 들어, 제2 홀들(H2)에는 스페이서들(SR)과 같은 절연 물질이 채워질 수 있다.
본 실시 예에 따르면, 제1 영역(NPA-1)은 광 투과 영역으로 정의될 수 있다. 제1 영역(NPA-1)으로 입사되는 광들은 제2 홀들(H2) 및 제1 홀들(H1)을 통과하여 기판(SUB) 아래에 배치된 센서층(미도시, 도 2 참조)에 도달할 수 있다. 표시 패널(DP)에 있어서, 제1 홀들(H1)과 제2 홀들(H2)은 광 투과 경로를 정의할 수 있다.
본 발명의 실시 예에 따르면, 화소 정의막(PDL) 상에 배치되는 복수 개의 스페이서들(SR)을 포함할 수 있다. 스페이서들(SR)은 투명한 물질을 포함할 수 있다. 예를 들어, 스페이서들(SR)은 투명한 유기 절연 물질을 포함할 수 있다. 스페이서들(SR)은 발광소자들(OLED1, OLED2, OLED3) 및 소자층(DEL)을 보호하여, 표시 패널(DP)의 표시 특성이 저하되지 않도록 할 수 있다. 예를 들어, 스페이서들(SR)은 발광소자들(OLED1, OLED2, OLED3)에 작용하는 외력을 완충할 수 있다.
도 7은 도 5에 도시된 제1 영역들을 평면상에서 바라봤을 때 모습을 나타내는 도면이다.
도 8은 도 5에 도시된 제1 영역의 단면도이다.
도 7 및 도 8을 참조하면, 기능층(FL)에 정의된 제1 홀들(H1)과 화소 정의막(PDL)에 정의된 제2 홀들(H2)은 제1 영역들(NPA-1)과 중첩할 수 있다. 평면상에서 봤을 때, 제2 홀들(H2) 각각은 제1 홀들(H1) 각각보다 큰 면적을 가질 수 있다.
제1 홀(H1)은 제1 방향(DR1)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 소정의 크기를 가질 수 있다. 예를 들어, 제1 폭(W1)은 수 ㎛일 수 있다.
제2 홀(H2)의 제1 부분(HP1)과 제2 부분(HP2) 각각은 제1 방향(DR1)으로 제2 폭(W2) 및 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 제2 폭(W2) 및 제3 폭(W3)의 크기는 제1 폭(W1)의 크기, 제1 폭(W1)과의 거리, 및 광의 입사 각도(θ)에 의해 결정될 수 있다.
예를 들어, 제2 폭(W2)과 제3 폭(W3)은 하기의 수식들을 만족할 수 있다.
- W2 > W1 + 2 X L1 X tan(θ)
- W3 > W1 + 2 X L2 X tan(θ)
위 수식들에서 W1은 제1 홀(H1)의 제1 방향(DR1)으로의 폭일 수 있다. W2는 제2 홀(H2)의 제1 부분(HP1)의 제1 방향(DR1)으로의 폭일 수 있다. W3는 제2 홀(H2)의 제2 부분(HP2)의 제1 방향(DR1)으로의 폭일 수 있다.
제 1 거리(L1)는 제1 홀(H1)로부터 제1 부분(HP1)까지의 수직 거리일 수 있다. 즉, 제1 거리(L1)는 기능층(FL)으로부터 화소 정의막(PDL) 하면까지의 수직 거리일 수 있다. 제2 거리(L2)는 제1 홀(H1)로부터 제2 부분(HP2)까지의 수직 거리일 수 있다. 즉, 제2 거리(L2)는 기능층(FL)으로부터 화소 정의막(PDL) 상면까지의 수직 거리일 수 있다.
입사 각도(θ)는 제1 홀들(H1)에 입사되는 광들이 수직 방향(DR3)과 이루는 최대 각도일 수 있다. 구체적으로, 제1 광의 경로(LI1) 및 제2 광의 경로(LI2)는 각각 수직 방향과 입사 각도(θ)를 이룰 수 있다. 제1 광의 경로(LI1) 및 제2 광의 경로(LI2)는 제1 홀(H1)을 향해 입사되는 광의 경로들 중 수직 방향(DR3)과 이루는 최대 각도를 이룰 수 있다. 제1 및 제2 홀들(H1, H2)에 입사되는 광들은 제1 광 경로(LI1) 및 제2 광 경로(LI2) 사이에 정의되는 경로 상으로 입사될 수 있다.
광 투과 경로를 통해 입사되는 광들은 발광소자들(OLED1, OLED2, OLED3)에서 출사된 광들이 외부 물체에 반사되어 다시 표시 패널(DP)로 입사되는 광들일 수 있다.
도시하지는 않았으나, 제2 홀(H2)의 제1 부분(HP1) 및 제2 홀(H2)의 제2 부분(HP2)의 제2 방향(DR2)으로의 폭들 역시 위 수식들을 만족할 수 있다.
즉, 제1 부분(HP1) 및 제2 부분(HP2)의 제2 방향(DR2)으로의 폭들은 제1 홀(H1)의 제2 방향(DR2)으로의 폭, 제1 홀(H1)까지의 거리, 및 제1 홀(H1)에 입사되는 광들이 수직 방향과 이루는 최대 각도에 의해 결정될 수 있다.
도 9는 도 2에 도시된 입력 감지부의 평면도이다.
도 9를 참조하면, 입력 감지부(ISP)는 복수개의 감지 전극들(SE1, SE2), 복수개의 배선들(SL1, SL2), 및 복수개의 패드들(PD)을 포함할 수 있다. 감지 전극들(SE1, SE2), 배선들(SL1, SL2), 및 패드들(PD)은 박막 봉지층(TFL) 상에 배치될 수 있다.
입력 감지부(ISP)의 평면 영역은 활성 영역(AA) 및 활성 영역(AA)을 둘러싸는 비활성 영역(NAA)을 포함할 수 있다. 감지 전극들(SE1, SE2)은 활성 영역(AA)에 배치되고, 패드들(PD)은 비활성 영역(NAA)에 배치될 수 있다. 배선들(SL1, SL2)은 감지 전극들(SE1, SE2)에 연결되고, 비활성 영역(NAA)으로 연장하여 패드들(PD)에 연결될 수 있다.
도시하지 않았으나, 패드들(PD)은 연성 인쇄 회로 기판(Flexible Printed Circuit Board)을 통해 입력 감지부(ISP)를 구동하기 위한 구동부에 연결될 수 있다.
감지 전극들(SE1, SE2)은 제2 방향(DR2)으로 연장하여 제1 방향(DR1)으로 배열된 복수개의 제1 감지 전극들(SE1) 및 제1 방향(DR1)으로 연장하여 제2 방향(DR2)으로 배열된 복수개의 제2 감지 전극들(SE2)을 포함할 수 있다. 배선들(SL1, SL2)은 제1 감지 전극들(SE1)에 연결된 복수개의 제1 신호 배선들(SL1) 및 제2 감지 전극들(SE2)에 연결된 복수개의 제2 신호 배선들(SL2)을 포함할 수 있다.
제2 감지 전극들(SE2)은 제1 감지 전극들(SE1)과 서로 절연되어 교차하도록 연장할 수 있다. 제1 감지 전극들(SE1)은 출력 감지 전극들로 정의되고, 제2 감지 전극들(SE2)은 입력 감지 전극들로 정의될 수 있다.
제1 감지 전극들(SE1) 각각은 제2 방향(DR2)으로 배열된 복수개의 제1 센서부들(SP1) 및 제1 센서부들(SP1)을 연결하는 복수개의 제1 연결부들(CP1)을 포함할 수 있다. 제1 연결부들(CP1) 각각은 서로 인접한 2개의 제1 센서부들(SP1) 사이에 배치되어 2 개의 제1 센서부들(SP1)을 전기적으로 연결할 수 있다.
제2 감지 전극들(SE2) 각각은 제2 방향(DR2)으로 배열된 복수개의 제2 센서부들(SP2) 및 제2 센서부들(SP2)을 연결하는 복수개의 제2 연결부들(CP2)을 포함할 수 있다. 제2 연결부들(CP2) 각각은 서로 인접한 2개의 제2 센서부들(SP2) 사이에 배치되어 2 개의 제2 센서부들(SP2)을 전기적으로 연결할 수 있다.
제1 센서부들(SP1) 및 제2 센서부들(SP2)은 메쉬 형상을 가질 수 있다. 제1 센서부들(SP1) 및 제2 센서부들(SP2)은 서로 중첩하지 않고 서로 이격되어, 서로 교호적으로 배치될 수 있다. 제2 연결부들(CP2)은 제1 연결부들(CP1)과 서로 절연되어 교차할 수 있다.
제1 및 제2 센서부들(SP1, SP2) 및 제1 연결부들(CP1)은 동일층에 배치될 수 있다. 제2 연결부들(CP2)은 제1 및 제2 센서부들(SP1, SP2) 및 제1 연결부들(CP1)과 다른 층에 배치될 수 있다.
제1 신호 배선들(SL1)은 제1 감지 전극들(SE1)의 일단들에 각각 연결되고, 비활성 영역(NAA)으로 연장하여 패드들(PD)에 연결될 수 있다. 제2 신호 배선들(SL2)은 제2 감지 전극들(SE2)의 일단들에 각각 연결되고, 비활성 영역(NAA)으로 연장하여 패드들(PD)에 연결될 수 있다.
도 10은 도 9에 도시된 제1 및 제2 센서부들의 구성을 보여주기 위한 도면이다.
도 11은 도 10에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
예시적으로 도 10에는 서로 인접한 2개의 제1 센서부들(SP1) 및 서로 인접한 2개의 제2 센서부들(SP2)이 도시되었다.
도 10을 참조하면, 제1 및 제2 센서부들(SP1, SP2)은 메쉬 형상을 가질 수 있다. 예를 들어, 제1 및 제2 센서부들(SP1, SP2) 각각은 제1 대각 방향(DDR1)으로 연장된 복수개의 제1 가지부들(BP1) 및 제2 대각 방향(DDR2)으로 연장된 복수개의 제2 가지부들(BP2)을 포함할 수 있다.
제1 및 제2 센서부들(SP1, SP2) 각각의 제1 가지부들(BP1)은 제2 가지부들(BP2)과 교차하고 서로 일체로 형성될 수 있다. 서로 교차하는 제1 가지부들(BP1) 및 제2 가지부들(BP2)에 의해 마름모 형상의 개구부들(TOP)이 정의될 수 있다. 제1 및 제2 가지부들(BP1, BP2)은 메쉬선들로 정의될 수 있으며, 메쉬선들 각각의 선폭은 수 마이크로미터일 수 있다.
제1 센서부들(SP1)은 제1 연결부(CP1)에 의해 연결될 수 있다. 실질적으로, 제1 센서부들(SP1)과 제1 연결부(CP1)는 일체로 형성될 수 있다. 제1 연결부(CP1)는 메쉬 형상을 갖고, 제1 센서부들(SP1)로부터 연장될 수 있다.
제2 센서부들(SP2)은 제2 연결부(CP2)에 의해 서로 전기적으로 연결될 수 있다. 제2 연결부(CP2)는 제2 센서부들(SP2)과 일체로 형성되지 않을 수 있다. 제2 연결부(CP2)는 복수개의 컨택홀들(TS-CH)을 통해 제2 센서부들(SP2)에 연결될 수 있다.
도 11을 참조하면, 박막 봉지층(TFL) 상에 제2 연결부(CP2)가 배치될 수 있다. 제2 연결부(CP2)를 덮도록 박막 봉지층(TFL) 상에 제7 절연층(70)이 배치될 수 있다. 제7 절연층(70) 상에 제1 연결부(CP1) 및 제2 센서부들(SP2)이 배치될 수 있다. 제1 연결부(CP1)와 일체로 형성된 제1 센서부들(SP1) 역시 제7 절연층(70) 상에 배치될 수 있다. 제1 연결부(CP1) 및 제2 센서부들(SP2)을 덮도록 제7 절연층(70) 상에 제8 절연층(80)이 배치될 수 있다.
제2 연결부(CP2)는 제7 절연층(70)에 정의된 복수개의 컨택홀들(TS-CH)을 통해 제2 센서부들(SP2)에 연결될 수 있다. 제2 연결부(CP2)의 양측들이 컨택홀들(TS-CH)을 통해 제2 센서부들(SP2)에 연결될 수 있다.
도 12는 도 9에 도시된 영역 E1의 확대도이다.
도 12는 실질적으로 도 5에 도시된 화소 영역들 상에 복수 개의 감지 전극들이 배치된 형상을 설명하기 위한 도면이다.
도 12를 참조하면, 입력 감지부(ISP)는 비화소 영역(NAP)에 중첩하는 복수 개의 감지 전극들(SE1, SE2)을 포함할 수 있다. 예를 들어, 감지 전극들(SP1, SP2)는 제1 내지 제3 화소 영역들(PA1, PA2, PA3) 사이에 배치될 수 있다.
복수 개의 감지 전극들(SE1, SE2)은 비화소 영역(NPA)의 제2 영역(NPA-2)과는 중첩하고, 제1 홀들(H1) 및 제2 홀들(H2)과 중첩하는 제1 영역들(NPA-1)에는 중첩하지 않을 수 있다. 구체적으로, 입력 감지부(ISP)에서 제2 영역(NPA-2)에 중첩하는 부분에는 제1 감지 전극들(SE1)과 제2 감지 전극들(SE2)이 배치될 수 있다. 입력 감지부(ISP)에서 제1 영역들(NPA-1)에 중첩하는 부분에는 제1 감지 전극들(SE1)과 제2 감지 전극들(SE2)이 배치되지 않을 수 있다. 본 실시 예에 따르면, 제1 영역들(NPA-1)에 중첩하는 부분에 감지 전극들(SE1, SE2)이 배치되지 않기 때문에, 입력 감지부(ISP) 상에는 제1 영역(NPA-1)에 중첩하는 제1 투과 영역(PP1)이 정의될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 13은 실질적으로 도 6에 도시된 표시 패널(DP) 상에 입력 감지부(ISP), 컬러 필터층(CFL), 및 윈도우(WIN)가 배치된 구조를 나타낸다. 이하에서는 도 6과 중복되는 설명은 생략하도록 한다.
도 13을 참조하면, 입력 감지부(ISP)의 감지 전극들(SE)은 비화소 영역(NPA)의 제2 영역(NPA-2)과 중첩하도록 배치될 수 있다. 감지 전극들(SE)은 비화소 영역(NPA)의 제1 영역(NPA-1)과 중첩하는 부분에는 배치되지 않을 수 있다. 도 13에서는 제7 절연층(70) 상에 배치되는 제2 감지 전극들(SE2)이 도시되었으나, 제1 감지 전극들(SE1) 역시 제1 영역(NPA-1)과 중첩하는 부분에는 배치되지 않을 수 있다(도 10 참조).
컬러 필터층(CFL)은 제1 컬러 필터들(CF1), 제2 컬러 필터들(CF2), 및 제3 컬러 필터들(CF3)을 포함할 수 있다. 제1 컬러 필터들(CF1)은 제1 발광소자들(OLED1)에 중첩하여 배치될 수 있다. 제2 컬러 필터들(CF2)은 제2 발광소자들(OLED2)에 중첩하여 배치될 수 있다. 제3 컬러 필터들(CF3)은 제3 발광소자들(OLED3)에 중첩하여 배치될 수 있다. 예를 들어, 제1 컬러 필터들(CF1)은 레드 컬러 필터들이고, 제2 컬러 필터들(CF2)은 그린 컬러 필터들이며, 제3 컬러 필터들(CF3)은 블루 컬러 필터들일 수 있다.
컬러 필터층(CFL)은 블랙 매트릭스(BM) 및 제9 절연층(90)을 더 포함할 수 있다. 블랙 매트릭스(BM)는 제1 컬러 필터들(CF1), 제2 컬러 필터들(CF2), 및 제3 컬러 필터들(CF) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 감지 전극들(SE)과 중첩하여 배치될 수 있다. 즉, 블랙 매트릭스(BM)는 비화소 영역(NPA)의 제2 영역(NPA-2)과 중첩할 수 있다. 제1 영역(NPA-1)과 중첩하는 부분에는 블랙 매트릭스(BM)가 배치되지 않을 수 있다.
블랙 매트릭스(BM)는 비화소 영역(NPA)에 입사되는 광들을 차단할 수 있다. 예를 들어, 블랙 매트릭스(BM)는 흑색을 가질 수 있다. 본 실시 예에 따르면, 제1 영역(NPA-1)과 중첩하지 않는 부분에는 광을 차단하는 블랙 매트릭스(BM)가 배치되지 않기 때문에, 컬러 필터층(CFL) 상에 제1 영역(NPA-1)에 중첩하는 제2 투과 영역(PP2)이 정의될 수 있다.
컬러 필터층(CFL)에서 제1 영역(NPA-1)과 중첩하는 부분에는 서브 컬러 필터들(SCF)이 배치될 수 있다. 서브 컬러 필터들(SCF)은 제1 영역(NPA-1)에 인접하게 배치된 제2 컬러 필터들(CF2)로부터 연장될 수 있다. 서브 컬러 필터(SCF)는 제2 컬러 필터(CF2)와 동일한 컬러 필터일 수 있다. 예를 들어, 서브 컬러 필터(SCF)는 그린 컬러 필터일 수 있다. 평면상에서 봤을 때, 서브 컬러 필터(SCF)는 제1 영역(NPA-1)의 면적과 같은 면적을 가질 수 있다. 평면상에서 바라봤을 때, 제1 홀(H1) 및 제2 홀(H2)들은 서브 컬러 필터(SCF)와 중첩할 수 있다.
도 14는 도 13에 도시된 제1 영역을 평면상에서 바라본 모습을 나타내는 도면이다.
도 15는 도 13에 도시된 제1 영역의 단면도이다.
도 14 및 도 15를 참조하면, 비화소 영역(NPA)의 제1 영역(NPA-1)은 광 투과 영역으로 정의될 수 있다. 제1 영역(NPA-1)과 중첩하는 제1 홀(H1), 제2 홀(H2), 입력 감지부(ISP)에 정의된 제1 투과 영역(PP1), 및 컬러 필터층(CFL)에 정의된 제2 투과 영역(PP2)에 의해 광 투과 경로가 정의될 수 있다. 평면상에서 봤을 때, 제1 투과 영역(PP1) 및 제2 투과 영역(PP2)은 다각형 형상을 가질 수 있다. 예를 들어, 제1 투과 영역(PP1)과 제2 투과 영역(PP2)은 직사각형 형상을 가질 수 있다.
외부 광들은 제1 영역(NPA-1)으로 입사되어 광 투과 경로를 통해 센서층(SL)에 도달할 수 있다. 평면상에서 봤을 때, 제1 영역(NPA-1)에는 컬러 필터층(CFL)의 서브 컬러 필터들(SCF), 입력 감지부(ISP)의 적어도 일부, 화소 정의막(PDL)의 제2 홀(H2) 및 기능층(FL)의 제1 홀(H1)이 노출될 수 있다.
제1 홀(H1) 및 제2 홀(H2)은 실질적으로 물질이 존재하지 않는 영역인 반면에, 제1 광 투과 영역(PP1)과 제2 광 투과 영역(PP2)에는 각각 절연층과 서브 컬러 필터가 배치될 수 있다. 다만, 제1 광 투과 영역(PP1)과 제2 광 투과 영역(PP2)은 제1 영역(NPA-1)로 입사되는 광을 하부로 투과시킬 수 있다.
제1 광 투과 영역(PP1)의 제4 폭(W4)과 제2 광 투과 영역(PP2)의 제5 폭(W5)은 하기의 수식들을 만족할 수 있다. 여기서, 제4 폭(W4)은 제1 광 투과 영역(PP1)의 제1 방향(DR1)으로의 폭을 의미하고, 제5 폭(W5)은 제2 광 투과 영역(PP2)의 제1 방향(DR1)으로의 폭을 의미할 수 있다.
- W4 > W1 + 2 X L3 X tan(θ)
- W5 > W1 + 2 X L4 X tan(θ)
위 수식들에서 W1은 제1 홀(H1)의 제1 방향(DR1)으로의 폭일 수 있다. W4는 제1 투과 영역(PP1)의 제1 방향(DR1)으로의 폭일 수 있다. W5는 제2 투과 영역(PP2)의 제1 방향(DR1)으로의 폭일 수 있다.
제3 거리(L3)는 제1 홀(H1)로부터 입력 감지부(ISP) 상면까지의 수직 거리일 수 있다. 제4 거리(L4)는 제1 홀(H1)로부터 컬러 필터층(CFL) 상면까지의 수직 거리일 수 있다.
입사 각도(θ)는 제1 홀들(H1)에 입사되는 광들이 수직 방향(DR3)과 이루는 최대 각도일 수 있다. 구체적으로, 제1 광의 경로(LI1) 및 제2 광의 경로(LI2)는 각각 수직 방향과 입사 각도(θ)를 이룰 수 있다. 제1 광의 경로(LI1) 및 제2 광의 경로(LI2)는 제1 홀(H1)을 향해 입사되는 광의 경로들 중 수직 방향(DR3)과 이루는 최대 각도를 이룰 수 있다. 제1 및 제2 홀들(H1, H2)에 입사되는 광들은 제1 광 경로(LI1) 및 제2 광 경로(LI2)에 의해 정의되는 광 투과 경로 상에서 입사될 수 있다.
도시하지는 않았으나, 제2 홀(H2)의 제1 부분(HP1) 및 제2 홀(H2)의 제2 부분(HP2)의 제2 방향(DR2)으로의 폭들 역시 위 수식들을 만족할 수 있다.
예를 들어, 제1 부분(HP1) 및 제2 부분(HP2)의 제2 방향(DR2)으로의 폭들은 제1 홀(H1)의 제2 방향(DR2)으로의 폭, 제1 홀(H1)까지의 거리, 및 제1 홀(H1)에 입사되는 광들이 수직 방향과 이루는 최대 각도에 의해 결정될 수 있다.
본 발명의 실시 예에 따르면, 컬러 필터층(CFL)과 흑색 색상을 갖는 화소 정의막(PDL)을 구비하는 표시 장치(DD)에 있어서, 기능층(FL)의 제1 홀(H1), 화소 정의막(PDL)의 제2 홀(H2), 입력 감지부(ISP)의 제1 투과 영역(PP1), 및 컬러 필터층(CFL)의 제2 투과 영역(PP2)들에 의해 광 투과 경로가 형성됨에 따라 외부 광들이 센서층에 용이하게 도달할 수 있다. 이에 따라, 센서층(SL)이 안정적으로 작동할 수 있게 된다.
도 16 내지 도 18은 본 발명의 일 실시 예들에 따른 표시 장치들을 나타내는 도면들이다. 이하에서는 도 16 내지 도 18을 참조하여, 전술한 실시 예와 다른 실시 예들에 따른 표시 장치들(DD-1, DD-2)에 대하여 설명하도록 한다.
도 16 내지 도 18에서 전술한 실시 예와 동일한 구성에 대하여는 동일한 참조 부호를 사용하여 도시하였다. 이하의 설명에서는 동일한 구성에 대한 설명은 생략하고 차이가 있는 구성을 위주로 상세히 설명하도록 한다. 설명의 편의를 위해, 도 16 내지 도 18에서는 표시 패널(DP-1, DP-2) 상에 배치되는 구성들(입력 감지부, 윈도우 등)의 도시를 생략하였다.
도 16을 참조하면, 표시 장치(DD-1)는, 제1 영역(NPA-1)과 중첩하는 부분에 스페이서(SR, 도 6 참조)를 포함하지 않을 수 있다. 상술한 바와 같이, 제1 영역(NPA-1)은 광 투과 영역으로 정의된다.
본 실시 예에서 제2 홀(H2-1)에는 발광소자들(OLED)의 제2 전극(CE-1) 및 박막 봉지층(TFL)의 일부가 채워질 수 있다. 구체적으로, 제2 전극(CE-1)에서 제2 홀(H2-1)에 중첩하는 부분은 화소 정의막(PDL)의 경사면(IF) 및 소자층(DEL)의 상부에 배치될 수 있다. 소자층(DEL)의 상부는 제6 절연층(60, 도 4 참조)일 수 있다.
제2 홀(H2-1)에 배치된 제2 전극(CE-1) 위에는, 박막 봉지층(TFL)의 일부가 채워질 수 있다. 이에 따라, 박막 봉지층(TFL)에서 제2 홀(H2-1)에 중첩하는 부분은 다른 부분들보다 하부 방향으로 돌출될 수 있다.
제2 홀(H2-1)에 중첩하여 배치된 제2 전극(CE-1) 및 박막 봉지층(TFL)은 투명 물질을 포함할 수 있다. 결과적으로, 표시 패널(DP-1)로 입사된 광의 일부는 제2 홀(H2-1) 및 제1 홀(H1)을 통해 센서층(SL, 도 2 참조)에 도달할 수 있다.
도 17 및 도 18을 참조하면, 표시 장치(DD-2)는 봉지 기판(ES)을 포함할 수 있다. 봉지 기판(ES)은 베이스층(BL) 위에 배치될 수 있다. 예를 들어, 봉지 기판(ES)은 베이스층(BL) 상에 배치된 화소층(PXL)으로부터 상부 방향(예를 들어, 제3 방향(DR3))으로 이격될 수 있다. 봉지 기판(ES)은 투명 기판일 수 있다. 예를 들어, 봉지 기판(ES)은 유리 기판을 포함할 수 있다.
본 실시 예에서 컬러 필터층(CFL-2)은 봉지 기판(ES)과 화소층(PXL) 사이에 배치될 수 있다. 컬러 필터층(CFL-2)은 봉지 기판(ES)의 양면들 중 베이스층(BL)과 마주보는 일면 상에 배치될 수 있다.
구체적으로, 컬러 필터층(CFL-2)은 제1, 제2, 제3 컬러 필터들(CF1-2, CF2-2, CF3-2), 블랙 매트릭스(BM-2), 및 절연막(INF)을 포함할 수 있다.
제1 내지 제3 컬러 필터들(CF1-2, CF2-2, CF3-2)은 봉지 기판(ES) 아래에 배치될 수 있다. 제1 내지 제3 컬러 필터들(CF1-2, CF2-2, CF3-2)은 각각은 제1 내지 제3 발광소자들(OLED1, OLED2, OLED3) 중 대응하는 발광소자에 중첩할 수 있다.
블랙 매트릭스(BM-2)는 제1 내지 제3 컬러 필터들(CF1-2, CF2-2, CF3-2) 사이에 배치될 수 있다. 다만, 제1 영역(NPA-1)에 중첩하는 부분에는 블랙 매트릭스(BM-2)가 배치되지 않을 수 있다.
컬러 필터층(CFL-2)에서 제1 영역(NPA-1)에 중첩하는 부분에는 서브 컬러 필터들(SCF-2)이 배치될 수 있다. 서브 컬러 필터들(SCF-2)은 제2 컬러 필터들(CF2-2)로부터 연장될 수 있다. 예를 들어, 평면상에서 바라봤을 때, 서브 컬러 필터(SCF-2)는 제1 영역(NPA-1)의 면적과 같은 면적을 가질 수 있고, 제1 홀(H1) 및 제2 홀(H2)들과 중첩할 수 있다.
절연막(INF)은 제1 내지 제3 컬러 필터들(CF1-2, CF2-2, CF3-2) 및 블랙 매트릭스(BM-2) 아래에 배치될 수 있다. 절연막(INF)은 제1 내지 제3 컬러 필터들(CF1-2, CF2-2, CF3-2)과 블랙 매트릭스(BM-2) 사이의 단차를 보상하여, 컬러 필터층(CFL-2)의 일면을 평탄하게 할 수 있다.
본 실시 예에서는, 컬러 필터층(CFL-2)이 봉지 기판(ES)의 아래에 배치되는 것으로 설명하였으나, 컬러 필터층(CFL-2)의 배치 위치가 이에 한정되는 것은 아니다. 컬러 필터층(CFL-2)은 봉지 기판(ES) 위에 배치될 수도 있다.
표시 장치(DD-2)의 표시 패널(DP-2)은 실링부(SL)를 포함할 수 있다. 실링부(SL)는 베이스층(BL) 및 봉지 기판(ES) 사이에 배치될 수 있다. 실링부(SL)는 화소층(PXL)을 에워싸을 수 있다. 예를 들어, 실링부(SL)는 비표시 영역(NDA)에 중첩하도록 배치될 수 있다.
실링부(SL)는 베이스층(BL)과 봉지 기판(ES) 사이에 갭을 형성할 수 있다. 갭에는 공기 또는 비활성 기체들이 충전될 수 있다. 실링부(SL)는 베이스층(BL) 상에 배치된 화소층(PXL)을 보호할 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
BL: 베이스층 PXL: 화소층
TFL: 박막 봉지층 ISP: 입력 감지부
FL: 컬러 필터층 SL: 센서층
OLED: 발광소자 DL: 소자층
PA: 화소 영역 NPA: 비화소 영역
NPA-1: 제1 영역 NPA-2: 제2 영역
H1, H2: 제1 홀, 제2 홀 PP1, PP2: 제1 투과 영역, 제2 투과 영역

Claims (20)

  1. 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판;
    상기 기판 상에 배치된 기능층;
    상기 기능층 상에 배치된 소자층;
    상기 소자층 상에 배치되고, 상기 화소 영역들에 중첩하는 화소 개구부들이 정의되며, 상기 비화소 영역에 중첩하는 화소 정의막;
    상기 소자층 상에서 상기 화소 개구부들에 배치된 복수 개의 발광소자들; 및
    상기 발광소자들 및 상기 화소 정의막 상에 배치된 컬러 필터층을 포함하고,
    상기 비화소 영역은 복수 개의 제1 영역들 및 상기 제1 영역들 주변의 제2 영역을 포함하고,
    상기 기능층에는 상기 제1 영역들에 중첩하는 복수 개의 제1 홀들이 정의되는 표시 장치.
  2. 제 1 항에 있어서,
    상기 화소 정의막에는 상기 제1 홀들에 중첩하는 제2 홀들이 정의되는 표시 장치.
  3. 제 2 항에 있어서,
    평면상에서 봤을 때, 상기 제2 홀들 각각은 상기 제1 홀들 각각보다 큰 면적을 갖는 표시 장치.
  4. 제 2 항에 있어서,
    상기 제2 홀들 각각은
    상기 제2 홀들 각각의 하단으로 정의되는 제1 부분; 및
    상기 제2 홀들 각각의 상단으로 정의되는 제2 부분을 포함하고,
    평면 상에서 봤을 때, 상기 제2 부분은 상기 제1 부분보다 큰 면적을 갖는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제2 홀들 각각의 폭은 상기 제2 부분으로부터 상기 제1 부분으로 이동할수록 점차적으로 작아지는 표시 장치.
  6. 제 4 항에 있어서,
    상기 제1 부분의 폭과 상기 제2 부분의 폭은 하기의 수식들을 만족하는 표시 장치.
    W2 > W1 + 2 X L1 X tan(θ)
    W3 > W1 + 2 X L2 X tan(θ)
    여기서, W1: 제1 홀의 폭 W2: 제1 부분의 폭, W3: 제2 부분의 폭, L1: 제1 홀로부터 제1 부분까지의 수직 거리, L2: 제1 홀로부터 제2 부분까지의 수직 거리, 및 θ는 제1 홀에 입사되는 광들이 수직 방향과 이루는 최대 각도를 각각 의미함.
  7. 제 2 항에 있어서,
    평면상에서 봤을 때, 상기 제1 홀들 및 상기 제2 홀들 각각은 다각형 내지 원형 형상을 갖는 표시 장치.
  8. 제 1 항에 있어서,
    상기 화소 정의막은 흑색을 갖는 표시 장치.
  9. 제 1 항에 있어서,
    상기 화소 정의막 상에 배치되고 상기 제1 영역들 및 상기 제2 영역 중 적어도 하나의 영역에 중첩하는 스페이서를 더 포함하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 기능층은 광을 차단하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 화소 영역들은, 서로 다른 색들을 표시하는 복수 개의 제1 화소 영역들, 복수 개의 제2 화소 영역들, 및 복수 개의 제3 화소 영역들을 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 발광소자들은,
    상기 제1 화소 영역들에 중첩하고 레드 색상의 광을 생성하는 복수 개의 제1 발광소자들,
    상기 제2 화소 영역들에 중첩하고 그린 색상의 광을 생성하는 복수 개의 제2 발광소자들; 및
    상기 제3 화소 영역들에 중첩하고 블루 색상의 광을 생성하는 복수 개의 제3 발광소자들을 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 영역들은 상기 제1 화소 영역들 및 상기 제2 화소 영역들 사이의 일부 영역들에 배치되는 표시 장치.
  14. 제 13 항에 있어서,
    상기 컬러 필터층은,
    상기 제1 발광소자들에 중첩하고, 상기 레드 색상을 갖는 복수 개의 제1 컬러 필터들;
    상기 제2 발광소자들에 중첩하고, 상기 그린 색상을 갖는 복수 개의 제2 컬러 필터들;
    상기 제3 발광소자들에 중첩하고, 상기 블루 색상을 갖는 복수 개의 제3 컬러 필터들; 및
    상기 제1, 제2, 및 제3 컬러 필터들 사이에 배치되어 상기 제2 영역과 중첩하는 블랙 매트릭스를 포함하고,
    상기 블랙 매트릭스는 상기 제1 영역들에 중첩하지 않는 표시 장치.
  15. 제 1 항에 있어서,
    상기 발광소자들과 상기 컬러 필터층 사이에 배치된 입력 감지부를 더 포함하고,
    상기 입력 감지부는,
    상기 비화소 영역에 중첩하는 복수 개의 감지 전극들을 포함하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 복수 개의 감지 전극들은 상기 제2 영역과 중첩하고, 상기 제1 영역들과 중첩하지 않는 표시 장치.
  17. 제 16 항에 있어서,
    상기 제1 영역들에는, 상기 제1 영역에 인접한 제2 컬러 필터들로부터 연장된 서브 컬러 필터들이 배치되는 표시 장치.
  18. 제 15 항에 있어서,
    상기 발광소자들과 상기 입력 감지부 사이에 배치된 박막 봉지층; 및
    상기 기능층 아래에 배치된 센서층을 더 포함하고,
    상기 센서층은 적어도 하나의 광학식 지문 센서를 포함하는 표시 장치.
  19. 제 1 항에 있어서,
    상기 기판 위에 배치된 봉지 기판을 더 포함하고,
    상기 컬러 필터층은 상기 봉지 기판의 양면들 중 상기 기판과 마주보는 일면 상에 배치된 표시 장치.
  20. 복수 개의 화소 영역들 및 상기 화소 영역들 각각의 주변의 비화소 영역을 포함하는 기판;
    상기 기판 상에 배치된 기능층;
    상기 기능층 상에 배치된 소자층;
    상기 소자층 상에 배치되고, 상기 화소 영역들에 중첩하는 화소 개구부들이 정의되며, 상기 비화소 영역에 중첩하는 화소 정의막; 및
    상기 소자층 상에서 상기 화소 개구부들에 배치된 복수 개의 발광소자들을 포함하고,
    상기 비화소 영역은 복수 개의 제1 영역들 및 상기 제1 영역들 주변의 제2 영역을 포함하고,
    상기 기능층에는 상기 제1 영역들에 중첩하는 복수 개의 제1 홀들이 정의되고, 상기 화소 정의막에는 상기 제1 홀들에 중첩하고, 상기 제1 홀들보다 큰 면적을 갖는 제2 홀들이 정의되는 표시 장치.
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