KR20210020004A - 신호 처리 회로, 고체 촬상 소자, 및, 신호 처리 회로의 제어 방법 - Google Patents

신호 처리 회로, 고체 촬상 소자, 및, 신호 처리 회로의 제어 방법 Download PDF

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KR20210020004A
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KR1020207034762A
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루옹헝 아사쿠라
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

비교기 및 카운터에 의해 AD 변환을 행하는 디지털 신호 처리 회로에서, AD 변환의 속도를 빠르게 한다. 감쇠부는, 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 입력 신호를 감쇠시켜서 출력 신호로서 출력한다. 비교기는, 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력한다. 카운터는, 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력한다. 디지털 신호 처리부는, 디지털 신호에 대한 승산 처리를 행한다.

Description

신호 처리 회로, 고체 촬상 소자, 및, 신호 처리 회로의 제어 방법
본 기술은, 신호 처리 회로, 고체 촬상 소자, 및, 신호 처리 회로의 제어 방법에 관한 것이다. 상세하게는, 아날로그 신호를 디지털 신호로 변환하는 신호 처리 회로, 고체 촬상 소자, 및, 신호 처리 회로의 제어 방법에 관한 것이다.
종래로부터, 고체 촬상 소자에서는, 화소의 열마다 ADC(Analog-to-Digital Converter)를 배치한 칼럼 ADC 방식이 널리 이용되고 있다. 예를 들면, 비교기 및 카운터로 이루어지는 싱글 슬로프형의 ADC를 열마다 배치한 고체 촬상 소자가 제안되어 있다(예를 들면, 특허문헌 1 참조.). 이 ADC에서, 비교기는, 톱니파형상의 참조 신호와 아날로그의 화소 신호를 비교한다. 그리고, 카운터는 비교 결과가 반전할 때까지의 기간에 걸쳐서 계수치(計數値)를 계수(計數)하고, 그 계수치를 나타내는 디지털 신호를 출력한다.
일본 특개2008-98722호 공보
상술한 종래 기술에서는, 비교기 및 카운터로 이루어지는 간이한 구성에 의해, 아날로그의 화소 신호에 대해 AD(Analog-to-Digital) 변환을 행할 수가 있다. 그렇지만, 상술한 ADC에서는, 조도가 높을수록 화소 신호의 레벨이 커져 버린다. 이 화소 신호의 레벨의 증대에 의해, 비교 결과가 반전할 때까지의 시간이 길어져서 AD 변환의 속도가 늦어진다는 문제가 있다.
본 기술은 이와 같은 상황을 감안하여 생겨난 것으로, 비교기 및 카운터에 의해 AD 변환을 행하는 디지털 신호 처리 회로에서, AD 변환의 속도를 빠르게 하는 것을 목적으로 한다.
본 기술은, 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1의 측면은, 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 감쇠부와, 상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교기와, 상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치(計數値)를 계수(計數)하여 당해 계수치를 나타내는 디지털 신호를 출력하는 카운터와, 상기 디지털 신호에 대한 승산(乘算) 처리를 행하는 디지털 신호 처리부를 구비하는 신호 처리 회로, 및, 그 제어 방법이다. 이에 의해, 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는, 감쇠된 입력 신호가, 디지털 신호로 변환된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 감쇠부는, 상기 레벨이 상기 임계치를 초과하는 경우에는 상기 입력 신호를 소정의 감쇠율에 의해 감쇠하고, 상기 디지털 신호 처리부는, 상기 감쇠율의 역수를 승산하는 상기 승산 처리를 상기 디지털 신호에 대해 행하여도 좋다. 이에 의해, 감쇠율에 의해 감쇠된 분만큼, 그 역수의 승산이 행해진다는 작용을 가져온다.
또한, 이 제1의 측면에서, 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고, 상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고, 상기 감쇠부는, 상기 신호선과 상기 비교기의 입력 단자와의 사이에 삽입된 제1 용량과, 상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과, 상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 셀렉터를 구비하여도 좋다. 이에 의해, 입력 신호의 레벨이 임계치를 초과하는 경우에는 리셋 레벨이 제2 용량에 공급되고, 신호 레벨이 제1 용량에 공급된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 신호선의 레벨이 상기 신호 레벨로 변동하면 상기 비교 결과를 유지하여 상기 셀렉터에 공급하는 래치 회로를 또한 구비하고, 상기 신호선의 레벨이 상기 신호 레벨로 변동한 때의 상기 참조 신호의 레벨은, 상기 임계치에 응한 레벨이고, 상기 셀렉터는, 상기 비교 결과에 응하여 상기 제2 용량의 타단의 접속처(接續先)를 전환하여도 좋다. 이에 의해, 래치 회로가 유지한 비교 결과에 응하여 제2 용량의 접속처가 전환된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 디지털 신호 처리부는, 상기 샘플 홀드 회로에 생긴 오프셋 성분을 연산하는 오프셋 연산부와, 상기 오프셋 성분을 유지하는 오프셋 유지부와, 상기 승산 처리에서 상기 유지된 상기 오프셋 성분을 제거하는 보정 처리부를 구비하여도 좋다. 이에 의해, 오프셋 성분이 보정된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 디지털 신호 처리부는, 복수의 상기 디지털 신호의 통계량을 구하는 통계 처리부를 또한 구비하고, 상기 오프셋 연산부는, 상기 통계량으로부터 상기 오프셋 성분을 연산하여도 좋다. 이에 의해, 디지털 신호의 통계량으로부터 연산된 오프셋 성분이 보정된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고, 상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고, 상기 감쇠부는, 상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하는 제1 셀렉터와, 상기 비교기의 입력 단자에 병렬로 접속된 복수의 용량과, 소정의 설정치에 따라 상기 복수의 용량의 일부를 상기 제1 셀렉터의 출력 단자에 접속하고, 나머지를 상기 신호선에 접속하는 제2 셀렉터를 구비하여도 좋다. 이에 의해, 복수의 용량의 일부가 제1 셀렉터에 접속되고, 나머지가 신호선에 접속된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고, 상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고, 상기 감쇠부는, 상기 비교기의 입력 단자에 일단이 접속된 제1 용량과, 상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과, 소정의 선택 신호에 따라 상기 신호선 및 상기 출력 단자의 어느 하나를 상기 제1 용량의 타단에 접속하는 제1 용량측 셀렉터와, 상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제2 용량측 셀렉터를 구비하여도 좋다. 이에 의해, 제1 용량 및 제2 용량의 각각 이 신호선 또는 샘플 홀드 회로의 출력 단자에 접속된다는 작용을 가져온다.
또한, 본 기술의 제2의 측면은, 입사광을 광전변환하여 아날로그의 입력 신호를 생성하는 통상 화소와, 상기 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 감쇠부와, 상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교기와, 상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력하는 카운터와, 상기 디지털 신호에 대한 승산 처리를 행하는 디지털 신호 처리부를 구비하는 고체 촬상 소자이다. 이에 의해, 화소 신호의 레벨이 소정의 임계치를 초과하는 경우에는, 감쇠된 화소 신호가, 디지털 신호로 변환된다는 작용을 가져온다.
또한, 이 제2의 측면에서, 소정의 기준 전압에 응한 더미 신호를 상기 입력 신호로서 상기 감쇠부에 입력하는 더미 화소와, 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고, 상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고, 상기 감쇠부는, 상기 신호선과 상기 비교기의 입력 단자와의 사이에 삽입된 제1 용량과, 상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과, 상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 신호 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제1 셀렉터를 구비하고, 상기 디지털 신호 처리부는, 상기 더미 신호가 입력되어 있는 경우에는 상기 샘플 홀드 회로에 생긴 오프셋 성분을 상기 디지털 신호로부터 연산하여도 좋다. 이에 의해, 더미 신호에 대응하는 디지털 신호로부터 오프셋 성분이 연산된다는 작용을 가져온다.
또한, 이 제2의 측면에서, 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고, 상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고, 상기 감쇠부는, 상기 비교기의 입력 단자에 일단이 접속된 제1 용량과, 상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과, 소정의 선택 신호에 따라 상기 신호선 및 상기 출력 단자의 어느 하나를 상기 제1 용량의 타단에 접속하는 제1 용량측 셀렉터와, 상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제2 용량측 셀렉터를 구비하여도 좋다. 이에 의해, 제1 용량 및 제2의 용량의 각각 이 신호선 또는 샘플 홀드 회로의 출력 단자에 접속된다는 작용을 가져온다.
또한, 이 제2의 측면에서, 상기 화소는, 소정의 통상 모드가 설정된 경우에는 소정치보다 높은 전하 전압 변환 효율인 고변환 효율과 상기 소정치보다 낮은 전하 전압 변환 효율인 저변환 효율과의 어느 하나에 의해 상기 입력 신호를 생성하고, 소정의 듀얼 게인 모드가 설정된 경우에는 상기 변환 효율 및 상기 저변환 효율의 양방에 의해 상기 입력 신호를 생성하고, 상기 제1 용량측 셀렉터는, 상기 통상 모드가 설정된 경우에는 상기 신호선을 상기 제1 용량의 타단에 접속하고, 상기 듀얼 게인 모드가 설정된 경우에는 상기 저변환 효율에 의해 생성된 상기 리셋 레벨의 기간 내에 상기 출력 단자를 상기 타단에 접속함과 함께 당해 기간 외에 상기 신호선을 상기 타단에 접속하여도 좋다. 이에 의해, 듀얼 게인 구동 모드에서, 고변환 효율 및 저변환 효율의 양방에 의한 화소 신호가 AD 변환된다는 작용을 가져온다.
본 기술에 의하면, 비교기 및 카운터에 의해 AD 변환을 행하는 디지털 신호 처리 회로에서, AD 변환의 속도를 빠르게 할 수 있다는 우수한 효과를 이룰 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 기술의 제1의 실시의 형태에서의 촬상 장치의 한 구성례를 도시하는 블록도.
도 2는 본 기술의 제1의 실시의 형태에서의 고체 촬상 소자의 한 구성례를 도시하는 블록도.
도 3은 본 기술의 제1의 실시의 형태에서의 화소의 한 구성례를 도시하는 회로도.
도 4는 본 기술의 제1의 실시의 형태에서의 부하 MOS(Metal-Oxide-Semiconductor)회로 블록 및 칼럼 신호 처리 회로의 한 구성례를 도시하는 블록도.
도 5는 본 기술의 제1의 실시의 형태에서의 ADC의 한 구성례를 도시하는 회로도.
도 6은 본 기술의 제1의 실시의 형태에서의 디지털 신호 처리부의 동작의 한 예를 도시하는 도면.
도 7은 본 기술의 제1의 실시의 형태에서의 샘플 홀드 회로의 한 구성례를 도시하는 회로도.
도 8은 본 기술의 제1의 실시의 형태에서의 래치 회로의 동작의 한 예를 도시하는 도면.
도 9는 본 기술의 제1의 실시의 형태에서의 샘플 홀드 회로의 동작의 한 예를 도시하는 타이밍 차트.
도 10은 본 기술의 제1의 실시의 형태에서의 조도가 낮은 경우의 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 11은 본 기술의 제1의 실시의 형태에서의 조도가 높은 경우의 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 12는 본 기술의 제1의 실시의 형태에서의 고체 촬상 소자의 동작의 한 예를 도시하는 플로우 차트.
도 13은 본 기술의 제2의 실시의 형태에서의 고체 촬상 소자의 한 구성례를 도시하는 블록도.
도 14는 본 기술의 제2의 실시의 형태에서의 더미 화소의 한 구성례를 도시하는 회로도.
도 15는 본 기술의 제2의 실시의 형태에서의 수직 신호선을 접속하여 통계 처리를 행할 때의 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 16은 본 기술의 제2의 실시의 형태에서의 샘플 홀드 회로를 접속하여 통계 처리를 행할 때의 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 17은 본 기술의 제2의 실시의 형태에서의 디지털 신호 처리부의 한 구성례를 도시하는 블록도.
도 18은 본 기술의 제2의 실시의 형태에서의 디지털 신호 처리부의 동작의 한 예를 도시하는 도면.
도 19는 본 기술의 제2의 실시의 형태의 변형례에서의 컴퍼레이터의 한 구성례를 도시하는 회로도.
도 20은 본 기술의 제2의 실시의 형태의 변형례에서의 감쇠부의 한 구성례를 도시하는 회로도.
도 21은 본 기술의 제3의 실시의 형태에서의 화소의 한 구성례를 도시하는 회로도.
도 22는 본 기술의 제3의 실시의 형태에서의 감쇠부의 한 구성례를 도시하는 회로도.
도 23은 본 기술의 제3의 실시의 형태에서의 통상 구동 모드 및 듀얼 게인 구동 모드의 각각의 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 24는 본 기술의 제3의 실시의 형태에서의 통상 구동 모드시에 조도가 낮은 경우의 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 25는 본 기술의 제3의 실시의 형태에서의 통상 구동 모드시에 조도가 높은 경우의 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 26은 본 기술의 제3의 실시의 형태에서의 듀얼 게인 구동 모드시의 고변환 효율의 화소 신호의 AD 변환을 행하는 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 27은 본 기술의 제3의 실시의 형태에서의 듀얼 게인 구동 모드시의 저변환 효율의 화소 신호의 AD 변환을 행하는 ADC의 동작의 한 예를 도시하는 타이밍 차트.
도 28은 본 기술의 제3의 실시의 형태에서의 화소 신호 레벨 및 AD 변환치와 신호 전하량 사이의 관계의 한 예를 도시하는 그래프.
도 29는 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도.
도 30은 촬상부의 설치 위치의 한 예를 도시하는 설명도.
이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 칭한다)에 관해 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 제1의 실시의 형태(화소 신호를 감쇠시키는 예)
2. 제2의 실시의 형태(오프셋 성분을 보정하고, 화소 신호를 감쇠시키는 예)
3. 제3의 실시의 형태(통상 구동일 때에 화소 신호를 감쇠시키고, 듀얼 게인 구동일 때에는 감쇠시키지 않는 예)
4. 이동체에의 응용례
<1. 제1의 실시의 형태>
[촬상 장치의 구성례]
도 1은, 본 기술의 제1의 실시의 형태에서의 촬상 장치(100)의 한 구성례를 도시하는 블록도이다. 이 촬상 장치(100)는, 화상 데이터를 촬상하는 장치이고, 촬상 렌즈(110), 고체 촬상 소자(200), 기록부(120) 및 촬상 제어부(130)를 구비한다. 촬상 장치(100)로서는, IoT 카메라 등의 디지털 카메라나, 촬상 기능을 갖는 전자 장치(스마트폰이나 퍼스널 컴퓨터 등)가 상정된다.
고체 촬상 소자(200)는, 촬상 제어부(130)의 제어에 따라, 화상 데이터를 촬상하는 것이다. 이 고체 촬상 소자(200)는, 화상 데이터를 신호선(209)을 통하여 기록부(120)에 공급한다.
촬상 렌즈(110)는, 광을 집광하여 고체 촬상 소자(200)에 유도하는 것이다. 촬상 제어부(130)는, 고체 촬상 소자(200)를 제어하여 화상 데이터를 촬상시키는 것이다. 이 촬상 제어부(130)는, 예를 들면, 수직 동기 신호(VSYNC)를 포함하는 촬상 제어 신호를 고체 촬상 소자(200)에 신호선(139)을 통하여 공급한다. 기록부(120)는, 화상 데이터를 기록하는 것이다.
여기서, 수직 동기 신호(VSYNC)는, 촬상의 타이밍을 나타내는 신호이고, 일정한 주파수(60헤르츠 등)의 주기 신호가 수직 동기 신호(VSYNC)로서 이용된다.
또한, 촬상 장치(100)는, 화상 데이터를 기록하고 있는데, 그 화상 데이터를 촬상 장치(100)의 외부에 송신하여도 좋다. 이 경우에는, 화상 데이터를 송신하기 위한 외부 인터페이스가 또한 마련된다. 또는, 촬상 장치(100)는, 또한 화상 데이터를 표시하여도 좋다. 이 경우에는 표시부가 또한 마련된다.
[고체 촬상 소자의 구성례]
도 2는, 본 기술의 제1의 실시의 형태에서의 고체 촬상 소자(200)의 한 구성례를 도시하는 블록도이다. 이 고체 촬상 소자(200)는, 수직 주사 회로(211), 화소 어레이부(212), 타이밍 제어 회로(213), DAC(Digital to Analog Converter)(214), 부하 MOS 회로 블록(250), 칼럼 신호 처리 회로(260)를 구비한다. 화소 어레이부(212)에는, 2차원 격자형상으로 복수의 화소(220)가 배열된다.
이하, 수평 방향으로 배열된 화소(220)의 집합을 「행」으로 칭하고, 행에 수직한 방향으로 배열된 화소(220)의 집합을 「열」로 칭한다.
타이밍 제어 회로(213)는, 촬상 제어부(130)로부터의 수직 동기 신호(VSYNC)에 동기하여 수직 주사 회로(211), DAC(214), 칼럼 신호 처리 회로(260)의 각각의 동작 타이밍을 제어하는 것이다.
DAC(214)는, DA(Digital to Analog) 변환에 의해, 시간의 경과에 수반하여 변동하는 아날로그의 참조 신호를 생성하는 것이다. 예를 들면, 톱니파형상의 램프 신호가 참조 신호로서 이용된다. DAC(214)는, 생성한 참조 신호를 칼럼 신호 처리 회로(260)에 공급한다.
수직 주사 회로(211)는, 행을 차례로 선택하여 구동하고, 아날로그의 화소 신호를 출력시키는 것이다. 화소(220)는, 입사광을 광전변환하여 아날로그의 화소 신호를 생성하는 것이다. 이 화소(220)는, 부하 MOS 회로 블록(250)을 통하여, 칼럼 신호 처리 회로(260)에 화소 신호를 공급한다.
부하 MOS 회로 블록(250)에는, 정전류를 공급하는 MOS 트랜지스터가 열마다 마련된다.
칼럼 신호 처리 회로(260)는, 열마다, 화소 신호에 대해 AD 변환 처리 등의 신호 처리를 실행하는 것이다. 이 칼럼 신호 처리 회로(260)는, 처리 후의 신호로 이루어지는 화상 데이터를 기록부(120)에 공급한다. 또한, 칼럼 신호 처리 회로(260)는, 특허청구의 범위에 기재된 신호 처리 회로의 한 예이다.
[화소의 구성례]
도 3은, 본 기술의 제1의 실시의 형태에서의 화소(220)의 한 구성례를 도시하는 회로도이다. 이 화소(220)는, 포토 다이오드(221), 전송 트랜지스터(222), 리셋 트랜지스터(223), 부유 확산층(224), 증폭 트랜지스터(225) 및 선택 트랜지스터(226)를 구비한다.
포토 다이오드(221)는, 입사광을 광전변환하여 전하를 생성하는 것이다. 전송 트랜지스터(222)는, 수직 주사 회로(211)로부터의 전송 신호(TX)에 따라, 포토 다이오드(221)로부터 부유 확산층(224)에 전하를 전송하는 것이다. 리셋 트랜지스터(223)는, 수직 주사 회로(211)로부터의 리셋 신호(RST)에 따라, 부유 확산층(224)의 전하량을 초기화하는 것이다. 부유 확산층(224)은, 전하를 축적하고 전하량에 응한 전압을 생성하는 것이다.
증폭 트랜지스터(225)는, 부유 확산층(224)의 전압의 신호를 증폭하는 것이다. 선택 트랜지스터(226)는, 수직 주사 회로(211)로부터의 선택 신호(SEL)에 따라, 증폭된 신호를 화소 신호로서 부하 MOS 회로 블록(250)에 수직 신호선(Vsl)을 통하여 출력하는 것이다.
또한, 화소(220)의 회로는, 광전변환에 의해 화소 신호를 생성할 수 있는 것이면, 동 도면에 예시한 구성으로 한정되지 않는다.
도 4는, 본 기술의 제1의 실시의 형태에서의 부하 MOS 회로 블록(250) 및 칼럼 신호 처리 회로(260)의 한 구성례를 도시하는 블록도이다.
부하 MOS 회로 블록(250)에는, 열마다 수직 신호선이 배선된다. 열수를 I(I는, 정수)로 하면, I개의 수직 신호선(Vsl)이 배선된다. 또한, 수직 신호선(Vsl)의 각각에는, 일정한 전류를 공급하는 부하 MOS 회로(251)가 접속된다.
칼럼 신호 처리 회로(260)에는, 복수의 ADC(300)와 디지털 신호 처리부(261)가 배치된다. ADC(300)는, 열마다 배치된다. 열수를 I로 하면, I개의 ADC(300)가 배치된다. 또한, 열마다 ADC(300)를 배치하는 칼럼 ADC 방식을 이용하고 있는데, 이 구성으로 한정되지 않는다. 예를 들면, 화소마다 ADC(300)를 배치하는 구성이라도 좋다.
ADC(300)는, DAC(214)로부터의 참조 신호(램프 신호(Rmp) 등)를 이용하여, 대응하는 열로부터의 아날로그의 화소 신호를 디지털 신호로 변환하는 것이다. 이 ADC(300)는, 디지털 신호를 디지털 신호 처리부(261)에 공급한다.
디지털 신호 처리부(261)는, 열마다의 디지털 신호의 각각에 대해 소정의 신호 처리를 행하는 것이다. 처리 내용의 상세에 관해서는 후술한다. 디지털 신호 처리부(261)는, 처리 후의 디지털 신호로 이루어지는 화상 데이터를 기록부(120)에 공급한다.
[ADC의 구성례]
도 5는, 본 기술의 제1의 실시의 형태에서의 ADC(300)의 한 구성례를 도시하는 회로도이다. 이 ADC(300)는, 샘플 홀드 회로(310), 컴퍼레이터(350) 및 카운터(370)를 구비한다. 또한, 컴퍼레이터(350)는, 스위치(351 및 352)와, 용량(353)과, 래치 회로(354)와, 비교기(355)와, 감쇠부(360)를 구비한다. 감쇠부(360)는, 용량(361 및 362)과, 셀렉터(363)를 구비한다.
샘플 홀드 회로(310)는, 타이밍 제어 회로(213)의 제어에 따라, 리셋 레벨 및 신호 레벨 중 리셋 레벨을 샘플링하여 유지하는 것이다. 이 샘플 홀드 회로(310)는, 유지한 리셋 레벨을 출력 단자로부터 출력한다.
여기서, 리셋 레벨은, 리셋 신호(RST)에 의해 화소(220)이 초기화된 때의 수직 신호선(Vsl)의 레벨을 의미한다. 또한, 신호 레벨은, 전송 신호(TX)에 의해 화소(220) 내에서, 전하가 전송된 때의 수직 신호선(Vsl)의 레벨을 의미한다. 이러한 리셋 레벨 및 신호 레벨의 차분은, 화소(220)를 리셋한 때에 생기는 노이즈 성분을 제거한 정미(正味)의 화소 신호의 레벨을 나타낸다. 이 정미의 화소 신호를 이하, Vsig로 칭한다. 또한, 화소 신호(Vsig)는, 특허청구의 범위에 기재된 입력 신호의 한 예이다.
컴퍼레이터(350)는, 참조 신호와, 수직 신호선(Vsl)의 레벨(리셋 레벨 또는 신호 레벨)을 비교하는 것이다. 이 컴퍼레이터(350)에서, 용량(353)은, DAC(214)와 비교기(355)의 비반전 입력 단자(+)와의 사이에 삽입된다.
스위치(351)는, 타이밍 제어 회로(213)로부터의 제어 신호(Az_sw1)에 따라, 비교기(355)의 비반전 입력 단자(+)와, 그 출력 단자 사이의 경로를 개폐하는 것이다.
스위치(352)는, 타이밍 제어 회로(213)로부터의 제어 신호(Az_sw2)에 따라, 비교기(355)의 반전 입력 단자(-)와, 그 출력 단자와의 사이의 경로를 개폐하는 것이다.
비교기(355)는, 비반전 입력 단자(+)에 입력된 신호(Az_rmp)와, 반전 입력 단자(-)에 입력된 신호(Az_vsl)를 비교하는 것이다. 이 비교기(355)는, 비교 결과(Cmp_out)를 래치 회로(354) 및 카운터(370)에 출력한다.
여기서, DAC(214)는, 신호 레벨의 AD 변환의 직전에서, 참조 신호(램프 신호(Rmp))의 레벨을 소정의 임계치(Vth)에 응한 값으로 제어한다. 이때의 비교 결과(Cmp_out)는, 화소 신호(Vig)(즉, 신호 레벨과 리셋 레벨과의 차분)가, 임계치(Vth)를 초과하는지의 여부를 판정한 결과를 나타낸다.
카운터(370)는, 타이밍 제어 회로(213)의 제어에 따라, AD 변환의 시작 타이밍부터, 비교 결과(Cmp_out)가 반전할 때까지의 기간에 걸쳐서 계수치를 계수하는 것이다. 이 카운터(370)는, 계수치를 나타내는 디지털 신호(Cnt_out)를 디지털 신호 처리부(261)에 공급한다.
래치 회로(354)는, 타이밍 제어 회로(213)로부터의 제어 신호(Lat_ctrl, Lat_set 및 Lat_rst)에 따라, 비교기(355)로부터의 비교 결과(Cmp_out)를 유지하는 것이다. 이 래치 회로(354)는, 화소 신호(Vig)의 레벨이 임계치(Vth)를 초과하는지의 여부를 판정한 결과를 나타내는 비교 결과(Cmp_out)를 유지하고, 그 유지치를 판정 결과(Lat_out)로서 디지털 신호 처리부(261) 및 감쇠부(360)에 공급한다.
감쇠부(360)는, 화소 신호(Vsig)의 레벨이 임계치(Vth)를 초과하는 경우에, 그 화소 신호(Vsig)를 감쇠하는 것이다. 이 감쇠부(360)에서, 용량(361)은, 수직 신호선(Vsl)과 비교기(355)의 반전 입력 단자(-)와의 사이에 삽입된다. 또한, 용량(362)의 일단은, 비교기(355)의 반전 입력 단자(-)에 접속된다. 또한, 용량(361)은, 특허청구의 범위에 기재된 제1 용량의 한 예이고, 용량(362)은, 특허청구의 범위에 기재된 제2 용량의 한 예이다.
셀렉터(363)는, 판정 결과(Lat_out)에 응하여, 수직 신호선(Vsl)과, 샘플 홀드 회로(310)의 출력 단자의 어느 하나를 선택하여, 용량(362)의 타단에 접속하는 것이다.
판정 결과(Lat_out)는, 예를 들면, 화소 신호(Vsig)의 레벨이 임계치(Vth)를 초과하는 경우에, 논리값 「1」이 되고, 그 레벨이 임계치(Vth) 이하인 경우에 논리값 「0」이 된다. 셀렉터(363)는, 판정 결과(Lat_out)가 논리값 「0」(즉, 화소 신호(Vsig)이 임계치(Vth) 이하)인 경우에 수직 신호선(Vsl)을 용량(362)에 접속한다. 한편, 판정 결과(Lat_out)가 논리값 「1」(즉, 화소 신호(Vsig)가 임계치(Vth)를 초과한다)인 경우에 셀렉터(363)는, 샘플 홀드 회로(310)를 용량(362)에 접속한다.
용량(362)의 접속처가 수직 신호선(Vsl)인 경우에는, 수직 신호선(Vsl)과 비교기(355)의 반전 입력 단자(-)의 사이에, 병렬로 용량(361 및 362)이 접속된 상태가 된다. 이 경우에는, 화소 신호(Vsig)는 감쇠되지 않고 비교기(355)에 입력된다.
한편, 용량(362)의 접속처가 샘플 홀드 회로(310)인 경우에는, 용량(361)에 신호 레벨이 입력되어 있는 때에, 용량(362)에는, 샘플 홀드 회로(310)에 의해 유지된 리셋 레벨이 입력되게 된다. 여기서, 용량(361)의 용량치를 C1로 하고, 용량(362)의 용량치를 C2로 하면, 용량(361)에 축적된 전하량(Q1)은, 다음 식에 의해 표시된다.
Q1=C1×V1 … 식 1
윗식에서, V1는, 용량(361)에 인가되는 전압이다.
또한, 용량(362)에 축적되는 전하량(Q2)은, 다음 식에 의해 표시된다.
Q2=C2×V2 … 식 2
윗식에서, V2는, 용량(362)에 인가되는 전압이다.
Q1는 Q2와 동등하게 되기 때문에, 식 1 및 식 2로부터 다음 식을 얻을 수 있다.
C1×V1=C2×V2 … 식 3
또한, 용량(361) 및 용량(362)의 각각에는, 전술한 바와 같이 신호 레벨 및 리셋 레벨이 인가되기 때문에, 용량(361 및 362)을 직렬 접속한 합성 용량의 양단에는, 그러한 차분(Vsig)이 인가된다. 따라서 전압(V2)은, 다음 식에 의해 표시할 수 있다.
V2=Vsig-V1 … 식 4
식 4를 식 3에 대입하여 변형하면, 다음 식을 얻을 수 있다.
V1=(C2×Vsig)/(C1+C2) … 식 5
전압(V1)은, 감쇠부(360)의 출력치이기 때문에, 이 값을 Vsig'로 하면, 식 5를 다음 식으로 치환할 수 있다.
Vsig'=k×Vsig={C2/(C1+C2)}Vsig … 식 6
식6에 의해, k를 화소 신호(Vsig)에 대한 게인으로 하면, 게인(k)은 1 미만이 된다. 따라서 용량(362)의 접속처가 샘플 홀드 회로(310)인 경우, 입력된 화소 신호(Vsig)를 게인(k)에 의해 감쇠한 신호가 Vsig'로서 출력된다.
상술한 구성에 의해, 입력된 화소 신호(Vsig)가 임계치(Vth)를 초과하는 경우에 감쇠부(360)는, 그 화소 신호(Vsig)를 게인(k)(환언하면, 감쇠율)에 의해 감쇠하고, 출력 신호(Vsig')로서 비교기(355)에 출력한다.
또한, ADC(300)는, 고체 촬상 소자(200) 내의 화소 신호를 AD 변환하고 있는데, 이 구성으로 한정되지 않는다. 예를 들면, ADC(300)를 음향 기기나 측정 기기 등에 마련하여, 아날로그의 음성 신호나 측정 신호를 AD 변환할 수도 있다.
도 6은, 본 기술의 제1의 실시의 형태에서의 디지털 신호 처리부(261)의 동작의 한 예를 도시하는 도면이다. 판정 결과(Lat_out)가 「0」(즉, 화소 신호(Vsig)가 임계치(Vth) 이하)인 경우에, 디지털 신호 처리부(261)는, 카운터(370)로부터의 디지털 신호(Cnt_out)를 그대로 화소 데이터(P)로서 출력한다.
한편, 판정 결과(Lat_out)가 「1」(즉, 화소 신호(Vsig)가 임계치(Vth)를 초과한다)인 경우에, 디지털 신호 처리부(261)는, 게인(k)(감쇠율)의 역수를 디지털 신호(Cnt_out)에 승산하고, 화소 데이터(P)로서 출력한다. 승산에 의해, 컴퍼레이터(350)나 샘플 홀드 회로(310)의 회로 노이즈가 증폭되고, 노이즈 특성이 악화할 우려가 있다. 그러나, 노이즈를 악화시키는 지배적인 성분인 샘플 홀드 회로(310)의 kTC 노이즈는, 샘플 홀드 회로(310) 자신의 노이즈 캔슬 기능에 의해, 효과적으로 줄일 수 있다. 남아 있는 노이즈 성분(예를 들면, 컴퍼레이터(350)의 랜덤 노이즈)가 있어도, 고조도의 신호에 생기는 광 쇼트 노이즈에 비하여 작기 때문에, 고조도의 화소 신호의 AD 변환 특성에 대한 악영향은 적다.
[샘플 홀드 회로의 구성례]
도 7은, 본 기술의 제1의 실시의 형태에서의 샘플 홀드 회로(310)의 한 구성례를 도시하는 회로도이다. 수직 신호선(Vsl)의 레벨을 샘플 홀드 회로(310)가 샘플한 때, kTC 노이즈가 반드시 발생하여, AD 변환 결과의 랜덤 노이즈를 악화시키는 요인이 된다. 그 영향을 저감하기 위해, 샘플 홀드 회로(310)에는, kTC 노이즈를 저감하는 기능을 탑재시키는 것이 바람직하다. kTC 노이즈를 저감할 수 있는 샘플 홀드 회로(310)는, 스위치(311 내지 315)와, 용량(321 내지 325)과, 용량(327)과, 앰프(326)를 구비한다.
스위치(311)는, 타이밍 제어 회로(213)로부터의 제어 신호(Sw1)에 따라, 수직 신호선(Vsl)의 전위를 샘플링하여 용량(324)에 공급하는 것이다.
용량(324)은, 샘플링된 레벨(즉, 리셋 레벨)을 유지하는 것이다. 이 용량(324)의 일단은, 스위치(312)에 접속되고, 타단은, 앰프(326)의 반전 입력 단자(-)에 접속된다.
스위치(312)는, 타이밍 제어 회로(213)로부터의 제어 신호(Sw2)에 따라, 앰프(326)의 반전 입력 단자(-)와 출력 단자를 단락하는 것이다.
스위치(314)는, 타이밍 제어 회로(213)로부터의 제어 신호(Sw4)에 따라, 용량(323) 및 스위치(313)를 통하여 앰프(326)의 반전 입력 단자(-)와 출력 단자를 접속하는 것이다. 용량(323)은, 스위치(314)의 일단과 앰프(326)의 반전 입력 단자(-)와의 사이에 삽입되고, 스위치(313)는, 스위치(314)의 타단과 앰프(326)의 출력 단자와의 사이에 삽입된다.
스위치(313)는, 타이밍 제어 회로(213)로부터의 제어 신호(Sw3)에 따라, 용량(321)을 앰프(326)의 출력 단자에 접속하는 것이다.
용량(322)의 일단은, 스위치(314)의 일단에 접속되고, 타단은, 접지 단자에 접속된다. 용량(327)의 일단은, 용량(322 및 323)의 접속점에 접속되고, 타단은 용량(321) 및 스위치(313)의 접속점에 접속된다.
스위치(315)는, 타이밍 제어 회로(213)로부터의 제어 신호(Sw5)에 따라, 스위치(312) 및 용량(324) 사이의 노드와 앰프(326)의 출력 단자를 단락하는 것이다.
앰프(326)는, 입력된 신호를 증폭하는 것이다. 이 앰프(326)의 비반전 입력 단자(+)는 접지 단자에 접속되고, 출력 단자는, 컴퍼레이터(350)에 접속된다. 앰프(326)의 반전 입력 단자(-)의 전위를 Vaz로 하고, 출력 단자의 전위를 Vo로 한다.
용량(325)은, 출력되는 전위(Vo)에 포함되는 노이즈 성분을 제거하기 위해 이용되는 용량이다.
타이밍 제어 회로(213)는, 스위치(311 내지 315)의 제어에 의해, 리셋 레벨을 샘플 시켜, 용량(324)에 유지시킨다. 또한, 용량(325)에 의해, 노이즈 성분이 제거된다. 노이즈 성분을 충분히 제거하려면, 샘플링 후에 타이밍 제어 회로(213)가, 일정 시간에 걸쳐서 앰프(326)를 오픈 루프 상태로 제어할 필요가 있다. 이 시간이 길수록, 노이즈 성분의 저감 효과가 높아진다.
또한, 샘플 홀드 회로(310)의 회로 구성은, 리셋 레벨을 유지할 수 있는 것이면, 도 7에 예시한 구성으로 한정되지 않는다.
도 8은, 본 기술의 제1의 실시의 형태에서의 래치 회로(354)의 동작의 한 예를 도시하는 도면이다.
제어 신호(Lat_set)가 논리값 「1」인 경우에는, 래치 회로(354)는, 판정 결과(Lat_out)를 논리값 「1」에 세트한다. 한편, 제어 신호(Lat_rst)가 논리값 「1」인 경우에는, 래치 회로(354)는, 판정 결과(Lat_out)를 논리값 「0」에 리셋한다. 또한, 제어 신호(Lat_set 및 Lat_rst)를 양방 모두 논리값 「1」로 하는 것은 금지된 것으로 한다.
또한, 제어 신호(Lat_set, Lat_rst 및 Lat_ctrl)가 논리값 「0」인 경우에 래치 회로(354)는, 판정 결과(Lat_out)의 값을 유지한다. 제어 신호(Lat_set 및 Lat_rst)가 논리값 「0」이고 제어 신호(Lat_ctrl)가 논리값 「1」인 경우에 래치 회로(354)는, 입력된 Cmp_out의 값에 의해 판정 결과(Lat_out)를 갱신한다.
도 9는, 본 기술의 제1의 실시의 형태에서의 샘플 홀드 회로(310)의 동작의 한 예를 도시하는 타이밍 차트이다.
먼저, 타이밍 제어 회로(213)는, 초기 상태에서 스위치(311)를 온 상태로 한다. 이에 의해, 샘플 홀드 회로(310)의 입력 전위가 스위치(311)를 통하여 용량(324)에 접속된다. 또한, 타이밍 제어 회로(213)는, 스위치(312)를 온 상태로 하여, 앰프(326)의 출력 단자와 입력 단자를 단락하고, 앰프(326)를 오토 제로 상태로 한다.
용량(324)의 입력측의 전위와 출력측의 전위(Va)의 전압 차분이 용량(324)에 샘플 된다. 또한, 타이밍 제어 회로(213)는, 오토 제로 중에 스위치(313 및 314)를 온 상태로 하여 용량(321, 322 및 323)를 초기화한다.
다음에 타이밍 T3에서 타이밍 제어 회로(213)는 스위치(312 및 314)를 오프 상태로 하고 오토 제로 동작을 완료시킨다. 또한, 오토 제로 동작은, 샘플 동작이라고도 불린다.
동 도면에서의 ΔVn는, 스위치(312와 313)를 오프 상태로 한 때에 발생한 kTC 노이즈를 나타낸다. 이 kTC 노이즈가 오픈 루프 상태의 앰프(326)에 의해 반전 증폭되고, 앰프(326)의 출력 단자로부터 출력된다. 그 출력 단자의 전위(Vo)의 변화는 스위치(313)와 용량(321 내지 323)을 통하여, 앰프(326)의 입력 단자에 피드백되고, 그 입력 단자의 전위(Vaz)의 변화는, 원래의 kTC 노이즈를 캔슬시키는 방향이 된다.
완전하게 모두 캔슬되지 않고 남아 있는 노이즈는 재차 증폭되어 피드백되어 간다. 이 상태로 하는 타이밍 T3부터 T4까지의 기간을 노이즈 캔슬 기간이라고 한다. 이 기간을 길게 할수록, 노이즈 증폭과 피드백 동작의 반복에 의해, 발생한 kTC 노이즈가 줄어 간다.
타이밍 T4에서 타이밍 제어 회로(213)는, 스위치(313)를 오프 상태로 하고 피드백량을 확정시키고, 노이즈 캔슬 동작을 완료시킨다. 또한, 타이밍 제어 회로(213)는 스위치(311)를 오프 상태로 하여 입력 단자로부터 절리(切離)하여, 스위치(315)를 온 상태로 하여 앰프(326)를 클로즈 루프 상태(즉, 홀드 상태)로 한다. 이 홀드 상태에서는 샘플시의 리셋 레벨이 출력측의 전위(Vo)에 나타난다. 후술하는 바와 같이, 샘플 홀드 회로(310)의 노이즈 캔슬 동작을 리셋 레벨의 변환과 병행으로 행하면, 그 시간의 오버헤드를 은폐할 수 있다. 또한, 용량(325)의 용량치에 의해, 앰프(326)의 노이즈 대역이 결정된다. 용량(321, 322 및 323)의 각각의 용량치에 의해, 출력측의 전위(Vo)로부터 입력측의 전위(Vaz)로의 피드백의 게인이 결정된다.
도 10은, 본 기술의 제1의 실시의 형태에서의 조도가 낮은 경우의 ADC(300)의 동작의 한 예를 도시하는 타이밍 차트이다.
1행을 판독한 기간의 시작시의 타이밍 T1에서, 수직 주사 회로(211)는, 화소(220)의 부유 확산층(224)을 리셋한다. 이에 의해, 리셋 레벨이 생성된다.
한편, ADC(300) 내의 컴퍼레이터(350)는 타이밍 T1에서, 수직 신호선(Vsl)의 리셋 레벨과, 램프 신호(Rmp)의 기준 레벨(Vda1)에 의거하여 오토 제로 동작을 행한다. 또한, 평행해서 ADC(300) 내의 샘플 홀드 회로(310)도 오토 제로 동작(즉, 샘플 동작)을 행한다. 또한, 타이밍 제어 회로(213)는, 일정한 펄스 기간에 걸쳐서 하이 레벨의 제어 신호(Lat_rst)를 공급하여, 래치 회로(354)를 리셋한다.
수직 신호선(Vsl)이 안정된 전위에 세트링한 타이밍 T2에서, ADC(300)는, 컴퍼레이터(350)의 오토 제로 상태를 해제하고, DAC(214)는, 기준 레벨(Vda2)의 램프 신호(Rmp)를 출력한다.
램프 신호(Rmp)나, 컴퍼레이터(350)의 내부 노드가 안정된 전위에 세트링한 타이밍 T3 이후에서, DAC(214)는, 시간 경과에 수반하여 서서히 감소하는 램프 신호(Rmp)를 출력한다. 한편, ADC(300)는, 계수를 시작한다. 이에 의해, 리셋 레벨의 AD 변환이 시작된다. 그때에, 타이밍 제어 회로(213)는, 샘플 홀드 회로(310)의 오토 제로 상태를 해제한다.
타이밍 제어 회로(213)는, 리셋 레벨의 AD 변환 중에, 샘플 홀드 회로(310)를 노이즈 캔슬 상태로 한다. ADC(300) 내의 카운터(370)는, 컴퍼레이터(350)의 비교 결과(Cmp_out)가 반전할 때까지 계수를 계속한다.
리셋 레벨의 AD 변환이 완료된 타이밍 T4에서, 타이밍 제어 회로(213)는, 샘플 홀드 회로(310)의 노이즈 캔슬 동작을 완료시킨다. 또한, 타이밍 제어 회로(213)는, 샘플 홀드 회로(310)의 입력 노드를 수직 신호선(Vsl)으로부터 절리하여, 클로즈드 루프의 홀드 상태로 설정한다. 이에 의해, 샘플 시점의 수직 신호선(Vsl)의 리셋 레벨이, 샘플 홀드 회로(310)의 출력 노드에 나타난다.
타이밍 T4의 후에, 화소(220)는, 포토 다이오드(221)로부터 부유 확산층(224)에 전하를 전송한다. 이에 의해, 수직 신호선(Vsl)에, 화소 신호(Vsig)에 응한 전압 변화가 생긴다. 한편, DAC(214)는, 램프 신호(Rmp)를 기준 레벨(Vda3)로 설정한다. 이 기준 레벨(Vda3)과, 기준 레벨(Vda1)과의 차분은, 화소 신호(Vsig)와 비교하기 위한 임계치(Vth)로서 이용된다.
그리고, 타이밍 T5 내지 T6에서, ADC(300) 내의 컴퍼레이터(350)는, 화소 신호(Vsig)의 레벨이 임계치(Vth)를 초과하는지의 여부를 판정한다.
여기서, 입사광은, 리셋 레벨 및 신호 레벨의 차분(즉, 진폭)인 화소 신호(Vsig)의 레벨이 임계치(Vth) 이하가 되는 정도의 저조도인 것으로 한다.
화소 신호(Vsig)의 레벨이 임계치(Vth) 이하이기 때문에, 타이밍 T6에서 컴퍼레이터(350)는, 로우 레벨의 비교 결과(Cmp_out)를 출력한다. 그 타이밍 T6의 직전에서, 타이밍 제어 회로(213)는, 일정한 펄스 기간에 걸쳐서 하이 레벨의 제어 신호(Lat_ctrl)를 송신한다. 이에 의해, 로우 레벨의 비교 결과(Cmp_out)가 판정 결과(Lat_out)로서 래치 회로(354)에 유지된다.
타이밍 T6 이후에서 감쇠부(360)는, 로우 레벨의 판정 결과(Lat_out)에 따라, 용량(362)의 접속처를 바꾸지 않고, 수직 신호선(Vsl)인 채로 한다. 이에 의해, 화소 신호(Vsig)는 감쇠되지 않고, 그대로 AD 변환된다.
판정 동작이 종료된 후에 DAC(214)는, 램프 신호(Rmp)의 레벨을 재차, 기준 레벨(Vda2)로 설정한다.
램프 신호(Rmp)나, 컴퍼레이터(350)의 내부 노드가 안정된 전위에 세트링한 후의 타이밍 T7 내지 T8에서, DAC(214)는, 시간 경과에 수반하여 서서히 감소하는 램프 신호(Rmp)를 출력한다. 한편, ADC(300)는, 비교 결과(Cmp_out)가 반전할 때까지 계수를 행한다. 이에 의해, 신호 레벨의 AD 변환이 행해진다.
여기서, 카운터(370)는, 리셋 레벨의 AD 변환 기간과 신호 레벨의 AD 변환 기간의 각각에서, 증분치의 극성을 역으로 하여 계수를 행한다. 예를 들면, 리셋 레벨의 AD 변환 기간에서 카운터(370)는, 증분치를 마이너스로 하여 다운 카운트를 행하여, 계수치(Cnt_out)를 출력한다. 한편, 신호 레벨의 AD 변환 기간에서 카운터(370)는, 증분치를 플러스로 하여 업 카운트를 행하여, 계수치(Cnt_out)를 출력한다. 이와 같이 증분치의 극성을 역으로 함에 의해, 신호 레벨의 AD 변환의 종료시의 계수치(Cnt_out)는, 리셋 레벨의 계수치와 신호 레벨의 계수치와의 차분이 된다. 이에 의해, CDS(Correlated Double Sampling) 처리를 ADC(300)의 내부에서 행할 수 있다. 동 도면에서의 속이 흰 화살표는, 화소 신호(Vsig)의 계수치를 나타낸다.
또한, ADC(300)는, 업 카운트 및 다운 카운트에 의해 CDS 처리를 시행하고 있는데, 이 구성으로 한정되지 않는다. 예를 들면, ADC(300)가 업 카운트 및 다운 카운트의 일방만을 행하는 구성이라도 좋다. 이 경우에는, ADC(300)의 후단(예를 들면, 디지털 신호 처리부(261) 내)에, CDS 처리부가 추가되고, 그 CDS 처리부가, CDS 처리를 실행한다.
도 11은, 본 기술의 제1의 실시의 형태에서의 조도가 높은 경우의 ADC(300)의 동작의 한 예를 도시하는 타이밍 차트이다. 동 도면에서의 타이밍 T1 내지 T6까지의 ADC(300)의 동작은, 도 10에 예시한 조도가 낮은 경우와 마찬가지이다.
여기서, 입사광은, 화소 신호(Vsig)의 레벨이 임계치(Vth)를 초과하는 정도의 고조도인 것으로 한다.
화소 신호(Vsig)의 레벨이 임계치(Vth)를 초과하기 때문에, 타이밍 T6에서 컴퍼레이터(350)는, 하이 레벨의 비교 결과(Cmp_out)를 출력한다. 그 타이밍 T6의 직전에서, 타이밍 제어 회로(213)는, 일정한 펄스 기간에 걸쳐서 하이 레벨의 제어 신호(Lat_ctrl)를 송신한다. 이에 의해, 하이 레벨의 비교 결과(Cmp_out)가 판정 결과(Lat_out)로서 래치 회로(354)에 유지된다.
타이밍 T6 이후에 있어서 감쇠부(360)는, 하이 레벨의 판정 결과(Lat_out)에 따라, 용량(362)의 접속처를 샘플 홀드 회로(310)의 출력 단자에 전환한다. 이에 의해, 감쇠부(360)는, 화소 신호(Vsig)를, 식 6에 예시한 게인(k)에 의해 감쇠할 수 있다.
판정 동작이 종료된 후에 DAC(214)는, 램프 신호(Rmp)의 레벨을 재차, 기준 레벨(Vda2)로 설정한다.
램프 신호(Rmp)나, 컴퍼레이터(350)의 내부 노드가 안정된 전위에 세트링한 후의 타이밍 T7 내지 T8에서, DAC(214)는, 시간 경과에 수반하여 서서히 감소하는 램프 신호(Rmp)를 출력한다. 한편, ADC(300)는, 비교 결과(Cmp_out)가 반전할 때까지 계수를 행한다. 이에 의해, 신호 레벨의 AD 변환이 행해진다.
일반적으로, 싱글 슬로프형의 ADC(300)에서는, 아날로그 신호의 레벨이 높을수록, 컴퍼레이터(350)의 비교 결과가 반전할 때까지의 시간(즉, AD 변환에 필요로 하는 시간)이 길어진다. 그러나, 고조도시에, 감쇠부(360)가, 비교적 고레벨의 화소 신호(Vsig)를 감쇠함에 의해, 신호 레벨의 AD 변환에 필요로 하는 시간을 단축할 수 있다. 예를 들면, 게인(k)을 1/4로 설정함에 의해, AD 변환에 필요로 하는 시간을 1/4로 단축할 수 있다. 이에 의해, 1행을 AD 변환하는 기간중에서, 신호 레벨의 AD 변환 시간이 차지하는 비율이 지배적인 고계조(예를 들면, 14비트 이상 등)의 AD 변환을 행할 때에, 효과적으로 AD 변환 시간을 단축할 수 있다.
또한, 화소 신호(Vsig)의 감쇠에 의해, 감쇠하지 않은 경우와 비교하여, 램프 신호(Rmp)의 레인지가 좁아도 된다. 이 때문에, 컴퍼레이터(350)나 DAC(214)는, 비교적 낮은 전원 전압을 상정하여 설계할 수 있다. 이에 의해, 컴퍼레이터(350)나 DAC(214)의 소비 전력을 삭감할 수 있다. AD 변환 시간의 단축의 효과와, 컴퍼레이터(350)나 DAC(214)의 소비 전력의 삭감 효과의 상승 효과에 의해, 1회의 AD 변환에 필요로 하는 ADC(300)의 소비 전력의 삭감 효과는 매우 크다. 또한, 샘플 홀드 회로(310)의 추가와, 컴퍼레이터(350)와의 소규모의 개량에 의해, AD 변환 속도의 향상을 실현할 수 있다. DAC(214)나 카운터(370)의 개량은 거의 불필요하기 때문에, 개량에 의한 회로 면적의 오버헤드는 적다.
단, 화소 신호를 게인(k)에 의해 감쇠하는 경우, 후단의 디지털 신호 처리부(261)에서, 그 게인(k)의 역수를 디지털 신호에 승산하여 원래로 되돌릴 필요가 있다. 이 때문에, ADC(300)는, 판정 결과(Lat_out)를 디지털 신호 처리부(261)에 출력하고 있다. 또한, 저조도인 경우에는, ADC(300)는, 화소 신호(Vsig)를 감쇠할 필요는 없고, 디지털 신호 처리부(261)도 디지털 신호에 대해 승산 처리를 행하지 않는다.
감쇠하기 위한 게인(k)은, 식 6에 의해, 용량(361 및 362)의 각각의 용량치의 비율에 의해 결정된다. 그 게인(k)에 의거하여, 화소 신호와 비교하기 위한 임계치(Vth)는, 기준 레벨(Vda1)과 신호 레벨 변환 중의 램프 신호(Rmp)의 최소치 사이의 전압을 Vrange로 하여, 다음 식을 충족시키는 값으로 설정된다.
Vth=Vrange×k … 식 7
게인(k)을 작게 할수록, 신호 레벨의 AD 변환 시간이 짧아지고, AD 변환의 속도를 빠르게 할 수 있다. 단, 게인(k)을 작게 할수록, 식 7에 의해, 임계치(Vth)도 작아지고, 판정 결과(Lat_out)에 응한 셀렉터(363)의 전환 동작에 의한 오차가, 신호량이 작은 범위에 현저하게 나타날 우려가 있다. 이 때문에, 게인(k)은, AD 변환의 속도와, 오차의 특성과의 밸런스를 고려하여 최적치로 설정된다.
[고체 촬상 소자의 동작례]
도 12는, 본 기술의 제1의 실시의 형태에서의 고체 촬상 소자(200)의 동작의 한 예를 도시하는 플로우 차트이다. 이 동작은, 예를 들면, 화상 데이터를 촬상하기 위한 소정의 어플리케이션이 실행된 때에 시작된다.
고체 촬상 소자(200) 내의 소정의 행의 화소(220)는, 노광 종료의 직전에 리셋 레벨을 생성하고(스텝 S901), ADC(300)는, 리셋 레벨을 AD 변환한다(스텝 S902).
그리고, 노광 종료시에 화소(220)는, 신호 레벨을 생성하고(스텝 S903), 컴퍼레이터(350)는, 화소 신호(Vsig)가 임계치(Vth)를 초과하는지의 여부를 판단한다(스텝 S904).
화소 신호(Vsig)가 임계치(Vth)를 초과하는 경우(스텝 S904: Yes), ADC(300)는, 화소 신호(Vsig)를 감쇠하고(스텝 S905), 신호 레벨을 변환한다(스텝 S906). 그리고 디지털 신호 처리부(261)는, 디지털 신호에 게인(k)의 역수를 승산하는 승산 처리를 행한다(스텝 S907).
한편, 화소 신호(Vsig)가 임계치(Vth) 이하인 경우(스텝 S904: No), ADC(300)는, 신호 레벨을 변환한다(스텝 S909).
스텝 S907 또는 S909의 후에 고체 촬상 소자(200)는, 전행(全行)의 판독이 종료되었는지의 여부를 판단한다(스텝 S908). 전행의 판독이 종료되지 않은 경우에(스텝 S908: No), 고체 촬상 소자(200)는, 판독한 행을 변경하고, 스텝 S901 이후를 반복하여 실행한다. 한편, 전행의 판독이 종료된 경우에(스텝 S908: Yes), 고체 촬상 소자(200)는, 1장의 화상 데이터를 촬상하기 위한 동작을 종료한다. 복수장의 화상 데이터를 연속하여 판독하는 경우에는, 스텝 S901 내지 S909가 반복하여 실행된다.
이와 같이, 본 기술의 제1의 실시의 형태에 의하면, 화소 신호의 레벨이 소정의 임계치를 초과하는 경우에, 감쇠부(360)가, 그 화소 신호를 감쇠시키기 때문에, 컴퍼레이터(350)의 비교 결과가 반전할 때까지의 시간을 단축할 수 있다. 이에 의해, AD 변환의 속도를 빠르게 할 수 있다.
<2. 제2의 실시의 형태>
상술한 제1의 실시의 형태에서는, 고조도시에는, 저조도시와 달리, 용량(361 및 362)의 각각에는, 비대칭의 전위(즉, 리셋 레벨 및 신호 레벨)가 인가된다. 이에 의해, 그 리셋 레벨을 출력하는 샘플 홀드 회로(310)의 특성 편차가, CDS 처리에 의해서도 캔슬되지 않고 남아, 화상 데이터에 고정 패턴 노이즈(FPN: Fixed Pattern Noise)가 발생할 우려가 있다. 이 제2의 실시의 형태의 고체 촬상 소자(200)는, 열마다의 오프셋 성분을 보정하여, 고정 패턴 노이즈를 억제하는 점에서 제1의 실시의 형태와 다르다.
도 13은, 본 기술의 제2의 실시의 형태에서의 고체 촬상 소자(200)의 한 구성례를 도시하는 블록도이다. 이 제2의 실시의 형태의 고체 촬상 소자(200)는, 기준 전압 생성부(215)를 또한 구비하는 점에서 제1의 실시의 형태와 다르다. 또한, 고체 촬상 소자(200)에는, 촬상 제어부(130)로부터의 모드 신호(MODE)가 또한 입력된다.
여기서, 모드 신호(MODE)는, 통상 모드와 오프셋 연산 모드를 포함하는 각종의 모드의 어느 하나를 나타내는 신호이다. 통상 모드는, 화상 데이터를 촬상하기 위한 모드이고, 오프셋 연산 모드는, 오프셋 성분을 연산하기 위한 모드이다.
또한, 제2의 실시의 형태의 화소 어레이부(212)에서, 통상 화소(230)와, 적어도 1행의 더미 화소(240)가 배치된다.
통상 화소(230)는, 입사광을 광전변환하여 화소 신호를 생성하는 화소이고, 제1의 실시의 형태의 화소(220)와 같은 구성이다.
더미 화소(240)는, 기준 전압 생성부(215)로부터의 기준 전압에 응한 신호를 더미 신호로서 생성하는 것이다.
기준 전압 생성부(215)는, 오프셋 연산 모드에서, 기준 전압을 생성하여 각 열의 더미 화소(240)에 공급하는 것이다.
또한, 칼럼 신호 처리 회로(260)는 오프셋 연산 모드에서, 더미 신호에 의거하여 열마다 오프셋 성분을 연산한다. 또한, 통상 모드에서 칼럼 신호 처리 회로(260)는, 연산한 오프셋 성분을 열마다 제거함에 의해, 디지털 신호를 보정한다.
도 14는, 본 기술의 제2의 실시의 형태에서의 더미 화소(240)의 한 구성례를 도시하는 회로도이다. 이 더미 화소(240)는, 증폭 트랜지스터(241) 및 선택 트랜지스터(242)를 구비한다.
증폭 트랜지스터(241)는, 기준 전압 생성부(215)로부터의 기준 전압(Vm_out)을 증폭하는 것이다. 선택 트랜지스터(242)는, 수직 주사 회로(211)로부터의 선택 신호(SEL)에 따라, 증폭된 기준 전압(Vm_out)의 신호를 더미 신호로서 수직 신호선(Vsl)를 통하여 출력하는 것이다.
도 15는, 본 기술의 제2의 실시의 형태에서의 수직 신호선(Vsl)을 접속하여 통계 처리를 행할 때의 ADC(300)의 동작의 한 예를 도시하는 타이밍 차트이다.
타이밍 T10 이후의 오프셋 연산 모드에서, 수직 주사 회로(211)는, 통상 화소(230)의 행을 구동하지 않고, 더미 화소(240)의 행을 선택 신호(SEL)에 의해 구동한다. 또한, 기준 전압 생성부(215)는, 「0」볼트(V)와, Vmd 볼트(V)의 어느 하나에 기준 전압(Vm_out)을 조정함에 의해, 수직 신호선(Vsl)의 진폭을 임의의 값으로 제어할 수 있다. 예를 들면, 타이밍 T10 내지 T12와, 타이밍 T13 내지 T15의 기간의 각각에서 「0」볼트(V)의 기준 전압(Vm_out)이 공급된다. 또한, 타이밍 T12 내지 T13과, 타이밍 T15 내지 T16의 기간의 각각에서 Vmd 볼트(V)의 기준 전압(Vm_out)이 공급된다. 기준 전압의 진폭(즉, Vmd)의 값은, 임계치(Vth) 부근으로 설정된다.
또한, 타이밍 제어 회로(213)는, 타이밍 T10에서 제어 신호(Lat_rst)를 펄스 기간에 걸쳐서 공급하고, 타이밍 T10 내지 T11에서 제어 신호(Lat_set)를 로우 레벨로 한다. 판정 결과(Lat_out)를 논리값 「0」에 고정된다. 이에 의해, 용량(362)은, 수직 신호선(Vsl)에 접속되고, 더미 신호가 감쇠되지 않고 출력된다.
한편, 타이밍 T13 이후에서, 타이밍 제어 회로(213)는, 신호 레벨의 AD 변환시에 Lat_set를 논리값 「1」에 함에 의해, 그 기간의 판정 결과(Lat_out)를 논리값 「1」에 고정한다. 이에 의해, 용량(362)은, 신호 레벨의 AD 변환시에 샘플 홀드 회로(310)에 접속되고, 더미 신호가 감쇠된다.
접속처를 샘플 홀드 회로(310)로 하는지(즉, 더미 신호를 감쇠한다)의 여부와, 기준 전압이 「0」 및 「Vmd」의 어느 것인지의 조합은, 4가지이다. 이 조합의 각각에서, 열마다, 복수의 더미 신호가 생성된다. 예를 들면, 수직 주사 회로(211)는, 타이밍 T10 내지 T12의 기간에서, 수평 동기 신호(HSYNC)에 동기하여, 더미 화소(240)의 행을 복수회 선택한다. 여기서, 수평 동기 신호(HSYNC)는, 행을 판독하는 타이밍을 지시하는 주기 신호이고, 수직 동기 신호(VSYNC)보다 주파수가 높다. 또한, 타이밍 T12 내지 T13의 기간과, 타이밍 T13 내지 T15의 기간과, 타이밍 T15 내지 T16의 기간의 각각에서도 마찬가지로, 더미 화소(240)의 행이 복수회 선택된다. 이들 4개의 기간에서, 디지털 신호 처리부(261)는, 열마다 더미 신호의 평균치를 구한다.
타이밍 T10 내지 T12의 기간과, 타이밍 T12 내지 T13의 기간의 각각의 i열째(i는, 정수)의 평균치를 E1(i) 및 E2(i)로 한다. 또한, 타이밍 T13 내지 T15의 기간과, 타이밍 T15 내지 T16의 기간의 각각의 i열째의 평균치를 E3(i) 및 E4(i)로 한다. 평균치 E1(i)는, 기준 전압이 「0」이고, 더미 신호가 감쇠되지 않는 경우의 통계량이다. 평균치 E2(i)는, 기준 전압이 「Vmd」이고, 더미 신호가 감쇠되지 않는 경우의 통계량이다. 또한, 평균치 E3(i)는, 기준 전압이 「0」이고, 더미 신호가 감쇠된 경우의 통계량이다. 평균치 E4(i)는, 기준 전압이 「Vmd」이고, 더미 신호가 감쇠된 경우의 통계량이다. 이와 같이 평균치를 구함에 의해, 오프셋 성분을 산출한 때에 생기는 랜덤 노이즈의 영향을 저감할 수 있다.
타이밍 T10 내지 T11의 수평 동기 신호(HSYNC)의 주기 내에서, ADC(300)는, 리셋 레벨 및 신호 레벨을 AD 변환한다. 또한, 타이밍 제어 회로(213)는, 타이밍 T10에서 제어 신호(Lat_rst)를 펄스 기간에 걸쳐서 공급하고, 타이밍 T10 내지 T11에서 제어 신호(Lat_set)를 로우 레벨로 한다. 이에 의해, 판정 결과(Lat_out)는, 논리값 「0」에 고정된다. 타이밍 T11부터 타이밍 T13까지의 수평 동기 신호(HSYNC)의 주기의 각각에서도 마찬가지이다.
도 16은, 본 기술의 제2의 실시의 형태에서의 샘플 홀드 회로(310)를 접속하여 통계 처리를 행할 때의 ADC(300)의 동작의 한 예를 도시하는 타이밍 차트이다.
타이밍 T13 내지 T14의 수직 동기 신호(VSYNC)의 주기 내에서, ADC(300)는, 리셋 레벨 및 신호 레벨을 AD 변환한다. 또한, 타이밍 제어 회로(213)는, 타이밍 T13에서 제어 신호(Lat_rst)를 펄스 기간에 걸쳐서 공급하고, 판정 동작 후의 타이밍 T14 내지 T15에서 제어 신호(Lat_set)를 하이 레벨로 한다. 이에 의해, AD 변환 기간 내의 신호 레벨의 판정 결과(Lat_out)는, 논리값 「1」에 고정된다. 타이밍 T14부터 타이밍 T16까지의 수직 동기 신호(VSYNC)의 주기의 각각에서도 마찬가지이다.
도 17은, 본 기술의 제2의 실시의 형태에서의 디지털 신호 처리부(261)의 한 구성례를 도시하는 블록도이다. 이 디지털 신호 처리부(261)는, 보정 처리부(262) 및 오프셋 유지부(263)를 열마다 구비한다. 또한, 디지털 신호 처리부(261)는, 통계 처리부(264) 및 오프셋 연산부(265)를 구비한다.
통계 처리부(264)는, 오프셋 연산 모드에서, 더미 신호를 이용하여 평균치 E1(i) 내지 E4(i)를 열마다 연산하는 것이다. 열수가 I인 경우에는, 평균치 E1(i) 내지 E4(i)는, 각각 I개씩 연산된다.
또한, 통계 처리부(264)는, 평균치를 연산하고 있는데, 중앙치나 합계량 등, 평균치 이외의 통계량을 연산할 수도 있다.
오프셋 연산부(265)는, 오프셋 성분을 연산하는 것이다. 화소 신호의 감쇠율(즉, 게인)은, 용량(361 및 362)의 용량치나, 그러한 용량의 비교기(355)측의 노드의 기생 용량에 의존하고, 제조 편차에 의해, 칼럼 사이나 칩 사이에서, 그 값이 변동하는 것이 상정된다. 오프셋 연산부(265)는, 예를 들면, 다음 식에 의해, 게인(k(i))을 열마다 산출한다.
k(i)={E2(i)-E1(i)}/{E4(i)-E3(i)} … 식 8
열마다의 샘플 홀드 회로(310)의 특성에 의해, 샘플·홀드된 전위와, 원래의 수직 신호선(Vsl)의 전위와의 사이에 오프셋이 생기고, 그 오프셋량은, 열마다 다르다. 오프셋 연산부(265)는, 식 8로 구한 게인(k(i))을 이용하여, 다음 식에 의해, 오프셋 성분(Ofs(i))을 연산한다.
Ofs(i)={E3(i)-E1(i)}/k(i) … 식 9
i열째의 오프셋 성분(Ofs(i)) 및 게인(k(i))은, 그 열에 대응하는 오프셋 유지부(263)에 유지된다. 오프셋 유지부(263)로서, SRAM(Static Random Access Memory)이나 레지스터가 이용된다.
보정 처리부(262)는, 통상 모드에서, 오프셋 성분(Ofs(i))의 제거에 의해 보정을 행하는 것이다. 판정 결과(Lat_out)가 「1」이 된 고조도시에서, 보정 후의 화소 데이터(P(i))의 값은, 예를 들면, 다음 식에 의해 표시된다.
P(i)={Cnt_out(i)-Ofs(i)}×{1/k(i)} … 식 10
특히 고조도의 신호에는 광 쇼트 노이즈가 많이 포함되어 있기 때문에, 허용되는 FPN의 정도는 저조도의 신호에 비하여 적다. 이 때문에, 고조도의 경우에, 보정 정밀도가 비교적 낮게 끝나고, 교정을 위한 오프셋 연산 모드(mode) 시간은 짧아도 좋다.
도 18은, 본 기술의 제2의 실시의 형태에서의 디지털 신호 처리부(261)의 동작의 한 예를 도시하는 도면이다. 모드 신호(MODE)가 통상 모드로 설정되고, 판정 결과(Lat_out)가 「0」의 저조도인 경우에 디지털 신호 처리부(261)는, 디지털 신호(Cnt_out)(i)를 그대로 화소 데이터(P(i))로서 출력한다.
한편, 모드 신호(MODE)가 통상 모드로 설정되고, 판정 결과(Lat_out)가 「1」의 고조도인 경우에 디지털 신호 처리부(261)는, 디지털 신호(Cnt_out)(i)를 식 10에 의해 보정하여, 화소 데이터(P(i))로서 출력한다.
또한, 모드 신호(MODE)가 오프셋 연산 모드로 설정된 경우에 디지털 신호 처리부(261)는, 식 8 및 식 9에 의해 열마다 오프셋 성분(Ofs(i))을 연산한다.
이와 같이, 본 기술의 제2의 실시의 형태에 의하면, 디지털 신호 처리부(261)가, 더미 신호를 이용하여 열마다 오프셋 성분을 구하고, 열마다 보정하기 때문에, 오프셋 성분에 의한 고정 패턴 노이즈를 저감할 수 있다.
[변형례]
상술한 제2의 실시의 형태에서는, 용량(361 및 362)의 각각의 용량치의 비율에 의해, 게인(k)을 최적치로 설정하고 있다. 그러나, 제조 편차 등에 의해, 열마다나 칩마다, 최적치가 다른 것이 있다. 이 제2의 실시의 형태의 변형례의 고체 촬상 소자(200)는, 합성 용량의 용량치를 조정하는 점에서 제1의 실시의 형태와 다르다.
도 19는, 본 기술의 제2의 실시의 형태의 변형례에서의 컴퍼레이터(350)의 한 구성례를 도시하는 회로도이다. 이 제2의 실시의 형태의 변형례의 컴퍼레이터(350)는, 접속처 설정치 유지부(356)를 또한 구비하는 점에서 제2의 실시의 형태와 다르다.
접속처 설정치 유지부(356)는, 감쇠부(360) 내의 용량의 접속처를 나타내는 설정치를 유지하는 것이다. SRAM이나 레지스터 등이 접속처 설정치 유지부(356)로서 이용된다.
도 20은, 본 기술의 제2의 실시의 형태의 변형례에서의 감쇠부(360)의 한 구성례를 도시하는 회로도이다. 이 제2의 실시의 형태의 변형례의 감쇠부(360)는, 용량(361 및 362) 대신에, M(M은, 정수)개의 셀렉터(364)와, M개의 용량(365)을 구비하는 점에서 제2의 실시의 형태와 다르다.
M개의 용량(365)은, 비교기(355)의 반전 입력 단자에 병렬로 접속된다. 또한, 접속처 설정치 유지부(356)에는, M비트의 설정치가 유지된다. 이 설정치의 m(m은, 0 내지 M-1의 정수)비트째는, m번째의 셀렉터(364)에 입력된다.
셀렉터(364)는, 설정치의 대응하는 비트에 따라, 수직 신호선(Vsl)과 셀렉터(363)의 출력 단자의 어느 하나를 대응하는 용량(365)에 접속하는 것이다. m번째의 셀렉터(364)는, 예를 들면, m비트째가 논리값 「0」인 경우에 수직 신호선(Vsl)을 대응한 용량(365)에 접속하고, 그 m비트째가 논리값 「1」인 경우에 셀렉터(363)의 출력 단자를 용량(365)에 접속한다.
M개의 셀렉터(364)에 의해, M개의 용량(365)의 일부가 수직 신호선(Vsl)에 접속되고, 나머지가 셀렉터(363)의 출력 단자에 접속된다. 수직 신호선(Vsl)에 접속된 용량(365)의 합성 용량은, 식 6에서 C1에 해당하고, 나머지 용량(365)의 합성 용량은, C2에 해당한다. 또한, 셀렉터(363)는, 특허청구의 범위에 기재된 제1 셀렉터의 한 예이고, 셀렉터(364)는, 특허청구의 범위에 기재된 제2 셀렉터의 한 예이다.
상술한 바와 같이 M비트의 설정치를 변경함에 의해, 식 6의 C1 및 C2의 비율을 제어하고, 게인(k)을 적절한 값에 조정할 수 있다.
또한, 제1의 실시의 형태의 감쇠부(360)에서도 동 도면에 예시한 구성을 적용할 수 있다.
이와 같이, 본 기술의 제2의 실시의 형태의 감쇠부(360)는, M개의 용량(365)의 각각의 접속처를 설정치에 의해 변경하기 때문에, 설정치에 의해 용량치 C1 및 C2의 비율을 제어하고, 게인(k)을 적절한 값에 조정할 수 있다.
<3. 제3의 실시의 형태>
상술한 제1의 실시의 형태에서는, 일정한 전하 전압 변환 효율에 의해 화소(220)가 화소 신호를 생성하고 있는데, 저조도일 때의 노이즈를 저감하는 관점에서, 서로 다른 2개의 전하 전압 변환 효율에 의해 화소 신호를 생성하는 것이 바람직하다. 이 제3의 실시의 형태의 화소(220)는, 서로 다른 2개의 전하 전압 변환 효율의 각각에 의해 화소 신호를 생성하는 점에서 제1의 실시의 형태와 다르다.
도 21은, 본 기술의 제3의 실시의 형태에서의 화소(220)의 한 구성례를 도시하는 회로도이다. 이 제3의 실시의 형태의 화소(220)는, 변환 효율 제어 트랜지스터(227)를 또한 구비하는 점에서 제1의 실시의 형태와 다르다. 변환 효율 제어 트랜지스터(227)로서, 예를 들면, N형의 MOS 트랜지스터가 이용된다.
리셋 트랜지스터(223) 및 변환 효율 제어 트랜지스터(227)는, 전원 전압(VDD)의 단자와, 부유 확산층(224)의 사이에서 직렬로 접속된다. 또한, 변환 효율 제어 트랜지스터(227)의 게이트에는, 수직 주사 회로(211)로부터의 제어 신호(FDG)가 입력된다.
수직 주사 회로(211)가, 리셋 직후에 펄스 기간에 걸쳐서 하이 레벨의 제어 신호(FDG)를 공급하고, 그 이후는 로우 레벨로 제어함에 의해, 화소(220)는, 소정치보다 높은 전하 전압 변환 효율에 의해, 화소 신호를 생성할 수 있다. 한편, 수직 주사 회로(211)가, 항상 하이 레벨의 제어 신호(FDG)를 공급함에 의해, 화소(220)는, 소정치보다 낮은 전하 전압 변환 효율에 의해, 화소 신호를 생성할 수 있다. 이하, 높은 쪽의 전하 전압 변환 효율을 단지 「고변환 효율」로 칭하고, 낮은 쪽의 전하 전압 변환 효율을 단지 「저변환 효율」로 칭한다.
도 22는, 본 기술의 제3의 실시의 형태에서의 감쇠부(360)의 한 구성례를 도시하는 회로도이다. 이 제3의 실시의 형태의 감쇠부(360)는, 셀렉터(380)를 또한 구비하는 점에서 제1의 실시의 형태와 다르다. 셀렉터(380)에는, N형 트랜지스터(381 및 382)가 배치된다. 또한, 셀렉터(363)에는, 예를 들면, N형 트랜지스터(391 및 392)와 인버터(393)가 배치된다. N형 트랜지스터(381 및 382)와, N형 트랜지스터(391 및 392)로서, 예를 들면, MOS 트랜지스터가 이용된다. 또한, 셀렉터(380)는, 특허청구의 범위에 기재된 제1 용량측 셀렉터의 한 예이고, 셀렉터(363)는, 특허청구의 범위에 기재된 제2 용량측 셀렉터의 한 예이다.
N형 트랜지스터(381)는, 타이밍 제어 회로(213)로부터의 선택 신호(SELd)에 따라 수직 신호선(Vsl)을 용량(361)에 접속하는 것이다. N형 트랜지스터(382)는, 타이밍 제어 회로(213)로부터의 선택 신호(xSELd)에 따라 샘플 홀드 회로(310)의 출력 단자를 용량(361)에 접속하는 것이다. 선택 신호(xSELd)는, 선택 신호(SELd)를 반전한 신호이다. 이 구성에 의해, 선택 신호(SELd)가 하이 레벨일 때에 셀렉터(380)는, 수직 신호선(Vsl)을 용량(361)에 접속하고, 로우 레벨일 때에 샘플 홀드 회로(310)의 출력 단자를 용량(361)에 접속한다.
또한, 인버터(393)는, 래치 회로(354)로부터의 판정 결과(Lat_out)를 반전해 N형 트랜지스터(391)의 게이트에 공급하는 것이다. N형 트랜지스터(391)는, 판정 결과(Lat_out)의 반전 신호에 따라, 수직 신호선(Vsl)을 용량(362)에 접속하는 것이다. N형 트랜지스터(392)는, 판정 결과(Lat_out)에 따라, 샘플 홀드 회로(310)의 출력 단자를 용량(362)에 접속하는 것이다.
도 23은, 본 기술의 제3의 실시의 형태에서의 통상 구동 모드 및 듀얼 게인 구동 모드의 각각의 ADC의 동작의 한 예를 도시하는 타이밍 차트이다. 촬상 제어부(130)는, 통상 구동 모드 및 듀얼 게인 구동 모드의 어느 하나를 나타내는 모드 신호(DG)를 공급한다. 여기서, 통상 구동 모드는, 화소(220)가, 고변환 효율 및 저변환 효율의 어느 하나만에 의해 화소 신호를 생성하는 모드이다. 한편, 듀얼 게인 구동 모드는, 화소(220)가, 고변환 효율 및 저변환 효율의 양방에 의해 화소 신호를 생성하는 모드이다.
동 도면에서의 a에 예시하는 바와 같이 통상 구동 모드에서, ADC(300)는, 수평 동기 신호(HSYNC)에 동기하여, 행마다, 화소 신호의 리셋 레벨 및 신호 레벨을 1회씩 AD 변환한다. 한편, 동 도면에서의 b에 예시하는 바와 같이 듀얼 게인 구동 모드에서, 화소(220)는, 고변환 효율에 의해 화소 신호를 생성하고, 다음에 저변환 효율에 의해 화소 신호를 생성한다. 또한, ADC(300)는, 수평 동기 신호(HSYNC)에 동기하여, 행마다, 고변환 효율에 의한 화소 신호의 리셋 레벨 및 신호 레벨을 AD 변환하고, 다음에 저변환 효율에 의한 화소 신호의 리셋 레벨 및 신호 레벨을 AD 변환한다.
또한, 듀얼 게인 모드에서, ADC(300)의 후단의 디지털 신호 처리부(261)는, 고변환 효율에 의한 디지털 신호(Cnt_out)가 풀 코드 미만인 경우에, 그 신호를 필요에 응하여 보정하여, 그 화소의 신호로서 출력한다. 한편, 고변환 효율에 의한 디지털 신호(Cnt_out)가 풀 코드인 경우에, 디지털 신호 처리부(261)는, 저변환 효율에 의한 디지털 신호(Cnt_out)를 필요에 응하여 보정하여, 그 화소의 신호로서 출력한다. 이에 의해, 다이내믹 레인지를 확대하고, 저조도의 신호의 노이즈를 저감할 수 있다. 단, 듀얼 게인 구동 모드에서는, 통상 구동 모드와 비교하여 판독 속도가 저하되고, 소비 전력이 증대한다. 촬상 제어부(130)는, 상황에 응하여, 또는, 유저의 조작에 따라, 듀얼 게인 구동 모드를 설정한다.
도 24는, 본 기술의 제3의 실시의 형태에서의 통상 구동 모드시에 조도가 낮은 경우의 ADC의 동작의 한 예를 도시하는 타이밍 차트이다. 또한, 도 25는, 본 기술의 제3의 실시의 형태에서의 통상 구동 모드시에 조도가 높은 경우의 ADC의 동작의 한 예를 도시하는 타이밍 차트이다.
도 24 및 도 25에는, 도 10 및 도 11에 예시한 제1의 실시의 형태와 비교하고, 제어 신호(FDG) 및 선택 신호(SELd)의 기재가 추가되어 있다.
통상 구동 모드에서, 수직 주사 회로(211)는, 예를 들면, 하이 레벨의 제어 신호(FDG)를 공급하고, 저변환 효율에 의해 화소 신호를 생성시킨다. 또한, 통상 구동 모드에서 타이밍 제어 회로(213)는, 하이 레벨의 선택 신호(SELd)를 공급한다. 또한, 통상 구동 모드에서, 수직 주사 회로(211)는, 리셋 직후에 펄스 기간에 걸쳐서 제어 신호(FDG)를 하이 레벨로 하고 그 이후는 로우 레벨로 하여 고변환 효율에 의해 화소 신호를 생성시켜도 좋다.
도 26은, 본 기술의 제3의 실시의 형태에서의 듀얼 게인 구동 모드시의 고변환 효율의 화소 신호의 AD 변환을 행하는 ADC(300)의 동작의 한 예를 도시하는 타이밍 차트이다.
타이밍 T21 내지 T22의 펄스 기간에서, 수직 주사 회로(211)는, 하이 레벨의 제어 신호(FDG)를 공급하고, 타이밍 T22에서 제어 신호(FDG)를 로우 레벨로 한다. 이 기간의 수직 신호선(Vsl)의 전위는, 저변환 효율에 의한 리셋 레벨에 해당한다. 그리고, 타이밍 T22 이후는, 고변환 효율에 의해 화소 신호가 생성된다.
타이밍 T22 내지 T23에서, ADC(300)는, 오토 제로 상태가 되고, 타이밍 T24 내지 T25에서, 고변환 효율에 의한 리셋 레벨을 AD 변환한다. 또한, 타이밍 T25 내지 T26에서, 수직 신호선(Vsl)의 전위는, 고변환 효율에 의한 신호 레벨로 변동하고, 타이밍 T26 내지 T27에서 ADC(300)는, 그 신호 레벨을 AD 변환한다.
도 27은, 본 기술의 제3의 실시의 형태에서의 듀얼 게인 구동 모드시의 저변환 효율의 화소 신호의 AD 변환을 행하는 ADC(300)의 동작의 한 예를 도시하는 타이밍 차트이다.
타이밍 T28에서, 수직 주사 회로(211)는, 제어 신호(FDG)를 하이 레벨로 한다. 이에 의해, 타이밍 T28 이후는, 저변환 효율에 의해 화소 신호가 생성된다.
타이밍 T28 내지 T29에서, ADC(300)는, 오토 제로 상태가 되고, 타이밍 T30 내지 T31에서, 저변환 효율에 의한 리셋 레벨을 AD 변환한다. 또한, 타이밍 T31 내지 T32에서, 수직 신호선(Vsl)의 전위는, 저변환 효율에 의한 신호 레벨로 변동하고, 타이밍 T32 내지 T33에서 ADC(300)는, 그 신호 레벨을 AD 변환한다. 도 26 및 도 27에 예시한 제어에 의해, 듀얼 게인 구동 모드일 때에는 화소 신호는 감쇠되지 않는다.
도 28은, 본 기술의 제3의 실시의 형태에서의 화소 신호 레벨 및 AD 변환치와 신호 전하량 사이의 관계의 한 예를 도시하는 그래프이다. 동 도면에서의 a는, 화소 신호의 레벨과 신호 전하량 사이의 관계의 한 예를 도시하는 그래프이다. 동 도면에서의 a의 종축은 화소 신호의 레벨이고, 횡축은 신호 전하량이다. 동 도면에서의 b는, 고변환 효율에 의한 화소 신호의 보정 전의 AD 변환치(디지털 신호(Cnt_out))와, 신호 전하량 사이의 관계의 한 예를 도시하는 그래프이다. 동 도면에서의 c는, 고변환 효율에 의한 화소 신호의 보정 후의 AD 변환치와, 신호 전하량 사이의 관계의 한 예를 도시하는 그래프이다. 도면에서의 b 및 c의 종축은 LSB(Least Significant Bit) 단위의 AD 변환치이고, 횡축은 신호 전하량이다.
동 도면에서의 a에 예시하는 바와 같이, 고변환 효율에 의해 생성된 화소 신호(VsigHC)는, 신호 전하량이 S1일 때에 AD 변환 레인지의 상한에 달한다. 한편, 저변환 효율에 의해 생성된 화소 신호(VsigLC)는, 신호 전하량이 S1보다 큰 S2일 때에 AD 변환 레인지의 상한에 달한다.
또한, 동 도면에서의 b에 예시하는 바와 같이, 화소 신호(VsigHC)의 AD 변환치는, 신호 전하량이 S1일 때에 풀 코드에 달한다. 또한, 화소 신호(VsigLC)의 AD 변환치는, 신호 전하량이 S2일 때에 풀 코드에 달한다.
그리고, 듀얼 게인 모드에서, 후단의 디지털 신호 처리부(261)는, 화소 신호(VsigHC)의 AD 변환치가 풀 코드 미만인 경우에, 그 신호를 보정하여 출력한다. 고변환 효율을 μHC로 하고, 저변환 효율을 μLC로 하면, 다음 식에 표시하는 보정 계수의 승산에 의해, AD 변환치가 보정된다.
(보정 계수)=μLC/μHC
동 도면에서의 c의 점선은, 보정 전의 AD 변환치를 나타내고, 굵은 실선은, 보정 후의 AD 변환치를 나타낸다. 한편, 화소 신호(VsigHC)의 AD 변환치가 풀 코드인 경우에 디지털 신호 처리부(261)는, 화소 신호(VsigLC)의 AD 변환치를 보정하지 않고 출력한다.
또한, 디지털 신호 처리부(261)는, 고변환 효율에 대응하는 AD 변환치의 쪽을 저변환 효율에 맞추어서 보정하고 있는데, 역으로 저변환 효율에 대응하는 AD 변환치의 쪽을 고변환 효율에 맞추어서 보정할 수도 있다.
이와 같이, 본 기술의 제3의 실시의 형태에 의하면, 듀얼 게인 구동 모드에서 ADC(300)는, 고변환 효율 및 저변환 효율의 양방에 의한 화소 신호의 각각을 AD 변환하기 때문에, 저조도일 때의 노이즈를 저감할 수 있다.
<4. 이동체에의 응용례>
본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재된 장치로서 실현되어도 좋다.
도 29는, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 29에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차량탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출하여도 좋고, 운전자가 앉아서 졸고 있지 않은지를 판별하여도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득된 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 29의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 30은, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 30에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차 실내의 프론트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차 실내의 프론트글라스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차 실내의 프론트글라스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 30에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중합시켜짐에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0㎞/h 이상)으로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와 내차와의 사이에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황인 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행하는 것으로, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행해진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 한 예에 관해 설명했다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 도 1의 촬상 장치(100)는, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함에 의해, 화상 데이터의 판독 속도를 향상시키고, 보다 보기 쉬운 동화를 얻을 수 있기 때문에, 드라이버의 피로를 경감하는 것이 가능해진다.
또한, 상술한 실시의 형태는 본 기술을 구현화하기 위한 한 예를 나타낸 것이고, 실시의 형태에서의 사항과, 특허청구의 범위에서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 특허청구의 범위에서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시의 형태에서의 사항은 각각 대응 관계를 갖는다. 단, 본 기술은 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시의 형태에 여러 가지의 변형을 행함에 의해 구현화 할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 한정되는 것이 아니고, 또한, 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 감쇠부와,
상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교기와,
상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력하는 카운터와,
상기 디지털 신호에 대한 승산 처리를 행하는 디지털 신호 처리부를 구비하는 신호 처리 회로.
(2) 상기 감쇠부는, 상기 레벨이 상기 임계치를 초과하는 경우에는 상기 입력 신호를 소정의 감쇠율에 의해 감쇠하고,
상기 디지털 신호 처리부는, 상기 감쇠율의 역수를 승산하는 상기 승산 처리를 상기 디지털 신호에 대해 행하는 상기 (1) 기재의 신호 처리 회로.
(3) 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
상기 감쇠부는,
상기 신호선과 상기 비교기의 입력 단자와의 사이에 삽입된 제1 용량과,
상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 셀렉터를 구비하는 상기 (1) 또는 (2)에 기재된 신호 처리 회로.
(4) 상기 신호선의 레벨이 상기 신호 레벨로 변동하면 상기 비교 결과를 유지하여 상기 셀렉터에 공급하는 래치 회로를 또한 구비하고,
상기 신호선의 레벨이 상기 신호 레벨로 변동한 때의 상기 참조 신호의 레벨은, 상기 임계치에 응한 레벨이고,
상기 셀렉터는, 상기 비교 결과에 응하여 상기 제2 용량의 타단의 접속처를 전환하는 상기 (3) 기재의 신호 처리 회로.
(5) 상기 디지털 신호 처리부는,
상기 샘플 홀드 회로에 생긴 오프셋 성분을 연산하는 오프셋 연산부와,
상기 오프셋 성분을 유지하는 오프셋 유지부와,
상기 승산 처리에서 상기 유지된 상기 오프셋 성분을 제거하는 보정 처리부를 구비하는 상기 (3) 또는 (4)에 기재된 신호 처리 회로.
(6) 상기 디지털 신호 처리부는,
복수의 상기 디지털 신호의 통계량을 구하는 통계 처리부를 또한 구비하고,
상기 오프셋 연산부는, 상기 통계량으로부터 상기 오프셋 성분을 연산하는 상기 (5) 기재의 신호 처리 회로.
(7) 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
상기 감쇠부는,
상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하는 제1 셀렉터와,
상기 비교기의 입력 단자에 병렬로 접속된 복수의 용량과,
소정의 설정치에 따라 상기 복수의 용량의 일부를 상기 제1 셀렉터의 출력 단자에 접속하고, 나머지를 상기 신호선에 접속하는 제2 셀렉터를 구비하는 상기 (1) 또는 (2)에 기재된 신호 처리 회로.
(8) 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
상기 감쇠부는,
상기 비교기의 입력 단자에 일단이 접속된 제1 용량과,
상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
소정의 선택 신호에 따라 상기 신호선 및 상기 출력 단자의 어느 하나를 상기 제1 용량의 타단에 접속하는 제1 용량측 셀렉터와,
상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제2 용량측 셀렉터를 구비하는 상기 (1) 또는 (2)에 기재된 신호 처리 회로.
(9) 입사광을 광전변환하여 아날로그의 입력 신호를 생성하는 통상 화소와,
상기 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 감쇠부와,
상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교기와,
상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력하는 카운터와,
상기 디지털 신호에 대한 승산 처리를 행하는 디지털 신호 처리부를 구비하는 고체 촬상 소자.
(10) 소정의 기준 전압에 응한 더미 신호를 상기 입력 신호로서 상기 감쇠부에 입력하는 더미 화소와,
소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
상기 감쇠부는,
상기 신호선과 상기 비교기의 입력 단자와의 사이에 삽입된 제1 용량과,
상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 신호 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제1 셀렉터를 구비하고,
상기 디지털 신호 처리부는, 상기 더미 신호가 입력되어 있는 경우에는 상기 샘플 홀드 회로에 생긴 오프셋 성분을 상기 디지털 신호로부터 연산하는 상기 (9) 기재의 고체 촬상 소자.
(11) 소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
상기 감쇠부는,
상기 비교기의 입력 단자에 일단이 접속된 제1 용량과,
상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
소정의 선택 신호에 따라 상기 신호선 및 상기 출력 단자의 어느 하나를 상기 제1 용량의 타단에 접속하는 제1 용량측 셀렉터와,
상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제2 용량측 셀렉터를 구비하는 상기 (9) 기재의 고체 촬상 소자.
(12) 상기 화소는, 소정의 통상 모드가 설정된 경우에는 소정치보다 높은 전하 전압 변환 효율인 고변환 효율과 상기 소정치보다 낮은 전하 전압 변환 효율인 저변환 효율의 어느 하나에 의해 상기 입력 신호를 생성하고, 소정의 듀얼 게인 모드가 설정된 경우에는 상기 고변환 효율 및 상기 저변환 효율의 양방에 의해 상기 입력 신호를 생성하고,
상기 제1 용량측 셀렉터는, 상기 통상 모드가 설정된 경우에는 상기 신호선을 상기 제1 용량의 타단에 접속하고, 상기 듀얼 게인 모드가 설정된 경우에는 상기 저변환 효율에 의해 생성된 상기 리셋 레벨의 기간 내에 상기 출력 단자를 상기 타단에 접속함과 함께 당해 기간 외에 상기 신호선을 상기 타단에 접속하는 상기 (11) 기재의 고체 촬상 소자.
(13) 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 레벨 제어 순서와,
상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교 순서와,
상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력하는 계수 순서와,
상기 디지털 신호에 대한 승산 처리를 행하는 디지털 처리 순서를 구비하는 신호 처리 회로의 제어 방법.
100: 촬상 장치
110: 촬상 렌즈
120: 기억부
130: 촬상 제어부
200: 고체 촬상 소자
211: 수직 주사 회로
212: 화소 어레이부
213: 타이밍 제어 회로
214: DAC
215: 기준 전압 생성부
220: 화소
221: 포토 다이오드
222: 전송 트랜지스터
223: 리셋 트랜지스터
224: 부유 확산층
225, 241: 증폭 트랜지스터
226, 242: 선택 트랜지스터
227: 변환 효율 제어 트랜지스터
230: 통상 화소
240: 더미 화소
250: 부하 MOS 회로 블록
251: 부하 MOS 회로
260: 칼럼 신호 처리 회로
261: 디지털 신호 처리부
262: 보정 처리부
263: 오프셋 유지부
264: 통계 처리부
265: 오프셋 연산부
300: ADC
310: 샘플 홀드 회로
311~315, 351, 352: 스위치
321~325, 327, 353, 361, 362, 365: 용량
326: 앰프
350: 컴퍼레이터
354: 래치 회로
355: 비교기
356: 접속처 설정치 유지부
360: 감쇠부
363, 364, 380: 셀렉터
370: 카운터
381, 382, 391, 392: N형 트랜지스터
393: 인버터
12031: 촬상부

Claims (13)

  1. 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 감쇠부와,
    상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교기와,
    상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력하는 카운터와,
    상기 디지털 신호에 대한 승산 처리를 행하는 디지털 신호 처리부를 구비하는 것을 특징으로 하는 신호 처리 회로.
  2. 제1항에 있어서,
    상기 감쇠부는, 상기 레벨이 상기 임계치를 초과하는 경우에는 상기 입력 신호를 소정의 감쇠율에 의해 감쇠하고,
    상기 디지털 신호 처리부는, 상기 감쇠율의 역수를 승산하는 상기 승산 처리를 상기 디지털 신호에 대해 행하는 것을 특징으로 하는 신호 처리 회로.
  3. 제1항에 있어서,
    소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
    상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
    상기 감쇠부는,
    상기 신호선과 상기 비교기의 입력 단자와의 사이에 삽입된 제1 용량과,
    상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
    상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 셀렉터를 구비하는 것을 특징으로 하는 신호 처리 회로.
  4. 제3항에 있어서,
    상기 신호선의 레벨이 상기 신호 레벨로 변동하면 상기 비교 결과를 유지하여 상기 셀렉터에 공급하는 래치 회로를 또한 구비하고,
    상기 신호선의 레벨이 상기 신호 레벨로 변동한 때의 상기 참조 신호의 레벨은, 상기 임계치에 응한 레벨이고,
    상기 셀렉터는, 상기 비교 결과에 응하여 상기 제2 용량의 타단의 접속처를 전환하는 것을 특징으로 하는 신호 처리 회로.
  5. 제3항에 있어서,
    상기 디지털 신호 처리부는,
    상기 샘플 홀드 회로에 생긴 오프셋 성분을 연산하는 오프셋 연산부와,
    상기 오프셋 성분을 유지하는 오프셋 유지부와,
    상기 승산 처리에서 상기 유지된 상기 오프셋 성분을 제거하는 보정 처리부를 구비하는 것을 특징으로 하는 신호 처리 회로.
  6. 제5항에 있어서,
    상기 디지털 신호 처리부는,
    복수의 상기 디지털 신호의 통계량을 구하는 통계 처리부를 또한 구비하고,
    상기 오프셋 연산부는, 상기 통계량으로부터 상기 오프셋 성분을 연산하는 것을 특징으로 하는 신호 처리 회로.
  7. 제1항에 있어서,
    소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
    상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
    상기 감쇠부는,
    상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하는 제1 셀렉터와,
    상기 비교기의 입력 단자에 병렬로 접속된 복수의 용량과,
    소정의 설정치에 따라 상기 복수의 용량의 일부를 상기 제1 셀렉터의 출력 단자에 접속하고, 나머지를 상기 신호선에 접속하는 제2 셀렉터를 구비하는 것을 특징으로 하는 신호 처리 회로.
  8. 제1항에 있어서,
    소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
    상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
    상기 감쇠부는,
    상기 비교기의 입력 단자에 일단이 접속된 제1 용량과,
    상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
    소정의 선택 신호에 따라 상기 신호선 및 상기 출력 단자의 어느 하나를 상기 제1 용량의 타단에 접속하는 제1 용량측 셀렉터와,
    상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제2 용량측 셀렉터를 구비하는 것을 특징으로 하는 신호 처리 회로.
  9. 입사광을 광전변환하여 아날로그의 입력 신호를 생성하는 통상 화소와,
    상기 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 감쇠부와,
    상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교기와,
    상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력하는 카운터와,
    상기 디지털 신호에 대한 승산 처리를 행하는 디지털 신호 처리부를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  10. 제9항에 있어서,
    소정의 기준 전압에 응한 더미 신호를 상기 입력 신호로서 상기 감쇠부에 입력하는 더미 화소와,
    소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
    상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
    상기 감쇠부는,
    상기 신호선과 상기 비교기의 입력 단자와의 사이에 삽입된 제1 용량과,
    상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
    상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 신호 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제1 셀렉터를 구비하고,
    상기 디지털 신호 처리부는, 상기 더미 신호가 입력되어 있는 경우에는 상기 샘플 홀드 회로에 생긴 오프셋 성분을 상기 디지털 신호로부터 연산하는 것을 특징으로 하는 고체 촬상 소자.
  11. 제9항에 있어서,
    소정의 리셋 레벨을 유지하여 출력 단자로부터 출력하는 샘플 홀드 회로를 또한 구비하고,
    상기 입력 신호를 전송하는 신호선의 레벨은, 상기 리셋 레벨 및 신호 레벨의 어느 하나로 변동하고,
    상기 감쇠부는,
    상기 비교기의 입력 단자에 일단이 접속된 제1 용량과,
    상기 비교기의 상기 입력 단자에 일단이 접속된 제2 용량과,
    소정의 선택 신호에 따라 상기 신호선 및 상기 출력 단자의 어느 하나를 상기 제1 용량의 타단에 접속하는 제1 용량측 셀렉터와,
    상기 리셋 레벨 및 상기 신호 레벨의 차분이 상기 임계치를 초과하는 경우에는 상기 샘플 홀드 회로의 상기 출력 단자를 선택하여 상기 제2 용량의 타단에 접속하고, 상기 레벨이 상기 임계치를 초과하지 않는 경우에는 상기 신호선을 선택하여 상기 타단에 접속하는 제2 용량측 셀렉터를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  12. 제11항에 있어서,
    상기 화소는, 소정의 통상 모드가 설정된 경우에는 소정치보다 높은 전하 전압 변환 효율인 고변환 효율과 상기 소정치보다 낮은 전하 전압 변환 효율인 저변환 효율과의 어느 하나에 의해 상기 입력 신호를 생성하고, 소정의 듀얼 게인 모드가 설정된 경우에는 상기 고변환 효율 및 상기 저변환 효율의 양방에 의해 상기 입력 신호를 생성하고,
    상기 제1 용량측 셀렉터는, 상기 통상 모드가 설정된 경우에는 상기 신호선을 상기 제1 용량의 타단에 접속하고, 상기 듀얼 게인 모드가 설정된 경우에는 상기 저변환 효율에 의해 생성된 상기 리셋 레벨의 기간 내에 상기 출력 단자를 상기 타단에 접속함과 함께 당해 기간 외에 상기 신호선을 상기 타단에 접속하는 것을 특징으로 하는 고체 촬상 소자.
  13. 입력 신호의 레벨이 소정의 임계치를 초과하는 경우에는 상기 입력 신호를 감쇠시켜서 출력 신호로서 출력하는 레벨 제어 순서와,
    상기 출력 신호와 시간의 경과에 수반하여 변동하는 소정의 참조 신호를 비교하여 당해 비교 결과를 출력하는 비교 순서와,
    상기 비교 결과가 반전할 때까지의 사이에 걸쳐서 계수치를 계수하여 당해 계수치를 나타내는 디지털 신호를 출력하는 계수 순서와,
    상기 디지털 신호에 대한 승산 처리를 행하는 디지털 처리 순서를 구비하는 것을 특징으로 하는 신호 처리 회로의 제어 방법.
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