JP2022178321A - アナログデジタル変換回路、固体撮像素子、および、アナログデジタル変換回路の制御方法 - Google Patents

Abstract

【課題】ＡＤ変換を行う回路において、信号品質の低下を抑制する。【解決手段】アナログデジタル変換回路は、コンパレータ、デジタルアナログ変換器、逐次変換ロジック回路およびリセット制御部を具備する。コンパレータは、入力されたアナログ信号と所定の参照信号とから比較結果を生成する。デジタルアナログ変換器は、参照信号を供給する。逐次比較ロジック回路は、所定のリセットコードにより参照信号を初期化させた後に比較結果に基づいて参照信号を更新させる。リセット制御部は、リセットコードの値を制御する。【選択図】図８

Description

本技術は、アナログデジタル変換回路に関する。詳しくは、ノイズを抑制するための処理を行うアナログデジタル変換回路、固体撮像素子、および、アナログデジタル変換回路の制御方法に関する。

従来より、撮像装置などの装置には、画素から出力されるアナログ信号（画素信号）をデジタル信号に変換するＡＤＣ（Analog to Digital Converter）が搭載されている。例えば、カラムごとにＡＤＣを配置し、ＡＤ（Analog to Digital）変換前のリセットレベルに対してカラムごとに異なるランダムノイズを印加する撮像装置が提案されている（例えば、特許文献１参照）。

国際公開第２０１４／１３２８２２号

上述の従来技術では、カラムごとのランダムノイズの印加により、量子化誤差やリニアリティ劣化などによる固定パターンノイズの抑制を図ってる。しかし、上述の従来技術では、ノイズを十分に抑制することができないおそれがある。アナログのリセットレベルに印加するランダムノイズは、アナログ回路により生成する必要があり、製造ばらつきにより行方向などに一定の固定パターンノイズが生じることがある。このノイズにより、画素信号の信号品質が低下するおそれがある。

本技術はこのような状況に鑑みて生み出されたものであり、ＡＤ変換を行う回路において、信号品質の低下を抑制することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力されたアナログ信号と所定の参照信号とから比較結果を生成するコンパレータと、上記参照信号を供給するデジタルアナログ変換器と、所定のリセットコードにより上記参照信号を初期化させた後に上記比較結果に基づいて上記参照信号を更新させる逐次比較ロジック回路と、上記リセットコードの値を制御するリセット制御部とを具備するアナログデジタル変換回路、および、その制御方法である。これにより、固定パターンノイズが低減するという作用をもたらす。

また、この第１の側面において、それぞれが上記アナログ信号を生成する複数の画素が二次元格子状に配列された画素アレイ部と、上記画素アレイ部内の行を順に駆動して上記アナログ信号を出力させる垂直走査回路とをさらに具備し、上記リセット制御部は、上記垂直走査回路が行を駆動するたびに上記リセットコードを前回値と異なる値に更新してもよい。これにより、固定パターンノイズがさらに低減するという作用をもたらす。

また、この第１の側面において、上記リセット制御部は、上記アナログ信号が入力されるたびに上記リセットコードを前回値と異なる値に制御してもよい。これにより、固定パターンノイズがさらに低減するという作用をもたらす。

また、この第１の側面において、複数のＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）が配列され、上記複数のＳＡＲＡＤＣのそれぞれに上記コンパレータ、上記デジタルアナログ変換器および上記逐次比較ロジック回路が配置され、上記リセット制御部は、上記複数のＳＡＲＡＤＣのそれぞれのリセットコードを異なる値に制御してもよい。これにより、固定パターンノイズがさらに低減するという作用をもたらす。

また、この第１の側面において、複数のアナログ信号を容量素子に保持して上記保持した複数のアナログ信号のいずれかを順に選択して上記コンパレータに入力する容量マルチプレクサをさらに具備してもよい。これにより、複数列が容量マルチプレクサを共有するという作用をもたらす。

また、この第１の側面において、所定のリセットレベルと露光量に応じた信号レベルとの差分を求めて上記アナログ信号として供給するカラムアンプをさらに具備してもよい。これにより、リセット時のノイズが低減するという作用をもたらす。

また、この第１の側面において、上記リセットコードに基づいて補正量を求める前段処理部と、上記補正量に基づいて上記逐次比較ロジック回路からのデジタル信号に対するリセットコード処理を行うリセットコード処理部をさらに具備し、上記リセット制御部は、所定の初期値のコードに対して所定の演算を行ったコードを上記リセットコードとして供給し、上記前段処理部は、上記リセットコードに応じた上記補正量を上記リセットコード処理部に供給し、上記逐次比較ロジック回路は、所定数の上記比較結果に基づいて上記デジタル信号を生成してもよい。これにより、デジタル信号のリセットコードが処理されるという作用をもたらす。

また、この第１の側面において、上記演算は、ディザ信号の加算を含むものであってもよい。これにより、ディザ信号が印加されるという作用をもたらす。

また、この第１の側面において、上記演算は、前回値に所定値を加算または減算する処理を含むものであってもよい。これにより、演算が簡易化されるという作用をもたらす。

また、本技術の第２の側面は、アナログ信号を生成する画素と、上記アナログ信号と所定の参照信号とから比較結果を生成するコンパレータと、上記参照信号を供給するデジタルアナログ変換器と、所定のリセットコードにより上記参照信号を初期化させた後に上記比較結果に基づいて上記参照信号を更新させる逐次比較ロジック回路と、上記リセットコードの値を制御するリセット制御部とを具備する固体撮像素子である。これにより、画像データの固定パターンノイズが低減するという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるアナログデジタル変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態における容量マルチプレクサの一構成例を示す回路図である。 本技術の第１の実施の形態におけるＳＡＲＡＤＣおよびデジタル信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログデジタル変換部およびデジタル信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素、カラムアンプおよび容量マルチプレクサの制御の一例を示すタイミングチャートである。 本技術の第１の実施の形態における容量マルチプレクサおよびＳＡＲＡＤＣの制御の一例を示すタイミングチャートである。 比較例における容量マルチプレクサおよびＳＡＲＡＤＣの制御の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるリセットコード処理を説明するための図である。 比較例と本技術の第１の実施の形態とにおけるノイズ特性を示すグラフである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態におけるアナログデジタル変換部およびデジタル信号処理部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるＳＡＲＡＤＣのリセットコードの制御例を示すタイミングチャートである。 本技術の第２の実施の形態における、隣接するＳＡＲＡＤＣのリセットコードの制御例を示すタイミングチャートである。 本技術の第２の実施の形態におけるノイズ特性の一例を示す図である。 本技術の第２の実施の形態におけるリセットコードの別の制御例を示すタイミングチャートである。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（行毎に異なる値にリセットコードを制御する例）
２．第２の実施の形態（行毎、列毎に異なる値にリセットコードを制御する例）
３．移動体への応用例

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。

光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。

ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。

表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。

バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。

フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。

［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。

図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、タイミング制御回路２１２、画素アレイ部２２０、アナログデジタル変換部３００およびデジタル信号処理部２４０を備える。画素アレイ部２２０には、複数の画素２３０が二次元格子状に配列される。以下、水平方向に配列された画素２３０の集合を「行」と称し、行に垂直な方向に配列された画素２３０の集合を「列」と称する。

画素アレイ部２２０は、例えば、受光チップ２０１に配置される。また、垂直走査回路２１１、タイミング制御回路２１２、アナログデジタル変換部３００およびデジタル信号処理部２４０は、例えば、回路チップ２０２に配置される。

垂直走査回路２１１は、行を順に選択して駆動し、画素信号を出力させるものである。画素２３０は、アナログの画素信号を生成してアナログデジタル変換部３００に出力するものである。アナログデジタル変換部３００は、各列の画素信号に対してＡＤ変換を行い、デジタル信号をデジタル信号処理部２４０に供給するものである。デジタル信号処理部２４０は、デジタル信号に対して所定の信号処理を行うものである。信号処理後のデジタル信号を配列したデータは、画像データとしてＤＳＰ回路１２０に供給される。

［画素回路の構成例］
図４は、本技術の第１の実施の形態における画素２３０の一構成例を示す回路図である。この画素２３０は、光電変換素子２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。

光電変換素子２３１は、入射光に対する光電変換により電荷を生成するものである。転送トランジスタ２３２は、垂直走査回路２１１からの転送信号ＴＲＧに従って、光電変換素子２３１から浮遊拡散層２３４に電荷を転送するものである。リセットトランジスタ２３３は、垂直走査回路２１１からのリセット信号ＲＳＴに従って、浮遊拡散層２３４を初期化するものである。浮遊拡散層２３４は、転送された電荷量に応じた電圧を生成するものである。

増幅トランジスタ２３５は、浮遊拡散層２３４の電圧を増幅するものである。選択トランジスタ２３６は、垂直走査回路２１１からの選択信号ＳＥＬに従って、増幅された電圧のアナログ信号を画素信号ＶＳＬとして垂直信号線２２９を介してアナログデジタル変換部３００に出力するものである。第ｍ（ｍは、整数）列の画素信号ＶＳＬを以下、ＶＳＬｍとする。

ここで、リセット信号ＲＳＴにより浮遊拡散層２３４が初期化された際の画素信号ＶＳＬｍのレベルを「リセットレベル」または「Ｐ相」と称する。また、転送信号ＴＲＧにより電荷が転送された際の画素信号ＶＳＬｍのレベルを「信号レベル」または「Ｄ相」と称する。

［アナログデジタル変換部の構成例］
図５は、本技術の第１の実施の形態におけるアナログデジタル変換部３００の一構成例を示すブロック図である。このアナログデジタル変換部３００は、複数のカラムアンプ３１０と、複数の容量マルチプレクサ４００と、複数のＳＡＲＡＤＣ３２０とを備える。

カラムアンプ３１０は、列毎に配置される。列数がＭ（Ｍは、整数）である場合、Ｍ個のカラムアンプ３１０が配置される。また、複数の列は、１つの容量マルチプレクサ４００を共有する。容量マルチプレクサ４００を２列で共有する場合、Ｍ／２個の容量マルチプレクサ４００が配置される。また、複数の列は、１つのＳＡＲＡＤＣ３２０を共有する。ＳＡＲＡＤＣ３２０を８列で共有する場合、Ｍ／８個のＳＡＲＡＤＣ３２０が配列される。

容量マルチプレクサ４００、ＳＡＲＡＤＣ３２０のそれぞれを共有する列数は、２列や８列に限定されない。ただし、ＳＡＲＡＤＣ３２０を共有する列数は、容量マルチプレクサ４００を共有する列数以上である。なお、列ごとにＳＡＲＡＤＣ３２０を配置することもできる。この場合には容量マルチプレクサ４００を設けなくてもよい。

カラムアンプ３１０は、対応する列の画素信号ＶＳＬｍのリセットレベルと信号レベルとの差分を求めるアナログＣＤＳ処理を行うものである。アナログＣＤＳ処理により、正味の信号レベルが得られる。カラムアンプ３１０は、アナログＣＤＳ処理後の画素信号を容量マルチプレクサ４００に供給する。例えば、第０列および第４列の画素信号ＶＳＬ０およびＶＳＬ４が０個目の容量マルチプレクサ４００に入力される。第１列および第５列の画素信号ＶＳＬ１およびＶＳＬ５が１個目の容量マルチプレクサ４００に入力される。第２列および第６列の画素信号ＶＳＬ２およびＶＳＬ６が２個目の容量マルチプレクサ４００に入力される。第３列および第７列の画素信号ＶＳＬ３およびＶＳＬ７が３個目の容量マルチプレクサ４００に入力される。第８列以降も同様に２列分の画素信号が容量マルチプレクサ４００に入力される。これらの画素信号ＶＳＬｍはシングルエンド信号である。

なお、カラムアンプ３１０がアナログＣＤＳ処理を行っているが、アナログＣＤＳ処理の代わりに、ＳＡＲＡＤＣ３２０の後段の回路がデジタルＣＤＳ処理を行うこともできる。この場合にはカラムアンプ３１０は、アナログＣＤＳ処理を実行しなくてもよい。

容量マルチプレクサ４００は、複数列の画素信号を容量素子（不図示）に保持し、それらの画素信号を順に選択してＳＡＲＡＤＣ３２０に入力するものである。

ＳＡＲＡＤＣ３２０は、逐次比較方式によりアナログの画素信号をデジタル信号Ｄｏｕｔに変換し、デジタル信号処理部２４０に供給するものである。また、ＳＡＲＡＤＣ３２０は、ＣＤＡＣ（Capacitor DAC）を備え、デジタル信号処理部２４０からのリセットコードＲＣに従って、ＣＤＡＣを初期化してからＡＤ変換を行う。

［カラムアンプの構成例］
図６は、本技術の第１の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。このカラムアンプ３１０は、アンプ３１１と、スイッチ３１２、３１３および３１６と、容量素子３１４および３１５とを備える。

アンプ３１１の非反転入力端子（＋）は、垂直信号線２２９に接続され、画素アレイ部２２０からの画素信号ＶＳＬｍが入力される。また、アンプ３１１の出力端子は、容量マルチプレクサ４００に接続される。

スイッチ３１２は、タイミング制御回路２１２からの制御信号Ｓｐに従ってアンプ３１１の出力端子と、反転入力端子（－）との間の経路を開閉するものである。スイッチ３１３は、タイミング制御回路２１２からの制御信号Ｓ_Ｄに従ってアンプ３１１の出力端子と容量素子３１４との間の経路を開閉するものである。容量素子３１４および３１５は、スイッチ３１３と基準電位（例えば、グランド）との間において直列に接続され、それらの接続ノードは、アンプ３１１の反転入力端子（－）に接続される。

また、スイッチ３１６は、タイミング制御回路２１２からの制御信号Ｓ_ＶＲに従って、スイッチ３１３および容量素子３１４の接続ノードと、基準電位のカラムアンプ３１０の出力のゼロ電圧を規定するローカル基準電圧ＶＲとの間の経路を開閉するものである。

スイッチを閉状態にする際に、対応する制御信号にハイレベルが設定されるものとする。以下の回路についても同様である。

タイミング制御回路２１２は、リセットレベルが入力された際にスイッチ３１２およびスイッチ３１６のみを閉状態に制御して容量素子３１４および３１５にリセットレベルを保持させる。また、タイミング制御回路２１２は、信号レベルが入力された際にスイッチ３１３のみを閉状態に制御する。容量素子３１４および３１５の接続ノードの電圧は、信号レベルと同じ値となるようにフィードバックがかかる。これにより、アンプ３１１は、リセットレベルと信号レベルとの差分を増幅した信号を画素信号ＶＳＬｍ'として出力する。このように、カラムアンプ３１０により、リセットレベル（Ｐ相）と信号レベル（Ｄ相）との差分を求めるアナログＣＤＳ処理が行われる。

［容量マルチプレクサの構成例］
図７は、本技術の第１の実施の形態における容量マルチプレクサ４００の一構成例を示す回路図である。この容量マルチプレクサ４００は、サンプルホールドブロック４１０、４３０および４５０を備える。サンプルホールドブロック４１０は、スイッチ４１１乃至４１８と、容量素子４１９および４２０を備える。サンプルホールドブロック４３０は、スイッチ４３１乃至４３８と、容量素子４３９および４４０を備える。サンプルホールドブロック４５０は、スイッチ４５１乃至４５８と、容量素子４５９および４６０を備える。

スイッチ４１１は、タイミング制御回路２１２からの制御信号Ｓ_ＩＮ０Ａに従って、画素信号ＶＳＬ０'を供給する第０列のカラムアンプ３１０と容量素子４１９との間の経路を開閉するものである。スイッチ４１２は、タイミング制御回路２１２からの制御信号Ｓ_ＩＮ１Ａに従って、画素信号ＶＳＬ４'を供給する第４列のカラムアンプ３１０と容量素子４１９との間の経路を開閉するものである。

スイッチ４１３は、タイミング制御回路２１２からの制御信号Ｓ_ＩＮＡに従って、ローカル基準電圧ＶＲと容量素子４２０との間の経路を開閉するものである。スイッチ４１４は、タイミング制御回路２１２からの制御信号Ｓ_{ＶＭＩＡ［ｎ］}に従って、スイッチ４１１および容量素子４１９の接続ノードと、スイッチ４１３および容量素子４２０の接続ノードとの間の経路を開閉するものである。制御信号Ｓ_{ＶＭＩＡ［ｎ］}における添え字内のｎは、ＳＡＲＡＤＣ３２０を共有するＮ（例えば、４）個の容量マルチプレクサ４００のうちｎ（ｎは、０乃至Ｎの整数）個目を示す。以下の制御信号についても同様である。

容量素子４１９は、スイッチ４１１および４１７の間に挿入される。容量素子４２０は、スイッチ４１３および４１８の間に挿入される。

スイッチ４１５および４１６は、容量素子４１９およびスイッチ４１７の接続ノードと、容量素子４２０およびスイッチ４１８の接続ノードとの間において、直列に接続される。これらのスイッチ４１５および４１６は、タイミング制御回路２１２からの制御信号Ｓ_ＶＭＡに従って、開閉する。また、スイッチ４１５および４１６の接続ノードはＳＡＲＡＤＣ３２０に接続され、コモン電圧ＶＣＲが印加される。

スイッチ４１７は、タイミング制御回路２１２からの制御信号Ｓ_{ＳＵＭＡ［ｎ］}に従って、容量素子４１９とＳＡＲＡＤＣ３２０との間の経路を開閉するものである。スイッチ４１７が閉状態の際に、アナログの正側信号ＳＨ＋がＳＡＲＡＤＣ３２０へ出力される。

スイッチ４１８は、タイミング制御回路２１２からの制御信号Ｓ_{ＳＵＭＡ［ｎ］}に従って、容量素子４２０とＳＡＲＡＤＣ３２０との間の経路を開閉するものである。スイッチ４１８が閉状態の際に、アナログの負側信号ＳＨ－がＳＡＲＡＤＣ３２０へ出力される。

サンプルホールドブロック４３０および４５０の回路構成は、サンプルホールドブロック４１０と同様である。ただし、サンプルホールドブロック４３０には、制御信号Ｓ_ＩＮ０Ｂ、Ｓ_ＩＮ１Ｂ、Ｓ_ＩＮＢ、Ｓ_{ＶＭＩＢ［ｎ］}、Ｓ_ＶＭＢ、Ｓ_{ＳＵＭＢ［ｎ］}が入力される。また、サンプルホールドブロック４５０には、制御信号Ｓ_ＩＮ０Ｃ、Ｓ_ＩＮ１Ｃ、Ｓ_ＩＮＣ、Ｓ_{ＶＭＩＣ［ｎ］}、Ｓ_ＶＭＣ、Ｓ_{ＳＵＭＣ［ｎ］}が入力される。

上述の回路のスイッチの制御方法の詳細については後述する。また、以下、サンプルホールドブロック４１０、４３０および４５０をブロックＡ、ＢおよびＣと称する。

同図に例示した回路構成により、容量マルチプレクサ４００は、対応する２列のそれぞれの画素信号ＶＳＬｍ'（言い換えれば、シングルエンド信号）を差動信号に変換して保持する。そして、容量マルチプレクサ４００は、保持した２列分の画素信号（言い換えれば、差動信号）を順にＳＡＲＡＤＣ３２０に出力する。

なお、容量マルチプレクサ４００は、差動変換を行っているが、差動変換を行わずにシングルエンド信号のままで保持し、出力することもできる。この場合には、容量素子を半分に削減することができる。

［ＳＡＲＡＤＣおよびデジタル信号処理部の構成例］
図８は、本技術の第１の実施の形態におけるＳＡＲＡＤＣ３２０およびデジタル信号処理部２４０の一構成例を示すブロック図である。ＳＡＲＡＤＣ３２０は、オートゼロスイッチ３２１および３２２と、プリアンプ３２３と、コンパレータ３２４と、ＣＤＡＣ３２５および３２６と、ＳＡＲロジック回路３２７とを備える。

プリアンプ３２３の非反転入力端子（＋）には、容量マルチプレクサ４００からの正側信号ＳＨ＋が入力される。プリアンプ３２３の反転入力端子（－）には、容量マルチプレクサ４００からの負側信号ＳＨ－が入力される。また、プリアンプ３２３内の正側、負側のコモン電圧として、容量マルチプレクサ４００からのコモン電圧ＶＣＲが用いられる。プリアンプ３２３は、正側信号ＳＨ＋および負側信号ＳＨ－からなる差動信号を増幅し、コンパレータ３２４に差動出力する。この差動信号は、前述したように、差動変換された画素信号に該当する。

オートゼロスイッチ３２１は、タイミング制御回路２１２からの制御信号Ｓ_ＡＺに従って、プリアンプ３２３の非反転入力端子（＋）と非反転出力端子との間の経路を開閉するものである。オートゼロスイッチ３２２は、制御信号Ｓ_ＡＺに従って、プリアンプ３２３の反転入力端子（－）と反転出力端子との間の経路を開閉するものである。制御信号Ｓ_ＡＺの示すタイミングでオートゼロスイッチ３２１および３２２が閉状態に移行し、オートゼロが実行される。

コンパレータ３２４は、タイミング制御回路２１２からのクロック信号ＣＫＩに同期して、プリアンプ３２３の非反転出力端子の電位と反転出力端子の電位とを比較するものである。このコンパレータ３２４は、比較結果をＳＡＲロジック回路３２７に供給する。

ＣＤＡＣ３２５は、ＳＡＲロジック回路３２７の制御に従って正側の参照信号を生成し、プリアンプ３２３の非反転入力端子（＋）に供給するものである。ＣＤＡＣ３２６は、ＳＡＲロジック回路３２７の制御に従って負側の参照信号を生成し、プリアンプ３２３の反転入力端子（－）に供給するものである。これらの参照信号により、画素信号（すなわち、差動信号）の値が増減する。このように、コンパレータ３２４の比較結果は、差動信号と参照信号とから得られたものである。例えば、比較結果は、差動信号を参照信号により増減した値が所定レベル（「０」など）より高いか否かを示す。なお、ＣＤＡＣ３２５および３２６は、特許請求の範囲に記載のデジタルアナログ変換部の一例である。

ＳＡＲロジック回路３２７には、タイミング制御回路２１２からの制御信号Ｓ_ＡＺおよびクロック信号ＣＫと、デジタル信号処理部２４０からのリセットコードＲＣと、コンパレータ３２４からの比較結果とが入力される。リセットコードＲＣは、ＣＤＡＣ３２５および３２６からの参照信号の初期値を示すコードである。

ＳＡＲロジック回路３２７は、制御信号Ｓ_ＡＺの示すオートゼロのタイミングでリセットコードＲＣにより参照信号を初期化する。初期化の後にＳＡＲロジック回路３２７は、比較結果に基づいて、正側または負側の参照信号を更新して差動信号を増減させる。増減する値は、比較のたびに前回値よりも小さくなるように制御される。これにより、二分探索が実現される。逐次比較は、クロック信号ＣＫＩに同期して実行され、所定回数分の比較結果を配列したデジタル信号がＤｏｕｔとしてデジタル信号処理部２４０に出力される。なお、ＳＡＲロジック回路３２７は、特許請求の範囲に記載の逐次比較ロジック回路の一例である。

デジタル信号処理部２４０は、リセット制御部２４１と、前段処理部２４２と、複数のリセットコード処理部２４３と、後段処理部２４４とを備える。リセットコード処理部２４３は、ＳＡＲＡＤＣ３２０ごとに配置される。

リセット制御部２４１は、リセットコードＲＣの値を制御するものである。このリセット制御部２４１は、垂直走査回路２１１により行が駆動されるたびにリセットコードＲＣを前回値と異なる値に更新する。リセットコードＲＣを更新する場合、リセット制御部２４１は、例えば、所定の演算を実行し、その演算結果に更新する。

更新時の演算は、初期値のリセットコードとディザ信号との加算を含む。例えば、リセット制御部２４１は、更新のたびにディザ信号を生成し、初期値のリセットコードにディザ信号を加算した結果を新たなリセットコードとする。

なお、更新時の演算は、前回値に所定値（「１」など）を加算または減算する処理を含むものであってもよい。この場合、例えば、リセット制御部２４１は、更新のたびに前回のリセットコードに対するインクリメントやデクリメントを行い、その結果を新たなリセットコードとする。

また、リセット制御部２４１は、ＡＤ変換の終了時に、更新後のリセットコードＲＣを前段処理部２４２に供給する。前段処理部２４２は、ＳＡＲＡＤＣ３２０からのデジタル信号Ｄｏｕｔをデコードしてリセットコード処理部２４３に供給する。デコードは、例えば、デジタル信号Ｄｏｕｔがバイナリデータの場合、１０進数に変換する処理を含む。なお、デジタル信号Ｄｏｕｔのデコードの際にリニアリティ補正を同時に行うこともできる。また、前段処理部２４２は、更新後のリセットコードＲＣをデコードして補正量を求め、リセットコード処理部２４３に供給する。

リセットコード処理部２４３は、前段処理部２４２からの補正量に基づいて、デコード後のデジタル信号Ｄｏｕｔに対するリセットコード処理を行うものである。例えば、デジタル信号Ｄｏｕｔから補正量（言い換えれば、リセットコード）が減算される。リセットコード処理部２４３は、補正後のデジタル信号を後段処理部２４４に供給する。

後段処理部２４４は、リセットコード処理部２４３からのデジタル信号に対して、各種の後段処理を必要に応じて実行するものである。この後段処理部２４４は、処理後のデジタル信号をＤＳＰ回路１２０に供給する。

なお、ＳＡＲＡＤＣ３２０は、差動信号をＡＤ変換しているが、シングルエンド信号をＡＤ変換することもできる。この場合、前段の容量マルチプレクサ４００が差動変換を行わない。また、ＣＤＡＣ３２５および３２６の一方が削減され、コンパレータ３２４は、画素信号と参照信号とを比較する。

また、ＳＡＲＡＤＣ３２０およびデジタル信号処理部２４０を固体撮像素子２００内に配置しているが、この構成に限定されない。ＡＤ変換を行う回路であれば、固体撮像素子２００以外の回路にＳＡＲＡＤＣ３２０およびデジタル信号処理部２４０を配置することもできる。なお、ＳＡＲＡＤＣ３２０およびデジタル信号処理部２４０を配置した回路は、特許請求の範囲に記載のアナログデジタル変換回路の一例である。

図９は、本技術の第１の実施の形態におけるアナログデジタル変換部３００およびデジタル信号処理部２４０の一構成例を示すブロック図である。同図においてカラムアンプ３１０は省略されている。

８列でＳＡＲＡＤＣ３２０を共有する場合、８列毎にＳＡＲＡＤＣ３２０が設けられる。リセット制御部２４１は、ＳＡＲＡＤＣ３２０のそれぞれに同一のリセットコードＲＣを供給する。ただし、リセット制御部２４１は、垂直走査回路２１１により行が駆動されるたびに、ディザ信号により、リセットコードＲＣを前回値と異なる値に制御する。補正量についても同様に、リセットコード処理部２４３のそれぞれに同一の値が供給され、行が駆動されるたびに補正量が更新される。

行ごとにリセットコードＲＣを異なる値にすることにより、列方向に生じる固定パターンノイズを抑制することができる。

［固体撮像素子の動作例］
図１０は、本技術の第１の実施の形態における画素２３０、カラムアンプ３１０および容量マルチプレクサ４００の制御の一例を示すタイミングチャートである。

タイミングＴ０乃至Ｔ１のＤ相セトリング期間において、垂直走査回路２１１は、選択した行に転送信号ＴＲＧを供給し、行内の画素２３０に信号レベルを生成させる。

また、そのＤ相セトリング期間において、タイミング制御回路２１２は、一定期間に亘ってハイレベルの制御信号Ｓ_Ｄを供給し、カラムアンプ３１０にアナログＣＤＳ処理を実行させる。また、タイミング制御回路２１２は、一定期間に亘ってハイレベルの制御信号Ｓ_ＩＮ、Ｓ_ＩＮ０Ａ、Ｓ_ＩＮ１Ｂ、Ｓ_ＶＭＡおよびＳ_ＶＭＢを供給する。制御信号Ｓ_ＩＮは、Ｓ_ＩＮＡ、Ｓ_ＩＮＢおよびＳ_ＩＮＣを含むものとする。これらの制御信号により、容量マルチプレクサ４００は、ブロックＡおよびブロックＢに、対応する２列分の画素信号を保持する。

ＳＡＲＡＤＣ３２０を共有する４つのうち１つ目の容量マルチプレクサ４００は、例えば、第０列および第４列の画素信号を保持し、２つ目の容量マルチプレクサ４００は、例えば、第１列および第５列の画素信号を保持する。３つ目の容量マルチプレクサ４００は、例えば、第２列および第６列の画素信号を保持し、４つ目の容量マルチプレクサ４００は、例えば、第３列および第７列の画素信号を保持する。８列目以降も同様である。これにより、１行分の画素信号が保持される。

タイミングＴ１乃至Ｔ２のＰ相セトリング期間において、垂直走査回路２１１は、選択した行にリセット信号ＲＳＴを供給し、行内の画素２３０にリセットレベルを生成させる。

また、そのＰ相セトリング期間において、タイミング制御回路２１２は、一定期間に亘ってハイレベルの制御信号Ｓ_ＰおよびＳ_ＶＲを供給し、カラムアンプ３１０にリセットレベルを保持させる。

次のタイミングＴ２乃至Ｔ３のＤ相セトリング期間の画素２３０およびカラムアンプ３１０の制御内容は、前回のＤ相セトリング期間と同様である。一方、容量マルチプレクサ４００に対してタイミング制御回路２１２は、一定期間に亘ってハイレベルの制御信号Ｓ_ＩＮ、Ｓ_ＩＮ１Ａ、Ｓ_ＩＮ０Ｃ、Ｓ_ＶＭＡおよびＳ_ＶＭＣを供給する。これらの制御信号により、容量マルチプレクサ４００は、ブロックＡおよびブロックＣに、対応する２列分の画素信号を保持する。

次のタイミングＴ３乃至Ｔ４のＰ相セトリング期間の制御内容は、前回のＰ相セトリング期間と同様である。

次のタイミングＴ４乃至Ｔ５のＤ相セトリング期間の画素２３０およびカラムアンプ３１０の制御内容は、前回のＤ相セトリング期間と同様である。一方、容量マルチプレクサ４００に対してタイミング制御回路２１２は、一定期間に亘ってハイレベルの制御信号Ｓ_ＩＮ、Ｓ_ＩＮ０Ｂ、Ｓ_ＩＮ１Ｃ、Ｓ_ＶＭＢおよびＳ_ＶＭＣを供給する。これらの制御信号により、容量マルチプレクサ４００は、ブロックＢおよびブロックＣに、対応する２列分の画素信号を保持する。

タイミングＴ５以降は、全行が選択されるまで同様の制御が繰り返し実行される。

図１１は、本技術の第１の実施の形態における容量マルチプレクサ４００およびＳＡＲＡＤＣ３２０の制御の一例を示すタイミングチャートである。

前述したように、タイミングＴ０乃至Ｔ１のＤ相セトリング期間において、ＳＡＲＡＤＣ３２０を共有する４つの容量マルチプレクサ４００は、８列分の画素信号を保持する。

タイミングＴ１乃至Ｔ２のＰ相セトリング期間において、タイミング制御回路２１２は、制御信号Ｓ_{ＳＵＭＡ［０］}、Ｓ_{ＳＵＭＡ［１］}、Ｓ_{ＳＵＭＡ［２］}およびＳ_{ＳＵＭＡ［３］}を順に供給する。また、制御信号Ｓ_{ＶＭＩＡ［０］}、Ｓ_{ＶＭＩＡ［１］}、Ｓ_{ＶＭＩＡ［２］}およびＳ_{ＶＭＩＡ［３］}も順に供給される。これにより、ＳＡＲＡＤＣ３２０を共有する４つの容量マルチプレクサ４００のそれぞれのブロックＡに保持された画素信号が順に出力される。

また、ＳＡＲＡＤＣ３２０は、クロック信号ＣＫに同期して、ブロックＡからの４つの画素信号のそれぞれを順にＡＤ変換する。

クロック信号ＣＫがローレベルの期間内にハイレベルの制御信号Ｓ_ＡＺが供給され、その期間内にＳＡＲＡＤＣ３２０は、リセットコードＲＣを用いてオートゼロを行う。クロック信号ＣＫがハイレベルの期間内に、そのクロック信号ＣＫより周波数の高いクロック信号ＣＫＩが供給され、ＳＡＲＡＤＣ３２０は、そのクロック信号ＣＫＩに同期して逐次比較を行う。

次のタイミングＴ２乃至Ｔ３のＤ相セトリング期間において、タイミング制御回路２１２は、制御信号Ｓ_{ＳＵＭＢ［０］}、Ｓ_{ＳＵＭＢ［１］}、Ｓ_{ＳＵＭＢ［２］}およびＳ_{ＳＵＭＢ［３］}を順に供給する。また、制御信号Ｓ_{ＶＭＩＢ［０］}、Ｓ_{ＶＭＩＢ［１］}、Ｓ_{ＶＭＩＢ［２］}およびＳ_{ＶＭＩＢ［３］}も順に供給される。これにより、ＳＡＲＡＤＣ３２０を共有する４つの容量マルチプレクサ４００のそれぞれのブロックＢに保持された画素信号が順に出力される。

また、ＳＡＲＡＤＣ３２０は、クロック信号ＣＫに同期して、ブロックＢからの４つの画素信号のそれぞれを順にＡＤ変換する。タイミングＴ１乃至Ｔ３までの期間内に、タイミングＴ０乃至Ｔ１の期間内に保持された８列分の画素信号がＡＤ変換される。複数のＳＤＲＡＤＣ３２０が並列に動作して、それぞれ８列分の画素信号をＡＤ変換することにより、１行分の画素信号が読み出される。このため、Ｐ相セトリング期間と、その直後のＤ相セトリング期間とからなる期間は、１行分のＡＤ変換期間に該当する。

次のタイミングＴ３乃至Ｔ４のＰ相セトリング期間において、ＳＡＲＡＤＣ３２０は、ブロックＣからの４つの画素信号のそれぞれを順にＡＤ変換する。次のタイミングＴ４乃至Ｔ５のＤ相セトリング期間において、ＳＡＲＡＤＣ３２０は、ブロックＡからの４つの画素信号のそれぞれを順にＡＤ変換する。

次のタイミングＴ５乃至Ｔ６のＰ相セトリング期間において、ＳＡＲＡＤＣ３２０は、ブロックＢからの４つの画素信号のそれぞれを順にＡＤ変換する。次のタイミングＴ６からのＤ相セトリング期間において、ＳＡＲＡＤＣ３２０は、ブロックＣからの４つの画素信号のそれぞれを順にＡＤ変換する。以降は、同様の制御が繰り返し実行される。

また、リセット制御部２４１は、１行分のＡＤ変換期間が経過する（言い換えれば、行が駆動される）たびに、リセットコードＲＣを前回値と異なる値に更新する。例えば、タイミングＴ１乃至Ｔ３のＡＤ変換期間にリセット制御部２４１は、前回のＲＣ＿ａと異なるＲＣ＿ｂに更新する。次のタイミングＴ３乃至Ｔ５のＡＤ変換期間にリセット制御部２４１は、前回のＲＣ＿ｂと異なるＲＣ＿ｃに更新する。以下、行が駆動されるたびにリセットコードが更新される。これにより各行について異なるリセットコードが設定される。

ここで、各行のリセットコードＲＣを一定とする構成を比較例として想定する。

図１２は、比較例における容量マルチプレクサ４００およびＳＡＲＡＤＣ３２０の制御の一例を示すタイミングチャートである。同図に例示するように比較例では、リセットコードが更新されず、各行について同一のリセットコードが設定される。

図１３は、本技術の第１の実施の形態におけるリセットコード処理を説明するための図である。同図における縦軸は、デジタル信号Ｄｏｕｔの値を示し、横軸は、アナログの画素信号ＶＳＬのレベルを示す。同図におけるａは、ディザ信号を印加しない場合のリニアリティ特性を示す図である。同図におけるｂは、ディザ信号を印加し、リセットコード処理を行う前のリニアリティ特性を示す図である。同図におけるｃは、ディザ信号を印加し、リセットコード処理を行った後のリニアリティ特性を示す図である。

同図におけるａに例示するように、ＣＤＡＣを用いるＳＡＲＡＤＣ３２０では、入力の画素信号と、出力のデジタル信号との関係が直線的にならないことがある。この場合に、ある画素信号ＶＳＬｍが、「６４」を示すデジタル信号Ｄｏｕｔに変換されるものとする。

前述したように固定パターンノイズを抑制するためにリセット制御部２４１は、ディザ信号を初期値のリセットコードに印加して新たなリセットコードＲＣとする。同図において、初期値は、１０進数で「０」の値に設定されたものとする。ディザ信号の印加により、同図におけるｂに例示するように、ディザ信号印加後のリセットコードＲＣが初期値（「０」）と異なる値になるため、画素信号ＶＳＬｍに対応する値は、「９６」となり、「６４」から、大きくずれてしまう。なお、初期値は、「０」以外の値であってもよい。

そこで、リセットコード処理部２４３は、ディザ信号印加後のリセットコードＲＣに対応する補正量Ｃｄによりデジタル信号Ｄｏｕｔに対するリセットコード処理を行う。同図におけるｃに例示するように、この補正により、画素信号ＶＳＬｍに対応する値は、「６６」となり、「６４」からのずれを小さくすることができる。同図に例示したように、ディザ信号に応じて、リニアリティの異なる部分でＡＤ変換を行うことができるため、リニアリティのくずれの影響を低減することができる。

図１４は、比較例と本技術の第１の実施の形態とにおけるノイズ特性を示すグラフである。同図における縦軸は、縦方向の固定パターンノイズ（ＦＰＮ：Fixed Pattern Noise）を示し、横軸は、デジタル信号Ｄｏｕｔを示す。同図におけるａは、比較例のノイズ特性を示し、同図におけるｂは、第１の実施の形態のノイズ特性を示す。

同図に例示するように、ディザ信号を印加しない比較例と比較して、第１の実施の形態では、ディザ信号を印加したため、縦方向のＦＰＮを抑制することができる。

なお、特許文献１に記載のように、シングルスロープ型のＡＤＣをカラムごとに配置し、リセットレベルにランダムノイズを印加する方法でも、ある程度は固定パターンノイズを低減することができる。しかし、この方法は、シングルスロープ型のＡＤＣを用いることを前提としており、ＳＡＲＡＤＣを配置する構成に適用することができない。また、リセットレベルにランダムノイズを印加する必要があるため、リセットレベルと信号レベルとの差分を求めるアナログＣＤＳ処理を行うことができない。さらに、ランダムノイズをアナログ回路により生成する必要があり、その回路は不完全な製造ばらつきなどの影響を受けるため、一定の固定パターンノイズが生じるおそれがある。

これに対して、第１の実施の形態では、ＳＡＲＡＤＣを用いることを前提としている。また、リセットレベルにランダムノイズを印加する必要が無いため、アナログＣＤＳ処理を行うことができる。さらに、ディザ信号などを印加したリセットコードを用いるため、デジタル設定を元に確定的にノイズを印加することができ、製造ばらつきの影響を受けない。

図１５は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。

垂直走査回路２１１は、読み出す行を選択する（ステップＳ９０１）。また、リセット制御部２４１は、行ごとに異なるリセットコードを設定する（ステップＳ９０２）。ＳＡＲＡＤＣ３２０は、オートゼロを行い、この際にリセットコードによりＣＤＳＣを初期化する（ステップＳ９０３）。そして、ＳＡＲＡＤＣ３２０は、逐次比較を行い、デジタル信号を生成する（ステップＳ９０４）。

また、デジタル信号処理部２４０は、リセットコードによりデジタル信号を補正する（ステップＳ９０５）。ＳＡＲＡＤＣ３２０は、最終行が読み出されたか否かを判断する（ステップＳ９０６）。最終行が読み出されていない場合（ステップＳ９０６：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。最終行が読み出された場合（ステップＳ９０６：Ｙｅｓ）、固体撮像素子２００は、撮像のための動作を終了する。

垂直同期信号に同期して複数枚の画像データを連続して撮像する場合、ステップＳ９０１乃至Ｓ９０６が垂直同期信号に同期して繰り返し実行される。

このように、本技術の第１の実施の形態によれば、リセット制御部２４１が、行ごとに異なる値にリセットコードを制御するため、固定パターンノイズを抑制することができる。これにより、画素信号の信号品質を向上させることができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、リセットコードを行ごとに異なる値に制御していたが、この構成では、行方向の固定パターンノイズを十分に抑制することができないおそれがある。この第２の実施の形態の固体撮像素子２００は、リセットコードを、行毎および列毎に異なる値に制御する点において第１の実施の形態と異なる。

図１６は、本技術の第２の実施の形態におけるアナログデジタル変換部３００およびデジタル信号処理部２４０の一構成例を示すブロック図である。この第２の実施の形態のリセット制御部２４１は複数のＳＡＲＡＤＣ３２０のそれぞれに異なる値のリセットコードを供給する。

例えば、リセット制御部２４１は、ｋ（ｋは、整数）個目のＳＡＲＡＤＣ３２０にリセットコードＲＣ＿Ａを供給する。また、リセット制御部２４１は、リセットコードＲＣ＿Ａと異なるリセットコードＲＣ＿Ｂをディザ信号の印加などにより生成し、ｋ＋１個目のＳＡＲＡＤＣ３２０に供給する。

図１７は、本技術の第２の実施の形態におけるｋ個目のＳＡＲＡＤＣ３２０のリセットコードの制御例を示すタイミングチャートである。リセット制御部２４１は、オートゼロのタイミングを示す制御信号Ｓ_ＡＺに同期して前回値と異なる値にリセットコードを制御する。オートゼロは、画素信号がＳＡＲＡＤＣ３２０に入力されるたび（言い換えれば、列毎）に実行されるため、列毎に異なるリセットコードが設定される。

例えば、ｋ個目のＳＡＲＡＤＣ３２０を共有する複数列のうち第０列のオートゼロの際にリセット制御部２４１は、リセットコードＲＣ＿Ａ０を供給する。次の第１列のオートゼロの際にリセット制御部２４１は、リセットコードＲＣ＿Ａ０と異なるリセットコードＲＣ＿Ａ１をディザ信号の印加などにより生成し、ＳＡＲＡＤＣ３２０に供給する。また、第１の実施の形態と同様に、行毎に異なるリセットコードが設定される。

図１８は、技術の第２の実施の形態におけるｋ＋１個目のＳＡＲＡＤＣ３２０のリセットコードの制御例を示すタイミングチャートである。リセット制御部２４１は、行毎および列毎に異なる値にリセットコードを制御する。

例えば、ｋ＋１個目のＳＡＲＡＤＣ３２０を共有する複数列のうち第０列のオートゼロの際にリセット制御部２４１は、リセットコードＲＣ＿Ｂ０を供給する。次の第１列のオートゼロの際にリセット制御部２４１は、リセットコードＲＣ＿Ｂ０と異なるリセットコードＲＣ＿Ｂ１をディザ信号の印加などにより生成し、ＳＡＲＡＤＣ３２０に供給する。

また、ｋ＋１個目のＳＡＲＡＤＣ３２０の第０列のリセットコードＲＣ＿Ｂ０は、ｋ個目のＳＡＲＡＤＣ３２０の第０列のリセットコードＲＣ＿Ａ０と異なる。ｋ＋１個目のＳＡＲＡＤＣ３２０の第１列のリセットコードＲＣ＿Ｂ１は、ｋ個目のＳＡＲＡＤＣ３２０の第１列のリセットコードＲＣ＿Ａ１と異なる。以降の列についても同様である。

図１６乃至図１８に例示したように、リセット制御部２４１は、行毎、列毎、さらに、ＳＡＲＡＤＣ３２０毎に、異なる値となるようにリセットコードを制御する。

図１９は、本技術の第２の実施の形態におけるノイズ特性の一例を示す図である。第２の実施の形態におけるリードアウトノイズは、第１の実施の形態と同一である。第２の実施の形態における画素のＦＰＮは、第１の実施の形態と同程度である。

第２の実施の形態における行方向のＦＰＮレベルは、第１の実施の形態と比較して低下（改善）する。第２の実施の形態における行方向のＦＰＮ最大値も、第１の実施の形態と比較して改善する。また、第２の実施の形態において、列方向のＦＰＮレベル、列方向のＦＰＮ最大値は、第１の実施の形態と同程度である。

第２の実施の形態における行方向の一時ノイズレベルは、第１の実施の形態と比較して低下（改善）する。第２の実施の形態における行方向の一時ノイズ最大値も、第１の実施の形態と比較して改善する。また、第２の実施の形態において、列方向の一時ノイズレベル、列方向の一時ノイズ最大値は、第１の実施の形態と同一である。

同図に例示したように、第２の実施の形態では、行毎、列毎、ＳＡＲＡＤＣ３２０毎に異なるリセットコードを設定するため、行方向のノイズがさらに低減する。

なお、図２０におけるａに例示するように、リセット制御部２４１は、各列に同一のリセットコードを設定し、行毎、ＳＡＲＡＤＣ３２０毎に異なるリセットコードを設定することもできる。

また、同図におけるｂに例示するように、リセット制御部２４１は、複数のＳＡＲＡＤＣ３２０に同一のリセットコードを設定し、行毎、列毎に異なるリセットコードを設定することもできる。

このように本技術の第２の実施の形態によれば、リセット制御部２４１が、行毎、列毎に異なる値にリセットコードを制御するため、固定パターンノイズをさらに抑制することができる。

＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２２は、撮像部１２０３１の設置位置の例を示す図である。

図２２では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる撮像部１２０３１に本開示に係る技術を適用することにより、固定パターンノイズを抑制して、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）入力されたアナログ信号と所定の参照信号とから比較結果を生成するコンパレータと、
前記参照信号を供給するデジタルアナログ変換器と、
所定のリセットコードにより前記参照信号を初期化させた後に前記比較結果に基づいて前記参照信号を更新させる逐次比較ロジック回路と、
前記リセットコードの値を制御するリセット制御部と
を具備するアナログデジタル変換回路。
（２）それぞれが前記アナログ信号を生成する複数の画素が二次元格子状に配列された画素アレイ部と、
前記画素アレイ部内の行を順に駆動して前記アナログ信号を出力させる垂直走査回路と
をさらに具備し、
前記リセット制御部は、前記垂直走査回路が行を駆動するたびに前記リセットコードを前回値と異なる値に更新する
前記（１）記載のアナログデジタル変換回路。
（３）前記リセット制御部は、前記アナログ信号が入力されるたびに前記リセットコードを前回値と異なる値に制御する
前記（２）記載のアナログデジタル変換回路。
（４）複数のＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）が配列され、
前記複数のＳＡＲＡＤＣのそれぞれに前記コンパレータ、前記デジタルアナログ変換器および前記逐次比較ロジック回路が配置され、
前記リセット制御部は、前記複数のＳＡＲＡＤＣのそれぞれのリセットコードを異なる値に制御する
前記（２）または（３）に記載のアナログデジタル変換回路。
（５）複数のアナログ信号を容量素子に保持して前記保持した複数のアナログ信号のいずれかを順に選択して前記コンパレータに入力する容量マルチプレクサをさらに具備する
前記（１）から（４）のいずれかに記載のアナログデジタル変換回路。
（６）所定のリセットレベルと露光量に応じた信号レベルとの差分を求めて前記アナログ信号として供給するカラムアンプをさらに具備する
前記（１）から（５）のいずれかに記載のアナログデジタル変換回路。
（７）前記リセットコードに基づいて補正量を求める前段処理部と、
前記補正量に基づいて前記逐次比較ロジック回路からのデジタル信号に対するリセットコード処理を行うリセットコード処理部をさらに具備し、
前記リセット制御部は、所定の初期値のコードに対して所定の演算を行った演算結果を前記リセットコードとして供給し、
前記前段処理部は、前記リセットコードに応じた前記補正量を前記リセットコード処理部に供給し、
前記逐次比較ロジック回路は、所定数の前記比較結果に基づいて前記デジタル信号を生成する
前記（１）から（６）のいずれかに記載のアナログデジタル変換回路。
（８）前記演算は、ディザ信号の加算を含む
前記（７）記載のアナログデジタル変換回路。
（９）前記演算は、前回値に所定値を加算または減算する処理を含む
前記（７）記載のアナログデジタル変換回路。
（１０）アナログ信号を生成する画素と、
前記アナログ信号と所定の参照信号とから比較結果を生成するコンパレータと、
前記参照信号を供給するデジタルアナログ変換器と、
所定のリセットコードにより前記参照信号を初期化させた後に前記比較結果に基づいて前記参照信号を更新させる逐次比較ロジック回路と、
前記リセットコードの値を制御するリセット制御部と
を具備する固体撮像素子。
（１１）入力されたアナログ信号と所定の参照信号とから比較結果を生成する比較手順と、
前記参照信号を供給するデジタルアナログ変換手順と、
所定のリセットコードにより前記参照信号を初期化させた後に前記比較結果に基づいて前記参照信号を更新させる逐次比較手順と、
前記リセットコードの値を制御するリセット制御手順と
を具備するアナログデジタル変換回路の制御方法。

１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１１ 垂直走査回路
２１２ タイミング制御回路
２２０ 画素アレイ部
２３０ 画素
２３１ 光電変換素子
２３２ 転送トランジスタ
２３３ リセットトランジスタ
２３４ 浮遊拡散層
２３５ 増幅トランジスタ
２３６ 選択トランジスタ
２４０ デジタル信号処理部
２４１ リセット制御部
２４２ 前段処理部
２４３ リセットコード処理部
２４４ 後段処理部
３００ アナログデジタル変換部
３１０ カラムアンプ
３１１ アンプ
３１２、３１３、３１６、４１１～４１８、４３１～４３８、４５１～４５８ スイッチ
３１４、３１５、４１９、４２０、４３９、４４０、４５９、４６０ 容量素子
３２０ ＳＡＲＡＤＣ
３２１、３２２ オートゼロスイッチ
３２３ プリアンプ
３２４ コンパレータ
３２５、３２６ ＣＤＡＣ
３２７ ＳＡＲロジック回路
４００ 容量マルチプレクサ
４１０、４３０、４５０ サンプルホールドブロック
１２０３１ 撮像部

Claims (11)

1. 入力されたアナログ信号と所定の参照信号とから比較結果を生成するコンパレータと、
   前記参照信号を供給するデジタルアナログ変換器と、
   所定のリセットコードにより前記参照信号を初期化させた後に前記比較結果に基づいて前記参照信号を更新させる逐次比較ロジック回路と、
   前記リセットコードの値を制御するリセット制御部と
   を具備するアナログデジタル変換回路。
2. それぞれが前記アナログ信号を生成する複数の画素が二次元格子状に配列された画素アレイ部と、
   前記画素アレイ部内の行を順に駆動して前記アナログ信号を出力させる垂直走査回路と
   をさらに具備し、
   前記リセット制御部は、前記垂直走査回路が行を駆動するたびに前記リセットコードを前回値と異なる値に更新する
   請求項１記載のアナログデジタル変換回路。
3. 前記リセット制御部は、前記アナログ信号が入力されるたびに前記リセットコードを前回値と異なる値に制御する
   請求項２記載のアナログデジタル変換回路。
4. 複数のＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）が配列され、
   前記複数のＳＡＲＡＤＣのそれぞれに前記コンパレータ、前記デジタルアナログ変換器および前記逐次比較ロジック回路が配置され、
   前記リセット制御部は、前記複数のＳＡＲＡＤＣのそれぞれのリセットコードを異なる値に制御する
   請求項２記載のアナログデジタル変換回路。
5. 複数のアナログ信号を容量素子に保持して前記保持した複数のアナログ信号のいずれかを順に選択して前記コンパレータに入力する容量マルチプレクサをさらに具備する
   請求項１記載のアナログデジタル変換回路。
6. 所定のリセットレベルと露光量に応じた信号レベルとの差分を求めて前記アナログ信号として供給するカラムアンプをさらに具備する
   請求項１記載のアナログデジタル変換回路。
7. 前記リセットコードに基づいて補正量を求める前段処理部と、
   前記補正量に基づいて前記逐次比較ロジック回路からのデジタル信号に対するリセットコード処理を行うリセットコード処理部をさらに具備し、
   前記リセット制御部は、所定の初期値のコードに対して所定の演算を行った演算結果を前記リセットコードとして供給し、
   前記前段処理部は、前記リセットコードに応じた前記補正量を前記リセットコード処理部に供給し、
   前記逐次比較ロジック回路は、所定数の前記比較結果に基づいて前記デジタル信号を生成する
   請求項１記載のアナログデジタル変換回路。
8. 前記演算は、ディザ信号の加算を含む
   請求項７記載のアナログデジタル変換回路。
9. 前記演算は、前回値に所定値を加算または減算する処理を含む
   請求項７記載のアナログデジタル変換回路。
10. アナログ信号を生成する画素と、
    前記アナログ信号と所定の参照信号とから比較結果を生成するコンパレータと、
    前記参照信号を供給するデジタルアナログ変換器と、
    所定のリセットコードにより前記参照信号を初期化させた後に前記比較結果に基づいて前記参照信号を更新させる逐次比較ロジック回路と、
    前記リセットコードの値を制御するリセット制御部と
    を具備する固体撮像素子。
11. 入力されたアナログ信号と所定の参照信号とから比較結果を生成する比較手順と、
    前記参照信号を供給するデジタルアナログ変換手順と、
    所定のリセットコードにより前記参照信号を初期化させた後に前記比較結果に基づいて前記参照信号を更新させる逐次比較手順と、
    前記リセットコードの値を制御するリセット制御手順と
    を具備するアナログデジタル変換回路の制御方法。

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