KR102598891B1 - 고체 촬상 장치 - Google Patents

고체 촬상 장치 Download PDF

Info

Publication number
KR102598891B1
KR102598891B1 KR1020207011680A KR20207011680A KR102598891B1 KR 102598891 B1 KR102598891 B1 KR 102598891B1 KR 1020207011680 A KR1020207011680 A KR 1020207011680A KR 20207011680 A KR20207011680 A KR 20207011680A KR 102598891 B1 KR102598891 B1 KR 102598891B1
Authority
KR
South Korea
Prior art keywords
pixel
signal
pixels
comparator
transistor
Prior art date
Application number
KR1020207011680A
Other languages
English (en)
Other versions
KR20200081372A (ko
Inventor
신이치로 에토
요스케 우에노
야스후미 히노
카즈토시 토미타
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority claimed from PCT/JP2018/035166 external-priority patent/WO2019092994A1/en
Publication of KR20200081372A publication Critical patent/KR20200081372A/ko
Application granted granted Critical
Publication of KR102598891B1 publication Critical patent/KR102598891B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

ADC가 제공된 고체 촬상 소자에 있어서 화소 신호의 판독 속도를 향상시키기 위해 의도된 것이다. 화소 블록에는 복수의 화소가 배열된다. 구동 회로는 화소 블록을 구동하여 복수의 화소 신호를 동시에 출력시킨다. 비교기는 복수의 화소 신호를 순차적으로 선택하고, 선택된 화소 신호와 미리 결정된 기준 신호를 비교한다. 제어부는, 비교기의 비교 결과에 기초하여 미리 결정된 기준 신호를 갱신하기 위한 제어 신호를 생성한다. 기준 신호 갱신부는, 제어 신호에 따라 미리 결정된 기준 신호를 갱신한다.

Description

고체 촬상 장치
본 기술은 고체 촬상 장치에 관한 것이다. 구체적으로, 본 기술은 복수의 화소가 2차원 격자 패턴으로 배치되어 있는 고체 촬상 장치에 관한 것이다.
종래에는, 촬상 장치 등에 있어서, 아날로그 화소 신호를 디지털 신호로 변환하기 위해 ADC(Analog to Digital Converter)가 사용되고 있다. 예를 들면, 복수의 화소가 2차원 격자 패턴으로 배열되어 있는 화소 영역과, 화소 영역의 컬럼(column)에 배치되는 싱글 슬로프형(single-slope) ADC를 포함한 컬럼 신호 처리부를 포함하는 고체 촬상 소자가 제안되어 있다(예를 들면, 특허문헌 1 참조).
특허문헌 1: 일본특허공개 제2011-234243호 공보
종래 기술에서는, 컬럼에 배치되는 ADC의 AD 변환이, 로우(row) 단위로 화소 신호를 판독할 수 있게 한다. 그러나, 이 종래 기술에서는, 판독 속도를 향상시키는 것이 곤란하다. 고체 촬상 소자는, 로우를 하나씩 순차적으로 구동하여 화소 신호를 출력시키고, 신호의 세틀링을 위한 세틀링 시간(settling time) 후에 AD 변환을 수행한다. 따라서, 세틀링 시간과 AD 변환에 필요한 시간의 합계가 하나의 로우의 판독 시간이 된다. 세틀링 시간은 일정하기 때문에, 판독 시간을 짧게 하여 판독 속도를 높이기 위해서는, AD 변환에 있어서의 양자화 비트수가 감소될 수 있다. 그러나, 이것은 화상 데이터의 화질이 저하되기 때문에 바람직하지 않다. 또한, 각각의 컬럼에 대해 2개의 ADC가 제공되면, ADC는 2개의 로우를 동시에 구동하여 AD 변환을 수행하며 모든 로우의 판독 속도를 2배로 할 수 있다. 그러나, 이것은 ADC의 개수가 증대하기 때문에 바람직하지 않다. 이러한 방식으로, 화상 데이터의 화질 저하를 억제하고 회로 규모의 증대를 억제하면서, 판독 속도를 증가시키는 것은 곤란하다.
본 기술은 이러한 상황을 감안하여 이루어진 것이며, 본 발명의 목적은 ADC가 제공된 고체 촬상 소자에 있어서 화소 신호의 판독 속도를 향상시키는 것이다.
본 기술은 전술된 문제점을 해결하기 위하여 이루어진 것이며, 본 기술의 제1 태양은 고체 촬상 장치, 및 고체 촬상 장치의 제어 방법를 제공하며, 고체 촬상 장치는, 로우들 및 컬럼들로 배열되는 복수의 화소와, 각각이 복수의 화소에 있어서의 화소들의 각 컬럼에 연결되어 있는 복수의 컬럼 라인(column line)을 포함하는 화소 영역; 및 복수의 SARADC(successive approximation analog-to-digital converter)를 포함하며, 복수의 SARADC 중 적어도 하나는 복수의 컬럼 라인 중 적어도 2개의 컬럼 라인에 연결되어 있는 회로부를 포함한다.
또한, 제1 태양에 있어서, 복수의 SARADC 각각은 복수의 컬럼 라인 중 적어도 2개의 각각의 컬럼 라인에 연결될 수도 있다.
또한, 제1 태양에 있어서, 복수의 화소 각각은 적어도 하나의 포토다이오드를 포함할 수도 있다.
또한, 제1 태양에 있어서, 회로부는 복수의 화소에 있어서의 적어도 2개의 로우의 화소들을 동시에 구동하도록 구성될 수도 있다.
또한, 제1 태양에 있어서, 회로부는 복수의 화소에 있어서의 모든 로우의 화소들을 동시에 구동하도록 구성될 수도 있다.
또한, 제1 태양에 있어서, 복수의 SARADC 중 적어도 하나는, 기준 신호와 화소 신호를 비교하도록 구성된 비교기를 포함할 수도 있으며, 화소 신호는 적어도 2개의 컬럼 라인 중 하나를 통해 비교기에 제공된다.
또한, 제1 태양에 있어서, 회로부는, 기준 신호를 시간 경과에 따라 변경하도록 구성될 수도 있다.
또한, 제1 태양에 있어서, 회로부는, 화소 신호에 기초하여 최하위 비트(LSB)가 생성될 때까지 미리 정의된 시간 슬롯 동안 기준 신호를 변경하도록 구성될 수도 있다.
또한, 제1 태양에 있어서, 비교기는, 적어도 2개의 컬럼 라인 중 제1 컬럼 라인을 통해 비교기에 제공되는 제1 화소 신호와, 적어도 2개의 컬럼 라인 중 제2 컬럼 라인을 통해 비교기에 제공되는 제2 화소 신호 중에서 화소 신호를 선택하도록 구성된 선택부를 포함할 수도 있다.
또한, 제1 태양에 있어서, 비교기는, 제1 화소 신호를 수신하도록 구성된 제1 트랜지스터, 제2 화소 신호를 수신하도록 구성된 제2 트랜지스터, 및 기준 신호를 수신하도록 구성된 제3 트랜지스터를 포함할 수도 있다.
또한, 제1 태양에 있어서, 비교기는, 제1 트랜지스터의 소스 및 드레인에 연결되는 제1 스위치, 및 제2 트랜지스터의 소스 및 드레인에 연결되는 제2 스위치를 더 포함할 수도 있다.
또한, 제1 태양에 있어서, 비교기는, 제1 스위치에 연결되는 제3 스위치, 및 제2 스위치에 연결되는 제4 스위치를 더 포함할 수도 있다.
또한, 제1 태양에 있어서, 복수의 화소 각각은 적어도 하나의 이면조사형(back-illuminated) 포토다이오드를 포함한다.
또한, 제1 태양에 있어서, 제1 스위치는 제1 제어 신호를 수신하도록 구성될 수도 있고, 제3 스위치는 제1 제어 신호의 반전 신호를 수신하도록 구성될 수도 있고, 제2 스위치는 제2 제어 신호를 수신하도록 구성될 수도 있고, 제4 스위치는 제2 제어 신호의 반전 신호를 수신하도록 구성될 수도 있다.
또한, 제1 태양에 있어서, 비교기는 제1 출력 신호 라인 및 제2 출력 신호 라인을 포함할 수도 있다.
또한, 제1 태양에 있어서, 제1 출력 신호 라인은, 제1 트랜지스터와 전원 사이의 제1 노드에 연결될 수도 있고, 제2 신호 라인은 제3 트랜지스터와 전원 사이의 제2 노드에 연결될 수도 있다.
또한, 제1 태양에 있어서, 제1 출력 신호 라인은, 제1 트랜지스터와 접지 사이의 제1 노드에 연결될 수도 있고, 제2 신호 라인은 제3 트랜지스터와 접지 사이의 제2 노드에 연결될 수도 있다.
또한, 제1 태양에 있어서, 복수의 SARADC는 제1 SARADC 및 제2 SARADC를 포함할 수도 있고, 회로부는, 제1 SARADC에 제1 기준 신호를 제공하고 제2 SARADC에 제2 기준 신호를 제공하도록 구성될 수도 있고, 제2 기준 신호는 제1 기준 신호와는 상이하다.
본 기술의 제2 태양은, 제1 복수의 화소에 연결되는 제1 화소 라인과, 제2 복수의 화소에 연결되는 제2 화소 라인을 포함하는 복수의 화소 라인을 포함하는 화소 영역을 포함하는 고체 촬상 장치를 제공한다. 고체 촬상 장치는, 제1 화소 라인 및 제2 화소 라인에 연결되는 SARADC(successive approximation analog-to-digital converter)를 포함하는 회로부를 더 포함할 수도 있다.
또한, 제2 태양에 있어서, 제1 화소 라인은 제1 컬럼 라인일 수도 있고, 제1 복수의 화소는 제1 컬럼의 화소일 수도 있고, 제2 화소 라인은 제2 컬럼 라인일 수도 있고, 제2 복수의 화소는 제2 컬럼의 화소일 수도 있다.
또한, 제2 태양에 있어서, 제1 및 제2 복수의 화소들 각각은 적어도 하나의 포토다이오드를 포함할 수도 있다.
또한, 제2 태양에 있어서, 제1 및 제2 복수의 화소들은 화소들의 로우들로 배열될 수도 있고, 회로부는 상기 화소들의 로우들 중 적어도 2개를 동시에 구동하도록 구성될 수도 있다.
또한, 제2 태양에 있어서, 회로부는 화소들의 모든 로우들을 동시에 구동하도록 구성될 수도 있다.
또한, 제2 태양에 있어서, SARADC는, 기준 신호와 화소 신호를 비교하도록 구성된 비교기를 포함할 수도 있고, 화소 신호는 제1 화소 라인과 제2 화소 라인 중 하나를 통해 비교기에 제공된다.
또한, 제2 태양에 있어서, 회로부는, 기준 신호를 시간 경과에 따라 변경하도록 구성될 수도 있다.
또한, 제2 태양에 있어서, 회로부는, 화소 신호에 기초하여 최하위 비트(LSB)가 생성될 때까지 미리 정의된 시간 슬롯 동안 기준 신호를 변경하도록 구성될 수도 있다.
또한, 제2 태양에 있어서, 비교기는, 제1 화소 라인을 통해 비교기에 제공되는 제1 화소 신호와, 제2 화소 라인을 통해 비교기에 제공되는 제2 화소 신호 중에서 화소 신호를 선택하도록 구성된 선택부를 포함할 수도 있다.
또한, 제2 태양에 있어서, 비교기는, 제1 화소 신호를 수신하도록 구성된 제1 트랜지스터, 제2 화소 신호를 수신하도록 구성된 제2 트랜지스터, 및 기준 신호를 수신하도록 구성된 제3 트랜지스터를 포함할 수도 있다.
또한, 제2 태양에 있어서, 비교기는, 제1 트랜지스터의 소스 및 드레인에 연결되는 제1 스위치, 및 제2 트랜지스터의 소스 및 드레인에 연결되는 제2 스위치를 더 포함한다.
또한, 제2 태양에 있어서, 비교기는, 제1 스위치에 연결되는 제3 스위치, 및 제2 스위치에 연결되는 제4 스위치를 더 포함할 수도 있다.
또한, 제2 태양에 있어서, 제1 스위치는 제1 제어 신호를 수신하도록 구성되고, 제3 스위치는 제1 제어 신호의 반전 신호를 수신하도록 구성될 수도 있고, 제2 스위치는 제2 제어 신호를 수신하도록 구성될 수도 있고, 제4 스위치는 제2 제어 신호의 반전 신호를 수신하도록 구성될 수도 있다.
또한, 제2 태양에 있어서, 비교기는 제1 출력 신호 라인 및 제2 출력 신호 라인을 포함할 수도 있다.
또한, 제2 태양에 있어서, 제1 출력 신호 라인은, 제1 트랜지스터와 전원 사이의 제1 노드에 연결될 수도 있고, 제2 신호 라인은 제3 트랜지스터와 전원 사이의 제2 노드에 연결될 수도 있다.
또한, 제2 태양에 있어서, 제1 출력 신호 라인은, 제1 트랜지스터와 접지 레벨 사이의 제1 노드에 연결될 수도 있고, 제2 신호 라인은 제3 트랜지스터와 접지 레벨 사이의 제2 노드에 연결될 수도 있다.
또한, 제2 태양에 있어서, SARADC는 제1 SARADC일 수도 있고, 복수의 화소 라인은, 제3 복수의 화소에 연결되는 제3 화소 라인과, 제4 복수의 화소에 연결되는 제4 화소 라인을 더 포함할 수도 있다. 회로부는 제3 화소 라인 및 제4 화소 라인에 연결되는 제2 SARADC를 더 포함할 수도 있고, 회로부는, 제1 SARADC에 제1 기준 신호를 제공하고 제2 SARADC에 제2 기준 신호를 제공하도록 구성될 수도 있고, 제2 기준 신호는 제1 기준 신호와는 상이하다.
또한, 제2 태양에 있어서, 복수의 화소 각각은 적어도 하나의 이면조사형 포토다이오드를 포함한다.
또한, 제2 태양에 있어서, 복수의 화소 각각은 적어도 하나의 표면조사형(front-illuminated) 포토다이오드를 포함한다.
또한, 본 발명의 제3 태양은 전자 디바이스를 제공하며, 전자 디바이스는, 복수의 화소가 배열되는 화소 블록과, 화소 블록을 구동하여 복수의 화소 신호를 동시에 출력시키는 구동 회로와, 복수의 화소 신호를 순차적으로 선택하여 선택된 화소 신호와 미리 결정된 기준 신호를 비교하는 비교기와, 비교기의 비교 결과에 기초하여 미리 결정된 기준 신호를 갱신하기 위한 제어 신호를 생성하는 제어부와, 제어 신호에 따라 미리 결정된 기준 신호를 갱신하는 기준 신호 갱신부와, 비교 결과를 포함하는 화소 데이터를 처리하는 화상 처리부를 포함한다. 이는 복수의 화소 신호가 순차적으로 선택되고, 복수의 화소 신호의 AD 변환이 수행되고, 복수의 화소 신호에 화상 처리가 적용된다는 효과를 가져온다.
본 기술은, ADC가 제공된 고체 촬상 소자에 있어서, 화소 신호의 판독 속도를 향상시키는 우수한 효과를 얻을 수 있다. 여기에 기재된 효과는 한정되지 않을 수 있고, 그 효과는 본 개시 중에 기재된 임의의 효과일 수도 있다.
도 1은 본 기술의 제1 실시형태에 따른 전자 디바이스의 일 구성예를 나타내는 블록도이다.
도 2는 본 기술의 제1 실시형태에 따른 고체 촬상 소자의 일 구성예를 나타내는 블록도이다.
도 3은 본 기술의 제1 실시형태에 따른 화소 영역의 평면도의 일례이다.
도 4는 본 기술의 제1 실시형태에 따른 화소의 일 구성예를 나타내는 회로도이다.
도 5는 본 기술의 제1 실시형태에 따른 컬럼 신호 처리부의 일 구성예를 나타내는 블록도이다.
도 6은 본 기술의 제1 실시형태에 따른 SARADC(Successive Approximation Register Analog to Digital Converter)의 일 구성예를 나타내는 블록도이다.
도 7은 본 기술의 제1 실시형태에 따른 비교기의 일 구성예를 나타내는 회로도이다.
도 8은 본 기술의 제1 실시형태에 따른 비교기의 다른 구성예를 나타내는 회로도이다.
도 9는 본 기술의 제1 실시형태에 따른 고체 촬상 소자의 전체 도면의 일례이다.
도 10은 본 기술의 제1 실시형태에 따른 고체 촬상 소자의 동작의 일례를 나타내는 타이밍도이다.
도 11은 본 기술의 제1 실시형태에 따른 고체 촬상 소자의 동작의 일례를 나타내는 플로우차트이다.
도 12는 본 기술의 제1 실시형태의 변형예에 따른 화소 영역의 평면도의 일례이다.
도 13은 본 기술의 제2 실시형태에 따른 화소 영역의 평면도의 일례이다.
도 14는 본 기술의 제2 실시형태에 따른 공유 블록의 일 구성예를 나타내는 회로도이다.
도 15는 본 기술의 제2 실시형태의 변형예에 따른 화소 영역의 평면도의 일례이다.
도 16은 본 기술의 제3 실시형태에 따른 SARADC의 일 구성예를 나타내는 블록도이다.
도 17은 본 기술의 제3 실시형태에 따른 고체 촬상 소자의 동작의 일례를 나타내는 타이밍도이다.
도 18은 본 기술의 제4 실시형태에 따른 고체 촬상 소자의 일 구성예를 나타내는 블록도이다.
도 19는 본 기술의 제5 실시형태의 변형예에 따른 화소 영역의 평면도의 일례이다.
도 20은 본 기술의 제5 실시형태에 따른 컬럼 신호 처리부의 일 구성예를 나타내는 블록도이다.
도 21은 본 기술의 제5 실시형태에 따른, 각각의 SARADC에 N개의 수직 신호 라인이 배선되어 있는 경우의 컬럼 신호 처리부의 일 구성예를 나타내는 블록도이다.
도 22는 본 기술의 제5 실시형태에 따른 SARADC의 일 구성예를 나타내는 블록도이다.
도 23은 본 기술의 제5 실시형태에 따른 고체 촬상 소자의 동작의 일례를 나타내는 타이밍도이다.
도 24는 본 기술의 제6 실시형태에 따른 화소 영역의 평면도의 일례이다.
도 25는 본 기술의 제6 실시형태에 따른 하측 컬럼 신호 처리부의 일 구성예를 나타내는 블록도이다.
도 26은 본 기술의 제7 실시형태에 따른 DAC의 일 구성예를 나타내는 블록도이다.
도 27은 본 기술의 제7 실시형태에 따른 SAR 로직 회로의 일 구성예를 나타내는 블록도이다.
도 28은 본 기술의 제7 실시형태에 따른 화소 신호의 1번째 로우의 순차 비교 4번째 비트까지의 DAC의 제어 예를 설명하기 위한 도면이다.
도 29는 본 기술의 제7 실시형태에 따른 화소 신호의 2번째 로우의 순차 비교 4번째 비트까지의 DAC의 제어 예를 설명하기 위한 도면이다.
도 30은 본 기술의 제7 실시형태에 따른 화소 신호의 3번째 로우의 순차 비교 4번째 비트까지의 DAC의 제어 예를 설명하기 위한 도면이다.
도 31은 본 기술의 제8 실시형태에 따른 비교기의 일 구성예를 나타내는 블록도이다.
도 32는 본 기술의 제8 실시형태에 따른 전위 변동의 일례를 나타내는 타이밍도이다.
도 33은 본 기술의 제8 실시형태의 변형예에 따른 고체 촬상 소자의 일 구성예를 나타내는 블록도이다.
도 34는 본 기술의 제8 실시형태의 변형예에 따른 비교기의 일 구성예를 나타내는 블록도이다.
도 35는 본 기술의 제9 실시형태에 따른 비교기의 일 구성예를 나타내는 블록도이다.
도 36은 본 기술의 제10 실시형태에 따른 비교기의 일 구성예를 나타내는 블록도이다.
도 37은 본 기술의 제10 실시형태에 따른 비교기의 제어 예의 일례를 나타내는 타이밍도이다.
도 38은 본 기술의 제11 실시형태에 따른 비교기의 일 구성예를 나타내는 블록도이다.
도 39는 본 기술의 제11 실시형태에 따른 비교기의 제어 예의 일례를 나타내는 타이밍도이다.
도 40은 본 기술의 제12 실시형태에 따른 비교기의 일 구성예를 나타내는 블록도이다.
도 41은 본 기술의 제13 실시형태에 따른 비교기의 일 구성예를 나타내는 블록도이다.
도 42는 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
도 43은 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
도 44는 본 기술의 제1 실시형태에 따른 간접 TOF 센서(indirect time of flight sensor)의 일 구성예를 나타내는 블록도이다.
도 45는 도 44에 따른 화소(230)의 일 구성예를 나타내는 회로도이다.
이하, 본 기술을 실시하기 위한 모드(이하, 실시형태라고 칭함)에 대해 설명한다. 이하의 순서로 실시형태에 대해 설명한다.
1. 제1 실시형태(SARADC가 2개의 화소 신호를 순차적으로 선택하는 예)
2. 제2 실시형태(SARADC가 2개의 공유 블록으로부터의 화소 신호를 순차적으로 선택하는 예)
3. 제3 실시형태(커패시터가 제공된 SARADC가 화소 신호를 순차적으로 선택하는 예)
4. 제4 실시형태(상측 및 하측의 SARADC가 2개의 화소 신호를 순차적으로 선택하는 예)
5. 제5 실시형태(SARADC가 4개의 화소 신호를 순차적으로 선택하는 예)
6. 제6 실시형태(SARADC가 멀티플렉서로부터의 2개의 화소 신호를 순차적으로 선택하는 예)
7. 제7 실시형태(커패시터의 조합이 변경되고, SARADC가 2개의 화소 신호를 순차적으로 선택하는 예)
8. 제8 실시형태(SARADC가 2개의 화소 신호를 순차적으로 선택하고, 중간 전위를 공급하는 예)
9. 제9 실시형태(SARADC가 2개의 화소 신호를 순차적으로 선택하고, 가변 저항에 의해 조정되는 중간 전위를 공급하는 예)
10. 제10 실시형태(SARADC가 2개의 화소 신호를 순차적으로 선택하고, 소스측 전위를 리셋하는 예)
11. 제11 실시형태(SARADC가 2개의 화소 신호를 순차적으로 선택하고, 중간 전위를 샘플링하여 보유하는 예)
12. 제12 실시형태(SARADC가 2개의 화소 신호를 순차적으로 선택하고, 레플리카 회로(replica circuit)가 드레인 전압 및 소스 전압을 생성하는 예)
13. 제13 실시형태(SARADC가 2개의 화소 신호를 순차적으로 선택하고, 기준측에도 중간 전위를 공급하는 예)
14. 이동체에의 응용예
<1. 제1 실시형태>
"전자 디바이스의 구성예"
도 1은 본 기술의 제1 실시형태에 따른 전자 디바이스(100)의 일 구성예를 나타내는 블록도이다. 전자 디바이스(100)는 화상 데이터를 캡처하는 디바이스이며, 전자 디바이스(100)는 광학계(110), 고체 촬상 소자(200), 화상 처리부(120), 메모리(130), 촬상 제어부(140), 및 모니터(150)를 포함한다. 전자 디바이스(100)의 예에는, 스마트폰, IoT(Internet of Things) 카메라, 및 차량용 카메라가 포함된다.
광학계(110)는, 피사체로부터의 입사광을 집광하여 그 광을 고체 촬상 소자(200)에 안내하도록 구성된다. 광학계(110)는 하나 이상의 광학 렌즈를 포함한다.
고체 촬상 소자(200)는 촬상 제어부(140)의 제어에 따라 화상 데이터를 캡처하도록 구성된다. 고체 촬상 소자(200)는, 캡처된 화상 데이터를 신호 라인(209)을 통해 화상 처리부(120)로 공급한다.
촬상 제어부(140)는, 고체 촬상 소자(200)를 제어하도록 구성된다. 이 촬상 제어부(140)는, 촬상 시간을 나타내는 수직 동기 신호, 노광 시간을 제어하기 위한 신호 등을 신호 라인(149)을 통해 고체 촬상 소자(200)에 공급한다. 또한, 촬상 제어부(140)는, 예를 들면, 촬상을 개시하기 위한 조작(셔터 버튼의 누름 등)이 있을 때에, 수직 동기 신호를 공급하기 시작한다.
화상 처리부(120)는, 화상 데이터에 대해, 디모자이크 처리(demosaicing process) 및 화이트 밸런스 처리 등의 미리 결정된 화상 처리를 적용하도록 구성된다. 이 화상 처리부(120)는, 처리된 화상 데이터를 신호 라인(128, 129)을 통해 메모리(130) 및 모니터(150)에 공급한다. 메모리(130)는 화상 데이터를 기억하도록 구성된다. 모니터(150)는 화상 데이터를 표시하도록 구성된다.
"고체 촬상 소자의 구성예"
도 2는 본 기술의 제1 실시형태에 따른 고체 촬상 소자(200)의 일 구성예를 나타내는 블록도이다. 고체 촬상 소자(200)는 센서 칩(201)과, 그 센서 칩(201) 상에 적층된 회로 칩(202)을 포함한다.
2차원 격자 패턴으로 배열된 복수의 화소를 포함하는 화소 영역(220)이 센서 칩(201) 상에 배치되어 있다. 화소 영역(220)은 로우 및 컬럼으로 배치될 수도 있고, 복수의 컬럼 라인을 포함할 수도 있다. 복수의 컬럼 라인 각각은 화소의 각각의 컬럼에 연결될 수도 있다. 또한, 수직 구동 회로(210), 컬럼 신호 처리부(240), 타이밍 제어 회로(250), 및 출력 회로(260)가 회로 칩(202) 상에 배치되어 있다.
수직 구동 회로(210)는, 화소를 구동하여 화소 신호를 컬럼 신호 처리부(240)에 출력하도록 구성된다. 컬럼 신호 처리부(240)는, 컬럼에서의, 화소 신호에 대해 AD(Analog to Digital) 변환 처리를 적용하여, 그 화소 신호를 출력 회로(260)에 공급하도록 구성된다. 출력 회로(260)는, 컬럼 신호 처리부(240)로부터의 데이터에 대해 CDS(Correlated Double Sampling) 처리 등을 적용하여, 그 데이터를 화상 처리부(120)에 출력하도록 구성된다. CDS 처리 이외에, 출력 회로(260)는, 또한, 화상 데이터의 콘트라스트에 기초하여 초점을 검출하는 콘트라스트 AF(Auto Focus) 처리를 필요에 따라 실행한다.
타이밍 제어 회로(250)는, 수직 동기 신호에 동기하여, 수직 구동 회로(210), 컬럼 신호 처리부(240), 및 출력 회로(260)의 각자의 동작 타이밍을 제어하도록 구성된다.
도 3은 본 기술의 제1 실시형태에 따른 화소 영역(220)의 평면도의 일례이다. 화소 영역(220)은, 2차원 격자 패턴으로, 예를 들면, 베이어 배열(Bayer array)에 의해 배열된 복수의 화소(230)를 포함한다. 베이어 배열에 있어서는, 적색의 화소 신호를 생성하는 R(Red)의 화소(230)와, 녹색의 화소 신호를 생성하는 G(Green)의 화소(230)와, 청색의 화소 신호를 생성하는 B(Blue)의 화소(230)가 제공되어 있다. 화소(230)는, 베이어 배열 이외의 방식에 의해, 배열될 수도 있다.
또한, 화소(230)의 컬럼에서의, 수직 방향으로 수직 신호 라인(VSL1, VSL2)(컬럼 라인이라고도 칭함)이 배선된다. 화소 영역(220) 내의 화소 컬럼의 총수를 M(M은 정수임)으로 하면, 총 2×M개의 수직 신호 라인이 배선된다. 수직 방향에 있어서 인접하는 2개의 화소(230) 중 일방은 수직 신호 라인(VSL1)에 접속되고, 타방은 수직 신호 라인(VSL2)에 접속된다. 예를 들면, (2k)번째 로우(k는 정수임)의 화소(230)는 수직 신호 라인(VSL1)에 접속되고, (2k+1)번째 로우의 화소(230)는 수직 신호 라인(VSL2)에 접속된다. (2k)번째 로우 및 (2k+1)번째 로우의 2화소의 세트를 화소 블록(221)이라고 칭한다. 또한, 수직 신호 라인(VSL1)은 화소 신호(AINP1)를 전송하고, 수직 신호 라인(VSL2)은 화소 신호(AINP2)를 전송한다.
수직 구동 회로(210)는, 화소 블록(221)의 로우를 순차적으로 선택하여 구동하여, 그 로우에 있어서 각각의 화소 블록(221)으로부터 화소 신호(AINP1, AINP2)를 동시에 출력시킨다. 다시 말하면, 수직 구동 회로(210)는, 화소(230)의 (2k)번째 로우 및 (2k+1)번째 로우를 동시에 구동한다. 수직 구동 회로(210)는, 청구범위에 기재된 구동 회로의 일례이다.
"화소 회로의 구성예"
도 4는 본 기술의 제1 실시형태에 따른 화소(230)의 일 구성예를 나타내는 회로도이다. 화소(230)는, 포토다이오드(231), 전송 트랜지스터(232), 리셋 트랜지스터(233), 부유 확산층(234), 증폭 트랜지스터(235) 및 선택 트랜지스터(236)를 포함한다.
포토다이오드(231)는 수광한 광을 광전 변환하여 전하를 생성하도록 구성된다. 이 포토다이오드(231)는, 반도체 기판에 있어서 회로를 제공하는 면인 표면의 이면에 배치된다. 이러한 고체 촬상 소자는, 이면조사형 고체 촬상 소자라고 불린다. 이면조사형 대신에, 표면에 포토다이오드(231)를 배치하는 표면조사형의 구성을 이용할 수도 있다.
전송 트랜지스터(232)는, 수직 구동 회로(210)로부터의 전송 신호(TRG)에 따라 포토다이오드(231)로부터 부유 확산층(234)에 전하를 전송하도록 구성된다. 부유 확산층(234)은, 전송된 전하를 축적하여, 축적된 전하의 양에 따른 전압을 생성한다.
리셋 트랜지스터(233)는, 수직 구동 회로(210)로부터의 리셋 신호(RSTp)에 따라 부유 확산층(234)으로부터 전하를 인출하여, 전하량을 초기화하도록 구성된다. 증폭 트랜지스터(235)는, 부유 확산층(234)의 전압을 증폭하도록 구성된다. 선택 트랜지스터(236)는, 수직 구동 회로(210)로부터의 선택 신호(SELp)에 따라, 증폭된 전압의 신호인 화소 신호를 수직 신호 라인(예를 들면, VSL1)을 통해 컬럼 신호 처리부(240)에 출력하도록 구성된다.
노광 종료 직전의 미리 결정된 타이밍에, 수직 구동 회로(210)는, (2k)번째 로우 및 (2k+1)번째 로우에 동시에 리셋 신호(RSTp)를 공급하여(다시 말하면, 구동하여) 화소 신호(AINP1, AINP2)를 동시에 출력한다. 이후, 리셋 시의 화소 신호의 레벨을 "리셋 레벨"이라고 칭한다. 컬럼 신호 처리부(240)는, 컬럼에서의 2개의 리셋 레벨을 순차적으로 선택하여 AD 변환을 적용하고, 이 신호를 출력 회로(260)에 출력한다.
또한, 노광 종료의 타이밍에, 수직 구동 회로(210)는, (2k)번째 로우 및 (2k+1)번째 로우에 동시에 전송 신호(TRG)를 공급하여(다시 말하면, 구동하여) 화소 신호(AINP1, AINP2)를 동시에 출력한다. 신호 전송 시의 화소 신호의 레벨을 "신호 레벨"이라고 칭한다. 컬럼 신호 처리부(240)는, 컬럼에서의 2개의 신호 레벨을 순차적으로 선택하여 AD 변환을 적용하고, 이 신호를 출력 회로(260)에 출력한다.
그리고, 각각의 화소(230)에 대해, 출력 회로(260)는, 리셋 레벨과 신호 레벨 간의 차분을, kTC 노이즈(리셋 노이즈)가 제거된 순(clear) 화소 데이터로서 획득한다. 이 처리는 CDS 처리라고 불린다. CDS 처리에 의해, 고체 촬상 소자(200)는, 노이즈가 적은 화상 데이터를 캡처할 수 있다.
화소(230)의 회로 구성은, 화소 신호가 광전 변환에 의해 생성될 수 있는 한, 도 4에 예시된 구성으로 한정되지 않는다.
"컬럼 신호 처리부의 구성예"
도 5는 본 기술의 제1 실시형태에 따른 컬럼 신호 처리부(240)의 일 구성예를 나타내는 블록도이다. 이 컬럼 신호 처리부(240)는, 각각의 컬럼에 대해, 정전류원(241, 242)과 SARADC(300)를 포함한다. 화소 영역(220) 내의 화소 컬럼의 총수를 M으로 하면, 총 M개의 SARADC(300)가 배치된다.
정전류원(241)은 수직 신호 라인(VSL1)에 일정한 전류를 공급하도록 구성된다. 정전류원(242)은 수직 신호 라인(VSL2)에 일정한 전류를 공급하도록 구성된다.
SARADC(300)는, 대응하는 컬럼의 수직 신호 라인(VSL1, VSL2)에 접속된다. 이와 같이, 각각의 SARADC(300)는 적어도 2개의 수직 신호 라인에 연결될 수도 있다. SARADC(300)는 수직 신호 라인으로부터의 화소 신호(AINP1, AINP2)을 순차적으로 선택하여 AD 변환을 적용하도록 구성된다. SARADC(300)는, AD 변환 후의 디지털 신호(DOUT)를 출력 회로(260)에 출력한다.
"SARADC의 구성예"
도 6은 본 기술의 제1 실시형태에 따른 SARADC(300)의 일 구성예를 나타내는 블록도이다. SARADC(300)는, 비교기(310), SAR(Successive Approximation Register) 로직 회로(350) 및 DAC(Digital to Analog Converter)(360)를 포함한다. 비교기(310)의 입력 단자는, 샘플 홀드 회로(sample-and-hold circuit)를 거치지 않고 수직 신호 라인(VSL1, VSL2)에 직접 접속되어 있다.
여기서, 최근에, 소위 스마트폰 및 웨어러블 디바이스 등의 소형 단말에 이용되는 고체 촬상 소자는, 화소 사이즈가 대략 1 마이크로미터(㎛)로 매우 작아, 샘플 홀드 회로를 제공하는 것이 곤란하다. 그 이유는, 샘플 홀드 회로를 제공하면, 그 회로에서 생기는 노이즈(소위 kTC 노이즈)를 억제하기 위해 샘플 홀드 회로 내의 커패시터를 크게 할 필요가 있고, 이는 회로 면적을 증가시키기 때문이다. ADC의 입력 용량도 증대된다. 즉, 수직 신호 라인의 부하 용량의 증대에 따라 세틀링 속도가 저하되고, 전체적으로 처리 속도가 저하된다. 또한, 수직 신호 라인이 전환되는 경우에 샘플 홀드 회로의 커패시터가 재충전될 필요가 있으며, 수직 신호 라인을 전환하기 위해 여분의 세틀링 시간이 필요하게 된다.
한편, SARADC(300)에서는, 샘플 홀드 회로 없이, 수직 신호 라인이 전환될 수 있기 때문에, 샘플 홀드 회로를 이용하는 구성에서의 노이즈가 발생하지 않는다. 따라서, 화질의 열화가 억제될 수 있다. 또한, 샘플 홀드 회로를 제공하는 경우와 비교하여, 고체 촬상 소자(200)의 설치 면적 및 소비 전력이 저감될 수 있다.
비교기(310)는, 타이밍 제어 회로(250)의 제어에 따라 화소 신호(AINP1, AINP2)를 순차적으로 선택하고, 선택된 신호와 미리 결정된 기준 신호(AINDAC)를 비교하도록 구성된다. 비교기(310)는, 비교 결과를 나타내는 차동 신호를 SAR 로직 회로(350)에 출력한다. 이 차동 신호는, 정측(positive) 신호(CMP)와 부측(negative) 신호(xCMP)를 포함한다. 신호(CMP, xCMP)를 지원하는 라인은, 본 명세서에서 "출력 신호 라인"이라고도 칭해진다. 일부 실시형태에 있어서, 상이한 기준 신호(예를 들면, 상이한 값의 기준 신호)가 상이한 SARADC에 제공될 수도 있다.
여기서, 타이밍 제어 회로(250)는, 신호 라인 선택 신호와 인에이블 신호(EN)를 비교기(310)에 공급하여, 비교기(310)의 동작을 제어한다. 신호 라인 선택 신호는 수직 신호 라인(VSL1, VSL2) 중 하나를 선택하기 위한 신호이며, 신호 라인 선택 신호는 선택 신호(SEL1, xSEL1, SEL2, xSEL2)를 포함한다. 수직 신호 라인(VSL1)을 선택하는 경우에는, 예를 들면, 선택 신호(SEL1, xSEL2)가 하이 레벨(high level)로 설정되고, 나머지의 신호는 로우 레벨(low level)로 설정된다. 한편, 수직 신호 라인(VSL2)을 선택하는 경우에는, 예를 들면, 선택 신호(SEL2, xSEL1)가 하이 레벨로 설정되고, 나머지의 신호는 로우 레벨로 설정된다. 신호(xSEL1)는 본 명세서에서 SEL1의 반전 신호로 지칭되어서 이들 신호가 서로의 반전된 버전들임을 나타내게 한다. 유사하게, 신호(xSEL2)는 본 명세서에서 SEL2의 반전 신호로 지칭되어서 이들 신호가 서로의 반전된 버전들임을 나타내게 한다.
또한, 인에이블 신호(EN)는 비교기(310)를 인에이블 또는 디스에이블하기 위한 신호이다. 예를 들면, 비교기(310)를 인에이블하는 경우에, 인에이블 신호(EN)는 하이 레벨로 설정된다. 한편, 비교기(310)를 디스에이블하는 경우에, 인에이블 신호(EN)는 로우 레벨로 설정된다.
SAR 로직 회로(350)는, 비교기(310)의 비교 결과에 기초하여, 화소 신호에 근사하는 기준 신호(AINDAC)의 값을 나타내는 디지털 신호를 획득하고, 이 디지털 신호를 레지스터에 보유하고, 그 값으로 기준 신호(AINDAC)를 갱신하기 위한 제어 신호(CTL)를 생성하도록 구성된다. DAC(360)는, 제어 신호(CTL)에 DA(Digital to Analog) 변환을 적용하여, 아날로그의 기준 신호(AINDAC)를 갱신하도록 구성된다. SAR 로직 회로(350)는 청구범위에 기재된 제어부의 일례이다. DAC(360)는 청구범위에 기재된 기준 신호 갱신부의 일례이다.
미리 결정된 참조 전압을 VREF라고 하면, 초기 상태에 있어서 기준 신호(AINDAC)의 레벨은, 예를 들면, 초기 값 VREF/2로 설정된다. 그리고, 비교기(310)는, 선택된 화소 신호와, 초기 값의 기준 신호(AINDAC)를 비교한다. 화소 신호가 기준 신호(AINDAC)보다 큰 경우, SAR 로직 회로(350)는, 디지털 신호(DOUT)의 MSB(Most Significant Bit)를 "1"로 설정한다. 그리고, SAR 로직 회로(350)는 기준 신호(AINDAC)를 VREF/4만큼 상승시킨다.
한편, 화소 신호가 기준 신호(AINDAC) 이하인 경우, SAR 로직 회로(350)는, 디지털 신호(DOUT)의 MSB를 "0"으로 설정한다. 그리고, SAR 로직 회로(350)는, 기준 신호(AINDAC)를 VREF/4만큼 강하시킨다.
그리고, 비교기(310)는 다음 비교를 수행하고, 화소 신호가 기준 신호(AINDAC)보다 큰 경우, SAR 로직 회로(350)는, MSB의 다음 자리수를 "1"로 설정한다. 그리고, SAR 로직 회로(350)는, 기준 신호(AINDAC)를 VREF/8만큼 상승시킨다.
한편, 화소 신호가 기준 신호(AINDAC) 이하인 경우, SAR 로직 회로(350)는, MSB의 다음 자리수를 "0"으로 설정한다. 그리고, SAR 로직 회로(350)는, 기준 신호(AINDAC)를 VREF/8만큼 강하시킨다.
후속하여, 유사한 절차가 LSB(Least Significant Bit)까지 계속된다. 이러한 방식으로, 아날로그 화소 신호가, 디지털 신호(DOUT)로 AD 변환된다. AD 변환의 종료 시에 SAR 로직 회로(350)는, 디지털 신호(DOUT)를 출력 회로(260)에 출력한다. 이 디지털 신호(DOUT)는, 화소 신호(리셋 레벨 또는 신호 레벨)의 AD 변환 후의 데이터(즉, 화소 데이터)를 나타낸다.
타이밍 제어 회로(250)는, DAC(360)의 참조 전압 VREF를 변경하여 SARADC(300)의 게인(gain)을 제어할 수 있다. 게인은, 예를 들면, "1" 내지 "8"배의 범위에서 제어된다.
"비교기의 구성예"
도 7은, 본 기술의 제1 실시형태에 따른 비교기(310)의 일 구성예를 나타내는 회로도이다. 이 비교기(310)는, 커런트 미러 트랜지스터(current mirror transistor)(311, 312)와, 인에이블 스위치(313)와, 선택 스위치(314, 317)와, 화소측 트랜지스터(315, 318)와, 단락 스위치(316, 319)를 포함한다. 비교기(310)는 기준측 트랜지스터(320)와 전류원 트랜지스터(321)를 더 포함한다. 커런트 미러 트랜지스터(311, 312)로서, 예를 들면, pMOS(p-channel Metal Oxide Semiconductor) 트랜지스터가 이용될 수 있다. 또한, 화소측 트랜지스터(315), 화소측 트랜지스터(318), 기준측 트랜지스터(320), 및 전류원 트랜지스터(321)로서, 예를 들면, nMOS(n-channel Metal Oxide Semiconductor) 트랜지스터가 이용될 수 있다.
커런트 미러 트랜지스터(311)의 게이트는 커런트 미러 트랜지스터(312)의 게이트에 접속되고, 소스는 전원에 접속된다. 또한, 커런트 미러 트랜지스터(311)의 드레인은 정측 출력 노드(322)에 접속된다. 커런트 미러 트랜지스터(312)의 소스는 전원에 접속되고, 드레인은 부측 출력 노드(323)에 접속된다.
인에이블 스위치(313)는, 타이밍 제어 회로(250)로부터의 인에이블 신호(EN)에 따라, 커런트 미러 트랜지스터(311)의 게이트와 부측 출력 노드(323) 사이의 경로 및 커런트 미러 트랜지스터(312)의 게이트와 부측 출력 노드(323) 사이의 경로를 개폐하도록 구성된다. 예를 들면, 인에이블 신호(EN)가 하이 레벨에 있는(인에이블되는) 경우에 인에이블 스위치(313)는 닫힌 상태로 이행하고, 인에이블 신호(EN)가 로우 레벨에 있는(디스에이블되는) 경우에 인에이블 스위치(313)는 열린 상태로 이행한다. 커런트 미러 트랜지스터(311, 312)와 인에이블 스위치(313)를 포함하는 회로는 커런트 미러 회로로서 기능한다.
선택 스위치(314)는, 타이밍 제어 회로(250)로부터의 선택 신호(SEL1)에 따라 화소측 트랜지스터(315)의 드레인과 정측 출력 노드(322) 사이의 경로를 개폐하도록 구성된다. 예를 들면, 선택 신호(SEL1)가 하이 레벨에 있는(즉, 수직 신호 라인(VSL1)이 선택되는) 경우에 선택 스위치(314)는 닫힌 상태로 이행하고, 선택 신호(SEL1)가 로우 레벨에 있는 경우에 선택 스위치(314)는 열린 상태로 이행한다.
화소측 트랜지스터(315)의 게이트는 수직 신호 라인(VSL1)에 접속되고, 소스는 전류원 트랜지스터(321)의 드레인에 접속된다.
단락 스위치(316)는, 선택 신호(xSEL1)에 따라, 화소측 트랜지스터(315)의 소스 및 드레인을 단락하도록 구성된다. 예를 들면, 선택 신호(xSEL1)가 하이 레벨에 있는(즉, 수직 신호 라인(VSL1)이 선택되지 않는) 경우에 단락 스위치(316)는 닫힌 상태로 이행하여 소스 및 드레인을 단락한다. 한편, 선택 신호(xSEL1)가 로우 레벨에 있는 경우에 단락 스위치(316)는 열린 상태로 이행한다.
선택 스위치(317)는, 타이밍 제어 회로(250)로부터의 선택 신호(SEL2)에 따라 화소측 트랜지스터(318)의 드레인과 정측 출력 노드(322) 사이의 경로를 개폐하도록 구성된다. 예를 들면, 선택 신호(SEL2)가 하이 레벨에 있는(즉, 수직 신호 라인(VSL2)이 선택되는) 경우에 선택 스위치(317)는 닫힌 상태로 이행하고, 선택 신호(SEL2)가 로우 레벨에 있는 경우에 선택 스위치(317)는 열린 상태로 이행한다. 선택 스위치(314, 317)를 포함하는 회로는, 청구범위에 기재된 비교기 내의 선택부의 일례이다.
화소측 트랜지스터(318)의 게이트는 수직 신호 라인(VSL2)에 접속되고, 소스는 전류원 트랜지스터(321)의 드레인에 접속된다.
단락 스위치(319)는, 선택 신호(xSEL2)에 따라, 화소측 트랜지스터(318)의 소스 및 드레인을 단락하도록 구성된다. 예를 들면, 선택 신호(xSEL2)가 하이 레벨에 있는(즉, 수직 신호 라인(VSL2)이 선택되지 않는) 경우에 단락 스위치(319)는 닫힌 상태로 이행하여 소스 및 드레인을 단락한다. 한편, 선택 신호(xSEL2)가 로우 레벨에 있는 경우에 단락 스위치(319)는 열린 상태로 이행한다. 단락 스위치(316, 319)를 포함하는 회로는 청구범위에 기재된 단락부의 일례이다.
기준측 트랜지스터(320)의 게이트에는, DAC(360)로부터의 기준 신호(AINDAC)가 입력된다. 소스는 전류원 트랜지스터(321)의 드레인에 접속되고, 드레인은 부측 출력 노드(323)에 접속된다.
정측 출력 노드(322) 및 부측 출력 노드(323)로부터는, 정측 신호(CMP) 및 부측 신호(xCMP)가 SAR 로직 회로(350)에 출력된다. 이와 같이, 제1 출력 신호 라인(CMP)이 전원과 트랜지스터(315) 사이의 노드(322)에 접속되고, 제2 출력 신호 라인(xCMP)이 전원과 트랜지스터(320) 사이의 노드(323)에 접속된다. 정측 신호(CMP) 및 부측 신호(xCMP)를 포함하는 차동 신호는, 선택된 수직 신호 라인으로부터의 화소 신호와 기준 신호(AINDAC)의 비교 결과를 나타낸다.
전류원 트랜지스터(321)의 게이트에는 일정한 바이어스 전압(Vbias)이 입력되고, 소스는 접지 단자에 접속된다.
이 구성에 따르면, 수직 신호 라인(VSL1)이 선택되는 경우에, 선택 스위치(314)는 닫힌 상태로 이행하고, 화소측 트랜지스터(315)의 드레인과 정측 출력 노드(322)를 접속시킨다. 또한, 선택 스위치(317)는 열린 상태로 이행하여, 선택되지 않는 쪽의 화소측 트랜지스터(318)의 드레인을 높은 임피던스 상태로 한다. 또한, 단락 스위치(319)는, 선택되지 않는 쪽의 화소측 트랜지스터(318)의 소스 및 드레인을 단락한다.
한편, 수직 신호 라인(VSL2)이 선택되는 경우에, 선택 스위치(317)는 닫힌 상태로 이행하여, 화소측 트랜지스터(318)의 드레인과 정측 출력 노드(322)를 접속시킨다. 또한, 선택 스위치(314)는 열린 상태로 이행하여, 선택되지 않는 쪽의 화소측 트랜지스터(315)의 드레인을 높은 임피던스 상태로 한다. 또한, 단락 스위치(316)는, 선택되지 않는 쪽의 화소측 트랜지스터(315)의 소스 및 드레인을 단락한다.
이러한 방식으로, 선택되지 않는 쪽의 화소측 트랜지스터의 드레인을 높은 임피던스 상태로 할 수 있고, 소스 및 드레인을 단락하여, 선택되지 않는 수직 신호 라인으로부터의 노이즈의 영향을 억제할 수 있다. 즉, 노이즈 내성을 향상시킬 수 있다.
또한, 인에이블 신호(EN)를 로우 레벨로 함으로써, 인에이블 스위치(313)가 열린 상태에 들어가서, 비교기(310)의 비교 동작이 디스에이블될 수 있다. 타이밍 제어 회로(250)는, 예를 들면, AD 변환이 수행되지 않는 기간에 있어서 인에이블 신호(EN)를 사용하여 비교기(310)를 디스에이블함으로써, 소비 전력을 삭감할 수 있다. 도 8에 예시되는 바와 같이, 인에이블 스위치(313)가 삭제될 수도 있고, 커런트 미러 트랜지스터(311, 312)와 전류원 트랜지스터(321) 각각의 게이트에 인에이블 신호(EN)가 입력될 수도 있다. 이 경우에, 타이밍 제어 회로(250)는, 예를 들면, 비교기(310)에 의한 비교 타이밍에 있어서 인에이블 신호(EN)를 하이 레벨로 한다. 또한, 타이밍 제어 회로(250)는, SAR 로직 회로(350)가 레지스터를 갱신하고 있는 기간, 또는 DAC(36)의 기준 신호를 갱신하고 있는 기간에 있어서 인에이블 신호(EN)를 로우 레벨로 한다. 이는 소비 전력을 더욱 삭감시킬 수 있다.
도 9는 본 기술의 제1 실시형태에 따른 고체 촬상 소자(200)의 전체 도면의 일례이다. 화소 블록(221)에는, 2개의 화소(230)가 수직 방향으로 배열된다. 수직 구동 회로(210)는 화소 블록(221)을 구동하여, 2개의 화소 신호(AINP1, AINP2)를 수직 신호 라인(VSL1, VSL2)을 통해 동시에 출력한다.
그리고, SARADC(300)에 있어서, 비교기(310)는 화소 신호(AINP1, AINP2)를 순차적으로 선택하고, 그 신호와 기준 신호(AINDAC)를 비교한다.
SAR 로직 회로(350)는, 비교기(310)의 비교 결과에 기초하여, 기준 신호(AINDAC)를 갱신하기 위한 제어 신호(CTL)를 생성하고, 제어 신호(CTL)를 DAC(360)에 공급한다. DAC(360)는, 제어 신호(CTL)에 따라, 기준 신호(AINDAC)를 갱신하고, 기준 신호(AINDAC)를 비교기(310)에 공급한다.
"고체 촬상 소자의 동작예"
도 10은 본 기술의 제1 실시형태에 따른 고체 촬상 소자(200)의 동작의 일례를 나타내는 타이밍도이다. 타이밍(T0)에 있어서, 수직 구동 회로(210)는 리셋 신호(RSTp)를 이용하여 화소 블록(221)을 구동하여, 리셋 레벨 R1 및 R2을 동시에 출력한다. 타이밍 제어 회로(250)는, 또한, SARADC(300)를 초기화한다. 여기서, SARADC(300)의 초기화란, SARADC(300) 내의 기준 신호(AINDAC) 및 디지털 신호(DOUT)를 초기 값으로 설정하는 것을 의미한다.
리셋 레벨 R1 및 R2의 세틀링을 위한 세틀링 시간 후의 타이밍(T1)에 있어서, 타이밍 제어 회로(250)는, 선택 신호를 이용하여 SARADC(300)를 제어하여, 리셋 레벨 R1의 AD 변환을 개시한다. 리셋 레벨 R1의 AD 변환의 완료의 타이밍(T11)에 있어서, 타이밍 제어 회로(250)는, 선택 신호를 이용하여 SARADC(300)를 제어하여, 리셋 레벨 R2의 AD 변환을 개시한다. AD 변환의 완료의 타이밍(T2)까지, 아날로그의 리셋 레벨 R1 및 R2는 보유된다. 또한, AD 변환 후의 리셋 레벨은, 출력 회로(260)에서 보유된다. 기준 신호(AINDAC)는 시간 경과에 따라 변경될 수도 있다. 예를 들면, 기준 신호(AINDAC)는 최하위 비트가 생성될 때까지 미리 정의된 시간 슬롯 동안(예를 들어, T1과 T2 사이) 변경될 수도 있다.
AD 변환의 완료의 타이밍(T2)에 있어서, 수직 구동 회로(210)는, 전송 신호(TRG)를 이용하여 화소 블록(221)을 구동하여, 신호 레벨 S1 및 S2를 동시에 출력한다. 또한, 타이밍 제어 회로(250)는 SARADC(300)를 초기화한다.
신호 레벨 S1 및 S2의 세틀링을 위한 세틀링 시간 후의 타이밍(T3)에 있어서, 타이밍 제어 회로(250)는, 선택 신호를 이용하여 SARADC(300)를 제어하여, 신호 레벨 S1의 AD 변환을 개시한다. 신호 레벨 S1의 AD 변환의 완료의 타이밍(T31)에 있어서, 타이밍 제어 회로(250)는, 선택 신호를 이용하여 SARADC(300)를 제어하여, 신호 레벨 S2의 AD 변환을 개시한다. AD 변환의 완료의 타이밍 T4까지, 아날로그의 신호 레벨 S1 및 S2는 보유된다. 그리고, 출력 회로(260)는, AD 변환 후의 신호 레벨을 취득하고, 그 신호 레벨과, 보유된 리셋 레벨 간의 차분을 획득한다.
화소 블록(221)의 구동 및 AD 변환은, 화소 블록(221)의 각각의 로우에 대해 실행된다. 화소 블록(221)의 하나의 로우는 화소(230)의 2개의 로우에 상당한다. 따라서, 타이밍(T0 및 T2)에 있어서 2개의 로우(또는, 실시형태에 있어서, 모든 로우)를 동시에 구동하여, 2개의 로우를 순차적으로 구동하는 경우와 비교하여 화상 데이터의 판독 속도를 향상시킬 수 있다. 여기서, 판독 속도는, 일정 값(예를 들면, 화소 데이터의 데이터 사이즈)을, 화소(230)를 구동하고 나서 AD 변환이 완료될 때까지의 시간에 의해 나눔으로써 얻어진 값을 의미한다.
또한, AD 변환은 SARADC(300)에 의해 실행된다. 따라서, AD 변환이 싱글 슬로프형 ADC에 의해 실행되는 경우보다, AD 변환의 속도가 더 빠를 수 있다.
도 11은 본 기술의 제1 실시형태에 따른 고체 촬상 소자(200)의 동작의 일례를 나타내는 플로우차트이다. 이 동작은, 예를 들면, 화상 데이터를 캡처하기 위한 미리 결정된 애플리케이션이 실행될 때에 개시된다.
고체 촬상 소자(200) 내의 수직 구동 회로(210)는, 먼저, 리셋 신호(RSTp)를 이용하여 (2k)번째 로우 및 (2k+1)번째 로우를 동시에 초기화한다(스텝(S901)). 리셋 레벨 R1 및 R2가 세틀링된 후에, SARADC(300)는, 리셋 레벨 R1의 AD 변환을 수행하고(스텝(S902)), 이어서 리셋 레벨 R2의 AD 변환을 수행한다(스텝(S903)).
이어서, 수직 구동 회로(210)는 전송 신호(TRG)를 이용하여 (2k)번째 로우의 전하 및 (2k+1)번째 로우의 전하를 동시에 전송한다(스텝(S904)). 신호 레벨 S1 및 S2가 세틀링된 후에, SARADC(300)는, 신호 레벨 S1의 AD 변환을 수행하고(스텝(S905)), 이어서 신호 레벨 S2의 AD 변환을 수행한다(스텝(S906)).
이어서, 출력 회로(260)는 CDS 처리를 실행한다(스텝(S907)). 고체 촬상 소자(200)는, 모든 로우의 판독이 완료되었는지 여부를 판단한다(스텝(S908)). 모든 로우의 판독이 완료되지 않은 경우(스텝(S908): 아니오), 고체 촬상 소자(200)는 스텝(S901) 및 후속 스텝을 반복하여 실행한다. 한편, 모든 로우의 판독이 완료된 경우(스텝(S908): 예), 고체 촬상 소자(200)는, 화상 데이터를 캡처하는 동작을 종료한다. 복수의 화상 데이터를 캡처하는 경우에는, 예를 들면, 수직 동기 신호에 동기하여 스텝(S901) 내지 스텝(S908)이 반복하여 실행된다.
이러한 방식으로, 본 기술의 제1 실시형태에 따르면, 수직 구동 회로(210)는 2개의 화소 신호를 동시에 출력하고, 비교기(310)가 그 화소 신호를 순차적으로 선택하여 비교한다. 그 결과, 화소 신호를 하나씩 출력하여 비교하는 경우보다 판독 속도를 향상시킬 수 있다.
"제1 변형예"
제1 실시형태에서는, 고체 촬상 소자(200)가, 콘트라스트 AF 방식을 이용하여 초점을 검출하고 있지만, 콘트라스트 AF의 AF 속도는, 위상차 AF 방식에서보다 더 느리다. 제1 실시형태의 변형예에 따른 고체 촬상 소자(200)는, 고체 촬상 소자(200)가 위상차 AF 방식을 이용하여 초점을 검출하는 점에서 제1 실시형태와 다르다.
도 12는 본 기술의 제1 실시형태의 변형예에 따른 화소 영역(220)의 평면도의 일례이다. 이 제1 실시형태의 변형예에 있어서의 화소 영역(220)에는, 사각형의 화소가 배열된다.
또한, 화소 영역(220)에 있어서는, 동일한 색의 한 쌍의 화소가 수평 방향으로 서로 인접해서 배열된다. 예를 들면, G의 화소(291)의 우측에 G의 화소(292)가 배열된다. 화소(292)의 우측에 한 쌍의 B 화소가 배열된다. 화소(291, 292)의 아래에는 한 쌍의 R 화소가 배열되고, R 화소의 우측에는 2개의 G 화소가 배열된다.
그리고, 인접하는 동일한 색의 한 쌍의 화소 상에는, 동일한 마이크로렌즈가 제공된다. 도 11에 있어서의 일점쇄선은 마이크로렌즈의 위치를 나타낸다. 한 쌍의 화소의 일방에는, 2개의 동분할(瞳分割; pupil division)된 화상의 일방의 입사광이 입력되고, 한 쌍의 화소의 타방에는, 2개의 동분할된 화상의 타방의 입사광이 입력된다. 출력 회로(260)는, 화소 데이터로부터 2개의 화상들 간의 위상차를 획득하여, 그 위상차로부터 초점을 검출하는 위상차 AF 처리를 실행한다.
이러한 방식으로, 본 기술의 제1 실시형태의 변형예에 따르면, 위상차 AF 방식을 이용하여, 콘트라스트 AF 방식을 이용하는 경우에서보다, 더 빨리 초점을 검출할 수 있다.
<2. 제2 실시형태>
제1 실시형태에서는, 각각의 화소(230)에 대해, 부유 확산층(234) 및 선택 트랜지스터(236)가 배치되지만, 화소 수의 증가에 따라 회로 규모가 증대될 수도 있다. 제2 실시형태의 고체 촬상 소자(200)는, 복수의 화소가 부유 확산층 등을 공유하는 점에서 제1 실시형태와 다르다.
도 13은 본 기술의 제2 실시형태에 따른 화소 영역(220)의 평면도의 일례이다. 제2 실시형태의 화소 영역(220)에 있어서, 화소 블록(221)에는, 2개의 공유 블록(270)이 수직 방향으로 배열된다. 각각의 공유 블록(270)에는, 부유 확산층을 공유하는 복수의 화소가 배열된다. 예를 들면, 4로우×2컬럼에 8화소가 공유 블록(270)에 배열된다. 화소는 제1 실시형태에서와 같이 베이어 배열로 배열된다. 공유 블록(270) 내의 화소 수는 8개에 한정되지 않는다.
또한, SARADC(300)는 화소 블록(221)의 각각의 컬럼에 배열된다. 다시 말하면, SARADC(300)는 화소의 2개의 컬럼마다 배열된다. 또한, 2개의 수직 신호 라인이 화소 블록(221)의 각각의 컬럼에 배선된다. 예를 들면, 화소 영역(220) 내의 화소 컬럼의 총수를 M으로 하면, 총 M/2개의 SARADC(300)가 배열되고, 총 M개의 수직 신호 라인이 배선된다. 또한, 화소 블록(221) 내의 2개의 공유 블록(270)은 서로 다른 수직 신호 라인에 접속된다.
도 14는 본 기술의 제1 실시형태에 따른 공유 블록(270)의 일 구성예를 나타내는 회로도이다. 공유 블록(270)은 전송 트랜지스터(271, 272, 275, 276, 279, 280, 283, 284)와, 포토다이오드(273, 274, 277, 278, 281, 282, 285, 286)를 포함한다. 공유 블록(270)은 또한, 리셋 트랜지스터(287), 부유 확산층(288), 증폭 트랜지스터(289) 및 선택 트랜지스터(290)를 포함한다. 예를 들면, 전송 트랜지스터(271) 및 다른 트랜지스터로서 nMOS트랜지스터가 사용된다.
포토다이오드(273, 274, 277, 278, 281, 282, 285, 286)의 각각은, 수광한 광을 광전 변환하여 전하를 생성하도록 구성된다.
전송 트랜지스터(271)는, 수직 구동 회로(210)로부터의 전송 신호(TRG0)에 따라 포토다이오드(273)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다. 전송 트랜지스터(272)는, 수직 구동 회로(210)로부터의 전송 신호(TRG1)에 따라 포토다이오드(274)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다.
전송 트랜지스터(275)는, 수직 구동 회로(210)로부터의 전송 신호(TRG2)에 따라 포토다이오드(277)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다. 전송 트랜지스터(276)는, 수직 구동 회로(210)로부터의 전송 신호(TRG3)에 따라 포토다이오드(278)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다.
또한, 전송 트랜지스터(279)는, 수직 구동 회로(210)로부터의 전송 신호(TRG4)에 따라 포토다이오드(281)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다. 전송 트랜지스터(280)는, 수직 구동 회로(210)로부터의 전송 신호(TRG5)에 따라서 포토다이오드(282)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다.
전송 트랜지스터(283)는, 수직 구동 회로(210)로부터의 전송 신호(TRG6)에 따라 포토다이오드(285)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다. 전송 트랜지스터(284)는, 수직 구동 회로(210)로부터의 전송 신호(TRG7)에 따라 포토다이오드(286)로부터 부유 확산층(288)으로 전하를 전송하도록 구성된다.
부유 확산층(288)은, 전송된 전하를 축적하여, 축적된 전하의 양에 따른 전압을 생성하도록 구성된다. 리셋 트랜지스터(287)는, 수직 구동 회로(210)로부터의 리셋 신호(RSTp)에 따라 부유 확산층(288)으로부터 전하를 인출하여, 전하량을 초기화하도록 구성된다. 증폭 트랜지스터(289)는, 부유 확산층(288)의 전압을 증폭하도록 구성된다. 선택 트랜지스터(290)는, 증폭된 전압의 신호인 화소 신호를, 수직 구동 회로(210)로부터의 선택 신호(SELp)에 따라, 수직 신호 라인(VSL1) 등을 통해 컬럼 신호 처리부(240)에 출력하도록 구성된다.
수직 구동 회로(210)는 화소 블록(221)을 구동하여, 상측 공유 블록(270) 내의 화소들 중 하나의 화소의 화소 신호와 하측 공유 블록(270) 내의 화소들 중 하나의 화소의 화소 신호를 동시에 출력한다.
이러한 방식으로, 본 기술의 제2 실시형태에 따르면, 복수의 화소가 부유 확산층(288) 및 선택 트랜지스터(290)를 공유하며, 부유 확산층(288) 등이 공유되지 않는 구성과 비교하여, 화소당의 회로 규모를 삭감할 수 있다.
"변형예"
제2 실시형태에서는, 베이어 배열에 기초하여 화소가 화소 영역(220)에 배열되어 있지만, 베이어 배열에서는 동일한 색의 화소가 서로 인접하지 않고, 동일한 색의 복수의 화소 데이터의 화소 가산 시에 화질이 저하될 수도 있다. 제2 실시형태의 변형예에 따른 고체 촬상 소자(200)는, 동일한 색의 복수의 화소가 서로 인접해서 배치되는 점에서 제2 실시형태와 다르다.
도 15는 본 기술의 제2 실시형태의 변형예에 따른 화소 영역(220)의 평면도의 일례이다. 이 도면에 예시되는 바와 같이, 제2 실시형태의 변형예에서는, 동일한 색의 4개의 화소가 인접해서 배치된다. 예를 들면, G의 화소(293)가 공유 블록(270)의 상부좌측에 배치되고, 화소(293)의 우측에 G의 화소(294)가 배치된다. 또한, 화소(293)의 아래에는 G의 화소(295)가 배치되고, 화소(295)의 우측에 G의 화소(296)가 배치된다. 공유 블록(270)의 나머지에는 4개의 R 화소가 배치된다. 그 우측의 공유 블록(270)에는, 4개의 B 화소와 4개의 G 화소가 배치된다.
화소 가산 모드 등에 있어서, 출력 회로(260)는, 서로 인접한 동일한 색의 4개의 화소 데이터의 화소 가산을 수행한다.
또한, 다이나믹 레인지(dynamic range)를 확대하는 모드에 있어서, 수직 구동 회로(210)는, 인접한 동일한 색의 4개의 화소 중 절반의 노광 시간을, 화소의 나머지의 노광 시간과 다른 값으로 설정한다. 예를 들면, 수직 구동 회로(210)는, 화소(293)와, 화소(293)의 하부우측의 화소(296)를 노광 시간(TS) 동안 노광시킨다. 다음으로, 수직 구동 회로(210)는, 화소(294)와, 화소(294)의 하부좌측의 화소(295)를, 노광 시간(TS)보다 더 긴 노광 시간(TL) 동안 노광시킨다. 그리고, 출력 회로(260)는, 알파 블렌딩(alpha blending) 등을 이용하여, 노광 시간(TS) 동안 노광한 화소 데이터와, 노광 시간(TL) 동안 노광한 화소 데이터를 합성한다. 이에 의해, 다이나믹 레인지를 확대할 수 있다.
이러한 방식으로, 본 기술의 제2 실시형태의 변형예에 따르면, 동일한 색의 복수의 화소가 서로 인접해서 배치된다. 따라서, 인접한 화소의 색이 다른 베이어 배열의 경우와 비교하여, 화소 가산 후의 화상 데이터의 화질을 향상시킬 수 있다.
<3. 제3 실시형태>
제1 실시형태에서는, SARADC(300) 내에 샘플링 및 보유하기 위한 커패시터가 배치되어 있지 않다. 그러나, 이 구성에서는, AD 변환에 필요한 시간이 길어지면, 화소(230)에 의해 보유된 화소 신호의 레벨이 변동할 수도 있고, AD 변환의 오차가 커질 수도 있다. 제3 실시형태의 SARADC(300)는, SARADC(300)가 커패시터를 포함하는 점에서 제1 실시형태와 다르다.
도 16은 본 기술의 제3 실시형태에 따른 SARADC(300)의 일 구성예를 나타내는 블록도이다. 제3 실시형태의 SARADC(300)는, SARADC(300)가 커패시터(381, 382)와 리셋 스위치(371, 372)를 더 포함하는 점에서 제1 실시형태와 다르다.
커패시터(381)의 일단은 수직 신호 라인(VSL1)에 접속되고, 타단은 비교기(310)의 입력 단자에 접속된다. 커패시터(382)의 일단은 수직 신호 라인(VSL2)에 접속되고, 타단은 비교기(310)의 입력 단자에 접속된다.
리셋 스위치(371)는, 타이밍 제어 회로(250)로부터의 리셋 신호(RSTa)에 따라, 커패시터(381)의 비교기(310) 측의 단자와, 낮은 임피던스의 고정 전위 사이의 경로를 개폐하도록 구성된다. 리셋 스위치(372)는, 리셋 신호(RSTa)에 따라, 커패시터(382)의 비교기(310) 측의 단자와 고정 전위 사이의 경로를 개폐하도록 구성된다. 예를 들면, 리셋 신호(RSTa)가 하이 레벨에 있는 경우에 리셋 스위치(371, 372)는 닫힌 상태로 이행한다. 그 결과, 커패시터(381, 382) 각각의 전하량이 초기화된다. 한편, 리셋 신호(RSTa)가 로우 레벨에 있는 경우에 리셋 스위치(371, 372)는 열린 상태로 이행하고, 임피던스가 높아진다. 리셋 스위치(371, 372)를 포함하는 회로는 청구범위에 기재된 리셋부의 일례이다.
도 17은 본 기술의 제3 실시형태에 따른 고체 촬상 소자(200)의 동작의 일례를 나타내는 타이밍도이다. 타이밍 제어 회로(250)는, 화소 블록(221)의 초기화 타이밍(T0)과, 세틀링 시간 후의 타이밍(T1) 사이에 있어서, 리셋 신호(RSTa)를 이용하여 리셋 스위치(371, 372)를 닫힌 상태로 한다. 그 결과, 커패시터(381, 382)의 전하량이 초기화된다.
그리고, 타이밍 제어 회로(250)는, 타이밍(T1)에 있어서, 리셋 신호(RSTa)를 이용하여 리셋 스위치(371, 372)를 열린 상태로 한다. 그 결과, 리셋 스위치(371, 372)는 높은 임피던스 상태에 들어간다. 이 경우에, 리셋 노이즈가 커패시터(381, 382)에 보유된다. 한편, 화소(230)가 또한 리셋 레벨을 계속해서 보유한다. 그리고, 타이밍 제어 회로(250)는, 리셋 레벨의 AD 변환의 완료 타이밍(T3)까지, 리셋 스위치(371, 372)를 열린 상태에 유지한다.
타이밍 제어 회로(250)는 또한, 타이밍(T2)과, 신호 레벨의 세틀링 타이밍(T3) 사이에 있어서도, 리셋 스위치(371, 372)를 열린 상태로 유지한다. 그 결과, 커패시터(381, 382) 각각의 한쪽이 개방단인 채로 남아 있다. 따라서, 커패시터 전하가 이동하지 않고, 이는 추가적인 kTC 노이즈의 인가를 방지할 수 있다. 타이밍 제어 회로(250)는, 타이밍(T3)으로부터, 화소(230)의 다음 리셋 타이밍까지, 리셋 스위치(371, 372)를 열린 상태로 유지한다.
제3 실시형태에서는, 각각의 화소(230)에 대해, 부유 확산층(234) 등이 배치되어 있지만, 제2 실시형태에서와 같이, 복수의 화소가 부유 확산층 등을 공유할 수도 있다.
이러한 방식으로, 본 기술의 제3 실시형태에 따르면, SARADC(300) 내에 화소 신호를 보유하는 커패시터(381, 382)가 제공되고, AD 변환 동안의 화소 신호의 변동이 억제될 수 있다.
<4. 제4 실시형태>
제1 실시형태에서는, 하나의 컬럼 신호 처리부(240)가 (2k)번째 로우와 (2k+1)번째 로우의 화소 신호를 순차적으로 선택하고 AD 변환한다. 그러나, 로우 개수의 증가에 따라, AD 변환의 횟수가 증가하고, 판독 속도가 저하된다. 제4 실시형태의 고체 촬상 소자(200)는, 2개의 컬럼 신호 처리부가 배치되는 점에서 제1 실시형태와 다르다.
도 18은 본 기술의 제4 실시형태에 따른 고체 촬상 소자(200)의 일 구성예를 나타내는 블록도이다. 고체 촬상 소자(200)는, 고체 촬상 소자(200)가, 컬럼 신호 처리부(240) 대신에, 상측 컬럼 신호 처리부(245)와 하측 컬럼 신호 처리부(246)를 포함하는 점에서 제1 실시형태와 다르다.
화소 블록(221)에는 4개의 화소(230)가 수직 방향으로 배열된다. 또한, 수직 구동 회로(210)는 화소(230)를 구동하여, (4k)번째 로우와 (4k+1)번째 로우의 화소 신호를 상측 컬럼 신호 처리부(245)에 출력하고, (4k+2)번째 로우와 (4k+3)번째 로우의 화소 신호를 하측 컬럼 신호 처리부(246)에 출력한다.
상측 컬럼 신호 처리부(245)는, (4k)번째 로우와 (4k+1)번째 로우의 화소 신호의 AD 변환을 수행하고, 하측 컬럼 신호 처리부(246)는, (4k+2)번째 로우와 (4k+3)번째 로우의 화소 신호의 AD 변환을 수행한다.
제4 실시형태에서는, 각각의 화소(230)에 대해, 부유 확산층(234) 등이 배치되어 있지만, 제2 실시형태에서와 같이, 복수의 화소가 부유 확산층 등을 공유할 수도 있다.
이러한 방식으로, 본 기술의 제4 실시형태에 따르면, 상측 컬럼 신호 처리부(245)와 하측 컬럼 신호 처리부(246)가 병렬로 AD 변환을 수행하고, 이들 중 하나만이 제공되는 경우와 비교해서 판독 속도를 2배로 할 수 있다.
<5. 제5 실시형태>
제1 실시형태에서는, SARADC(300)가 각각의 컬럼에 대해 배치되어 있지만, 컬럼 개수의 증가에 따라, SARADC(300)의 개수가 많아지고, 컬럼 신호 처리부(240)의 회로 규모가 증대될 수도 있다. 제5 실시형태의 고체 촬상 소자(200)는, SARADC(300)가 2개의 컬럼마다 배치되는 점에서 제1 실시형태와 다르다.
도 19는 본 기술의 제5 실시형태의 변형예에 따른 화소 영역(220)의 평면도의 일례이다. 제5 실시형태의 화소 영역(220)에 있어서는, 각각의 화소 블록(221)에 대해, 2로우×2컬럼의 4개의 화소(230)가 배열된다. 또한, 2개의 컬럼마다 4개의 수직 신호 라인(VSL1 내지 VSL4)이 배선된다. 화소 영역(220) 내의 화소 컬럼의 총수를 M으로 하면, 총 2×M개의 수직 신호 라인이 배선된다. 화소 블록(221) 내의 4개의 화소는, 서로 다른 수직 신호 라인에 접속된다.
화소 블록(221) 내에 4개의 화소가 배열되고, 화소 블록(221)의 컬럼에서의 4개의 수직 신호 라인이 배선되어 있지만, 수직 신호 라인의 개수가 2개 이상이라면, 수직 신호 라인의 개수는 4개에 한정되지 않는다. 즉, 화소 블록(221) 내에 N개(N은 2 이상의 정수임)의 화소가 배열될 수 있고, N개의 수직 신호 라인이 배선될 수 있다. 그러나, N의 타당한 값은 2 내지 16이다.
또한, 제5 실시형태에서는, 각각의 화소(230)에 대해, 부유 확산층(234) 등이 배치되어 있지만, 제2 실시형태에서와 같이, 복수의 화소가 부유 확산층 등을 공유할 수도 있다.
도 20은 본 기술의 제5 실시형태에 따른 컬럼 신호 처리부(240)의 일 구성예를 나타내는 블록도이다. 제5 실시형태의 컬럼 신호 처리부(240)는, 2개의 컬럼마다, 정전류원(241, 242, 243, 244)과 SARADC(300)를 포함한다. 화소 영역(220) 내의 화소 컬럼의 총수를 M으로 하면, 총 M/2개의 SARADC(300)가 배치된다. 각각의 SARADC(300)에 대한 수직 신호 라인의 개수가 N인 경우에, 도 21에 예시되는 바와 같이, N개의 수직 신호 라인이 SARADC(300)에 입력된다.
도 22는 본 기술의 제5 실시형태에 따른 SARADC(300)의 일 구성예를 나타내는 블록도이다. 제5 실시형태의 SARADC(300)는, SARADC(300)가 커패시터(381, 382, 383, 384)와 리셋 스위치(371, 372, 373, 274)를 더 포함하는 점에서 제1 실시형태와 다르다.
리셋 스위치(371, 372)와 커패시터(381, 382)의 접속 구성은 제3 실시형태에서의 접속 구성과 유사하다.
커패시터(383)의 일단은 수직 신호 라인(VSL3)에 접속되고, 타단은 비교기(310)의 입력 단자에 접속된다. 커패시터(384)의 일단은 수직 신호 라인(VSL4)에 접속되고, 타단은 비교기(310)의 입력 단자에 접속된다.
리셋 스위치(373)는, 타이밍 제어 회로(250)로부터의 리셋 신호(RSTa)에 따라, 커패시터(383)의 비교기(310) 측의 단자와, 고정 전위 사이의 경로를 개폐하도록 구성된다. 리셋 스위치(374)는, 리셋 신호(RSTa)에 따라, 커패시터(384)의 비교기(310) 측의 단자와 고정 전위 사이의 경로를 개폐하도록 구성된다.
또한, 비교기(310)에는, 수직 신호 라인(VSL3, VSL4) 각각에 대해, 선택 스위치(314), 화소측 트랜지스터(315), 및 단락 스위치(316)를 포함하는 회로와 유사한 회로가 더 추가된다.
도 23은 본 기술의 제5 실시형태에 따른 고체 촬상 소자(200)의 동작의 일례를 나타내는 타이밍도이다. 타이밍(T0)에 있어서, 타이밍 제어 회로(250)는, 리셋 신호(RSTp)를 이용하여 화소 블록(221)을 구동하여, 리셋 레벨 R1 내지 R4를 동시에 출력시킨다. 타이밍 제어 회로(250)는 또한, SARADC(300)를 초기화한다.
세틀링 시간 후의 타이밍(T1)에 있어서, 타이밍 제어 회로(250)는, 선택 신호를 이용하여 SARADC(300)를 제어하여, 리셋 레벨 R1의 AD 변환을 개시한다. 리셋 레벨 R1의 AD 변환 완료의 타이밍(T11)에 있어서, 타이밍 제어 회로(250)는, 리셋 레벨 R2의 AD 변환을 개시한다. 그리고, 타이밍 제어 회로(250)는, 리셋 레벨 R2의 AD 변환 완료의 타이밍(T12)에 있어서 리셋 레벨 R3의 AD 변환을 개시하고, 리셋 레벨 R3의 AD 변환 완료의 타이밍(T13)에 있어서 리셋 레벨 R4의 AD 변환을 개시한다.
AD 변환 완료의 타이밍(T2)에 있어서, 수직 구동 회로(210)는, 전송 신호(TRG)를 이용하여 화소 블록(221)을 구동하여, 신호 레벨 S1 내지 S4를 동시에 출력시킨다. 타이밍 제어 회로(250)는 또한 SARADC(300)를 초기화한다.
세틀링 시간 후의 타이밍(T3)에 있어서, 타이밍 제어 회로(250)는, 선택 신호를 이용하여 SARADC(300)를 제어하여, 신호 레벨 S1의 AD 변환을 개시한다. 신호 레벨 S1의 AD 변환 완료의 타이밍(T31)에 있어서, 타이밍 제어 회로(250)는 신호 레벨 S2의 AD 변환을 개시한다. 그리고, 타이밍 제어 회로(250)는, 신호 레벨 S2의 AD 변환 완료의 타이밍(T32)에 있어서 신호 레벨 S3의 AD 변환을 개시하고, 신호 레벨 S3의 AD 변환 완료의 타이밍(T33)에 있어서 신호 레벨 S4의 AD 변환을 개시한다. 리셋 스위치(371 내지 374)의 제어 타이밍은, 제3 실시형태에서의 제어 타이밍과 유사하다.
여기서, 고체 촬상 소자가, (2k)번째 로우의 리셋(또는 전하 전송)과 병렬로, (2k+1)번째 로우의 화소 신호의 AD 변환을 적용하는 파이프라인 처리를 실행하는 방법이 있을 수 있다. 그러나, 파이프라인 처리에서는, 판독 속도를, 파이프라인 처리를 실행하지 않는 경우의 속도의 2배까지만 증가시킬 수 있다. 이는, 수직 신호 라인의 구동 속도가 AD 변환 속도보다 더 늦고, 구동 속도가 세틀링 시간에 의해 제한되기 때문이다. 따라서, 파이프라인 처리의 속도를 증가시킬 수 없다.
한편, 고체 촬상 소자(200)에서는, 파이프라인 처리가 실행되지 않고, 복수의 화소가 동시에 리셋된다. 세틀링 후의 타이밍(T1) 이후에 화소가 순차 선택되고, AD 변환이 수행된다. 따라서, 판독 속도가 세틀링 시간에 의해 제한되지 않고, 판독 속도를 2배보다 빠르게 할 수 있다.
이러한 방식으로, 본 기술의 제5 실시형태에 따르면, SARADC(300)가 2개의 컬럼마다 배치되고, SARADC(300)가 컬럼에서의 배치되는 경우와 비교하여, SARADC(300)의 개수가 삭감될 수 있다. 이는, 컬럼 신호 처리부(240)의 회로 규모, 설치 면적, 및 소비 전력을 저감할 수 있다.
<6. 제6 실시형태>
제1 실시형태에서는, SARADC(300)가 각각의 컬럼에 대해 배치되어 있지만, 컬럼 개수의 증가에 따라, SARADC(300)의 개수가 많아지고, 컬럼 신호 처리부(240)의 회로 규모가 증대될 수도 있다. 제6 실시형태의 고체 촬상 소자(200)는, 멀티플렉서가 SARADC(300)의 전단에 배치되는 점에서 제1 실시형태와 다르다.
도 24는 본 기술의 제6 실시형태에 따른 화소 영역(220)의 평면도의 일례이다. 제6 실시형태의 화소 영역(220)에 있어서, 각각의 화소 블록(221)에는, 4로우×2컬럼의 8개의 공유 블록(270)이 배열된다. 각각의 공유 블록(270)의 구성은, 제2 실시형태에서의 구성과 유사하다. 또한, 공유 블록(270)의 2개의 컬럼(다시 말하면, 화소의 4개의 컬럼)마다, 8개의 수직 신호 라인(VSL1 내지 VSL8)이 배선된다. 화소 영역(220) 내의 화소 컬럼의 총수를 M으로 하면, 총 2×M개의 수직 신호 라인이 배선된다. 화소 블록(221) 내의 공유 블록(270)은, 서로 다른 수직 신호 라인에 접속된다.
또한, 고체 촬상 소자(200)에는, 제4 실시형태에서와 같이 상측 컬럼 신호 처리부(245)와 하측 컬럼 신호 처리부(246)가 배치된다.
수직 구동 회로(210)는 화소 블록(221)을 구동하여, 각각의 공유 블록(270)이 하나의 화소 신호를 출력하게 한다. 8개의 공유 블록(270)이 있기 때문에, 8개의 화소 신호가 동시에 출력된다. 상측 컬럼 신호 처리부(245)는 8개의 화소 신호 중 4개에 AD 변환을 적용하고, 하측 컬럼 신호 처리부(246)는 나머지 4개의 화소 신호에 AD 변환을 적용한다. 예를 들면, 상측 컬럼 신호 처리부(245)는 2개의 R 화소의 화소 신호와 2개의 B 화소의 화소 신호에 AD 변환을 적용하고, 하측 컬럼 신호 처리부(246)는 4개의 G 화소의 화소 신호에 AD 변환을 적용한다.
화소 블록(221) 내의 공유 블록(270)의 개수는 8개에 한정되지 않고, 공유 블록(270) 내의 화소 수도 8개에 한정되지 않는다.
도 25는 본 기술의 제6 실시형태에 따른 하측 컬럼 신호 처리부(246)의 일 구성예를 나타내는 블록도이다. 하측 컬럼 신호 처리부(246)는, 화소 블록(221)의 열(다시 말하면, 화소의 4개의 컬럼)마다, 2개의 멀티플렉서(247), 2개의 SARADC(300), 2개의 정전류원(241), 및 2개의 정전류원(242)을 포함한다. 화소 영역(220) 내의 화소 컬럼의 총수를 M개의 컬럼으로 하면, 총 M/2개의 멀티플렉서(247) 및 M/2개의 SARADC(300)가 배치된다. 상측 컬럼 신호 처리부(245)의 구성은, 하측 컬럼 신호 처리부(246)의 구성과 유사하다.
멀티플렉서(247)는, 타이밍 제어 회로(250)로부터의 선택 신호에 따라, 수직 신호 라인(VSL1 내지 VSL8) 중 2개를 선택하도록 구성된다. 멀티플렉서(247)는, 2개의 선택된 수직 신호 라인로부터의 화소 신호를 SARADC(300)에 출력한다.
타이밍 제어 회로(250)는, 제1 멀티플렉서(247)로 하여금, 하측 컬럼 신호 처리부(246)에 의해 처리되는 4개의 화소 신호 중 2개를 전송하기 위한 수직 신호 라인을 선택하게 하고, 제2 멀티플렉서(247)로 하여금 수직 신호 라인의 나머지를 선택하게 한다. 멀티플렉서(247)는, 청구범위에 기재된 비교기 외의 선택부의 일례이다.
또한, 수직 신호 라인(VSL1 내지 VSL8)은, 회로 칩(202) 내에서 분기되어 2개의 멀티플렉서(247)에 입력된다. 도 23에 있어서의 사각형 마크는, 칩의 경계에서의 단자를 나타낸다. 칩의 경계는 이 구성에 한정되지 않는다. 예를 들면, 멀티플렉서(247)의 입력 단자가 칩의 경계일 수도 있거나, 또는 멀티플렉서(247)의 출력 단자가 칩의 경계일 수도 있다.
이러한 방식으로, 본 기술의 제6 실시형태에 따르면, 멀티플렉서(247)가 8개의 화소 신호 중 2개를 선택하고, SARADC(300)가 화소 신호를 순차 비교한다. 따라서, SARADC(300)가 2개의 컬럼마다 배치될 수 있다. 이는, 컬럼 신호 처리부(240)의 회로 규모, 설치 면적, 및 소비 전력을 저감할 수 있다.
<7. 제7 실시형태>
제1 실시형태에서는, 동일한 SARADC(300)가 수직 방향으로 늘어선 화소의 AD 변환을 수행하고, 선형성의 편차에 의해 야기되는 수직 줄무늬(vertical stripe)가 화상 데이터에 생성될 수도 있다. 제7 실시형태의 SARADC(300)는, SARADC(300)가 DAC(360) 내의 커패시터들의 조합을 랜덤하게 변경하고 제어를 수행하여 수직 줄무늬를 억제하는 점에서 제1 실시형태와 다르다.
도 26은 본 기술의 제7 실시형태에 따른 DAC(360의 일 구성예를 나타내는 블록도이다. DAC(360)는, 커패시터(361-1 내지 361-7)와, 커패시터(362-1 내지 362-13)와, 전위 제어 스위치(363-1 내지 363-20)를 포함한다. 커패시터(361-1 내지 361-7) 및 커패시터(362-1 내지 362-13)의 일단은 개별적으로 비교기(310)의 동일한 입력 단자에 접속되고, 전위의 신호가 기준 신호(AINDAC)로서 공급된다.
커패시터(361-1 내지 361-7)는, 디지털 신호(DOUT)의 미리 결정된 상위 비트(예를 들면, 상위 3비트)를 생성하기 위해 사용되는 커패시터이며, 화소 블록(221)의 로우가 선택될 때마다, 조합이 랜덤하게 변경된다. 예를 들면, 커패시터의 값 모두가 동일하고, 미리 결정된 단위 용량값을 C로 하면, 값은 16C로 설정된다.
커패시터(362-1 내지 362-13)는, 디지털 신호(DOUT)의 미리 결정된 하위 비트(예를 들면, 5번째 비트로부터 LSB까지)를 생성하기 위해 사용되는 커패시터이다. 예를 들면, 8C, 4C, 2C, 1C 및 0.5C 등의 다양한 용량값이 설정된다.
전위 제어 스위치(363-1 내지 363-20)는, 각자의 커패시터(361-1 내지 361-7) 및 커패시터(362-1 내지 362-13)의 양단 중, 비교기(310)에 접속되어 있지 않는 쪽의 일단의 전위를 변경하도록 구성된다. 상이한 커패시터가 전위 제어 스위치(363-1 내지 363-20)와 연관되어 있고, 커패시터의 스위치 각각은 대응하는 커패시터의 일단을 상이한 전위(VRC, VRT, VRB) 중 하나에 접속시킨다. 예를 들면, 전위(VRC)는 초기 값을 갖는 전위이며, 초기 상태에 있어서 모든 커패시터는 전위(VRC)에 접속된다. 전위(VRT)는 전위(VRC)보다 더 높은 전위(VRC의 2배 등)이며, 전위(VRB)는 전위(VRC)보다 더 낮은 전위(접지 전위 등)이다.
또한, 전위 제어 스위치(363-1 내지 363-20)에는, SAR 로직 회로(350)로부터의 제어 신호(CTLen, CTLud)가 입력되고, 각각의 스위치는, 스위치의 제어 신호에 따라 대상을 전환한다.
제어 신호(CTLen)는, 각각의 커패시터의 일단의 전위가 VRC에 접속되는지 여부를 나타내는 신호이다. 예를 들어, 20개의 커패시터를 갖는 경우에, 제어 신호(CTLen)의 데이터 사이즈는 20 비트이다.
제어 신호(CTLud)는, 각각의 커패시터의 일단의 전위가 전위(VRT)에 접속되는지 또는 전위(VRB)에 접속되는지를 나타내는 신호이다. 예를 들면, 20개의 커패시터를 갖는 경우, 제어 신호(CTLud)의 데이터 사이즈는 20 비트이다.
도 27은 본 기술의 제7 실시형태에 따른 SAR 로직 회로(350)의 일 구성예를 나타내는 블록도이다. SAR 로직 회로(350)는, 하위 비트 생성부(351), 상위 비트 생성부(352), 및 의사 난수(pseudo-random number) 생성부(353)를 포함한다.
하위 비트 생성부(351)는, 순차 비교 및 제어에 기초하여 커패시터(362-1 내지 362-13)에 대응하는 하위 비트를 생성하도록 구성된다. 여기서, 하위 비트의 생성 시에, 제어 신호(CTLen) 및 제어 신호(CTLud)에 의해 지정되는 커패시터의 순서는 고정된다. 예를 들면, 순차 비교 5번째 비트를 생성할 시에는, 커패시터(362-1)가 지정되고, 다음 6번째 비트를 생성할 시에는, 커패시터(362-2)가 지정된다.
상위 비트 생성부(352)는, 순차 비교 및 제어에 기초하여 커패시터(361-1 내지 361-7)에 대응하는 상위 비트를 생성하도록 구성된다. 상위 비트의 생성 시에, 제어 신호(CTLen) 및 제어 신호(CTLud)에 의해 지정되는 커패시터의 조합은, 화소의 로우가 선택될 때마다 변경된다.
의사 난수 생성부(353)는, 상위 비트 생성부(352)의 제어에 따라 의사 난수를 생성하도록 구성된다.
하위 비트 생성부(351) 및 상위 비트 생성부(352)는, 비교기(310)의 비교 결과에 기초하여 제어 신호(CTLen, CTLud)를 생성하고, 제어 신호(CTLen, CTLud)를 DAC(360)에 공급하고, 디지털 신호(DOUT)를 생성하여 출력한다.
순차 비교 및 제어에 있어서, 예를 들면, 순차 비교 2번째 비트의 기준 신호(AINDAC)를 생성할 시에, 상위 비트 생성부(352)는 의사 난수 생성부(353)로 하여금, 4비트를 논리값 "1"로 설정하고 나머지를 논리값 "0"으로 설정한, 7비트의 의사 난수를 생성하게 한다. 그리고, 상위 비트 생성부(352)는, 4비트에 대응하는 제어 신호(CTLen) 및 제어 신호(CTLud)를 DAC(360)에 공급한다.
그리고, 순차 비교 3번째 비트의 기준 신호(AINDAC)를 생성할 시에, 상위 비트 생성부(352)는 의사 난수 생성부(353)로 하여금, 2번째 비트를 생성할 시에 논리값 "1"로 설정된 비트를 제외한 3비트 중 2비트를 논리값 "1"로 설정한, 7비트의 의사 난수를 생성하게 한다. 상위 비트 생성부(352)는, 그 2비트에 대응하는 제어 신호(CTLen) 및 제어 신호(CTLud)를 DAC(360)에 공급한다.
후속하여, 순차 비교 4번째 비트의 기준 신호(AINDAC)를 생성할 시에, 상위 비트 생성부(352)는, 순차 비교 2번째 비트를 생성할 시와 순차 비교 3번째 비트를 생성할 시에 논리값 "1"로 설정된 비트를 제외한 나머지 1비트에 대응하는 제어 신호(CTLen) 및 제어 신호(CTLud)를 DAC(360)에 공급한다.
도 28은 본 기술의 제7 실시형태에 따른 화소 신호의 1번째 로우의 순차 비교 4번째 비트까지의 DAC(360)의 제어 예를 설명하기 위한 도면이다. 이 도면에 있어서, a는 2번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이며, b는 3번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이며, c는 4번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이다.
먼저, 상위 비트 생성부(352)는, 비교기(310)의 비교 결과에 기초하여 기준 신호(AINDAC)를 생성한다. 그리고, 순차 비교 2번째 비트의 기준 신호(AINDAC)를 생성할 시에, 상위 비트 생성부(352)는, 7비트의 의사 난수를 이용하여, 커패시터(361-1 내지 361-7) 중 4개를 랜덤하게 선택한다. 예를 들면, 2진수로 "1111000"의 의사 난수가 생성되는 경우, 커패시터(361-1 내지 361-4)가 선택된다. 용량값이 16C인 경우, 64C의 합성 용량이 획득된다. 또한, 전회의 비교기(310)의 비교 결과에 기초하여, 상위 비트 생성부(352)는, 커패시터가 접속될 전위(VRT, VRB) 중 하나를 지정한다. 예를 들면, 비교 결과(CMP)가 논리값 "1"을 나타내는 경우에, 기준 신호(AINDAC)를 상승시키기 위해, 이 도면의 a에 예시되는 바와 같이 커패시터(361-1 내지 361-4)는 전위(VRT)에 접속된다.
그리고, 순차 비교 3번째 비트의 기준 신호(AINDAC)를 생성할 시에, 상위 비트 생성부(352)는, 7비트의 의사 난수를 이용하여, 이미 선택된 4개의 커패시터를 제외한 나머지 3개의 커패시터 중 2개를 랜덤하게 선택한다. 예를 들면, 2진수로 "0000110"의 의사 난수가 생성되는 경우, 커패시터(361-5, 361-6)가 선택된다. 용량값이 16C인 경우, 32C의 합성 용량이 획득된다. 또한, 전회의 비교기(310)의 비교 결과에 기초하여, 상위 비트 생성부(352)는, 커패시터가 접속될 전위(VRT, VRB) 중 하나를 지정한다. 예를 들면, 비교 결과(CMP)가 논리값 "0"을 나타내는 경우에, 기준 신호(AINDAC)를 강하시키기 위해, 이 도면의 a에 예시되는 바와 같이 커패시터(361-5, 361-6)는 전위(VRB)에 접속된다.
그리고, 순차 비교 4번째 비트의 기준 신호(AINDAC)를 생성할 시에, 상위 비트 생성부(352)는, 이미 선택된 6개의 커패시터를 제외한 나머지 하나의 커패시터를 선택한다. 예를 들면, 커패시터(361-7)가 선택되고, 용량값은 16C이다. 또한, 전회의 비교기(310)의 비교 결과에 기초하여, 상위 비트 생성부(352)는, 커패시터가 접속될 전위(VRT, VRB) 중 하나를 지정한다. 예를 들면, 비교 결과(CMP)가 논리값 "1"을 나타내는 경우에, 기준 신호(AINDAC)를 상승시키기 위해, 이 도면의 a에 예시되는 바와 같이 커패시터(361-7)는 전위(VRT)에 접속된다.
전술된 예에서는 비트가 생성될 때마다 의사 난수가 생성되지만, 순차 비교 2번째 비트를 생성할 시에 순차 비교 4번째 비트까지의 비트의 의사 난수를 한번에 생성할 수도 있다. 이 경우에, 의사 난수 생성부(353) 내 등에, 의사 난수를 보유하기 위한 메모리가 추가되고, SAR 로직 회로(350)는, 메모리로부터 의사 난수를 판독하여 커패시터의 조합을 변경한다.
5번째 비트 이후에 대해서는, 하위 비트 생성부(351)가 고정된 순서로 커패시터를 선택한다.
도 29는 본 기술의 제7 실시형태에 따른 화소 신호의 2번째 로우의 순차 비교 4번째 비트까지의 DAC(360)의 제어 예를 설명하기 위한 도면이다. 이 도면에 있어서, a는 2번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이다. 이 도면에 있어서, b는 3번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이며, c는 4번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이다.
순차 비교 2번째 비트의 생성 시에 2진수로 "0011110"의 의사 난수가 생성되는 경우, 이 도면의 a에 예시되는 바와 같이, 커패시터(361-3 내지 361-6)가 선택된다. 3번째 비트의 생성 시에 2진수로 "1100000"의 의사 난수가 생성되는 경우, 이 도면의 b에 예시되는 바와 같이, 커패시터(361-1, 361-2)가 선택된다. 4번째 비트의 생성 시에, 이 도면의 c에 예시되는 바와 같이, 나머지의 커패시터(361-7)가 선택된다.
도 30은 본 기술의 제7 실시형태에 따른 화소 신호의 3번째 로우의 순차 비교 4번째 비트까지의 DAC(360)의 제어 예를 설명하기 위한 도면이다. 이 도면에 있어서, a는 2번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이다. 이 도면에 있어서, b는 3번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이며, c는 4번째 비트를 생성할 시의 DAC(360)의 상태의 일례를 나타내는 도면이다.
순차 비교 2번째 비트의 생성 시에 2진수로 "1000111"의 의사 난수가 생성되는 경우, 이 도면의 a에 예시되는 바와 같이, 커패시터(361-1)와 커패시터(361-5 내지 361-7)가 선택된다. 3번째 비트의 생성 시에 2진수로 "0011000"의 의사 난수가 생성되는 경우, 이 도면의 b에 예시되는 바와 같이, 커패시터(361-3, 361-4)가 선택된다. 4번째 비트의 생성 시에, 이 도면의 c에 예시되는 바와 같이, 나머지의 커패시터(361-2)가 선택된다.
마찬가지로, 화소 신호의 4번째 로우 이후에 있어서, 로우가 선택될 때마다, 커패시터(361-1 내지 361-7)의 조합이 랜덤하게 변경된다.
동일한 SARADC(300)가 수직 방향으로 늘어선 화소의 AD 변환을 수행하면, 선형성의 편차에 의해, 커패시터의 조합이 변경되지 않는 제1 실시형태에서는, 화상 데이터에 수직 줄무늬가 생성될 수도 있다. 한편, 제7 실시형태에서는, SAR 로직 회로(350)가, 각각의 로우에 대해 커패시터의 조합을 랜덤하게 변경하고, SARADC(300)의 고정된 에러 패턴이 변화될 수 있다. 각각의 로우에 대한 에러 패턴의 변화에 의해, 화상 데이터에 있어서 에러 패턴이 분산될 수 있고, 수직 줄무늬의 발생이 억제될 수 있다.
DAC(360) 내의 커패시터의 개수가 20개로 되어 있지만, 커패시터의 개수가 2개 이상이라면, 커패시터의 개수는 20개에 한정되지 않는다. 또한, 20개의 커패시터 중 상위 4비트에 대응하는 7개의 커패시터의 조합이 랜덤하게 변경되고 있지만, 랜덤하게 조합을 변경하는 커패시터의 개수는 7개에 한정되지 않는다. 예를 들면, 모든 커패시터의 조합이 랜덤하게 변경될 수도 있다. 또한, 상위 4비트에 대해 커패시터의 조합이 랜덤하게 변경되고 있지만, 조합을 변경하는 비트열(bit string)은 상위 4비트에 한정되지 않는다. 예를 들면, 상위 2비트 또는 상위 3비트에 대해 커패시터의 조합이 랜덤하게 변경될 수도 있다.
또한, 의사 난수 생성부(353)가 SAR 로직 회로(350)의 내부에 배치되어 있지만, 의사 난수 생성부(353)는 SAR 로직 회로(350)의 외부에 배치될 수 있다.
또한, 기준 신호(AINDAC)가 싱글 엔드(single-ended) 신호로 되어 있지만, 기준 신호(AINDAC)는 차동 신호일 수도 있다. 그 경우에, DAC(360) 내에 있어서, 복수의 커패시터와 전위 제어 스위치가 정측과 부측 각각 상에 배치된다. 그리고, 상위 비트 생성부(352)는, 로우가 선택될 때마다, 정측 커패시터의 조합과 부측 커패시터의 조합을 랜덤하게 변경한다.
이러한 방식으로, 본 기술의 제7 실시형태에 따르면, SAR 로직 회로(350)는 의사 난수에 기초하여 커패시터를 선택하고, 각각의 로우에 대해 커패시터의 조합이 랜덤하게 변경될 수 있다. 그 결과, SARADC(300)의 에러 패턴을 각각의 로우에 대해 변화시켜서 수직 줄무늬를 억제하고, 화질을 향상시킬 수 있다.
<8. 제8 실시형태>
제1 실시형태에서는, 비교기(310)가 수직 신호 라인(VSL1, VSL2)을 전환하고 있지만, 전환 시에 대상 수직 신호 라인의 전위가 크게 변동될 수도 있다. 그리고, 이 변동에 의해, 화소측 트랜지스터의 블랙 레벨 변동(black level fluctuation) 또는 스트리킹(streaking)이 발생할 수도 있다. 제8 실시형태의 비교기(310)는, 비교기(310)가 대상 트랜지스터의 소스 및 드레인에 중간 전위를 공급하여, 전환 시의 전위 변동을 억제하는 점에서 제1 실시형태와 다르다.
도 31은 본 기술의 제8 실시형태에 따른 비교기(310)의 일 구성예를 나타내는 블록도이다. 제8 실시형태의 비교기(310)는, 전류원(401), 인에이블 제어 트랜지스터(402), 화소측 트랜지스터(315, 318), 기준측 트랜지스터(320), 및 레플리카 회로(420)를 포함한다. 또한, 비교기(310)는, 선택 스위치(314, 317, 404, 406), 단락 스위치(316, 319, 403, 405), 및 고정 저항(407, 408)을 포함한다. 레플리카 회로(420)는, 전류원(421), 고정 저항(422 내지 424), 및 레플리카 회로 내 트랜지스터(425)를 포함한다. 예를 들면, 인에이블 제어 트랜지스터(402) 및 레플리카 회로 내 트랜지스터(425)로서 nMOS트랜지스터가 사용된다. 또한, 제8 실시형태에서는, 화소측 트랜지스터(315) 및 다른 트랜지스터로서 pMOS트랜지스터가 사용된다.
전류원(401) 및 인에이블 제어 트랜지스터(402)는, 전원 단자와 드레인 노드(411) 사이에서 직렬로 접속된다. 또한, 인에이블 제어 트랜지스터(402)의 게이트에는 인에이블 신호(EN)가 입력된다.
화소측 트랜지스터(315, 318)는, 소스 노드(411)와 드레인 노드(412) 사이에서 병렬로 접속된다. 또한, 화소측 트랜지스터(315)의 게이트에는 수직 신호 라인(VSL1)으로부터의 화소 신호(AINP1)가 입력되고, 화소측 트랜지스터(318)의 게이트에는 수직 신호 라인(VSL1)으로부터의 화소 신호(AINP2)가 입력된다. 드레인 노드(412)와 접지 단자("접지"라고도 지칭됨) 사이에는 고정 저항(407)이 삽입된다. 드레인 노드(412)로부터 부측 신호(xCMP)가 출력된다.
기준측 트랜지스터(320)의 게이트에는 기준 신호(AINDAC)가 입력된다. 소스는 소스 노드(411)에 접속되고, 드레인은 고정 저항(408)에 접속된다. 고정 저항(408)의 타단은 접지 단자에 접속된다. 기준측 트랜지스터(320) 및 고정 저항(408)의 접속점으로부터 정측 신호(CMP)가 출력된다.
선택 스위치(314)는, 선택 신호(SEL1)에 따라, 화소측 트랜지스터(315)의 소스와 소스 노드(411) 사이의 경로를 개폐하도록 구성된다. 선택 스위치(404)는, 선택 신호(SEL1)에 따라, 화소측 트랜지스터(315)의 드레인과 드레인 노드(412) 사이의 경로를 개폐하도록 구성된다.
단락 스위치(316)는, 선택 신호(xSEL1)에 따라 화소측 트랜지스터(315)의 소스와 고정 저항들(422, 423)의 접속점 사이의 경로를 개폐하도록 구성된다. 단락 스위치(403)는, 선택 신호(xSEL1)에 따라 화소측 트랜지스터(315)의 드레인과 고정 저항들(422, 423)의 접속점 사이의 경로를 개폐하도록 구성된다.
선택 스위치(317)는, 선택 신호(SEL2)에 따라 화소측 트랜지스터(318)의 소스와 소스 노드(411) 사이의 경로를 개폐하도록 구성된다. 선택 스위치(406)는, 선택 신호(SEL2)에 따라, 화소측 트랜지스터(318)의 드레인과 드레인 노드(412) 사이의 경로를 개폐하도록 구성된다.
단락 스위치(319)는, 선택 신호(xSEL2)에 따라 화소측 트랜지스터(318)의 소스와 고정 저항들(422, 423)의 접속점 사이의 경로를 개폐하도록 구성된다. 단락 스위치(405)는, 선택 신호(xSEL2)에 따라 화소측 트랜지스터(318)의 드레인과 고정 저항들(422, 423)의 접속점 사이의 경로를 개폐하도록 구성된다.
또한, 레플리카 회로(420)에 있어서, 전류원(421), 레플리카 회로 내 트랜지스터(425), 및 고정 저항(424)은, 전원 단자와 접지 단자 사이에서 직렬로 접속된다. 또한, 고정 저항(422, 423)은, 레플리카 회로 내 트랜지스터(425)의 드레인 및 소스 사이에서 직렬로 접속된다. 레플리카 회로 내 트랜지스터(425)의 게이트에는, 미리 결정된 바이어스 전압(Vb)이 공급된다.
이 구성에 기초하여, 레플리카 회로(420)는, 소스 노드(411)와 드레인 노드(412) 사이에서 중간 전위를 생성한다. 그리고, 선택 스위치(314) 등은, 선택 신호에 의해 선택된 화소측 트랜지스터의 소스 및 드레인을, 소스 노드(411) 및 드레인 노드(412)에 접속시킨다. 여기서, AINP1로부터 AINP2로 전환하기 위해, 선택 스위치(314) 등이 대상 화소측 트랜지스터를 접속시킬 때에, 트랜지스터의 드레인 및 소스의 전위가 변동된다. 제1 실시형태에서는, 드레인의 전위 변동은, 대상 수직 신호 라인으로 킥백(kickback)된다. 킥백은, 비교기(310)의 출력에서의 오차를 야기할 수도 있고, 블랙 레벨 변동이나 스트리킹이 발생될 수도 있다.
따라서, 제8 실시형태에서는, 단락 스위치(316) 등이, 전환 전에, 대상 화소측 트랜지스터의 소스 및 드레인을, 레플리카 회로(420)에 접속시키고, 그들에 대해 중간 전위를 공급한다. 그 결과, 전환 시에, 화소측 트랜지스터의 소스 전압(Vs)이 변동될 때에, 트랜지스터의 드레인 전압(Vd)도 변동된다. 드레인 전압(Vd)의 파형은 소스 전압(Vs)의 반대 위상으로 있다. 그리하여, 이 전압들이 서로 상쇄시켜, 킥백의 양을 억제할 수 있다.
단락 스위치(316, 319, 403, 405)를 포함하는 회로는, 청구범위에 기재된 비교기 내 제어부의 일례이다.
또한, 2개의 수직 신호 라인(VSL)이 전환되고 있지만, 3개 이상의 수직 신호 라인이 전환될 수도 있다. 그 경우에, 선택 스위치 및 단락 스위치는 수직 신호 라인의 개수에 따라 추가될 수도 있다.
도 32는 본 기술의 제8 실시형태에 따른 전위 변동의 일례를 나타내는 타이밍도이다. 그 경우에, 타이밍(T11)에 있어서, 수직 신호 라인(VSL1)이 수직 신호 라인(VSL1)으로 전환되고, 리셋 레벨 R1 및 R2에 순차적으로 AD 변환이 적용되는 것이 고려된다. 수직 신호 라인(VSL1)으로부터 수직 신호 라인(VSL2)으로의 전환 시에, 화소 트랜지스터(318)의 드레인 전압(Vd)이 변동된다. 한편, 소스 전압(Vs)도 변동되고, 소스 전압(Vs)의 파형은 드레인 전압(Vd)의 반대 위상으로 있다. 따라서, 이 전압들이 서로 상쇄시켜, 킥백의 양이 억제된다. 이는 대상 수직 신호 라인(VSL2)의 전위의 변동을 억제한다.
이러한 방식으로, 본 기술의 제8 실시형태에 따르면, 비교기(310)는, 화소측 트랜지스터의 소스 및 드레인에 중간 전위를 공급한다. 따라서, 전환 시의 킥백의 양이 저감되어, 블랙 레벨 변동 및 스트리킹을 억제할 수 있다.
"변형예"
제1 실시형태에서는, 레플리카 회로(420)가 각각의 SADADC(300)에 대해 배치되어 있지만, 배치되는 SADADC(300)의 개수의 증가에 따라, 레플리카 회로(420)의 개수가 많아지고, 회로 규모가 증대된다. 제1 실시형태의 변형예에 따른 고체 촬상 소자(200)는, 복수의 SARADC(300)가 레플리카 회로(420)를 공유하는 점에서 제1 실시형태와 다르다.
도 33은 본 기술의 제8 실시형태의 변형예에 따른 고체 촬상 소자(200)의 일 구성예를 나타내는 블록도이다. 제2 실시형태의 고체 촬상 소자(200)에 있어서, 하나의 SARADC(300)가 복수(예를 들면, 8개)의 수직 신호 라인에 접속된다. 또한, 2개의 레플리카 회로(420)가 배치되고, 복수의 SADARC(300)가 레플리카 회로(420)를 공유한다. 레플리카 회로(420)의 개수는 2개에 한정되지 않고, 예를 들면, 레플리카 회로(420)의 개수는 1개일 수도 있다. 또한, 센서 칩(201)에는, 복수의 화소(230)가 배치되고, 회로 칩(202)에는, SARADC(300), 레플리카 회로(420) 등이 배치된다.
도 34는 본 기술의 제8 실시형태의 변형예에 따른 비교기(310)의 일 구성예를 나타내는 블록도이다. 제8 실시형태의 변형예에 따른 비교기(310)는, 레플리카 회로(420)가 내부에 배치되지 않는 점에서 제8 실시형태와 다르다.
이러한 방식으로, 본 기술의 제8 실시형태의 변형예에 따르면, 복수의 SARADC(300)가 레플리카 회로(420)를 공유하고, 레플리카 회로(420)가 각각의 SARADC(300)에 대해 배치되는 경우와 비교하여, 회로 규모가 삭감될 수 있다.
<9. 제9 실시형태>
제8 실시형태에서는, 레플리카 회로(420)가 일정한 중간 전위를 공급하고 있지만, 레플리카 회로(420) 내의 소자의 제조 편차로 인해, 중간 전위가 설계 값으로부터 벗어날 수도 있다. 제9 실시형태의 레플리카 회로(420)는, 중간 전위가 가변 저항에 의해 조정된는 점에서 제8 실시형태와 다르다.
도 35는 본 기술의 제9 실시형태에 따른 비교기(310)의 일 구성예를 나타내는 블록도이다. 제9 실시형태의 비교기(310)는, 레플리카 회로(420)에 있어서, 고정 저항(422, 423) 대신에 가변 저항(426, 427)이 배치되는 점에서 제8 실시형태와 다르다.
가변 저항(426, 427)의 저항값은, 중간 전위가 설계 값과 실질적으로 일치하도록, 공장 출하 시 등에 작업자에 의해 또는 애플리케이션의 실행에 의해 설정된다. 그리고, 설정 값은 레지스터 등에 보유된다.
제9 실시형태에 있어서, 제8 실시형태의 변형예에서와 같이, 복수의 SARADC(300)가 레플리카 회로(420)를 공유할 수도 있다.
이러한 방식으로, 본 기술의 제9 실시형태에 따르면, 가변 저항(426, 427)이 레플리카 회로(420) 내에 배치되고, 가변 저항(426, 427)의 저항값이 변경되어 중간 전위를 조정할 수 있다.
<10. 제10 실시형태>
제9 실시형태에서는, 레플리카 회로(420)가 중간 전위를 생성하고 있지만, 소스 노드(411)의 전위 변동으로 인해, 전환 시에 중간 전위로부터 소스 전위로의 변화량이 입력마다 크게 변할 수도 있다. 제10 실시형태의 비교기(310)는, 화소 신호가 전환될 때마다 소스 노드(411)의 전위가 초기 값으로 리셋되는 점에서 제9 실시형태와 다르다.
도 36은 본 기술의 제10 실시형태에 따른 비교기(310)의 일 구성예를 나타내는 블록도이다. 제10 실시형태의 비교기(310)는, 소스 리셋 스위치(409)가 추가로 배치되는 점에서 제1 실시형태와 다르다.
소스 리셋 스위치(409)는, 화소 신호가 전환될 때마다 소스 노드(411)의 전위를 리셋하도록 구성된다. 소스 리셋 스위치(409)는, 타이밍 제어 회로(250)로부터의 소스 리셋 신호(sRST)에 따라 소스 노드(411)와, 전류원(421) 및 가변 저항(426)의 접속점 사이의 경로를 개폐한다.
도 37은 본 기술의 제10 실시형태에 따른 비교기(310)의 제어 예의 일례를 나타내는 타이밍도이다. 타이밍(T1)에서부터 타이밍(T11)까지, 타이밍 제어 회로(250)는, 하이 레벨의 선택 신호(SEL1)를 공급하여 신호 레벨 S1의 AD 변환을 실행한다. 그리고, 타이밍 제어 회로(250)는, 타이밍(T11)에서부터 타이밍(T12)까지의 기간 내에 소스 리셋 신호(sRST)를 공급하여 소스 노드(411)의 전위를 리셋한다. 다음으로, 타이밍 제어 회로(250)는, 타이밍(T12)에서부터 타이밍(T2)까지, 하이 레벨의 선택 신호(SEL2)를 공급하여 신호 레벨 S2의 AD 변환을 실행한다.
제9 실시형태에서 화소 신호(데이터 또는 신호 레벨 등)의 전환 시에, 전환 전후에서 소스 노드(411)의 전위가 상이하면, 중간 전위로부터 소스로의 변화량이 화소 트랜지스터마다 변하고, 킥백의 양이 변한다. 그 결과, 비교기(310)의 비교 결과는 기대값과는 다른 값을 나타낼 수도 있다.
한편, 제10 실시형태에서는, 화소 신호가 전환될 때마다 타이밍 제어 회로(250)는 소스 노드(411)의 전위를 리셋한다. 그 결과, 각각의 화소 신호에 대해 중간 전위로부터 소스 전위로의 변이량이 동일하고, 킥백의 양의 차분이 생기지 않는다.
또한, 제10 실시형태에 따른 타이밍 제어 회로(250)는, 선택 신호(SELn)(n은 정수임)가 하이 레벨에 들어가는 시간에서부터 모든 AD 변환이 종료할 때까지의 기간에 걸쳐, 선택 신호(xSELn)를 로우 레벨로 하고 있다. 예를 들면, 선택 신호(SEL1)가 하이 레벨에 들어간 타이밍(T1)에서부터 신호 레벨 S1 및 S2의 AD 변환이 종료하는 타이밍(T2)까지, 선택 신호(xSEL1)는 로우 레벨로 설정된다. 이러한 방식으로, 전환 전의 선택 신호(xSEL1)에 대응하는 화소측 트랜지스터(315)의 소스 및 드레인은 전환 시에 레플리카 회로(420)에 다시 접속되지 않도록 제어되고, 중간 전위의 변동이 억제될 수 있다.
비교기(310)는 2개의 화소 신호를 전환하고 있지만, 비교기(310)는 3개 이상의 화소 신호를 전환하도록 구성될 수도 있다. 또한, 제10 실시형태에 있어서, 제8 실시형태의 변형예에서와 같이, 복수의 SARADC(300)가 레플리카 회로(420)를 공유할 수도 있다.
이러한 방식으로, 본 기술의 제10 실시형태에 따르면, 비교기(310)는, 화소 신호가 전환될 때마다 소스 노드(411)의 전위를 리셋하고, 이는 전환 시에 소스 노드(411)의 화소 트랜지스터마다 전위의 변이를 억제할 수 있다.
<11. 제11 실시형태>
제10 실시형태에서는, 레플리카 회로(420)가 중간 전위를 생성하고 있지만, 소스 노드(411)의 리셋, 전원 변동 등이, 중간 전위의 변동을 야기할 수도 있다. 제11 실시형태의 비교기(310)는, 샘플 홀드 회로가 중간 전위의 변동을 억제하는 점에서 제10 실시형태와 다르다.
도 38은 본 기술의 제11 실시형태에 따른 비교기(310)의 일 구성예를 나타내는 블록도이다. 제11 실시형태의 비교기(310)는, 샘플 홀드 회로(430)가 추가로 배치되는 점에서 제10 실시형태와 다르다.
샘플 홀드 회로(430)는, 타이밍 제어 회로(250)로부터의 샘플링 신호(SMP)에 동기하여 중간 전위를 샘플링하여 보유하도록 구성된다. 샘플 홀드 회로(430)는, 샘플링 신호(SMP)에 동기하여 샘플링을 수행하는 샘플링 스위치(431)와, 샘플링된 전위를 보유하는 커패시터(432)를 포함한다.
도 39는 본 기술의 제11 실시형태에 따른 비교기(310)의 제어 예의 일례를 나타내는 타이밍도이다. 타이밍 제어 회로(250)는, 예를 들면, 최초의 AD 변환이 개시되는 타이밍(T1) 직전에, 샘플링 신호(SMP)를 이용하여 중간 전위를 샘플링하여 보유한다. 그리고, 모든 AD 변환의 종료 후에, 샘플링이 다시 수행된다. 샘플링의 타이밍은, 이 도면에 예시된 타이밍에 한정되지 않는다. 예를 들면, 샘플 홀드 회로(430)는 화소 신호가 전환될 때마다, 전환 직전에 샘플링을 수행할 수도 있다.
비교기(310)는 2개의 화소 신호를 전환하고 있지만, 비교기(310)는 3개 이상의 화소 신호를 전환하도록 구성될 수도 있다. 또한, 제11 실시형태에 있어서, 제8 실시형태의 변형예에서와 같이, 복수의 SARADC(300)가 레플리카 회로(420)를 공유할 수도 있다.
이러한 방식으로, 본 기술의 제11 실시형태에 따르면, 샘플 홀드 회로(430)는 중간 전위를 샘플링하여 보유하고, 이는 소스 노드(411)의 리셋, 전원 변동 등에 의해 야기되는 중간 전위의 변동을 억제할 수 있다.
<12. 제12 실시형태>
제8 실시형태에서는, 고정 저항(422, 423)과 레플리카 회로 내 트랜지스터(425)는 중간 전위를 생성하고 있다. 그러나, 레플리카 회로(420)는 고정 저항(422, 423)을 이용하지 않고서 구성될 수도 있다. 제12 실시형태의 레플리카 회로(420)는, 고정 저항(422, 423)이 배치되지 않는 점에서 제8 실시형태와 다르다.
도 40은 본 기술의 제12 실시형태에 따른 비교기(310)의 일 구성예를 나타내는 블록도이다. 제12 실시형태의 비교기(310)는, 고정 저항(422, 423)이 배치되지 않는 점에서 제8 실시형태와 다르다. 또한, 레플리카 회로 내 트랜지스터(425)의 소스 및 드레인은, 단락 스위치(316, 403, 319, 405)를 통해, 화소측 트랜지스터(315, 318)의 소스 및 드레인에 접속된다.
이 구성에 따르면, 화소측 트랜지스터(315, 318)의 소스 및 드레인에의 전압은 바이어스 전압(Vb)에 기초하여 생성될 수 있다. 이 경우, 레플리카 회로(420)의 전류 밀도는, 레플리카 회로(420) 이외의 비교기(310) 내의 회로인 본 회로의 전류 밀도와 유사하다. 따라서, 소비 전류는 제8 실시형태에서보다 더 클 수도 있다. 애플리케이션에 따라 노이즈에 대한 완화된 요건으로 인해, 킥백에 의해 야기되는 일부 노이즈의 발생이 허용되는 경우에, 레플리카 회로(420)의 전류 밀도 및 본 회로의 전류 밀도가 다소 다를 수도 있다.
제12 실시형태에 있어서, 제8 실시형태의 변형예에서와 같이, 복수의 SARADC(300)가 레플리카 회로(420)를 공유할 수도 있다.
이러한 방식으로, 본 기술의 제12 실시형태에 따르면, 레플리카 회로(420)는 고정 저항(422, 423)을 이용하지 않고서 구성되고, 제8 실시형태와 비교해서 레플리카 회로(420)의 회로 규모가 삭감될 수 있다.
<13. 제13 실시형태>
제8 실시형태에서는, 화소측 트랜지스터의 소스 및 드레인에 중간 전위를 공급하여 화소측의 킥백을 억제하고 있지만, DAC(350) 측의 킥백이 억제될 수도 있다. 제13 실시형태의 비교기(310)는, 비교기(310)가 기준측 트랜지스터(320)의 소스 및 드레인에 중간 전위를 공급하는 점에서 제8 실시형태와 다르다.
도 41은 본 기술의 제13 실시형태에 따른 비교기(310)의 일 구성예를 나타내는 블록도이다. 제13 실시형태의 비교기(310)는, 비교기(310)가 단락 스위치(441, 442)와 선택 스위치(443, 444)를 더 포함하는 점에서 제8 실시형태와 다르다.
단락 스위치(441)는, 선택 신호(xSELdac)에 따라 기준측 트랜지스터(320)의 소스와 고정 저항들(422, 423)의 접속점 사이의 경로를 개폐하도록 구성된다. 단락 스위치(442)는, 선택 신호(xSELdac)에 따라 기준측 트랜지스터(320)의 드레인과 고정 저항들(422, 423)의 접속점 사이의 경로를 개폐하도록 구성된다.
선택 스위치(443)는, 선택 신호(SELdac)에 따라, 기준측 트랜지스터(320)의 소스와 소스 노드(411) 사이의 경로를 개폐하도록 구성된다. 선택 스위치(444)는, 선택 신호(SELdac)에 따라, 기준측 트랜지스터(320)의 드레인과, 드레인 노드(412) 사이의 경로를 개폐하도록 구성된다. 선택 신호(SELdac)는, 예를 들면, 순차 비교 시의 AD 변환의 기간에 하이 레벨로 제어되고, 다른 기간에 로우 레벨로 제어된다. 선택 신호(xSELdac)는 선택 신호(SELdac)의 반전 신호일 수도 있거나, 또는 도 39의 xSEL과 유사하게 제어될 수도 있다.
제13 실시형태에 있어서, 비교기(310)는 2개의 화소 신호를 전환하고 있지만, 비교기(310)는 3개 이상의 화소 신호를 전환하도록 구성될 수도 있다. 또한, 제8 실시형태의 변형예에서와 같이, 복수의 SARADC(300)가 레플리카 회로(420)를 공유할 수도 있다. 또한, 제9 실시형태에서와 같이, 레플리카 회로(420) 내에 가변 저항(426, 427)이 배치될 수도 있다. 또한, 제10 실시형태에서와 같이, 소스 리셋 스위치(409)가 추가로 배치될 수도 있다. 또한, 제11 실시형태에서와 같이, 샘플 홀드 회로(430)가 추가로 배치될 수도 있다.
이러한 방식으로, 본 기술의 제13 실시형태에 따르면, 비교기(310)는, 기준측 트랜지스터(320)의 소스 및 드레인에 중간 전위를 공급하고, 기준측에 있어서도 전환 시의 킥백의 양이 저감될 수 있다.
<14. 이동체에의 응용예>
본 개시에 관련되는 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시와 관련되는 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 42는 본 개시와 관련되는 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 42에 나타낸 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하기 위한 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차 밖의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 42의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 43은 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 43에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104 및 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 전면유리의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 전면유리의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 전면유리의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
도 43에는 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타낸다. 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타낸다. 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구할 수 있다. 그 결과, 마이크로 컴퓨터(12051)는 특히, 차량(12100)의 진행로 상에 있고, 차량(12100)과 실질적으로 동일한 방향으로 미리 결정된 속도(예를 들면, 0km/h 이상)로 주행하는 가장 가까운 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이러한 방식으로, 마이크로 컴퓨터(12051)는, 예를 들면, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류할 수 있고, 그 데이터를 추출하여, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 운전자가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단할 수 있다. 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 운전자에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 적용하여, 물체가 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자 상에 그 보행자를 강조하기 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해 설명하였다. 본 개시에 따른 기술은, 전술된 구성 중에서 촬상부(12031)에 적용될 수 있다. 구체적으로, 도 1에 예시된 전자 디바이스(100)는 촬상부(12031)에 적용될 수 있다. 본 개시에 따른 기술을 촬상부(12031)에 적용함으로써, 더 보기 쉬운 촬영 화상을 얻을 수 있으며, 운전자의 피로를 경감시킬 수 있다.
도 44는 본 기술에 따른 간접 TOF 센서의 일 구성예를 나타내는 블록도이다.
"고체 촬상 소자의 구성예"
도 44는 본 기술의 제1 실시형태에 따른 간접 TOF 센서(200)의 일 구성예를 나타내는 블록도이다. 간접 TOF 센서(200)는 센서 칩(201)과, 그 센서 칩(201) 상에 적층된 회로 칩(202)을 포함한다.
2차원 격자 패턴으로 배열된 복수의 화소를 포함하는 화소 영역(220)이 센서 칩(201) 상에 배치되어 있다. 화소 영역(220)은 로우 및 컬럼으로 배열될 수도 있고, 복수의 컬럼 라인을 포함할 수도 있다. 복수의 컬럼 라인 각각은 화소의 각각의 컬럼에 연결될 수도 있다. 또한, 수직 구동 회로(210), 컬럼 신호 처리부(240), 타이밍 제어 회로(250), 및 출력 회로(260)가 회로 칩(202) 상에 배치되어 있다.
수직 구동 회로(210)는, 화소를 구동하여 화소 신호를 컬럼 신호 처리부(240)에 출력하도록 구성된다. 컬럼 신호 처리부(240)는, 컬럼에서의, 화소 신호에 대해 AD(Analog to Digital) 변환 처리를 적용하여, 화소 신호를 출력 회로(260)에 공급하도록 구성된다. 출력 회로(260)는, 컬럼 신호 처리부(240)로부터의 데이터에 대해 CDS(Correlated Double Sampling) 처리 등을 적용하여, 그 데이터를 화상 처리부(120)에 출력하도록 구성된다. CDS 처리 이외에, 출력 회로(260)는, 또한, 화상 데이터의 콘트라스트에 기초하여 초점을 검출하는 콘트라스트 AF(Auto Focus) 처리를 필요에 따라 실행한다.
타이밍 제어 회로(250)는, 수직 동기 신호에 동기하여, 수직 구동 회로(210), 컬럼 신호 처리부(240), 및 출력 회로(260)의 각각의 동작 타이밍을 제어하도록 구성된다.
화소 영역(220)은, 2차원 격자 패턴으로, 예를 들면, 베이어 배열에 의해 배열된 복수의 화소(230)를 포함한다. 베이어 배열에 있어서는, 적색의 화소 신호를 생성하는 R(Red)의 화소(230)와, 녹색의 화소 신호를 생성하는 G(Green)의 화소(230)와, 청색의 화소 신호를 생성하는 B(Blue)의 화소(230)가 제공되어 있다. 화소(230)는, 베이어 배열 이외의 방식에 의해, 배열될 수도 있다.
또한, 화소(230)의 컬럼에서의, 수직 방향으로 수직 신호 라인(VSL1, VSL2)(컬럼 라인이라고도 지칭됨)이 배선된다. 화소 영역(220) 내의 화소 컬럼의 총수를 M(M은 정수임)으로 하면, 총 2×M개의 수직 신호 라인이 배선된다. 각각의 화소는 2개의 탭(tap)을 갖는다. 수직 신호 라인(VSL1)은 화소(230)의 탭 A에 접속되고, 수직 신호 라인(VSL2)은 화소(230)의 탭 B에 접속된다. 또한, 수직 신호 라인(VSL1)은 화소 신호(AINP1)를 전송하고, 수직 신호 라인(VSL2)은 화소 신호(AINP2)를 전송한다.
수직 구동 회로(210)는, 화소 블록(221)의 로우를 순차적으로 선택하여 구동하여, 그 로우에 있어서 각각의 화소 블록(221)으로부터 화소 신호(AINP1, AINP2)를 동시에 출력시킨다. 다시 말하면, 수직 구동 회로(210)는, 화소(230)의 (2k)번째 로우 및 (2k+1)번째 로우를 동시에 구동한다. 수직 구동 회로(210)는, 청구범위에 기재된 구동 회로의 일례이다.
도 45는 도 44에 따른 화소(230)의 일 구성예를 나타내는 회로도이다. 화소(230)는 포토다이오드(231), 2개의 전송 트랜지스터(232, 237), 2개의 리셋 트랜지스터(233, 238), 2개의 탭(부유 확산 영역)(234, 239), 2개의 증폭 트랜지스터(235, 240), 및 2개의 선택 트랜지스터(236, 241)를 포함한다.
포토다이오드(231)는 수광한 광을 광전 변환하여 전하를 생성하도록 구성된다. 이 포토다이오드(231)는, 반도체 기판에 있어서 회로를 제공하는 면인 표면의 이면에 배치된다. 이러한 고체 촬상 소자는, 이면조사형 고체 촬상 소자라고 불린다. 이면조사형 대신에, 표면에 포토다이오드(231)를 배치하는 표면조사형의 구성을 이용할 수도 있다.
전송 트랜지스터(232, 237)는, 수직 구동 회로(210)로부터의 전송 신호(TRG)에 따라 포토다이오드(231)로부터 탭 A(239) 및 탭 B(234)에 전하를 전송하도록 구성된다. 탭 A(239) 및 탭 B(234)는, 전송된 전하를 축적하여, 축적된 전하의 양에 따른 전압을 생성한다.
리셋 트랜지스터(233, 238)는, 수직 구동 회로(210)로부터의 리셋 신호(RSTp)에 따라 탭 A(239) 및 탭 B(234) 각각으로부터 전하를 인출하여, 전하량을 초기화하도록 구성된다. 증폭 트랜지스터(235, 240)는, 탭 A(239) 및 탭 B(234) 각각의 전압을 증폭하도록 구성된다. 선택 트랜지스터(236, 241)는, 수직 구동 회로(210)로부터의 선택 신호(SELp)에 따라, 증폭된 전압의 신호인 화소 신호를 수직 신호 라인(예를 들면, VSL1, VSL2)을 통해 컬럼 신호 처리부(240)에 출력하도록 구성된다. VSL1 및 VSL2는 SAR ADC(300)에 접속된다.
화소(230)의 회로 구성은, 화소 신호가 광전 변환에 의해 생성될 수 있는 한, 도 4에 예시된 구성으로 한정되지 않는다.
전술된 실시형태가 본 기술을 실시하기 위한 예를 예시하며, 실시형태에서의 물질과 청구범위에서의 발명을 특정하는 데 사용되는 물질은 서로 대응한다. 유사하게, 청구범위에서의 발명을 특정하는 데 사용되는 물질과 본 기술의 실시형태에서의 동일한 명칭을 갖는 물질은 서로 대응한다. 그러나, 본 기술은 실시형태에 한정되지 않고, 본 기술은 본 기술의 범주로부터 벗어나지 않는 한 실시형태에 다양한 변형을 적용하여 실시될 수 있다.
또한, 실시형태에 기재된 처리 절차는 일련의 절차를 포함하는 방법으로서 간주될 수도 있고, 처리 절차는, 컴퓨터로 하여금 일련의 절차를 실행하게 하기 위한 프로그램으로서 또는 그 프로그램을 기억하는 기록 매체로서 간주될 수도 있다. 사용될 수 있는 기록 매체의 예에는, CD(Compact Disc), MD (MiniDisc), DVD (Digital Versatile Disc), 메모리, 및 블루레이(Blu-ray)(등록 상표) 디스크가 포함된다.
본 명세서에 기재된 효과는 단지 예시적이며, 효과가 한정되지 않는다. 또한, 다른 효과가 있을 수도 있다.
본 기술은 이하와 같이 구성될 수도 있다.
(1) 로우들 및 컬럼들로 배열되는 복수의 화소와, 각각이 복수의 화소에 있어서의 화소들의 각 컬럼에 연결되어 있는 복수의 컬럼 라인을 포함하는 화소 영역; 및
복수의 SARADC(successive approximation analog-to-digital converter)를 포함하며, 복수의 SARADC 중 적어도 하나는 복수의 컬럼 라인 중 적어도 2개의 컬럼 라인에 연결되어 있는 회로부를 포함하는, 고체 촬상 장치.
(2) 복수의 SARADC 각각은 복수의 컬럼 라인 중 적어도 2개의 각각의 컬럼 라인에 연결되어 있는, (1)에 따른 고체 촬상 소자.
(3) 복수의 화소 각각은 적어도 하나의 포토다이오드를 포함하는, (1) 또는 (2)에 따른 고체 촬상 소자.
(4) 회로부는 복수의 화소에 있어서의 적어도 2개의 로우의 화소들을 동시에 구동하도록 구성되는, (1) 내지 (3) 중 어느 하나에 따른 고체 촬상 소자.
(5) 회로부는 복수의 화소에 있어서의 모든 로우의 화소들을 동시에 구동하도록 구성되는, (4)에 따른 고체 촬상 소자.
(6) 복수의 SARADC 중 적어도 하나는, 기준 신호와 화소 신호를 비교하도록 구성된 비교기를 포함하며, 화소 신호는 적어도 2개의 컬럼 라인 중 하나를 통해 비교기에 제공되는, (1) 내지 (5) 중 어느 하나에 따른 고체 촬상 소자.
(7) 회로부는, 기준 신호를 시간 경과에 따라 변경하도록 구성되는, (6)에 따른 고체 촬상 소자.
(8) 회로부는, 화소 신호에 기초하여 최하위 비트(LSB)가 생성될 때까지 미리 정의된 시간 슬롯 동안 기준 신호를 변경하도록 구성되는, (7)에 따른 고체 촬상 소자.
(9) 비교기는, 적어도 2개의 컬럼 라인 중 제1 컬럼 라인을 통해 비교기에 제공되는 제1 화소 신호와, 적어도 2개의 컬럼 라인 중 제2 컬럼 라인을 통해 비교기에 제공되는 제2 화소 신호 중에서 화소 신호를 선택하도록 구성된 선택부를 포함하는, (6) 내지 (8) 중 어느 하나에 따른 고체 촬상 소자.
(10) 비교기는,
제1 화소 신호를 수신하도록 구성된 제1 트랜지스터,
제2 화소 신호를 수신하도록 구성된 제2 트랜지스터, 및
기준 신호를 수신하도록 구성된 제3 트랜지스터를 포함하는, (6) 내지 (9) 중 어느 하나에 따른 고체 촬상 소자.
(11) 비교기는,
제1 트랜지스터의 소스 및 드레인에 연결되는 제1 스위치, 및
제2 트랜지스터의 소스 및 드레인에 연결되는 제2 스위치를 더 포함하는, (10)에 따른 고체 촬상 소자.
(12) 비교기는,
제1 스위치에 연결되는 제3 스위치, 및
제2 스위치에 연결되는 제4 스위치를 더 포함하는, (11)에 따른 고체 촬상 소자.
(13) 제1 스위치는 제1 제어 신호를 수신하도록 구성되고, 제3 스위치는 제1 제어 신호의 반전 신호를 수신하도록 구성되고,
제2 스위치는 제2 제어 신호를 수신하도록 구성되고, 제4 스위치는 제2 제어 신호의 반전 신호를 수신하도록 구성되는, (12)에 따른 고체 촬상 소자.
(14) 비교기는 제1 출력 신호 라인 및 제2 출력 신호 라인을 포함하는, (10) 내지 (13) 중 어느 하나에 따른 고체 촬상 소자.
(15) 제1 출력 신호 라인은, 제1 트랜지스터와 전원 사이의 제1 노드에 연결되어 있고, 제2 신호 라인은 제3 트랜지스터와 전원 사이의 제2 노드에 연결되어 있는, (14)에 따른 고체 촬상 소자.
(16) 제1 출력 신호 라인은, 제1 트랜지스터와 접지 사이의 제1 노드에 연결되어 있고, 제2 신호 라인은 제3 트랜지스터와 접지 사이의 제2 노드에 연결되어 있는, (14) 또는 (15)에 따른 고체 촬상 소자.
(17) 복수의 SARADC는 제1 SARADC 및 제2 SARADC를 포함하고,
회로부는, 제1 SARADC에 제1 기준 신호를 제공하고 제2 SARADC에 제2 기준 신호를 제공하도록 구성되고, 제2 기준 신호는 제1 기준 신호와는 상이한, (1) 내지 (16) 중 어느 하나에 따른 고체 촬상 소자.
(18) 제1 복수의 화소에 연결되는 제1 화소 라인과, 제2 복수의 화소에 연결되는 제2 화소 라인을 포함하는 복수의 화소 라인을 포함하는 화소 영역; 및
제1 화소 라인 및 제2 화소 라인에 연결되는 SARADC(successive approximation analog-to-digital converter)를 포함하는 회로부를 포함하는, 고체 촬상 장치.
(19) 제1 화소 라인은 제1 컬럼 라인이며, 제1 복수의 화소는 제1 컬럼의 화소이고,
제2 화소 라인은 제2 컬럼 라인이며, 제2 복수의 화소는 제2 컬럼의 화소인, (18)에 따른 고체 촬상 소자.
(20) 제1 및 제2 복수의 화소들 각각은 적어도 하나의 포토다이오드를 포함하는, (18) 또는 (19)에 따른 고체 촬상 소자.
(21) 제1 및 제2 복수의 화소들은 화소들의 로우들로 배열되어 있고,
회로부는 화소들의 로우들 중 적어도 2개를 동시에 구동하도록 구성되는, (18) 내지 (20) 중 어느 하나에 따른 고체 촬상 소자.
(22) 회로부는 화소들의 모든 로우들을 동시에 구동하도록 구성되는, (18) 내지 (21) 중 어느 하나에 따른 고체 촬상 소자.
(23) SARADC는, 기준 신호와 화소 신호를 비교하도록 구성된 비교기를 포함하며, 화소 신호는 제1 화소 라인과 제2 화소 라인 중 하나를 통해 비교기에 제공되는, (18) 내지 (22) 중 어느 하나에 따른 고체 촬상 소자.
(24) 회로부는, 기준 신호를 시간 경과에 따라 변경하도록 구성되는, (23)에 따른 고체 촬상 소자.
(25) 회로부는, 화소 신호에 기초하여 최하위 비트(LSB)가 생성될 때까지 미리 정의된 시간 슬롯 동안 기준 신호를 변경하도록 구성되는, (24)에 따른 고체 촬상 소자.
(26) 비교기는, 제1 화소 라인을 통해 비교기에 제공되는 제1 화소 신호와, 제2 화소 라인을 통해 비교기에 제공되는 제2 화소 신호 중에서 화소 신호를 선택하도록 구성된 선택부를 포함하는, (23) 내지 (25) 중 어느 하나에 따른 고체 촬상 소자.
(27) 비교기는,
제1 화소 신호를 수신하도록 구성된 제1 트랜지스터,
제2 화소 신호를 수신하도록 구성된 제2 트랜지스터, 및
기준 신호를 수신하도록 구성된 제3 트랜지스터를 포함하는, (23) 내지 (26) 중 어느 하나에 따른 고체 촬상 소자.
(28) 비교기는,
제1 트랜지스터의 소스 및 드레인에 연결되는 제1 스위치, 및
제2 트랜지스터의 소스 및 드레인에 연결되는 제2 스위치를 더 포함하는, (27)에 따른 고체 촬상 소자.
(29) 비교기는,
제1 스위치에 연결되는 제3 스위치, 및
제2 스위치에 연결되는 제4 스위치를 더 포함하는, (28)에 따른 고체 촬상 소자.
(30) 제1 스위치는 제1 제어 신호를 수신하도록 구성되고, 제3 스위치는 제1 제어 신호의 반전 신호를 수신하도록 구성되고,
제2 스위치는 제2 제어 신호를 수신하도록 구성되고, 제4 스위치는 제2 제어 신호의 반전 신호를 수신하도록 구성되는, (29)에 따른 고체 촬상 소자.
(31) 비교기는 제1 출력 신호 라인 및 제2 출력 신호 라인을 포함하는, (27) 내지 (30) 중 어느 하나에 따른 고체 촬상 소자.
(32) 제1 출력 신호 라인은, 제1 트랜지스터와 전원 사이의 제1 노드에 연결되어 있고, 제2 신호 라인은 제3 트랜지스터와 전원 사이의 제2 노드에 연결되어 있는, (31)에 따른 고체 촬상 소자.
(33) 제1 출력 신호 라인은, 제1 트랜지스터와 접지 레벨 사이의 제1 노드에 연결되어 있고, 제2 신호 라인은 제3 트랜지스터와 접지 레벨 사이의 제2 노드에 연결되어 있는, (31) 또는 (32)에 따른 고체 촬상 소자.
(34) SARADC는 제1 SARADC이며,
복수의 화소 라인은, 제3 복수의 화소에 연결되는 제3 화소 라인과, 제4 복수의 화소에 연결되는 제4 화소 라인을 더 포함하고,
회로부는 제3 화소 라인 및 제4 화소 라인에 연결되는 제2 SARADC를 더 포함하고,
회로부는, 제1 SARADC에 제1 기준 신호를 제공하고 제2 SARADC에 제2 기준 신호를 제공하도록 구성되고, 제2 기준 신호는 제1 기준 신호와는 상이한, (18) 내지 (33) 중 어느 하나에 따른 고체 촬상 소자.
100: 전자 디바이스
110: 광학계
120: 화상 처리부
130: 메모리
140: 촬상 제어부
150: 모니터
200: 고체 촬상 소자
201: 센서 칩
202: 회로 칩
210: 수직 구동 회로
220: 화소 영역
221: 화소 블록
230, 291 내지 296: 화소
231, 273, 274, 277, 278, 281, 282, 285, 286: 포토다이오드
232, 271, 272, 275, 276, 279, 280, 283, 284: 전송 트랜지스터
233, 287: 리셋 트랜지스터
234, 288: 부유 확산층
235, 289: 증폭 트랜지스터
236, 290: 선택 트랜지스터
240: 컬럼 신호 처리부
241 내지 244: 정전류원
245: 상측 컬럼 신호 처리부
246: 하측 컬럼 신호 처리부
247: 멀티플렉서
250: 타이밍 제어 회로
260: 출력 회로
270: 공유 블록
300: SARADC
310: 비교기
311, 312: 커런트 미러 트랜지스터
313: 인에이블 스위치
314, 317, 404, 406, 443, 444: 선택 스위치
315, 318: 화소측 트랜지스터
316, 319, 403, 405, 441, 442: 단락 스위치
320: 기준측 트랜지스터
321: 전류원 트랜지스터
350: SAR(Successive Approximation Register) 로직 회로
351: 하위 비트 생성부
352: 상위 비트 생성부
353: 의사 난수 생성부
360: DAC(Digital to Analog Converter)
361-1 내지 361-7, 362-1 내지 362-13, 432: 커패시터
363-1 내지 363-20: 전위 제어 스위치
371 내지 374: 리셋 스위치
381 내지 384: 커패시터
401, 421: 전류원
402: 인에이블 제어 트랜지스터
407, 408, 422, 423, 424: 고정 저항
409: 드레인 리셋 스위치
420: 레플리카 회로
425: 레플리카 회로 내 트랜지스터
426, 427: 가변 저항
430: 샘플 홀드 회로
431: 샘플링 스위치
12031: 촬상부

Claims (34)

  1. 로우(row)들 및 컬럼(column)들로 배열된 복수의 화소와, 각각이 상기 복수의 화소에 있어서의 화소들의 각 컬럼에 연결되어 있는 복수의 컬럼 라인(column line)을 포함하는 화소 영역; 및
    복수의 SARADC(successive approximation analog-to-digital converter)를 포함하며, 상기 복수의 SARADC 중 적어도 하나가 상기 복수의 컬럼 라인 중 적어도 2개의 컬럼 라인에 연결되어 있는 회로부를 포함하고,
    상기 복수의 SARADC 중 상기 적어도 하나는, 기준 신호와 화소 신호를 비교하도록 구성된 비교기를 포함하며, 상기 화소 신호는 상기 적어도 2개의 컬럼 라인 중 하나를 통해 상기 비교기에 제공되며,
    상기 비교기는,
    제1 화소 신호를 수신하도록 구성된 제1 트랜지스터,
    제2 화소 신호를 수신하도록 구성된 제2 트랜지스터, 및
    상기 기준 신호를 수신하도록 구성된 제3 트랜지스터를 포함하는, 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 복수의 SARADC 각각은 상기 복수의 컬럼 라인 중 적어도 2개의 각각의 컬럼 라인에 연결되어 있는, 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 복수의 화소 각각은 적어도 하나의 포토다이오드를 포함하는, 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 회로부는 상기 복수의 화소에 있어서의 적어도 2개의 로우의 화소들을 동시에 구동하도록 구성되는, 고체 촬상 장치.
  5. 제4항에 있어서,
    상기 회로부는 상기 복수의 화소에 있어서의 모든 로우의 화소들을 동시에 구동하도록 구성되는, 고체 촬상 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 회로부는, 상기 기준 신호를 시간 경과에 따라 변경하도록 구성되는, 고체 촬상 장치.
  8. 제7항에 있어서,
    상기 회로부는, 상기 화소 신호에 기초하여 최하위 비트(LSB)가 생성될 때까지 미리 정의된 시간 슬롯 동안 상기 기준 신호를 변경하도록 구성되는, 고체 촬상 장치.
  9. 제1항에 있어서,
    상기 비교기는, 상기 적어도 2개의 컬럼 라인 중 제1 컬럼 라인을 통해 상기 비교기에 제공되는 제1 화소 신호와, 상기 적어도 2개의 컬럼 라인 중 제2 컬럼 라인을 통해 상기 비교기에 제공되는 제2 화소 신호 중에서 상기 화소 신호를 선택하도록 구성된 선택부를 포함하는, 고체 촬상 장치.
  10. 삭제
  11. 제1항에 있어서,
    상기 비교기는,
    상기 제1 트랜지스터의 소스 및 드레인에 연결되는 제1 스위치, 및
    상기 제2 트랜지스터의 소스 및 드레인에 연결되는 제2 스위치를 더 포함하는, 고체 촬상 장치.
  12. 제11항에 있어서,
    상기 비교기는,
    상기 제1 스위치에 연결되는 제3 스위치, 및
    상기 제2 스위치에 연결되는 제4 스위치를 더 포함하는, 고체 촬상 장치.
  13. 제12항에 있어서,
    상기 제1 스위치는 제1 제어 신호를 수신하도록 구성되고, 상기 제3 스위치는 상기 제1 제어 신호의 반전 신호를 수신하도록 구성되고,
    상기 제2 스위치는 제2 제어 신호를 수신하도록 구성되고, 상기 제4 스위치는 상기 제2 제어 신호의 반전 신호를 수신하도록 구성되는, 고체 촬상 장치.
  14. 제1항에 있어서,
    상기 비교기는 제1 출력 신호 라인 및 제2 출력 신호 라인을 포함하는, 고체 촬상 장치.
  15. 제14항에 있어서,
    상기 제1 출력 신호 라인은, 상기 제1 트랜지스터와 전원 사이의 제1 노드에 연결되어 있고, 상기 제2 출력 신호 라인은 상기 제3 트랜지스터와 상기 전원 사이의 제2 노드에 연결되어 있는, 고체 촬상 장치.
  16. 제14항에 있어서,
    상기 제1 출력 신호 라인은, 상기 제1 트랜지스터와 접지 사이의 제1 노드에 연결되어 있고, 상기 제2 출력 신호 라인은 상기 제3 트랜지스터와 상기 접지 사이의 제2 노드에 연결되어 있는, 고체 촬상 장치.
  17. 제1항에 있어서,
    상기 복수의 SARADC는 제1 SARADC 및 제2 SARADC를 포함하고,
    상기 회로부는, 상기 제1 SARADC에 제1 기준 신호를 제공하고 상기 제2 SARADC에 제2 기준 신호를 제공하도록 구성되고, 상기 제2 기준 신호는 상기 제1 기준 신호와는 상이한, 고체 촬상 장치.
  18. 제1 복수의 화소에 연결되는 제1 화소 라인과, 제2 복수의 화소에 연결되는 제2 화소 라인을 포함하는 복수의 화소 라인을 포함하는 화소 영역; 및
    상기 제1 화소 라인 및 상기 제2 화소 라인에 연결되는 SARADC(successive approximation analog-to-digital converter)를 포함하는 회로부를 포함하고,
    상기 SARADC는, 기준 신호와 화소 신호를 비교하도록 구성된 비교기를 포함하며, 상기 화소 신호는 상기 제1 화소 라인과 상기 제2 화소 라인 중 하나를 통해 상기 비교기에 제공되며,
    상기 비교기는,
    제1 화소 신호를 수신하도록 구성된 제1 트랜지스터,
    제2 화소 신호를 수신하도록 구성된 제2 트랜지스터, 및
    상기 기준 신호를 수신하도록 구성된 제3 트랜지스터를 포함하는, 고체 촬상 장치.
  19. 제18항에 있어서,
    상기 제1 화소 라인은 제1 컬럼 라인이며, 상기 제1 복수의 화소는 제1 컬럼의 화소이고,
    상기 제2 화소 라인은 제2 컬럼 라인이며, 상기 제2 복수의 화소는 제2 컬럼의 화소인, 고체 촬상 장치.
  20. 제18항에 있어서,
    상기 제1 및 제2 복수의 화소들 각각은 적어도 하나의 포토다이오드를 포함하는, 고체 촬상 장치.
  21. 제18항에 있어서,
    상기 제1 및 제2 복수의 화소들은 화소들의 로우들로 배열되어 있고,
    상기 회로부는 상기 화소들의 로우들 중 적어도 2개를 동시에 구동하도록 구성되는, 고체 촬상 장치.
  22. 제18항에 있어서,
    상기 회로부는 화소들의 모든 로우들을 동시에 구동하도록 구성되는, 고체 촬상 장치.
  23. 삭제
  24. 제18항에 있어서,
    상기 회로부는, 상기 기준 신호를 시간 경과에 따라 변경하도록 구성되는, 고체 촬상 장치.
  25. 제24항에 있어서,
    상기 회로부는, 상기 화소 신호에 기초하여 최하위 비트(LSB)가 생성될 때까지 미리 정의된 시간 슬롯 동안 상기 기준 신호를 변경하도록 구성되는, 고체 촬상 장치.
  26. 제18항에 있어서,
    상기 비교기는, 상기 제1 화소 라인을 통해 상기 비교기에 제공되는 제1 화소 신호와, 상기 제2 화소 라인을 통해 상기 비교기에 제공되는 제2 화소 신호 중에서 상기 화소 신호를 선택하도록 구성된 선택부를 포함하는, 고체 촬상 장치.
  27. 삭제
  28. 제18항에 있어서,
    상기 비교기는,
    상기 제1 트랜지스터의 소스 및 드레인에 연결되는 제1 스위치, 및
    상기 제2 트랜지스터의 소스 및 드레인에 연결되는 제2 스위치를 더 포함하는, 고체 촬상 장치.
  29. 제28항에 있어서,
    상기 비교기는,
    상기 제1 스위치에 연결되는 제3 스위치, 및
    상기 제2 스위치에 연결되는 제4 스위치를 더 포함하는, 고체 촬상 장치.
  30. 제29항에 있어서,
    상기 제1 스위치는 제1 제어 신호를 수신하도록 구성되고, 상기 제3 스위치는 상기 제1 제어 신호의 반전 신호를 수신하도록 구성되고,
    상기 제2 스위치는 제2 제어 신호를 수신하도록 구성되고, 상기 제4 스위치는 상기 제2 제어 신호의 반전 신호를 수신하도록 구성되는, 고체 촬상 장치.
  31. 제18항에 있어서,
    상기 비교기는 제1 출력 신호 라인 및 제2 출력 신호 라인을 포함하는, 고체 촬상 장치.
  32. 제31항에 있어서,
    상기 제1 출력 신호 라인은, 상기 제1 트랜지스터와 전원 사이의 제1 노드에 연결되어 있고, 상기 제2 출력 신호 라인은 상기 제3 트랜지스터와 상기 전원 사이의 제2 노드에 연결되어 있는, 고체 촬상 장치.
  33. 제31항에 있어서,
    상기 제1 출력 신호 라인은, 상기 제1 트랜지스터와 접지 레벨 사이의 제1 노드에 연결되어 있고, 상기 제2 출력 신호 라인은 상기 제3 트랜지스터와 상기 접지 사이의 제2 노드에 연결되어 있는, 고체 촬상 장치.
  34. 제18항에 있어서,
    상기 SARADC는 제1 SARADC이며,
    상기 복수의 화소 라인은, 제3 복수의 화소에 연결되는 제3 화소 라인과, 제4 복수의 화소에 연결되는 제4 화소 라인을 더 포함하고,
    상기 회로부는 상기 제3 화소 라인 및 상기 제4 화소 라인에 연결되는 제2 SARADC를 더 포함하고,
    상기 회로부는, 상기 제1 SARADC에 제1 기준 신호를 제공하고 상기 제2 SARADC에 제2 기준 신호를 제공하도록 구성되고, 상기 제2 기준 신호는 상기 제1 기준 신호와는 상이한, 고체 촬상 장치.
KR1020207011680A 2017-11-10 2018-09-21 고체 촬상 장치 KR102598891B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2017216980 2017-11-10
JPJP-P-2017-216980 2017-11-10
JP2018025772A JP2019092143A (ja) 2017-11-10 2018-02-16 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JPJP-P-2018-025772 2018-02-16
PCT/JP2018/035166 WO2019092994A1 (en) 2017-11-10 2018-09-21 Solid-state imaging apparatus

Publications (2)

Publication Number Publication Date
KR20200081372A KR20200081372A (ko) 2020-07-07
KR102598891B1 true KR102598891B1 (ko) 2023-11-06

Family

ID=66836766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207011680A KR102598891B1 (ko) 2017-11-10 2018-09-21 고체 촬상 장치

Country Status (5)

Country Link
US (1) US11368644B2 (ko)
JP (1) JP2019092143A (ko)
KR (1) KR102598891B1 (ko)
CN (1) CN111279616B (ko)
DE (1) DE112018005409T5 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6993773B2 (ja) 2016-12-01 2022-01-14 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
WO2019092994A1 (en) * 2017-11-10 2019-05-16 Sony Semiconductor Solutions Corporation Solid-state imaging apparatus
JP2020170947A (ja) * 2019-04-03 2020-10-15 キヤノン株式会社 撮像装置及びその制御方法、プログラム、記憶媒体
CN114830634A (zh) * 2019-12-19 2022-07-29 索尼半导体解决方案公司 固态成像装置和电子设备
JPWO2021261375A1 (ko) 2020-06-25 2021-12-30
WO2021261367A1 (ja) * 2020-06-25 2021-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
US11516413B2 (en) 2020-07-29 2022-11-29 Fingerprint Cards Anacatum Ip Ab Adaptive readout from an optical biometric sensor to a host device
US11508180B2 (en) * 2020-07-29 2022-11-22 Fingerprint Cards Anacatum Ip Ab Adaptive readout from a global shutter optical biometric sensor
JP7277429B2 (ja) * 2020-12-24 2023-05-19 キヤノン株式会社 光電変換装置、光電変換システム、移動体、半導体基板
JP2024079862A (ja) * 2021-03-31 2024-06-12 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
EP4080874A1 (en) * 2021-04-23 2022-10-26 STMicroelectronics (Research & Development) Limited Light sensor
US11463640B1 (en) * 2021-06-04 2022-10-04 Omnivision Technologies, Inc. Bitline control supporting binning mode phase detection autofocus photodiodes
US11463648B1 (en) * 2021-06-08 2022-10-04 Omnivision Technologies, Inc. Image sensor with three readout approach for phase detection autofocus and image sensing photodiodes through multiple column bitlines
CN117941372A (zh) * 2021-10-20 2024-04-26 索尼半导体解决方案公司 摄像装置和电子设备
EP4277294A1 (en) * 2022-05-10 2023-11-15 Canon Kabushiki Kaisha Photoelectric conversion device, imaging system, movable object, equipment, signal processing device and signal processing method
WO2024157605A1 (ja) * 2023-01-27 2024-08-02 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140246562A1 (en) * 2013-01-23 2014-09-04 Forza Silicon Corporation Dual Reset Branch Analog-to-Digital Conversion

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788237B1 (en) 2001-03-30 2004-09-07 Pixim, Inc. Electrically and optically symmetrical analog-to-digital converter for digital pixel sensors
JP4959207B2 (ja) * 2006-03-06 2012-06-20 ソニー株式会社 固体撮像装置
JP4661876B2 (ja) * 2008-01-18 2011-03-30 ソニー株式会社 固体撮像素子、およびカメラシステム
GB2479710A (en) * 2010-03-29 2011-10-26 St Microelectronics Solid state image sensor for touch screens.
JP5521745B2 (ja) 2010-04-28 2014-06-18 ソニー株式会社 固体撮像素子およびその駆動方法、並びにカメラシステム
JP2012253624A (ja) * 2011-06-03 2012-12-20 Sony Corp 固体撮像装置およびカメラシステム
US8817153B2 (en) * 2011-07-25 2014-08-26 Aptina Imaging Corporation Column parallel readout image sensors with shared column analog-to-digital converter circuitry
JP2013090305A (ja) * 2011-10-21 2013-05-13 Sony Corp 比較器、ａｄ変換器、固体撮像装置、およびカメラシステム
US8969774B2 (en) * 2012-12-27 2015-03-03 Omnivision Technologies, Inc. Conversion circuitry for reducing pixel array readout time
TWI634791B (zh) * 2013-02-27 2018-09-01 新力股份有限公司 Solid-state imaging device, driving method, and electronic device
JP6037947B2 (ja) * 2013-06-11 2016-12-07 ルネサスエレクトロニクス株式会社 固体撮像装置および半導体装置
CN105981370B (zh) * 2014-02-07 2019-07-19 拉姆伯斯公司 馈通补偿图像传感器
KR102170658B1 (ko) * 2014-04-21 2020-10-27 삼성전자주식회사 축차근사형 아날로그-디지털 변환 장치 및 그 아날로그-디지털 변환 방법
JP2016012903A (ja) * 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器
US9432597B2 (en) * 2014-07-25 2016-08-30 Rambus Inc. Low-noise, high dynamic-range image sensor
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
KR102290287B1 (ko) * 2014-10-24 2021-08-17 삼성전자주식회사 이미지 신호와 근접 신호를 동시에 생성하는 이미지 센서
JP6738286B2 (ja) * 2015-01-28 2020-08-12 パナソニックセミコンダクターソリューションズ株式会社 固体撮像装置およびカメラ
EP3101812B1 (en) * 2015-06-05 2022-10-26 Cmosis Bvba In-pixel differential transconductance amplifier for adc and image sensor architecture
US9521351B1 (en) * 2015-09-21 2016-12-13 Rambus Inc. Fractional-readout oversampled image sensor
CN106656191A (zh) * 2016-09-22 2017-05-10 天津大学 自适应调整参考电压的逐次逼近型adc
JP6993773B2 (ja) 2016-12-01 2022-01-14 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
JP7029890B2 (ja) 2017-03-02 2022-03-04 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像素子の制御方法、及び、電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140246562A1 (en) * 2013-01-23 2014-09-04 Forza Silicon Corporation Dual Reset Branch Analog-to-Digital Conversion

Also Published As

Publication number Publication date
US20200366863A1 (en) 2020-11-19
DE112018005409T5 (de) 2020-06-18
CN111279616B (zh) 2024-03-19
CN111279616A (zh) 2020-06-12
JP2019092143A (ja) 2019-06-13
US11368644B2 (en) 2022-06-21
KR20200081372A (ko) 2020-07-07

Similar Documents

Publication Publication Date Title
KR102598891B1 (ko) 고체 촬상 장치
WO2021215105A1 (ja) 固体撮像素子
US11750951B2 (en) Solid-state imaging element, imaging apparatus, and control method of solid-state imaging element with improved reading speed of pixel signals
WO2021090538A1 (ja) センシングデバイス、電子機器およびセンシングデバイスの制御方法
KR20230004483A (ko) 고체 촬상 소자, 및, 촬상 장치
CN112204951B (zh) 信号处理电路、固态成像元件以及信号处理电路的控制方法
CN116724565A (zh) 固态成像元件和成像装置
WO2023007772A1 (ja) 固体撮像素子
WO2022209126A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
CN116965053A (zh) 固态成像元件
WO2023062935A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023067961A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023166854A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2024004377A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023157489A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023062940A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023162471A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2024116605A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023276199A1 (ja) 固体撮像素子、電子機器、および、固体撮像素子の制御方法
WO2023062947A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
CN117957854A (zh) 固态图像传感器、成像设备和固态图像传感器的控制方法
CN117941372A (zh) 摄像装置和电子设备

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant