WO2024157605A1 - 撮像装置および電子機器 - Google Patents

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WO2024157605A1
WO2024157605A1 PCT/JP2023/043119 JP2023043119W WO2024157605A1 WO 2024157605 A1 WO2024157605 A1 WO 2024157605A1 JP 2023043119 W JP2023043119 W JP 2023043119W WO 2024157605 A1 WO2024157605 A1 WO 2024157605A1
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WO
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signal line
imaging
pixel
unit
imaging mode
Prior art date
Application number
PCT/JP2023/043119
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English (en)
French (fr)
Inventor
博武 加藤
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • This technology relates to an imaging device. More specifically, it relates to an imaging device having a function for reducing power consumption, and to an electronic device having the imaging device.
  • CMOS Complementary Metal Oxide Semiconductor
  • PWM pulse width modulation
  • the pixel configuration reads out the photodiode potential VPD through a source-grounded amplifier, so the image quality of the captured image is inferior to that of a pixel configuration in which the pixel signal is read out through a source follower circuit (drain-grounded circuit) that has good frequency characteristics.
  • This technology was developed in light of these circumstances, and aims to achieve both reduced power consumption and improved image quality.
  • a first aspect of the present technology is an imaging device comprising a pixel circuit having a photoelectric conversion unit and an amplifying transistor whose gate electrode is connected to the photoelectric conversion unit, a first signal line connected to one electrode side of the amplifying transistor, a switching unit connected to the first signal line, a second signal line connected to the other electrode side of the amplifying transistor, a comparator whose comparison input terminal is connected to the second signal line, a selector connected to the first signal line and the output terminal of the comparator, and a counter connected to the output terminal of the selector, and the switching unit is provided with a first switch element that selectively connects the first signal line to a power supply node and a second switch element that selectively connects the first signal line to a current source.
  • the switching unit may be configured to set a first imaging mode in which the image quality of the captured image is relatively high by setting the first switch element to an ON state and the second switch element to an OFF state, and to set a second imaging mode in which the power consumption is relatively low by setting the first switch element to an OFF state and the second switch element to an ON state.
  • the pixel circuit may have a charge-voltage conversion unit that converts the charge photoelectrically converted by the photoelectric conversion unit into a voltage
  • a source follower circuit may be configured so that the voltage of the charge-voltage conversion unit is read out to the second signal line by the source follower circuit.
  • the pixel circuit may have a charge-voltage conversion unit that converts the charge photoelectrically converted by the photoelectric conversion unit into a voltage, and a source-grounded amplifier may be configured when the second imaging mode is set, and the voltage of the charge-voltage conversion unit may be read out to the first signal line by the source-grounded amplifier.
  • the pixel circuit may read out the change in potential of the charge-voltage conversion unit as the pulse width of a digital pulse. This brings about the effect that power consumption can be reduced by reading out the change in potential of the charge-voltage conversion unit as the pulse width of a digital pulse.
  • the switching unit may be configured to switch to the first imaging mode when an event is detected during imaging in the second imaging mode and perform imaging. This provides the effect of reducing power consumption until an event is detected, and of obtaining an image with relatively high image quality after the event is detected.
  • the current of the current source when the second imaging mode is set, may be configured to have a slope shape that changes linearly with a predetermined gradient over time. This brings about the effect of improving the dynamic range because the potential of the charge-to-voltage converter exceeds the threshold level even in low illuminance, making it possible to detect light intensity.
  • a sample-and-hold circuit may be further provided that samples and holds a pixel signal output from the pixel circuit when the first imaging mode is set. This brings about the effect that it is possible to achieve both reduced power consumption and improved image quality in an imaging device equipped with a sample-and-hold circuit.
  • the power supply voltage applied to the amplifying transistor and the power supply voltage applied to the reset transistor may be different power supply voltages. This brings about the effect that it is possible to achieve both reduced power consumption and improved image quality of the captured image even in an imaging device in which the power supply voltage applied to the amplifying transistor and the power supply voltage applied to the reset transistor are different.
  • the second aspect of the present technology is an electronic device that includes an imaging device that includes a pixel circuit having a photoelectric conversion unit and an amplifying transistor whose gate electrode is connected to the photoelectric conversion unit, a first signal line connected to one electrode side of the amplifying transistor, a switching unit connected to the first signal line, a second signal line connected to the other electrode side of the amplifying transistor, a comparator whose comparison input terminal is connected to the second signal line, a selector connected to the first signal line and an output terminal of the comparator, and a counter connected to the output terminal of the selector, and the switching unit includes a first switch element that selectively connects the first signal line to a power source and a second switch element that selectively connects the first signal line to a current source.
  • 1 is a system configuration diagram showing an example of a configuration of an imaging device according to a first embodiment of the present technology; 1 is an explanatory diagram of imaging modes of an imaging device according to a first embodiment of the present technology; 1 is a circuit diagram showing an example of a pixel circuit, a switching unit for one pixel column, and an analog-to-digital conversion circuit of an imaging device according to a first embodiment of the present technology.
  • 4 is a timing chart illustrating an example of an operation of the imaging device in a first imaging mode according to the first embodiment of the present technology.
  • 11 is a timing chart illustrating an example of an operation of the imaging device in a second imaging mode according to the first embodiment of the present technology.
  • FIG. 13 is a timing chart illustrating an example of an operation of an imaging device in a second imaging mode according to a second embodiment of the present technology.
  • FIG. 13 is a system configuration diagram showing an example of the configuration of an imaging device according to a third embodiment of the present technology.
  • FIG. 13 is a circuit diagram showing an example of a pixel circuit, a sample-and-hold circuit for one pixel column, a switching unit, and an analog-to-digital conversion circuit of an imaging device according to a third embodiment of the present technology.
  • 13 is a timing chart illustrating an example of an operation of an imaging device in a second imaging mode according to a third embodiment of the present technology.
  • FIG. 13 is a circuit diagram showing an example of a pixel circuit, a sample-and-hold circuit for one pixel column, a switching unit, and an analog-to-digital conversion circuit of an imaging device according to a fourth embodiment of the present technology.
  • FIG. 11 is a diagram showing the on/off states of first to fourth switch elements in each imaging mode, and the relationship between the reset transistor and the amplifier transistor and each of the power supplies to which they are connected.
  • 1 is a block diagram showing an example of the configuration of a camera system that is an example of an electronic device to which the present technology is applied.
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system;
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment basic configuration example of the present technology
  • Configuration example of imaging device 1-2 Circuit examples of pixel circuit, switching unit, and analog-digital conversion circuit 1-3.
  • Operation example of imaging device 1-4 Semiconductor chip structure 2.
  • Second embodiment example of improving dynamic range when second imaging mode is set
  • Third embodiment example of application to an imaging device including a sample-and-hold circuit that samples and holds a pixel signal output when the first imaging mode is set
  • Fourth embodiment modification of the third embodiment: application to an imaging device in which the power supply for the reset transistor and the power supply for the amplifying transistor are different power supplies
  • Modifications 6. Examples of Use of the Imaging Device 7. Configurations that the Present Technology Can Take
  • CMOS image sensor which is a type of imaging device using an XY address system.
  • the CMOS image sensor is an imaging device manufactured by applying or partially using a CMOS process.
  • the imaging device being, for example, a CMOS image sensor is the same in each of the embodiments described below.
  • FIG. 1 is a system configuration diagram showing a configuration example of an imaging device according to a first embodiment of the present technology.
  • An imaging device 10 according to the first embodiment of the present technology is a basic configuration example of the present technology, and has a configuration including a pixel array section 11 and a peripheral circuit section of the pixel array section 11.
  • the peripheral circuit section of the pixel array section 11 is configured by, for example, a vertical scanning section 12, an imaging mode setting section 13, an analog-digital conversion section 14, a memory section 15, a data processing section 16, an output section 17, and a timing control section 18.
  • the pixel array section 11 has pixel circuits (pixels) 20, each including a photoelectric conversion section (photoelectric conversion element), arranged two-dimensionally in the row and column directions, i.e., in a matrix.
  • the row direction refers to the arrangement direction of the pixel circuits 20 in a pixel row
  • the column direction refers to the arrangement direction of the pixel circuits 20 in a pixel column.
  • the pixel circuits 20 perform photoelectric conversion in the photoelectric conversion section, thereby generating and storing photoelectric charges according to the amount of incident light.
  • the pixel array section 11 has a pixel arrangement of m rows and n columns (m and n are integers). That is, m represents the number of rows, and n represents the number of columns.
  • a pixel control line 31 is wired for each pixel row in a pixel arrangement of m rows and n columns.
  • a first signal line 32 and a second signal line 33 are wired for each pixel column.
  • the pixel control lines 31 transmit the drive signals output from the vertical scanning unit 12 on a pixel row basis.
  • the pixel control lines 31 are illustrated as a single wire, but the number of wires is not limited to one.
  • One end of the pixel control line 31 is connected to an output terminal corresponding to each row of the vertical scanning unit 12.
  • the first signal line 32 transmits the signals read out from the pixel circuits 20 to the imaging mode setting unit 13.
  • the second signal line 33 transmits the signals read out from the pixel circuits 20 to the analog-to-digital conversion unit 14.
  • each component of the peripheral circuit section of the pixel array section 11 namely the vertical scanning section 12, the imaging mode setting section 13, the analog-to-digital conversion section 14, the memory section 15, the data processing section 16, the output section 17, and the timing control section 18.
  • the vertical scanning unit 12 is composed of a shift register, an address decoder, etc., and when selecting each pixel circuit 20 in the pixel array unit 11, it controls the scanning of pixel rows and the addresses of pixel rows based on a timing control signal supplied from the timing control unit 18.
  • the specific configuration of this vertical scanning unit 12 is not shown in the figure, but it is generally configured to have two scanning systems: a read scanning system and a sweep scanning system.
  • the readout scanning system sequentially selects and scans the pixel circuits 20 in the pixel array section 11 row by row in order to read out pixel signals from the pixel circuits 20.
  • the pixel signals read out from the pixel circuits 20 are analog signals.
  • the sweep scanning system performs sweep scanning on the readout row on which the readout scanning is performed by the readout scanning system, prior to the readout scanning by the shutter speed.
  • the sweep-out scan by this sweep-out scanning system sweeps out unnecessary charges from the photoelectric conversion units of the pixel circuits 20 in the readout row, thereby resetting the photoelectric conversion units. Then, by sweeping out (resetting) the unnecessary charges by this sweep-out scanning system, a so-called electronic shutter operation is performed.
  • the electronic shutter operation refers to the operation of discarding the photoelectric charges in the photoelectric conversion units and starting a new exposure (starting the accumulation of photoelectric charges).
  • the signal read out by the read operation by the read scanning system corresponds to the amount of light received since the immediately preceding read operation or electronic shutter operation.
  • the period from the read timing of the immediately preceding read operation or the sweep timing of the electronic shutter operation to the read timing of the current read operation is the exposure period of the photocharge in the pixel circuit 20.
  • the imaging device 10 in the first embodiment is configured to be able to set a first imaging mode, which is a high-image-quality mode, and a second imaging mode, which is a low-power consumption mode.
  • a battery is used as the driving source.
  • the imaging device 10 is in a constant imaging state while being battery-powered (so-called Always ON), power consumption is reduced by setting the second imaging mode, which is a low-power consumption mode.
  • the imaging device 10 switches to the first imaging mode, which is a high-image-quality mode that captures a high-resolution image with all pixels, to capture a high-definition image.
  • the imaging mode setting unit 13 appropriately sets the first imaging mode and the second imaging mode. Details of the first imaging mode and the second imaging mode, as well as details of the setting of the first imaging mode and the second imaging mode by the switching control of the imaging mode setting unit 13, will be described later.
  • the analog-to-digital (A/D) conversion unit 14 converts the analog pixel signal that is read out from the pixel circuit 20 to the first signal line 32 and supplied via the imaging mode setting unit 13, or the analog pixel signal that is read out from the pixel circuit 20 to the second signal line 33 and supplied directly from the second signal line 33, into a digital pixel signal.
  • the memory unit 15 stores the results of the analog-to-digital conversion performed by the analog-to-digital conversion unit 14 under processing by the data processing unit 16.
  • the data processing unit 16 is a digital signal processing unit that processes the digital pixel signals output from the analog-to-digital conversion unit 14, and writes/reads the analog-to-digital conversion results to/from the memory unit 15, and performs various processes on the analog-to-digital conversion results.
  • the output unit 17 outputs the signal processed by the data processing unit 16 as an imaging output.
  • the timing control unit 18 generates various timing signals, clock signals, control signals, etc. based on a synchronization signal provided from the outside. Then, based on these generated signals, the timing control unit 18 controls the driving of the vertical scanning unit 12, the imaging mode setting unit 13, the analog-digital conversion unit 14, the memory unit 15, the data processing unit 16, etc.
  • the imaging mode setting unit 13 is configured with a plurality of switching units 130 provided corresponding to the pixel columns of the pixel array unit 11.
  • the analog-digital (A/D) conversion unit 14 has a plurality of analog-digital conversion circuits 140 provided corresponding to the pixel columns of the pixel array unit 11, and is configured as a so-called column-parallel analog-digital conversion unit.
  • FIG. 3 is a circuit diagram showing a circuit example of the pixel circuit 20, the switching unit 130 for one pixel column, and the analog-digital conversion circuit 140.
  • FIG. 3 illustrates one pixel circuit 20 for each of a selected pixel row and a non-selected pixel row. Note that FIG. 3 illustrates a state (transistor OFF) corresponding to an operation example in the second imaging mode.
  • the pixel circuit 20 has a circuit configuration including a photoelectric conversion unit 21 , a transfer transistor 22 , a charge-voltage conversion unit 23 , a reset transistor 24 , an amplification transistor 25 , and a selection transistor 26 .
  • the transfer transistor 22, reset transistor 24, amplification transistor 25, and selection transistor 26 may be, for example, N-channel MOS (Metal Oxide Semiconductor) field effect transistors (hereinafter referred to as MOS transistors).
  • MOS transistors Metal Oxide Semiconductor field effect transistors
  • the combinations of conductivity types of the four MOS transistors 22, 24, 25, and 26 illustrated here are merely examples, and are not limited to these combinations.
  • a plurality of pixel control lines are commonly wired to each pixel circuit 20 in the same pixel row as the pixel control line 31 described above. These pixel control lines are connected on a pixel row basis to output terminals of the vertical scanning unit 12 corresponding to each pixel row.
  • the vertical scanning unit 12 outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to the plurality of pixel control lines as appropriate.
  • the photoelectric conversion unit 21 is a PN junction photodiode (PD: Photo Diode).
  • PD Photo Diode
  • the anode electrode of the photodiode is connected to a low-potential power supply (e.g., ground), and generates and accumulates an electric charge according to the amount of incident light.
  • the transfer transistor 22 transfers the charge accumulated in the photoelectric conversion unit 21 to the charge-voltage conversion unit 23 in accordance with the transfer signal TRG provided by the vertical scanning unit 12. Specifically, the transfer signal TRG, which is active at a high level, is provided to the gate electrode of the transfer transistor 22 from the vertical scanning unit 12. Then, the transfer transistor 22 turns on and transfers the charge accumulated in the photoelectric conversion unit 21 to the charge-voltage conversion unit 23.
  • the charge-voltage conversion unit 23 is a capacitance C FD of a floating diffusion (FD) region formed between the drain region of the transfer transistor 22 and the source region of the reset transistor 24. This charge-voltage conversion unit 23 converts the charge transferred from the photoelectric conversion unit 21 by the transfer transistor 22 into a voltage.
  • C FD floating diffusion
  • the reset transistor 24 has a source electrode connected to the charge-voltage conversion unit 23 and a drain electrode connected to the first signal line 32.
  • a reset signal RST which is active when at a high level, is applied to the gate electrode of the reset transistor 24 from the vertical scanning unit 12. When the reset signal RST becomes high level, the reset transistor 24 turns on and electrically connects the charge-voltage conversion unit 23 and the first signal line 32.
  • the amplifier transistor 25 has a gate electrode connected to the charge-voltage conversion unit 23, a drain electrode connected to the first signal line 32, and a source electrode connected to the second signal line 33 via the selection transistor 26.
  • the drain electrode of the amplifier transistor 25 is an example of one electrode described in the claims, and the source electrode is an example of the other electrode described in the claims.
  • the selection transistor 26 selects one of the pixel circuits 20 in the pixel array section 11 under selection scanning by the vertical scanning section 12.
  • This selection transistor 26 is connected between the source electrode of the amplification transistor 25 and the second signal line 33, and a selection signal SEL that becomes active at a high level is supplied to its gate electrode from the vertical scanning section 12.
  • the selection signal SEL becomes a high level, the selection transistor 26 is turned on and the pixel circuit 20 is selected.
  • the imaging device 10 in the first embodiment has a semiconductor chip structure, for example a stacked chip structure in which at least two semiconductor substrates, a first-layer semiconductor substrate 41 and a second-layer semiconductor substrate 42, are stacked.
  • the pixel circuit 20 and the first and second signal lines 32, 33 are formed on the first-layer semiconductor substrate 41 side, and the imaging mode setting section 13 and the analog-digital conversion section 14 are formed on the second-layer semiconductor substrate 42 side. Details of the semiconductor chip structure will be described later.
  • the first signal line 32 on the first-layer semiconductor substrate 41 and the imaging mode setting unit 13 on the second-layer semiconductor substrate 42 are electrically connected via a connection 43 such as a Cu-Cu connection, a silicon through electrode (Through Silicon Via: TSV), or a microbump.
  • the second signal line 33 on the first-layer semiconductor substrate 41 and the analog-to-digital conversion unit 14 on the second-layer semiconductor substrate 42 are also electrically connected via a similar connection 43.
  • the switching unit 130 of the imaging mode setting unit 13 is composed of a first switch element S1, a second switch element S2, and a current source 131, and is provided for each pixel column of the pixel array unit 11 to switch the imaging mode of the imaging device 10.
  • the first switch element S1 has one terminal electrically connected to the first signal line 32 via the connection unit 43, and the other terminal connected to a node (power supply node) of the high potential side power supply voltage VH.
  • the second switch element S2 has one terminal electrically connected to the first signal line 32 via the connection unit 43.
  • the current source 131 is connected between the other terminal of the second switch element S2 and the node of the low potential side power supply voltage VL.
  • the on/off control of the first switch element S1 and the second switch element S2 is performed by a control signal (not shown) provided by the timing control unit 18 shown in FIG. 1.
  • the first switch element S1 is turned on (closed) and applies the high-potential power supply voltage VH to the first signal line 32, thereby setting the first imaging mode, in which the image quality of the captured image is relatively high, as the imaging mode of the imaging device 10.
  • the second switch element S2 is turned off (open).
  • the pixel circuit 20 is used as a source follower circuit (drain grounded circuit) by applying the high potential power supply voltage VH to each drain electrode of the reset transistor 24 and the amplification transistor 25 of the pixel circuit 20 through the first signal line 32. That is, in the first imaging mode, when the pixel circuit 20 forms a source follower circuit, a pixel signal at a level corresponding to the charge accumulated in the charge-voltage conversion unit 23 is read out to the second signal line 33 by the source follower circuit, and is supplied to the analog-digital conversion circuit 140 through the second signal line 33 and the connection unit 43.
  • the second switch element S2 is turned on and supplies the current IR of the current source 131 to the first signal line 32, thereby setting the second imaging mode, which has relatively low power consumption, as the imaging mode of the imaging device 10. At this time, the first switch element S1 is in the off state.
  • the drain electrodes of the reset transistor 24 and the amplifying transistor 25 of the pixel circuit 20 are connected to the current source 131 through the first signal line 32, and the load MOS 141 is used as a switch, so that the pixel circuit 20 is used as a source-grounded amplifier. That is, in the second imaging mode, when the pixel circuit 20 constitutes a source-grounded amplifier, the change in the potential FD of the charge-voltage conversion unit 23 is supplied to the analog-digital conversion circuit 140 through the connection unit 43 and the third signal line 34, and is read out as the pulse width of a digital pulse.
  • This operation of reading out the change in the potential FD of the charge-voltage conversion unit 23 as the pulse width of a digital pulse is a PWM (pulse width modulation) operation. Details of reading out the pixel signal by this PWM operation will be described later.
  • the first imaging mode in which the image quality of the captured image is relatively high is a high image quality mode in which the image quality of the captured image is higher than that of the second imaging mode
  • the second imaging mode in which the power consumption is relatively low is a low power consumption mode in which the power consumption is lower than that of the first imaging mode.
  • the source follower circuit in the first imaging mode has better frequency characteristics than the source-grounded amplifier in the second imaging mode.
  • the analog-digital conversion circuit 140 of the analog-digital (A/D) conversion unit 14 can be a well-known analog-digital conversion circuit.
  • the analog-digital conversion circuit 140 can be a single-slope analog-digital conversion circuit, a successive approximation analog-digital conversion circuit, or a delta-sigma ( ⁇ ) analog-digital conversion circuit.
  • ⁇ delta-sigma
  • a single-slope analog-digital conversion circuit is used as the analog-digital conversion circuit 140.
  • a single-slope analog-digital conversion circuit which is an example of a reference signal comparison type analog-digital conversion circuit, is used as the analog-digital conversion circuit 140.
  • the ramp reference signal V RAMP is generated in a reference signal generating unit 19.
  • the analog-to-digital conversion circuit 140 is composed of a load MOS 141, a comparator 142, a selector 143, and a counter 144, and is provided for each pixel column of the pixel array section 11.
  • the load MOS 141 is connected between the second signal line 33 and a reference potential node (e.g., ground) via the connection portion 43, and forms a source follower circuit together with the amplification transistor 25 of the pixel circuit 20 when the first imaging mode, which is a high image quality mode, is set.
  • a reference potential node e.g., ground
  • the comparator 142 receives as a comparison input an analog pixel signal V sig supplied from each pixel circuit 20 of the pixel array unit 11 through the second signal line 33 and input via a capacitive element C1.
  • the comparator 142 also receives as a reference input a ramp wave reference signal V RAMP generated by the reference signal generating unit 19 and input via a capacitive element C2.
  • the comparator 142 compares the two input signals and outputs a comparison result Vco at the timing when, for example, the ramp wave reference signal VRAMP exceeds the voltage value of the analog pixel signal Vsig .
  • the comparator 142 outputs a pulse signal according to the signal level of the analog pixel signal Vsig , specifically, a pulse signal having a pulse width corresponding to the magnitude of the signal level of the analog pixel signal Vsig , as the comparison result Vco .
  • the selector 143 receives as input the pixel signal supplied through the first signal line 32 to the third signal line 34 when the second imaging mode, which is a low power consumption mode, and receives as input the comparison result Vco of the comparator 142 when the second imaging mode, which is a high image quality mode, is set, and selects one of the inputs in accordance with the imaging mode MODE and supplies it to the counter 144.
  • a clock signal (not shown) is provided from the timing control unit 18 to the counter 144 at the same timing as the start timing of supplying the ramp wave reference signal V RAMP to the comparator 142.
  • the counter 144 measures the period of the pulse width of the output pulse of the comparator 142, i.e., the period from the start of the comparison operation to the end of the comparison operation, by performing a counting operation in synchronization with the clock signal provided from the timing control unit 18.
  • the count result (count value) of the counter 144 is supplied to the data processing unit 16 as a digital value obtained by digitizing the analog pixel signal V sig .
  • the counter 144 may be, for example, an up/down counter.
  • the counter 144 which is an up/down counter, counts down or counts up in synchronization with a clock signal provided by the timing control unit 18. Specifically, when the first imaging mode, which is a high image quality mode, is set, the reset signal, which is the reset level when the charge-voltage conversion unit 23 is reset, and the data signal, which is the signal level based on photoelectric conversion, output from the pixel circuit 20, are counted down, for example, and the data signal are counted up.
  • CDS processing refers to a process that removes pixel-specific fixed pattern noise such as reset noise of the pixel circuit 20 and threshold variation of the amplifying transistor 25 by obtaining the difference between the data signal, which is the signal level based on photoelectric conversion, and the reset signal, which is the reset level when the charge-voltage conversion unit 23 is reset.
  • a comparison is made between the analog pixel signal V sig output from the pixel circuit 20 and the ramp wave reference signal V RAMP generated by the reference signal generation unit 19. Then, a digital value can be obtained from time information from the start of the comparison to the timing at which the magnitude relationship between the analog pixel signal V sig and the ramp wave reference signal V RAMP changes (i.e., the timing at which the output of the comparator 142 is inverted).
  • FIG. 4 is a timing chart illustrating an example of an operation of the imaging device 10 in the first imaging mode according to the first embodiment of the present technology.
  • the first switch element S1 is turned on (closed) in the switching unit 130 of the imaging mode setting unit 13.
  • a high potential side power supply voltage VH is applied to each drain electrode of the reset transistor 24 and the amplification transistor 25 of the pixel circuit 20.
  • a predetermined bias voltage is applied to the load MOS 141 as the bias voltage VB .
  • the pixel circuit 20 operates as a source follower circuit (a common drain circuit) that reads out a pixel signal of a level corresponding to the charge accumulated in the charge-voltage conversion unit 23 to the second signal line 33.
  • the selection signal SEL goes high, turning on the selection transistor 26, and thereby selecting the pixel circuits 20 in one pixel row.
  • a ramp wave reference signal V RAMP is output from the reference signal generator 19 at time t13 .
  • a signal with a pulse width from time t14 to time t15 is acquired as the comparison result V co .
  • This signal with a pulse width from time t14 to time t15 is a reset signal (so-called P-phase signal) that is a reset level when the charge-voltage converter 23 is reset by the reset transistor 24.
  • the transfer signal TRG goes to a high level and the transfer transistor 22 turns on, thereby transferring the charge based on the photoelectric conversion in the photoelectric conversion unit 21 to the charge-voltage conversion unit 23.
  • a signal with a pulse width from time t18 to time t19 is obtained as the comparison result Vco .
  • This signal with a pulse width from time t18 to time t19 is a data signal (so-called D-phase signal) whose signal level corresponds to the charge based on the photoelectric conversion in the photoelectric conversion unit 21.
  • the reset signal RST and the transfer signal TRG transition from low to high
  • the selection signal SEL transitions from high to low, thereby completing the readout operation of the pixel signal Vsig , including the reset signal and the P-phase signal, by the source follower circuit in each pixel circuit 20 in the selected pixel row.
  • FIG. 5 is a timing chart illustrating an example of an operation of the imaging device 10 in the second imaging mode according to the first embodiment of the present technology.
  • the second switch element S2 is turned on (closed) in the switching unit 130 of the imaging mode setting unit 13, and the pixel signals are read out using a pulse width modulation (PWM) method, thereby reducing power consumption.
  • PWM pulse width modulation
  • the second switch element S2 is turned on, and the drain electrodes of the reset transistor 24 and the amplifying transistor 25 of the pixel circuit 20 are connected to the current source 131 through the first signal line 32.
  • the bias voltage VB is fixed to a high level (Hi)
  • the load MOS 141 is turned on. This causes the pixel circuit 20 to operate as a source-grounded amplifier. That is, the pixel signal is read out to the first signal line 32 by the source-grounded amplifier.
  • the reset transistor 24 and the selection transistor 26 are turned off (see FIG. 3), so that only a single pixel row that is a selected pixel row can be set to an active state.
  • the transfer signal TRG is fixed at a high level and the transfer transistor 22 is on
  • the reset signal RST goes to a high level, turning the reset transistor 24 on, and an initialization operation of the charge-voltage conversion unit 23 is performed, and the potential FD of the charge-voltage conversion unit 23 is set to an intermediate level.
  • the selection signal SEL goes high at time t31 , turning the selection transistor 26 on, and then the reset signal RST goes low at time t32 , turning the reset transistor 24 off.
  • the current IR of the current source 131 is lowered (or pulled down) to temporarily set the potential RD of the third signal line 34 to a low level.
  • the current IR of the current source 131 is a constant current.
  • the potential RD of the third signal line 34 rises through the first signal line 32.
  • the potential FD at high illuminance falls below the threshold level at time t33 , causing the potential RD to rise
  • the potential FD at medium illuminance falls below the threshold level at time t34
  • the potential FD at low illuminance falls below the threshold level at time t35 , causing the potential RD to rise.
  • the timing at which the potential RD rises can be measured by the counter 144 through the selector 143, thereby obtaining an illuminance signal as the measurement result of the counter 144 (the pulse width of the digital pulse).
  • the reset signal RST goes high, turning on the reset transistor 24, and then at time t37 , the selection signal SEL goes low, turning on the selection transistor 26.
  • the above series of operations is the PWM operation. This PWM operation converts the level of the illuminance signal into the pulse width of a digital pulse.
  • the change in the potential FD of the charge-voltage converter 23 is read (read) as the pulse width of a digital pulse, so that the power supply voltage of the pixel circuit 20 can be lowered.
  • the power consumption of the imaging device 10 can be reduced by the PWM operation.
  • the imaging device 10 in the first embodiment adopts a stacked type chip structure in which at least two semiconductor substrates, a first-layer semiconductor substrate 41 and a second-layer semiconductor substrate 42, are stacked.
  • stacked chip structure 1 and stacked chip structure 2 are described as specific examples of stacked chip structures. The same applies to the specific examples of stacked chip structures in each of the embodiments described below.
  • (Stacked Chip Structure 1) 6 is an exploded perspective view showing a stacked chip structure 1 of the semiconductor chip structure of the imaging device according to the first embodiment of the present technology.
  • the stacked chip structure 1 corresponds to the circuit configuration shown in FIG. 3, and has a structure in which at least two semiconductor substrates, a first semiconductor substrate 41 and a second semiconductor substrate 42, are stacked.
  • the first-layer semiconductor substrate 41 is a pixel chip in which pixel circuits 20 including photoelectric conversion units (e.g., photodiodes) are arranged two-dimensionally in a matrix.
  • pixel circuits 20 including photoelectric conversion units e.g., photodiodes
  • a first signal line 32 and a second signal line 33 are wired for each pixel column.
  • the second layer semiconductor substrate 42 is a logic chip on which the peripheral circuitry of the pixel array section 11, i.e., the imaging mode setting section 13 having the switching section 130 and the analog-digital conversion section 14 having the analog-digital conversion circuit 140, etc., are formed.
  • the first signal line 32 and the second signal line 33 to which the pixel circuit 20 is electrically connected on the first semiconductor substrate 41 are electrically connected to the switching unit 130 and the analog-to-digital conversion circuit 140 on the second semiconductor substrate 42 via a connection 43 such as a Cu-Cu connection, a through-silicon via (TSV), or a microbump.
  • a connection 43 such as a Cu-Cu connection, a through-silicon via (TSV), or a microbump.
  • the stacked chip structure 1 corresponds to the circuit configuration shown in FIG. 3, and is configured such that the switching unit 130 and the analog-to-digital conversion circuit 140 are arranged on the logic chip, which is the second layer semiconductor substrate 42.
  • FIG. 7 is an exploded perspective view showing a schematic diagram of a stacked chip structure 2 of a semiconductor chip structure of an imaging device in a first embodiment of the present technology.
  • the stacked chip structure 2 corresponds to the circuit configuration shown in Fig. 8.
  • Fig. 8 is a circuit diagram showing an example of an arrangement of a pixel circuit 20, a switching unit 130, and an analog-digital conversion circuit 140 corresponding to the stacked chip structure 2.
  • the stacked chip structure 2 also has a structure in which at least two semiconductor substrates, a first semiconductor substrate 41 and a second semiconductor substrate 42, are stacked.
  • the first-layer semiconductor substrate 41 which is a pixel chip, has pixel circuits 20 including photoelectric conversion units (e.g., photodiodes) arranged two-dimensionally in a matrix.
  • the first-layer semiconductor substrate 41 has a first signal line 32 and a second signal line 33 wired for each pixel column.
  • a switching unit 130 is further formed on the first-layer semiconductor substrate 41.
  • the second-layer semiconductor substrate 42 which is a logic chip, is a logic chip on which, for example, an analog-to-digital conversion circuit 140 and the like are formed, among the peripheral circuitry of the pixel array section 11.
  • the first signal line 32 and the second signal line 33 on the first-layer semiconductor substrate 41 and the analog-to-digital conversion circuit 140 on the second-layer semiconductor substrate 42 are electrically connected via a connection section 43 such as a Cu-Cu connection.
  • the stacked chip structure 2 corresponds to the circuit configuration shown in FIG. 8, in which the switching unit 130 is disposed on the pixel chip, which is the first semiconductor substrate 41, and the analog-to-digital conversion circuit 140 is disposed on the logic chip, which is the second semiconductor substrate 42.
  • the second embodiment of the present technology is an example of improving the dynamic range when the second imaging mode, which is a low power consumption mode, is set. Note that the overall configuration of the imaging device 10 is similar to that of the first embodiment described above, and therefore detailed description thereof will be omitted.
  • the current IR of the current source 131 is a constant current.
  • the current IR of the current source 131 is a constant current, all low-illuminance signals in which the potential FD of the charge-voltage converter 23 does not exceed the threshold level are regarded as having the same intensity.
  • the current IR of the current source 131 is set to a slope that changes linearly with a predetermined gradient over time.
  • the potential FD of the charge-voltage conversion unit 23 exceeds the threshold level even in low illuminance, making it possible to detect light intensity, thereby improving the dynamic range.
  • FIG. 9 is a timing chart for explaining an example of operation of the imaging device in the second imaging mode in the second embodiment of the present technology. Note that the operation of the imaging device in the first imaging mode in the second embodiment is similar to the operation of the imaging device in the first imaging mode in the first embodiment.
  • the reset signal RST goes high, turning the reset transistor 24 on and performing an initialization operation on the charge-voltage conversion unit 23, and the potential FD of the charge-voltage conversion unit 23 is set to an intermediate level.
  • the selection signal SEL goes high at time t41 to turn on the selection transistor 26, and then the reset signal RST goes low at time t42 to turn off the reset transistor 24.
  • the current IR of the current source 131 is increased in a slope pattern to the current at the time of initialization.
  • the potential RD of the third signal line 34 rises.
  • the potential FD at high illuminance falls below the threshold level at time t43 , causing the potential RD to rise
  • the potential FD at medium illuminance falls below the threshold level at time t44 , causing the potential RD to rise
  • the potential FD at low illuminance falls below the threshold level at time t45 , causing the potential RD to rise.
  • the timing at which the potential RD rises is measured by the counter 144 through the selector 143, and an illuminance signal can be obtained as the measurement result of the counter 144 (pulse width of a digital pulse).
  • the reset signal RST goes high, turning on the reset transistor 24, and then at time t47 , the selection signal SEL goes low, turning on the selection transistor 26.
  • the above series of operations is the PWM operation. This PWM operation converts the level of the illuminance signal into the pulse width of a digital pulse.
  • the change in the potential FD of the charge-voltage conversion unit 23 is read (read) as the pulse width of a digital pulse, so that the power supply voltage of the pixel circuit can be lowered. Therefore, in the second imaging mode, the PWM operation can reduce the power consumption of the imaging device 10. Furthermore, by making the current IR of the current source 131 slope-shaped, the threshold level of the source-grounded amplifier changes according to the current IR, so that even in low illuminance, the potential FD of the charge-voltage conversion unit 23 exceeds the threshold level and intensity can be detected. This can improve the dynamic range.
  • the third embodiment of the present technology is an example of application to an imaging device including a sample-and-hold circuit that samples and holds a pixel signal output when the first imaging mode is set.
  • FIG. 10 is a system configuration diagram showing an example of the configuration of an imaging device in a third embodiment of the present technology.
  • FIG. 11 is a circuit diagram showing an example of a pixel circuit, a sample-and-hold circuit for one pixel column, a switching unit, and an analog-to-digital conversion circuit of an imaging device in the third embodiment. Note that FIG. 11 illustrates a state (transistor OFF) corresponding to an example of operation in a second imaging mode described below.
  • the imaging device 10 in the third embodiment of the present technology is configured to include a sample and hold unit 50 that samples and holds the pixel signal output by the source follower circuit from the pixel circuit 20 when the first imaging mode is set.
  • the sample and hold unit 50 is provided to realize a global shutter (an electronic shutter for all pixels at once) that starts and ends exposure at the same timing for all pixels, and is configured to have, for example, multiple sample and hold circuits 501 provided corresponding to the pixel columns of the pixel array unit 11.
  • the multiple sample-and-hold circuits 501 are formed on the second-layer semiconductor substrate 42 and are electrically connected to the pixel circuits 20 of the corresponding pixel columns on the first-layer semiconductor substrate 41 via the connection parts 43.
  • the sample-and-hold circuit 501 is composed of an input transistor 51, a D-phase capacitance element Cd, a P-phase capacitance element Cr, a P-phase transistor 52, a D-phase transistor 53, a connection transistor 54, an amplification transistor 55, and a selection transistor 56.
  • an N-channel MOS transistor can be used as the transistor in the sample-and-hold circuit 501.
  • the combinations of conductivity types of MOS transistors illustrated here are merely examples, and are not limited to these combinations.
  • the second signal line 33 is wired on the second layer of the semiconductor substrate 42, which is the same as the multiple sample-and-hold circuits 501.
  • FIG. 12 is a timing chart for explaining an example of operation of the imaging device in the second imaging mode in the third embodiment of the present technology. Note that the operation of the imaging device 10 in the first imaging mode in the third embodiment is basically the same as the operation of the imaging device 10 in the first imaging mode in the first embodiment.
  • the second switch element S2 is turned on, and thus the drain electrodes of the reset transistor 24 and the amplifying transistor 25 of the pixel circuit 20 are connected to the current source 131 through the first signal line 32.
  • the bias voltage VB is fixed at a low level (Lo)
  • the load MOS 141 is turned off, and instead, the control signal PC is fixed at a high level (Hi), and the input transistor 51 of the sample-and-hold circuit 501 is turned on.
  • the pixel circuit 20 operates as a common-source amplifier. That is, the pixel signal is read out to the first signal line 32 by the common-source amplifier. At this time, for the pixel circuits 20 in the non-selected pixel rows, the reset transistor 24 and the selection transistor 26 are turned off, so that only the single pixel row that is the selected pixel row can be set to the active state.
  • the transfer signal TRG is fixed at a high level and the transfer transistor 22 is on
  • the reset signal RST goes to a high level, turning the reset transistor 24 on, and an initialization operation of the charge-voltage conversion unit 23 is performed, and the potential FD of the charge-voltage conversion unit 23 is set to an intermediate level.
  • the selection signal SEL goes high at time t51 to turn on the selection transistor 26, and then the reset signal RST goes low at time t52 to turn off the reset transistor 24.
  • the current IR of the current source 131 is lowered (can also be pulled down) to temporarily set the potential RD of the third signal line 34 to a low level.
  • the potential RD of the third signal line 34 rises through the first signal line 32.
  • the potential FD at high illuminance falls below the threshold level at time t53 , causing the potential RD to rise
  • the potential FD at medium illuminance falls below the threshold level at time t54 , causing the potential RD to rise
  • the potential FD at low illuminance falls below the threshold level at time t55 , causing the potential RD to rise.
  • the timing at which the potential RD rises can be measured by the counter 144 through the selector 143, thereby obtaining an illuminance signal as the measurement result of the counter 144 (the pulse width of the digital pulse).
  • the reset signal RST goes high, turning on the reset transistor 24, and then at time t57 , the selection signal SEL goes low, turning on the selection transistor 26.
  • the above series of operations is the PWM operation. This PWM operation converts the level of the illuminance signal into the pulse width of a digital pulse.
  • the imaging device 10 in the third embodiment which is configured to include a sample-and-hold unit 50 that samples and holds a pixel signal output when the first imaging mode is set, can capture images of relatively high image quality in the first imaging mode, and can perform PWM operation in the second imaging mode, just like the imaging device 10 in the first embodiment.
  • PWM operation the change in the potential FD of the charge-voltage conversion unit 23 is read (read) as the pulse width of a digital pulse, so that the power supply voltage of the pixel circuit can be reduced. Therefore, even in the second imaging mode of the imaging device 10 in the third embodiment, the power consumption of the imaging device 10 can be reduced by PWM operation.
  • the fourth embodiment of the present technology is a modification of the third embodiment, and is an example of application to an imaging device in which the power supply for a reset transistor and the power supply for an amplification transistor in a pixel circuit are different power supplies.
  • FIG. 13 is a circuit diagram showing an example of a pixel circuit, a sample-and-hold circuit for one pixel column, a switching unit, and an analog-to-digital conversion circuit of an imaging device according to a fourth embodiment of the present technology.
  • a fourth signal line 35 is wired for each pixel column on the first semiconductor substrate 41, on which the pixel circuits 20 are arranged two-dimensionally in a matrix.
  • the fourth signal line 35 is electrically connected to a switching unit 130 on the second semiconductor substrate 42 via a connection unit 43.
  • the switching unit 130 has nodes for a high potential side power supply voltage VH and a low potential side power supply voltage VL, as well as a node for a high potential side power supply voltage VR that is different from the high potential side power supply voltage VH.
  • the drain electrode of the reset transistor 24 of the pixel circuit 20 is electrically connected to the first signal line 32, and the drain electrode of the amplification transistor 25 of the pixel circuit 20 is electrically connected to the fourth signal line 35.
  • the switching unit 130 electrically connected to the fourth signal line 35 via the connection portion 43 has a configuration including a first switch element S1, a second switch element S2, a current source 131, a third switch element S3, and a fourth switch element S4.
  • the third switch element S3 is connected between the first switch element S1 electrically connected to the first signal line 32 and the second switch element S2 electrically connected to the fourth signal line 35.
  • the fourth switch element S4 is connected between the second switch element S2 and a node of a high potential side power supply voltage VR different from the high potential side power supply voltage VH.
  • the on/off control of the first to fourth switch elements S1 to S4 is performed by a control signal (not shown) provided by the timing control unit 18 shown in FIG. 10. Furthermore, the first and second imaging modes are set by turning the first to fourth switch elements S1 to S4 on/off, and in the first imaging mode, switching is performed between the global shutter mode and the signal readout mode.
  • FIG. 14 shows the on/off states of the first to fourth switch elements S1 to S4 in each imaging mode, and the relationship between the reset transistor 24 and the amplifier transistor 25 and the power supplies to which they are connected.
  • the first switch element S1 is on, the second switch element S2 is off, the third switch element S3 is on, the fourth switch element S4 is off, and the reset transistor 24 and the amplification transistor 25 are connected to the node of the power supply voltage VH, setting the global shutter mode of the first imaging mode.
  • the signal read mode of the first imaging mode is set with the first switch element S1 on, the second switch element S2 off, the third switch element S3 off, the fourth switch element S4 on, the amplifier transistor 25 connected to the node of the power supply voltage VR, and the reset transistor 24 connected to the node of the power supply voltage VH.
  • the first switch element S1 is off, the second switch element S2 is on, the third switch element S3 is on, the fourth switch element S4 is off, the reset transistor 24 and the amplification transistor 25 are connected to the current source 131, and the second imaging mode of PWM operation in low power consumption mode is set.
  • the imaging device 10 of the fourth embodiment in which the power supply for the reset transistor 24 and the power supply for the amplifying transistor 25 in the pixel circuit 20 are different power supplies, similar to the imaging device 10 of the first embodiment, an image with relatively high image quality can be captured in the first imaging mode, and PWM operation can be performed in the second imaging mode.
  • PWM operation the change in the potential FD of the charge-voltage conversion unit 23 is read (read) as the pulse width of a digital pulse, so that the power supply voltage of the pixel circuit can be reduced. Therefore, even in the second imaging mode of the imaging device 10 of the fourth embodiment, the power consumption of the imaging device 10 can be reduced by PWM operation.
  • the imaging device can be applied to various electronic devices having an imaging function, such as a camera system including a surveillance camera and an in-vehicle camera.
  • FIG. 15 is a block diagram showing an example configuration of a camera system that is an example of an electronic device to which the present technology is applied.
  • the camera system 100 in this application example is a device for capturing an image of a subject, and comprises an imaging optical system 101 including a group of lenses, an imaging unit 102, a DSP (Digital Signal Processor) circuit 103, a display unit 104, an operation unit 105, a memory unit 106, and a power supply unit 107. These are interconnected by a bus 108.
  • Examples of the camera system 100 include a surveillance camera and an in-vehicle camera.
  • the imaging unit 102 generates pixel data by photoelectric conversion.
  • the imaging device in the embodiment of the present technology can be used as this imaging unit 102.
  • light from a subject is collected by an imaging optical system 101 arranged on the incident light side and directed to the light receiving surface.
  • the imaging unit 102 supplies the pixel data generated by photoelectric conversion to the downstream DSP circuit 103.
  • the DSP circuit 103 performs a predetermined signal processing on the pixel data from the imaging unit 102.
  • the display unit 104 displays the pixel data.
  • the display unit 104 may be, for example, a liquid crystal panel or an organic EL (Electro Luminescence) panel.
  • the operation unit 105 generates an operation signal in accordance with a user's operation.
  • the memory unit 106 stores various data such as pixel data.
  • the power supply unit 107 supplies power to the imaging unit 102, the DSP circuit 103, and the display unit 104.
  • the imaging unit 102 can be equipped with an imaging device 10 according to an embodiment of the present technology, that is, an imaging device 10 that can achieve both reduced power consumption and improved image quality of the captured image.
  • a battery will be used as the driving source.
  • the imaging device 10 When the imaging device 10 is in a constant imaging state while being battery-powered, the battery life can be extended by setting the second imaging mode, which is a low power consumption mode. Then, when an event is detected, a high-resolution image can be acquired by switching to the first imaging mode, which is a high-quality mode that acquires a high-resolution image with all pixels.
  • the second imaging mode can be set to capture images at all times with low power consumption, and when a person is detected, the mode can be switched to the second imaging mode to capture an image, thereby obtaining a high-quality image of the person detected in the second imaging mode.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 16 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside-vehicle information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside-vehicle information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 17 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 17 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering the vehicle to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031, etc., among the configurations described above.
  • the technology according to the present disclosure i.e., a technology capable of setting a first imaging mode, which is a high image quality mode, and a second imaging mode, which is a low power consumption mode, can be applied to the imaging unit 12031, etc.
  • a technology capable of setting a first imaging mode which is a high image quality mode
  • a second imaging mode which is a low power consumption mode
  • the present technology can also be configured as follows. (1) a pixel circuit having a photoelectric conversion unit and an amplifying transistor having a gate electrode connected to the photoelectric conversion unit; a first signal line connected to one electrode side of the amplifier transistor; A switching unit connected to the first signal line; a second signal line connected to the other electrode side of the amplifying transistor; a comparator having a comparison input terminal connected to the second signal line; a selector connected to the first signal line and an output terminal of the comparator; a counter connected to an output terminal of the selector;
  • the switching unit is a first switch element for selectively connecting the first signal line to a power supply node; a second switch element selectively connecting the first signal line to a current source.
  • the switching unit sets a first imaging mode in which the image quality of the captured image is relatively high by turning on the first switch element and turning off the second switch element, and sets a second imaging mode in which power consumption is relatively low by turning off the first switch element and turning on the second switch element.
  • the pixel circuit has a charge-voltage conversion unit that converts the charge photoelectrically converted by the photoelectric conversion unit into a voltage, and when the first imaging mode is set, a source follower circuit is formed, and the voltage of the charge-voltage conversion unit is read out to the second signal line by the source follower circuit.
  • the imaging device described in (2) wherein the pixel circuit has a charge-voltage conversion unit that converts the charge photoelectrically converted by the photoelectric conversion unit into a voltage, and when the second imaging mode is set, a source-grounded amplifier is formed, and the voltage of the charge-voltage conversion unit is read out to the first signal line by the source-grounded amplifier.
  • the pixel circuit reads out a change in potential of the charge-to-voltage converter as a pulse width of a digital pulse when the second imaging mode is set.
  • the switching unit switches to the first imaging mode to perform imaging.
  • the imaging device according to (2) wherein when the second imaging mode is set, the current of the current source has a slope that changes linearly with a predetermined inclination over time.
  • the imaging device according to (1) further comprising a sample-and-hold circuit that samples and holds a pixel signal output from the pixel circuit when the first imaging mode is set.
  • the pixel circuit further includes a reset transistor that resets the charge-voltage converter, The imaging device according to (8), wherein a power supply voltage applied to the amplifying transistor and a power supply voltage applied to the reset transistor are different power supply voltages.
  • a pixel circuit having a photoelectric conversion unit and an amplifying transistor having a gate electrode connected to the photoelectric conversion unit; a first signal line connected to one electrode side of the amplifier transistor; A switching unit connected to the first signal line; a second signal line connected to the other electrode side of the amplifying transistor; a comparator having a comparison input terminal connected to the second signal line; a selector connected to the first signal line and an output terminal of the comparator; and a counter connected to an output terminal of the selector,
  • the switching unit is a first switch element that selectively connects the first signal line to a power supply; a second switch element selectively connecting the first signal line to a current source.
  • Imaging device 11 Pixel array section 12 Vertical scanning section 13 Imaging mode setting section 14 Analog-digital conversion section 15 Memory section 16 Data processing section 17 Output section 18 Timing control section 19 Reference signal generation section 20 Pixel circuit (pixel) 21 Photoelectric conversion unit (photodiode) 22 Transfer transistor 23 Charge-voltage conversion section 24 Reset transistor 25 Amplification transistor 26 Selection transistor 31 Pixel control line 32 First signal line 33 Second signal line 34 Third signal line 35 Fourth signal line 41 First semiconductor substrate layer 42 Second semiconductor substrate layer 43 Connection section 50 Sample-and-hold section 130 Switching section 131 Current source 140 Analog-to-digital conversion circuit 141 Load MOS 142 Comparator 143 Selector 144 Counter 501 Sample and hold circuit S1 First switch element S2 Second switch element S3 Third switch element S4 Fourth switch element

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Abstract

消費電力の低減と撮像画像の画質向上の両立を図る。　本技術の撮像装置は、光電変換部および光電変換部にゲート電極が接続された増幅トランジスタを有する画素回路と、増幅トランジスタに対してその一方の電極側に接続された第１の信号線と、第１の信号線に接続された切替え部と、増幅トランジスタに対してその他方の電極側に接続された第２の信号線と、第２の信号線に比較入力端が接続された比較器と、第１の信号線および比較器の出力端に接続されたセレクタと、セレクタの出力端に接続されたカウンタとを具備する。切替え部は、第１の信号線を電源ノードに選択的に接続する第１のスイッチ素子と、第１の信号線を電流源に選択的に接続する第２のスイッチ素子とを備える。

Description

撮像装置および電子機器
　本技術は、撮像装置に関する。詳しくは、消費電力を低減させるための機能を有する撮像装置、および、当該撮像装置を有する電子機器に関する。
　ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像装置では、例えば、消費電力を低減させるための技術が知られている。そのような消費電力を低減させるための技術として、例えば、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式で画素信号を読み出すことにより、消費電力の低減を図る技術が提案されている（例えば、特許文献１参照。）。
国際公開第２００７／０００８７９号
　上述の従来技術のように、パルス幅変調方式で画素信号を読み出すことにより、消費電力の低減を図ることができる。しかしながら、上述の従来技術では、ソース接地型アンプを通してフォトダイオードの電位ＶＰＤを読み出す画素構成となっていることから、周波数特性が良好なソースフォロワ回路（ドレイン接地回路）を通して画素信号を読み出す画素構成の場合に比べて撮像画像の画質の点で劣る。
　本技術は、このような状況に鑑みて生み出されたものであり、消費電力の低減と撮像画像の画質向上の両立を図ることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光電変換部および上記光電変換部にゲート電極が接続された増幅トランジスタを有する画素回路と、上記増幅トランジスタに対してその一方の電極側に接続された第１の信号線と、上記第１の信号線に接続された切替え部と、上記増幅トランジスタに対してその他方の電極側に接続された第２の信号線と、上記第２の信号線に比較入力端が接続された比較器と、上記第１の信号線および上記比較器の出力端に接続されたセレクタと、上記セレクタの出力端に接続されたカウンタとを具備し、上記切替え部は、上記第１の信号線を電源ノードに選択的に接続する第１のスイッチ素子と、上記第１の信号線を電流源に選択的に接続する第２のスイッチ素子とを備える撮像装置である。これにより、消費電力の低減と撮像画像の画質向上の両立を図ることができるという作用をもたらす。
　また、この第１の側面において、上記切替え部について、上記第１のスイッチ素子をオン状態とし、上記第２のスイッチ素子をオフ状態として、撮像画像の画質が相対的に高い第１の撮像モードを設定し、上記第１のスイッチ素子をオフ状態とし、上記第２のスイッチ素子をオン状態として、消費電力が相対的に低い第２の撮像モードを設定するようにしてもよい。これにより、高画質モードである第１の撮像モードと低消費電力モードである第２の撮像モードとを設定することができるという作用をもたらす。
　また、この第１の側面において、上記画素回路について、上記光電変換部で光電変換された電荷を電圧に変換する電荷電圧変換部を有し、上記第１の撮像モードの設定時にはソースフォロワ回路を構成し、上記電荷電圧変換部の電圧を、上記ソースフォロワ回路によって上記第２の信号線に読み出すようにしてもよい。これにより、第１の撮像モードの設定時に、画質が相対的に高い撮像画像を取得することができるという作用をもたらす。
　また、この第１の側面において、上記画素回路について、上記光電変換部で光電変換された電荷を電圧に変換する電荷電圧変換部を有し、上記第２の撮像モードの設定時にはソース接地型アンプを構成し、上記電荷電圧変換部の電圧を、上記ソース接地型アンプによって上記第１の信号線に読み出すようにしてもよい。これにより、第２の撮像モードの設定時に、相対的に低い消費電力にて撮像を行うことができるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、上記第２の撮像モードの設定時には、上記電荷電圧変換部の電位の変化をデジタルパルスのパルス幅として読み出すようにしてもよい。これにより、電荷電圧変換部の電位の変化をデジタルパルスのパルス幅として読み出すことで、消費電力の低減を図ることができるという作用をもたらす。
　また、この第１の側面において、上記切替え部について、上記第２の撮像モードの撮像時においてイベントを検出したとき、上記第１の撮像モードに切り替えて撮像を行うようにしてもよい。これにより、イベントを検出するまでは消費電力の低減を図ることができ、イベント検出後は画質が相対的に高い撮像画像を取得することができるという作用をもたらす。
　また、この第１の側面において、上記第２の撮像モードの設定時において、上記電流源の電流を、時間の経過とともに所定の傾斜を持って線形に変化するスロープ状とするようにしてもよい。これにより、低照度でも電荷電圧変換部の電位が閾値レベルを超えて光強度を検出できるため、ダイナミックレンジの向上を図ることができるという作用をもたらす。
　また、この第１の側面において、上記第１の撮像モードの設定時に上記画素回路から出力される画素信号をサンプルホールドするサンプルホールド回路をさらに具備するようにしてもよい。これにより、サンプルホールド回路を具備する撮像装置においても消費電力の低減と撮像画像の画質向上の両立を図ることができるという作用をもたらす。
　また、この第１の側面において、上記画素回路が、上記電荷電圧変換部をリセットするリセットトランジスタをさらに有する場合において、上記増幅トランジスタに与える電源電圧と上記リセットトランジスタに与える電源電圧とを異なる電源電圧とするようにしてもよい。これにより、上記増幅トランジスタに与える電源電圧と上記リセットトランジスタに与える電源電圧とが異なる撮像装置においても消費電力の低減と撮像画像の画質向上の両立を図ることができるという作用をもたらす。
　また、本技術の第２の側面は、光電変換部および上記光電変換部にゲート電極が接続された増幅トランジスタを有する画素回路と、上記増幅トランジスタに対してその一方の電極側に接続された第１の信号線と、上記第１の信号線に接続された切替え部と、上記増幅トランジスタに対してその他方の電極側に接続された第２の信号線と、上記第２の信号線に比較入力端が接続された比較器と、上記第１の信号線および上記比較器の出力端に接続されたセレクタと、上記セレクタの出力端に接続されたカウンタとを備える撮像装置を具備する電子機器であって、上記切替え部は、上記第１の信号線を電源に選択的に接続する第１のスイッチ素子と、上記第１の信号線を電流源に選択的に接続する第２のスイッチ素子とを備える電子機器である。これにより、消費電力の低減と撮像画像の画質向上の両立を図ることができるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すシステム構成図である。 本技術の第１の実施の形態における撮像装置の撮像モードについての説明図である。 本技術の第１の実施の形態における撮像装置の画素回路と１画素列分の切替え部およびアナログ－デジタル変換回路の一回路例を示す回路図である。 本技術の第１の実施の形態における撮像装置の第１の撮像モード時の一動作例の説明に供するタイミングチャートである。 本技術の第１の実施の形態における撮像装置の第２の撮像モード時の一動作例の説明に供するタイミングチャートである。 本技術の第１の実施の形態における撮像装置の半導体チップ構造の積層型チップ構造１を模式的に示す分解斜視図である。 本技術の第１の実施の形態における撮像装置の半導体チップ構造の積層型チップ構造２を模式的に示す分解斜視図である。 積層型チップ構造２に対応した、画素回路、切替え部、および、アナログ－デジタル変換回路の配置例を示す回路図である。 本技術の第２の実施の形態における撮像装置の第２の撮像モード時の一動作例の説明に供するタイミングチャートである。 本技術の第３の実施の形態における撮像装置の一構成例を示すシステム構成図である。 本技術の第３の実施の形態における撮像装置の画素回路と１画素列分のサンプルホールド回路、切替え部、および、アナログ－デジタル変換回路の一回路例を示す回路図である。 本技術の第３の実施の形態における撮像装置の第２の撮像モード時の一動作例の説明に供するタイミングチャートである。 本技術の第４の実施の形態における撮像装置の画素回路と１画素列分のサンプルホールド回路、切替え部、および、アナログ－デジタル変換回路の一回路例を示す回路図である。 各撮像モードにおける第１～第４のスイッチ素子のオン／オフ、および、リセットトランジスタ、増幅トランジスタの各接続先電源との関係を示す図である。 本技術を適用した電子機器の一例であるカメラシステムの一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（本技術の基本的な構成例）
　　１－１．撮像装置の一構成例
　　１－２．画素回路、切替え部、アナログ－デジタル変換回路の一回路例
　　１－３．撮像装置の一動作例
　　１－４．半導体チップ構造
　２．第２の実施の形態（第２の撮像モードの設定時においてダイナミックレンジの向上を図る例）
　３．第３の実施の形態（第１の撮像モードの設定時に出力される画素信号をサンプルホールドするサンプルホールド回路を備える撮像装置への適用例）
　４．第４の実施の形態（第３の実施の形態の変形例：リセットトランジスタの電源および増幅トランジスタの電源を異なる電源とした撮像装置への適用例）
　５．変形例
　６．撮像装置の使用例
　７．本技術がとることができる構成
　＜第１の実施の形態＞
　本技術の第１の実施の形態における撮像装置としては、例えば、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳイメージセンサを例示することができる。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製された撮像装置である。撮像装置が例えばＣＭＯＳイメージセンサである点については、後述する各実施の形態においても同様である。
　［撮像装置の一構成例］
　図１は、本技術の第１の実施の形態における撮像装置の一構成例を示すシステム構成図である。本技術の第１の実施の形態における撮像装置１０は、本技術の基本的な構成例であり、画素アレイ部１１および当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１の周辺回路部は、例えば、垂直走査部１２、撮像モード設定部１３、アナログ－デジタル変換部１４、メモリ部１５、データ処理部１６、出力部１７、および、タイミング制御部１８等によって構成されている。
　画素アレイ部１１は、光電変換部（光電変換素子）を含む画素回路（画素）２０が行方向および列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは、画素行における画素回路２０の配列方向を言い、列方向とは、画素列における画素回路２０の配列方向を言う。画素回路２０は、光電変換部において光電変換を行うことにより、入射光の光量に応じた光電荷を生成して蓄積する。図１に示す例では、画素アレイ部１１の画素配列を、ｍ行ｎ列（ｍ，ｎは整数）の画素配列としている。すなわち、ｍは行数を表し、ｎは列数を表している。
　画素アレイ部１１において、ｍ行ｎ列の画素配列に対し、画素行ごとに画素制御線３１が配線されている。また、画素列ごとに第１の信号線３２および第２の信号線３３が配線されている。
　画素制御線３１は、画素回路２０から信号を読み出す際に、垂直走査部１２から出力される駆動信号を画素行単位で伝送する。図１では、画素制御線３１について、１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、垂直走査部１２の各行に対応した出力端に接続されている。第１の信号線３２は、画素回路２０から読み出される信号を撮像モード設定部１３に伝送する。第２の信号線３３は、画素回路２０から読み出される信号をアナログ－デジタル変換部１４に伝送する。
　以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、垂直走査部１２、撮像モード設定部１３、アナログ－デジタル変換部１４、メモリ部１５、データ処理部１６、出力部１７、および、タイミング制御部１８について説明する。
　垂直走査部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素回路２０の選択に際して、タイミング制御部１８から供給されるタイミング制御信号に基づいて、画素行の走査や画素行のアドレスを制御する。この垂直走査部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素回路２０から画素信号を読み出すために、画素アレイ部１１の画素回路２０を行単位で順に選択走査する。画素回路２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素回路２０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系によって不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素回路２０における光電荷の露光期間となる。
　第１の実施の形態における撮像装置１０は、図２に示すように、高画質モードである第１の撮像モードと低消費電力モードである第２の撮像モードとを設定可能な構成となっている。例えば、高所、狭い空間、屋外など、撮像装置１０を含むカメラシステムの設置場所にコンセントや電源供給設備がない場所においては、駆動源としてバッテリーを用いることになる。バッテリー駆動において、撮像装置１０を常時撮像状態とする場合（所謂、Ａｌｗａｙｓ　ＯＮ）では、低消費電力モードである第２の撮像モードを設定することで、消費電力の低減を図る。そして、イベントを検出したとき、全画素で高解像度の撮像画像を取得する高画質モードである第１の撮像モードに切り替えて高精細な撮像画像を取得するようにする。
　撮像モード設定部１３は、第１の撮像モードと第２の撮像モードとを適宜設定する。第１の撮像モードおよび第２の撮像モードの詳細、ならびに、撮像モード設定部１３の切替え制御による第１の撮像モードおよび第２の撮像モードの設定の詳細については後述する。
　アナログ－デジタル（Ａ／Ｄ）変換部１４は、画素回路２０から第１の信号線３２に読み出され、撮像モード設定部１３を経由して供給されるアナログの画素信号、又は、画素回路２０から第２の信号線３３に読み出され、第２の信号線３３から直接供給されるアナログの画素信号をデジタルの画素信号に変換する。
　メモリ部１５は、データ処理部１６による処理の下に、アナログ－デジタル変換部１４でのアナログ－デジタル変換結果を記憶する。
　データ処理部１６は、アナログ－デジタル変換部１４から出力されるデジタルの画素信号を処理するデジタル信号処理部であり、アナログ－デジタル変換結果をメモリ部１５に対する書込み／読出しの処理を行ったり、当該アナログ－デジタル変換結果に対して種々の処理を行ったりする。
　出力部１７は、データ処理部１６での処理後の信号を撮像出力として導出する。
　タイミング制御部１８は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、および、制御信号等を生成する。そして、タイミング制御部１８は、これら生成した信号を基に、垂直走査部１２、撮像モード設定部１３、アナログ－デジタル変換部１４、メモリ部１５、および、データ処理部１６等の駆動制御を行う。
　［画素回路、切替え部、アナログ－デジタル変換回路の一回路例］
　撮像モード設定部１３は、画素アレイ部１１の画素列に対応して設けられた複数の切替え部１３０によって構成されている。また、アナログ－デジタル（Ａ／Ｄ）変換部１４は、画素アレイ部１１の画素列に対応して設けられた複数のアナログ－デジタル変換回路１４０を有する、所謂、列並列型のアナログ－デジタル変換部構成となっている。図３は、画素回路２０と１画素列分の切替え部１３０およびアナログ－デジタル変換回路１４０の一回路例を示す回路図である。図３には、選択画素行および非選択画素行の各１つの画素回路２０を図示している。なお、図３には、第２の撮像モード時の一動作例に対応した状態（トランジスタのＯＦＦ）を図示している。
　（画素回路）
　画素回路２０は、光電変換部２１、転送トランジスタ２２、電荷電圧変換部２３、リセットトランジスタ２４、増幅トランジスタ２５、および、選択トランジスタ２６を有する回路構成となっている。
　ここで、転送トランジスタ２２、リセットトランジスタ２４、増幅トランジスタ２５、および、選択トランジスタ２６としては、例えば、ＮチャネルのＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（以下、ＭＯＳトランジスタと記述する）を用いることができる。ただし、ここで例示した４つのＭＯＳトランジスタ２２，２４，２５，２６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素回路２０に対して、先述した画素制御線３１として、複数の画素制御線が同一画素行の各画素回路２０に対して共通に配線されている。これら複数の画素制御線は、垂直走査部１２の各画素行に対応した出力端に画素行単位で接続されている。垂直走査部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、および、選択信号ＳＥＬを適宜出力する。
　光電変換部２１は、ＰＮ接合のフォトダイオード（ＰＤ：Photo Diode）である。フォトダイオードは、アノード電極が低電位側電源(例えば、グランド)に接続されており、入射光の光量に応じた電荷を生成して蓄積する。
　転送トランジスタ２２は、垂直走査部１２から与えられる転送信号ＴＲＧに従って、光電変換部２１に蓄積された電荷を電荷電圧変換部２３に転送する。具体的には、転送トランジスタ２２のゲート電極には、高レベルがアクティブとなる転送信号ＴＲＧが垂直走査部１２から与えられる。すると、転送トランジスタ２２は、オン状態となって光電変換部２１に蓄積された電荷を電荷電圧変換部２３に転送する。
　電荷電圧変換部２３は、転送トランジスタ２２のドレイン領域と、リセットトランジスタ２４のソース領域との間に形成される浮遊拡散（ＦＤ：Floating Diffusion）領域の容量ＣFDである。この電荷電圧変換部２３は、転送トランジスタ２２によって光電変換部２１から転送された電荷を電圧に変換する。
　リセットトランジスタ２４は、ソース電極が電荷電圧変換部２３に接続され、ドレイン電極が第１の信号線３２に接続されている。リセットトランジスタ２４のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが垂直走査部１２から与えられる。そして、リセット信号ＲＳＴが高レベルになると、リセットトランジスタ２４はオン状態となって電荷電圧変換部２３と第１の信号線３２との間を電気的に接続する。
　増幅トランジスタ２５は、ゲート電極が電荷電圧変換部２３に接続され、ドレイン電極が第１の信号線３２に接続され、ソース電極が選択トランジスタ２６を介して第２の信号線３３に接続されている。なお、増幅トランジスタ２５のドレイン電極は、特許請求の範囲に記載の一方の電極の一例であり、ソース電極は特許請求の範囲に記載の他方の電極の一例である。
　選択トランジスタ２６は、垂直走査部１２による選択走査の下に、画素アレイ部１１におけるいずれかの画素回路２０を選択する。この選択トランジスタ２６は、増幅トランジスタ２５のソース電極と第２の信号線３３との間に接続され、そのゲート電極には垂直走査部１２から高レベルがアクティブとなる選択信号ＳＥＬが供給される。そして、選択信号ＳＥＬが高レベルになると、選択トランジスタ２６はオン状態となって画素回路２０を選択状態とする。
　第１の実施の形態における撮像装置１０は、半導体チップ構造として、例えば、１層目の半導体基板４１および２層目の半導体基板４２の少なくとも２つの半導体基板が積層された積層型チップ構造を有している。この積層型チップ構造において、画素回路２０、第１，第２の信号線３２，３３は１層目の半導体基板４１側に形成され、撮像モード設定部１３およびアナログ－デジタル変換部１４は、２層目の半導体基板４２側に形成されている。半導体チップ構造の詳細については後述する。
　１層目の半導体基板４１上の第１の信号線３２と２層目の半導体基板４２上の撮像モード設定部１３とは、Ｃｕ－Ｃｕ接続、シリコン貫通電極（Through Silicon Via：ＴＳＶ）、マイクロバンプ等の接続部４３を介して電気的に接続される。１層目の半導体基板４１上の第２の信号線３３と２層目の半導体基板４２上のアナログ－デジタル変換部１４とについても、同様の接続部４３を介して電気的に接続される。
　（切替え部）
　撮像モード設定部１３の切替え部１３０は、第１のスイッチ素子Ｓ１、第２のスイッチ素子Ｓ２、および、電流源１３１によって構成され、画素アレイ部１１の画素列ごとに設けられて、撮像装置１０の撮像モードの切替えを行う。第１のスイッチ素子Ｓ１は、一方の端子が接続部４３を介して第１の信号線３２に電気的に接続され、他方の端子が高電位側電源電圧ＶＨのノード（電源ノード）に接続されている。第２のスイッチ素子Ｓ２は、一方の端子が接続部４３を介して第１の信号線３２に電気的に接続されている。電流源１３１は、第２のスイッチ素子Ｓ２の他方の端子と低電位側電源電圧ＶＬのノードとの間に接続されている。第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２のオン／オフ制御は、図１に示すタイミング制御部１８から与えられる制御信号（図示せず）によって行われる。
　上記構成の切替え部１３０において、第１のスイッチ素子Ｓ１は、オン（閉）状態になって第１の信号線３２に対して高電位側電源電圧ＶＨを与えることにより、撮像装置１０の撮像モードとして、撮像画像の画質が相対的に高い第１の撮像モードを設定する。このとき、第２のスイッチ素子Ｓ２は、オフ（開）状態にある。
　第１の撮像モードでは、画素回路２０のリセットトランジスタ２４および増幅トランジスタ２５の各ドレイン電極に第１の信号線３２を通して高電位側電源電圧ＶＨが与えられることで、画素回路２０をソースフォロワ回路（ドレイン接地回路）として使う。すなわち、第１の撮像モードでは、画素回路２０がソースフォロワ回路を構成するとき、電荷電圧変換部２３に蓄積された電荷に応じたレベルの画素信号を、ソースフォロワ回路によって第２の信号線３３に読み出し、当該第２の信号線３３および接続部４３を通してアナログ－デジタル変換回路１４０に供給する。
　第２のスイッチ素子Ｓ２は、オン状態になって第１の信号線３２に対して電流源１３１の電流ＩＲを供給することにより、撮像装置１０の撮像モードとして、消費電力が相対時に低い第２の撮像モードを設定する。このとき、第１のスイッチ素子Ｓ１は、オフ状態にある。
　第２の撮像モードでは、画素回路２０のリセットトランジスタ２４および増幅トランジスタ２５の各ドレイン電極を、第１の信号線３２を通して電流源１３１に接続し、負荷ＭＯＳ１４１をスイッチとすることで、画素回路２０をソース接地型アンプとして使う。すなわち、第２の撮像モードでは、画素回路２０がソース接地型アンプを構成するとき、電荷電圧変換部２３の電位ＦＤの変化を、接続部４３および第３の信号線３４を通してアナログ－デジタル変換回路１４０に供給することで、デジタルパルスのパルス幅として読み出す。この電荷電圧変換部２３の電位ＦＤの変化をデジタルパルスのパルス幅として読み出す動作は、ＰＷＭ（パルス幅変調）動作である。このＰＷＭ動作による画素信号の読み出しの詳細については後述する。
　撮像装置１０の撮像モードについて、撮像画像の画質が相対的に高い第１の撮像モードは、撮像画像の画質が第２の撮像モードに比べて高い高画質モードであり、消費電力が相対的に低い第２の撮像モードは、消費電力が第１の撮像モードに比べて低い低消費電力モードである。
　なお、画素回路２０において、第１の撮像モードでのソースフォロワ回路は、第２の撮像モードでのソース接地型アンプに比べて周波数特性が良好である。
　（アナログ－デジタル変換回路）
　アナログ－デジタル（Ａ／Ｄ）変換部１４のアナログ－デジタル変換回路１４０については、周知のアナログ－デジタル変換回路とすることができる。具体的には、アナログ－デジタル変換回路１４０として、シングルスロープ型アナログ－デジタル変換回路、逐次比較型アナログ－デジタル変換回路、又は、デルタ－シグマ型（ΔΣ型）アナログ－デジタル変換回路を例示することができる。第１の実施の形態における撮像装置１０では、アナログ－デジタル変換回路１４０として、シングルスロープ型アナログ－デジタル変換回路を用いることとする。
　第１の実施の形態における撮像装置１０では、アナログ－デジタル変換回路１４０として、例えば、参照信号比較型のアナログ－デジタル変換回路の一例である、シングルスロープ型アナログ－デジタル変換回路が用いられている。
　シングルスロープ型アナログ－デジタル変換回路１４０においては、時間の経過とともに所定の傾斜を持って線形に変化する（例えば、単調減少する）傾斜状波形の参照信号、所謂、ランプ波の参照信号ＶRAMPが、アナログ－デジタル変換を行う際の基準信号として用いられる。ランプ波の参照信号ＶRAMPは、参照信号生成部１９において生成される。
　アナログ－デジタル変換回路１４０は、負荷ＭＯＳ１４１、比較器１４２、セレクタ１４３、および、カウンタ１４４によって構成され、画素アレイ部１１の画素列ごとに設けられている。
　負荷ＭＯＳ１４１は、接続部４３を介して第２の信号線３３と基準電位のノード（例えば、グランド）との間に接続されており、高画質モードである第１の撮像モードの設定時に、画素回路２０の増幅トランジスタ２５と共にソースフォロワ回路を構成する。
　比較器１４２は、画素アレイ部１１の各画素回路２０から第２の信号線３３を通して供給され、容量素子Ｃ１を介して入力されるアナログの画素信号Ｖsigを比較入力とする。また、比較器１４２は、参照信号生成部１９で生成され、容量素子Ｃ２を介して入力されるランプ波の参照信号ＶRAMPを基準入力とする。
　比較器１４２は、両入力信号を比較し、例えば、ランプ波の参照信号ＶRAMPがアナログの画素信号Ｖsigの電圧値を超えるタイミングで、比較結果Ｖcoを出力する。これにより、比較器１４２は、アナログの画素信号Ｖsigの信号レベルに応じたパルス信号、具体的には、アナログの画素信号Ｖsigの信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果Ｖcoとして出力する。
　セレクタ１４３は、低消費電力モードである第２の撮像モードの設定時に、第１の信号線３２から第３の信号線３４を通して供給される画素信号と、高画質モードである第２の撮像モードの設定時に、比較器１４２の比較結果Ｖcoとを入力し、撮像モードＭＯＤＥに応じていずれかの入力を選択し、カウンタ１４４に供給する。
　カウンタ１４４には、比較器１４２に対するランプ波の参照信号ＶRAMPの供給開始タイミングと同じタイミングで、タイミング制御部１８からクロック信号（図示せず）が与えられる。カウンタ１４４は、タイミング制御部１８から与えられるクロック信号に同期してカウント動作を行うことによって、比較器１４２の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ１４４のカウント結果（カウント値）は、アナログの画素信号Ｖsigをデジタル化したデジタル値として、データ処理部１６へ供給される。
　カウンタ１４４としては、例えば、アップ／ダウンカウンタを用いることができる。アップ／ダウンカウンタから成るカウンタ１４４では、タイミング制御部１８から与えられるクロック信号に同期してダウン（ＤＯＷＮ）カウント、又は、アップ（ＵＰ）カウントが行われる。具体的には、高画質モードである第１の撮像モードの設定時において、画素回路２０から出力される、電荷電圧変換部２３のリセット時のリセットレベルであるリセット信号、および、光電変換に基づく信号レベルであるデータ信号について、例えば、リセット信号に対してはダウンカウントを行い、データ信号に対してはアップカウントを行うようにする。
　このダウンカウント／アップカウントの動作により、データ信号とリセット信号との差分をとることができる。その結果、アナログ－デジタル変換回路１４０では、アナログ－デジタル変換処理に加えてＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理が行われる。ここで、「ＣＤＳ処理」とは、光電変換に基づく信号レベルであるデータ信号と、電荷電圧変換部２３のリセット時のリセットレベルであるリセット信号との差分をとることにより、画素回路２０のリセットノイズや増幅トランジスタ２５の閾値ばらつき等の画素固有の固定パターンノイズを除去する処理である。
　上述のように、シングルスロープ型アナログ－デジタル変換回路１４０を有するアナログ－デジタル変換部１４では、画素回路２０から出力されるアナログの画素信号Ｖsigと、参照信号生成部１９で生成されるランプ波の参照信号ＶRAMPとの比較が行われる。そして、比較開始から、アナログの画素信号Ｖsigとランプ波の参照信号ＶRAMPとの大小関係が変化するタイミング（即ち、比較器１４２の出力が反転するタイミング）までの時間情報からデジタル値を得ることができる。
　［撮像装置の一動作例］
　続いて、第１の実施の形態における撮像装置１０の一動作例、具体的には、高画質モードである第１の撮像モード時の一動作例、および、低消費電力モードである第２の撮像モード時の一動作例について説明する。
　（第１の撮像モード時の一動作例）
　図４は、本技術の第１の実施の形態における撮像装置１０の第１の撮像モード時の一動作例の説明に供するタイミングチャートである。
　第１の撮像モードでは、撮像モード設定部１３の切替え部１３０において、第１のスイッチ素子Ｓ１がオン（閉）状態になる。これにより、画素回路２０のリセットトランジスタ２４および増幅トランジスタ２５の各ドレイン電極に、高電位側電源電圧ＶＨが印加される。また、負荷ＭＯＳ１４１には、バイアス電圧ＶBとして所定のバイアス電圧が印加される。これにより、画素回路２０は、電荷電圧変換部２３に蓄積された電荷に応じたレベルの画素信号を第２の信号線３３に読み出すソースフォロワ回路（ドレイン接地回路）として動作する。
　以下に、第１の撮像モード時の一動作例についてより具体的に説明する。時刻ｔ11で選択信号ＳＥＬが高レベルとなり、選択トランジスタ２６がオン状態になることで、ある１つの画素行の画素回路２０が選択状態になる。
　時刻ｔ12でリセットトランジスタ２４による電荷電圧変換部２３のリセット解除後、時刻ｔ13でランプ波の参照信号ＶRAMPが参照信号生成部１９から出力される。そして、比較器１４２において、時刻ｔ14～時刻ｔ15のパルス幅の信号が、比較結果Ｖcoとして取得される。この時刻ｔ14～時刻ｔ15のパルス幅の信号は、リセットトランジスタ２４による電荷電圧変換部２３のリセット時のリセットレベルであるリセット信号（所謂、Ｐ相信号）である。
　次に、時刻ｔ16～時刻ｔ17の期間で、転送信号ＴＲＧが高レベルとなり、転送トランジスタ２２がオン状態になることで、光電変換部２１での光電変換に基づく電荷が電荷電圧変換部２３に転送される。そして、比較器１４２において、時刻ｔ18～時刻ｔ19のパルス幅の信号が、比較結果Ｖcoとして取得される。この時刻ｔ18～時刻ｔ19のパルス幅の信号は、光電変換部２１での光電変換に基づく電荷に応じた信号レベルであるデータ信号（所謂、Ｄ相信号）である。
　時刻ｔ20でリセット信号ＲＳＴおよび転送信号ＴＲＧが低レベルから高レベルに遷移し、時刻ｔ21で選択信号ＳＥＬが高レベルから低レベルに遷移することで、選択画素行における各画素回路２０でのソースフォロワ回路による、リセット信号およびＰ相信号を含む画素信号Ｖsigの読み出し動作が終了する。
　（第２の撮像モード時の一動作例）
　図５は、本技術の第１の実施の形態における撮像装置１０の第２の撮像モード時の一動作例の説明に供するタイミングチャートである。
　第２の撮像モードでは、撮像モード設定部１３の切替え部１３０において、第２のスイッチ素子Ｓ２がオン（閉）状態になり、パルス幅変調（ＰＷＭ）方式で画素信号を読み出すことによって消費電力の低減を図ることができる。
　具体的には、第２の撮像モードにおけるＰＷＭ動作では、第２のスイッチ素子Ｓ２がオン状態になることで、画素回路２０のリセットトランジスタ２４および増幅トランジスタ２５の各ドレイン電極が、第１の信号線３２を通して電流源１３１に接続される。また、バイアス電圧ＶBが高レベル（Ｈｉ）固定で、負荷ＭＯＳ１４１がオン状態にある。これにより、画素回路２０は、ソース接地型アンプとして動作する。すなわち、画素信号がソース接地型アンプによって第１の信号線３２に読み出される。このとき、非選択画素行の画素回路２０については、リセットトランジスタ２４および選択トランジスタ２６をオフ状態（図３参照）にすることで、選択画素行である単一の画素行のみをアクティブ状態とすることができる。
　以下に、第２の撮像モード時の一動作例についてより具体的に説明する。先ず、転送信号ＴＲＧが高レベル固定で、転送トランジスタ２２がオン状態において、リセット信号ＲＳＴが高レベルとなることで、リセットトランジスタ２４がオン状態となって、電荷電圧変換部２３の初期化動作が行われ、電荷電圧変換部２３の電位ＦＤが中間レベルにセットされる。
　電荷電圧変換部２３の初期化動作後、時刻ｔ31で選択信号ＳＥＬが高レベルとなることで選択トランジスタ２６がオン状態となり、次いで、時刻ｔ32でリセット信号ＲＳＴが低レベルとなることでリセットトランジスタ２４がオフ状態になる。このとき同時に、電流源１３１の電流ＩＲを下げて（プルダウンでも可）、第３の信号線３４の電位ＲＤを一旦低レベルとする。電流源１３１の電流ＩＲは定電流である。
　リセットトランジスタ２４によるリセット解除後に、光電変換部２１に光が照射されると、逆バイアス電流が発生し、電荷電圧変換部２３の電位ＦＤが徐々に低下する。このときの電位ＦＤの低下速度は、照度が高いほど大きい。図５のタイミングチャートには、高照度、中照度、低照度の低下速度を模式的に図示している。
　電荷電圧変換部２３の電位ＦＤがソース接地型アンプの閾値レベルを下回ると、第１の信号線３２を通して第３の信号線３４の電位ＲＤが上昇する。図５のタイミングチャートの例では、時刻ｔ33で高照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇し、時刻ｔ34で中照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇し、時刻ｔ35で低照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇する。この電位ＲＤが上昇するタイミングを、セレクタ１４３を通してカウンタ１４４で計測することにより、カウンタ１４４の計測結果（デジタルパルスのパルス幅）として照度信号を得ることができる。
　時刻ｔ36でリセット信号ＲＳＴが高レベルとなることで、リセットトランジスタ２４がオン状態となり、次いで、時刻ｔ37で選択信号ＳＥＬが低レベルとなることで、選択トランジスタ２６がオン状態となる。以上の一連の動作がＰＷＭ動作である。このＰＷＭ動作により、照度信号のレベルがデジタルパルスのパルス幅に変換されたことになる。
　上述のように、第１の実施の形態における撮像装置１０の第２の撮像モードにおけるＰＷＭ動作では、電荷電圧変換部２３の電位ＦＤの変化をデジタルパルスのパルス幅として読み込む（読み出す）ため、画素回路２０の電源電圧を下げることができる。これにより、第２の撮像モードでは、ＰＷＭ動作により、撮像装置１０の低消費電力化を図ることができる。
　［半導体チップ構造］
　次に、第１の実施の形態における撮像装置１０の半導体チップ構造について説明する。撮像装置１０の半導体チップ構造としては、画素回路２０と同じ半導体基板上に、画素アレイ部１１の周辺回路部を形成する平置型チップ構造を採用することもできるが、第１の実施の形態における撮像装置１０では、１層目の半導体基板４１および２層目の半導体基板４２の少なくとも２つの半導体基板が積層された積層型チップ構造を採用している。
　この積層型チップ構造において、１層目の半導体基板４１に画素回路２０を配置し、２層目の半導体基板４２に周辺回路部を配置することで、１層目の半導体基板４１には画素回路２０の作製に適したプロセスを適用でき、２層目の半導体基板４２には回路部分の作製に適したプロセスを適用できる。これにより、撮像装置１０の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
　以下に、積層型チップ構造の具体例として、積層型チップ構造１および積層型チップ構造２について説明する。積層型チップ構造の具体例については、後述する各実施の形態においても同様である。
　（積層型チップ構造１）
　図６は、本技術の第１の実施の形態における撮像装置の半導体チップ構造の積層型チップ構造１を模式的に示す分解斜視図である。積層型チップ構造１は、図３に示す回路構成に対応しており、１層目の半導体基板４１および２層目の半導体基板４２の少なくとも２つの半導体基板が積層された構造となっている。
　この積層型チップ構造１において、１層目の半導体基板４１は、光電変換部（例えば、フォトダイオード）を含む画素回路２０が行列状に２次元配置された画素チップである。１層目の半導体基板４１には、第１の信号線３２および第２の信号線３３が画素列ごとに配線されている。
　２層目の半導体基板４２は、画素アレイ部１１の周辺回路部、即ち、切替え部１３０を有する撮像モード設定部１３や、アナログ－デジタル変換回路１４０を有するアナログ－デジタル変換部１４等が形成されたロジックチップである。
　１層目の半導体基板４１上において画素回路２０が電気的に接続された第１の信号線３２および第２の信号線３３と、２層目の半導体基板４２上の切替え部１３０およびアナログ－デジタル変換回路１４０とは、Ｃｕ－Ｃｕ接続、シリコン貫通電極（ＴＳＶ）、マイクロバンプ等の接続部４３を介して電気的に接続される。
　上述のように、積層型チップ構造１は、図３に示す回路構成に対応しており、切替え部１３０、および、アナログ－デジタル変換回路１４０を２層目の半導体基板４２であるロジックチップに配置した構成となっている。
　（積層型チップ構造２）
　図７は、本技術の第１の実施の形態における撮像装置の半導体チップ構造の積層型チップ構造２を模式的に示す分解斜視図である。積層型チップ構造２は、図８に示す回路構成に対応している。図８は、積層型チップ構造２に対応した、画素回路２０、切替え部１３０、および、アナログ－デジタル変換回路１４０の配置例を示す回路図である。積層型チップ構造２も、積層型チップ構造１と同様に、１層目の半導体基板４１および２層目の半導体基板４２の少なくとも２つの半導体基板が積層された構造となっている。
　この積層型チップ構造２において、画素チップである１層目の半導体基板４１は、光電変換部（例えば、フォトダイオード）を含む画素回路２０が行列状に２次元配置されている。１層目の半導体基板４１には、第１の信号線３２および第２の信号線３３が画素列ごとに配線されている。積層型チップ構造２ではさらに、１層目の半導体基板４１上に切替え部１３０が形成されている。
　ロジックチップである２層目の半導体基板４２は、画素アレイ部１１の周辺回路部のうち、例えば、アナログ－デジタル変換回路１４０等が形成されたロジックチップである。そして、１層目の半導体基板４１上の第１の信号線３２および第２の信号線３３と、２層目の半導体基板４２上のアナログ－デジタル変換回路１４０とは、Ｃｕ－Ｃｕ接続等の接続部４３を介して電気的に接続される。
　上述のように、積層型チップ構造２は、図８に示す回路構成に対応しており、切替え部１３０を１層目の半導体基板４１である画素チップに配置し、アナログ－デジタル変換回路１４０を２層目の半導体基板４２であるロジックチップに配置した構成となっている。
　＜第２の実施の形態＞
　本技術の第２の実施の形態は、低消費電力モードである第２の撮像モードの設定時においてダイナミックレンジの向上を図る例である。なお、撮像装置１０の全体構成については、上述の第１の実施の形態と同様であるため、詳細な説明は省略する。
　上述の第１の実施の形態における撮像装置１０では、低消費電力モードである第２の撮像モードの設定時において、電流源１３１の電流ＩＲを定電流としている。電流源１３１の電流ＩＲを定電流とすると、電荷電圧変換部２３の電位ＦＤが閾値レベルを超えない低照度の信号は全て同じ強度とみなされることになる。
　そこで、本技術の第２の実施の形態における撮像装置１０では、低消費電力モードである第２の撮像モードの設定時において、電流源１３１の電流ＩＲを、時間の経過とともに所定の傾斜を持って線形に変化するスロープ状とする。電流源１３１の電流ＩＲをスロープ状とすることにより、低照度でも電荷電圧変換部２３の電位ＦＤが閾値レベルを超えて光強度を検出できるため、ダイナミックレンジの向上を図ることができる。
　図９は、本技術の第２の実施の形態における撮像装置の第２の撮像モード時の一動作例の説明に供するタイミングチャートである。なお、第２の実施の形態における撮像装置の第１の撮像モードの動作については、第１の実施の形態における撮像装置の第１の撮像モードの動作と同様である。
　先ず、転送信号ＴＲＧが高レベル固定で、転送トランジスタ２２がオン状態において、リセット信号ＲＳＴが高レベルとなることで、リセットトランジスタ２４がオン状態となって、電荷電圧変換部２３の初期化動作が行われ、電荷電圧変換部２３の電位ＦＤが中間レベルにセットされる。
　電荷電圧変換部２３の初期化動作後、時刻ｔ41で選択信号ＳＥＬが高レベルとなることで選択トランジスタ２６がオン状態となり、次いで、時刻ｔ42でリセット信号ＲＳＴが低レベルとなることでリセットトランジスタ２４がオフ状態になる。このとき同時に、電流源１３１の電流ＩＲを初期化時の電流までスロープ状に増加させる。
　リセットトランジスタ２４によるリセット解除後に、光電変換部２１に光が照射されると、逆バイアス電流が発生し、電荷電圧変換部２３の電位ＦＤが徐々に低下する。このときの電位ＦＤの低下速度は、照度が高いほど大きい。図９のタイミングチャートには、高照度、中照度、低照度の低下速度を模式的に図示している。
　電荷電圧変換部２３の電位ＦＤがソース接地型アンプの閾値レベルを下回ると、第３の信号線３４の電位ＲＤが上昇する。図９のタイミングチャートの例では、時刻ｔ43で高照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇し、時刻ｔ44で中照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇し、時刻ｔ45で低照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇する。この電位ＲＤが上昇するタイミングを、セレクタ１４３を通してカウンタ１４４で計測することによって、カウンタ１４４の計測結果（デジタルパルスのパルス幅）として照度信号を得ることができる。
　時刻ｔ46でリセット信号ＲＳＴが高レベルとなることで、リセットトランジスタ２４がオン状態となり、次いで、時刻ｔ47で選択信号ＳＥＬが低レベルとなることで、選択トランジスタ２６がオン状態となる。以上の一連の動作がＰＷＭ動作である。このＰＷＭ動作により、照度信号のレベルがデジタルパルスのパルス幅に変換されたことになる。
　上述のように、第２の実施の形態における撮像装置１０の第２の撮像モードにおけるＰＷＭ動作においても、電荷電圧変換部２３の電位ＦＤの変化をデジタルパルスのパルス幅として読み込む（読み出す）ため、画素回路の電源電圧を下げることができる。従って、第２の撮像モードでは、ＰＷＭ動作により、撮像装置１０の低消費電力化を図ることができる。さらに、電流源１３１の電流ＩＲをスロープ状とすることで、当該電流ＩＲに応じてソース接地型アンプの閾値レベルが変化するため、低照度でも電荷電圧変換部２３の電位ＦＤが閾値レベルを超えて強度を検出できる。これにより、ダイナミックレンジの向上を図ることができる。
　＜第３の実施の形態＞
　本技術の第３の実施の形態は、第１の撮像モードの設定時に出力される画素信号をサンプルホールドするサンプルホールド回路を備える撮像装置への適用例である。
　図１０は、本技術の第３の実施の形態における撮像装置の一構成例を示すシステム構成図である。図１１は、第３の実施の形態における撮像装置の画素回路と１画素列分のサンプルホールド回路、切替え部、および、アナログ－デジタル変換回路の一回路例を示す回路図である。なお、図１１には、後述する第２の撮像モード時の一動作例に対応した状態（トランジスタのＯＦＦ）を図示している。
　本技術の第３の実施の形態における撮像装置１０は、第１の撮像モードの設定時に、画素回路２０からソースフォロワ回路によって出力される画素信号をサンプルホールドするサンプルホールド部５０を備える構成となっている。サンプルホールド部５０は、全画素に対して同一のタイミングで露光を開始し、同一のタイミングで露光を終了するグローバルシャッタ（全画素一括の電子シャッタ）を実現するために設けられており、例えば、画素アレイ部１１の画素列に対応して設けられた複数のサンプルホールド回路５０１を有する構成となっている。
　複数のサンプルホールド回路５０１は、２層目の半導体基板４２上に形成されており、１層目の半導体基板４１上の対応する画素列の画素回路２０と接続部４３を介して電気的に接続されている。
　サンプルホールド回路５０１は、入力トランジスタ５１、Ｄ相用容量素子Ｃｄ、Ｐ相用容量素子Ｃｒ、Ｐ相用トランジスタ５２、Ｄ相用トランジスタ５３、接続トランジスタ５４、増幅トランジスタ５５、および、選択トランジスタ５６によって構成されている。サンプルホールド回路５０１内のトランジスタとして、例えば、ＮチャネルのＭＯＳトランジスタを用いることができる。ただし、ここで例示したＭＯＳトランジスタの導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　このサンプルホールド回路５０１において、画素回路２０からリセット信号であるＰ相信号が出力されるとき、制御信号ＳＲによる制御の下に、Ｐ相用容量素子Ｃｒに対するＰ相信号レベルのサンプルホールドが行われる。また、画素回路２０からデータ信号であるＤ相信号が出力されるとき、制御信号ＳＤによる制御の下に、Ｄ相用容量素子Ｃｄに対するＤ相信号のサンプルホールドが行われる。
　これらの動作が全画素について同時に行われる。すなわち、グローバルシャッタ方式によって露光が行われる。このグローバルシャッタ方式において、全画素について露光開始のタイミング、露光終了のタイミングが完全に一致する。
　なお、本技術の第３の実施の形態における撮像装置１０の場合、第２の信号線３３は、複数のサンプルホールド回路５０１と同じ２層目の半導体基板４２上に配線されている。
　図１２は、本技術の第３の実施の形態における撮像装置の第２の撮像モード時の一動作例の説明に供するタイミングチャートである。なお、第３の実施の形態における撮像装置１０の第１の撮像モードの動作については、基本的に、第１の実施の形態における撮像装置１０の第１の撮像モードの動作と同様である。
　第３の実施の形態における撮像装置の第２の撮像モードでは、第２のスイッチ素子Ｓ２がオン状態になることで、画素回路２０のリセットトランジスタ２４および増幅トランジスタ２５の各ドレイン電極が、第１の信号線３２を通して電流源１３１に接続される。また、バイアス電圧ＶBが低レベル（Ｌｏ）固定で、負荷ＭＯＳ１４１がオフ状態となり、代わりに、制御信号ＰＣが高レベル（Ｈｉ）固定で、サンプルホールド回路５０１の入力トランジスタ５１がオン状態になる。
　これにより、画素回路２０は、ソース接地型アンプとして動作する。すなわち、画素信号がソース接地型アンプによって第１の信号線３２に読み出される。このとき、非選択画素行の画素回路２０については、リセットトランジスタ２４および選択トランジスタ２６をオフ状態にすることで、選択画素行である単一の画素行のみをアクティブ状態とすることができる。
　以下に、第２の撮像モード時の一動作例についてより具体的に説明する。先ず、転送信号ＴＲＧが高レベル固定で、転送トランジスタ２２がオン状態において、リセット信号ＲＳＴが高レベルとなることで、リセットトランジスタ２４がオン状態となって、電荷電圧変換部２３の初期化動作が行われ、電荷電圧変換部２３の電位ＦＤが中間レベルにセットされる。
　電荷電圧変換部２３の初期化動作後、時刻ｔ51で選択信号ＳＥＬが高レベルとなることで選択トランジスタ２６がオン状態となり、次いで、時刻ｔ52でリセット信号ＲＳＴが低レベルとなることでリセットトランジスタ２４がオフ状態になる。このとき同時に、電流源１３１の電流ＩＲを下げて（プルダウンでも可）、第３の信号線３４の電位ＲＤを一旦低レベルとする。
　リセットトランジスタ２４によるリセット解除後に、光電変換部２１に光が照射されると、逆バイアス電流が発生し、電荷電圧変換部２３の電位ＦＤが徐々に低下する。このときの電位ＦＤの低下速度は、照度が高いほど大きい。図１２のタイミングチャートには、高照度、中照度、低照度の低下速度を模式的に図示している。
　電荷電圧変換部２３の電位ＦＤがソース接地型アンプの閾値レベルを下回ると、第１の信号線３２を通して第３の信号線３４の電位ＲＤが上昇する。図１２のタイミングチャートの例では、時刻ｔ53で高照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇し、時刻ｔ54で中照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇し、時刻ｔ55で低照度時の電位ＦＤが閾値レベルを下回ることによって電位ＲＤが上昇する。この電位ＲＤが上昇するタイミングを、セレクタ１４３を通してカウンタ１４４で計測することにより、カウンタ１４４の計測結果（デジタルパルスのパルス幅）として照度信号を得ることができる。
　時刻ｔ56でリセット信号ＲＳＴが高レベルとなることで、リセットトランジスタ２４がオン状態となり、次いで、時刻ｔ57で選択信号ＳＥＬが低レベルとなることで、選択トランジスタ２６がオン状態となる。以上の一連の動作がＰＷＭ動作である。このＰＷＭ動作により、照度信号のレベルがデジタルパルスのパルス幅に変換されたことになる。
　上述のように、第１の撮像モードの設定時に出力される画素信号をサンプルホールドするサンプルホールド部５０を備える構成の第３の実施の形態における撮像装置１０においても、第１の実施の形態における撮像装置１０と同様に、第１の撮像モードでは、画質が相対的に高い撮像画像をすることができるとともに、第２の撮像モードにおいてＰＷＭ動作を行うことができる。このＰＷＭ動作では、電荷電圧変換部２３の電位ＦＤの変化をデジタルパルスのパルス幅として読み込む（読み出す）ため、画素回路の電源電圧を下げることができる。従って、第３の実施の形態における撮像装置１０の第２の撮像モードにおいても、ＰＷＭ動作により、撮像装置１０の低消費電力化を図ることができる。
　＜第４の実施の形態＞
　本技術の第４の実施の形態は、第３の実施の形態の変形例であり、画素回路におけるリセットトランジスタの電源および増幅トランジスタの電源を異なる電源とした撮像装置への適用例である。
　図１３は、本技術の第４の実施の形態における撮像装置の画素回路と１画素列分のサンプルホールド回路、切替え部、および、アナログ－デジタル変換回路の一回路例を示す回路図である。
　画素回路２０が行列状に２次元配置された１層目の半導体基板４１上には、第１の信号線３２の他、第４の信号線３５が画素列ごとに配線されている。第４の信号線３５は、２層目の半導体基板４２上の切替え部１３０に対して接続部４３を介して電気的に接続されている。切替え部１３０には、高電位側電源電圧ＶＨおよび低電位側電源電圧ＶＬの各ノードの他に、高電位側電源電圧ＶＨと異なる高電位側電源電圧ＶＲのノードが設けられている。
　１層目の半導体基板４１上において、第１の信号線３２には画素回路２０のリセットトランジスタ２４のドレイン電極が電気的に接続され、第４の信号線３５には画素回路２０の増幅トランジスタ２５のドレイン電極が電気的に接続されている。
　２層目の半導体基板４２上において、接続部４３を介して第４の信号線３５に電気的に接続された切替え部１３０は、第１のスイッチ素子Ｓ１、第２のスイッチ素子Ｓ２、および、電流源１３１の他に、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４を有する構成となっている。
　第３のスイッチ素子Ｓ３は、第１の信号線３２に電気的に繋がる第１のスイッチ素子Ｓ１と、第４の信号線３５に電気的に繋がる第２のスイッチ素子Ｓ２との間に接続されている。第４のスイッチ素子Ｓ４は、高電位側電源電圧ＶＨと異なる高電位側電源電圧ＶＲのノードと第２のスイッチ素子Ｓ２との間に接続されている。
　第１～第４のスイッチ素子Ｓ１～Ｓ４のオン／オフ制御は、図１０に示すタイミング制御部１８から与えられる制御信号（図示せず）によって行われる。また、第１～第４のスイッチ素子Ｓ１～Ｓ４のオン／オフにより、第１の撮像モードおよび第２の撮像モードの設定が行われ、第１の撮像モードではグローバルシャッタモードと信号読出しモードの切り替えが行われる。
　図１４は、各撮像モードにおける第１～第４のスイッチ素子Ｓ１～Ｓ４のオン／オフ、および、リセットトランジスタ２４、増幅トランジスタ２５の各接続先電源との関係を示す図である。
　第１のスイッチ素子Ｓ１がオン、第２のスイッチ素子Ｓ２がオフ、第３のスイッチ素子Ｓ３がオン、第４のスイッチ素子Ｓ４がオフ、リセットトランジスタ２４および増幅トランジスタ２５の接続先が電源電圧ＶＨのノードで第１の撮像モードのグローバルシャッタモードが設定される。
　第１のスイッチ素子Ｓ１がオン、第２のスイッチ素子Ｓ２がオフ、第３のスイッチ素子Ｓ３がオフ、第４のスイッチ素子Ｓ４がオン、増幅トランジスタ２５の接続先が電源電圧ＶＲのノード、リセットトランジスタ２４の接続先が電源電圧ＶＨのノードで第１の撮像モードの信号読出しモードが設定される。
　第１のスイッチ素子Ｓ１がオフ、第２のスイッチ素子Ｓ２がオン、第３のスイッチ素子Ｓ３がオン、第４のスイッチ素子Ｓ４がオフ、リセットトランジスタ２４および増幅トランジスタ２５の接続先が電流源１３１で低消費電力モードであるＰＷＭ動作の第２の撮像モードが設定される。
　上述のように、画素回路２０におけるリセットトランジスタ２４の電源および増幅トランジスタ２５の電源を異なる電源とした第４の実施の形態における撮像装置１０においても、第１の実施の形態における撮像装置１０と同様に、第１の撮像モードでは、画質が相対的に高い撮像画像をすることができるとともに、第２の撮像モードにおいてＰＷＭ動作を行うことができる。このＰＷＭ動作では、電荷電圧変換部２３の電位ＦＤの変化をデジタルパルスのパルス幅として読み込む（読み出す）ため、画素回路の電源電圧を下げることができる。従って、第４の実施の形態における撮像装置１０の第２の撮像モードにおいても、ＰＷＭ動作により、撮像装置１０の低消費電力化を図ることができる。
　＜変形例＞
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　＜電子機器への適用例＞
　以上説明した本技術の実施の形態に係る撮像装置については、監視カメラや車載カメラ等のカメラシステムなどの撮像機能を備えた種々の電子機器に適用することができる。
　［カメラシステムの例］
　図１５は、本技術を適用した電子機器の一例であるカメラシステムの一構成例を示すブロック図である。
　本適用例に係るカメラシステム１００は、被写体を撮像するための装置であり、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、表示部１０４、操作部１０５、記憶部１０６、および、電源部１０７を備える。これらは、バス１０８によって相互に接続される。カメラシステム１００としては、例えば、監視カメラや車載カメラ等が想定される。
　撮像部１０２は、光電変換によって画素データを生成するものである。この撮像部１０２として、本技術の実施の形態における撮像装置を用いることができる。撮像部１０２には、入射光側に配された撮像光学系１０１によって、被写体からの光が集光されてその受光面に導かれる。撮像部１０２は、光電変換によって生成した画素データを後段のＤＳＰ回路１０３に供給する。
　ＤＳＰ回路１０３は、撮像部１０２からの画素データに対して所定の信号処理を実行するものである。表示部１０４は、画素データを表示するものである。表示部１０４としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１０５は、ユーザの操作に従って操作信号を生成するものである。記憶部１０６は、画素データなどの様々なデータを記憶するものである。電源部１０７は、撮像部１０２、ＤＳＰ回路１０３、および、表示部１０４などに電源を供給するものである。
　上記の構成のカメラシステム１００において、撮像部１０２として、本技術の実施の形態における撮像装置１０、即ち、消費電力の低減と撮像画像の画質向上の両立を図ることができる撮像装置１０を搭載することができる。
　高所、狭い空間、屋外など、撮像装置１０を含むカメラシステム１００の設置場所にコンセントや電源供給設備がない場所では、駆動源としてバッテリーを用いることになる。バッテリー駆動において、撮像装置１０を常時撮像状態とする場合では、低消費電力モードである第２の撮像モードを設定することで、バッテリーの長寿命化を図ることができる。そして、イベントを検出したとき、全画素で高解像度の撮像画像を取得する高画質モードである第１の撮像モードに切り替えることで、高精細な撮像画像を取得することができる。
　カメラシステム１００として例えば監視カメラを想定した場合、第２の撮像モードを設定し、低消費電力にて常時撮像を行い、例えば人物を検出したとき、第２の撮像モードに切り替えて撮像を行うことで、第２の撮像モードで検出した人物について、高画質の撮像画像を取得することができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１７は、撮像部１２０３１の設置位置の例を示す図である。
　図１７では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等に対して、本開示に係る技術、即ち、高画質モードである第１の撮像モードと低消費電力モードである第２の撮像モードとを設定可能な技術を適用することができる。これにより、通常の運転時は第２の撮像モードで常時撮像を行うことで、バッテリーの長寿命化を図ることができ、障害物等を検出したときに第１の撮像モードに切り替えることで、第２の撮像モードで検出した障害物等について、高画質の撮像画像を取得することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　＜本技術がとることができる構成＞
　なお、本技術は以下のような構成もとることができる。
（１）光電変換部および前記光電変換部にゲート電極が接続された増幅トランジスタを有する画素回路と、
　前記増幅トランジスタに対してその一方の電極側に接続された第１の信号線と、
　前記第１の信号線に接続された切替え部と、
　前記増幅トランジスタに対してその他方の電極側に接続された第２の信号線と、
　前記第２の信号線に比較入力端が接続された比較器と、
　前記第１の信号線および前記比較器の出力端に接続されたセレクタと、
　前記セレクタの出力端に接続されたカウンタと
を具備し、
　前記切替え部は、
　前記第１の信号線を電源ノードに選択的に接続する第１のスイッチ素子と、
　前記第１の信号線を電流源に選択的に接続する第２のスイッチ素子とを備える
撮像装置。
（２）前記切替え部は、前記第１のスイッチ素子をオン状態とし、前記第２のスイッチ素子をオフ状態として、撮像画像の画質が相対的に高い第１の撮像モードを設定し、前記第１のスイッチ素子をオフ状態とし、前記第２のスイッチ素子をオン状態として、消費電力が相対的に低い第２の撮像モードを設定する
前記（１）に記載の撮像装置。
（３）前記画素回路は、前記光電変換部で光電変換された電荷を電圧に変換する電荷電圧変換部を有し、前記第１の撮像モードの設定時にはソースフォロワ回路を構成し、前記電荷電圧変換部の電圧を、前記ソースフォロワ回路によって前記第２の信号線に読み出す
前記（２）に記載の撮像装置。
（４）前記画素回路は、前記光電変換部で光電変換された電荷を電圧に変換する電荷電圧変換部を有し、前記第２の撮像モードの設定時にはソース接地型アンプを構成し、前記電荷電圧変換部の電圧を、前記ソース接地型アンプによって前記第１の信号線に読み出す
前記（２）に記載の撮像装置。
（５）前記画素回路は、前記第２の撮像モードの設定時には、前記電荷電圧変換部の電位の変化をデジタルパルスのパルス幅として読み出す
前記（４）に記載の撮像装置。
（６）前記切替え部は、前記第２の撮像モードの撮像時においてイベントを検出したとき、前記第１の撮像モードに切り替えて撮像を行う
前記（２）に記載の撮像装置。
（７）前記第２の撮像モードの設定時において、前記電流源の電流を、時間の経過とともに所定の傾斜を持って線形に変化するスロープ状とする
前記（２）に記載の撮像装置。
（８）前記第１の撮像モードの設定時に前記画素回路から出力される画素信号をサンプルホールドするサンプルホールド回路をさらに具備する
前記（１）に記載の撮像装置。
（９）前記画素回路は、前記電荷電圧変換部をリセットするリセットトランジスタをさらに有し、
　前記増幅トランジスタに与える電源電圧と前記リセットトランジスタに与える電源電圧とを異なる電源電圧とする
前記（８）に記載の撮像装置。
（１０）光電変換部および前記光電変換部にゲート電極が接続された増幅トランジスタを有する画素回路と、
　前記増幅トランジスタに対してその一方の電極側に接続された第１の信号線と、
　前記第１の信号線に接続された切替え部と、
　前記増幅トランジスタに対してその他方の電極側に接続された第２の信号線と、
　前記第２の信号線に比較入力端が接続された比較器と、
　前記第１の信号線および前記比較器の出力端に接続されたセレクタと、
　前記セレクタの出力端に接続されたカウンタと
を備える撮像装置を具備する電子機器であって、
　前記切替え部は、
　前記第１の信号線を電源に選択的に接続する第１のスイッチ素子と、
　前記第１の信号線を電流源に選択的に接続する第２のスイッチ素子とを備える
電子機器。
　１０　撮像装置
　１１　画素アレイ部
　１２　垂直走査部
　１３　撮像モード設定部
　１４　アナログ－デジタル変換部
　１５　メモリ部
　１６　データ処理部
　１７　出力部
　１８　タイミング制御部
　１９　参照信号生成部
　２０　画素回路（画素）
　２１　光電変換部（フォトダイオード）
　２２　転送トランジスタ
　２３　電荷電圧変換部
　２４　リセットトランジスタ
　２５　増幅トランジスタ
　２６　選択トランジスタ
　３１　画素制御線
　３２　第１の信号線
　３３　第２の信号線
　３４　第３の信号線
　３５　第４の信号線
　４１　１層目の半導体基板
　４２　２層目の半導体基板
　４３　接続部
　５０　サンプルホールド部
　１３０　切替え部
　１３１　電流源
　１４０　アナログ－デジタル変換回路
　１４１　負荷ＭＯＳ
　１４２　比較器
　１４３　セレクタ
　１４４　カウンタ
　５０１　サンプルホールド回路
　Ｓ１　第１のスイッチ素子
　Ｓ２　第２のスイッチ素子
　Ｓ３　第３のスイッチ素子
　Ｓ４　第４のスイッチ素子

Claims (10)

  1. 　光電変換部および前記光電変換部にゲート電極が接続された増幅トランジスタを有する画素回路と、
    　前記増幅トランジスタに対してその一方の電極側に接続された第１の信号線と、
    　前記第１の信号線に接続された切替え部と、
    　前記増幅トランジスタに対してその他方の電極側に接続された第２の信号線と、
    　前記第２の信号線に比較入力端が接続された比較器と、
    　前記第１の信号線および前記比較器の出力端に接続されたセレクタと、
    　前記セレクタの出力端に接続されたカウンタと
    を具備し、
    　前記切替え部は、
    　前記第１の信号線を電源ノードに選択的に接続する第１のスイッチ素子と、
    　前記第１の信号線を電流源に選択的に接続する第２のスイッチ素子とを備える
    撮像装置。
  2. 　前記切替え部は、前記第１のスイッチ素子をオン状態とし、前記第２のスイッチ素子をオフ状態として、撮像画像の画質が相対的に高い第１の撮像モードを設定し、前記第１のスイッチ素子をオフ状態とし、前記第２のスイッチ素子をオン状態として、消費電力が相対的に低い第２の撮像モードを設定する
    請求項１記載の撮像装置。
  3. 　前記画素回路は、前記光電変換部で光電変換された電荷を電圧に変換する電荷電圧変換部を有し、前記第１の撮像モードの設定時にはソースフォロワ回路を構成し、前記電荷電圧変換部の電圧を、前記ソースフォロワ回路によって前記第２の信号線に読み出す
    請求項２記載の撮像装置。
  4. 　前記画素回路は、前記光電変換部で光電変換された電荷を電圧に変換する電荷電圧変換部を有し、前記第２の撮像モードの設定時にはソース接地型アンプを構成し、前記電荷電圧変換部の電圧を、前記ソース接地型アンプによって前記第１の信号線に読み出す
    請求項２記載の撮像装置。
  5. 　前記画素回路は、前記第２の撮像モードの設定時には、前記電荷電圧変換部の電位の変化をデジタルパルスのパルス幅として読み出す
    請求項４記載の撮像装置。
  6. 　前記切替え部は、前記第２の撮像モードの撮像時においてイベントを検出したとき、前記第１の撮像モードに切り替えて撮像を行う
    請求項２記載の撮像装置。
  7. 　前記第２の撮像モードの設定時において、前記電流源の電流を、時間の経過とともに所定の傾斜を持って線形に変化するスロープ状とする
    請求項２記載の撮像装置。
  8. 　前記第１の撮像モードの設定時に前記画素回路から出力される画素信号をサンプルホールドするサンプルホールド回路をさらに具備する
    請求項１記載の撮像装置。
  9. 　前記画素回路は、前記電荷電圧変換部をリセットするリセットトランジスタをさらに有し、
    　前記増幅トランジスタに与える電源電圧と前記リセットトランジスタに与える電源電圧とを異なる電源電圧とする
    請求項８記載の撮像装置。
  10. 　光電変換部および前記光電変換部にゲート電極が接続された増幅トランジスタを有する画素回路と、
    　前記増幅トランジスタに対してその一方の電極側に接続された第１の信号線と、
    　前記第１の信号線に接続された切替え部と、
    　前記増幅トランジスタに対してその他方の電極側に接続された第２の信号線と、
    　前記第２の信号線に比較入力端が接続された比較器と、
    　前記第１の信号線および前記比較器の出力端に接続されたセレクタと、
    　前記セレクタの出力端に接続されたカウンタと
    を備える撮像装置を具備する電子機器であって、
    　前記切替え部は、
    　前記第１の信号線を電源ノードに選択的に接続する第１のスイッチ素子と、
    　前記第１の信号線を電流源に選択的に接続する第２のスイッチ素子とを備える
    電子機器。
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