KR20210015698A - 화합물 반도체를 이용한 반도체 소자 구조 및 그 제조 방법 - Google Patents

화합물 반도체를 이용한 반도체 소자 구조 및 그 제조 방법 Download PDF

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KR20210015698A
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아르민 클룸프
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프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베.
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Abstract

본 발명은 제1 주 표면(11)과 제2 주 표면(12) 사이에서 기판(10)을 통해 완전히 연장되는 수직 비아(13) 뿐만 아니라 제1 기판 측(1) 상에 위치된 제1 주 표면(11) 및 반대쪽의 제2 기판 측(2) 상에 위치된 제2 주 표면(12)을 갖는 기판(10)을 포함하는 반도체 구조(100)에 관한 것이다. 제1 기판 측(1) 상에, 비아(13)에 전기적으로(galvanically) 연결되는 금속화 층(31)이 비아(13)의 영역에 배열된다. 금속화 층(31)에 전기적으로(galvanically) 연결된 화합물 반도체 층(21)이 금속화 층(31) 상에 배열된다. 또한, 본 발명은 이러한 반도체 소자 구조(100)를 제조하는 방법에 관한 것이다.

Description

화합물 반도체를 이용한 반도체 소자 구조 및 그 제조 방법{SEMICONDUCTOR DEVICE STRUCTURE WITH COMPOUND SEMICONDUCTOR AND METHOD FOR PRODUCING THE SAME}
본 발명은 화합물 반도체를 갖는 반도체 소자(device) 구조, 이러한 반도체 소자 구조를 갖는 3차원 반도체 소자 및 이러한 반도체 소자 구조를 제조하는 방법에 관한 것이다.
본 발명은 3D 시스템 통합 분야에서 특히 유리하게 사용될 수 있다. 3차원 통합은 평면 기술을 통해 제조된 소자의 수직 연결(기계적 및 전기적)이다. 후자는 회로 구조가 수평 2차원 평면(수평 주 기판 평면이라고도 함)에 배열되기 때문에 2차원 또는 2D 시스템이라고도 한다. 기존의 평면 기술로 제조되고 서로 위에 배열된 적어도 2개의 2차원 시스템은 수직으로 연결되어 3D 시스템을 형성할 수 있다. 여기서, 수직 방향은 각각의 2D 시스템의 위에서 언급된 수평 2차원 평면 또는 집적 회로 또는 도핑된 영역과 같은 각각의 기판을 가로질러 평면(수평) 방식으로 확장되는 소자 구조와 관련되며, 여기서 수직 방향은 본질적으로 수평면에 수직이다. 따라서, 3D 시스템(수직 및 수평)은 서로의 상부에 수직으로 배열된 적어도 2개 이상의 2D 시스템(수평)을 포함할 수 있다.
3D 시스템은 주로 두 가지 주요 그룹으로 나뉜다. 소위 3D 패키징에서는 칩이나 다이와 같은 두 개 이상의 개별 어셈블리가 서로의 위에 수직으로 적층되고 3차원적으로 배열된 패키지로 통합된다. 개별 어셈블리는 수직 비아를 통해 서로 연결된다. 여기서, 개별 칩의 회로는 단일 공통 회로에 통합되지 않는다. 마치 인쇄 회로 기판의 다른 하우징에 장착된 것처럼 동일하게 칩 외부에서 전기 신호를 통해 통신한다. 그러나, 소위 IC(IC = 집적 회로)에서는 공통 회로의 여러 구성 요소가 서로 수직으로 배열되고 수직 비아를 통해 단일 공통 회로에 연결된다. 이는 3D IC가 단일 IC처럼 작동함을 의미한다. 모든 칩 레벨의 모든 구성 요소는 동일한 설계 방식에 따라 수직 및 수평 모두에서 3D IC 내에서 서로 통신한다.
본 개시의 목적상, 3차원 시스템 통합, 3D 시스템 또는 3차원 반도체 소자 등이 논의되는 경우, 이것은 항상 위에서 언급된 주요 그룹 모두를 포함한다.
3차원 통합 마이크로 전자 시스템의 장점은 무엇보다도 평면 기술에서 전통적으로 제조된 2차원 시스템에 비해 동일한 설계 규칙으로 얻을 수 있는 더 높은 패킹 밀도와 스위칭 속도이다. 이러한 더 높은 스위칭 속도는 한편으로는 개별 소자 또는 회로 간의 전도 경로가 더 짧기 때문이며 다른 한편으로는 병렬 정보 처리 옵션 때문이다.
또한, 3D 시스템은 통합 밀도를 높일 때 2D 시스템에 비해 장치의 풋 프린트를 작게 유지할 수 있다는 장점이 있는데, 통합 밀도가 증가하면 2D에서 측면(또는 수평) 방향으로 더 많은 공간 요구 사항이 발생하는 한편, 3D 시스템에서 추가로 사용 가능한 공간은 수직 방향으로 사용되기 때문이다.
이것은 제한된 공간으로 인해 측면 방향으로의 확장이 바람직하지 않은 뉴런 형태(neuromorphic) 또는 뉴런 네트워크에서 특히 유리할 수 있다. 또한, 빠른 스위칭 속도와 낮은 전력 소비는 이러한 애플리케이션에서 특히 바람직하다. 이것은 기존의 2D 시스템보다 3D 시스템에서 훨씬 더 잘 실현될 수 있다. 예를 들어, 3D 시스템에서 최소 전력 소비는 신호 드라이버의 누락으로 인한 최소 전도성 트레이스에 의해 활성화될 수도 있다.
비 실리콘 기반 뉴런 네트워크에 필요한 재료 및/또는 제조 기술은 대부분 SMOS와 호환되지 않는다. 현재의 최신 기술에 따르면 금, 백금, 팔라듐과 같은 모든 종류의 귀금속뿐만 아니라 몰리브덴, 구리, 티타늄 또는 텅스텐과 같은 덜 귀금속이 사용된다. 멤리스터 또는 멤트랜지스터와 같은 시냅스 및 뉴런의 에뮬레이션에 필요한 소자의 제조 온도(최대 800℃)는 부분적으로 준비 처리된 CMOS 회로의 최대 허용 온도(최대 450℃)보다 높다. 따라서, CMOS 처리와는 별개로 제조가 필요하다. 그러나 CMOS 또는 아날로그 칩에 대한 뉴런 소자 또는 네트워크의 공간적 근접성은 신호가 추가로 처리되거나 렌더링되어야 하기 때문에 유리하다.
지금까지의 접근 방식은 실리콘을 반도체로 사용하는 CMOS 기술의 틀 안에 있을 뿐이다. 현재, 출원인은 위에서 설명한 관련 문제에 대한 해결책을 알지 못한다. 종래 기술에서, 실리콘 구조는 작은 풋 프린트를 가능하게 할뿐만 아니라 소위 완전 공핍을 전자 효과로 사용하기 위해 수직으로 구조화된다(실리콘 기술이 적용된 FinFET). FinFET에서 먼저 핀을 실리콘 기판에 에칭한 다음 LPCVD 공정을 통해 고농도로 도핑된 폴리실리콘을 핀에 퇴적시킨다(deposit). 이것은 예를 들어 트랜지스터로 사용될 수 있는 3차원 구조 결과를 가져온다. 이 3차원 구조를 3D 시스템으로 추가 통합은 항상 칩의 개별 금속 도체 추적 평면을 통해 장치의 도핑 영역에 간접적으로 연결된 비아를 통해 이루어진다.
전기적 특성으로 인해 단결정 실리콘이 다결정 실리콘보다 바람직하다. 그러나, 공정 제어에서 단결정 실리콘 퇴적을 위해서는, 온도는 실리콘의 용융 온도까지 증가해야 하는데, 이는 필연적으로 기본 구성 요소 구조, 특히 CMOS 기술에서 제조된 구조가 복구 불가능하게 손상되는 효과를 가져온다.
따라서, 본 발명의 목적은 3D 시스템을 제조하기 위한 구성 요소로 사용될 수 있는 실리콘 기반 소자 구조에 대한 대안을 제공하는 것이다. 또한, 실리콘 기반 제조 기술과 관련된 문제가 없거나 상당히 완화된 형태로만 그러한 대체 소자 구조를 제조하는 방법을 제공하는 것이 바람직할 것이다.
이러한 목적을 해결하기 위해, 청구항 1의 특징을 갖는 반도체 소자 구조 및 청구항 14의 특징을 갖는 이를 제조하는 방법이 제안된다. 실시예 및 추가적인 유리한 측면은 각각의 종속항에 기술되어 있다.
일부 실시예는 도면에 예시적으로 예시되어 있으며 아래에서 설명될 것이다.
도 1은 일 실시예에 따른 반도체 소자 구조의 개략적인 측 단면도를 도시하고,
도 2는 실시예에 따른 본 발명의 반도체 소자 구조로 생성될 수 있는 3D 반도체 소자의 개략적인 측 단면도를 도시하고,
도 3은 실시예에 따른 수직 화합물 반도체 구조를 제조하기 위한 방법의 개별 방법 단계를 설명하기 위한 개략적인 블록 다이어그램을 도시하고,
도 4a는 화합물 반도체 층은 퇴적 방법에 의해 금속화 층 상에 퇴적되는, 일 실시예에 따른 반도체 소자 구조의 연결 구조의 개략적인 측 단면도이고,
도 4b는 화합물 반도체 층이 화학적 전환에 의해 금속화 층의 적어도 일부에서 생성되는, 일 실시예에 따른 반도체 소자 구조의 연결 구조의 개략적인 측 단면도이고,
도 5a-5d는 화학적 전환에 의해 여러 금속화 층으로 여러 화합물 반도체 층이 생성되는, 일 실시예에 따른 본 발명의 반도체 소자 구조를 제조하기 위한 개별 방법 단계를 설명하기 위한 개략적인 측 단면도이다.
본 발명의 반도체 소자 구조는 제1 기판 측면에 위치한 제1 주 표면 및 반대편의 제2 기판 측면에 위치한 제2 주 표면을 갖는 기판을 포함한다. 평면 층 스택이 제1 주 표면에 배열될 수 있다. 기판은 예를 들어 전도성 기판, 비전 도성 기판 또는 반도체 기판 일 수 있으며, 예를 들어 실리콘, 유리, 또는 석영을 포함할 수 있다. 기판은 제1 주 표면과 제2 주 표면 사이에서 기판을 통해 완전히 연장되는 수직 비아를 포함한다. 평면 층 스택은 제1 기판 측면상의 비아 영역에 배열되고 비아에 갈바닉(galvanically) 연결되는 금속화 층을 포함한다. 또한, 평면 층 스택은 금속화 층 상에 배열되고 금속화 층에 갈바닉 연결된 화합물 반도체 층을 포함한다. 화합물 반도체 층은 금속화 층 상에 배열되고 금속화 층에 갈바닉 연결된 적어도 하나의 화합물 반도체를 포함한다. 화합물 반도체 층은 금속화 층 바로 위에 직접 배열될 수 있다. 상기 금속화 층 및 화합물 반도체 층은 기판의 제1 주 표면 상에 수평 또는 평면 층 스택을 형성하고, 그 위에 또는 동일 상에 배열되며, 여기서 층 스택의 개별 층은 기판의 제1 및 제2 주 표면에 각각 수평으로 그리고 본질적으로 평행하게 연장될 수 있다. 종래 기술에서, 이러한 반도체 소자 구조는 주로 실리콘 기술, 즉 원소 반도체로 제조되며 화합물 반도체는 사용되지 않는다. 실리콘의 경우 현재 금속화 층에 다결정 실리콘을 퇴적할 수 있는데, 이는 단결정 실리콘을 생성하려면 공정 제어 중에 실리콘의 용융 온도 이상으로 가열해야 하기 때문이며, 이는 금속화 층과 같은 기본 층의 파괴를 초래한다. 그러나, 화합물 반도체를 사용한 본 발명의 층 스택 생성에서, 금속화 층은 그대로 유지된다. 그 위에, 화합물 반도체는 직접적인 밴드 갭을 포함할 수 있는 반면, 실리콘과 같은 원소 반도체는 대부분 간접적인 밴드 갭을 포함한다. 직접적인 밴드 갭은 반도체의 전기적 특성을 상당히 향상시키는데, 이것이 본 발명의 화합물 반도체가 지금까지 사용된 원소 반도체(예를 들어, 실리콘)에 비해 바람직한 이유이다.
일 실시예에 따르면, 화합물 반도체 층은 단결정 화합물 반도체를 포함할 수 있다. 다결정 구조에 비해 단결정 화합물 반도체는 특히 우수한 전기적 특성을 가지고 있다. 따라서, 기존의 실리콘 기반 방법에서는 단결정 실리콘을 사용하는 것이 바람직하다. 그러나, 위에서 언급했듯이 사용 가능한 공정으로 인해 다결정 실리콘은 금속화 층에 직접 퇴적되어 복구 불가능한 손상이 발생하지 않는다. 본 명세서에 기술된 본 발명은 금속화 층 상에 직접 단결정 화합물 반도체 재료의 퇴적을 가능하게 한다. 다소 복잡한 화합물의 단결정도 단결정 화합물 반도체 재료의 일부이다.
추가 실시예에 따르면, 화합물 반도체 층은 적어도 하나의 2D 복합 재료를 포함할 수 있다. 2D 복합 재료는 여기에 설명된 2D 시스템과 혼합되어서는 안 된다. 단층 또는 단층 재료라고도 하는 2D 재료는 단순히 단일 원자 층을 포함하는 결정 재료가다. 이러한 단층 중 여러 개를 서로의 위에 적층될 수 있다. 2D 재료는 동일한 재료가 단결정 방식으로 퇴적되거나 구현되는 특성을 가지고 있다. 비정상적인 특성으로 인해 광범위한(기본) 연구의 주제가 동일하다. 일반적으로 2D 재료는 서로 다른 원소의 2차원 동소체 또는 공유 결합을 가진 서로 다른 원소의 화합물, 이른바 2D 복합 재료로 간주될 수 있다. 동소체의 2D 재료의 알려진 대표는 예를 들어 그래핀이다. 2D 복합 재료에 대한 비제한적이고 포괄적이지 않은 예로서 그래핀, 보로 니트렌, 인화게르마늄 및 황화 몰리브덴(IV)이 언급될 수 있다. 다음에서, 특히 상이한 원소의 화합물, 즉 2D 복합 재료 및 여기서 특히 화합물 반도체가 고려될 것이다. 3D 시스템에서 2D 재료를 효율적으로 통합하는 것은 여전히 시스템 및 회로 설계의 전체 성능을 제한하는 요소일뿐만 아니라 극한의 과제이다.
추가 실시예에 따르면, 화합물 반도체 층은 전이 금속 디칼코게나이드 그룹의 적어도 하나의 재료를 포함할 수 있다. 이것은 화합물 반도체 층이 전이 금속 그룹과 칼코게나이드 그룹의 원소 조합을 포함할 수 있음을 의미한다. 전이 금속 디칼코게나이드(transition metal dichalcogenides)는 TMD라고도 한다. TMD는 일반적으로 3개의 원자 평면으로 구성되며 대부분 두 개의 다른 원자 종, 즉 하나의 금속과 두 개의 칼코게나이드를 포함한다. TMD 단층이라고도 하는 전이 금속 디칼코게나이드는 MX2 유형의 원자 얇은 반도체이며, 여기서 M은 전이 금속 원자(예를 들어, Mo, W 등)를 나타내고 X는 칼코게나이드 원자(예를 들어, S, Se 또는 Te)를 나타낸다. 여기서, 일반적으로, M 원자의 한 층은 X 원자의 두 층 사이에 배열된다. 이러한 배열은 2D 재료의 상위 그룹의 일부이다. MoS2, WS2, MoSe2, WSe2, MoTe2와 같은 TMD 단층은 본 발명의 화합물 반도체 층에서 화합물 반도체로서의 사용을 특징으로 하는 직접적인 밴드 갭을 갖는다.
추가 실시예에 따르면, 화합물 반도체 층은 이황화 몰리브덴 MoS2를 포함할 수 있다. 전기적 특성으로 인해, 이황화 몰리브덴은 본 발명의 화합물 반도체 층에서 화합물 반도체로서 특히 적합하다. 또한 MoS2 단층의 두께는 6.5Å에 불과하다.
추가 실시예에 따르면, 금속화 층은 기판의 제1 주 표면 상에 직접 배열될 수 있다. 이는 예를 들어 기판이 전기 전도성 특성을 갖지 않는 경우에 적합하다. 대안적으로, 즉, 기판이 전기 전도성 특성을 갖는 경우, 전기 절연 층이 기판의 제1 주 표면과 금속화 층 사이의 제1 기판 측면에 배열될 수 있다.
추가 실시예에 따르면, 화합물 반도체 층은 퇴적에 의해 금속화 층 상에 배열될 수 있다. 여기서, 화합물 반도체 층은 금속화 층 위에 직접 퇴적될 수 있다. 화합물 반도체 재료를 퇴적하는 것은 금속화 층 상에 화합물 반도체 층을 배열하기 위한 간단하고 상대적으로 비용 효율적인 옵션을 제공한다.
대안적인 실시예에 따르면, 화합물 반도체 층은 화학적 전환에 의해 금속화 층의 적어도 일부로 형성될 수 있다. 대안적으로 또는 추가적으로, 화합물 반도체 층은 화학적 전환에 의해 금속화 층 상에 침착된 추가 층(예를 들어, 추가 금속화 층)의 적어도 일부로 형성될 수 있다. 화학적 전환은 위에서 언급된 퇴적 방법과 다른 새로운 방법을 의미한다. 화학적 전환에서 출력 층의 일부는 화학 반응에 의해 화합물 반도체 층으로 전환된다. 금속화 층 또는 추가 층은 출력 층으로 사용될 수 있다. 출력 층은 바람직하게는 금속화 층, 특히 몰리브덴과 같은 전이 금속 층이다. 이는 황과 같은 적합한 반응 파트너를 통해 전환될 수 있다. 이 화학적 전환에서, 출력 층의 적어도 일부는 TMD 단층(이 경우 MoS2)을 포함하는 2D 재료의 화합물 반도체 층으로 전환된다.
추가 실시예에 따르면, 반도체 소자 구조는 화합물 반도체 층 상에 배열되고 화합물 반도체 층에 갈바닉 연결된 제2 화합물 반도체 층을 더 포함할 수 있다. 예를 들어, 이 배열에 의해 다이오드 구조가 생성될 수 있다.
추가 실시예에 따르면, 제2 화합물 반도체 층은 적어도 하나의 2D 복합 재료를 포함할 수 있다. 따라서, 상기 언급된 (제1) 화합물 반도체 층과 같이, 제2 화합물 반도체 층은 예를 들어 전이 금속 디칼코게나이드 그룹의 적어도 하나의 재료, 특히 MoS2를 포함할 수 있다.
추가 실시예에 따르면, 반도체 소자 구조는 제2 화합물 반도체 층 상에 배열되고 제2 화합물 반도체 층에 갈바닉 연결된 제3 화합물 반도체 층을 더 포함할 수 있다. 이 배열에 의해, 예를 들어 트랜지스터 구조가 생성될 수 있다.
추가 실시예에 따르면, 제3 화합물 반도체 층은 적어도 하나의 2D 복합 재료를 포함할 수 있다. 따라서, 위에서 언급한 (제1) 화합물 반도체 층 및/또는 제2 화합물 반도체 층과 같이, 제3 화합물 반도체 층은 예를 들어 전이 금속 디칼코게나이드 그룹 및 특히 MoS2의 적어도 하나의 재료를 포함할 수 있다.
추가 실시예에 따르면, 수직 비아에 갈바닉 연결된 접촉부가 제1 및/또는 제2 기판 측면에 배열될 수 있으며, 여기서 반도체 소자 구조는 3차원 전자 반도체 소자를 생성하기 위해 이 접촉부에 의해 추가적인 별개의 전자 소자 구조에 전기적 및/또는 기계적으로 연결될 수 있으며, 여기서 반도체 소자 구조 및 추가적인 별개의 전자 소자 구조는 서로 수직으로 배열된다. 따라서, 본 발명의 반도체 소자 구조를 사용하여, 반도체 소자 구조에 그리고 특히, 접촉부에 의한 화합물 반도체 층에서 기계적으로 및/또는 갈바닉 연결된 제1 및/또는 제2 기판 측면에 대향하는 추가적인 별개의 전자 소자 구조를 배열함으로써 3차원 전자 반도체 소자(3D 시스템)를 제조할 수 있다. 별개의 전자 소자 구조는 예를 들어 평면 기술로 제조된 2차원 시스템 또는 추가의 진보적인 반도체 소자 구조일 수 있다. 이러한 방식으로 제조 가능한 3D 시스템은 3D 패키지 또는 3D IC일 수 있다.
평면 층 스택은 평면 2D 소자를 포함할 수 있고, 평면 2D 소자를 형성할 수 있거나 또는 평면 2D 소자로 구성될 수 있다. 2D 시스템의 정의와 관련하여 설명의 위 부분을 참조한다. 2D 소자는 전하 캐리어만을 전도하는 유일한 전기적 기능을 능가할 수 있는 기능을 제공할 수 있다. 이것은 2D 소자를 비아와 구별할 수 있으며, 비아는 전하 캐리어만을 수행하는 유일한 기능을 제공한다.
또한, 본 발명은 각각의 반도체 소자 구조를 제조하는 방법에 관한 것이다. 이 방법은 제1 기판 측면에 위치한 제1 주 표면 및 반대편의 제2 기판 측면에 위치한 제2 주 표면을 갖는 기판을 제공하는 것뿐만 아니라, 제1 주 표면과 제2 주 표면 사이에서 기판을 통해 완전히 연장되는 수직 비아를 구성하는 단계를 포함한다. 상기 방법은 기판의 제1 주 표면에 평면 층 스택을 배열하는 단계를 더 포함하며, 상기 평면 층 스택을 배열하는 단계는 금속화 층이 비아의 영역에서 제1 기판 측면에 배열되는 것을 포함할 수 있어, 금속화 층이 비아에 갈바닉 연결되고 화합물 반도체 층이 금속화 층 상에 배열되어, 화합물 반도체 층이 금속화 층에 갈바닉 연결되도록 한다. 방법의 장점과 관련하여 각각의 장치에 대한 위의 설명을 참조한다.
일부 실시예는 도면에 예시적으로 예시되어 있으며 아래에서 설명될 것이다.
도 1은 일 실시예에 따른 반도체 소자 구조의 개략적인 측 단면도를 도시하고,
도 2는 실시예에 따른 본 발명의 반도체 소자 구조로 생성될 수 있는 3D 반도체 소자의 개략적인 측 단면도를 도시하고,
도 3은 실시예에 따른 수직 화합물 반도체 구조를 제조하기 위한 방법의 개별 방법 단계를 설명하기 위한 개략적인 블록 다이어그램을 도시하고,
도 4a는 화합물 반도체 층은 퇴적 방법에 의해 금속화 층 상에 퇴적되는, 일 실시예에 따른 반도체 소자 구조의 연결 구조의 개략적인 측 단면도이고,
도 4b는 화합물 반도체 층이 화학적 전환에 의해 금속화 층의 적어도 일부에서 생성되는, 일 실시예에 따른 반도체 소자 구조의 연결 구조의 개략적인 측 단면도이고,
도 5a-5d는 화학적 전환에 의해 여러 금속화 층으로 여러 화합물 반도체 층이 생성되는, 일 실시예에 따른 본 발명의 반도체 소자 구조를 제조하기 위한 개별 방법 단계를 설명하기 위한 개략적인 측 단면도이다.
이하에서는 도면을 참조하여 실시예를 보다 상세히 설명하며, 동일하거나 유사한 기능을 갖는 요소에는 동일한 참조 번호가 제공된다.
블록 다이어그램에 예시되고 이를 참조하여 논의된 방법 단계는 도시되거나 설명된 순서대로 다른 방법으로도 수행될 수 있다. 또한, 장치의 특정 기능과 관련된 방법 단계는 장치의 이 기능과 정확히 상호 교환될 수 있으며, 이는 그 반대도 마찬가지이다.
도 1은 본 발명의 반도체 소자 구조(100)의 개략적인 측 단면도를 도시한다. 반도체 소자 구조(100)는 제1 기판 측면(1) 상에 위치한 제1 주 표면(11) 및 반대편의 제2 기판 측면(2) 상에 위치한 제2 주 표면(12)을 갖는 기판(10)을 포함한다.
또한, 반도체 소자 구조(100)는 수직 비아(13)를 포함한다. 수직 비아(13)는 기판(10)의 제1 주 표면(11)과 기판(10)의 제2 주 표면(12) 사이에서 기판(10)을 통해 완전히 연장된다.
수직 비아(13)는 전기 전도성 재료로 적어도 부분적으로 또는 바람직하게는 완전히 채워질 수 있다. 예를 들어, 이는 금속, 특히 전이 금속일 수 있다.
전기 전도성 층(31)은 수직 비아(13)의 영역에서 제1 기판 측면(1) 상에 배열된다. 수직 비아(13)의 영역에서 전기 전도성 층(31)이 평면도에서 수직 비아(13)를 적어도 부분적으로 덮는다는 것을 의미한다. 이는 전기 전도성 층(31)과 수직 비아(13) 사이의 신호 라우팅 경로가 가능한 한 짧게 유지될 수 있기 때문에 유리하다.
전기 전도성 층(31)은 수직 비아(13)와 동일한 재료를 가질 수 있다. 추가적으로, 전기 전도성 층(31)은 수직 비아(13)의 일부일 수 있다. 수직 비아(13)는 예를 들어 퇴적 수단과 같은 전기 전도성 재료로 채워질 수 있으며, 여기서 전기 전도성 재료는 수직 비아(13)의 영역에서 제1 기판 측면(1)에도 적어도 부분적으로 퇴적될 수 있어, 제1 기판 측면(1) 상에 퇴적된 재료가 전기 전도성 층(31)을 형성하도록 한다. 이것은 전기 전도성 층(31)이 수직 비아(13)의 재료로 형성되고 따라서 수직 비아(13)의 일부가 될 것임을 의미한다. 다시 말해, 수직 비아(13)와 전기 전도 층(31)이 일체로 형성될 수 있다.
본 명세서에 도시된 실시예에서, 전기 전도성 층(31)은 기판(10)의 제1 주 표면(11) 상에 직접 그리고 즉시 배열될 수 있다. 다른 실시예(예를 들어, 도 5a-5d)에서, 추가적인 전기 절연 층(35)이 기판(10)의 제1 주 표면(11)과 전기 전도 층(31) 사이에 배열될 수 있다. 따라서, 반대편의 제2 기판 면(2) 또는 기판(10)의 제2 주 표면(12)에 대해서도 동일하게 적용된다.
전기 전도성 층(31)은 예를 들어 금속화 층일 수 있다. 여기서, 금속화 층은 전기 전도성 층의 비제한적인 예로서 설명된다. 제1 기판 측면(1)에 배열된 금속화 층(31)은 수직 비아(13)에 갈바닉 연결된다. 금속화 층(31)은 예를 들어 전이 금속을 포함할 수 있다.
금속화 층(31)상에는 화합물 반도체 층(21)이 배열된다. 화합물 반도체 층(21)은 금속화 층(31) 바로 위에 직접 배열될 수 있다. 하나 또는 여러 개의 추가 층, 특히 전기 전도성 층이 화합물 반도체 층(21)과 금속화 층(31) 사이에 배열되는 것도 가능할 것이다. 이 경우, 화합물 반도체 층(21)은 금속화 층(31) 상의 각각의 추가 층 위에 간접적으로 배열될 것이다. 화합물 반도체 층(21)은 금속화 층(31)에 갈바닉 연결된다.
따라서, 층 스택(20)은 각각 기판(10)의 제1 기판 측면(1) 및 제1 주 표면(11) 상에 생성될 수 있다. 도시된 실시예에서, 층 스택(20)은 금속화 층(31) 및 화합물 반도체 층(21)을 포함한다. 그러나, 층 스택(20)이 후속 도면을 참조하여 후술되는 바와 같이 추가의 추가 층을 포함하는 것도 가능하다.
층 스택(20)은 평면 기술로 생성될 수 있다. 여기서, 층 스택(20)의 층들(여기서는 금속화 층(31) 및 화합물 반도체 층(21))은 각각 기판(10)의 제1 기판 측면(1) 및 제1 주 표면(11) 상에 평면 또는 수평 방식으로 배열될 수 있으며, 본질적으로 제1 기판 측면(1) 및 기판(10)의 주 표면(11) 각각에 평행하다.
화합물 반도체 층(21)과 금속화 층(31)은 동일한 층 두께를 가질 수 있다. 그러나, 다른 층 두께도 가능하다. 예를 들어, 화합물 반도체 층(21)은 금속화 층(31)보다 낮은 층 두께를 가질 수 있다. 이는 특히 금속화 층(31)이 가능한 한 크고 바람직하게는 완전히 넓은 영역에서 화합물 반도체 층(21)과 접촉하는 역할을 할 수 있다는 사실 때문일 수 있다. 반면에, 화합물 반도체 층(21)은 바람직하게는 단결정 2D 재료로서 구성될 수 있으며, 이는 단지 하나 또는 소수(예를 들어 2 내지 5개)의 개별 원자 층을 포함하고 따라서 매우 얇다.
본 발명에 따르면, 화합물 반도체 층(21)은 금속화 층(31) 상에 배열되고 금속화 층(31)에 갈바닉 연결된 화합물 반도체를 포함한다. 정의상, 화합물 반도체는 원소 반도체와 구별되어야 한다. 원소 반도체는 단일 원소, 예를 들어 실리콘으로 구성되는데 반해, 화합물 반도체는 여러 요소로 구성된다.
그 이상으로는, 화합물 반도체가 단결정일 때 유리하다. 그러나, 예를 들어, 원소 반도체 실리콘은 금속화 층 상에 단결정 방식으로 퇴적될 수 없는데, 이는 이를 위해 퇴적 온도는 처리 중에 실리콘의 용융 온도 이상으로 증가해야 하기 때문이며, 이는 실제로는 주변 부재 및 부품의 손상을 초래할 수 있다.
따라서, 일 실시예에 따르면, 화합물 반도체 층(21)은 소위 2D 재료를 포함할 수 있다. 2D 재료의보다 정확한 정의를 위해, 위 설명의 일반 부분에 있는 단락을 참조한다. 2D 재료는 특성을 가지며 따라서 동일한 재료가 금속화 층(31) 상에 단결정 방식으로 배열될 수 있다는 이점을 갖는다. 여기서, 2D 재료는 분자 수준에서 개별 원자 층, 소위 단층으로 구성된 층을 형성한다. 2D 재료는 단일 원자 층으로 구성되거나 여러 원자 층이 공통 2D 복합 재료로 결합될 수 있다.
유리하게는, 화합물 반도체 층(21)은 전이 금속 디칼코게나이드 그룹의 적어도 하나의 재료를 포함할 수 있다. 이것은 화합물 반도체 층(21)이 전이 금속 그룹과 칼코게나이드 그룹의 원소 조합을 포함할 수 있음을 의미한다. 예를 들어, 화합물 반도체 층(21)은 전이 금속 디칼코게나이드 그룹의 적어도 하나의 재료, 예를 들어 전이 금속 그룹 및 칼코게나이드 그룹의 원소 조합을 갖는 2D 복합 재료를 포함할 수 있다. 전이 금속 디칼코게나이드 또는 전이 금속 그룹과 칼코게나이드 그룹의 원소 조합은 MX2 유형의 원자 얇은 반도체이며, 여기서 M은 전이 금속 원자(예를 들어, Mo, W 등)를 나타내고 X는 칼코게나이드 원자(예를 들어, S, Se 또는 Te)를 나타낸다. 여기서, 일반적으로, M 원자의 한 층은 X 원자의 두 층 사이에 배열된다. 예를 들어 MoS2, WS2, MoSe2, WSe2, MoTe2이다.
본 발명의 반도체 소자 구조(100)는 유리하게는 3D 시스템(예를 들어, 3D IC, 3D 패키지)을 구조화하는 데 사용될 수 있다. 3D 시스템에서는 주로 평면 기술로 제조되는 여러 소자 구조가 서로 위에 수직으로 배열된다. 본 발명의 반도체 소자 구조(100)는 이러한 소자 구조 중 하나를 나타낼 수 있으며, 여기서 추가적인 분리된 소자 구조는 반도체 소자 구조(100) 위에, 즉 각각 기판(10)의 제1 기판 측면(1) 및 제1 주 표면(11)에 대향하여 수직으로 배열되고 /되거나 반도체 소자 구조(100) 아래에, 즉 각각 기판(10)의 제2 기판 측면 및 제2 주 표면(12)에 대향하여 수직으로 추가적인 별개의 소자 구조가 배열될 것이다. 따라서, 서로의 상부에 수직으로 배열된 여러 소자 구조를 갖는 3D 시스템이 형성될 수 있으며, 여기서 개별 소자 구조는 수직 비아(13)에 의해 전기적으로 그리고 가능하면 기계적으로 서로 연결될 수 있다.
도 2는 본 발명의 반도체 소자 구조(100) 및 추가적인 별개의 전자 소자 구조(101)를 갖는 본 발명의 3차원 반도체 소자(1000)의 실시예를 도시한다. 이 실시예에서, 추가적인 별개의 전자 소자 구조(101)는 본 발명의 반도체 소자 구조(100) 아래에 수직으로 배열된다. 이것은 추가적인 별개의 전자 소자 구조(101)가 각각 기판(10)의 제2 기판 측면(2) 및 제2 주 표면(12)에 대향하여 배열됨을 의미한다.
추가로, 이 실시예에서, 접촉부(110)는 제2 기판 측면(2) 상에 배열된다. 접촉부(110)는 전기 전도성 재료를 포함할 수 있다. 도시된 바와 같이, 접촉부(110)는 수직 비아(13)에 갈바닉 연결된 층을 포함할 수 있다. 도 2에 도시된 바와 같이, 선택적으로, 전기 절연 층(115)은 기판(10)의 제2 주 표면(12) 상에 배열될 수 있고, 접촉부(110) 및 접촉 층(110)은 각각이 전기 절연 층(115) 상에 배열될 수 있다. 이것은 기판(10)이 전기 전도성 특성을 가질 때 유리하다. 대안적으로, 예를 들어 기판(10) 자체가 전기 전도성 특성을 갖지 않는 경우, 접촉부(110)는 또한 기판(10)의 제2 주 표면(12) 상에 직접 배열될 수 있다. 대안적으로 또는 추가적으로, 접촉부(110)는 배선을 가질 수 있다.
이 접촉부(110)에 의해, 반도체 소자 구조(100)는 추가적인 별개의 전자 소자 구조(101)에 갈바닉 및/또는 기계적으로 연결된다. 이러한 연결은 예를 들어 소위 금속 간 화합물(intermetallic compound, IMC) 연결 방법을 통해 실현될 수 있다. 접촉부(110)는 예를 들어 하나 또는 여러 개의 금속 패드(111a)를 포함할 수 있다. 추가적인 별개의 전자 소자 구조(101)는 또한 하나 또는 여러 개의 금속 패드(111b)를 포함할 수 있다. 접촉 패드(112)는 금속 패드(111a, 111b) 사이에 배열되어 금속 패드(111a, 111b)를 서로 갈바닉 및/또는 기계적으로 연결할 수 있다. 금속 패드(111a, 111b)는 예를 들어 구리를 포함할 수 있고 접촉 패드(112)는 예를 들어 구리 및/또는 주석을 포함할 수 있다.
대안적으로 또는 추가적으로, 추가적인 별개의 소자 구조(101) 또는 추가적인 별개의 소자 구조(도시되지 않음)가 각각 기판(10)의 제1 주면(1) 및 제1 주 표면(11)에 대향하여 배열될 수 있을 것이다. 이 경우, 접촉부는 기판(10)의 제1 주 표면(11) 및 제1 주 표면(11) 상에 배열된 선택적인 전기 절연 층(105) 상에 각각 배열될 수 있고, 수직 비아(13)에 갈바닉 연결될 수 있다. 이 접촉부는 기판(10)의 제1 주 표면(11)에 대 하여 배열된 소자 구조(도시되지 않음)와 전기적으로 접촉하는 역할을 할 수 있다.
도 2에서 알 수 있는 바와 같이, 추가적인 별개의 전자 소자 구조(101)는 예를 들어 통합된 금속화 층(114)을 갖는 기판(113)을 포함할 수 있다. 금속화 층(114)은 접촉부(110)에 의해 본 발명의 반도체 소자 구조(100), 특히 화합물 반도체(21)에 갈바닉 연결될 수 있다.
따라서, 접촉부(110)는 수직 비아(13)에 갈바닉 연결될 수 있다. 이러한 배열에 의해, 도시된 3차원 전자 반도체 소자(1000)가 생성될 수 있고, 여기서 화합물 반도체 층(21)은 수직 비아(13)를 통해 별개의 전자 소자 구조(101)에 갈바닉 연결될 수 있다.
예시적으로 기판(10)의 제2 기판(2) 및 제2 주 표면(12)에 각각 반대편에 위치하는 도 2에 도시된 추가적인 별개의 전자 소자 구조(101)는 그 자체가 본 명세서에 설명된 본 발명의 반도체 소자 구조(100) 일 수 있다. 대안적으로, 도 2에 도시된 바와 같이 추가적인 별개의 전자 소자 구조(101)는 평면 기술로 제조된 2D 시스템일 수 있다. 추가적인 별개의 전자 소자 구조(101)는 예를 들어 IC를 포함할 수 있으며, 이는 3D IC를 형성하기 위해 본 발명의 반도체 소자 구조(100)의 회로 구조와 다시 협력한다. 대안적으로, 추가적인 별개의 전자 소자 구조(101)는 개별 장치, 예를 들어 본 발명의 반도체 소자 구조(100)와 함께 3D 패키지를 형성하는 칩을 포함할 수 있다.
도 2에 도시된 실시예에서, 접촉부(110)은 기판(10)과 추가적인 별개의 전자 소자 구조(101) 사이의 제2 기판 측면(2) 상에 배열된다. 대안적으로 또는 추가적으로, 추가적인 별개의 전자 소자 구조(도시되지 않음)가 반도체 소자 구조(100) 위에, 즉 기판(10)의 제1 기판 측면 및 제1 주 표면(11)에 각각 반대편에 배열될 수 있다.
추가적인 별개의 전자 소자 구조(101) 및 그 위에(도시되지 않은) 추가 별개의 전자 소자 구조가 전술 한 방식으로 본 발명의 반도체 소자 구조(100)에 연결되는 한, 본 발명의 반도체 소자 구조(100)는 이들 2개의 추가적인 별개의 전자 소자 구조 사이에 배열될 것이며, 그 결과 3차원 전자 반도체 소자(1000)(예를 들어, 3D IC 또는 3D 패키지)도 형성된다.
또한, 도 2를 참조하여 위에 배열된 (도시되지 않음) 추가적인 별개의 전자 소자 구조, 즉 각각 제1 기판 측면(1) 및 제1 주 표면(11)의 반대편에 적용된다고 논의된, 아래에, 즉 제2 기판 측면(2) 및 제2 주 표면(12) 각각에 대향하여 배열된 추가적인 별개의 전자 소자 구조(101)의 모든 특징이 있다.
도 3은 반도체 소자 구조(100)를 제조하기 위한 본 발명의 방법의 블록도를 도시한다.
블록 301에서, 제1 기판 측면(1) 상에 위치된 제1 주 표면(11) 및 대향하는 제2 기판 측면(12) 상에 위치된 제2 주 표면(12)을 갖는 기판(10)이 제공된다.
블록 302에서, 수직 비아(13)가 구조화되고, 수직 비아(13)는 제1 주 표면(11)과 제2 주 표면(12) 사이에서 기판(10)을 통해 완전히 연장된다.
블록 303에서, 금속화 층(31)이 비아(13)의 영역에서 제1 기판 측면(1) 상에 배열되어, 금속화 층(31)이 비아(13)에 갈바닉 연결된다.
블록 304에서, 화합물 반도체 층(21)이 금속화 층(31) 상에 배열되어, 화합물 반도체 층(21)이 금속화 층(31)에 갈바닉 연결된다.
단계 303 및 304가 언급된 순서로 수행될 때, 이는 층 스택(20)을 생성하며, 여기서 금속화 층(31)은 화합물 반도체 층(21)과 기판(10) 사이에 배열된다.
그러나, 단계 303 및 304는 역순으로 수행될 수도 있다. 이 경우, 층 스택(20)이 생성되고, 여기서 화합물 반도체 층(21)은 금속화 층(31)과 기판(10) 사이에 배열된다.
일반적으로, 여기에 설명된 모든 방법 단계는 또한 설명된 순서와 다른 순서로 수행될 수 있음이 적용된다.
본 발명에서, 화합물 반도체 층(21)은 금속화 층(31) 상에 두 가지 다른 방식으로 배열될 수 있다. 제1 실시예에서, 화합물 반도체 층(21)은 금속화 층(31) 상에 퇴적될 수 있다. 예를 들어, 단결정 2D 재료의 퇴적 온도는 단결정 실리콘 퇴적 온도보다 훨씬 낮을 수 있다. 따라서, 공정 호환성이 보장될 수 있다.
제2 실시예에서, 화합물 반도체 층(21)은 화학적 전환에 의해 형성될 수 있다. 이를 위해, 금속화 층(31)의 일부는 적합한 반응 파트너에 의해 화합물 반도체 층(21)으로 변형되거나 전환될 수 있다. 금속화 층(31)은 예를 들어 몰리브덴과 같은 전이 금속 그룹의 재료를 포함할 수 있다. 예를 들어, 전환에 적합한 반응 파트너는 황이다. 황은 몰리브덴과 결합하여 이황화 몰리브덴(IV) MoS2로 전환 후 단결정 2D 복합 재료 또는 단층으로 직접 존재한다.
대안적으로, 금속화 층(31)의 일부를 전환하는 대신에, 금속 및 특히 전이 금속과 같은 적절한 재료가 금속화 층(31) 상에 배열될 수 있다. 여기서, 다시, 전이 금속 그룹의 재료가 금속화 층(31) 상에 배열될 수 있다. 적합한 반응 파트너, 예를 들어 황을 사용하여, 이 추가 재료 층은 화합물 반도체 층(21)으로 변형되거나 전환 수 있다.
퇴적에 비해 화학적 전환의 이점은 금속화 층(31) 및 화합물 반도체 층(21)의 각각의 층 두께가 퇴적에서보다 화학적 전환에서 훨씬 더 낮을 수 있다는 것이다. 퇴적 동안, 화합물 반도체 층(21)은 추가 재료로서 금속화 층(31) 상에 퇴적되는데, 즉 층 스택(20)의 전체 층 두께는 금속화 층(31)의 층 두께와 그 위에 배열된 화합물 반도체 층(21)의 층 두께의 조합이다. 그러나, 화학적 전환에서, 금속화 층(31)은 적어도 부분적으로 화합물 반도체 층(21)으로 변환되거나 전환된다. 따라서, 층 스택(21)의 전체 층 두께는 단지 원래의 금속화 층(31)의 층 두께로 구성된다.
이것은 도 4a 및 4b를 참조하여 아래에서 설명된다. 도 4a는 본 발명의 반도체 소자 구조(100)의 실시예를 도시하며, 여기서 화합물 반도체 층(21)은 퇴적 공정에 의해 금속화 층(31) 상에 퇴적된다. 도 4B는 화합물 반도체 층(21)이 화학적 전환에 의해 금속화 층(31)의 적어도 일부로부터 형성된 본 발명의 반도체 소자 구조(100)의 실시예를 도시한다.
도 4a 및 4b에서, 수평 또는 평면 층 스택(20)은 금속화 층(31) 및 그 위에 퇴적된 화합물 반도체 층(21)과는 별개로 추가 층을 추가로 포함한다. 층 스택(20)은 예를 들어 제2 화합물 반도체 층(22)을 포함할 수 있다. 제2 화합물 반도체 층(22)은 전술 한 화합물 반도체 층(21) 상에 배열될 수 있으며, 이는 여러 층을 갖는 층 스택(20)에서 제1 화합물 반도체 층(21)이라고도 칭할 수 있고, 갈바닉 연결될 수 있다.
여기서, 제2 화합물 반도체 층(22)은 제1 화합물 반도체 층(21)의 금속화 층(31)과 반대편에 배열될 수 있으며, 제1 화합물 반도체 층(21)은 금속화 층(31)과 제2 화합물 반도체 층(22) 사이에 배열된다. 제2 화합물 반도체 층(22)은 제1 화합물 반도체 층(21) 상에 직접 또는 바로 배열될 수 있다.
제2 화합물 반도체 층(22)은 또한 제1 화합물 반도체 층(21)과 관련하여 전술한 재료 중 하나, 예를 들어 2D 복합 재료 및 특히 MoS2와 같은 전이 금속 디칼코게나이드 그룹의 재료를 포함할 수 있다. 제1 화합물 반도체 층(21)과 관련하여 전술한 바와 같이, 제2 화합물 반도체 층(22)은 퇴적 또는 화학적 전환에 의해 제1 화합물 반도체 층(21) 상에 배열될 수도 있다. 화학적 전환을 위해, 예를 들어, 금속 또는 전이 금속과 같은 적절한 추가 재료가 제1 화합물 반도체 층(21) 상에 사전 퇴적될 수 있으며, 이는 화학적 전환에 의해 제2 화합물 반도체 층(22)으로 변환되거나 전환될 수 있다.
추가 층이 도 4a 및 4b에 도시되어 있다. 층 스택(20)이 적어도 제1 화합물 반도체 층(21) 및 제2 화합물 반도체 층(22)을 포함하는 한, 본 발명의 반도체 소자 구조(100)는 다이오드 구조로서 구현될 수 있다.
또한, 수평 및 평면 층 스택(20)은 각각 제3 화합물 반도체 층(23)을 포함할 수 있다. 제3 화합물 반도체 층(23)은 전술 한 제2 화합물 반도체 층(22) 상에 배열될 수 있고, 갈바닉 연결될 수 있다.
여기서, 제3 화합물 반도체 층(23)은 제1 화합물 반도체 층(21)과 대향하는 제2 화합물 반도체 층(22) 측에 배열될 수 있어, 제2 화합물 반도체 층(22)은 제1 화합물 반도체 층(21)과 제3 화합물 반도체 층(23) 사이에 배열된다. 제3 화합물 반도체 층(23)은 제2 화합물 반도체 층(22) 상에 직접 또는 바로 배열될 수 있다.
제3 화합물 반도체 층(23)은 또한 제1 화합물 반도체 층(21)과 관련하여 전술 한 재료 중 하나, 예를 들어 2D 복합 재료 및 특히 MoS2와 같은 전이 금속 디칼코게나이드 그룹의 재료를 포함할 수 있다. 제1 화합물 반도체 층(21)을 참조하여 전술 한 바와 같이, 제3 화합물 반도체 층(23)은 퇴적 또는 화학적 전환에 의해 제2 화합물 반도체 층(22) 상에 배열될 수도 있다. 화학적 전환을 위해, 예를 들어, 금속 또는 전이 금속과 같은 적절한 추가 재료가 제2 화합물 반도체 층(22) 상에 사전 퇴적될 수 있으며, 이는 화학적 전환에 의해 제3 화합물 반도체 층(23)으로 변환되거나 전환될 수 있다.
층 스택(20)이 도 4a 및 4b에 도시된 화합물 반도체 층, 즉 제1 화합물 반도체 층(21), 제2 화합물 반도체 층(22) 및 제3 화합물 반도체 층(23)을 포함하는 한, 본 발명의 반도체 소자 구조(100)는 트랜지스터 구조로 실현된다.
예를 들어 금속화 층과 같은 추가 층이 개별 층(21, 22, 23, 31) 사이에 배열되는 것도 가능하다.
전술한 바와 같이, 화학적 전환에 의해 금속화 층(31) 상에 화합물 반도체 층(21)을 배열하는 것은 화합물 반도체 층(21)을 퇴적할 때보다 전체 두께가 얇다는 이점을 가질 수 있다.
따라서, 예를 들어 도 4a에서 화합물 반도체 층(21)이 금속화 층(31) 상에 직접 퇴적되는 것을 알 수 있다. 여기서, 금속화 층(31)은 층 두께(D31)를 포함하고 화합물 반도체 층(21)은 층 두께(D21)를 포함한다. 두 층은 함께 두 층 두께(D21 및 D31)로 구성된 전체 층 두께(D)를 갖는다.
도 4b에서, 화합물 반도체 층(21)은 화학적 전환에 의해 금속화 층(31)의 적어도 일부로 형성되는 것을 알 수 있다. 금속화 층(31)의 원래 층 두께는 도시된 층 두께(D)에 대응한다. 상부, 즉 금속화 층(31)의 제1 기판(1)과 기판(10)의 제1 주면(11)을 향하는 부분이 각각 화학적으로 전환되어 화합물 반도체 층(21)이 생성되었다. 이는 금속화 층(31)의 일부가 화합물 반도체 층(21)으로 전환되었음을 의미한다.
따라서, 금속화 층(31)의 원래 층 두께(D)는 화합물 반도체 층(21)의 층 두께(D21)만큼 감소된다. 화학적 전환 후 남은 금속화 층(31)의 층 두께는 D31로 표시된다. 따라서, 화학적 전환에 의해 생성된 금속화 층(31) 및 화합물 반도체 층(21)을 갖는 층 스택(20)의 전체 층 두께(D)는 금속화 층(31)의 원래 층 두께(D)에 대응하고, 도 4a에 도시된 층(21, 31)의 전체 층 두께(D)보다 낮으며, 여기서 화합물 반도체 층(21)은 금속화 층(31) 상에 퇴적된다.
또한, 도 4a와 4b를 직접 비교해 보면, 화학적 전환에 의해 생성된 전체 층 스택(20)이 퇴적에 의해 생성된 층 스택(20)보다 상당히 낮음을 알 수 있다.
선택적으로, 추가 절연체 층(34)(예를 들어, 유전체)이 제1 기판 측면(1) 상에 배열될 수 있다. 절연체 층(34)은 예를 들어 기판(10)의 제1 주 표면(11) 상에 직접 배열될 수 있다. 절연체 층(34)은 기판(10)상의 추가의 전기 전도성 구조와 관련하여 측면으로 금속화 층(31)을 전기적으로 절연시킬 수 있다.
본 발명의 반도체 소자 구조(100)는 또한 도시된 3개보다 많은 화합물 반도체 층(21, 22, 23)을 포함할 수 있다. 예를 들어, 제4 화합물 반도체 층은 제3 화합물 반도체 층(23) 상에 배열될 수 있다. 이 경우, 예를 들어 사이리스터 구조가 생성될 수 있다. 또한, 제4 화합물 반도체 층 상에 제5 화합물 반도체 층이 배열될 수 있다. 이 경우 예를 들어 멤리스터 구조가 생성될 수 있다.
추가로, 도 4a에 도시된 화합물 반도체 층(21) 및 도 4b에 도시된 화합물 반도체 층(21)은 각각 상이한 재료 및 상이한 반도체를 가질 수 있다. 추가로, 도 4a에 도시된 화합물 반도체 층(21)은 예를 들어 금속화 층(31) 상에 미리 퇴적된 전이 금속 층의 화학적 전환에 의해 형성될 수 있다. 이것은 층, 예를 들어 금속 층, 특히 전이 금속 층이 예를 들어 배열될 수 있음을, 예를 들어 금속화 층(31) 상에 퇴적될 수 있음을 의미한다. 이 이전에 퇴적된 층은 적합한 반응 파트너를 사용하는 화학적 전환에 의해 화합물 반도체 층(21)으로 완전히 또는 부분적으로 전환되거나 변형될 수 있다. 그 결과, 전환 또는 생성된 화합물 반도체 층(21)이 금속화 층(31) 상에 배열된다.
도 5a 내지 5d는 상이한 공정 시간에서 본 발명의 반도체 소자 구조(100)의 제조를 도시하며, 여기서 화합물 반도체 층(21)은이 예에서 화학적 전환에 의해 금속화 층(31)의 일부로부터 생성된다. 금속화 층(31) 상에 화합물 반도체 층(21)의 전술한 퇴적이 또한 가능할 것이다.
이 예에 따르면, 기판(10)은 여러 수직 비아(13)를 포함할 수 있다. 기판(10)이 전기 전도성 특성을 갖는 한, 비아(13)는 전기 절연 층(14)에 의해 기판(10)에 대해 선택적으로 전기적으로 절연될 수 있다. 이는 수직 비아(13)가 기판(10)에 대해 전기적으로 절연된 수직 비아로 구성될 수 있음을 의미한다. 또한, 선택적으로, 전기 절연 커버 층(31)이 제1 기판 측면(1) 상에, 예를 들어 기판(10)의 제1 주 표면(11) 상에 직접 배열될 수 있으며, 여기서 비아(13)는이 전기 절연 덮개 층(35)을 통해 연장될 수 있다. 전기 절연 덮개 층(35)은 예를 들어 평탄화된 유전체일 수 있다.
금속화 층(31)은 비아(13)의 영역에서 제1 기판 측면(31) 상에 배열될 수 있고 각각의 비아(13)에 갈바닉 연결될 수 있다. 예를 들어, 상기 도면에서 설명된 바와 같이, 금속화 층(31)은 기판(10)의 제1 주 표면(11) 상에 직접 배열될 수 있거나, 금속화 층(31)은 존재하는 경우 도 5a-5d에서 도시된 바와 같이 전기 절연 덮개 층(35) 상에 배열될 수 있다.
기판(10) 상의 추가의 전기 전도성 구조에 대해 측 방향으로 금속화 층(31)을 전기적으로 절연할 수 있는 절연체 층(34)은 선택적으로 제1 기판 측면(1) 상, 예를 들어 기판(10)의 제1 주 표면(11)에 직접 또는 존재하는 경우 전기 절연 덮개 층(35) 상에 배열될 수 있다. 절연체 층(34)은 예를 들어 평탄화된 유전체일 수 있다.
추가 층, 예를 들어 제2 금속화 층(32)은 금속화 층(31) 상에 배열될 수 있다. 예를 들어, 제3 금속화 층(33)과 같은 추가 층이 제2 금속화 층(32) 상에 다시 배열될 수 있다. 본 발명의 각 실시예에서, 금속화 층(31, 32, 33)은 적어도 하나의 전이 금속을 포함할 수 있거나 전이 금속 층으로서 구성될 수 있다.
도 5b에서 볼 수 있는 바와 같이, 금속화 층(31, 32, 33)은 화학적 전환에 의해 적어도 부분적으로 화합물 반도체 층(21, 22, 23)으로 전환될 수 있다. 예를 들어, 기판(10)으로부터 멀리 향하는 제1 금속화 층(31)의 상부 부분은 도 4b를 참조하여 전술 한 바와 같이 화학적 전환에 의해 제1 화합물 반도체 층(21)으로 변환되거나 전환될 수 있다. 제2 금속화 층(32)은 화학적 전환에 의해 제2 화합물 반도체 층(22)으로 완전히 또는 부분적으로 변환되거나 전환될 수 있다. 제3 금속화 층(33)은 화학적 전환에 의해 제3 화합물 반도체 층(23)으로 완전히 또는 부분적으로 변환되거나 전환될 수 있다. 개별 층은 모두 공통 단계에서 화학적으로 전환될 수 있는데, 즉 먼저 모든 금속화 층(31, 32, 33)이 서로의 상부에 배열되고 이어서 예를 들어 화학적 전환을 위한 적절한 반응 파트너를 동시에 추가함으로써 금속화 층(31, 32, 33)이 함께 화학적으로 전환된다.
그 결과, 도 5b에 도시된 적어도 하나의 금속화 층(31) 및 그 위에 배열된 화합물 반도체 층(21)을 포함하는 본 발명의 반도체 소자 구조(100)가 된다.
주변 비아(13) 상에 배열된 제1 금속화 층(31)의 영역은 또한 화학적 전환에 의해 화합물 반도체 층으로 완전히 또는 부분적으로 변환되거나 전환될 수 있다.
도 5c에서 알 수 있는 바와 같이, 선택적으로 하나 또는 여러 개의 패시베이션 층(51)이 제1 기판 측면(1) 상에 배열될 수 있다. 패시베이션 층(51)은 비아(13) 위에 배열된 각각의 층(21, 22, 23, 31)의 영역에 개구(52)를 포함할 수 있다.
도 5d에서 알 수 있는 바와 같이, 하나 또는 여러 개의 연결 금속화 층(61)이 제1 기판 측면(1), 특히 전술 개구(52)의 영역에 배열될 수 있다.
추가적으로, 기판(10)은 수직 비아(13)가 노출될 때까지 각각 후면으로부터, 즉 제2 기판 측면(2) 및 제2 주 표면(12)으로부터 후면 박형화될 수 있다. 이러한 방식으로, 화합물 반도체 층(21)이 수직 비아(13)를 통해 제2 주 표면(12)에 대향하여 배열된 추가적인 별개의 소자 구조(도시되지 않음)에 연결된다는 점에서 도시된 반도체 소자 구조(100)는 3D 시스템에 통합될 수 있다.
도시된 배열에서, 소자 반도체 구조(100)는 트랜지스터 구조를 형성할 수 있다. 여기서, 3개의 화합물 반도체 층(21, 22, 23)이 서로의 상부에 배열되어 트랜지스터 구조를 실현하는 3개의 교번하는 p-n 접합을 형성할 수 있다. 연결 유형에 따라, 제1 화합물 반도체 층(21)은 트랜지스터의 이미터 층을 제공할 수 있다. 제2 화합물 반도체 층(22)은 트랜지스터의 베이스 층을 제공할 수 있다. 그리고 제3 화합물 반도체 층(23)은 트랜지스터의 컬렉터 층을 제공할 수 있다. 이미터 층과 컬렉터 층도 교환될 수 있다. 일반적으로, 이미터 층은 베이스 층보다 더 높은 전하 캐리어 밀도를 가질 것이고, 베이스 층은 다시 컬렉터 층보다 더 높은 전하 캐리어 밀도를 가질 것이다.
상기 설명은 도 5a-5d에 도시된 3개의 화합물 반도체 층(21, 22, 23)을 갖는 트랜지스터 구조의 경우에 적용된다. 본 발명의 소자 반도체 구조가 2개의 화합물 반도체 층(21, 22)을 포함하는 다이오드 구조로 구성되는 한, 상기 내용이 그에 따라 적용된다.
위의 양태들이 본 발명의 반도체 소자 구조(100)의 맥락에서 설명되었지만, 이러한 양태는 또한 장치의 블록 또는 장치가 각각의 방법 단계 또는 방법 단계의 특징으로 간주될 수 있도록 본 발명의 반도체 소자 구조(100)를 제조하기 위한 각각의 방법에 대한 설명을 나타낸다는 것이 명백하다. 유사하게, 방법 단계의 맥락에서 또는 방법 단계로서 설명된 양태는 또한 각각의 블록의 설명 또는 각각의 장치의 세부 사항 또는 특징을 나타낸다.
다음에서, 본 발명은 다시 간단히 요약될 것이다.
특히, 본 발명은 3차원 전자 시스템(1000), 특히 3차원 집적 회로를 생성하는 방법에 관한 것이다. 3차원 통합은 소자의 수직 연결(기계적 및 전기적)을 의미한다. 3차원 통합 전자 시스템(1000)의 장점은 특히 2차원 시스템(평면 기술)과 비교하여 얻을 수 있는 더 높은 패킹 밀도 및 스위칭 속도(짧은 전도 경로로 인해)이다.
본 발명의 반도체 소자 구조(100)는 단결정(2D) 반도체 재료와 다음 서브 시스템(101)에 대한 전기 접촉 사이의 3D 시스템(1000) 내에서 가능한 가장 짧은 연결을 실현한다. 이것은 예를 들어 저손실 뉴런 네트워크를 위한 3D 시스템 구조와 같이 뉴런 형태의 네트워크를 위한 최소 풋 프린트 및 최소 전력 소비를 갖는 전자 장치의 수직 구조에 특히 유리할 수 있다.
이를 위해, 본 발명에 따라 반도체 구조(21)와 직접 접촉하는 기판(10)을 통해(기판 비아를 통해(through substrate via, TSV)) 전기적으로 절연된 비아(13)를 생성하는 것이 제안된다. TSV(13)가 먼저 생성될 수 있다. 반도체 층(21)은 TSV(13) 상에 퇴적되고 구조화될 수 있거나 직접 화학 반응에 의해 국부적으로 생성될 수 있다. 추가 퇴적 또는 화학적 전환을 통해 적어도 하나의 TSV 13을 포함하는 더 복잡한 반도체 소자가 생성된다. TSV 금속과 소자(100)의 반도체 층(21, 22, 23) 사이에 다른 금속 또는 반도체 층이 접촉 저항을 조정하기 위한 버퍼 층으로 도입될 수 있다. 이것은 3D 시스템(1000)의 타겟 칩뿐만 아니라 반도체(21)와 TSV(13) 사이의 가능한 가장 짧은 연결을 제공한다.
본 발명의 실시예는 13 및 화합물 반도체 구조(21)를 통해 기판에 대한 마이크로 전자 연결을 형성한다.
본 발명의 일 측면에 따르면, 다음 단계를 포함하는 적어도 2개의 전기 부품을 연결하는 방법이 제안된다:
기판(10)을 제공하는 단계,
기판(10)에 대해 전기적으로 절연된 기판(10)을 통해 전도성 채널(13)을 생성하는 단계,
전기 전도성 방식으로 전도성 채널(13)에 연결된 접촉 요소(31)를 생성하는 단계,
전기 전도성 방식으로 접촉 요소(31)에 연결된 제1 화합물 반도체 층(21)을 생성하는 단계,
전기 전도성 방식으로 제1 화합물 반도체 층(21)에 연결된 제2 화합물 반도체 층(22)을 생성하는 단계, 및
제2 화합물 반도체 층(22)에 전기 전도성으로 연결된 제3 화합물 반도체 층(23)을 생성하는 단계.
추가 양태에 따르면, 화합물 반도체 층(21, 22, 23) 중 적어도 하나는 퇴적에 의해 생성된다.
추가 양태에 따르면, 화합물 반도체 층(21, 22, 23) 중 적어도 하나는 퇴적에 의해 생성된다.
도 5a-5d는 트랜지스터 구조를 생성하기 위한 국소 화학적 전환의 예에서 반도체 층(21)과 접촉하는 TSV(13)를 제조하기 위한 층 시퀀스 및 과정을 도시한다.
또한, 이하에서 마이크로 전자 연결 소자로도 지칭되는 반도체 소자 구조(100)가 제안되며, 이는 다음을 포함한다:
기판(10),
기판(10)에 대해 전기적으로 절연된 기판(10)을 통과하는 채널(13),
전기 전도성 방식으로 전도성 채널(13)에 연결된 접촉 요소(31),
전기 전도성 방식으로 접촉 요소(31)에 연결된 제1 화합물 반도체 층(21),
전기 전도성 방식으로 제1 화합물 반도체 층(21)에 연결된 제2 화합물 반도체 층(22), 및
제2 화합물 반도체 층(22)에 전기 전도성으로 연결된 제3 화합물 반도체 층(23)을 포함한다.
본 발명은 다음의 실시예에 의해 추가로 실현될 수 있다:
1. 반도체 소자 구조(100)에 있어서:
제1 주 표면(11)이 제1 기판 측면(1)에 위치하고 제2 주 표면(12)이 반대편의 기판 측면(2)에 위치하는 기판(10);
제1 주 표면(11)과 제2 주 표면(12) 사이에서 기판(10)을 통해 완전히 연장되는 수직 비아(13);
비아(13)에 갈바닉 연결되는 비아(13)의 영역에서 제1 기판 측면(1) 상에 배열된 금속화 층(31); 및
금속화 층(31) 상에 배열되고 금속화 층(31)에 갈바닉 연결된 화합물 반도체 층(21);을 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
2. 제1 실시예에 있어서,
화합물 반도체 층(21)은 단결정 화합물 반도체를 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
3. 제1 실시예 또는 제2 실시예에 있어서,
화합물 반도체 층(21)은 적어도 하나의 2D 복합 재료를 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
4. 제1 실시예 내지 제3 실시예 중 어느 한 실시예에 있어서,
화합물 반도체 층(21)은 전이 금속 그룹과 칼코게나이드 그룹의 원소 조합을 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
5. 제1 실시예 내지 제4 실시예 중 어느 한 실시예에 있어서,
금속화 층(31)은 기판(10)의 제1 주 표면(11)에 직접 배열되거나,
전기 절연 층(35)은 기판(10)의 제1 주 표면(11)과 금속화 층(31) 사이의 제1 기판 측면(1) 상에 배열되는 것을 특징으로 하는 반도체 소자 구조(100).
6. 제1 실시예 내지 제5 실시예 중 어느 한 실시예에 있어서,
화합물 반도체 층(21)은 퇴적에 의해 금속화 층(31) 상에 배열되는 것을 특징으로 하는 반도체 소자 구조(100).
7. 제1 실시예 내지 제5 실시예 중 어느 한 실시예에 있어서,
화합물 반도체 층(21)은 화학적 전환에 의해 금속화 층(31)의 적어도 일부로 형성되는 것을 특징으로 하는 반도체 소자 구조(100).
8. 제1 실시예 내지 제7 실시예 중 어느 한 실시예에 있어서,
화합물 반도체 층(21) 상에 배열되고 화합물 반도체 층(21)에 갈바닉 연결된 제2 화합물 반도체 층(22)을 더 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
9. 제8 실시예에 있어서,
제2 화합물 반도체 층(22)은 적어도 하나의 2D 복합 재료를 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
10. 제8 실시예 또는 제9 실시예에 있어서,
제2 화합물 반도체 층(22) 상에 배열되고 제2 화합물 반도체 층(22)에 갈바닉 연결된 제3 화합물 반도체 층(23)을 더 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
11. 제10 실시예에 있어서,
제3 화합물 반도체 층(23)은 적어도 하나의 2D 복합 재료를 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
12. 제1 실시예 내지 제11 실시예 중 어느 한 실시예에 있어서,
수직 비아(13)에 갈바닉 연결된 접촉부(110)가 제1 및/또는 제2 기판 측면(1, 2)에 배열되고,
반도체 소자 구조(100)는 3차원 전자 반도체 소자(1000)를 생성하기 위해 이 접촉부(110)에 의해 추가적인 별개의 전자 소자 구조(101)에 갈바닉 및/또는 기계적으로 연결될 수 있고, 반도체 소자 구조(100) 및 추가적인 별개의 전자 소자 구조(101)는 서로의 상부에 수직으로 배열되는 것을 특징으로 하는 반도체 소자 구조(100).
13. 선행하는 실시예들 중 하나에 따른 적어도 하나의 반도체 소자 구조(100)를 갖는 3차원 전자 반도체 소자(1000)에 있어서,
반도체 소자 구조(100)는 수직 비아(13)에 의해 추가적인 별개의 전자 소자 구조(101)에 갈바닉 및/또는 기계적으로 연결되고,
반도체 소자 구조(100) 및 추가적인 별개의 전자 소자 구조(101)는 서로의 상부에 수직으로 배열되는 것을 특징으로 하는 3차원 전자 반도체 소자(1000).
14. 반도체 소자 구조(100)를 제조하는 방법에 있어서,
기판(10)에 제1 기판 측면(1)에 위치한 제1 주 표면(12) 및 반대편의 제2 기판 측면(2)에 위치한 제2 주 표면(12)을 제공하는 단계;
제1 주 표면(11)과 제2 주 표면(12) 사이에서 기판(10)을 통해 완전히 연장되는 수직 비아(13)를 구성하는 단계;
금속화 층(31)이 비아(13)에 갈바닉 연결되도록 비아(13) 영역의 제1 기판 측면(1) 상에 금속화 층(31)을 배열하는 단계; 및
금속화 층(31) 상에 화합물 반도체 층(21)을 배열하여, 화합물 반도체 층(21)이 금속화 층(31)에 갈바닉 연결되도록 하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
15. 제14 실시예에 있어서,
화합물 반도체 층(21)을 배열하는 단계는 금속화 층(31) 상에 배열되는 단결정 화합물 반도체를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
16. 제14 실시예 또는 제15 실시예에 있어서,
화합물 반도체 층(21)을 배열하는 단계는 금속화 층(31) 상에 배열되는 적어도 하나의 2D 복합 재료를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
17. 제14 실시예 내지 제16 실시예 중 어느 한 실시예에 있어서,
화합물 반도체 층(21)을 배열하는 단계는 금속화 층(31) 상에 배열되는 전이 금속 그룹 및 칼코게나이드 그룹의 적어도 하나의 원소 조합을 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
18. 제14 실시예 내지 제17 실시예 중 어느 한 실시예에 있어서,
금속화 층(31)은 기판(10)의 제1 주 표면(11)에 직접 배열되거나,
전기 절연 층(35)은 기판(10)의 제1 주 표면(11)과 금속화 층(31) 사이의 제1 기판 측면(1) 상에 배열되는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
19. 제14 실시예 내지 제18 실시예 중 어느 한 실시예에 있어서,
화합물 반도체 층(21)을 배열하는 단계는 금속화 층(31) 상에 퇴적 방법을 적용하여 퇴적되는 화합물 반도체 층(21)을 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
20. 제14 실시예 내지 제18 실시예 중 어느 한 실시예에 있어서,
화합물 반도체 층(21)을 배열하는 단계는 화학적 전환에 의해 금속화 층(31)의 적어도 일부로 형성되는 화합물 반도체 층(21)을 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
21. 제14 실시예 내지 제20 실시예 중 어느 한 실시예에 있어서,
제2 화합물 반도체 층(22)은 화합물 반도체 층(21) 상에 배열되고 화합물 반도체 층(21)에 갈바닉 연결되는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
22. 제21 실시예에 있어서,
제2 화합물 반도체 층(22)은 적어도 하나의 2D 복합 재료를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
23. 제21 실시예 또는 제22 실시예에 있어서,
제3 화합물 반도체 층(23)은 제2 화합물 반도체 층(22) 상에 배열되고 제2 화합물 반도체 층(22)에 갈바닉 연결되는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
24. 제23 실시예에 있어서,
제3 화합물 반도체 층(23)은 적어도 하나의 2D 복합 재료를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
25. 선행 실시예들 중 어느 한 실시예에 있어서,
접촉부(110)가 수직 비아(13)에 갈바닉 연결되도록 기판(10)의 제2 주 표면(12)에 접촉부(110)를 배열하는 단계; 및
3차원 전자 반도체 소자를 생성하기 위해 이 접촉부(110)에 의해 반도체 소자 구조(100)를 추가적인 별개의 전자 소자 구조(101)에 갈바닉 연결하는 단계 - 추가적인 별개의 전자 소자 구조(101)는 기판(10)의 제2 주 표면(12)에 대향하여 배열됨 -;를 더 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
위에서 설명된 실시예는 본 발명의 원리를 예시하기 위한 것일 뿐이다. 본원에 설명된 구성 및 세부사항의 수정 및 변형은 본 기술분야의 통상의 기술자에게 명백할 것임을 이해한다. 그러므로, 본 발명은 첨부된 특허 청구항의 범위에 의해서만 제한되고 본 명세서의 실시예의 설명 및 설명에 의해 제공된 특정 세부 사항에 의해서 한정되는 것은 아니다.

Claims (15)

  1. 반도체 소자 구조(100)에 있어서,
    제1 주 표면(11)이 제1 기판 측면(1) 상에 위치하고 제2 주 표면(12)이 반대편의 기판 측면(2) 상에 위치하는 기판(10) - 평면 층 스택이 상기 제1 주 표면(11)에 배열됨 -; 및
    상기 제1 주 표면(11)과 상기 제2 주 표면(12) 사이에서 상기 기판(10)을 통해 완전히 연장되는 수직 비아(13);를 포함하고,
    상기 평면 층 스택은
    상기 비아(13)에 갈바닉 연결되는 상기 비아(13)의 영역에서 상기 제1 기판 측면(1) 상에 배열된 금속화 층(31); 및
    상기 금속화 층(31) 상에 배열되고 상기 금속화 층(31)에 갈바닉 연결된 화합물 반도체 층(21);을 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
  2. 제1항에 있어서,
    상기 화합물 반도체 층(21)은 단결정 화합물 반도체를 포함하고, 및/또는
    상기 화합물 반도체 층(21)은 전이 금속들의 그룹과 칼코게나이드들의 그룹의 원소 조합을 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
  3. 제1항에 있어서,
    상기 금속화 층(31)은 상기 기판(10)의 상기 제1 주 표면(11) 상에 직접 배열되거나,
    전기 절연 층(35)이 상기 기판(10)의 상기 제1 주 표면(11)과 상기 금속화 층(31) 사이의 상기 제1 기판 측면(1) 상에 배열되는 것을 특징으로 하는 반도체 소자 구조(100).
  4. 제1항에 있어서,
    상기 화합물 반도체 층(21)은 퇴적에 의해 상기 금속화 층(31) 상에 배열되거나,
    상기 화합물 반도체 층(21)은 화학적 전환에 의해 상기 금속화 층(31)의 적어도 일부로 형성되는 것을 특징으로 하는 반도체 소자 구조(100).
  5. 제1항에 있어서,
    상기 평면 층 스택은 상기 화합물 반도체 층(21) 상에 배열되고 상기 화합물 반도체 층(21)에 갈바닉 연결된 제2 화합물 반도체 층(22)을 더 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
  6. 제5항에 있어서,
    상기 평면 층 스택은 상기 제2 화합물 반도체 층(22) 상에 배열되고 상기 제2 화합물 반도체 층(22)에 갈바닉 연결된 제3 화합물 반도체 층(23)을 더 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
  7. 제1항에 있어서,
    상기 화합물 반도체 층(21) 및/또는 상기 제2 화합물 반도체 층(22) 및/또는 상기 제3 화합물 반도체 층(23)은 적어도 하나의 2D 복합 재료를 포함하는 것을 특징으로 하는 반도체 소자 구조(100).
  8. 제1항에 있어서,
    상기 수직 비아(13)에 갈바닉 연결된 접촉부(110)가 상기 제1 기판 측면 및/또는 상기 제2 기판 측면(1, 2) 상에 배열되고,
    상기 반도체 소자 구조(100)는 3차원 전자 반도체 소자(1000)를 생성하기 위해 상기 접촉부(110)에 의해 추가적인 별개의 전자 소자 구조(101)에 갈바닉 및/또는 기계적으로 연결될 수 있고, 상기 반도체 소자 구조(100) 및 상기 추가적인 별개의 전자 소자 구조(101)는 서로의 상부에 수직으로 배열되는 것을 특징으로 하는 반도체 소자 구조(100).
  9. 제1항에 있어서,
    상기 평면 층 스택은 평면 2D 소자를 형성하는 특징으로 하는 반도체 소자 구조(100).
  10. 제1항에 따른 적어도 하나의 반도체 소자 구조(100)를 갖는 3차원 전자 반도체 소자(1000)에 있어서,
    상기 반도체 소자 구조(100)는 수직 비아(13)에 의해 추가적인 별개의 전자 소자 구조(101)에 갈바닉 및/또는 기계적으로 연결되고,
    상기 반도체 소자 구조(100) 및 상기 추가적인 별개의 전자 소자 구조(101)는 서로의 상부에 수직으로 배열되는 것을 특징으로 하는 3차원 전자 반도체 소자(1000).
  11. 반도체 소자 구조(100)를 제조하는 방법에 있어서,
    제1 주 표면(11)이 제1 기판 측면(1) 상에 위치하고 제2 주 표면(12)이 반대편의 제2 기판 측면(2) 상에 위치하는 기판(10)을 제공하는 단계;
    상기 기판(10)의 상기 제1 주 표면(11)에 평면 층 스택을 배열하는 단계; 및
    상기 제1 주 표면(11)과 상기 제2 주 표면(12) 사이에서 상기 기판(10)을 통해 완전히 연장되는 수직 비아(13)를 구성하는 단계;를 포함하고,
    상기 평면 층 스택을 배열하는 단계는
    금속화 층(31)이 비아(13)에 갈바닉 연결되도록 상기 비아(13)의 영역에서 상기 제1 기판 측면(1) 상에 금속화 층(31)을 배열하는 단계; 및
    화합물 반도체 층(21)이 상기 금속화 층(31)에 갈바닉 연결되도록 상기 금속화 층(31) 상에 상기 화합물 반도체 층(21)을 배열하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
  12. 제11항에 있어서,
    상기 화합물 반도체 층(21)을 배열하는 단계는 단결정 화합물 반도체가 상기 금속화 층(31) 상에 배열되는 것을 포함하거나,
    상기 화합물 반도체 층(21)을 배열하는 단계는 전이 금속들의 그룹 및 칼코게나이드들의 그룹의 적어도 하나의 원소 조합이 상기 금속화 층(31) 상에 배열되는 것을 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
  13. 제11항에 있어서,
    상기 화합물 반도체 층(21)을 배열하는 단계는 상기 화합물 반도체 층(21)이 상기 금속화 층(31) 상에 퇴적 방법을 적용하여 퇴적되는 것을 포함하거나,
    상기 화합물 반도체 층(21)을 배열하는 단계는 상기 화합물 반도체 층(21)이 화학적 전환에 의해 상기 금속화 층(31)의 적어도 일부로 형성되는 것을 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
  14. 제11항에 있어서,
    상기 평면 층 스택을 배열하는 단계는 상기 화합물 반도체 층(21) 상에 제2 화합물 반도체 층(22)을 배열하고 이를 상기 화합물 반도체 층(21)에 갈바닉 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
  15. 제14항에 있어서,
    상기 평면 층 스택을 배열하는 단계는 상기 제2 화합물 반도체 층(22) 상에 상기 제3 화합물 반도체 층(23)을 배열하고 상기 제3 화합물 반도체 층(23)을 상기 제2 화합물 반도체 층(22)에 갈바닉 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 구조(100)를 제조하는 방법.
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* Cited by examiner, † Cited by third party
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US7709958B2 (en) * 2004-06-18 2010-05-04 Uri Cohen Methods and structures for interconnect passivation
CN103733330A (zh) * 2011-08-01 2014-04-16 日本特殊陶业株式会社 半导体功率模块、半导体功率模块的制造方法、电路板
US20140209926A1 (en) * 2013-01-28 2014-07-31 Win Semiconductors Corp. Semiconductor integrated circuit
US9748228B2 (en) * 2013-08-30 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for cooling three-dimensional integrated circuits
DE102015103323A1 (de) * 2015-03-06 2016-09-08 Infineon Technologies Austria Ag Verfahren zum Herstellen von Halbleitervorrichtungen durch Bonden einer Halbleiterscheibe auf ein Basissubstrat, zusammengesetzter Wafer und Halbleitervorrichtung
US9728485B1 (en) * 2016-02-05 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnect structure having catalys layer
JPWO2017195486A1 (ja) * 2016-05-11 2019-03-07 ソニー株式会社 複合型トランジスタ
US10109789B2 (en) * 2016-05-18 2018-10-23 Tokyo Electron Limited Methods for additive formation of a STT MRAM stack
DE102017215354B4 (de) * 2016-10-14 2021-10-07 Infineon Technologies Ag Halbleiter und verfahren zum herstellen von halbleiterbauelementen
JP2018067664A (ja) * 2016-10-20 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 半導体記憶素子、半導体記憶装置、および半導体システム
CN107644837B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构

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