KR102597962B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시예에서, 방법은 기판 위에 제 1 게이트 전극을 형성하는 단계를 포함한다. 방법은 또한 제 1 게이트 전극 위에 제 1 게이트 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 제 1 게이트 유전체 층 위에 반도체 층을 퇴적하는 단계를 포함한다. 방법은 또한 제 1 게이트 유전체 층 및 반도체 층 위에 소스/드레인 영역을 형성하는 단계를 포함하고, 소스/드레인 영역은 반도체 층의 단부와 중첩한다. 방법은 또한 반도체 층 및 소스/드레인 영역 위에 제 2 게이트 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 제 2 게이트 유전체 층 위에 제 2 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법 {SEMICONDUCTOR DEVICE AND METHOD}
본 출원은 2021년 1월 6일 "스위칭 가능한 NAND 및 NOR 논리 게이트 트랜지스터"라는 명칭으로 출원된 미국 가출원 번호 제63/134,256호에 대한 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 디바이스는 퍼스널 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는, 전형적으로, 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층, 및 반도체 재료 층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트 및 요소를 형성하기 위해 리소그래피 공정을 사용하여 다양한 재료 층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 지속적으로 향상시켜, 보다 많은 컴포넌트가 주어진 구역에 집적될 수 있도록 하고 있다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 해결해야 할 추가 문제가 발생한다.
일 실시예에서, 방법은 기판 위에 제 1 게이트 전극을 형성하는 단계를 포함한다. 방법은 또한 제 1 게이트 전극 위에 제 1 게이트 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 제 1 게이트 유전체 층 위에 반도체 층을 퇴적하는 단계를 포함한다. 방법은 또한 제 1 게이트 유전체 층 및 반도체 층 위에 소스/드레인 영역을 형성하는 단계를 포함하고, 소스/드레인 영역은 반도체 층의 단부와 중첩한다. 방법은 또한 반도체 층 및 소스/드레인 영역 위에 제 2 게이트 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 제 2 게이트 유전체 층 위에 제 2 게이트 전극을 형성하는 단계를 포함한다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처가 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 이중 게이트 트랜지스터 디바이스의 형성시의 중간 스테이지의 단면도 및 이중 게이트 트랜지스터 디바이스를 포함하는 회로의 개략도를 도시한 것이다.
도 2a 및 도 2b는 일부 실시예에 따른 도 1a 및 도 1b의 이중 게이트 트랜지스터 디바이스의 NAND 및 NOR 논리 함수의 입력 및 출력에 대한 진리표 및 예시적인 전압 파형을 도시한 것이다.
도 3a 및 도 3b는 일부 실시예에 따른 삼중 게이트 트랜지스터 디바이스의 형성시의 중간 스테이지의 단면도 및 삼중 게이트 트랜지스터 디바이스를 포함하는 회로의 개략도를 도시한 것이다.
도 4a 및 도 4b는 일부 실시예에 따른 도 3a 및 도 3b의 삼중 게이트 트랜지스터 디바이스의 NAND 및 NOR 논리 함수의 입력 및 출력에 대한 진리표 및 예시적인 전압 파형을 도시한 것이다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 및 도 18b는 일부 실시예에 따른 2 차원 재료를 사용하는 이중 게이트 트랜지스터 디바이스의 형성시의 중간 스테이지의 평면도 및 단면도를 도시한 것이다.
도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 및 도 23b는 일부 실시예에 따른 2 차원 재료를 사용하는 삼중 게이트 트랜지스터 디바이스의 형성시의 중간 스테이지의 평면도 및 단면도를 도시한 것이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트 및 배열체가 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위에 놓이는", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
도시된 실시예를 구체적으로 다루기 전에, 본 개시된 실시예의 특정 유리한 특징 및 양태가 일반적으로 다루어질 것이다. 일반적으로, 본 개시 내용은 2 차원(2-D) 재료의 초박형 바디 트랜지스터 및 논리 게이트 함수를 가진 디바이스를 단일 디바이스로 제공하기 위한 디바이스 및 그 형성 방법이다. 이 디바이스 설계는 단일 다중 게이트 트랜지스터(single multiple-gate transistor)에서 스위칭 가능한 NAND 및 NOR 논리 컴퓨팅을 가능하게 한다. 2-D 재료 층은 전이 금속 디칼코게나이드(transition metal dichalcogenide)(TMD) 재료 층일 수 있다. 개시된 실시예는 논리 게이트 레이아웃 및 면적 효율성을 단순화시키면서도 단일 디바이스에서 NAND 및 NOR 논리 함수를 결합한다.
예를 들어, 일부 실시예에서, 2-D 재료 층 채널을 갖는 이중 게이트 트랜지스터 디바이스는, NAND 및 NOR 논리 함수 사이에서의 스위칭시에 수행되는 전압 재매칭 동작을 통해 NAND 또는 NOR 논리 디바이스로서 기능할 수 있다. 일부 실시예에서, 2-D 재료 층 채널을 갖는 삼중 게이트 트랜지스터 디바이스는, NAND 및 NOR 논리 함수 중에서 선택하는 디바이스에 대한 입력을 통해 NAND 또는 NOR 논리 디바이스로서 기능할 수 있다.
본원에서 논의된 실시예는 본 개시 내용의 요지를 제조하거나 사용할 수 있게 하는 예를 제공하기 위한 것이며, 본 기술 분야의 통상의 기술자는 고려되는 상이한 실시예들의 범위 내에서 행해질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 요소를 지정하는 데 유사한 참조 번호가 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1a 및 도 1b는 이중 게이트 트랜지스터 디바이스의 형성시의 중간 스테이지의 단면도 및 이중 게이트 트랜지스터 디바이스를 포함하는 회로의 개략도를 도시한 것이다. 도 1a에서, 이중 게이트 트랜지스터 디바이스(130)는 중간 형성 스테이지에서 도시된다. 이중 게이트 트랜지스터 디바이스(130)는 채널 층(110)을 포함하되, 이 채널 층(110)의 양측 상에는 상단 게이트 전극(118) 및 하단 게이트 전극(104)이 존재하며, 그에 따라 채널 층(110)은 이들 게이트 전극(118 및 104) 사이에 존재하게 된다. 상단 게이트 전극(118)은 상단 게이트 유전체 층(116)에 의해 채널 층(110)으로부터 분리되고, 하단 게이트 전극(104)은 하단 게이트 유전체 층(108)에 의해 채널 층(110)으로부터 분리된다. 소스/드레인 영역(112A 및 112B)은 채널 층(110)의 양 단부 상에 형성되며, 각 소스/드레인 영역(112A 및 112B)은 채널 층(110)의 제각기의 단부와 중첩하게 된다. 이들 게이트 전극(118 및 104), 소스/드레인 영역(112A 및 112B), 게이트 유전체(116 및 108), 및 채널 층(110)은 모두 기판(100) 위에 형성된다. 일부 실시예에서, 유전체 층(102)은 기판(100) 상에 형성되고, 기판(100)으로부터 구조물을 분리한다.
상단 게이트 전극(118) 및 하단 게이트 전극(104)은 모두 채널 층(110)에서 소스/드레인 영역(112A 및 112B) 사이에 전류가 흐르는지 여부를 제어한다. 예를 들어, 일부 실시예에서, 전류가 소스/드레인 영역(112A 및 112B) 사이의 채널 층(110)을 통해 흐르려면, 상단 및 하단 게이트 전극(118 및 104) 모두에 하이("1") 입력 전압이 인가되어야 한다. 달리 말하면, 이중 게이트 트랜지스터 디바이스(130)가 "ON" 상태로 간주되려면, 상단 및 하단 게이트 전극(118 및 104) 모두에 하이("1") 입력 전압이 인가되어야 한다. 따라서, 이러한 실시예에서, 이들 게이트 중 하나만이 하이 입력 전압을 갖는 경우, 소스/드레인 영역(112A 및 112B) 사이의 채널 층(110)을 통해 전류가 흐르지 않을 것이다(또는 트랜지스터가 "OFF" 상태로 간주되도록 매우 적은 양의 전류가 흐를 것이다).
도 1b는 이중 게이트 트랜지스터 디바이스(130)를 포함하는 회로의 개략도를 도시한 것이다. 도 1b에 도시된 바와 같이, 디바이스(130) 및 부하 RS는 공급 전압 VDD와 접지와 같은 저전압 노드 사이에 연결된다. 일부 실시예에서, 소스/드레인 영역(112A)은 출력 노드 VOUT에 연결되고, 소스/드레인 영역(112B)은 접지와 같은 저전압 노드에 연결된다. 위에서 논의된 바와 같이, 상단 및 하단 게이트 전극(118 및 104)은 이중 게이트 트랜지스터 디바이스(130)를 통하는 전류 흐름을 제어하고, 따라서 상단 및 하단 게이트 전극(118 및 104) 모두는 출력 VOUT를 제어한다.
도 2a 및 도 2b는 도 1a 및 도 1b의 이중 게이트 트랜지스터 디바이스의 NAND 및 NOR 논리 함수의 입력 및 출력에 대한 진리표 및 예시적인 전압 파형을 도시한 것이다.
도 2a에서, 진리표는 이중 게이트 트랜지스터 디바이스(130)의 논리 함수에 대한 입력이 상단 게이트(VTG) 및 하단 게이트(VBG)이고, 출력은 소스/드레인 영역(112A)(VOUT)(예컨대, 도 1b 참조)이라는 것을 도시한 것이다. 도 2b는 NAND 및 NOR 구성에서 이중 게이트 트랜지스터 디바이스(130)의 입력 및 출력에 대한 예시적인 전압 파형을 도시한 것이다.
도시된 예의 NAND 구성에서, VDD는 2 V이고, 로우("0") 입력의 경우 0 V 또는 하이("1") 입력의 경우 1 V가 입력 VTG 및 VBG에 인가된다. VTG 및 VBG 모두가 하이 입력(예컨대, 1 V)을 갖는다면, 출력 VOUT은 출력 임계치 VDD/2 아래로 당겨져, "0" 출력을 나타낸다. NAND 구성의 다른 모든 경우에, 출력 VOUT은 출력 임계치 VDD/2보다 높아, "1" 출력을 나타낸다.
도시된 예의 NOR 구성에서, VDD는 2 V이고, 로우("0") 입력의 경우 0.5 V 또는 하이("1") 입력의 경우 2 V가 입력 VTG에 인가되고, 로우("0") 입력의 경우 -0.5 V 또는 하이("1") 입력의 경우 2.5 V가 입력 VBG에 인가된다.
주목할 것은, NOR 구성을 위한 전압 입력은 NAND 구성과는 다르므로 이중 게이트 트랜지스터 디바이스(130)는 두 개의 상이한 구성 사이에서의 스위칭시 전압 재매칭 단계를 필요로 한다는 것이다. NOR 구성의 경우, VTG 및 VBG 모두가 로우 입력(예컨대, 제각기 0.5 V 및 -0.5 V)을 갖는다면, 출력 VOUT은 출력 임계치 VDD/2보다 높아, "1" 출력을 나타낸다. NOR 구성의 다른 모든 경우, 출력 VOUT은 출력 임계치 VDD/2보다 낮아, "0" 출력을 나타낸다.
특정 전압이 도 2b에 도시되어 있지만, 본 개시 내용은 NAND 및 NOR 논리 구성에 대해 이러한 특정 전압으로 제한되지 않는다. 예를 들어, VDD 및 입력 VTG 및 VBG에 대해 다른 전압 레벨이 사용될 수 있다.
도 3a 및 도 3b는 삼중 게이트 트랜지스터 디바이스(140)의 형성시의 중간 스테이지의 단면도 및 삼중 게이트 트랜지스터 디바이스(140)를 포함하는 회로의 개략도를 도시한 것이다. 삼중 게이트 트랜지스터 디바이스(140)는 도 1a 및 도 1b의 이중 게이트 트랜지스터 디바이스(130)와 유사하지만, 예외적으로 삼중 게이트 트랜지스터 디바이스(140)가 2 개의 하단 게이트 전극(104A 및 104B)을 갖는다는 것이다. 전술한 실시예의 것과 유사한 이 실시예에 대한 세부 사항은 여기서 반복되지 않을 것이다.
도 3a에 도시된 바와 같이, 하단 게이트 전극(104A)은 소스/드레인 영역(112A) 근처에 있고, 하단 게이트 전극(104B)은 소스/드레인 영역(112B) 근처에 있는 반면, 상단 게이트 전극(118)은 소스/드레인 영역(112A 및 112B) 사이의 전체 구역에 걸쳐 있으며, 따라서, 소스/드레인 영역(112A 및 112B) 모두의 근처에 있다.
상단 게이트 전극(118) 및 하단 게이트 전극(104A 및 104B)은 각각 채널 층(110)에서 소스/드레인 영역(112A 및 112B) 사이에 전류가 흐르는지 여부를 제어하는 부분을 갖는다. 예를 들어, 일부 실시예에서, 전류가 소스/드레인 영역(112A 및 112B) 사이의 채널 층(110)을 통해 흐르려면, 3 개의 상단 및 하단 게이트 전극(118, 104A, 및 104B) 중 적어도 2 개의 게이트 전극에 하이("1") 입력 전압이 인가되어야 한다. 달리 말하면, 삼중 게이트 트랜지스터 디바이스(140)가 "ON" 상태로 간주되려면, 3 개의 상단 및 하단 게이트 전극(118, 104A, 및 104B) 중 적어도 2 개의 게이트 전극에 하이("1") 입력 전압이 인가되어야 한다. 따라서, 이러한 실시예에서, 이들 게이트 중 하나만이 하이 입력 전압을 갖는 경우, 소스/드레인 영역(112A 및 112B) 사이의 채널 층(110)을 통해 전류가 흐르지 않을 것이다(또는 트랜지스터가 "OFF" 상태로 간주되도록 매우 적은 양의 전류가 흐를 것이다).
도 3b는 삼중 게이트 트랜지스터 디바이스(140)를 포함하는 회로의 개략도를 도시한 것이다. 도 3b에 도시된 바와 같이, 디바이스(140) 및 부하 RS는 공급 전압 VDD와 접지와 같은 저전압 노드 사이에 연결된다. 일부 실시예에서, 소스/드레인 영역(112A)은 출력 노드 VOUT에 연결되고, 소스/드레인 영역(112B)은 접지와 같은 저전압 노드에 연결된다. 위에서 논의된 바와 같이, 상단 및 하단 게이트 전극(118, 104A, 및 104B)은 삼중 게이트 트랜지스터 디바이스(140)를 통하는 전류 흐름을 제어하고, 따라서, 상단 및 하단 게이트 전극(118, 104A, 및 104B)의 각각은 출력 VOUT를 제어하는 부분을 갖는다.
도 4a 및 도 4b는 도 3a 및 도 3b의 삼중 게이트 트랜지스터 디바이스(140)의 NAND 및 NOR 논리 함수의 입력 및 출력에 대한 진리표 및 예시적인 전압 파형을 도시한 것이다.
도 4a에서, 진리표는 삼중 게이트 트랜지스터 디바이스(140)의 논리 함수에 대한 입력이 상단 게이트(VTG), 하단 게이트 전극(104A)(VBD), 및 하단 게이트 전극(104B)(VBS)이고, 출력은 소스/드레인 영역(112A)(VOUT)(예컨대, 도 3b 참조)이라는 것을 도시한 것이다. 도 4b는 NAND 및 NOR 구성에서 삼중 게이트 트랜지스터 디바이스(140)의 입력 및 출력에 대한 예시적인 전압 파형을 도시한 것이다.
도시된 예에서, VDD는 2 V이고, 로우("0") 입력의 경우 -0.5 V 또는 하이("1") 입력의 경우 2 V가 입력 VBD 및 VBS에 인가되고, 로우("0") 입력의 경우 0.75 V 또는 하이("1") 입력의 경우 2 V가 입력 VTG에 인가된다. 도시된 예에서, 입력 VTG는 삼중 게이트 트랜지스터 디바이스(140)가 NAND 또는 NOR 구성에 있는지를 선택한다. 예를 들어, VTG가 저전압 입력(예컨대, 0.75 V)을 갖는 경우, 디바이스(140)는 NAND 구성에 있고, VTG가 고전압 입력(예컨대, 2 V)을 갖는 경우, 디바이스(140)는 NOR 구성에 있다. 이중 게이트 트랜지스터 디바이스(130)와는 달리, 삼중 게이트 트랜지스터 디바이스(140)는 NAND 구성과 NOR 구성 사이에서의 스위칭시 전압 재매칭 프로세스를 필요로 하지 않는다.
NAND 구성에서, VTG가 로우 입력(예컨대, 0.75 V)을 가지고, VBS 및 VBD 모두가 하이 입력(예컨대, 2 V)을 갖는다면, 출력 VOUT은 출력 임계치 VDD/2 아래로 당겨져, "0" 출력을 나타낸다. NAND 구성의 다른 모든 경우에, 출력 VOUT은 출력 임계치 VDD/2보다 높아, "1" 출력을 나타낸다.
NOR 구성에서, VTG가 하이 입력(예컨대, 2 V)을 가지고, VBS 및 VBD 모두가 로우 입력(예컨대, -0.5 V)을 갖는 경우, 출력 VOUT은 출력 임계치 VDD/2보다 높아, "1" 출력을 나타낸다. NOR 구성의 다른 모든 경우, 출력 VOUT은 출력 임계치 VDD/2보다 낮아, "0" 출력을 나타낸다.
특정 전압이 도 4b에 도시되어 있지만, 본 개시 내용은 NAND 및 NOR 논리 구성에 대해 이러한 특정 전압으로 제한되지 않는다. 예를 들어, VDD 및 입력 VTG, VBS, 및 VBD에 대해 다른 전압 레벨이 사용될 수 있다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 및 도 18b는 일부 실시예에 따른 2 차원 재료를 사용하는 이중 게이트 트랜지스터 디바이스의 형성시의 중간 스테이지의 평면도 및 단면도를 도시한 것이다. 이들 도면 번호 뒤에는 문자 "a" 또는 "b"가 후속되며, 문자 "b"는 제각기의 도면이 평면도(상면도)임을 나타내고, 문자 "a"는 제각기의 도면이 제각기의 평면도에서 기준 단면 A-A로부터 획득되는 것임을 나타낸다. 예를 들어, 도 5a는 도 5b의 기준 단면 A-A를 도시한 것이다.
도 5a 및 도 5b를 참조하면, 기판(100)이 제공된다. 본 개시 내용의 일부 실시예에 따르면, 기판(100)은 반도체 기판, 예를 들어, 벌크 반도체, 또는 반도체 온 절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(100)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(100)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다른 기판, 예를 들어, 다중 층 또는 구배 기판(multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 기판(100)의 반도체 재료는 실리콘; 게르마늄; 탄소 도핑된 실리콘, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, 탄소 도핑된 실리콘, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(100) 위에는 격리 층(102)이 형성된다. 본 개시 내용의 일부 실시예에 따르면, 격리 층(102)은 기판(100)과 물리적으로 접촉한다. 본 개시 내용의 대안적인 실시예에 따르면, 격리 층(102)과 기판(100) 사이에는 유전체 층, 또는 금속 피처 등을 포함하지만 이에 제한되지 않는 다른 층 및 디바이스가 존재할 수 있다. 예를 들어, 층간 유전체, 또는 금속간 유전체(로우-k 유전체 층을 포함할 수 있음) 등이 있을 수 있다. 격리 층(102)과 기판(100) 사이에는 수동 디바이스(캐패시터, 저항기, 또는 인덕터 등) 및/또는 능동 디바이스(트랜지스터, 또는 다이오드 등)와 같은 집적 회로 디바이스가 형성될 수 있거나 그렇지 않을 수도 있다.
본 개시 내용의 일부 실시예에 따르면, 격리 층(102)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 실리콘 옥시 불화물(SiOF), 실리콘 옥시 탄화물(SiOC) 등, 또는 하이-k 유전체 재료, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 또는 란탄 산화물 등으로 형성되거나 이를 포함한다. 격리 층(102)은 결정질 층(단결정 또는 다결정) 또는 비정질 층일 수 있다. 격리 층(102)은 단층 구조물 또는 복수의 층을 포함하는 복합 구조물을 가질 수 있다. 예를 들어, 격리 층(102)은 이중 층 구조물, 또는 삼중 층 구조물 등을 포함할 수 있다. 이중 층 구조물은 상이한 재료로 형성된 2 개의 층, 예를 들어, 실리콘 산화물 층 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함할 수 있다. 본 개시 내용의 일부 실시예에 따르면, 격리 층(102)의 두께는 약 5 nm 내지 약 20 nm의 범위에 있다.
격리 층(102)의 형성 공정은, 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD) 공정, 플라즈마 강화 원자 층 퇴적(PEALD) 공정, 원자 층 퇴적(ALD) 공정, 또는 화학 기상 증착(CVD) 공정 등을 포함하는 하나 또는 복수의 퇴적 공정(들)을 포함할 수 있다. 본 개시 내용의 일부 실시예에 따르면, 격리 층(102)은 또한, 예를 들어, 격리 층(102)이 실리콘 산화물을 포함하고 기판(100)이 실리콘으로 형성되거나 이를 포함하는 경우, 열 산화, 또는 화학적 산화 등을 통해 형성될 수 있다.
도 6a 및 도 6b에서, 격리 층(102) 및 기판(100) 위에는 전도성 층(104)이 형성된다. 이어서, 전도성 층(104)은 하단 게이트 전극(104)을 형성하도록 패터닝된다(예컨대, 도 9a 및 도 9b 참조). 전도성 층(104)은 금속 함유 재료, 예를 들어, TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합, 또는 이들의 다중 층을 포함할 수 있다. 예를 들어, 단일 전도성 층(104)이 도 6a 및 도 6b에 도시되어 있지만, 이 전도성 층(104)은 임의의 수의 시드 층, 라이너 층, 임의의 수의 일함수 조정 층을 포함할 수 있다. 전도성 층(104)은 물리 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 도금에 의해, 또는 전도성 재료를 퇴적하기 위해 본 기술 분야에서 공지되고 사용되는 다른 기법에 의해 퇴적될 수 있다. 전도성 층(104)을 형성한 후, CMP와 같은 평탄화 공정은 전도성 층(104)의 상단 표면을 평탄화하도록 수행될 수 있다.
도 7a 및 도 7b에서, 전도성 층(104) 위에는 마스크 층(106)이 형성된다. 이어서, 마스크 층(106)은 패터닝되고, 전도성 층(104)을 패터닝하는 데 사용될 것이다. 마스크 층(106)은, 예를 들어, SiOx, SiN, SiON 등, 또는 이들의 조합을 포함할 수 있다. 마스크 층(106)은 CVD, 또는 플라즈마 강화 CVD (PECVD) 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 마스크 층(106)은 포토레지스트이다.
도 8a 및 도 8b에서, 마스크 층(106)은 하단 게이트 전극(104)의 위치에 해당하는 전도성 층(104) 위에 패터닝된다. 마스크 층(106)은 패터닝된 마스크(106)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 패터닝된다. 그 후, 마스크(106)의 패턴은 전도성 층(104)에 전사될 수 있다(도 9a 및 도 9b 참조).
도 9a 및 도 9b에서, 패터닝된 마스크(106)는 그 후 하단 게이트 전극(104)을 형성하기 위해 전도성 층(104)을 패터닝하는 데 사용된다. 마스크가 패터닝된 후, 노출된 전도성 층(104)의 부분(예컨대, 마스크 아래에 있지 않은 전도성 층(104)의 부분)은, 예를 들어, 허용 가능한 에칭 공정을 사용하여, 예를 들어, 습식 또는 건식 에칭에 의해 제거된다. 남아 있는 전도성 층(104)의 부분은 하단 게이트 전극(104)을 형성한다. 이 실시예에서, 하단 게이트 전극은 하단 게이트 전극(104)의 상단 표면으로부터 하단 게이트 전극(104)의 하단 표면으로 경사진 측벽(예컨대, 넓어지는 측벽)을 가질 수 있다. 하단 게이트 전극(104)의 경사진 측벽은 일부 실시예에서 하단 게이트 전극(104)이 상단 표면보다 더 큰 하단 표면을 갖는다는 것을 의미한다. 일부 실시예에서, 하단 게이트 전극(104)의 측벽은 경사지지 않고, 기판(100)의 주 표면에 수직이다.
도 10a 및 도 10b에서, 패터닝된 마스크(106)는 하단 게이트 전극(104)의 상단 표면을 노출시키도록 제거된다. 일부 실시예에서, 패터닝된 마스크(106)는 에칭 공정, 평탄화 공정, 예를 들어, CMP 등, 또는 이들의 조합으로 제거된다. 일부 실시예에서, 패터닝된 마스크(106)는 전도성 층(104)의 패터닝 동안 제거되고, 패터닝된 마스크(106)를 제거하기 위한 별도의 에칭 공정은 필요하지 않다.
도 11a 및 도 11b에서, 하단 게이트 유전체 층(108)이 형성된다. 하단 게이트 유전체 층(108) 및 하단 게이트 전극(104)은 하단 게이트 스택으로 지칭될 수 있다. 하단 게이트 유전체 층(108)은 하단 게이트 전극(104)의 상단 표면 및 측벽을 덮도록 형성된다. 일부 실시예에 따르면, 하단 게이트 유전체 층(108)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중 층을 포함한다. 일부 실시예에서, 하단 게이트 유전체 층(108)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 하단 게이트 유전체 층(108)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 하단 게이트 유전체 층(108)의 형성 방법은 분자 빔 퇴적(Molecular-Beam Deposition)(MBD), ALD, 및 PECVD 등을 포함할 수 있다. 예를 들어, 하단 게이트 유전체 층(108)은 실리콘 산화물 층 및 실리콘 산화물 층 위의 하이-k 유전체 층을 포함할 수 있다.
도 12a 및 도 12b에서, 반도체 층(110)은 퇴적을 통해 형성된다. 반도체 층(110)은 이후에 형성되는 트랜지스터에서 채널 층 또는 활성 층으로서 사용될 것이다. 일부 실시예에서, 반도체 층(110)은 하단 게이트 유전체 층(108)의 상단 표면 및 측벽을 덮는다. 본 개시 내용의 일부 실시예에 따르면, 반도체 층(110)은 반데르발스(Van Der Waals) 재료라고 지칭되기도 하는 2D 재료로 형성된다. 2D 재료는 하나 또는 복수의 단층을 포함한다. 공유 결합과 같은 강한 결합은 단분자층 내에 형성되어 동일한 단분자층 내의 원자를 서로 결합한다. 이웃하는 단분자층 간의 결합력은 약력인 반데르발스 힘(Van Der Waals force)이다.
일부 실시예에서, 반도체 층(110)은 MoS2, MoSe2, WS2, WSe2, 또는 InSe 등으로 형성되거나 이를 포함할 수 있다. 일부 실시예에서, 반도체 층(110)은 반도체 산화물이며, 아연 산화물, 또는 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다.
본 개시 내용의 일부 실시예에 따르면, 반도체 층(110)은 전이 금속 디칼코게나이드(TMD) 재료로 형성되거나 이를 포함하며, 이는 전이 금속과 VIA 족 원소의 화합물을 포함한다. 전이 금속은 W, Mo, Ti, V, Co, Ni, Zr, Tc, Rh, Pd, Hf, Ta, Re, Ir, 또는 Pt, 등을 포함할 수 있다. VIA 족 원소는 황(S), 셀레늄(Se), 또는 텔루륨(Te) 등일 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 본 개시 내용의 일부 실시예에서, 반도체 층(110)은, 수직 부분의 두께 및 수평 부분의 두께가 서로 근접해 있는, 예를 들어, 두 두께의 차이가 약 20 % 미만(또는 10 % 이하)인 컨포멀 층이다. 본 개시 내용의 일부 실시예에 따르면, 반도체 층(110)은, 전구체로서의 MoO3 분말 및 황(s)(또는 Se) 분말과, 캐리어 가스로서의 질소(N2)와 함께, CVD를 사용하여 퇴적된다. MoO3 분말 및 Se 분말의 각각의 흐름 레이트는 약 5 sccm 내지 약 100 sccm의 범위일 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, PECVD 또는 다른 적용 가능한 방법이 사용된다. 퇴적 온도는 본 개시 내용의 일부 실시예에 따라 약 750 ℃ 내지 약 1,000 ℃일 수 있고, 더 높거나 더 낮은 온도가 사용될 수 있다. 퇴적 지속 시간은 약 10 분 내지 약 1 시간의 범위일 수 있다. 공정 조건은 원하는 총 단분자층 수를 달성하도록 제어된다. 본 개시 내용의 일부 실시예에 따르면, 반도체 층(110)은 1 (단일 단분자층) 내지 약 4 개의 단분자층을 포함하는 반면, 더 많은 단분자층이 형성될 수 있다. 따라서, 반도체 층(110)의 두께는 약 0.7 nm(단일 단분자층에 해당) 내지 약 3 nm(4 개의 단분자층에 해당)의 범위일 수 있다.
그러나, 전술한 바와 같은 공정은 단지 예시를 위한 것이며 실시예로 제한하려는 의도가 아니다. 오히려, 반도체 층(110)을 하단 게이트 유전체 층(108) 상에 형성하거나 배치하는 임의의 적합한 공정이 이용될 수 있다. 예를 들어, MoO3 및 H2S와 같은 전구체 또는 Mo 및 H2S와 같은 전구체를 사용하는 CVD 공정이 또한 이용될 수 있다. 일부 실시예에서, MoS2 타겟을 이용하는 물리 기상 증착(PVD) 공정이 이용될 수 있다. 추가적으로, 스핀 온 코팅된 (NH4)2MoS4의 해리, 또는 구리, 니켈 또는 사파이어와 같은 기판 상에 반도체 층(110)을 성장시킨 다음 반도체 층(110)을 하단 게이트 유전체 층(108)으로 이송하는 것과 같은 임의의 적합한 공정이 사용될 수 있다.
일부 실시예에서, 반도체 층(110)을 위한 TMD 재료는 기판(100)과는 별도로 벌크로 형성될 수 있고, 그 다음 벌크 반도체 층 재료의 층이 제거되어 하단 게이트 유전체 층(108) 상에 배치된다. 예를 들어, 예컨대, 스카치 타입의 테이프를 사용하는 기계적 박리가 벌크 TMD 재료로부터 TMD 재료의 층 또는 층들을 제거하는 데 이용될 수 있고, 그 후 TMD 재료가 반도체 층(110)을 형성하기 위해 하단 게이트 유전체 층(108)으로 이송될 수 있다. 일부 실시예에서, 예컨대, 헥산에 용해된 n-부틸 리튬과 같은 인터칼레이션(intercalation)을 사용하는 벌크 TMD 재료로부터의 TMD 재료의 액체 박리를 이용하여 반도체 층(110)을 제거하여 하단 게이트 유전체 층(108)으로 이송할 수 있다. 반도체 층(110)을 형성하거나 배치하는 임의의 적합한 방법이 사용될 수 있으며, 이러한 모든 방법은 실시예의 범위 내에 완전히 포함되는 것으로 의도된다.
도 13a 및 도 13b에서, 반도체 층(110)은 패터닝된다. 반도체 층(110)은 이후에 형성되는 트랜지스터의 활성 구역을 한정하도록 패터닝된다(예컨대, 도 18a 및 도 18b 참조). 일부 실시예에서, 패터닝 공정 후에, 하단 게이트 전극(104)은 이후에 형성되는 소스/드레인 영역(112) 사이의 전류 흐름 방향에서의 반도체 층(110)보다 넓다(도 14a 및 도 14b 참조). 패터닝은 포토레지스트 또는 다른 마스크(도시되지 않음) 및 하나 이상의 에칭 공정을 사용하여 달성될 수 있다. 예를 들어, 반도체 층(110) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 제거될 반도체 층(110)의 부분을 노출하도록 패터닝된다. 포토레지스트는 스핀 온 기법을 사용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, 반도체 층(110)에 대해 에칭 공정이 수행되고, 포토레지스트는 마스크로서 작용하여 원하는 반도체 층(110)이 제거되는 것을 방지할 수 있다. 하나 이상의 에칭 공정 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거된다.
도 14a 및 도 14b에서, 소스/드레인 영역(112)(112A 및 112B)은 반도체 층(110) 및 하단 게이트 유전체 층(108) 위에 형성된다. 도시된 실시예에서, 소스/드레인 영역(112)은 하단 게이트 유전체 층(108) 및 반도체 층(110) 상에 형성된다. 소스/드레인 영역(112)은 이후에 형성되는 트랜지스터에 대한 채널 층으로서 작용하는 패터닝된 반도체 층(110)의 단부와 중첩하고, 반도체 층(110)의 일부는 소스/드레인 영역(112)의 중첩된 단부 사이에 노출된다. 소스/드레인 영역(112)은 PVD, CVD, 스퍼터 퇴적, 도금, 예를 들어, 전기 도금 또는 무전해 도금에 의해, 또는 전도성 재료를 퇴적하기 위해 본 기술 분야에서 공지되고 사용되는 다른 기법에 의해 형성될 수 있다. 전도성 재료는 금속 함유 재료, 예를 들어, TiN, TiO, TaN, TaC, Co, Ru, Al, W, Ni, Ti, Bi, Sb, Sn, 이들의 조합, 또는 이들의 다중 층을 포함할 수 있다. 예를 들어, 단일 전도성 층(104)이 도 14a 및 도 14b에 도시되어 있지만, 소스/드레인 영역(112)은 하나 초과의 전도성 재료 층을 포함할 수 있다.
그 후, 도금 공정으로 소스/드레인 영역(112)을 형성하는 일 예로서, 포토레지스트가 반도체 층(110) 및 하단 게이트 유전체 층(108) 위에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 소스/드레인 영역(112)에 해당한다. 패터닝은 포토레지스트를 관통하여 반도체 층(110)의 구역을 노출시키는 개구부를 형성하며, 여기서 소스/드레인 영역(112)은 반도체 층(110)과 중첩하고 접촉하게 된다. 포토레지스트 위에 그리고 개구부 내에는 시드 층(도시되지 않음)이 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 서로 다른 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토레지스트의 개구부 내의 시드 층 상에는 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 그 후, 포토레지스트 및 상부에 전도성 재료가 형성되어 있지 않은 시드 층의 부분이 제거된다. 포토레지스트는 허용 가능한 애싱 또는 스트리핑 공정에 의해, 예를 들어, 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 노출된 시드 층의 부분은, 예를 들어, 허용 가능한 에칭 공정을 사용하여, 예를 들어, 습식 또는 건식 에칭에 의해 제거된다. 남아 있는 시드 층 및 전도성 재료의 부분은 열 패드(thermal pads)(182)를 형성한다. 실시예에서, 여기서 열 패드(182)는 다르게 형성되며, 더 많은 포토레지스트 및 패터닝 단계가 이용될 수 있다.
도 15a 및 도 15b에서, 소스/드레인 영역(112) 및 반도체 층(110) 위에 상단 게이트 유전체 층(116)이 형성된다. 상단 게이트 유전체 층(116)은 소스/드레인 영역(112) 사이의 반도체 층(110)과 물리적으로 접촉하고 있다. 일부 실시예에 따르면, 상단 게이트 유전체 층(116)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중 층을 포함한다. 일부 실시예에서, 상단 게이트 유전체 층(116)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 상단 게이트 유전체 층(116)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 상단 게이트 유전체 층(116)의 형성 방법은 MBD, ALD, 및 PECVD 등을 포함할 수 있다. 예를 들어, 상단 게이트 유전체 층(116)은 실리콘 산화물 층 및 실리콘 산화물 층 위의 하이-k 유전체 층을 포함할 수 있다.
상단 게이트 유전체 층(116)은 하단 게이트 유전체 층(108)과 동일하거나 상이한 재료 조성을 가질 수 있다. 상단 게이트 유전체 층(116)은 하단 게이트 유전체 층(108)과 동일하거나 상이한 두께를 가질 수 있다. 예를 들어, 일부 실시예에서, 상단 게이트 유전체 층(116)은 하단 게이트 유전체 층(108)과 동일한 재료 조성 및 동일한 두께를 갖는다.
도 16a 및 도 16b에서, 소스/드레인 영역(112) 사이의 격리 상단 게이트 유전체 층(116) 위에 상단 게이트 전극(118)이 형성된다. 상단 게이트 유전체 층(116) 및 상단 게이트 전극(118)은 상단 게이트 스택으로 지칭될 수 있다. 상단 게이트 전극(118)은 하단 게이트 전극(104) 및/또는 소스/드레인 영역(112)과 유사한 재료 및 유사한 공정으로 형성될 수 있다. 도 16a 및 도 16b에서 상단 게이트 전극(118)에 대해 단일 층이 도시되어 있지만, 상단 게이트 전극(118)은 임의의 수의 시드 층, 라이너 층, 임의의 수의 일함수 조정 층을 포함할 수 있다. 상단 게이트 전극(118)은 하단 게이트 전극(104)과 동일하거나 상이한 재료 조성을 가질 수 있다. 상단 게이트 전극(118)은 하단 게이트 전극(104)과 동일하거나 상이한 두께를 가질 수 있다. 예를 들어, 일부 실시예에서, 상단 게이트 전극(118)은 하단 게이트 전극(104)과 동일한 재료 조성 및 동일한 두께를 갖는다.
도 17a 및 도 17b에서, 상단 게이트 유전체 층(116)이 패터닝된다. 상단 게이트 유전체 층(116)은 소스/드레인 영역(112)의 부분을 노출시키는 개구부(120) 및 하단 게이트 전극(104)의 부분을 노출시키는 개구부(122)를 형성하도록 패터닝된다. 개구부(120 및 122)는 허용 가능한 포토리소그래피 및 에칭 기법에 의해 형성될 수 있다. 예를 들어, 에칭 공정을 위한 마스크로서 포토레지스트 또는 하드마스크를 사용할 수 있다. 마스크가 패터닝된 후, 노출된 상단 게이트 유전체 층(116)의 부분(예컨대, 마스크 아래에 있지 않은 상단 게이트 유전체 층(116)의 부분)은, 예를 들어, 소스/드레인 영역(112) 및 하단 게이트 전극(104)의 부분을 노출시키기 위한 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용하여 제거된다.
도 18a 및 도 18b에서, 소스/드레인 컨택트(124) 및 하단 게이트 컨택트(126)는 제각기 개구부(120 및 122) 내에 형성된다. 개구부가 형성된 후, 확산 장벽 층, 또는 접착 층 등과 같은 라이너, 및 전도성 재료가 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 또는 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다. 상단 게이트 유전체(116)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 개구부 내의 소스/드레인 컨택트(124) 및 하단 게이트 컨택트(126)를 형성한다. 소스/드레인 컨택트(124)는 소스/드레인 영역(112)에 물리적으로 그리고 전기적으로 연결되고, 하단 게이트 컨택트(126)는 하단 게이트 전극(104)에 물리적으로 그리고 전기적으로 연결된다. 소스/드레인 컨택트(124) 및 하단 게이트 컨택트(126)는 서로 다른 공정으로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다.
단일 이중 게이트 트랜지스터 디바이스(130)가 기판(100) 상에 형성되는 것으로 도시되어 있지만, 많은 이중 게이트 트랜지스터 디바이스(130)는 동일한 기판(100) 상에 형성될 수 있고, 회로를 형성하도록 전기적으로 접속될 수 있다.
도시되지는 않았지만, 이중 게이트 트랜지스터 디바이스(130)는 후속 공정을 거칠 수 있다. 예를 들어, 이중 게이트 트랜지스터 디바이스(130) 위에는 하나 이상의 층간 유전체, 금속간 유전체, 전도성 비아 및 전도성 라인을 포함하는 인터커넥트 구조물이 형성될 수 있다.
도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 및 도 23b는 일부 실시예에 따른 2 차원 재료를 사용하는 삼중 게이트 트랜지스터 디바이스(140)의 형성시의 중간 스테이지의 평면도 및 단면도를 도시한 것이다. 이들 도면 번호 뒤에는 문자 "a" 또는 "b"가 후속되며, 문자 "b"는 제각기의 도면이 평면도(상면도)임을 나타내고, 문자 "a"는 제각기의 도면이 제각기의 평면도에서 기준 단면 A-A로부터 획득되는 것임을 나타낸다. 예를 들어, 도 19a는 도 19b의 기준 단면 A-A를 도시한 것이다.
이 실시예는 도 5a 내지 도 18b의 이중 게이트 트랜지스터 디바이스(130)와 유사하지만, 예외적으로 삼중 게이트 실시예가 2 개의 하단 게이트 전극(104A 및 104B)을 갖는다는 것이다. 전술한 실시예의 것과 유사한 이 실시예에 대한 세부 사항은 여기서 반복되지 않을 것이다.
도 19a 및 도 19b는 도 7a 및 도 7b와 유사한 공정 스테이지에 있으며, 이 구조물을 달성하는 것에 관한 설명은 여기서 반복되지 않는다. 도 19a 및 도 19b는 기판(100) 위의 격리 층(102), 격리 층(102) 위의 전도성 층(104), 및 전도성 층(104) 위의 마스크 층(106)을 도시한 것이다.
도 20a 및 도 20b에서, 마스크 층(106)은 하단 게이트 전극(104A 및 104B)의 위치에 해당하는 전도성 층(104) 위에 패터닝된다. 마스크 층(106)은 패터닝된 마스크(106)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 패터닝된다. 그 후, 마스크(106)의 패턴은 전도성 층(104)에 전사될 수 있다(도 21a 및 도 21b 참조).
도 21a 및 도 21b에서, 패터닝된 마스크(106)는 그 후 하단 게이트 전극(104A 및 104B)을 형성하기 위해 전도성 층(104)을 패터닝하는 데 사용된다. 마스크가 패터닝된 후, 노출된 전도성 층(104)의 부분(예컨대, 마스크 아래에 있지 않은 전도성 층(104)의 부분)은, 예를 들어, 허용 가능한 에칭 공정을 사용하여, 예를 들어, 습식 또는 건식 에칭에 의해 제거된다. 남아 있는 전도성 층(104)의 부분은 하단 게이트 전극(104A 및 104B)을 형성한다. 이 실시예에서, 하단 게이트 전극(104A 및 104B)은 하단 게이트 전극(104A 및 104B)의 상단 표면으로부터 하단 게이트 전극(104A 및 104B)의 하단 표면으로 경사진 측벽(예컨대, 넓어지는 측벽)을 가질 수 있다. 하단 게이트 전극(104A 및 104B)의 경사진 측벽은 일부 실시예에서 하단 게이트 전극(104A 및 104B)이 상단 표면보다 더 큰 하단 표면을 갖는다는 것을 의미한다. 일부 실시예에서, 하단 게이트 전극(104A 및 104B)의 측벽은 경사지지 않고 기판(100)의 주 표면에 수직이다.
도 22a 및 도 22b에서, 패터닝된 마스크(106)는 하단 게이트 전극(104A 및 104B)의 상단 표면을 노출시키도록 제거된다. 일부 실시예에서, 패터닝된 마스크(106)는 에칭 공정, 평탄화 공정, 예를 들어, CMP 등, 또는 이들의 조합으로 제거된다. 일부 실시예에서, 패터닝된 마스크(106)는 전도성 층(104)의 패터닝 동안 제거되고, 패터닝된 마스크(106)를 제거하기 위한 별도의 에칭 공정은 필요하지 않다.
도 23a 및 도 23b는 도 22a 및 도 22b의 구조물에 대한 추가 공정을 도시한 것이다. 이들 도면 간의 공정은 도 10a 및 도 10b 내지 도 18a 및 도 18b를 참조하여 위에 도시되고 설명된 공정과 유사하며, 도 18a 및 도 18b는 도 23a 및 도 23b와 동등한 중간 스테이지이고, 설명은 여기서 반복되지 않는다.
도 23a 및 도 23b에서, 삼중 게이트 트랜지스터 디바이스(140)가 도시되어 있다. 도 23a 및 도 23b의 삼중 게이트 트랜지스터 디바이스(140)에서, 반도체 층(110)은 하단 게이트 전극(104A 및 104B)의 상단 표면 및 내부 측벽 위로 연장되며, 여기서 하단 게이트 전극(104A 및 104B)의 내부 측벽은 서로 마주한다. 일부 실시예에서, 반도체 층은 하단 게이트 전극(104A 및 104B) 모두의 상단 표면보다 낮은 하단 표면을 갖는다. 또한, 일부 실시예에서, 상단 게이트 전극(118)은 반도체 층(110)의 상단 표면보다 낮은 하단 표면을 갖는다.
일부 실시예에서, 디바이스(130 또는 140)는 강유전성 구조물을 이용하도록 구성될 수 있다. 구체적으로, 일부 실시예에서, 하단 게이트 유전체 층(108)은 디바이스가 강유전성 FET (FeFET) 및/또는 강유전성 메모리로서 동작할 수 있도록 강유전성 층으로 대체될 수 있다. 일부 실시예에서, 하단 게이트 유전체 층(108)을 대체하는 강유전성 구조물은 하프늄 지르코늄 산화물 등으로 제조될 수 있다.
일부 실시예에서, 디바이스(130 또는 140)는 플로팅 게이트 메모리 구조물을 이용하도록 구성될 수 있다. 구체적으로, 일부 실시예에서, 하단 게이트 유전체 층(108)은 디바이스가 플로팅 게이트 메모리로서 동작할 수 있도록 플로팅 게이트 메모리 구조물로 대체될 수 있다. 일부 실시예에서, 하단 게이트 유전체 층(108)을 대체하는 플로팅 게이트 메모리 구조물은 알루미늄 산화물/하프늄 산화물/알루미늄 산화물, 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물 등과 같은 3 개의 층의 스택으로 형성될 수 있다. 강유전성 구조물 또는 플로팅 게이트 메모리 구조물을 갖는 실시예에서, 트랜지스터 디바이스의 전달 곡선은 메모리 윈도우를 생성하도록 변조될 수 있다.
실시예는 이점을 얻을 수 있다. 본 개시 내용은 2 차원(2-D) 재료의 초박형 바디 트랜지스터 및 논리 게이트 함수를 가진 디바이스를 단일 디바이스로 제공하기 위한 디바이스 및 그 형성 방법이다. 이 디바이스 설계는 단일 다중 게이트 트랜지스터(single multiple-gate transistor)에서 스위칭 가능한 NAND 및 NOR 논리 컴퓨팅을 가능하게 한다. 2-D 재료 층은 전이 금속 디칼코게나이드(transition metal dichalcogenide)(TMD) 재료 층일 수 있다. 개시된 실시예는 논리 게이트 레이아웃 및 면적 효율성을 단순화시키면서도 단일 디바이스에서 NAND 및 NOR 논리 함수를 결합한다.
일부 실시예에서, 2-D 재료 층 채널을 갖는 이중 게이트 트랜지스터 디바이스는 NAND 및 NOR 논리 함수 사이에서의 스위칭시 수행되는 전압 재매칭 동작을 통해 NAND 또는 NOR 논리 디바이스로서 기능할 수 있다. 일부 실시예에서, 2-D 재료 층 채널을 갖는 삼중 게이트 트랜지스터 디바이스는, NAND 및 NOR 논리 함수 중에서 선택하는 디바이스에 대한 입력을 통해 NAND 또는 NOR 논리 디바이스로서 기능할 수 있다.
일 실시예에서, 방법은 기판 위에 제 1 게이트 전극을 형성하는 단계를 포함한다. 방법은 또한 제 1 게이트 전극 위에 제 1 게이트 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 제 1 게이트 유전체 층 위에 반도체 층을 퇴적하는 단계를 포함한다. 방법은 또한 제 1 게이트 유전체 층 및 반도체 층 위에 소스/드레인 영역을 형성하는 단계를 포함하고, 소스/드레인 영역은 반도체 층의 단부와 중첩한다. 방법은 또한 반도체 층 및 소스/드레인 영역 위에 제 2 게이트 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 제 2 게이트 유전체 층 위에 제 2 게이트 전극을 형성하는 단계를 포함한다.
실시예는 다음 특징 중 하나 이상을 포함할 수 있다. 방법에서, 반도체 층을 퇴적하는 단계는 전이 금속 디칼코게나이드 층을 퇴적하는 단계를 포함한다. 전이 금속 디칼코게나이드 층은 MoS2, MoSe2, WS2, WSe2, 또는 InSe를 포함한다. 전이 금속 디칼코게나이드 층은 전구체로서의 MoO3 분말 및 황 분말과 함께 화학 기상 증착을 사용하여 수행된다. 반도체 층을 퇴적하는 단계는 반도체 산화물 층을 퇴적하는 단계를 포함한다. 반도체 산화물 층은 아연 산화물 또는 인듐 갈륨 아연 산화물을 포함한다. 제 1 게이트 유전체 층 및 제 2 게이트 유전체 층은 각각 하이-k 유전체 재료를 포함한다. 방법은 기판 위에 격리 층을 형성하는 단계를 더 포함하고, 제 1 게이트 전극은 격리 층 위에 존재한다. 방법은 기판 위에 제 3 게이트 전극을 형성하는 단계를 더 포함하고, 제 1 게이트 유전체 층 및 반도체 층은 제 3 게이트 전극 위에 존재하고, 제 3 게이트 전극은 제 1 게이트 전극으로부터 이격된다. 반도체 층은 컨포멀 층이다.
일 실시예에서, 디바이스는 기판 위의 제 1 게이트 전극을 포함한다. 디바이스는 또한 제 1 게이트 전극 위의 제 1 하이-k 게이트 유전체 층을 포함한다. 디바이스는 또한 제 1 하이-k 게이트 유전체 층 위의 전이 금속 디칼코게나이드 층을 포함한다. 디바이스는 또한 제 1 하이-k 게이트 유전체 층 및 전이 금속 디칼코게나이드 층 위의 소스/드레인 영역을 포함하고, 소스/드레인 영역은 전이 금속 디칼코게나이드 층의 단부와 중첩한다. 디바이스는 또한 전이 금속 디칼코게나이드 층 및 소스/드레인 영역 위의 제 2 하이-k 게이트 유전체 층을 포함한다. 디바이스는 또한 제 2 하이-k 게이트 유전체 층 위의 제 2 게이트 전극을 포함한다.
실시예는 다음 특징 중 하나 이상을 포함할 수 있다. 디바이스에서, 전이 금속 디칼코게나이드 층은 복수의 단분자층을 포함한다. 전이 금속 디칼코게나이드 층은 MoS2, MoSe2, WS2, WSe2, 또는 InSe를 포함한다. 디바이스는 기판 위의 제 3 게이트 전극을 더 포함하고, 제 1 하이-k 게이트 유전체 층 및 전이 금속 디칼코게나이드 층은 제 3 게이트 전극 위에 존재하고, 제 3 게이트 전극은 제 1 게이트 전극으로부터 이격된다. 전이 금속 디칼코게나이드 층은 제 1 게이트 전극 및 제 3 게이트 전극의 상단 표면들보다 낮은 하단 표면을 갖는다. 디바이스는 NAND 게이트로서 동작하도록 구성되고, 제 1 게이트 전극 및 제 2 게이트 전극은 NAND 게이트에 대한 입력이고, 소스/드레인 영역 중 하나는 NAND 게이트의 출력이다. 디바이스는 NOR 게이트로서 동작하도록 구성되고, 제 1 게이트 전극 및 제 2 게이트 전극은 NOR 게이트에 대한 입력이고, 소스/드레인 영역 중 하나는 NOR 게이트의 출력이다.
일 실시예에서, 디바이스는 유전체 층을 포함한다. 디바이스는 또한 유전체 층 위의 제 1 게이트 전극을 포함한다. 디바이스는 또한, 제 1 게이트 전극의 상단 표면 및 측벽 위에 존재하고 이와 접촉하는 제 1 게이트 유전체 층을 포함한다. 디바이스는 또한, 제 1 게이트 유전체 층의 상단 표면 및 측벽 위에 존재하고 이와 접촉하는 2 차원 반도체 재료를 포함한다. 디바이스는 또한, 2 차원 반도체 재료의 제 1 단부 위에 존재하고 이와 접촉하고, 제 1 게이트 유전체 층과 추가로 접촉하는 소스 영역을 포함한다. 디바이스는 또한, 2 차원 반도체 재료의 제 2 단부 위에 존재하고 이와 접촉하고, 제 1 게이트 유전체 층과 추가로 접촉하는 드레인 영역을 포함하고, 제 2 단부는 제 1 단부와는 반대편의 단부이다. 디바이스는 또한, 2 차원 반도체 재료, 소스 영역 및 드레인 영역의 상단 표면들 위에 존재하고 이와 접촉하는 제 2 게이트 유전체 층을 포함한다. 디바이스는 또한, 제 2 게이트 유전체 층 위의 제 2 게이트 전극을 포함한다. 디바이스는 또한, 제 2 게이트 유전체 층을 관통하게 연장되고 소스 영역 및 드레인 영역과 접촉하는 소스/드레인 컨택트를 포함한다.
실시예는 다음 특징 중 하나 이상을 포함할 수 있다. 디바이스는 유전체 층 위의 제 3 게이트 전극을 더 포함하고, 제 1 게이트 유전체 층은 제 3 게이트 전극의 상단 표면 및 측벽 위에 존재하고 이와 접촉하며, 제 3 게이트 전극은 제 1 게이트 전극으로부터 이격되어 있다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고/하거나 동일한 효과를 달성하는 다른 공정 및 구조물을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 방법에 있어서,
기판 위에 제 1 게이트 전극을 형성하는 단계;
상기 제 1 게이트 전극 위에 제 1 게이트 유전체 층을 형성하는 단계;
상기 제 1 게이트 유전체 층 위에 반도체 층을 퇴적하는 단계;
상기 제 1 게이트 유전체 층 및 상기 반도체 층 위에 소스/드레인 영역을 형성하는 단계 ― 상기 소스/드레인 영역은 상기 반도체 층의 단부와 중첩함 ― ;
상기 반도체 층 및 상기 소스/드레인 영역 위에 제 2 게이트 유전체 층을 형성하는 단계; 및
상기 제 2 게이트 유전체 층 위에 제 2 게이트 전극을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 반도체 층을 퇴적하는 단계는 전이 금속 디칼코게나이드 층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 전이 금속 디칼코게나이드 층은 MoS2, MoSe2, WS2, WSe2, 또는 InSe를 포함하는 것인, 방법.
실시예 4. 실시예 2에 있어서,
상기 전이 금속 디칼코게나이드 층은 전구체로서 MoO3 분말 및 황 분말을 이용한 화학 기상 증착을 사용하여 수행되는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 반도체 층을 퇴적하는 단계는 반도체 산화물 층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 반도체 산화물 층은 아연 산화물 또는 인듐 갈륨 아연 산화물을 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 제 1 게이트 유전체 층 및 상기 제 2 게이트 유전체 층은 각각 하이-k 유전체 재료를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 기판 위에 격리 층을 형성하는 단계 ― 상기 제 1 게이트 전극은 상기 격리 층 위에 있음 ― 를 더 포함하는, 방법.
실시예 9. 실시예 1에 있어서,
상기 기판 위에 제 3 게이트 전극을 형성하는 단계 ― 상기 제 1 게이트 유전체 층 및 상기 반도체 층은 상기 제 3 게이트 전극 위에 있고, 상기 제 3 게이트 전극은 상기 제 1 게이트 전극으로부터 이격되어 있음 ― 를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서,
상기 반도체 층은 컨포멀(conformal) 층인 것인, 방법.
실시예 11. 디바이스에 있어서,
기판 위의 제 1 게이트 전극;
상기 제 1 게이트 전극 위의 제 1 하이-k 게이트 유전체 층;
상기 제 1 하이-k 게이트 유전체 층 위의 전이 금속 디칼코게나이드 층;
상기 제 1 하이-k 게이트 유전체 층 및 상기 전이 금속 디칼코게나이드 층 위의 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 전이 금속 디칼코게나이드 층의 단부와 중첩함 ― ;
상기 전이 금속 디칼코게나이드 층 및 상기 소스/드레인 영역 위의 제 2 하이-k 게이트 유전체 층; 및
상기 제 2 하이-k 게이트 유전체 층 위의 제 2 게이트 전극
을 포함하는, 디바이스.
실시예 12. 실시예 11에 있어서,
상기 전이 금속 디칼코게나이드 층은 복수의 단분자층을 포함하는 것인, 디바이스.
실시예 13. 실시예 11에 있어서,
상기 전이 금속 디칼코게나이드 층은 MoS2, MoSe2, WS2, WSe2, 또는 InSe를 포함하는 것인, 디바이스.
실시예 14. 실시예 11에 있어서,
상기 기판 위의 제 3 게이트 전극을 더 포함하고, 상기 제 1 하이-k 게이트 유전체 층 및 상기 전이 금속 디칼코게나이드 층은 상기 제 3 게이트 전극 위에 있으며, 상기 제 3 게이트 전극은 상기 제 1 게이트 전극으로부터 이격되어 있는 것인, 디바이스.
실시예 15. 실시예 14에 있어서,
상기 전이 금속 디칼코게나이드 층은 상기 제 1 게이트 전극 및 상기 제 3 게이트 전극의 상단 표면들보다 낮은 하단 표면을 갖는 것인, 디바이스.
실시예 16. 실시예 11에 있어서,
상기 디바이스는 NAND 게이트로서 동작하도록 구성되며, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 NAND 게이트에 대한 입력이고, 상기 소스/드레인 영역 중 하나는 상기 NAND 게이트의 출력인 것인, 디바이스.
실시예 17. 실시예 11에 있어서,
상기 디바이스는 NOR 게이트로서 동작하도록 구성되며, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 NOR 게이트에 대한 입력이고, 상기 소스/드레인 영역 중 하나는 상기 NOR 게이트의 출력인 것인, 디바이스.
실시예 18. 디바이스에 있어서,
유전체 층;
상기 유전체 층 위의 제 1 게이트 전극;
상기 제 1 게이트 전극의 상단 표면 및 측벽 위에 있으며 이와 접촉하는 제 1 게이트 유전체 층;
상기 제 1 게이트 유전체 층의 상단 표면 및 측벽 위에 있으며 이와 접촉하는 2 차원 반도체 재료;
상기 2 차원 반도체 재료의 제 1 단부 위에 있으며 이와 접촉하고, 또한 상기 제 1 게이트 유전체 층과 접촉하는 소스 영역;
상기 2 차원 반도체 재료의 제 2 단부 위에 있으며 이와 접촉하고, 또한 상기 제 1 게이트 유전체 층과 접촉하는 드레인 영역 ― 상기 제 2 단부는 상기 제 1 단부와는 반대편의 단부임 ―;
상기 2 차원 반도체 재료, 상기 소스 영역 및 상기 드레인 영역의 상단 표면들 위에 있으며 이와 접촉하는 제 2 게이트 유전체 층;
상기 제 2 게이트 유전체 층 위의 제 2 게이트 전극; 및
상기 제 2 게이트 유전체 층을 관통해 연장되고, 상기 소스 영역 및 상기 드레인 영역과 접촉하는 소스/드레인 컨택트
를 포함하는, 디바이스.
실시예 19. 실시예 18에 있어서,
상기 유전체 층 위의 제 3 게이트 전극을 더 포함하고, 상기 제 1 게이트 유전체 층은 상기 제 3 게이트 전극의 상단 표면 및 측벽 위에 있으며 이와 접촉하고, 상기 제 3 게이트 전극은 상기 제 1 게이트 전극으로부터 이격되어 있는 것인, 디바이스.
실시예 20. 실시예 18에 있어서,
상기 2 차원 반도체 재료는 전이 금속 디칼코게나이드 층을 포함하는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 위에 제 1 게이트 전극을 형성하는 단계;
    상기 기판 위에 제 3 게이트 전극을 형성하는 단계 ― 상기 제 3 게이트 전극은 상기 제 1 게이트 전극으로부터 이격되어 있음 ― ;
    상기 제 1 게이트 전극 및 상기 제 3 게이트 전극 위에 제 1 게이트 유전체 층을 형성하는 단계;
    상기 제 1 게이트 유전체 층 위에 반도체 층을 퇴적하는 단계;
    상기 제 1 게이트 유전체 층 및 상기 반도체 층 위에 소스/드레인 영역을 형성하는 단계 ― 상기 소스/드레인 영역은 상기 반도체 층의 단부와 중첩함 ― ;
    상기 반도체 층 및 상기 소스/드레인 영역 위에 제 2 게이트 유전체 층을 형성하는 단계; 및
    상기 제 2 게이트 유전체 층 위에 제 2 게이트 전극을 형성하는 단계 ― 상기 반도체 층은 상기 제 1 게이트 전극의 상단 표면 및 상기 제 3 게이트 전극의 상단 표면보다 낮은 하단 표면을 가짐 ―
    를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 반도체 층을 퇴적하는 단계는 전이 금속 디칼코게나이드 층을 퇴적하는 단계를 포함하는 것인, 방법.
  3. 청구항 2에 있어서,
    상기 전이 금속 디칼코게나이드 층은 MoS2, MoSe2, WS2, WSe2, 또는 InSe를 포함하는 것인, 방법.
  4. 청구항 1에 있어서,
    상기 반도체 층을 퇴적하는 단계는 반도체 산화물 층을 퇴적하는 단계를 포함하는 것인, 방법.
  5. 청구항 1에 있어서,
    상기 제 1 게이트 유전체 층 및 상기 제 2 게이트 유전체 층은 각각 하이-k 유전체 재료를 포함하는 것인, 방법.
  6. 청구항 1에 있어서,
    상기 기판 위에 격리 층을 형성하는 단계 ― 상기 제 1 게이트 전극 및 상기 제 3 게이트 전극은 상기 격리 층 위에 있음 ― 를 더 포함하는, 방법.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 반도체 층은 컨포멀(conformal) 층인 것인, 방법.
  9. 디바이스에 있어서,
    기판 위의 제 1 게이트 전극;
    상기 기판 위의 제 3 게이트 전극 ― 상기 제 3 게이트 전극은 상기 제 1 게이트 전극으로부터 이격되어 있음 ― ;
    상기 제 1 게이트 전극 및 상기 제 3 게이트 전극 위의 제 1 하이-k 게이트 유전체 층;
    상기 제 1 하이-k 게이트 유전체 층 위의 전이 금속 디칼코게나이드 층 ― 상기 전이 금속 디칼코게나이드 층은 상기 제 1 게이트 전극 및 제 3 게이트 전극 사이에 있음 ― ;
    상기 제 1 하이-k 게이트 유전체 층 및 상기 전이 금속 디칼코게나이드 층 위의 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 전이 금속 디칼코게나이드 층의 단부와 중첩함 ― ;
    상기 전이 금속 디칼코게나이드 층 및 상기 소스/드레인 영역 위의 제 2 하이-k 게이트 유전체 층; 및
    상기 제 2 하이-k 게이트 유전체 층 위의 제 2 게이트 전극
    을 포함하고,
    상기 디바이스는 상기 제 1 게이트 전극을 사용하여 NAND 게이트로서 동작하도록 구성되고, 상기 제 2 게이트 전극은 상기 NAND 게이트에 대한 입력이고, 상기 소스/드레인 영역 중 하나는 상기 NAND 게이트의 출력인, 디바이스.
  10. 디바이스에 있어서,
    유전체 층;
    상기 유전체 층 위의 제 1 게이트 전극;
    상기 유전체 층 위에 제 3 게이트 전극 ― 상기 제 3 게이트 전극은 상기 제 1 게이트 전극으로부터 이격되어 있음 ― ;
    상기 제 1 게이트 전극의 상단 표면 및 측벽과 상기 제 3 게이트 전극의 상단 표면 및 측벽, 위에 있으며 이와 접촉하는 제 1 게이트 유전체 층;
    상기 제 1 게이트 유전체 층의 상단 표면 및 측벽 위에 있으며 이와 접촉하는 2 차원 반도체 재료;
    상기 2 차원 반도체 재료의 제 1 단부 위에 있으며 이와 접촉하고, 또한 상기 제 1 게이트 유전체 층과 접촉하는 소스 영역;
    상기 2 차원 반도체 재료의 제 2 단부 위에 있으며 이와 접촉하고, 또한 상기 제 1 게이트 유전체 층과 접촉하는 드레인 영역 ― 상기 제 2 단부는 상기 제 1 단부와는 반대편의 단부임 ― ;
    상기 2 차원 반도체 재료, 상기 소스 영역 및 상기 드레인 영역의 상단 표면들 위에 있으며 이와 접촉하는 제 2 게이트 유전체 층;
    상기 제 2 게이트 유전체 층 위의 제 2 게이트 전극 ― 상기 제 2 게이트 전극은 상기 2 차원 반도체 재료의 상단 표면보다 낮은 하단 표면을 가짐 ― ; 및
    상기 제 2 게이트 유전체 층을 관통해 연장되고, 상기 소스 영역 및 상기 드레인 영역과 접촉하는 소스/드레인 컨택트
    를 포함하는, 디바이스.
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