KR20210013532A - 디스플레이 디바이스 및 그 제조 방법 - Google Patents
디스플레이 디바이스 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20210013532A KR20210013532A KR1020200090182A KR20200090182A KR20210013532A KR 20210013532 A KR20210013532 A KR 20210013532A KR 1020200090182 A KR1020200090182 A KR 1020200090182A KR 20200090182 A KR20200090182 A KR 20200090182A KR 20210013532 A KR20210013532 A KR 20210013532A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode
- isolation
- display device
- disposed
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000002955 isolation Methods 0.000 claims abstract description 166
- 239000000758 substrate Substances 0.000 claims abstract description 93
- 239000004065 semiconductor Substances 0.000 claims abstract description 78
- 230000002093 peripheral effect Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 51
- 239000008393 encapsulating agent Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 231
- 230000008569 process Effects 0.000 description 35
- 239000000463 material Substances 0.000 description 28
- 239000004020 conductor Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000005538 encapsulation Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 244000208734 Pisonia aculeata Species 0.000 description 3
- -1 aluminum tin oxide Chemical compound 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- UQEAIHBTYFGYIE-UHFFFAOYSA-N hexamethyldisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)C UQEAIHBTYFGYIE-UHFFFAOYSA-N 0.000 description 2
- 229940073561 hexamethyldisiloxane Drugs 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002346 layers by function Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229920000307 polymer substrate Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H01L27/3246—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/122—Pixel-defining structures or layers, e.g. banks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/1201—Manufacture or treatment
-
- H01L51/0097—
-
- H01L51/5237—
-
- H01L51/56—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/87—Passivation; Containers; Encapsulations
- H10K59/873—Encapsulations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
- H10K71/10—Deposition of organic active material
- H10K71/16—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
- H10K77/10—Substrates, e.g. flexible substrates
- H10K77/111—Flexible substrates
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/549—Organic PV cells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
디스플레이 디바이스는 반도체 기판, 격리층, 발광층 및 제2 전극을 포함한다. 반도체 기판은 화소 영역 및 화소 영역 주위에 위치된 주변 영역을 갖는다. 반도체 기판은 제1 전극 및 구동 요소층을 포함한다. 제1 전극은 화소 영역에 배치되고, 제1 전극은 구동 요소층에 전기적으로 연결된다. 격리층은 반도체 기판 상에 배치된다. 격리층은 주변 영역에 배치된 제1 격리 패턴을 포함하고, 제1 격리 패턴은 제1 측 표면 및 제1 측 표면의 반대측에 있는 제2 측 표면을 갖는다. 발광층은 격리층 및 제1 전극 상에 배치되고, 제1 격리 패턴의 제1 측 표면 및 제2 측 표면을 커버한다. 제2 전극은 발광층 상에 배치된다.
Description
[관련 출원에 대한 상호 참조]
본 출원은, 2019년 7월 24일에 제출된 미국 가특허 출원 일련 번호 제62/877,846호의 우선권 이익을 청구한다. 전술한 가특허 출원의 전체는 본 명세서에 참조로서 통합되고 본 명세서의 일부를 이룬다.
최근 반도체 기술이 급격히 진보됨에 따라, 니어 아이 디스플레이(near-eye display)가 인기를 얻고 있다. 현재의 제조 기술의 한계로 인해, 디스플레이 디바이스의 발광 요소 사이의 간격을 감소시키는 것은 어렵다. 웨이퍼 레벨에서의, 니어 아이 디스플레이에 사용되는 디스플레이 디바이스를 위한 제조 기술의 개발은, 크기 감소 및 고해상도에 대한 요구를 만족시키도록 진행되고 있다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 특징부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 특징부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 디스플레이 디바이스의 개략적인 단면도이다.
도 2는 본 개시의 일부 실시예에 따른 디스플레이 디바이스의 간략화된 평면도이다.
도 3a 내지 도 3f는 본 개시의 일부 실시예에 따른 디스플레이 디바이스를 제조하는 방법에 있어서 다양한 스테이지의 개략적인 단면도이다.
도 4는 본 개시의 일부 실시예에 따른 디스플레이 디바이스를 제조하는 방법에서 중간 스테이지의 간략화된 평면도이다.
도 5는 본 개시의 일부 대안적인 실시예에 따른 디스플레이 디바이스의 개략적인 단면도이다.
도 1은 본 개시의 일부 실시예에 따른 디스플레이 디바이스의 개략적인 단면도이다.
도 2는 본 개시의 일부 실시예에 따른 디스플레이 디바이스의 간략화된 평면도이다.
도 3a 내지 도 3f는 본 개시의 일부 실시예에 따른 디스플레이 디바이스를 제조하는 방법에 있어서 다양한 스테이지의 개략적인 단면도이다.
도 4는 본 개시의 일부 실시예에 따른 디스플레이 디바이스를 제조하는 방법에서 중간 스테이지의 간략화된 평면도이다.
도 5는 본 개시의 일부 대안적인 실시예에 따른 디스플레이 디바이스의 개략적인 단면도이다.
아래의 개시는 본 개시의 다양한 특징부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 특징부 위의 또는 그 상의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 특징부가 제1 및 제2 특징부 사이에 형성되어 제1 및 제2 특징부가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)," "아래에(below)," "하부의(lower)," "위에(above)," "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 구성 요소 또는 특징부와 다른 구성 요소 또는 특징부 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 장치의 다른 방향을 망라한다. 기기는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
또한, "제1," "제2," "제3," "제4" 등과 같은 용어는 본 명세서에서 유사하거나 상이한 구성 요소 또는 특징부를 설명하도록 설명의 편의를 위해 사용될 수 있고, 설명의 순서 또는 맥락에 따라 상호 교환적으로 사용될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 디스플레이 디바이스(10)의 개략적인 단면도이다. 도 2는 본 개시의 일부 실시예에 따른 디스플레이 디바이스(10)의 간략화된 평면도이다. 구체적으로, 도 1은 도 2의 선(I-I')에 따라 취해진 단면도이다. 도시의 간략화 및 명확성을 위해, 반도체 기판, 격리층, 제1 전극 및 제2 전극과 같은 디스플레이 디바이스(10)의 몇몇 구성 요소만이 도 2의 간략화된 평면도에 도시되어 있고, 이들 구성 요소가 반드시 동일한 평면에 위치하는 것은 아니다.
도 1 및 도 2를 참조하면, 디스플레이 디바이스(10)는 반도체 기판(100), 격리층(110), 발광층(120) 및 제2 전극(130)을 포함한다. 일부 실시예에서, 디스플레이 디바이스(10)는 유전체 봉지물(140)을 더 포함할 수 있다. 일부 실시예에서, 디스플레이 디바이스(10)는 자기 발광(self-luminescent) 디스플레이 디바이스이다. 특정 실시예에서, 디스플레이 디바이스(10)는 유기 발광 다이오드(Organic Light-Emitting Diode, OLED) 디스플레이 디바이스이다. 일부 대안적인 실시예에서, 디스플레이 디바이스(10)는, 커버 플레이트, 유리 및/또는 투명 차폐물과 같은 다른 필요한 구성 요소를 더 포함한다. 즉, 본 개시의 디스플레이 디바이스(10)는 도 1에 도시된 것에 한정되지 않는다. 일부 실시예에서, 커버 플레이트와 반도체 기판(100)은 서로 반대측에 배치된다. 일부 실시예에서, 커버 플레이트는, 폴리머 기판 또는 플라스틱 기판과 같은 가요성 기판일 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 커버 플레이트는 유리 기판, 석영 기판 또는 실리콘 기판과 같은 강성 기판이다.
일부 실시예에서, 반도체 기판(100)은 화소 영역(A) 및 화소 영역(A) 주위에 위치된 주변 영역(B)을 갖는다. 도 2에 도시된 바와 같이, 평면도에서, 주변 영역(B)은 링 형상을 갖는다. 일부 실시예에서, 반도체 기판(100)은 기판(102), 구동 요소층(104), 상호 연결 구조물(106), 제1 전극(108a) 및 공통 전극(108b)을 포함한다. 일부 실시예에서, 기판(102)은, 결정질 실리콘, 다이아몬드 또는 게르마늄과 같은 원소 반도체 물질; 규소 탄화물, 갈륨 비화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체 물질; 또는 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 합금 반도체 물질로 이루어진다. 일부 실시예에서, 기판(102)은 벌크 반도체 물질이다. 예를 들어, 기판(102)은, 단결정 실리콘의 벌크 기판과 같은 벌크 실리콘 기판, 도핑된 실리콘 기판, 미도핑 실리콘 기판 또는 SOI 기판일 수 있으며, 여기서 도핑된 실리콘 기판의 도펀트는 N-형 도펀트, P-형 도펀트 또는 이들의 조합일 수 있다.
일부 실시예에서, 구동 요소층(104)이 기판(102) 상에 배치된다. 일부 실시예에서, 구동 요소층(104)은, 그에 형성된 능동 구성 요소(예를 들어, 트랜지스터 등) 및/또는 수동 구성 요소(예를 들어, 저항기, 커패시터, 인덕터 등)를 포함한다. 일부 실시예에서, 구동 요소층(104)은 상보성 금속-산화물- 반도체(Complementary Metal-Oxide-Semiconductor, CMOS) 회로층이다.
일부 실시예에서, 구동 요소층(104)의 능동 구성 요소(미도시) 및/또는 수동 구성 요소(미도시)로의 연결을 위해 상호 연결 구조물(106)이 사용된다. 일부 실시예에서, 상호 연결 구조물(106)은 절연층(미도시) 및 격리층에 배치된 복수의 금속 특징부들(미도시)을 포함한다. 일부 실시예에서, 절연층은 구동 요소층(104) 상의 층-간 유전체(Inter-Layer Dielectric, ILD)층, 및 층-간 유전체층 위의 적어도 하나의 금속-간 유전체(Inter-Metal Dielectric, IMD)층을 포함한다. 일부 실시예에서, 절연층의 물질은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 저 유전 상수(low-k) 물질 또는 이들의 조합을 포함한다. 절연층은 단일층 또는 다층 구조물일 수 있다. 일부 실시예에서, 금속 특징부들은 금속 라인들 및 비아들(미도시)을 포함한다. 일부 실시예에서, 금속 특징부들의 물질은 텅스텐(W), 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금 또는 이들의 조합을 포함한다. 일부 실시예에서, 상호 연결 구조물(106)은 이중 다마신 공정에 의해 형성된다. 대안적인 실시예에서, 상호 연결 구조물(106)은 다수의 단일 다마신 공정에 의해 형성된다. 또 다른 실시예에서, 상호 연결 구조물(106)은 전기 도금 공정에 의해 형성된다.
일부 실시예에서, 제1 전극(108a)이 화소 영역(A)에 배치된다. 일부 실시예에서, 제1 전극(108a)의 일부가, 도 1에 도시된 바와 같이, 화소 영역(A)에 배치되고 주변 영역(B)으로 더 연장된다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서는, 제1 전극(108a) 중 어떤 것도 주변 영역(B)에 배치되지 않는다. 일부 실시예에서, 제1 전극(108a)은, 상호 연결 구조물(106)을 통해 구동 요소층(104)의 능동 구성 요소(미도시) 및/또는 수동 구성 요소(미도시)에 전기적으로 연결된다. 즉, 구동 신호들은 구동 요소층(104)의 능동 구성 요소(미도시) 및 상호 연결 구조물(106)을 통해 제1 전극(108a)으로 전송될 수 있다. 일부 실시예에서, 제1 전극(108a)의 물질은 투명 도전성 물질을 포함한다. 특정 실시예에서, 투명 도전성 물질은, 금속 산화물 도전성 물질, 예컨대 인듐 주석 산화물, 인듐 아연 산화물, 알루미늄 주석 산화물, 알루미늄 아연 산화물, 인듐 갈륨 아연 산화물, 다른 적합한 산화물 또는 상기 물질 중 적어도 두 개가 적층된 층을 포함할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 제1 전극(108a)의 물질은 불투명한 도전성 물질을 포함한다. 특정 실시예에서, 불투명 도전성 물질은 금속을 포함한다. 일부 실시예에서, 제1 전극(108a)은, 도 1에 도시된 바와 같이, 도시된 상호 연결 구조물(106)의 상단 표면 위에 배치된다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 제1 전극(108a)은 상호 연결 구조물(106)에 내장된다. 일부 실시예에서, 제1 전극(108a)은 포토리소그래피 및 에칭 공정에 의해 형성된다. 예를 들어, 제1 전극(108a)을 형성하는 방법은, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD) 또는 증착(evaporation)과 같은 적절한 제조 기술에 의해 상호 연결 구조물(106) 전면(entire) 상에 도전성 물질층을 형성하는 단계; 및 이어서, 포토리소그래피 및 에칭 공정을 수행하여 도전성 물질층을 패터닝하는 단계를 포함할 수 있다. 디스플레이 디바이스(10)에서, 제1 전극(108a)의 수는 도 2에 도시된 것보다 적거나 많을 수 있고, 요구 사항 및/또는 설계 레이아웃에 기초하여 지정될 수 있으며; 본 개시는 이에 특별히 한정되지는 않는다.
일부 실시예에서, 공통 전극(108b)이 주변 영역(B)에 배치된다. 일부 실시예에서, 공통 전극(108b)은 접지(예를 들어, 0 V)에 전기적으로 연결된다. 일부 실시예에서, 공통 전극(108b)의 물질은 투명 도전성 물질을 포함한다. 특정 실시예에서, 투명 도전성 물질은 금속 산화물 도전성 물질, 예컨대 인듐 주석 산화물, 인듐 아연 산화물, 알루미늄 주석 산화물, 알루미늄 아연 산화물, 인듐 갈륨 아연 산화물, 다른 적합한 산화물, 또는 상기 물질의 적어도 둘 이상이 적층된 층을 포함한다. 그러나 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 공통 전극(108b)의 물질은 불투명한 도전성 물질을 포함한다. 특정 실시예에서, 불투명 도전성 물질은 금속을 포함한다. 특정 실시예에서, 공통 전극(108b)의 물질은 제1 전극(108a)의 물질과 동일하다. 특정 실시예에서, 공통 전극(108b)의 물질은 제1 전극(108a)의 물질과 상이하다. 일부 실시예에서, 공통 전극(108b)은, 도 1에 도시된 바와 같이, 도시된 상호 연결 구조물(106)의 상단 표면 위에 배치된다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 공통 전극(108b)은 상호 연결 구조물(106)에 내장된다. 일부 실시예에서, 공통 전극(108b)은 포토리소그래피 및 에칭 공정에 의해 형성된다. 공통 전극(108b)을 형성하는 방법은 CVD, PVD, 또는 증착과 같은 적절한 제조 기술에 의해 상호 연결 구조물(106) 전면 상에 도전성 물질층을 형성하는 단계; 및 이어서, 포토리소그래피 및 에칭 공정을 수행하여 도전성 물질층을 패터닝하는 단계를 포함한다. 일부 실시예에서, 공통 전극(108b)과 제1 전극(108a)은 동일한 공정으로 형성된다. 즉, 공통 전극(108b) 및 제1 전극(108a)은 모두 동일한 도전성 물질층으로부터 유래된다. 그러나 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 공통 전극(108b)과 제1 전극(108a)은 별개의 공정으로 형성된다. 도 2에 도시된 바와 같이, 하나의 공통 전극(108b)이 주변 영역(B)에 제공되지만, 본 개시가 이에 한정되는 것은 아니다. 공통 전극(108b)의 수는 도 2에 도시된 것보다 많을 수 있고, 요구 사항 및/또는 설계 레이아웃에 기초하여 지정될 수 있다.
일부 실시예에서, 격리층(110)이 반도체 기판(100) 상에 배치된다. 일부 실시예에서, 격리층(110)의 물질은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 또는 이들의 조합을 포함한다. 특정 실시예에서, 격리층(110)은 산화물-질화물-산화물(Oxide-Nitride-Oxide, ONO)층이다. 일부 실시예에서, 격리층(110)은 포토리소그래피 및 에칭 공정에 의해 형성된다.
일부 실시예에서, 격리층(110)은 제1 격리 패턴(112) 및 제2 격리 패턴(114)을 포함하고, 제1 격리 패턴(112)은 제2 격리 패턴(114) 주위에 위치된다. 일부 실시예에서, 제1 격리 패턴(112)은 주변 영역(B)에 배치된다. 도 2에 도시된 바와 같이, 평면도에서, 제1 격리 패턴(112)은 링 형상을 갖는다. 일부 실시예에서, 제1 격리 패턴(112)은 제1 측 표면(S1) 및 제1 측 표면(S1)의 반대측에 있는 제2 측 표면(S2)을 갖는다. 도 2에 도시된 바와 같이, 제1 격리 패턴(112)의 제2 측 표면(S2)은 제2 격리 패턴(114)을 향한다. 도 1에 도시된 바와 같이, 제1 측 표면(S1)보다 제2 측 표면(S2)이 화소 영역(A)에 더 가깝다. 일부 실시예에서, 도 1에 도시된 바와 같이, 제1 측 표면(S1)의 단면 프로파일과 제2 측 표면(S2)의 단면 프로파일은 실질적으로 서로 대칭이다. 제1 측 표면(S1)의 단면 프로파일과 제2 측 표면(S2)의 단면 프로파일은 서로의 거울상일 수 있다. 이러한 구성에서, 제1 측 표면(S1)의 단면 프로파일과 제2 측 표면(S2)의 단면 프로파일은 실질적으로 서로 동일한 것으로 간주될 수 있다.
일부 실시예에서, 제2 격리 패턴(114)이 화소 영역(A)에 배치된다. 일부 실시예에서, 제2 격리 패턴(114)은 제1 패턴부(114a) 및 제2 패턴부(114b)를 갖는다. 일부 실시예에서, 도 2에 도시된 바와 같이, 제1 패턴부(114a)는 반도체 기판(100)의 두께 방향(Z)에 수직인 방향(X)을 따라 배열되고, 제2 패턴부(114b)는 두께 방향(Z)에 수직인 방향(Y)을 따라 배열되며, 여기서 방향(X)은 방향(Y)에 수직이다. 일부 실시예에서, 도 2에 도시된 바와 같이, 각각의 제1 패턴부(114a)는 방향(Y)을 따라 연장되고, 각각의 제2 패턴부(114b)는 방향(X)을 따라 연장된다. 도 2에 도시된 바와 같이, 제1 패턴부(114a)가 제2 패턴부(114b)에 연결되어 메쉬 구조물을 구성한다.
일부 실시예에서, 각각의 제1 패턴부(114a)는 제3 측 표면(S3) 및 제3 측 표면(S3)의 반대측에 있는 제4 측 표면(S4)을 갖고, 각각의 제2 패턴부(114b)는 제5 측 표면(S5) 및 제5 측 표면(S5)의 반대측에 있는 제6 측 표면(S6)을 갖는다. 일부 실시예에서, 도 1에 도시된 바와 같이, 제3 측 표면(S3)의 단면 프로파일과 제4 측 표면(S4)의 단면 프로파일은 실질적으로 서로 대칭이다. 제3 측 표면(S3)의 단면 프로파일과 제4 측 표면(S4)의 단면 프로파일은 서로 거울상일 수 있다. 이러한 구성에 의해, 제3 측 표면(S3)의 단면 프로파일과 제4 측 표면(S4)의 단면 프로파일은 실질적으로 서로 동일한 것으로 간주될 수 있다. 마찬가지로, 도 1에 도시된 바와 같이, 제5 측 표면(S5)의 단면 프로파일과 제6 측 표면(S6)의 단면 프로파일은 실질적으로 서로 대칭이므로, 제5 측 표면(S5)의 단면 프로파일과 제6 측 표면(S6)의 단면 프로파일은 실질적으로 서로 동일한 것으로 간주될 수 있다. 또한, 일부 실시예에서, 도 1에 도시된 바와 같이, 제3 측 표면(S3)의 단면 프로파일은 제5 측 표면(S5)의 단면 프로파일과 실질적으로 동일하다. 즉, 제2 격리 패턴(114)에서, 제1 패턴부(114a) 및 제2 패턴부(114b)는 측 표면의 실질적으로 일관된(consistent) 단면 프로파일을 갖는다. 일부 실시예에서, 도 1에 도시된 바와 같이, 제1 측 표면(S1)의 단면 프로파일은 제3 측 표면(S3)의 단면 프로파일과 실질적으로 동일하다. 즉, 격리층(110)에서, 제1 격리 패턴(112) 및 제2 격리 패턴(114)은 측 표면의 실질적으로 일관된 단면 프로파일을 갖는다. 특정 실시예에서, 제1 격리 패턴(112)의 측 표면의 단면 프로파일과 제2 격리 패턴(114)의 측 표면의 단면 프로파일 사이의 프로파일 치수 차이는 약 10 % 미만이다.
일부 실시예에서, 격리층(110)은 주변 영역(B)에 제1 개구(O1) 및 화소 영역(A)에 제2 개구(O2)를 갖는다. 일부 실시예에서, 도 1에 도시된 바와 같이, 제2 개구(O2) 중 일부는 화소 영역(A)에 배치되고 주변 영역(B) 내로 더 연장된다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 제2 개구(O2) 중 어떤 것도 주변 영역(B)에 배치되지 않는다.
구체적으로, 도 1 및 도 2를 함께 참조하면, 제1 개구(O1)는 격리층(110)에 의해 규정된 단일 측벽을 갖는 밀폐되지 않은 개구이다. 제1 격리 패턴(112)의 제1 측 표면(S1)은 제1 개구(O1)의 측벽으로 고려될 수 있다. 일부 실시예에서, 도 1에 도시된 바와 같이, 반도체 기판(100)의 두께 방향(Z)을 따라, 기판(102)상으로 공통 전극(108b)을 수직 투영하면, 기판(102)상으로 제1 개구(O1)를 수직 투영한 스팬(span) 내에 속한다. 즉, 디스플레이 디바이스(10)를 제조하는 공정 동안, 일부 스테이지에서, 공통 전극(108b)이 제1 개구(O1)에 의해 노출될 수 있다.
또한, 도 1 및 도 2를 함께 참조하면, 각각의 제2 개구(O2)는 두께 방향(Z)을 따라 기판(102) 상에 직사각형 형상으로 수직 투영되는 밀폐된 개구이다. 다시 말해서, 각각의 제2 개구(O2)는 네 개의 측벽을 갖는다. 그러나 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 두께 방향(Z)을 따라 기판(102) 상으로 각각의 제2 개구(O2)를 수직 투영하면, 평면도에서 다각형 또는 임의의 적절한 형상을 나타낼 수 있다. 일부 실시예에서, 각각의 제2 개구(O2)의 측벽은 격리층(110)에 의해 규정된다. 구체적으로, 도 2에 도시된 바와 같이, 화소 영역(A)의 가장자리에 위치한 각각의 제2 개구(O2)의 측벽은 제1 격리 패턴(112) 및 제2 격리 패턴(114) 모두에 의해 규정되고, 화소 영역(A)의 중심부에 위치한 각각의 제2 개구(O2)의 측벽은 제2 격리 패턴(114)에 의해서만 규정된다. 즉, 제1 격리 패턴(112)의 제2 측 표면(S2), 제1 패턴부(114a)의 제3 측 표면(S3) 및 제4 측 표면(S4), 및 제2 패턴부(114b)의 제5 측 표면(S5) 및 제6 측 표면(S6)이 제2 개구(O2)의 측벽으로 고려될 수 있다. 도 1 및 도 2를 함께 참조하면, 제1 격리 패턴(112)의 제2 측 표면(S2), 제1 패턴부(114a)의 제3 측 표면(S3) 및 제2 패턴부(114b)의 제5 측 표면(S5)은 도 1에 도시된 좌측 제2 개구(O2)의 측벽으로 고려될 수 있고, 제1 격리 패턴(112)의 제2 측 표면(S2), 제1 패턴부(114a)의 제3 측 표면(S3), 다른 제1 패턴부(114a)의 제4 측 표면(S4) 및 제2 패턴부(114b)의 제5 측 표면(S5)은 도 1에 도시된 중앙 제2 개구(O2)의 측벽으로 고려될 수 있고, 제1 패턴부(114a)의 제3 측 표면(S3), 다른 제1 패턴부(114a)의 제4 측 표면(S4), 제2 패턴부(114b)의 제5 측 표면(S5) 및 다른 제2 패턴부(114b)의 제6 측 표면(S6)은 도 1에 도시된 우측 제2 개구(O2)의 측벽으로 고려될 수 있다.
일부 실시예에서, 도 1 및 도 2에 도시된 바와 같이, 제2 개구(O2)가 하부의 제1 전극(108a)에 대응하여 배치된다. 구체적으로, 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(100)의 두께 방향(Z)을 따라, 기판(102)상으로 제1 전극(108a)을 수직 투영하면, 대응하는 제2 개구(O2)를 기판(102)상에 수직 투영한 스팬과 부분적으로 중첩한다. 즉, 디스플레이 디바이스(10)를 제조하는 공정 동안, 제2 개구(O2)를 형성하는 스테이지에서, 제1 전극(108a)이 제2 개구(O2)에 의해 부분적으로 노출된다. 전술한 바와 같이, 제1 전극(108a)의 수는 도 2에 도시된 것으로 한정되지 않고, 이에 따라, 제1 전극(108a)에 대응하는 제2 개구(O2)의 수 또한, 도 2에 도시된 것으로 한정되지 않으며, 요구 사항 및/또는 설계 레이아웃에 기초하여 지정될 수 있다.
일부 실시예에서, 발광층(120)이 격리층(110) 및 제1 전극(108a) 상에 배치된다. 일부 실시예에서, 발광층(120)은, 디스플레이 디바이스에 사용될 수 있고 당업자에게 공지된 임의의 발광층일 수 있다. 일부 실시예에서, 발광층(120)의 물질은 적색, 녹색, 청색, 백색, 다른 적합한 색상의 유기 발광 물질, 또는 상기 발광 물질들의 조합을 포함할 수 있다. 예를 들어, 특정 실시예에서, 발광층(120)은 백색 유기 발광 물질을 포함한다. 일부 실시예에서, 발광층(120)은 전자 수송층, 전자 주입층, 정공 수송층, 정공 주입층, 또는 상기 기능층의 조합과 같은 다른 유기 기능층을 추가로 포함한다.
일부 실시예에서, 발광층(120)은, 도 1에 도시된 바와 같이, 격리층(110) 및 제1 전극(108a) 상에 불연속적으로 배치된다. 구체적으로, 발광층(120)을 형성하는 공정 동안, 측 표면의 단면 프로파일로 인해 발광층(120)은 격리층(110)에 의해 절단된다. 즉, 격리층(110)은, 발광층(120)이 불연속적으로 배치되도록 구성된다. 격리층(110)의 측 표면의 단면 프로파일의 구성은 도 1에 도시된 것으로 한정되지 않을 수 있고, 격리층(110)으로 인해 발광층(120)이 불연속적으로 배치될 수 있는 한, 요구 사항 및/또는 설계 레이아웃에 기초하여 지정될 수 있다.
일부 실시예에서, 발광층(120)의 부분들이 제2 개구(O2)에 배치된다. 구체적으로, 도 1에 도시된 바와 같이, 제2 개구(O2)에 배치된 발광층(120)의 부분들은 제2 개구(O2)에 의해 노출된 하부의 제1 전극(108a)과 직접 접촉한다. 또한, 도 1에 도시된 바와 같이, 제2 개구(O2)에 배치된 발광층(120)의 부분들은 격리층(110)에 의해 규정된 제2 개구(O2)의 측벽을 커버한다. 즉, 제1 격리 패턴(112)의 제2 측 표면(S2), 제1 패턴부(114a)의 제3 측 표면(S3) 및 제4 측 표면(S4) 및 제2 패턴부(114b)의 제5 측 표면(S5) 및 제6 측 표면(S6)이 발광층(120)에 의해 커버된다.
일부 실시예에서, 발광층(120)의 일부가 제1 개구(O1)에 배치된다. 구체적으로, 도 1에 도시된 바와 같이, 제1 개구(O1)에 배치된 발광층(120)의 일부는, 격리층(110)에 의해 규정된 제1 개구(O1)의 측벽(즉, 제1 격리 패턴(112)의 제1 측 표면(S1)) 및 제1 개구(O1)에 의해 노출된 반도체 기판(100)의 도시된 상단 표면의 일부를 커버한다. 즉, 제1 개구(O1)에 배치된 발광층(120)의 일부는, 주변 영역(B)에서, 제1 격리 패턴(112)의 제1 측 표면(S1)으로부터 제1 격리 패턴(112)에 의해 커버되지 않은 반도체 기판(100)의 도시된 상단 표면까지 연장된다. 또한, 도 1에 도시된 바와 같이, 제1 개구(O1)에 배치된 발광층(120)의 일부의 외측 가장자리와 제1 격리 패턴(112)의 제1 측 표면(S1)(즉, 제1 개구(O1)의 측벽) 사이의 최소 거리(D)는, 격리층(110)의 높이의 절반 이상이다. 즉, 제1 개구(O1)에 배치된 발광층(120)의 일부의 외측 가장자리는 제1 격리 패턴(112)의 제1 측 표면(S1)까지 최소 거리(D)만큼 돌출된다. 다시 말해서, 반도체 기판(100)은 제1 개구(O1)에 배치된 발광층(120)의 일부에 의해 최소 거리(D)의 범위만큼 커버되어 있다. 도 1에 도시된 바와 같이, 반도체 기판(100)의 두께 방향(Z)에 수직인 방향(X)을 따라, 반도체 기판(100)의 도시된 상단 표면상으로의 수직 투영에서, 전체 발광층(120)의 최외측 가장자리의 투영 위치는 전체 격리층(110)의 최외측 가장자리의 투영 위치에서 최소 거리(D)만큼 옆에 위치한다.
일부 실시예에서, 제2 전극(130)이 발광층(120) 상에 배치된다. 일부 실시예에서, 제2 전극(130)은, 도 2에 도시된 바와 같이, 화소 영역(A)으로부터 주변 영역(B)을 향해 연장된다. 또한, 일부 실시예에서, 제2 전극(130)은, 도 1에 도시된 바와 같이, 제1 개구(O1) 및 제2 개구(O2)에 배치된다. 일부 실시예에서, 제2 전극(130)은 하부의 공통 전극(108b)과 직접 접촉하여 반도체 기판(100)과 전기적으로 연결된다. 전술한 바와 같이, 공통 전극(108b)이 전기적으로 접지될 수 있어서, 제2 전극(130)도 전기적으로 접지될 수 있다. 일부 실시예에서, 제2 전극(130)의 물질은 투명 도전성 물질을 포함한다. 특정 실시예에서, 투명 도전성 물질은 금속 산화물 도전성 물질, 예컨대 인듐 주석 산화물, 인듐 아연 산화물, 알루미늄 주석 산화물, 알루미늄 아연 산화물, 인듐 갈륨 아연 산화물, 다른 적합한 산화물, 또는 상기 물질 중 적어도 두 개가 적층된 층을 포함할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 제2 전극(130)의 물질은 불투명한 도전성 물질을 포함한다. 특정 실시예에서, 불투명 도전성 물질은 금속을 포함한다.
일부 실시예에서, 제1 전극(108a), 제2 개구(O2)에 배치되고 하부의 제1 전극(108a)과 직접 접촉하는 발광층(120)의 일부, 및 두께 방향(Z)을 따라 발광층(120)과 중첩하는 제2 전극(130)의 일부가 발광 요소를 구성한다. 디스플레이 디바이스(10)에서, 화소 영역(A)에는 복수의 발광 요소가 배치된다. 제1 전극(108a)의 수는 도 2에 도시된 것에 한정되지 않고, 디스플레이 디바이스(10)의 발광 요소의 수는 또한 도 2에 도시된 것으로 한정되지 않으며, 요구 사항 및/또는 설계 레이아웃에 기초하여 지정될 수 있다. 특정 실시예에서, 발광 요소는 OLED 요소일 수 있다. 구체적으로, 발광 요소의 발광층(120)은 제1 전극(108a)과 제2 전극(130) 사이에서 발생된 전압 차에 의해 구동되어 발광한다. 구동 신호들은, 구동 요소층(104)의 능동 구성 요소(미도시)를 통해 제1 전극(108a)으로 전송될 수 있기 때문에, 디스플레이 디바이스(10)의 발광 요소는 구동 요소층(104)의 능동 구성 요소(미도시)에 의해 제어될 수 있다. 일부 실시예에서, 제1 전극(108a)은 발광 요소의 애노드로서 기능하고, 제2 전극(130)은 발광 요소의 캐소드로서 작용한다. 그러나 본 개시가 이에 한정되는 것은 아니다. 일부 대안적인 실시예에서, 설계 요건의 관점에서, 제1 전극(108a)은 발광 요소의 캐소드로서 기능하고, 제2 전극(130)은 발광 요소의 애노드로서 기능한다.
일부 실시예에서, 제2 전극(130)은, 도 1에 도시된 바와 같이, 발광층(120) 및 공통 전극(108b) 상에 연속적으로 위치된다. 구체적으로, 격리층(110)의 측 표면(예를 들어, 제1 격리 패턴(112)의 제1 측 표면(S1) 및 제2 측 표면(S2), 제1 패턴부(114a)의 제3 측 표면(S3) 및 제4 측 표면(S4)), 및 제2 패턴부(114b)의 제5 측 표면(S5) 및 제6 측 표면(S6))이 발광층(120)에 의해 커버되고, 제2 전극(130)이 하부의 발광층(120)에 의해 상승되어, 층(예를 들어, 발광층(120))이 불연속적이도록 렌더링하는 격리층(110)의 측 표면으로부터 제2 전극(130)이 떨어져서 위치하도록 한다. 또한, 제1 개구(O1)에 배치된 발광층(120)의 일부의 외측 가장자리와 제1 격리 패턴(112)의 제1 측 표면(S1) 사이의 최소 거리(D)가 격리층(110)의 높이(H)의 절반 이상인 경우, 하부의 발광층(120)에 의해 들어올려진 제2 전극(130)이 격리층(110)에 의해 절단되는 것을 피할 수 있다. 따라서, 제2 전극(130)은 양호한 연속성을 부여받고, 이에 따라 디스플레이 디바이스(10)의 전기 수득률이 보장될 수 있다.
일부 실시예에서, 유전체 봉지물(140)이 제2 전극(130)을 봉지화하고 커버한다. 일부 실시예에서, 유전체 봉지물(140)이 제1 개구(O1) 내로 충전되어, 제2 전극(130)을 측 방향으로 봉지화한다. 일부 실시예에서, 발광 요소를 수분, 불순물 등으로부터 격리하기 위해, 유전체 봉지물(140)은 디스플레이 디바이스(10)에서 발광 요소를 봉지화한다. 일부 실시예에서, 유전체 봉지물(140)의 물질은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 탄화질화물(SiCN), 실리콘 산화질화물, 아크릴 수지, 헥사메틸 디실록산(HMDSO) 또는 유리를 포함하지만, 본 개시가 이에 한정되는 것은 아니다.
이하에서, 디스플레이 디바이스(10)를 제조하는 방법이 도 3a 내지 도 3f 및 도 4를 참조하여 자세하게 설명된다. 도 3a 내지 도 3f는 본 개시의 일부 실시예에 따른 디스플레이 디바이스(10)를 제조하는 방법에서 다양한 스테이지의 개략적인 단면도이다. 도 4는 본 개시의 일부 실시예에 따른 디스플레이 디바이스(10)를 제조하는 방법에서 중간 스테이지의 간략화된 평면도이다. 구체적으로, 도 3a는 도 4의 선(II-II')을 따라 취한 단면도이다.
도 3a 및 도 4를 참조하면, 반도체 기판(100)이 제공된다. 일부 실시예에서, 반도체 기판(100)은 반도체 웨이퍼일 수 있다. 이와 같이, 도 3a 내지 도 3f에 도시된 디스플레이 디바이스(10)를 제조하는 방법은 웨이퍼 레벨 공정으로 고려될 수 있다. 일부 실시예에서, 도 4에 도시된 바와 같이, 반도체 기판(100)은 어레이로 배열된 복수의 디바이스 유닛(Device Unit, DU)을 갖는다. 각각의 디바이스 유닛(DU)은 반도체 웨이퍼(W)의 일부에 대응한다. 도 4에 도시된 바와 같이, 디바이스 유닛(DU)은 복수의 스크라이브 라인(SL1) 및 복수의 스크라이브 라인(SL2)에 의해 규정된다. 일부 실시예에서, 도 4에 도시된 바와 같이, 스크라이브 라인들(SL1)은 반도체 기판(100)의 두께 방향(Z)에 수직인 방향(X)을 따라 배열되고, 스크라이브 라인들(SL2)은 두께 방향(Z)에 수직인 방향(Y)을 따라 배열되며, 여기서 방향(X)은 방향(Y)에 수직이다. 일부 실시예에서, 도 4에 도시된 바와 같이, 각각의 스크라이브 라인(SL1)은 방향(Y)을 따라 연장되고, 각각의 스크라이브 라인(SL2)은 방향(X)을 따라 연장된다. 또한, 도 4를 참조하면, 스크라이브 라인들(SL1)은 스크라이브 라인들(SL2)을 가로질러 복수의 열 및 복수의 행을 렌더링한다. 디바이스 유닛(DU)의 수, 스크라이브 라인들(SL1)의 수 및 스크라이브 라인들(SL2)의 수는 도 4에 도시된 것보다 적거나 클 수 있고, 요구 사항 및/또는 설계 레이아웃에 기초하여 지정될 수 있으나; 본 개시는 이에 한정되지 않는다.
일부 실시예에서, 도 4에 도시된 바와 같이, 디바이스 유닛(DU) 각각의 내부에는 화소 영역(A) 및 주변 영역(B)이 있다. 도 3a에 도시된 스테이지에서, 반도체 기판(100)은 어레이로 배열된 복수의 화소 영역(A)을 가질 수 있다. 화소 영역(A) 및 주변 영역(B)의 세부 사항은 전술하였고, 반복하여 설명되지 않을 것이다. 일부 실시예에서, 도 3a에 도시된 바와 같이, 디바이스 유닛(DU) 각각은 기판(102), 구동 요소층(104), 상호 연결 구조물(106), 제1 전극(108a) 및 공통 전극(108b)을 포함할 수 있다. 일부 실시예에서, 도 3의 스테이지에서, 디바이스 유닛(DU)의 기판들(102)은 서로 연결된다. 유사하게, 일부 실시예에서, 도 3a의 스테이지에서, 디바이스 유닛(DU)의 구동 요소층들(104)은 서로 연결되고, 디바이스 유닛(DU)의 상호 연결 구조물들(106)은 서로 연결된다. 기판(102), 구동 요소층(104), 상호 연결 구조물(106), 제1 전극(108a) 및 공통 전극(108b)의 세부 사항은 전술하였고, 반복하여 설명되지 않을 것이다.
도 3b를 참조하면, 제1 전극(108a) 및 공통 전극(108b)을 커버하도록 격리층(110')이 반도체 기판(100) 상에 형성된다. 일부 실시예에서, 격리층(110')의 물질은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 또는 이들의 조합을 포함한다. 특정 실시예에서, 격리층(110')은 산화물-질화물-산화물(Oxide-Nitride-Oxide, ONO)층이다. 일부 실시예에서, 격리층(110')은 CVD 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성된다.
도 3c를 참조하면, 격리층(110)을 형성하도록, 격리층(110')이 패터닝된다. 일부 실시예에서, 격리층(110)은 포토리소그래피 및 에칭 공정을 수행함으로써 형성된다. 일부 실시예에서, 격리층(110)은 적어도 다음 단계들에 의해 형성된다. 먼저, 포토레지스트층(미도시)이 격리층(110') 위에 형성된다. 일부 실시예에서, 포토레지스트층은 스핀-코팅 또는 다른 적합한 방법을 통해 형성될 수 있다. 다음으로, 패터닝된 포토레지스트층을 형성하도록 포토레지스트층이 패터닝되고, 격리층(110)을 형성하도록 패터닝된 포토레지스트층을 마스크로 사용하여 격리층(110')이 에칭된다. 패터닝된 포토레지스트층은 제거되거나 스트리핑된다. 일부 실시예에서, 격리층(110')은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합에 의해 에칭된다. 일부 실시예에서, 패터닝된 포토레지스트층은 예를 들어 에칭, 애싱(ashing), 또는 다른 적절한 제거 공정을 통해 제거되거나 스트리핑될 수 있다.
일부 실시예에서, 도 3c에 도시된 바와 같이, 격리층(110)은 제1 격리 패턴(112) 및 제2 격리 패턴(114)을 포함하고, 제2 격리 패턴(114)은 제1 패턴부(114a) 및 제2 패턴부(114b)를 갖는다. 도 3c에서, 하나의 제1 패턴부(114a) 및 하나의 제2 패턴부(114b)가 간략하게 도시되어 있다. 전술한 도 1 및 도 2의 설명에 기초하여, 당업자는, 메시 구조물을 렌더링하도록 다수의 제1 패턴부(114a) 및 다수의 제2 패턴부(114b)가 형성될 수 있음을 이해할 수 있다.
일부 실시예에서, 도 3c에 도시된 바와 같이, 제1 격리 패턴(112)의 제1 측 표면(S1)의 단면 프로파일과 제1 격리 패턴(112)의 제2 측 표면(S2)의 단면 프로파일은 실질적으로 서로 대칭이다. 제1 패턴부(114a)의 제3 측 표면(S3)의 단면 프로파일과 제1 패턴부(114a)의 제4 측 표면(S4)의 단면 프로파일은 실질적으로 서로 대칭이다. 제2 패턴부(114b)의 제5 측 표면(S5)의 단면 프로파일과 제2 패턴부(114b)의 제6 측 표면(S6)의 단면 프로파일은 실질적으로 서로 대칭이다. 제1 측 표면(S1)의 단면 프로파일, 제3 측 표면(S3)의 단면 프로파일 및 제5 측 표면(S5)의 단면 프로파일은 실질적으로 서로 동일하다. 제2 측 표면(S2)의 단면 프로파일, 제4 측 표면(S4)의 단면 프로파일 및 제6 측 표면(S6)의 단면 프로파일은 실질적으로 서로 동일하다. 이와 같이 구성하여, 제1 측 표면(S1)의 단면 프로파일, 제2 측 표면(S2)의 단면 프로파일, 제3 측 표면(S3)의 단면 프로파일, 제4 측 표면(S4)의 단면 프로파일, 제5 측 표면(S5)의 단면 프로파일, 및 제6 측 표면(S6)의 단면 프로파일은 서로 실질적으로 서로 동일한 것으로 간주될 수 있다. 이를 고려하여, 단일 마스크로 포토리소그래피 공정을 수행함으로써 격리층(110)을 형성할 수 있다. 이와 같이, 격리층(110)의 형성 공정은 단순하고 비용이 저렴하다.
또한, 일부 실시예에서, 도 3c에 도시된 바와 같이, 패터닝 단계가 격리층(110')상에 수행된 후에, 제1 개구(O1) 및 제2 개구(O2)가 격리층(110)에 형성된다. 구체적으로, 도 3c에 도시된 바와 같이, 공통 전극(108b)이 제1 개구(O1)에 의해 노출되고, 제1 전극(108a)의 부분들이 제2 개구(O2)에 의해 노출된다. 격리층(110)의 다른 세부 사항들은 전술하였고, 반복하여 설명되지 않을 것이다.
도 3d를 참조하면, 발광층(120)이 격리층(110) 상에 그리고 제1 개구(O1) 및 제2 개구(O2)에 형성된다. 발광층(120)은 화소 영역(A) 및 주변 영역(B) 모두에 배치된다. 일부 실시예에서, 발광층(120)은 증착 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성된다. 도 3d에 도시된 바와 같이, 제1 개구 패턴(OP1)을 갖는 제1 마스크(M1)가 발광층(120)을 형성하는 데 이용된다. 도 3d에는 간략화를 위해 하나의 제1 개구 패턴(OP1)이 도시되어 있다. 도 3a 및 도 4의 설명에 기초하여, 당업자는 디바이스 유닛(DU)에 대응하는 복수의 제1 개구 패턴(OP1)이 제1 마스크(M1)에 형성되어 있음을 이해할 수 있다.
일부 실시예에서, 발광층(120)의 위치를 규정하도록 제1 개구 패턴(OP1)이 제공된다. 일부 실시예에서, 제1 개구 패턴(OP1)은 반도체 기판(100)의 두께 방향(Z)으로 격리층(110)을 노출시킨다. 도 3d에 도시된 바와 같이, 격리층(110)의 측 표면의 단면 프로파일로 인해, 발광층(120)이 격리층(110) 상에 불연속적으로 형성된다. 즉, 전체의 격리층(110)이 제1 개구 패턴(OP1)에 의해 노출되더라도, 격리층(110)의 부분들(110p)은 발광층(120)에 의해 커버되지 않는다. 일부 실시예에서, 제1 개구 패턴(OP1)의 경계와 제1 격리 패턴(112)의 제1 측 표면(S1) 사이의 최소 거리(D2)는 격리층(110)의 높이(H)의 절반 이상이다. 제1 마스크(M1)와 격리층(110) 간의 이러한 위치 관계에 의해, 제1 개구(O1)에 배치된 발광층(120)의 일부의 외측 가장자리와 제1 격리 패턴(112)의 제1 측 표면(S1) 사이의 최소 거리(D)는 격리층(110)의 높이(H)의 절반 이상이다. 발광층(120)의 기타 세부 사항은 전술하였으며, 반복하여 설명되지 않을 것이다.
도 3e를 참조하면, 제2 전극(130)이 발광층(120) 상에 형성된다. 일부 실시예에서, 제2 전극(130)은 증착, CVD, PVD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성된다. 구체적으로, 도 3e에서, 제2 전극(130)을 형성하도록 제2 개구 패턴(OP2)을 갖는 제2 마스크(M2)가 이용된다. 도 3e에, 간결성을 위해 하나의 제2 개구 패턴(OP2)이 도시되어 있다. 도 3a 및 도 4에 도시된 바와 같이, 디바이스 유닛(DU)에 대응하는 복수의 제2 개구 패턴들(OP2)이 제2 마스크(M2)에 형성될 수 있다.
일부 실시예에서, 제2 전극(130)의 위치를 규정하도록, 제2 개구 패턴(OP2)이 제공된다. 일부 실시예에서, 제2 개구 패턴(OP2)이 반도체 기판(100)의 두께 방향(Z)으로 발광층(120)을 노출시킨다. 도 3e에 도시된 바와 같이, 반도체 기판(100) 위에서 화소 영역(A)으로부터 주변 영역(B)으로 연속적으로 연장되도록 제2 전극(130)이 형성된다. 구체적으로, 제2 전극(130)이 하부의 발광층(120)에 의해 상승되어, 층(예를 들어, 발광층(120))에 불연속을 야기하는 격리층(110)의 측 표면으로부터 제2 전극(130)이 이격되도록 한다. 또한, 특정 실시예에서, 하부의 발광층(120)에 의해 상승된 제2 전극(130)이 격리층(110)에 의해 절단되는 것을 피할 수 있도록, 주변 영역(B)에서 발광층(120)이 반도체 기판(100)의 도시된 상단 표면 상으로 연장되는 최소 거리(D)는 격리층(110)의 높이(H)의 절반 이상이다. 이와 같이, 제2 전극(130)은 양호한 연속성을 갖고 형성되고, 따라서 디스플레이 디바이스(10)의 전기 수득률이 보장될 수 있다. 최소 거리(D)를 격리층(110)의 높이(H)의 절반 이상으로 배열함으로써, 격리층(110)이 단일 마스크로 형성되어 모든 측 표면이 그 상에 형성되는 층을 일반적으로는 파괴(break up)시킬 일관된 단면 프로파일을 갖더라도, 디스플레이 디바이스(10)의 전기 수득률을 보장하도록 반도체 기판(100) 위에서 제2 전극(130)이 연속적으로 형성될 수 있다. 따라서, 디스플레이 디바이스(10)의 제조 비용 및 복잡성이 감소되고, 디스플레이 디바이스(10)의 수율 및 성능이 개선된다.
일부 실시예에서, 제2 개구 패턴(OP2)은 반도체 기판(100)의 두께 방향(Z)으로 공통 전극(108b)을 노출시킨다. 제2 마스크(M2)를 이용하여 형성된 제2 전극(130)은 하부의 공통 전극(108b)과 직접 접촉하여, 반도체 기판(100)과의 전기적 연결을 렌더링한다. 제2 전극(130)의 다른 세부 사항은 전술하였고, 반복하여 설명되지 않을 것이다.
도 3f를 참조하면, 유전체 봉지물(140)이 제2 전극(130) 위에 형성된다. 일부 실시예에서, 도 3f에 도시된 바와 같이, 유전체 봉지물(140)은 반도체 기판(100) 위의 전면에(entirely) 형성된다. 일부 실시예에서, 유전체 봉지물(140)은 CVD, 증착 또는 임의의 다른 적절한 제조 기술에 의해 형성된다. 유전체 봉지물(140)의 다른 세부 사항은 전술하였고, 반복하여 설명되지 않을 것이다.
유전체 봉지물(140)이 형성된 후에, 반도체 기판(100) 및 유전체 봉지물(140)을 절단하여 복수의 디스플레이 디바이스(10)를 렌더링하도록 개별화 공정이 수행된다. 예를 들어, 도 4에 도시된 바와 같이, 개별 디바이스 유닛(DU) 사이에 배열된 스크라이브 라인들(SL1) 및 스크라이브 라인들(SL2)을 따라 절단함으로써 개별 디스플레이 디바이스들(10)을 분리하도록, 개별화 공정이 수행된다. 개별화 공정은 레이저 절단 공정, 기계적 절단 공정 또는 다른 적절한 공정일 수 있다. 일부 실시예에서, 개별화 공정은 회전 블레이드 또는 레이저 빔에 의해 다이싱된다. 일부 실시예에서, 디스플레이 디바이스(10)는 니어 아이 디스플레이 응용물에 적합하다.
공정들이 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 한정적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 또한, 본 개시의 하나 이상의 실시예를 구현하도록 도시된 모든 공정들이 필요한 것은 아니다.
도 3a 내지 3f에 도시된 디스플레이 디바이스(10)를 제조하는 방법에 있어서, 주변 영역(B)에서 최소 거리(D)의 범위만큼 반도체 기판(100)을 커버하도록 발광층(120)이 형성되는 한편, 격리층(110)의 제1 격리 패턴(112)은 공통 전극(108b)과 직접적으로 접촉하지 않고 형성된다. 격리층(110)의 형성은 마스크 풀-백 공정을 사용하여 달성될 수 있다. 일부 실시예에서, 마스크 풀-백 공정은, 격리층(110)의 제1 개구(O1)를 규정하는 데 사용되는 마스크의 개구 패턴을 넓히는 단계를 포함한다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 이하, 도 5를 참조하여 다른 실시예를 설명한다.
도 5는 본 개시의 일부 대안적인 실시예에 따른 디스플레이 디바이스의 개략적인 단면도이다. 도 5 및 도 1을 참조하면, 도 5의 디스플레이 디바이스(20)는, 도 2의 선(I-I')을 따라 취한 단면으로서 도시된 도 1의 디스플레이 디바이스(10)와 유사하다. 따라서, 동일한 참조 부호는 동일하거나 유사한 부분을 지칭하도록 사용되며, 그의 상세한 설명은 여기에서 반복되지 않는다. 이하에서, 디스플레이 디바이스(20)와 디스플레이 디바이스(10)의 차이점에 대해서 후술한다.
도 5를 참조하면, 디스플레이 디바이스(20)에서, 발광층(120)이 최소 거리(D)의 범위만큼 주변 영역(B)의 반도체 기판(100)을 커버하는 한편, 격리층(110)의 제1 격리 패턴(112)이 공통 전극(108b)과 직접 접촉하여 형성된다. 이러한 경우, 마스크 풀-백 공정을 이용하여 발광층(120)을 형성할 수 있다. 발광층(120)을 형성하기 위한 마스크 풀-백 공정에서, 발광층(120)의 위치를 규정하기 위한 (도 3d에 도시된 바와 같은) 제1 마스크(M1)의 제1 개구 패턴(OP1)이 넓어져서 격리층(110) 및 공통 전극(108b) 모두를 노출시킬 수 있다.
일부 실시예에 따르면, 디스플레이 디바이스는 반도체 기판, 격리층, 발광층 및 제2 전극을 포함한다. 반도체 기판은 화소 영역 및 화소 영역 주위에 위치된 주변 영역을 갖고, 반도체 기판은 제1 전극 및 구동 요소층을 포함한다. 제1 전극은 화소 영역에 배치되고, 제1 전극은 구동 요소층에 전기적으로 연결된다. 격리층은 반도체 기판 상에 배치되고, 격리층은 주변 영역에 배치된 제1 격리 패턴을 포함하고, 제1 격리 패턴은 제1 측 표면 및 제1 측 표면의 반대측에 있는 제2 측 표면을 갖는다. 발광층은 격리층 및 제1 전극 상에 배치되고, 제1 격리 패턴의 제1 측 표면 및 제2 측 표면을 커버한다. 제2 전극은 발광층 상에 배치된다.
일부 실시예에 따르면, 디스플레이 디바이스는 반도체 기판, 격리층, 발광층 및 제2 전극을 포함한다. 반도체 기판은 화소 영역 및 화소 영역 주위에 위치된 주변 영역을 갖고, 반도체 기판은 제1 전극 및 구동 요소층을 포함한다. 제1 전극은 화소 영역에 배치되고, 제1 전극은 구동 요소층에 전기적으로 연결된다. 격리층은 반도체 기판 상에 배치되고, 격리층은 주변 영역에 위치하는 제1 개구 및 화소 영역에 위치하는 제2 개구를 포함한다. 발광층은 격리층 상에 그리고 제1 개구 및 제2 개구에 배치된다. 제2 전극은 발광층 상에 배치된다.
일부 실시예에 따르면, 디스플레이 디바이스를 제조하는 방법은 적어도 다음 단계들을 포함한다. 디바이스 유닛을 갖는 반도체 기판이 제공되며, 디바이스 유닛 각각은 화소 영역 및 화소 영역 주위에 위치된 주변 영역을 가지고, 반도체 기판은 제1 전극 및 구동 요소층을 포함한다. 제1 전극은 화소 영역에 배치되며, 제1 전극은 구동 요소층에 전기적으로 연결된다. 격리층이 반도체 기판 상에 형성된다. 주변 영역에 제1 개구 그리고 화소 영역에 제2 개구를 형성하도록 격리층이 패터닝되고, 제2 개구는 제1 전극을 노출시킨다. 패터닝된 격리층 상에 그리고 제1 개구 및 제2 개구에 발광층이 형성된다. 발광층 상에 제2 전극이 형성된다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 특징부를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
<부기>
1. 디스플레이 디바이스에 있어서,
화소 영역 및 상기 화소 영역 주위에 위치되는 주변 영역을 갖는 반도체 기판 - 상기 반도체 기판은, 상기 화소 영역 내에 배치되는 제1 전극, 및 구동 요소층을 포함하고, 상기 제1 전극은 상기 구동 요소층에 전기적으로 연결됨 - ;
상기 반도체 기판 상에 배치되는 격리층 - 상기 격리층은, 상기 주변 영역 내에 배치되는 제1 격리 패턴을 포함하고, 상기 제1 격리 패턴은 제1 측 표면 및 상기 제1 측 표면의 반대측에 있는 제2 측 표면을 가짐 - ;
상기 격리층 및 상기 제1 전극 상에 배치되고, 상기 제1 격리 패턴의 제1 측 표면 및 제2 측 표면을 커버하는 발광층; 및
상기 발광층 상에 배치되는 제2 전극
을 포함하는, 디스플레이 디바이스.
2. 제1항에 있어서, 상기 제2 측 표면은 상기 제1 측 표면보다 상기 화소 영역에 더 가깝고, 상기 발광층의 외측 가장자리와 상기 제1 측 표면 사이의 최소 거리는 상기 격리층의 높이의 절반 이상인, 디스플레이 디바이스.
3. 제1항에 있어서, 상기 격리층은, 상기 화소 영역 내에 배치되는 제2 격리 패턴을 더 포함하고, 상기 제2 격리 패턴은 제1 패턴부 및 제2 패턴부를 가지며, 상기 제1 패턴부는 제1 방향을 따라 배열되고, 상기 제2 패턴부는 제2 방향을 따라 배열되고, 상기 제1 방향은 상기 제2 방향에 수직이고, 상기 제1 패턴부 각각은 제3 측 표면 및 상기 제3 측 표면의 반대측에 있는 제4 측 표면을 갖는, 디스플레이 디바이스.
4. 제3항에 있어서, 상기 제1 측 표면의 단면 프로파일, 상기 제2 측 표면의 단면 프로파일, 상기 제3 측 표면의 단면 프로파일, 및 상기 제4 측 표면의 단면 프로파일은 동일한, 디스플레이 디바이스.
5. 제1항에 있어서, 상기 반도체 기판은, 상기 주변 영역 내에 배치되고 상기 제2 전극에 전기적으로 연결되는 공통 전극을 더 포함하는, 디스플레이 디바이스.
6. 제1항에 있어서, 상기 발광층은 상기 격리층 및 상기 제1 전극 상에 불연속적으로 배치되고, 상기 제2 전극은 상기 발광층 상에 연속적으로 배치되는, 디스플레이 디바이스.
7. 제1항에 있어서, 상기 제1 격리 패턴은 링 형상을 갖는, 디스플레이 디바이스.
8. 제1항에 있어서, 상기 제2 전극을 봉지화 및 커버하는 유전체 봉지물을 더 포함하는, 디스플레이 디바이스.
9. 디스플레이 디바이스에 있어서,
화소 영역 및 상기 화소 영역 주위에 위치되는 주변 영역을 갖는 반도체 기판 - 상기 반도체 기판은, 상기 화소 영역 내에 배치되는 제1 전극, 및 구동 요소층을 포함하고, 상기 제1 전극은 상기 구동 요소층에 전기적으로 연결됨 - ;
상기 반도체 기판 상에 배치되는 격리층 - 상기 격리층은, 상기 주변 영역 내의 제1 개구 및 상기 화소 영역 내의 제2 개구를 포함함 - ;
상기 격리층 상에 그리고 상기 제1 개구 및 상기 제2 개구 내에 배치되는 발광층; 및
상기 발광층 상에 배치되는 제2 전극
을 포함하는, 디스플레이 디바이스.
10. 제9항에 있어서, 상기 발광층은, 상기 격리층에 의해 규정되는 상기 제1 개구의 측벽 및 상기 격리층에 의해 규정되는 상기 제2 개구의 측벽을 커버하는, 디스플레이 디바이스.
11. 제9항에 있어서, 상기 제2 개구 내에 배치되는 상기 발광층은 상기 제1 전극과 접촉하는, 디스플레이 디바이스.
12. 제10항에 있어서, 상기 제1 개구 내에 배치되는 상기 발광층의 외측 가장자리와 상기 격리층에 의해 규정되는 상기 제1 개구의 측벽 사이의 최소 거리는 상기 격리층의 높이의 절반 이상인, 디스플레이 디바이스.
13. 제10항에 있어서, 상기 격리층에 의해 규정되는 상기 제1 개구의 측벽의 단면 프로파일은, 상기 격리층에 의해 규정되는 상기 제2 개구의 측벽 각각의 단면 프로파일과 동일한, 디스플레이 디바이스.
14. 제9항에 있어서, 상기 제2 전극을 봉지화하고 상기 제1 개구를 충전하는 유전체 봉지물을 더 포함하는, 디스플레이 디바이스.
15. 디스플레이 디바이스의 제조 방법에 있어서,
디바이스 유닛을 갖는 반도체 기판을 제공하는 단계 - 상기 디바이스 유닛 각각은 화소 영역 및 상기 화소 영역 주위에 위치되는 주변 영역을 가지고, 상기 반도체 기판은, 상기 화소 영역 내에 배치되는 제1 전극, 및 구동 요소층을 포함하고, 상기 제1 전극은 상기 구동 요소층에 전기적으로 연결됨 - ;
상기 반도체 기판 상에 격리층을 형성하는 단계;
상기 주변 영역 내에 제1 개구를 형성하고 상기 화소 영역 내에 제2 개구를 형성하도록 상기 격리층을 패터닝하는 단계 - 상기 제2 개구는 상기 제1 전극을 노출시킴 - ;
상기 패터닝된 격리층 상에 그리고 상기 제1 개구 및 상기 제2 개구 내에 발광층을 형성하는 단계; 및
상기 발광층 상에 제2 전극을 형성하는 단계
를 포함하는, 디스플레이 디바이스의 제조 방법.
16. 제15항에 있어서, 상기 격리층을 패터닝하는 단계는, 단일 마스크로 상기 격리층에 대해 포토리소그래피 공정을 수행하는 단계를 포함하는, 디스플레이 디바이스의 제조 방법.
17. 제15항에 있어서, 상기 발광층을 형성하는 단계는,
제1 개구 패턴을 갖는 제1 마스크를 제공하는 단계; 및
상기 제1 마스크의 제1 개구 패턴에 대응하는 상기 패터닝된 격리층 상에 상기 발광층을 형성하도록 제1 퇴적 공정을 수행하는 단계를 포함하며, 상기 제1 개구 패턴은 상기 반도체 기판의 두께 방향으로 상기 패터닝된 격리층을 노출시키는, 디스플레이 디바이스의 제조 방법.
18. 제17항에 있어서, 상기 제1 퇴적 공정 동안, 상기 제1 마스크의 제1 개구 패턴의 경계와 상기 패터닝된 격리층에 의해 규정되는 상기 제1 개구의 측벽 사이의 최소 거리는 상기 패터닝된 격리층의 높이의 절반 이상인, 디스플레이 디바이스의 제조 방법.
19. 제17항에 있어서, 상기 제2 전극을 형성하는 단계는,
제2 개구 패턴을 갖는 제2 마스크를 제공하는 단계; 및
상기 제2 마스크의 제2 개구 패턴에 대응하는 상기 발광층 상에 상기 제2 전극을 형성하도록 제2 퇴적 공정을 수행하는 단계를 포함하며, 상기 제2 개구 패턴은 상기 반도체 기판의 두께 방향으로 상기 발광층을 노출시키는, 디스플레이 디바이스의 제조 방법.
20. 제15항에 있어서,
상기 제2 전극 위에 유전체 봉지물을 형성하는 단계; 및
상기 반도체 기판 및 상기 유전체 봉지물을 절단하도록 개별화(singulation) 공정을 수행하는 단계
를 더 포함하는, 디스플레이 디바이스의 제조 방법.
Claims (10)
- 디스플레이 디바이스에 있어서,
화소 영역 및 상기 화소 영역 주위에 위치되는 주변 영역을 갖는 반도체 기판 - 상기 반도체 기판은, 상기 화소 영역 내에 배치되는 제1 전극, 및 구동 요소층을 포함하고, 상기 제1 전극은 상기 구동 요소층에 전기적으로 연결됨 - ;
상기 반도체 기판 상에 배치되는 격리층 - 상기 격리층은, 상기 주변 영역 내에 배치되는 제1 격리 패턴을 포함하고, 상기 제1 격리 패턴은 제1 측 표면 및 상기 제1 측 표면의 반대측에 있는 제2 측 표면을 가짐 - ;
상기 격리층 및 상기 제1 전극 상에 배치되고, 상기 제1 격리 패턴의 제1 측 표면 및 제2 측 표면을 커버하는 발광층; 및
상기 발광층 상에 배치되는 제2 전극
을 포함하는, 디스플레이 디바이스. - 제1항에 있어서, 상기 제2 측 표면은 상기 제1 측 표면보다 상기 화소 영역에 더 가깝고, 상기 발광층의 외측 가장자리와 상기 제1 측 표면 사이의 최소 거리는 상기 격리층의 높이의 절반 이상인, 디스플레이 디바이스.
- 제1항에 있어서, 상기 격리층은, 상기 화소 영역 내에 배치되는 제2 격리 패턴을 더 포함하고, 상기 제2 격리 패턴은 제1 패턴부 및 제2 패턴부를 가지며, 상기 제1 패턴부는 제1 방향을 따라 배열되고, 상기 제2 패턴부는 제2 방향을 따라 배열되고, 상기 제1 방향은 상기 제2 방향에 수직이고, 상기 제1 패턴부 각각은 제3 측 표면 및 상기 제3 측 표면의 반대측에 있는 제4 측 표면을 갖는, 디스플레이 디바이스.
- 제3항에 있어서, 상기 제1 측 표면의 단면 프로파일, 상기 제2 측 표면의 단면 프로파일, 상기 제3 측 표면의 단면 프로파일, 및 상기 제4 측 표면의 단면 프로파일은 동일한, 디스플레이 디바이스.
- 제1항에 있어서, 상기 반도체 기판은, 상기 주변 영역 내에 배치되고 상기 제2 전극에 전기적으로 연결되는 공통 전극을 더 포함하는, 디스플레이 디바이스.
- 제1항에 있어서, 상기 발광층은 상기 격리층 및 상기 제1 전극 상에 불연속적으로 배치되고, 상기 제2 전극은 상기 발광층 상에 연속적으로 배치되는, 디스플레이 디바이스.
- 제1항에 있어서, 상기 제1 격리 패턴은 링 형상을 갖는, 디스플레이 디바이스.
- 제1항에 있어서, 상기 제2 전극을 봉지화 및 커버하는 유전체 봉지물을 더 포함하는, 디스플레이 디바이스.
- 디스플레이 디바이스에 있어서,
화소 영역 및 상기 화소 영역 주위에 위치되는 주변 영역을 갖는 반도체 기판 - 상기 반도체 기판은, 상기 화소 영역 내에 배치되는 제1 전극, 및 구동 요소층을 포함하고, 상기 제1 전극은 상기 구동 요소층에 전기적으로 연결됨 - ;
상기 반도체 기판 상에 배치되는 격리층 - 상기 격리층은, 상기 주변 영역 내의 제1 개구 및 상기 화소 영역 내의 제2 개구를 포함함 - ;
상기 격리층 상에 그리고 상기 제1 개구 및 상기 제2 개구 내에 배치되는 발광층; 및
상기 발광층 상에 배치되는 제2 전극
을 포함하는, 디스플레이 디바이스. - 디스플레이 디바이스의 제조 방법에 있어서,
디바이스 유닛을 갖는 반도체 기판을 제공하는 단계 - 상기 디바이스 유닛 각각은 화소 영역 및 상기 화소 영역 주위에 위치되는 주변 영역을 가지고, 상기 반도체 기판은, 상기 화소 영역 내에 배치되는 제1 전극, 및 구동 요소층을 포함하고, 상기 제1 전극은 상기 구동 요소층에 전기적으로 연결됨 - ;
상기 반도체 기판 상에 격리층을 형성하는 단계;
상기 주변 영역 내에 제1 개구를 형성하고 상기 화소 영역 내에 제2 개구를 형성하도록 상기 격리층을 패터닝하는 단계 - 상기 제2 개구는 상기 제1 전극을 노출시킴 - ;
상기 패터닝된 격리층 상에 그리고 상기 제1 개구 및 상기 제2 개구 내에 발광층을 형성하는 단계; 및
상기 발광층 상에 제2 전극을 형성하는 단계
를 포함하는, 디스플레이 디바이스의 제조 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962877846P | 2019-07-24 | 2019-07-24 | |
| US62/877,846 | 2019-07-24 | ||
| US16/866,519 US11239305B2 (en) | 2019-07-24 | 2020-05-04 | Display device and manufacturing method thereof |
| US16/866,519 | 2020-05-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210013532A true KR20210013532A (ko) | 2021-02-04 |
| KR102356843B1 KR102356843B1 (ko) | 2022-02-07 |
Family
ID=74098709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200090182A KR102356843B1 (ko) | 2019-07-24 | 2020-07-21 | 디스플레이 디바이스 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US11239305B2 (ko) |
| KR (1) | KR102356843B1 (ko) |
| CN (1) | CN112289828A (ko) |
| DE (1) | DE102020113613A1 (ko) |
| TW (1) | TWI755792B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11239305B2 (en) * | 2019-07-24 | 2022-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Display device and manufacturing method thereof |
| KR20210063508A (ko) * | 2019-11-22 | 2021-06-02 | 삼성디스플레이 주식회사 | 표시 장치 제조 방법 |
| TWI757097B (zh) * | 2021-02-17 | 2022-03-01 | 友達光電股份有限公司 | 顯示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100122834A (ko) * | 2009-05-13 | 2010-11-23 | 네오뷰코오롱 주식회사 | 광투과성 게터층을 갖는 유기전계발광표시장치 및 그 제조방법 |
| US20140065114A1 (en) * | 2012-08-29 | 2014-03-06 | China Medical University | Use of lactobacillus for liver protection |
| US20140197396A1 (en) * | 2013-01-17 | 2014-07-17 | Kateeva, Inc. | High Resolution Organic Light-Emitting Diode Devices, Displays, and Related Method |
| KR20140122960A (ko) * | 2013-04-11 | 2014-10-21 | 엘지디스플레이 주식회사 | 플렉서블 표시패널 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4752818B2 (ja) * | 2007-07-06 | 2011-08-17 | ソニー株式会社 | 有機ｅｌ表示装置、電子機器、有機ｅｌ表示装置用の基板および有機ｅｌ表示装置の製造方法 |
| JP4506810B2 (ja) * | 2007-10-19 | 2010-07-21 | ソニー株式会社 | 表示装置 |
| US9614191B2 (en) | 2013-01-17 | 2017-04-04 | Kateeva, Inc. | High resolution organic light-emitting diode devices, displays, and related methods |
| KR102362189B1 (ko) * | 2015-04-16 | 2022-02-11 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR102446425B1 (ko) * | 2015-11-17 | 2022-09-23 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
| JP2017174606A (ja) * | 2016-03-23 | 2017-09-28 | 株式会社ジャパンディスプレイ | 有機ｅｌ表示装置及びその製造方法 |
| KR102651136B1 (ko) * | 2016-04-12 | 2024-03-25 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| KR102373441B1 (ko) * | 2017-03-31 | 2022-03-14 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
| US10818856B2 (en) * | 2017-05-18 | 2020-10-27 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Method for fabricating thin film transistor, method for fabricating array substrate, and a display apparatus |
| CN109148592B (zh) * | 2017-06-27 | 2022-03-11 | 乐金显示有限公司 | 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备 |
| JP6742277B2 (ja) * | 2017-07-03 | 2020-08-19 | 株式会社Ｊｏｌｅｄ | 表示装置および表示装置の製造方法 |
| CN110911440B (zh) * | 2018-09-14 | 2020-10-16 | 云谷（固安）科技有限公司 | 显示面板、显示屏和显示终端 |
| KR20200047941A (ko) * | 2018-10-26 | 2020-05-08 | 삼성디스플레이 주식회사 | 디스플레이 장치 및 디스플레이 장치의 제조 방법 |
| JP7086822B2 (ja) * | 2018-11-08 | 2022-06-20 | 株式会社ジャパンディスプレイ | 表示装置、及びその製造方法 |
| US11239305B2 (en) * | 2019-07-24 | 2022-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Display device and manufacturing method thereof |
-
2020
- 2020-05-04 US US16/866,519 patent/US11239305B2/en active Active
- 2020-05-20 DE DE102020113613.7A patent/DE102020113613A1/de active Pending
- 2020-07-21 TW TW109124581A patent/TWI755792B/zh active
- 2020-07-21 KR KR1020200090182A patent/KR102356843B1/ko active IP Right Grant
- 2020-07-22 CN CN202010708123.6A patent/CN112289828A/zh active Pending
-
2022
- 2022-01-21 US US17/580,659 patent/US11812646B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100122834A (ko) * | 2009-05-13 | 2010-11-23 | 네오뷰코오롱 주식회사 | 광투과성 게터층을 갖는 유기전계발광표시장치 및 그 제조방법 |
| US20140065114A1 (en) * | 2012-08-29 | 2014-03-06 | China Medical University | Use of lactobacillus for liver protection |
| US20140197396A1 (en) * | 2013-01-17 | 2014-07-17 | Kateeva, Inc. | High Resolution Organic Light-Emitting Diode Devices, Displays, and Related Method |
| KR20140122960A (ko) * | 2013-04-11 | 2014-10-21 | 엘지디스플레이 주식회사 | 플렉서블 표시패널 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220149141A1 (en) | 2022-05-12 |
| US11812646B2 (en) | 2023-11-07 |
| US20210028266A1 (en) | 2021-01-28 |
| DE102020113613A1 (de) | 2021-01-28 |
| US11239305B2 (en) | 2022-02-01 |
| CN112289828A (zh) | 2021-01-29 |
| KR102356843B1 (ko) | 2022-02-07 |
| TWI755792B (zh) | 2022-02-21 |
| TW202105716A (zh) | 2021-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109037289B (zh) | 显示基板及其制备方法、显示面板 | |
| US9478594B2 (en) | Organic electroluminescence display device and method of manufacturing organic electroluminescence display device | |
| KR102356843B1 (ko) | 디스플레이 디바이스 및 그 제조 방법 | |
| CN109390372B (zh) | 像素结构及其形成方法、显示屏 | |
| KR100805141B1 (ko) | 유기 ｅｌ 디바이스 제조 방법 및 유기 ｅｌ 디바이스 | |
| US20220367581A1 (en) | Display substrate and preparation method therefor, and display apparatus | |
| US10516131B2 (en) | Organic electroluminescence device, method for producing organic electroluminescence device, illumination device, and display device | |
| KR102453674B1 (ko) | 표시 장치 및 이러한 장치를 제조하기 위한 방법 | |
| KR102334410B1 (ko) | 박막 증착용 마스크 어셈블리 | |
| CN113421904B (zh) | 显示面板及其制作方法 | |
| KR20140127688A (ko) | 유기 발광 표시 장치 및 이의 제조 방법 | |
| CN109755285B (zh) | 显示面板及其制造方法和显示装置 | |
| KR20170082174A (ko) | 대면적 미러 표시 장치 및 이의 제조 방법 | |
| KR20070071784A (ko) | 듀얼 플레이트 유기 전계 발광 소자 및 이의 제조 방법 | |
| US9502689B2 (en) | Organic light emitting display and method of manufacturing the same | |
| KR20180043434A (ko) | 유기 발광 표시 장치 | |
| US20080048191A1 (en) | Organic light emitting display device and method of fabricating the same | |
| CN112740416A (zh) | 显示基板及其制作方法、显示装置 | |
| CN109920823B (zh) | 像素单元及其制造方法、显示基板 | |
| KR101775503B1 (ko) | 유기발광소자 제조방법 | |
| CN110085625B (zh) | 顶发射型显示器件及其制作方法 | |
| US11527674B2 (en) | Method of manufacturing light-emitting device | |
| KR102245722B1 (ko) | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법 | |
| CN219019445U (zh) | 显示基板及显示装置 | |
| US20230345798A1 (en) | Display substrate, manffacturing method thereof, and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |