KR20210002036A - 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법 - Google Patents

전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20210002036A
KR20210002036A KR1020200078594A KR20200078594A KR20210002036A KR 20210002036 A KR20210002036 A KR 20210002036A KR 1020200078594 A KR1020200078594 A KR 1020200078594A KR 20200078594 A KR20200078594 A KR 20200078594A KR 20210002036 A KR20210002036 A KR 20210002036A
Authority
KR
South Korea
Prior art keywords
electronic device
circuit board
core layer
base layer
green sheets
Prior art date
Application number
KR1020200078594A
Other languages
English (en)
Other versions
KR102522114B1 (ko
Inventor
정연수
안주환
Original Assignee
주식회사 아모센스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모센스 filed Critical 주식회사 아모센스
Publication of KR20210002036A publication Critical patent/KR20210002036A/ko
Application granted granted Critical
Publication of KR102522114B1 publication Critical patent/KR102522114B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/12—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
    • H01L31/125—Composite devices with photosensitive elements and electroluminescent elements within one single body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/12—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/024—Arrangements for thermal management
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/024—Arrangements for thermal management
    • H01S5/02438—Characterized by cooling of elements other than the laser chip, e.g. an optical element being part of an external cavity or a collimating lens
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]

Abstract

전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 소자 어셈블리 패키지는 회로 기판; 및 상기 회로 기판 상에 실장되는 전자 소자 및 상기 전자 소자를 구동하는 구동 소자를 포함하며, 상기 회로 기판은, 상기 전자 소자 또는 상기 구동 소자의 전기적 입출력 신호를 전달하거나 상기 전자 소자 또는 상기 구동 소자로부터 발생하는 열을 수집하는 적어도 하나 이상의 비아를 포함하는 배선 층들이 적층된 코어 층; 및 상기 코어 층의 비아와 연결되어 상기 전기적 입출력 신호를 중계하거나 상기 수집된 열을 외부로 방출하는 적어도 하나 이상의 관통 비아를 포함하는 기저 층을 포함할 수 있다.

Description

전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법{Electronic device assembly package, circuit board for electronic device module and method of fabricating the same}
본 발명은 전자 소자에 관한 것으로서, 더욱 상세하게는, 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법에 관한 것이다.
최근 자동차, 전기·전자 분야 등에서 사용되고 있는 전자 소자는 반도체 기술과 통신 기술의 발전으로 더욱 경량화, 박형화, 소형화 및/또는 다기능화되고 있다. 상기 전자 소자의 집적도가 상승할수록 단위 부피당 발생하는 열이 증가한다. 상기 열은 전자 소자의 기능을 저하시킬 뿐만 아니라 주변 소자의 오작동, 또는 기판 열화에 의해 고장과 수명 저하의 원인이 되어 발열 제어는 중요하다.
최근 발광 다이오드(Light Emitting Diode; LED) 또는 수직 공진 표면 발광 레이저(Vertical Cavity Surface Emitting Laser; VCSEL), 양자점 레이저(Quantum Dot Laser; QDL) 및 양자 캐스케이드 레이저(Quantum Cascade Laser; QCL)와 같은 반도체 레이저는 구동시 높은 방출 열에 따른 온도 상승으로 인한 수명 저하 및 에너지 효율 저하의 문제점을 갖는다.
또한, 이들 소자의 집적도가 증가함에 따라 각각의 전자 소자들의 구동시 전자 소자의 내부 또는 상기 전자 소자에 연결된 외부 배선들에서 불필요한 전자기 신호 또는 전자기 잡음이 발생할 수 있다. 또한, 상기 전자 소자들에서 발생하는 것뿐만 아니라 상기 전자 소자들의 주변에 배치되는 다른 소자의 고주파 신호에 의해 발생하는 전자기 신호 또는 전자기 잡음에 의해 상기 전자 소자들의 오동작이 유발될 수 있다.
상기 불필요한 전자기 신호 또는 전자기 잡음은 전자파 간섭(Electro Magnetic Interference; EMI)이라고 지칭될 수 있으며, 집적도 향상을 위해 이의 해결이 요구된다. 특히, 최근 스마트폰이 다기능화되고, 고밀도로 전자 소자들이 실장되며, 고속 및 고용량의 데이터 통신과 처리를 위해, 상기 전자 소자들이 1 GHz 내지 10 GHz의 고주파 대역에서 동작함에 따라 상기 전자파 간섭에 의한 노이즈, 각 기능의 오작동 및 신호 품질 저하 문제가 극복될 필요가 있다.
본 발명이 해결하고자 하는 과제는 박형화, 소형화 및 경량화가 요구되는 전자 기기에 적용 가능한 고집적화된 전자 소자를 구현하기 위하여 상기 전자 소자의 구동 시에 발생하는 열을 효과적으로 방출하거나, 전자파 간섭을 효과적으로 차단하여 동작의 신뢰성을 높이고, 수명을 연장할 수 있는 전자 소자 어셈블리 패키지를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 전자 소자 어셈블리 패키지 구동 시에 발생하는 열을 효과적으로 방출하거나, 전자파 간섭을 효과적으로 차단하여 전자 소자 어셈블리 패키지의 동작 신뢰성을 높이고, 수명을 연장시킬 수 있는 전자 소자 모듈용 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 용이하게 고수율 제조가 가능한 전자 소자 패키지 모듈용 회로 기판의 제조 방법을 제공하는 것이다.
상기의 과제를 해결하기 위한 일 실시예에 따른 전자 소자 어셈블리 패키지는 세라믹 소재의 회로 기판; 상기 회로 기판에 실장되며, 광을 출력하는 전자 소자; 상기 회로 기판에 실장되며, 상기 전자 소자를 제어하는 구동 소자; 및 상기 구동 소자 또는 상기 전자 소자에서 방출되는 열을 상기 회로 기판 외부로 전달하기 위해, 상기 회로 기판에 형성되는 하나 이상의 열 방출부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 본 발명은 세라믹 소재의 회로 기판; 상기 회로 기판에 실장되며, 광을 출력하는 전자 소자; 상기 회로 기판에 실장되며, 상기 전자 소자를 제어하는 구동 소자; 및 상기 회로 기판의 측면을 덮도록 형성되어 상기 회로 기판의 측면으로 방사되는 전자방해잡음을 차폐하는 금속 소재의 전자기 차폐 캔을 포함하는 전자 소자 어셈블리 패키지를 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 본 발명은 회로 기판; 상기 회로 기판 상에 실장되는 전자 소자 및 상기 전자 소자를 구동하는 구동 소자를 포함하며, 상기 회로 기판은, 상기 전자 소자 또는 상기 구동 소자의 전기적 입출력 신호를 전달하거나 상기 전자 소자 또는 상기 구동 소자로부터 발생하는 열을 수집하는 적어도 하나 이상의 비아를 포함하는 배선 층들이 적층된 코어 층; 및 상기 코어 층의 비아와 연결되어 상기 전기적 입출력 신호를 중계하거나 상기 수집된 열을 외부로 방출하는 적어도 하나 이상의 관통 비아를 포함하는 기저 층을 포함하는 전자 소자 어셈블리 패키지를 제공할 수 있다.
본 발명의 또 다른 실시예에 의하면, 전자 소자 모듈용 회로 기판의 제조방법은, 전자 소자 또는 구동 소자의 전기적 입출력 신호를 전달하거나 상기 전자 소자 또는 상기 구동 소자로부터 발생하는 열을 수집하는 적어도 하나 이상의 비아를 각각 포함하는 M 개의 처리된 코어 층 그린 시트들을 제공하는 단계; 적어도 하나 이상의 관통 비아를 포함하는 N 개의 처리된 기저 층 그린 시트들을 제공하는 단계; 상기 처리된 코어 층 그린 시트들과 상기 처리된 기저 층 그린 시트들을 적층시키는 단계; 및 상기 처리된 코어 층 그린 시트들과 상기 처리된 기저 층 그린 시트들을 소결하여 상기 회로 기판을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 전자 소자 및 구동 소자를 동일 회로 기판 상에 실장하여 집적도가 향상됨으로써 전자 소자 어셈블리 패키지의 경박단소형화를 도모할 수 있다
또한, 본 발명의 일 실시예에 따르면, 전자 소자 어셈블리 패키지의 신호 전달 또는 열 전달을 위한 비아와 이들 비아와 외부 기판의 회로와 연결시키기 위한 관통 비아를 각각 코어 층과 기저 층에 분배 배치하고, 기저 층의 두께보다 코어 층의 두께를 작게 함으로써, 회로 기판의 전체 두께가 아닌 코어 층으로만 전자파 간섭 효과를 국지화하여 감소시키고, 선택적으로는 상기 코어 층에서만 전자파 간섭을 효과적으로 제어 및 차단할 수 있고, 구동시 발생하는 열도 관통 비아를 통해 효과적으로 방출시켜 열에 의한 소자 열화를 방지하여 신뢰성 있는 동작과 수명을 연장시킬 수 있는 전자 소자 어셈블리 패키지가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 코어 층 그린 시트들에 대한 비아 및/또는 재배선 패턴들의 형성 공정과 기저 층 그린 시트들에 대한 관통 비아의 형성 공정을 분리하여 수행하고, 이들 통합 적층하여 회로 기판을 제조함으로써, 공정을 단순화하여 용이하게 제조되어 수율을 향상시킬 수 있는 전자 소자 모듈용 회로 기판의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 소자 어셈블리 패키지를 도시한 분해 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 하우징에 결합된 산광기를 도시하는 평면도 및 단면도이다.
도 3은 다른 실시예에 따른 전자 소자 어셈블리 패키지의 단면도이다.
도 4a 내지 도 4c는 각각 본 발명의 또 다른 실시예들에 따른 전자 소자 어셈블리 패키지의 단면도이다.
도 5a 및 도 5b는 각각 본 발명의 또 다른 실시예에 따른 전자 소자 어셈블리 패키지의 단면도이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예에 따른 전자 소자 어셈블리 패키지용 회로 기판의 일부 확대 단면도들이다.
도 7a 내지 도 7c는 본 발명의 다양한 실시예에 따른 전자 소자 어셈블리 패키지용 회로 기판의 일부 확대 단면도들이다.
도 8a는 본 발명의 일 실시예들에 따른 회로 기판과 회로 기판 상에 실장되는 전자 소자를 보인 평면도이며, 도 8b는 코어 층에 형성되는 비아와 비아들에 연결되는 관통 비아의 수직 투영 단면적을 비교하기 위한 평면도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 전자 소자 어셈블리 패키지용 회로 기판의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도 1을 참조하면, 본 발명의 전자 소자 어셈블리 패키지(1000a)는 회로 기판(1100), 전자 소자(1200) 및 구동 소자(1300)를 포함할 수 있다.
상기 회로 기판(1100)은 여러 가지 반도체 소자 및 부품들이 실장되며, 내부 또는 표면에 회로 패턴이 형성될 수 있다. 회로 기판(1100)은 세라믹 기판일 수 있다. 일 실시예에서, 회로 기판(1100) 상에 전자 소자(1200) 및 구동 소자(1300)가 실장될 수 있다. 전자 소자(1200) 및 구동 소자(1300) 이외에도 각종 필요한 보조 소자(1400)가 더 배치될 수 있다.
전자 소자(1200)는 상기 회로 기판(1100)에 실장되며, 광전 효과를 이용하여 생성된 광을 외부로 방출하는 광 방출 소자일 수 있다. 상기 광 방출 소자는, 비제한적 예로서, 발광 다이오드 (Light Emitting Diode; LED), 수직 공진 표면 발광 레이저(Vertical Cavity Surface Emitting Laser; VCSEL), 양자점 레이저(Quantum Dot Laser; QDL) 또는 양자 캐스케이드 레이저(Quantum Cascade Laser; QCL)일 수 있다. 특히, 상기 수직 공진 표면 발광 레이저는 소정 파장을 갖는 레이저 빔들의 어레이를 생성하여 피사체 표면의 깊이나 프로파일을 측정하여 3D 맵핑이 가능한 3차원 센서 모듈을 구현할 수 있다. 바람직하게, 전자 소자(1200)는 VCSEL인 것을 예로 들어 설명한다.
전자 소자(1200)는 작동 시에 많은 열이 발생할 수 있고, 상기 열이 적절하게 소자 외부로 방출되지 않는 경우 오작동을 초래하고, 실장된 소자들의 수명을 단축시킬 수 있을 뿐만 아니라, 전자 소자(1200)의 주변 소자들의 정상적 동작을 방해할 수 있다. 따라서, 본 발명의 일 실시예에서, 전자 소자(1200)로부터 발생한 열은 열 방출부(1150)를 통해 용이하게 외부로 방출될 수 있다.
상기 구동 소자(1300)는 전자 소자(1200)를 제어하거나 구동하는 부품으로서, 회로 기판(1100) 상에 전자 소자(1200)와 함께 배치될 수 있다. 이때, 전자 소자 어셈블리 패키지(1000a)를 더욱 소형화 하기 위하여, 도 1에 도시된 것 같이 구동 소자(1300)는 전자 소자(1200)와 인접하여 회로 기판(1100) 표면의 동일 레벨 상에 실장되거나, 전자 소자(1200)로부터 발생한 열로 인한 영향과 전자 소자(1200)와 구동 소자(1300) 사이의 전자기 간섭을 저감 또는 제거하기 위하여 소정의 높이 차를 두고 배치될 수도 있다.
일 실시예에서, 상기 회로 기판(1100) 상에 다른 보조 소자(1400)가 더 실장될 수 있다. 보조 소자(1400)는 커패시터, 인덕터, 저항, 필터와 같은 수동 소자 또는 포토 다이오드일 수도 있다. 보조 소자(1400)로서 포토 다이오드는 전자 소자(1200)로부터 방출된 광이 피사체에 반사되어 돌아오는 반사광을 검출할 수 있다. 전자 소자(1200)가 VCSEL인 경우, 피사체로부터 반사되는 반사광을 포토 다이오드가 검출함으로써 피사체 표면에 대한 3 차원 스캔에 의한 3D 맵핑이 이루어질 수 있다. 다른 실시예에서, 상기 포토 다이오드는 산광기(diffuser; 1800)가 파손될 때 전자 소자(1200)의 작동을 중지시켜 사용자의 시신경 손상을 차단하기 위하여 구비될 수 있다.
일 실시예에서, 구동 소자(1300)에서 방출되는 열이 전자 소자(1200)로 전달되기 전에 회로 기판(1100)의 외부로 배출시키기 위한 열 방출부(1150)가 제공될 수 있다. 또한, 상기 열 방출부(1150)는 전자 소자(1200)에서 자체적으로 발생되는 열이 누적되어 전자 소자(1200)의 동작 특성에 영향을 미치는 것을 방지하기 위하여, 전자 소자(1200)로부터 발생되는 열도 회로 기판(1100)의 외부로 방출시킬 수 있다.
일 실시예에서, 전자 소자 어셈블리 패키지(1000a)는, 선택적으로, 하우징(1700)을 더 포함할 수 있다. 하우징(1700)은 회로 기판(1100)과 회로 기판(1100) 상에 실장된 전자 소자(1200), 구동 소자(1300) 및 보조 소자(1400)를 수용하면서 외부의 습기 또는 열로부터 이들을 보호할 수 있다.
일 실시예에서, 하우징(1700)은 전자파 간섭(EMI)을 차단하기 위한 EMI 쉴딩 성능을 갖는 금속 소재로 이루어질 수 있다. 다른 실시예에서, 하우징(1700)은 수지 재료로 형성될 수도 있으며, 전자파 차폐를 위해 내부 또는 외부에 금속 코팅층이 형성될 수도 있다. 또 다른 실시예에서, 하우징(1700)은 금속 재료로 형성된 메쉬(mesh)일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
하우징(1700)은 회로 기판(1100)의 전자 소자(1200), 구동 소자(1300), 및, 선택적으로는 보조 소자(1400)가 실장된 면의 상부면을 덮도록 제공될 수 있다. 전자 소자(1200)에서 방출되는 광은 레이저이므로, 인체의 안구에 조사될 경우 시신경의 손상을 유발할 수 있어 적절하게 확산되어야 한다. 이를 위해, 하우징(1700)은 전자 소자(1200)의 상부에 대응하는 영역에 제 1 개구부(1720)가 형성될 수 있으며, 제 1 개구부(1720)에 광을 확산시키는 산광기(1800)가 더 제공될 수 있다. 따라서, 전자 소자(1200)에서 방출되는 광(레이저)은 산광기(1800)를 통해 확산된 후 물체의 표면에서 반사된 레이저는 보조 소자(1400)의 일 예인 포토 다이오드 같은 수광 소자로 입사될 수 있다.
도 2a 및 도 2b를 참조하면, 일 실시예에서, 산광기(1800)는 레이저를 확산시키는 렌즈 패턴(1820)과 산광기(1800)의 파손을 감지하기 위한 ITO 코팅층(1840)을 포함할 수 있다. 산광기(1800)는 렌즈 패턴(1820)를 이용하여 고정 또는 가변의 확산각을 형성하여 광을 확산시킬 수 있으며, ITO 코팅층(1840)은 산광기(1800)의 가장자리 영역에 배치될 수 있다.
일 실시예에서, 산광기(1800)의 테두리에 ITO 코팅층(1840)이 형성될 경우에, 산광기(1800)가 하우징(1700)의 제 1 개구부(1720)에 결합될 때, ITO 코팅층(1840)이 형성된 부분이 금속 소재의 하우징(1700)에 맞닿아 전기적 간섭을 일으킬 우려가 있다. 이러한 우려를 배제하기 위하여, 하우징(1700)은 열전도성 플라스틱 소재로 이루어지고, 그 내측 표면에 전자파 차폐를 위한 금속 재질의 전자파 차폐 코팅층(1780)이 더 형성될 수도 있다.
일 실시예에서, 전자파 차폐 코팅층(1780)은 금속 재질이 증착 등을 통한 박막형태로 형성될 수 있다. 물론, 상기 전자파 차폐 코팅층(1780)은 금속재질에 한정되는 것은 아니며, 전자방해잡음을 차폐할 수 있는 알려진 재질이라면 어느 것이던지 적용이 가능할 것이다.
일 실시예에서 하우징(1700)은 전자방해잡음 차폐성 및 방열성을 갖기 위하여, 전자방해잡음 차폐성을 가지는 금속 소재 등으로 이루어질 수 있으며 그 표면에 열방사 코팅층(1760)이 더 형성될 수도 있다. 이러한 하우징(1700)은 전자방해잡음 차폐성 및 방열성을 갖기 위하여, 전자방해잡음 차폐성을 가지는 금속소재로 이루어지며 그 표면에 열방사 코팅층(1760)이 형성되어 구비될 수도 있다.
열방사 코팅층(1760)은 전기 절연성과 열 전도성을 모두 갖춘 절연성 방열필러가 포함된 성분으로 이루어질 수 있다. 이러한 예로서, 열방사 코팅층(1760)은 방열성 및 절연성을 동시에 갖도록 고분자매트릭스에 분산되는 절연성 방열필러를 포함한 재질로 이루어질 수 있다. 구체적인 일례로서, 상기 고분자매트릭스는 공지된 열가소성 고분자 화합물일 수 있고, 상기 열가소성 고분자화합물은 폴리아미드, 폴리에스테르, 폴리케톤, 액정고분자, 폴리올레핀, 폴리페닐렌설파이드(PPS), 폴리에테르에테르케톤(PEEK), 폴리페닐렌옥사이드(PPO), 폴리에테르술폰(PES), 폴리에테르이미드(PEI) 및 폴리이미드로 이루어진 군에서 선택된 1종의 화합물, 또는 2종 이상의 혼합물 또는 코폴리머일 수 있다.
또한, 상기 절연성 방열필러는 절연성 및 방열성을 동시에 가지는 것이라면 제한 없이 모두 사용될 수 있다. 구체적인 일례로써, 상기 절연성 방열필러는 산화마그네슘, 이산화티타늄, 질화알루미늄, 질화규소, 질화붕소, 산화알루미늄, 실리카, 산화아연, 티탄산바륨, 티탄산스트론튬, 산화베릴륨, 실리콘카바이드 및 산화망간으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
일 실시예에서, 상기 절연성 방열필러는 다공질이거나 비다공질일 수 있으며, 카본계, 금속 등의 공지된 전도성 방열필러를 코어로 하고 절연성 성분이 상기 코어를 둘러싸는 코어쉘 타입의 필러일 수도 있다. 또한, 선택적으로는, 상기 절연성 방열필러는 젖음성 등을 향상시켜 고분자매트릭스와의 계면 접합력을 향상시킬 수 있도록 표면이 실란기, 아미노기, 아민기, 히드록시기, 카르복실기 등의 관능기로 개질된 것일 수도 있다. 그러나 본 발명은 이에 한정하는 것은 아니며 절연성과 방열성을 동시에 갖는 재질이라면 제한 없이 모두 사용될 수 있다.
일 실시예에서는. 선택적으로 상기 EMI를 차폐하기 위하여 전자기 차폐 캔(1900)을 더 포함할 수 있다. 전자기 차폐 캔(1900)은 하우징(1700)의 제 1 개구부(1720)에 대응하는 제 2 개구부(1920)를 포함할 수 있다. 일 실시예에서, 회로 기판(1100)의 하측에는 전자기 차폐 캔(1900)을 지지하는 지지부(1120)가 더 구비될 수 있다. 상기 지지부(1120)는 회로 기판(1100)의 하측 측면 둘레에서 외측으로 돌출 형성되어 전자기 차폐 캔(1900)을 지지할 수 있다. 또한, 상기 지지부(1120)는 전자기 차폐 캔(1900)을 접지시킬 수 있다. 이를 위해, 도면에 도시되지는 않았지만, 지지부(1120)의 가장자리 상에, 전자기 차폐 캔(1900)과 접촉되는 접지전극이 형성될 수도 있다. 지지부(1120)는 회로 기판(1100)과 일체로 형성될 수 있거나 회로 기판(1100)과 별개로 형성된 후 회로 기판(1100)의 하측에 부착될 수 있다. 이 경우, 회로 기판(1100)과 지지부(1120)의 부착은 솔더링을 통해 구현될 수도 있다.
상기 지지부(1120)는 회로 기판(1100)과 같은 재질로 형성되거나 또는 다른 재질로 형성될 수 있다. 예를 들어, 회로 기판(1100)과 일체로 형성되는 경우 지지부(1120)는 회로 기판(1100)과 동일한 소재로 형성될 수 있으며, 회로 기판(1100)과 별개로 형성되는 경우 지지부(1120)는 AIN이나 FR4, HTCC등 다른 소재로 형성한 후에 회로 기판(1100)과 결합시킬 수 있다. 그러나, 회로 기판(1100)과 별개로 형성할 때에도 회로 기판(1100)과 동일한 소재를 사용할 수도 있을 것이다.
또한, 전자기 차폐 캔(1900)은 회로 기판(1100)을 수용할 수 있는 내부 공간을 가지고 있으며, 지지부(1120)와 결합 방향으로 개방된 일면을 가질 수 있다. 구동 소자(1300) 및 전자 소자(1200)는 EMI를 발생할 수 있다. 이로 인해 회로 기판(1100)의 상부측뿐만 아니라 회로 기판(1100)의 측면으로도 상기 EMI가 방사될 수 있다. 상기 전자기 차폐 캔(1900)은 전자기 차폐 캔(1900)의 개방된 일면을 통해 지지부(1120)와 결합됨으로써, 상기 내부 공간에 회로 기판(1100)이 수용되며, 지지부(1120)의 일면이 전자기 차폐 캔(1900)의 개방된 일면을 차단함으로써, 회로 기판(1100)에 배치된 전자 소자(1200) 또는 구동 소자(1300)로부터 방사되는 전자방해잡음이 차폐될 수 있다. 또한, 전자기 차폐 캔(1900)과 지지부(1120)가 결합되어 형성된 내부 공간으로 외부의 전자방해잡음이 유입되지 못하도록 차폐될 수도 있다.
전자기 차폐 캔(1900)은 전자파 차단성을 가진 금속 재질 등으로 이루어지며, 회로 기판(1100)의 상부측과 함께 회로 기판(1100)의 측면 둘레를 덮도록 구비되어 회로 기판(1100)의 측면으로 방사되는 EMI를 차폐하도록 구비될 수 있다.
그러나, 전자기 차폐 캔(1900)은 금속 재질로 한정되지는 아니하며, EMI 차폐성을 가지면서 회로 기판(1100)의 동작과 수명을 열화시키지 않는 재질이라면 여하의 재질이 적용될 수 있다.
일 실시예에서, 전자기 차폐 캔(1900)은 구리와 니켈의 합금인 C7521 합금으로 형성될 수 있다. 또한, 전자기 차폐 캔(1900)은 별도로 제조 후에 회로 기판(1100)에 결합될 수 있다.
도 3을 참조하면, 다른 실시예에 따른 전자 소자 어셈블리 패키지(1000b)는 회로 기판(1100)의 측면 둘레에 금속 차폐층(1580)을 더 형성할 수 있다. 상기 회로 기판(1100) 상에 실장된 구동 소자(1300)는 그 작동 중에 EMI를 방사할 수 있다. 따라서 회로 기판(1100)의 소자가 실장된 일면에는 하우징(1700)이 제공될 수 있으며, 회로 기판(1100)의 측면 둘레에 금속 차폐층(1580)을 더 형성할 수 있다. 회로 기판(1100)의 측면 둘레에 금속 차폐층(1580)을 금속 재질로 형성함으로써 회로 기판(1100)의 측면으로 방사되는 EMI를 차폐할 수 있다.
이러한 금속 차폐층(1580)은 스퍼터링을 통해 회로 기판(1100)의 측면에 얇은 박막층을 형성할 수도 있다. 또는, 액상의 금속을 회로 기판(1100)의 측면에 도포한 후에 고화되어 박막층을 형성하도록 할 수도 있다. 그러나, 이에 국한되지 않으며, 이 외에도 알려진 다양한 방법으로 금속 차폐층(1580)을 형성할 수 있으며, 상기 금속의 재질 또한 전자파 차폐능을 가진 다양한 재질의 금속을 적용할 수 있다.
일 실시예에서, 회로 기판(1100)은 코어 층(1110) 및 기저 층(1120)을 포함할 수 있다. 회로 기판(1100)의 상부 영역에는 코어 층(1110)이 하부 영역에는 기저 층(1120)이 제공된다. 회로 기판(1100) 상에는 전술한 것과 같이 전자 소자(1200) 또는 구동 소자(1300)와 같은 다양한 전자 소자들이 실장될 수 있다. 코어 층(1110)은 전자 소자(1200) 또는 구동 소자(1300)로 입출력되는 전기 신호 전달을 위한 배선 구조가 배치되는 층이다.
상기 배선 구조는 적어도 하나의 비아(1111)를 각각 포함하는 개별화된 배선 층들(1110L)이 복수 개 적층된 코어 층(1110)에 의해 제공될 수 있다. 도 6a에서는 5 개의 배선 층들(1110L)이 적층되어 코어 층(1110)을 구성하는 것을 도시하고 있다. 그러나, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니며, 1 내지 M 개 층으로 형성될 수 있으며, 이때 M은 적층된 배선 층들(1110L)의 총 두께, 즉, 코어 층(1110)의 두께(t1)가 기저 층(1120)의 두께(t2) 보다 작은 범위 내에서 선택된 1 이상의 여하의 정수이다.
상기 배선 구조는 도시된 비아(1111) 외에도 코어 층(1110)에 배치된 비아(1111)를 서로 전기적으로 연결시키기 위한 재배선 패턴(1113) 또는 매립 소자를 형성하기 위한 도전체들(1114)이 더 포함할 수 있다. 도전체들(1114)은 배선 층(1110L)을 유전막으로서 이용하는 커패시터 성분을 예시한다. 비아(1111) 사이의 신뢰성 있는 물리적 접촉을 위하여 접촉 패드(1111p)가 제공될 수도 있다.
상기 비아(1111)의 신호 전달과 전력 전달을 위해 비아(1111)는 코어 층(1110) 하지의 기저 층(1120)에 제공된 관통 비아(1121)에 전기적으로 연결될 수 있다. 상기 비아(1111), 재배선 패턴들(1113) 또는 도전체들(1114)은 서로 연결되어 전자 소자(1200) 및 구동 소자(1300)로부터 발생한 열을 수집하여 기저 층(1120)의 관통 비아(1121)로 전달하기 위한 열 전달 경로의 일부로 작동할 수 있다.
도 4a를 참조하면, 본 발명의 다른 실시예에 따른 전자 소자 어셈블리 패키지(1000c)의 전자기 차폐 캔(1900)은 회로 기판(1100)의 코어 층(1110)까지의 두께 또는 그 이상의 두께를 덮을 수 있다. 상기 전자 소자(1200) 또는 구동 소자(1300)의 전기적 신호를 전달하는 비아 및 패턴 층이 코어 층(1110)에 배치되어, 회로 기판(1100)의 두께 전체가 아닌 코어 층(1110)에만 전자기 간섭이 국지화됨으로써 회로 기판(1100) 전체 두께가 아닌 코어 층(1110) 두께에 해당하는 영역만을 차폐하더라도 전자기 간섭에 대해 향상된 내성을 갖는 집적화된 전자 소자 어셈블리 패키지(1000c)가 제공될 수 있다.
도 4b를 참조하면, 다른 실시예에 따른 전자 소자 어셈블리 패키지(1000d)에서는, 기저 층(1120)의 면적을 코어 층(1110)의 면적보다 확장시켜, 회로 기판(1100)의 측벽에 단차(1120s)가 제공될 수 있다. 단차(1120s)에 전자기 차폐 캔(1900)의 지지 또는 장착될 수 있으며, 이로써 코어 층(1110)이 차폐될 수 있다.
도 4c를 참조하면, 또 다른 실시예에 따른 전자 소자 어셈블리 패키지(1000e)에서는, 회로 기판(1100)이 코어 층(1110)과 기저 층(1120) 사이의 단차(1120s)를 갖는 경우, 하우징(1700)의 가장자리부가 단차(1120s)의 상면에 안착될 수 있다.
도 5a를 참조하면, 일 실시예에서, 회로 기판(1100)에 제공되는 열 방출부(1150)는 열 방출홀(1152) 및 열 전달부재(1154)를 포함할 수 있다. 열 방출홀(1152)은 회로 기판(1100)의 소자가 실장되는 일면과 그 배면인 타면까지, 회로 기판(1100)을 그 두께 방향으로 관통하도록 형성되어 열 전달 거리를 최소한으로 단축시킬 수 있다. 바람직하게, 열 방출홀(1152)은 회로 기판(1100)에 소자가 실장되는 영역이 아닌 그 주변의 영역에 배치될 수 있다. 이는 회로 기판(1100)에 실장되는 소자와의 간섭을 피하기 위함이다.
일 실시예에서, 열 방출홀(1152)은 회로 기판(1100)의 소자가 실장되지 아니한 테두리 영역 등에 하나 이상 형성될 수 있다. 열 전달부재(1154)는 열 방출홀(1150) 내부에 충전되며, 높을 열 전도도를 가진 재질로 이루어져, 회로 기판(1100)의 열을 외부로 신속하게 전도하여 방출할 수 있다. 열 전달부재(1154)는 열 전도도가 높은 금이나 은, 구리 같은 금속 재질로 형성될 수 있다.
따라서, 회로 기판(1100)에 실장된 구동 소자(1300)에 의해 발생되어 회로 기판(1100)에 전달되는 열은 열 방출홀(1152)에 의해 회로 기판(1100) 내부 또는 회로 기판(1100)의 외부로 방출될 수 있으며, 그에 따라 전자 소자(1200)에 열이 전달되는 것을 줄일 수 있다.
도 5b를 참조하면, 전자 소자(1200)의 작동 중에 발생하는 전자 소자(1200)의 발열을 직접 방열시키기 위해 열 배출부(1560)가 더 구비될 수 있다. 일 실시예에서, 열 배출부(1560)는 회로 기판(1100)의 전자 소자(1200)가 실장되는 영역에, 전자 소자(1200)가 실장되는 일면부터 그 배면인 타면까지 관통 형성되어, 전자 소자(1200)와 직접 접촉하여 전자 소자(1200)에서 발생되는 열을 회로 기판(1100)의 외부로 방출할 수 있다. 이와 같은 열 배출부(1560)는 열전도도가 높은 금이나 은, 구리 등의 재질로 충전되어 형성될 수 있다.
일 실시예에서, 열 차단부재(1570)가 더 구비될 수 있다. 열 차단부재(1570)는, 전자 소자(1200)와 구동 소자(1300) 사이의 회로 기판(1100) 내부에 매립될 수 있다. 열 차단부재(1570)는 회로 기판(1100)의 표면에 노출되지 아니하고 그 내부에 매립될 수 있다. 이때, 열 차단부재(1570)는 열전도도가 높은 금이나 은, 구리 등의 재질로 형성될 수 있다.
일 실시예에서, 도 5b와 같이 열 차단부재(1570)는 회로 기판(1100) 내에 수직 길이방향을 갖도록 형성될 수도 있다. 또 다른 실시예에서, 열 차단부재(1570)는 수평 길이 방향을 갖도록 형성되거나, 수평 및 수직 길이 방향의 조합으로 형성될 수 있다. 필요에 따라 하나 또는 복수개 매립되어 형성될 수도 있을 것이다.
열 차단부재(1570)는 상기 전자 소자(1200)와 구동 소자(1300) 사이의 회로 기판(1100) 내부에 매립됨으로써, 회로 기판(1100)을 통해 전자 소자(1200)로 전도되는 구동 소자(1300)의 열을 회로 기판(1100)의 외부로 방출하는 구성 요소로서, 흡수한 열을 회로 기판(1100)의 외부로 방출하기 위해 보조 열 전달 부재(1575)를 통해 회로 기판(1100)에 배치된 접지 패턴(GND)과 연결될 수 있다. 보조 열 전달 부재(1575)는 열 차단부재(1570)와 동일한 소재 또는 다른 소재로 구성될 수 있다. 그러나 보조 열 전달 부재(1575)의 재질은 이에 한정되지 아니하며, 열전도성이 우수한 재질이라면 공지된 여러 종류의 재질의 적용이 가능하다.
상기 접지 패턴(GND)은 회로 기판(1100) 내부에 적어도 일부가 매립된 형태를 갖거나 회로 기판(1100)의 표면에 노출되는 형태를 가질 수 있으며, 이러한 접지 패턴(GND)의 형태에 따라 보조 열 전달 부재(1575)의 적어도 일부가 열 차단부재(1570)와 접지 패턴(GND) 사이의 연결을 위해 회로 기판(1100) 내부에 매립되거나 회로 기판(1100) 표면에 노출될 수 있다.
일반적으로 접지 패턴(GND)은 다른 회로 패턴에 비해 그 두께(면적)가 굵게 형성될 수 있으며, 접지를 위해 회로 기판(1100)의 외부와 연결되므로, 열 차단부재(1570)의 열이 접지 패턴(GND)을 통해 회로 기판(1100)의 외부로 방열될 수 있다.
일 실시예에서, 열 차단부재(1570)는 전자 소자(1200)와 구동 소자(1300)의 사이에 매립되므로, 구동 소자(1300)에서 방출되는 열 중 회로 기판(1100)을 통해 전자 소자(1200)로 전도되는 전도 열은 열 차단부재(1570)에 의해 회로 기판(1100)의 외부로 방열될 수 있다.
또한, 구동 소자(1300)의 열을 더욱 신속하고 효율적으로 배출시키기 위하여, 하우징(1700)의 상부 내측면과 구동 소자(1300)가 직접 접촉될 수 있다. 구동 소자(1300)와 하우징(1700)이 직접 접촉됨으로써, 구동 소자(1300)에서 발생되는 열이 상기 하우징(1700)을 통해 외부로 신속하게 방열될 수 있다.
이때 구동 소자(1300)의 표면 및 구동 소자(1300)와 접촉하는 하우징(1700)의 접촉면(1740)은 작은 요철들이 형성될 수 있다. 이러한 요철은 구동 소자(1300)와 하우징(1700)의 밀착을 저해시킬 수 있으며, 요철의 사이에 공기층이 형성되어 열전달을 방해할 수 있다. 일 실시예에서, 하우징(1700)의 접촉면(1740)이 상기 구동 소자(1300) 측으로 돌출되도록 형성되어 하우징(1700)과 구동 소자(1300)가 서로 밀착되도록 할 수 있다. 접촉면(1740)은 구동 소자(1300)가 수용되도록 함몰 형성된 홈의 형태로 이루어질 수도 있으며, 돌출되거나 함몰 형성되지 아니하고 평면을 이루도록 형성될 수도 있을 것이다.
따라서, 상기 구동 소자(1300)와 하우징(1700)의 보다 긴밀한 열적 접촉을 위하여, 상기 구동 소자(1300)의 하우징(1700)과 접촉하는 면 및 상기 하우징(1700)의 접촉면(1740) 사이에 열전달물질(1320)이 배치될 수 있다. 상기 열전달물질(1320)은 상기 구동 소자(1300)의 표면 및 상기 하우징(1700)의 내측면의 표면 요철 사이에 충진되어 공극이 발생되지 않도록 함으로써 열전달이 원할하게 이루어지도록 할 수 있다.
열전달물질(1320)은 서멀 그리스와 같은 TIM(Thermal interface material)일 수 있는데, 예를 들어 열전도성 필러가 분산되어 이루어질 수 있다. 이 때 상기 열전도성 필러는 금속 필러, 세라믹 필러 및 카본계 필러 중 1종 이상을 포함할 수 있다. 상기 금속 필러는 Al, Ag, Cu, NI, In-Bi-Sn 합금, Sn-In-Zn 합금, Sn-In-Ag 합금, Sn-Ag-Bi 합금, Sn-Bi-Cu-Ag 합금, Sn-Ag-Cu-Sb 합금, Sn-Ag-Cu 합금, Sn-Ag 합금 및 Sn-Ag-Cu-Zn 합금 등의 공지된 금속 필러 중 1 종 이상을 포함할 수 있고, 상기 세라믹 필러는 AlN, Al2O3, BN, SiC 및 BeO 등의 공지된 세라믹 필러 중 1 종 이상을 포함할 수 있으며, 상기 카본계 필러는 그라파이트(graphite), 탄소나노튜브(carbon nanotube), 탄소섬유(carbon fiber), 다이아몬드 및 그래핀(graphene) 등의 공지된 카본계 필러를 1종 이상 포함할 수 있다.
일 실시예에서, 상기 비아(1111)는 도전성 금속으로 형성될 수 있다. 상기 도전성 금속이 전기 전도도와 열 전도도가 높은 물질인 경우 빠른 데이터 처리와 코어 층(1110) 상에 실장된 소자들로부터 발생한 열을 빠르게 수집할 수 있다. 코어 층(1110)을 구성하는 배선 층들(1110L)의 절연막 재료가 저온동시소성 세라믹(LTCC)인 경우, 상기 도전성 금속은 은(Ag), 구리(Cu), 납(Pd) 또는 금(Au)을 포함할 수 있고, 고온동시소성 세라믹인 경우 텅스텐(W), 몰리브덴(Mo) 또는 망간(Mn)과 같은 고융점 금속을 포함할 수 있다.
일 실시예에서, 배선 층(1110L)에 적용되는 비아(1111)는 기저 층(1120)의 관통 비아(1121)의 길이에 비하여 상대적으로 짧은 길이를 갖는 비아이며, 단면적 측면에서도 관통 비아(1121)의 단면적 대비 더 작은 단면적을 갖는 비아일 수 있다. 코어 층(1110) 내에서 서로 전기적으로 연결된 복수 개의 비아(1111)는 더 길고 더 큰 단면적을 갖는 하나의 관통 비아(1121)에 공통 연결될 수 있다.
일 실시예에서, 각 배선 층(1110L)의 비아(1111)는 도 6a에 도시된 것과 같이, 서로 수직으로 정렬될 수 있다. 비아(1111)가 수직으로 배열되는 경우, 전자 소자(1200) 또는 구동 소자(1300)로 입출력되는 전기 신호와 수집되는 열이 관통 비아(1121)를 통해 통신되거나 전달될 수 있다. 다른 실시예에서, 비아(1111)는 전기적 회로 구성 또는 열 수집 경로를 구성하기 위해 수직으로 정렬되는 것에 한하지 않고 인접한 배선 층들(1110L)마다 서로 오프셋 되고 재배선 패턴들(1113)에 의해 오프셋된 서로 다른 배선 층(1110L)의 비아(1111)가 상호 연결될 수도 있다.
상기 기저 층(1120)은 코어 층(1110)과 외부 기판(10) 사이에 배치될 수 있다. 일 실시예에서, 외부 기판(10)은 전자 소자 어셈블리 패키지(1000f)이 실장되는 인쇄회로 기판 또는 인터포저일 수 있다. 외부 기판(10)과 전자 소자 어셈블리 패키지(1000f)의 전기적 및 기계적 연결은 관통 비아(1121)와 결합된 솔더 볼 또는 전극 패드(미도시)에 의해 본딩될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 기저 층(1120)에 형성된 관통 비아(1121)는, 코어 층(1110)의 비아(1111)에 비하여 길이가 긴 관통 비아(1121)일 수 있다. 또한, 관통 비아(1121)는 비아(1111)의 수평 단면적에 비해 더 넓은 수평 단면적을 갖는 큰 직경 갖는 도전체이다. 관통 비아(1121)는 비아(1111)와 외부 기판(10) 사이에서 전기적 입출력 신호를 중계할 뿐만 아니라, 비아(1111)에 의해 수집된 열을 외부 기판(10)으로 전달함으로써 회로 기판(1100)에 실장된 소자들로부터 발생된 열을 외부 기판(10)으로 방출할 수 있다.
일 실시예에서, 코어 층(1110)의 비아(1111)와 기저 층(1120)의 관통 비아(1121)는 동일한 재료로 형성될 수도 있다. 다른 실시예에서, 코어 층(1110)의 비아(1111)와 기저 층(1120)의 관통 비아(1121)는 서로 다른 재료로 형성될 수도 있다. 예를 들면, 비아(1111)는 전기 전도도가 높은 물질로 형성되어 발열량이 적으면서도 전기적 신호 전달이 원활한 재료를 이용할 수 있고, 관통 비아(1121)는 열 전도도가 높은 재료로 형성됨으로써 방열 효과를 극대화할 수 있다.
일 실시예에서, 관통 비아(1121)가 전자 소자(1200) 및 구동 소자(1300)에 전기적으로 연결된 비아(1111)에 연결된 경우 전기적 입출력 신호를 중계하는 신호 중계 기능을 수행할 수 있으며, 이 경우, 비아(1111)를 통해서 열이 수집될 수 있기 때문에 이에 연결된 관통 비아(1121)는 부가적으로 방열 기능도 수행할 수 있다. 다른 실시예에서, 관통 비아(1121)가 열 수집을 위한 비아(1111)에 연결되는 경우 관통 비아(1121)는 전자 소자(1200) 및 구동 소자(1300)의 절연 표면이나 코어 층(1110)의 표면에 접촉하여 열을 수집할 수 있으며, 이 경우, 관통 비아(1121)는 방열 기능을 수행할 수 있다.
일 실시예에서, 코어 층(1110)의 두께(t1)는 기저 층(1120)의 두께(t2)보다 작아 회로 기판(1100)의 두께 방향으로 비대칭적으로 배선 구조가 제공된다. 일 실시예에서, 코어 층(1110)의 두께(t1)와 기저 층(1120)의 두께(t2)의 총합에 대한 코어 층(1110)의 두께(t1)의 비(t1/(t1+t2))는 0.05 내지 0.5 미만의 범위 내일 수 있고, 비(t1/(t1+t2))는 감소될수록 바람직하다. 일 실시예에서, 비(t1/(t1+t2))는 0.1 내지 0.3의 범위 내일 수 있다.
이와 같이, 코어 층(1110)의 두께(t1)를 기저 층(1120)의 두께(t2)보다 작게 설계함으로써 기저 층(1120)보다 상대적으로 얇은 코어 층(1110)으로 국지화(localization)됨으로써 전자파 간섭 효과를 회로 기판(1100)의 상부 영역 쪽으로 제한할 수 있다. 또한, 구동시 발생하는 열도 관통 비아(1121)를 통해 효과적으로 방출시켜 열에 의한 소자 열화를 방지하여 신뢰성 있고 수명이 연장될 수 있다.
일 실시예에서, 코어 층(1110)과 기저 층(1120)의 총 높이는 0.25 mm 내지 5 mm의 범위 내일 수 있다. 본 발명의 일 실시예에 따르면, 전술한 비아(1111) 및 관통 비아(1121)를 각각 갖는 코어 층(1110)과 기저 층(1120)에 의해 전기적 연결과 열 방출 구조가 달성될 수 있기 때문에, 5 mm 이하의 얇은 두께를 갖는 집적화된 전자 소자 어셈블리 패키지(1000f)가 구현될 수 있다.
일 실시예에서, 비아(1111)의 단면적(s1)에 대한 관통 비아(1121)의 단면적(s2)의 비(s2/s1)는 1 보다 크고 100 이하의 범위 내일 수 있다. 예를 들면, 상기 단면적의 비는 2 내지 50의 범위 내일 수 있다. 상기 단면적의 비(s2/s1)가 1보다 작거나 같은 경우는, 비아(1111)를 통해 수집된 열들이 관통 비아(1121)를 통하여 외부 기판(10)으로 빠르게 방출되지 못하여, 코어 층(1110)의 발열이 해소되지 않을 수 있다. 상기 단면적의 비가 100을 초과하는 경우에는 관통 비아(1121)의 단면적(S2)이 과도화되어, 관통 비아(1121)가 배치될 수 있는 영역이나 개수가 제한됨으로써 열 방출을 위하여 관통 비아(1121)를 적절히 분산시키기 어려울 수 있다.
일 실시예에서, 코어 층(1110)과 기저 층(1120)이 각각 세라믹 그린 시트로 형성되는 경우 세라믹 그린 시트들을 수직 적층하고, 이를 소결함으로써, 코어 층(1110)과 기저 층(1120)은 서로 일체화될 수 있다. 코어 층(1110)과 기저 층(1120)을 구성하는 세라믹 그린 시트들이 소결되면, 세라믹 그린 시트들 사이의 경계가 소멸될 수 있다.
일 실시예에서, 코어 층(1110)과 기저 층(1120)은 동일한 재료로 형성될 수 있다. 코어 층(1110)과 기저 층(1120)이 동일한 재료로 형성되는 경우 소결시 코어 층(1110)과 기저 층(1120)의 수축률이 동일하므로 휨과 같은 변형이나 층 분리와 같은 문제가 없어 고수율 생산이 가능할 수 있다.
일 실시예에서, 코어 층(1110)과 기저 층(1120)은 유전율, 열전도율 또는 강도 중 적어도 어느 하나가 상이한 서로 다른 재료로 형성될 수 있다. 배선 층들(1110L)이 기저 층(1120)에 비해 고밀도로 존재하는 코어 층(1110)은 고유전율 재료로 형성하여, 다양한 매립 소자를 형성하기 용이해지고, 관통 비아(1121)가 형성된 기저 층(1120)은 열 전도도가 큰 물질로 형성하여 방열 효과를 극대화할 수 있다. 또는, 재배선 패턴들(1113)이 형성되는 코어 층(1110)은 저유전율 재료로 형성하여 고속 동작 소자를 구현하기 용이하도록 하고, 기저 층(1120)은 관통 비아(1121)를 형성하기 용이하면서도 코어 층(1110)에 비해 고강도를 갖는 재료로 형성할 수도 있다.
일 실시예에서, 코어 층(1110)의 각 배선 층(1110L)도 유전율, 열전도율 또는 강도 중 적어도 어느 하나가 서로 다른 재료로 형성될 수 있다. 예를 들면, 코어 층(1110)의 어느 배선 층(1110L)에 매립 커패시터를 구현해야 하는 경우 유전율이 높은 물질로 해당 배선 층(1110L)을 형성하고, 반면에, 상기 매립 소자가 형성되지 않은 높이의 배선 층(1110L)은 유전율이 낮은 물질로 구성되는 것이 RC 딜레이를 감소시키기 위해 바람직하다.
일 실시예에서, 코어 층(1110) 또는 기저 층(1120)은 저온동시소성 세라믹(Low Temperature Cofired Ceramics; LTCC), 고온동시소성 세라믹(High Temperature Cofired Ceramic; HTCC) 또는 알루미늄 질화물(Aluminum Nitride; AlN) 중 적어도 하나 이상을 포함할 수 있다. 전술한 물질들은 비제한적인 예시이고, 적층 구조를 형성할 수 있는 공지된 모든 종류의 재료들이 적용될 수 있다. 심지어, 코어 층(1110)은 FR4와 같은 수지계 재료를 사용하고, 기저 층(1120)은 세라믹 재료를 사용할 수도 있다.
도 6b를 참조하면, 일 실시예에 따른 전자 소자 어셈블리 패키지(1000f2)는 코어 층(1110)의 측벽 상에 형성된 전자파 차폐 층(1140)을 더 포함할 수 있다. 전자파 차폐 층(1140)는 도 5b를 참조하여 개시된 금속 차폐층(1580)에 대응할 수 있다. 전자파 차폐 층(1140)은 전자파의 반사 및/또는 흡수를 통해서 코어 층(1110)으로 유입되거나 코어 층(1110)으로부터 방출되는 전자파를 차폐할 수 있다. 이를 위해 전자파 차폐 층(1140)은 금속 또는 자성 재료를 포함할 수 있으며, 공지의 전자파 차폐 재료가 제한 없이 참조될 수 있다. 일 실시예에서, 전자파 차폐 층(1140)은 스퍼터링 공정을 통하여 측면 상에 코팅될 수 있다. 다른 실시예에서는, 액상의 전자파 차폐 물질을 상기 측면에 도포한 후에 고화시킬 수 있다. 전술한 전자파 차폐 층(1140)의 형성 방법은 비제한적인 예시이며, 스프레이 공정, 전해 도금법, 무전해 도금법, 화학 기상 증착 또는 원자층 증착과 같은 공지된 모든 기술이 적용될 수 있다. 다른 실시예에서, 전자파 차폐 층(1140)은 회로 기판(1100)의 측면 전체에 형성될 수도 있다. 본 발명의 실시예에서, 전기적 신호를 전달하는 비아(1111)가 코어 층(1110)에 국지적으로 형성됨으로써, 대부분의 전자기 간섭은 코어 층(1110)에서 발생하게 되므로, 코어 층(1110)이 존재하는 위치에 국지적으로 전자기 차폐 층(1140)을 형성함으로써 효과적으로 전자기 차폐를 할 수 있는 이점이 제공될 수 있다.
도 7a를 참조하면, 일 실시예에서, 코어 층(1110)에 형성된 복수의 비아(1111', 1111")는 기저 층(1110)을 구성하는 다양한 배선 층(1112a~1112c)에 배치되는 하나의 관통 비아(1121)에 공통으로 연결될 수 있으며, 이와 같이 공통으로 연결된 복수의 비아(1111', 1111")는 본 명세서에서 비아 그룹(1111c)으로 지칭될 수 있다. 비아 그룹(1111c)의 복수의 비아(1111', 1111") 중 일부는 전자 소자(1200)와 전기적으로 연결되고 다른 일부는 구동 소자(1300)와 전기적으로 연결된 비아일 수 있다.
상기 비아 그룹(1111c)의 복수의 비아(1111', 1111") 중 일부는 전자 소자(1200)나 구동 소자(1300)에 전기적으로 연결되지 않고, 물리적으로만 접촉하여 열 수집을 위한 비아로서 기능할 수도 있다. 예를 들면, 열 수집을 위한 비아는 전자 소자(1200)의 콘택 전극에 연결되는 것이 아니고 콘택 전극이 없는 패시베이션된 여하의 영역에 접촉됨으로써, 전자 소자(1200)로부터 발생하는 열을 수집할 수 있다.
일 실시예에서, 비아 그룹(1111c)의 복수의 비아(1111', 1111")는 상부 배선 층(1112a)으로부터 하부 배선 층(1112b)으로 갈수록 관통 비아(1121)를 향하여 수렴하도록 배치될 수 있다. 즉, 상부 배선 층(1112a)에 형성된 비아(1111)의 중심에서부터 관통 비아(1121)의 중심까지의 수평 거리보다 하부 배선 층(1112b)에 형성된 비아(1111', 1111") 중심에서부터 관통 비아(1121)의 중심까지의 수평 거리가 더 짧을 수 있다.
상기 수평 거리는 상부 배선 층(1112a)에서부터 하부 배선 층(1112b)으로 내려올수록 각각의 배선 층(1110L)마다 점진적으로 감소할 수 있고, 적어도 어느 일부 배선 층(1110L)에서는 동일하게 유지되다가 일부 단계에서 감소할 수 있다. 하부 배선 층(1112b)은 상부 배선 층(1112a)에 대하여 상대적으로 하부에 배치된 배선 층(1110L)을 의미하며, 기저 층(1120) 상에 형성된 최하 배선 층(1112c)을 의미하는 것은 아니다. 이와 같이, 상기 비아 그룹(1111c)의 복수의 비아(1111', 1111")가 해당 관통 비아(1121)를 향하여 수렴함으로써 전자 소자(1200) 또는 구동 소자(1300)로부터 방출된 열이 상부 배선 층(1112a)으로부터 하부 배선 층(1112b)으로 갈수록 관통 비아(1121)로 수렴되어, 코어 층(1110) 내에서 열이 불필요하게 확장 전도되는 것을 방지하고, 단거리의 열 전달 경로를 제공함으로써, 열을 관통 비아(1121)로 효율적으로 전달할 수 있다.
일 실시예에서, 코어 층(1110) 중 최하 배선 층(1112c)의 비아(1111')는 관통 비아(1121)와 직접 접촉하거나 관통 비아(1121)와 전기적으로 연결된 재배선 패턴에 접촉함으로써 관통 비아(1121)와 전기적으로 연결될 수 있다. 일 실시예에서, 기저 층(1120) 상부에는 관통 비아(1121)의 수평 단면보다 확장되어, 코어 층(1110)의 비아(1111', 1111")에 대해 넓은 콘택 면적을 제공하는 확장된 콘택 패턴(1122)이 형성될 수 있다.
콘택 패턴(1122)의 형상은 원형 또는 관통 비아(1121)와 접촉하기 위해 관통 비아(1121)로부터 연장된 선형 패턴일 수도 있다. 최하 배선 층(1112c)의 비아(1111')가 관통 비아(1121)가 형성된 단면 상부에 배치된 경우 관통 비아(1121)와 직접 연결될 수 있으나, 최하 배선 층(1112c)의 비아(1111'')가 상기 단면 상부 영역 주변에 배치되는 경우 콘택 패턴(1122)에 접촉함으로써 관통 비아(1121)와 전기적 또는 열적으로 연결될 수 있다. 본 발명의 실시예에 따르면, 최하 배선 층(1112c)의 비아(1111")가 관통 비아(1121) 상부에 직접 배치되지 않더라도 콘택 패턴(1122)을 이용하여 관통 비아(1121)와 전기적으로 또는 열적으로 연결될 수 있으므로, 최하 배선 층(1112c)의 배선 패턴이나 비아의 설계 자유도가 증가될 수 있고, 과도하게 넓은 단면적을 갖는 관통 비아(1121)를 형성하지 않고도 충분한 방열 효과를 갖는 회로 기판(1100)을 구현할 수 있다.
도 7b를 참조하면, 다른 실시예에서, 비아 그룹(1111c)의 복수의 비아는 전자 소자(1200) 또는 구동 소자(1300)에 전기적으로 연결된 제 1 비아(1111a) 또는 전자 소자(1200) 또는 구동 소자(1300)에 전기적으로 연결되지 않은 제 2 비아(1111b)를 포함할 수 있다. 제 1 비아(1111a)는 전자 소자(1200) 또는 구동 소자(1300)로 입출력되는 전기적 입출력 신호를 전달하는 것과 동시에, 생성된 열을 수집하는 역할을 동시에 수행한다. 반면에, 제 2 비아(1111b)는 전자 소자(1200) 또는 구동 소자(1300)와 전기적으로 연결되지 않아 방열의 기능만 수행할 뿐 전기적 신호를 전달하지 않을 수 있다.
예를 들면, 제 2 비아(1111b) 상부에 절연 층과 같은 절연 부재(미도시)가 배치될 수 있고, 제 2 비아(1111b)는 전자 소자(1200) 또는 구동 소자(1300)의 절연 표면에 배치될 수 있다. 제 2 비아(1111b)에 의한 열 수집을 촉진하기 위하여 제 2 비아(1111b)와 연결되고 전자 소자(1200)나 구동 소자(1300)와의 물리적 접촉을 확장하기 위한 확장 패드(1111b')를 더 포함할 수도 있다.
본 발명의 실시예에 따르면, 제 2 비아(1111b)는 전기적 신호를 전달하지 않으므로 적어도 어느 하나 이상의 제 1 비아(1111a)와 함께 어느 하나의 관통 비아(1121)에 연결되더라도 전기적 신호의 간섭 또는 충돌을 발생시키지 않을 수 있다. 이 경우, 제 2 비아(1111b)는 2 이상의 관통 비아(1121)에 공유될 수도 있다. 또한, 본 발명의 실시예에 따르면, 열 수집 목적의 제 2 비아(1111b)의 개수를 적절히 증가시킴으로써 회로 기판(1100)의 방열 기능을 극대화할 수 있다.
다른 실시예에서, 적어도 어느 일부의 제 1 비아(1111a')는 관통 비아(1121)와 연결되지 않을 수 있다. 제 1 비아(1111a')는 재배선 패턴(1113)에 의하여 회로 기판(1100) 내의 다른 비아와 연결될 수 있다. 또 다른 실시예에서, 제 1 비아(1111a)는 최상 배선 층(1112d)으로부터 관통 비아(1121)까지 수직 정렬되어 재배선 패턴(1113) 없이도 관통 비아(1121)와 연결될 수 있다.
도 7c를 참조하면, 또 다른 실시예에 따른 코어 층(1110) 내에 형성된 다양한 비아(1111a, 1111b)와 재배선 패턴(1113')이 예시된다. 전자 소자(1200)와 구동 소자(1300)는 코어 층(1110)의 다양한 비아(1111a, 1111b)와 재배선 패턴(1113')과 연결될 수 있다. 비아(1111a)는 관통 비아(1121)와 전기적으로 연결될 수 있다.
일 실시예에서, 코어 층(1110) 내에 집적 수동 소자(1130)가 제공될 수 있다. 집적 수동 소자(1130)는 커패시터, 저항 또는 인덕터일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예에 따르면, 코어 층(1110) 내부에 커패시터, 인덕터 또는 저항과 같은 수동 소자(1130)가 내장됨으로써 집적도가 더욱 향상된 집적화된 전자 소자 어셈블리 패키지(1000i)이 구현될 수 있다.
일 실시예에서, 코어 층(1110)의 최상 배선 층(1112d) 상에도 재배선 패턴(1113')이 형성될 수 있다. 예를 들면, 재배선 패턴(1113')에 의해 구동 소자(1300)와 전자 소자(1200)가 전기적으로 연결될 수 있다.
도 8a를 참조하면, 일 실시예에서, 기저 층(1120)에 제공되는 관통 비아(1121)는 회로 기판(1100) 상에 탑재되는 구동 소자(1300) 또는 전자 소자(1200)의 구동시 특별히 발열이 다른 영역들에 비해 더 심한 핫 스팟 영역(H1, H2)의 하지에 배치될 수 있다. 예를 들면, 핫 스팟 영역은 전자 소자(1200) 또는 구동 소자(1300)의 코너 영역(H1)이나 중앙 영역(H2)일 수 있다. 상기 핫 스팟 영역은 전자 소자(1200) 또는 구동 소자(1300)가 배치되는 영역에 한하는 것은 아니며, 코어 층(1110) 표면에서 온도가 가장 높은 여하의 영역일 수 있다. 본 발명의 일 실시예에 따르면, 관통 비아(1121)를 핫 스팟 영역(H1, H2) 하지에 배치하는 경우, 전자 소자(1200) 또는 구동 소자(1300)로부터 발생한 열이 외부 기판으로 방출될 수 있는 가장 짧은 경로를 제공함으로써 효율적인 방열이 가능할 수 있다.
도 8b를 참조하면, 일 실시예에서, 관통 비아(1121)는 비아(1111)의 수직 투영 면적 밀도가 회로 기판(1100)의 전체 비아의 평균 수직 투영 면적 밀도보다 큰 영역의 하지에 배치될 수 있다. 예를 들면, 전자 소자(1200) 또는 구동 소자(1300)에서 전기적 연결 또는 열 수집을 위해 비아가 다른 영역들에 비해 더 많이 형성된 영역이 있을 수 있다. 도 8b에서는 영역 A3, 영역 A1, 및 영역 A2의 순서로 비아(1111)의 수직 투영 면적 밀도가 작아진다. 비아(1111)의 수직 투영 면적 밀도가 가장 높은 영역 A3에는 비아(1111)가 높은 밀도로 분포하기 때문에 열이 가장 많이 발생할 수 있다. 그러므로, 기저 층(1120)의 영역 중 영역 A3의 하지에 관통 비아(1121)를 제공하여, 영역 A3에서 발생되는 열을 외부 기판으로 효과적으로 방출할 수 있다.
일 실시예에서, 하나의 관통 비아(1121)에 복수의 비아(1111)가 전기적으로 연결될 수 있으며, 이와 같이 하나의 관통 비아(1121)에 공통 연결된 복수의 비아(1111)를 비아 그룹(1111c)으로 지칭할 수 있으며, 하나의 관통 비아(1121)에 연결되는 비아 그룹(1111c)을 구성하는 복수의 비아(1111)의 수직 투영 단면적의 총 합보다 크도록 관통 비아(1121)의 수평 단면적을 설계할 수 있다. 이로써, 관통 비아(1121)는 비아 그룹에 대한 신호 전달과 수집된 열의 방출을 효과적으로 수행할 수 있다.
도 9a를 참조하면, 먼저, 적어도 하나 이상의 코어 층 그린 시트(1110GS) 및 적어도 하나 이상의 기저 층 그린 시트(1120GS)를 준비할 수 있다. 코어 층 그린 시트(1110GS) 및 기저 층 그린 시트(1120GS)는 전술한 것과 같이 동일 재료로 형성될 수 있고, 상이한 재료로 형성될 수도 있다.
코어 층 그린 시트(1110GS)는 M(2 이상의 정수) 장이 준비될 수 있고, 상기 M은 2 내지 20의 범위일 수 있으며, 예를 들면, 5 일 수 있다. 코어 층 그린 시트(1110GS) 각각은 집적화된 전자 소자 어셈블리 패키지의 각각의 배선 층(1110L)이 될 수 있다. 예들 들면, 코어 층 그린 시트(1110GS) 중 가장 상부의 베어 시트(11101)는 회로 기판(1100)에서 코어 층(1110)의 최상 배선 층(1112d)이 될 수 있다. 상기 M은 회로 기판(1100)에 실장되는 전자 소자들의 전자 회로 구성에 따라 적절히 선택될 수 있다. 다른 실시예에서, 회로 기판(1100)의 전체 두께가 소정 값으로 결정되고, 상기 M은 상기 전체 두께 중 소정 비율을 갖도록 설계될 수 있다.
기저 층 그린 시트(1120GS)는 N 장이 준비될 수 있고, 상기 N은 M 보다 크며, 예를 들면, 20 내지 100의 범위 내일 수 있다. 예를 들면, 60 장일 수 있다. 일 실시예에서, 상기 N 값은 상기 M 값과 코어 층 그린 시트들(1110GS)의 두께의 총합이 결정된 이후, 도 6a를 참조하여 설명한 것과 같이, 코어 층(1110)의 두께(t1)가 회로 기판(1100)의 전체의 두께(t1+t2) 대비 0.5 미만의 소정 값을 갖도록 설계될 수 있다.
도 9b를 참조하면, 이후, 코어 층 그린 시트들(1110GS)에 대하여 개별적으로, 비제한적 예로서 비아(1111) 및/또는 재배선 패턴(1113), 또는 콘택 패드(1111p, 1111p')를 형성하여 처리된 M 개의 코어 층 그린 시트(1110GS')를 제공할 수 있다. 적어도 하나 이상의 비아(1111)를 형성하기 위하여, 기저 층 그린 시트(1120GS) 각각에 대하여 해당 층에 부합하는 비아 홀 형성 공정이 수행될 수 있다. 예를 들면, 상기 비아 홀은 레이저 천공 또는 리소그래피 공정에 의하여 형성될 수 있다. 이후, 상기 비아 홀 내부에 전기 도금, 무전해 도금, 또는 스퍼터링과 같은 성막 공정을 통해 도전체를 채워 비아(1111)를 형성할 수 있다. 재배선 패턴(1113)이나 콘택 패드(1111p, 1111p')는 실크스크린 또는 리소그래피 공정을 통해 형성될 수 있다.
일 실시예에서, 관통 비아(1121)가 형성된 처리된 기저 층 그린 시트(1120GS')가 제조된다. 처리된 기저 층 그린 시트(1120GS')는 먼저, N 개의 기저 층 그린 시트들(1120GS)을 적층하고, 적층된 기저 층 그린 시트들(1120GS)을 깊이 방향으로 관통하는 적어도 하나 이상의 관통 비아 홀(1121h)을 형성할 수 있다. 관통 비아 홀(1121h)의 직경이나 깊이는 코어 층 그린 시트(1110GS)에 형성되는 비아 홀의 직경이나 깊이보다 더 크기 때문에, 드릴링 공정에 의해 관통 비아 홀(1121h)을 용이하게 형성할 수 있다.
관통 비아(1121)의 형성은 기저 층 그린 시트들(1120GS)을 모두 적층한 후 한번에 관통 비아 홀(1121h)을 형성하고 도전층을 채우는 공정을 통해서 수행되기 때문에, 기저 층 그린 시트(1120GS)마다 해당 층에 부합하는 비아(1111)를 형성하여야 하는 처리된 코어 층 그린 시트들(1120GS') 대비 공정이 용이하며, 기저 층 그린 시트들(1120GS)이 회로 기판 전체의 두께의 상당 부분을 차지하여 신속한 제조 공정을 얻을 수 있다.
이와 같이, 코어 층(1110)과 기저 층(1120)을 형성하기 위한 그린 시트들에 대한 공정이 코어 층 그린 시트들(1110GS)과 기저 층 그린 시트들(1120S)에 대하여 분리 수행되고, 회로 기판 전체의 대부분을 차지하는 기저 층 그린 시트들(1120S)에 대해 단일 공정으로 관통 비아(1121)를 형성할 수 있기 때문에, 전체 회로 기판을 제조하기 위해 각각 그린 시트마다 개별적으로 비아를 형성하는 종래 공정에 비해 제조 효율과 수율이 개선될 수 있다.
다음으로, 일 실시예에서, 처리된 코어 층 그린 시트들(1110GS')과 처리된 기저 층 그린 시트들(1120GS')을 화살표 K로 나타낸 바와 같이 서로 정렬시켜 적층시킬 수 있다.
도 9c를 참조하면, 다음으로, 처리된 코어 층 그린 시트들(1110GS')과 처리된 기저 층 그린 시트들(1120GS')의 적층체를 소결하여 코어 층(1110)과 기저 층(1120)이 일체화된 회로 기판(1100)이 제공될 수 있다. 점선은 코어 층(1110)과 기저 층(1120)의 경계가 소결에 의해 사라진 것을 예시한다.
상기 그린 시트들이 저온동시소성 세라믹인 경우 850 ℃ 내지 1000 ℃의 낮은 온도 범위 내에서 소결이 가능할 수 있다. 상기 그린 시트들이 고온동시소성 세라믹인 경우 1500 ℃ 이상의 높은 온도 범위에서 소결될 수 있다.
본 발명의 실시예에 따르면, 구분되는 경계 또는 영역을 갖는 기판들의 적층 구조가 아닌 고강도의 단일 세라믹 소체로 구성된 회로 기판(1100)이 구현됨으로써 경박 단소화가 가능한 집적화된 전자 소자 어셈블리 패키지가 제공될 수 있다.
도 9d를 참조하면, 다음으로, 회로 기판(1100')의 코어 층(1110)에 해당하는 영역의 측면 상에 전자파 차폐 층(1140)이 형성될 수 있다. 전자파 차폐 층(1140)은 스퍼터링 공정을 통하여 전자파 차폐 물질이 측면 상에 코팅될 수 있다. 다른 실시예에서는, 액상의 전자파 차폐 물질을 상기 측면에 도포한 후에 고화시킬 수 있다. 전술한 전자파 차폐 층(1140)의 형성 방법은 비제한적인 예시이며, 스프레이 공정, 전해 도금법, 무전해 도금법, 화학 기상 증착 또는 원자층 증착과 같은 공지된 모든 기술이 적용될 수 있다. 다른 실시예에서, 전자파 차폐 층은 회로 기판(1100')의 측면 전체에 형성될 수도 있다.
전술한 것과 같이 완성된 회로 기판(1100) 상에 전자 소자(1200) 및 구동 소자(1300)를 실장하는 단계가 수행될 수 있다. 전자 소자(1200) 및 구동 소자(1300)는 회로 기판(1100)의 표면 상에 직접 실장되거나 회로 기판(1100) 상에 소켓을 형성하고, 상기 소켓에 전자 소자(1200) 또는 구동 소자(1300)가 삽입되는 방식으로 장착될 수 있다. 또한, 회로 기판(1100) 상에 보조 소자(1400)가 더 실장될 수 있다. 회로 기판(1100) 상에 전자 소자(1200), 구동 소자(1300), 보조 소자(1400)를 실장한 후, 전자기 차폐 캔(1900) 또는 하우징(1700)을 실장 또는 장착하는 단계가 더 수행될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1000a, 1000b, 1000c, 1000d: 전자 소자 어셈블리 패키지
1100: 회로 기판
1110: 코어 층
1111: 비아
1113: 재배선 패턴
1114: 도전체
1120: 기저 층
1120: 지지부
1121: 관통 비아
1150: 열 방출부
1152: 열 방출홀
1154: 열 전달부재
1200: 전자 소자
1300: 구동 소자
1400: 보조 소자
1580: 금속 차폐층
1700: 하우징
1760: 열방사 코팅층
1780: 전자파 차폐 코팅층
1720: 제 1 개구부
1800: 산광기
1820: 렌즈 패턴
1840: ITO 코팅층
1900: 전자기 차폐 캔
1920: 제 2 개구부

Claims (18)

  1. 회로 기판; 및
    상기 회로 기판 상에 실장되는 전자 소자 및 상기 전자 소자를 구동하는 구동 소자를 포함하며,
    상기 회로 기판은,
    상기 전자 소자 또는 상기 구동 소자의 전기적 입출력 신호를 전달하거나 상기 전자 소자 또는 상기 구동 소자로부터 발생하는 열을 수집하는 적어도 하나 이상의 비아를 포함하는 배선 층들이 적층된 코어 층; 및
    상기 코어 층의 비아와 연결되어 상기 전기적 입출력 신호를 중계하거나 상기 수집된 열을 외부로 방출하는 적어도 하나 이상의 관통 비아를 포함하는 기저 층을 포함하는 전자 소자 어셈블리 패키지.
  2. 제 1 항에 있어서,
    상기 회로 기판에 실장되고, 상기 전자 소자로부터 방출된 광이 피사체에 반사되어 돌아오는 광을 검출하는 포토 다이오드 또는 적어도 하나 이상의 수동 소자를 더 포함하는 전자 소자 어셈블리 패키지.
  3. 제 1 항에 있어서,
    상기 코어 층의 두께(t1)와 상기 기저 층의 두께(t2)의 총합에 대한 상기 코어 층의 두께(t1)의 비(t1/(t1+t2))는 0.05 내지 0.5 미만의 범위 내이고,
    상기 회로 기판의 총 높이는 0.25 mm 내지 5 mm의 범위 내이며,
    상기 비아의 단면적(s1)에 대한 상기 관통 비아의 단면적(s2)의 비(s2/s1)는 1 보다 크고 100 이하의 범위 내인 전자 소자 어셈블리 패키지.
  4. 제 1 항에 있어서,
    상기 코어 층은 서로 다른 배선 층에 속한 비아들을 상호 연결하기 위한 재배선 패턴을 포함하고,
    상기 코어 층과 상기 기저 층은 소결되어 일체화되고,
    상기 회로 기판의 상기 코어 층과 상기 기저 층은 동일한 재료로 형성되거나 유전율, 열전도율 또는 강도 중 적어도 어느 하나가 상이한 서로 다른 재료로 형성된 전자 소자 어셈블리 패키지.
  5. 제 1 항에 있어서,
    상기 코어 층 또는 상기 기저 층은 저온동시소성 세라믹(Low Temperature Cofired Ceramics; LTCC), 고온동시소성 세라믹(High Temperature Cofired Ceramic; HTCC) 또는 알루미늄 질화물(Aluminum Nitride; AlN) 중 적어도 하나 이상을 포함하는 전자 소자 어셈블리 패키지.
  6. 제 1 항에 있어서,
    상기 관통 비아는 상기 구동 소자 또는 상기 전자 소자의 핫 스팟 영역의 하지에 배치되거나,
    상기 비아의 수직 투영 면적 밀도가 평균 수직 투영 면적 밀도보다 큰 영역의 하지에 배치되는 전자 소자 어셈블리 패키지.
  7. 제 1 항에 있어서,
    상기 기저 층의 상부에는 상기 관통 비아의 수평 단면보다 확장되어 상기 코어 층의 상기 하나 이상의 비아에 대해 확장된 콘택 패턴이 제공되는 전자 소자 어셈블리 패키지.
  8. 제 1 항에 있어서,
    상기 코어 층은 상기 관통 비아 중 어느 하나의 관통 비아에 공통으로 연결된 복수의 비아로 구성된 비아 그룹을 포함하고,
    상기 비아 그룹의 상기 복수의 비아는 상부 배선층으로부터 하부 배선층으로 갈수록 상기 관통 비아를 향하여 수렴하도록 배치되며,
    상기 비아 그룹의 상기 복수의 비아는 상기 전자 소자 또는 구동 소자들에 전기적으로 연결된 제 1 비아 또는 상기 전자 소자 또는 구동 소자들에 전기적으로 연결되지 않은 제 2 비아를 포함하는 전자 소자 어셈블리 패키지.
  9. 제 1 항에 있어서,
    상기 회로 기판은 인쇄회로 기판 또는 인터포저 중 어느 하나이며
    상기 전자 소자는 발광 다이오드(Light Emitting Diode; LED) 또는 수직 공진 표면 발광 레이저(Vertical Cavity Surface Emitting Laser; VCSEL), 양자점 레이저(Quantum Dot Laser; QDL) 또는 양자 캐스케이드 레이저(Quantum Cascade Laser; QCL) 중 어느 하나를 포함하는 전자 소자 어셈블리 패키지.
  10. 제 1 항에 있어서,
    상기 회로 기판의 측면 둘레에 금속 차폐층이 형성되며,
    상기 금속 차폐층은 스퍼터링 박막 또는 액상의 금속물질이 도포된 후 고화된 금속 박막을 포함하는 전자 소자 어셈블리 패키지.
  11. 제 1 항에 있어서,
    상기 회로 기판의 상측을 덮고, 상기 전자 소자의 상측에 대응되는 영역에 제 1 개구부를 포함하는 하우징을 더 포함하며,
    상기 하우징은 상부 내측면이 상기 구동 소자와 직접 접촉하도록 제공되는 전자 소자 어셈블리 패키지.
  12. 제 11 항에 있어서,
    상기 회로 기판의 상부 및 측면을 덮도록 형성되어 상기 회로 기판의 상부 또는 측면으로 방사되는 EMI를 차폐하는 전자기 차폐 캔을 더 포함하며,
    상기 전자기 차폐 캔은 상기 하우징의 측면 및 상면을 덮도록 연장되며, 상기 하우징의 제 1 개구부에 대응하는 제 2 개구부를 형성하는 전자 소자 어셈블리 패키지.
  13. 제 1 항에 있어서,
    상기 회로 기판의 하측에 상기 회로 기판의 측면으로 돌출되도록 형성되어 상기 전자기 차폐 캔을 지지하며, 상기 전자기 차폐 캔을 접지시키는 지지부를 포함하는 전자 소자 어셈블리 패키지.
  14. 표면에 실장된 전자 소자 또는 상기 구동 소자의 전기적 입출력 신호를 전달하거나 상기 전자 소자 또는 상기 구동 소자로부터 발생하는 열을 수집하는 적어도 하나 이상의 비아를 포함하는 배선 층들이 적층된 코어 층; 및
    상기 코어 층의 비아와 연결되어 상기 전기적 입출력 신호를 중계하거나 상기 수집된 열을 외부로 방출하는 적어도 하나 이상의 관통 비아를 포함하는 기저 층을 포함하는 전자 소자 모듈용 회로 기판.
  15. 제 14 항에 있어서,
    상기 코어 층의 두께(t1)와 상기 기저 층의 두께(t2)의 총합에 대한 상기 코어 층의 두께(t1)의 비(t1/(t1+t2))는 0.05 내지 0.5 미만의 범위 내이고,
    상기 회로 기판의 총 높이는 0.25 mm 내지 5 mm의 범위 내이며,
    상기 비아의 단면적(s1)에 대한 상기 관통 비아의 단면적(s2)의 비(s2/s1)는 1 보다 크고 100 이하의 범위 내인 전자 소자 모듈용 회로 기판.
  16. 전자 소자 모듈용 회로 기판의 제조 방법으로서,
    전자 소자 또는 구동 소자의 전기적 입출력 신호를 전달하거나 상기 전자 소자 또는 상기 구동 소자로부터 발생하는 열을 수집하는 적어도 하나 이상의 비아를 각각 포함하는 M 개의 처리된 코어 층 그린 시트들을 제공하는 단계;
    적어도 하나 이상의 관통 비아를 포함하는 N 개의 처리된 기저 층 그린 시트들을 제공하는 단계;
    상기 처리된 코어 층 그린 시트들과 상기 처리된 기저 층 그린 시트들을 적층시키는 단계; 및
    상기 처리된 코어 층 그린 시트들과 상기 처리된 기저 층 그린 시트들을 소결하여 상기 회로 기판을 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 처리된 기저 층 그린 시트들을 제공하는 단계는,
    상기 N 개의 기저 층 그린 시트들을 적층하는 단계;
    적층된 상기 N 개의 기저 층 그린 시트들을 적층 방향으로 관통하는 적어도 하나 이상의 관통 비아 홀을 형성하는 단계; 및
    상기 관통 비아 홀 내에 도전체를 채워 관통 비아를 형성하는 단계를 포함하거나,
    M 개의 코어 층 그린 시트들에 각각 비아 홀을 형성하는 단계; 및
    상기 M 개의 상기 코어 층 그린 시트들의 비아 홀 내에 도전체를 채워 비아를 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  18. 제 16 항에 있어서,
    상기 코어 층 그린 시트들 내의 비아 형성을 위한 비아 홀은 레이저 패턴 공정을 통해 형성되며,
    상기 기저 층 그린 시트들 내의 관통 비아 홀은 드릴링 공정을 통해 수행되는 회로 기판의 제조 방법.
KR1020200078594A 2019-06-28 2020-06-26 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법 KR102522114B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR20190078100 2019-06-28
KR1020190078100 2019-06-28
KR20190080761 2019-07-04
KR1020190080761 2019-07-04
KR1020190092644 2019-07-30
KR20190092644 2019-07-30

Publications (2)

Publication Number Publication Date
KR20210002036A true KR20210002036A (ko) 2021-01-06
KR102522114B1 KR102522114B1 (ko) 2023-04-14

Family

ID=74060317

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200078594A KR102522114B1 (ko) 2019-06-28 2020-06-26 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법

Country Status (2)

Country Link
KR (1) KR102522114B1 (ko)
WO (1) WO2020263018A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114535999A (zh) * 2022-01-29 2022-05-27 贵州华烽汽车零部件有限公司 空气压缩双极泵阀片装配装置
CN114664673B (zh) * 2022-05-25 2022-09-02 武汉敏声新技术有限公司 一种射频模组封装结构及方法
CN115425379B (zh) * 2022-09-21 2024-02-06 河北美泰电子科技有限公司 一种mems环行器及其封装方法和微波元器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008095A (ko) * 2002-07-17 2004-01-28 엔지케이 스파크 플러그 캄파니 리미티드 동 페이스트 및 그것을 이용한 배선기판
KR100691725B1 (ko) * 2002-12-11 2007-03-12 다이니폰 인사츠 가부시키가이샤 다층 배선기판 및 그 제조 방법
KR20140070655A (ko) * 2011-10-05 2014-06-10 플립칩 인터내셔날, 엘.엘.씨 웨이퍼 레벨이 적용된 열적 히트 싱크

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0219771D0 (en) * 2002-08-24 2002-10-02 Koninkl Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuit elements
US10091918B2 (en) * 2012-12-11 2018-10-02 Qualcomm Incorporated Methods and apparatus for conformal shielding
WO2014191786A1 (en) * 2013-05-29 2014-12-04 Fci On board transceiver
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008095A (ko) * 2002-07-17 2004-01-28 엔지케이 스파크 플러그 캄파니 리미티드 동 페이스트 및 그것을 이용한 배선기판
KR100691725B1 (ko) * 2002-12-11 2007-03-12 다이니폰 인사츠 가부시키가이샤 다층 배선기판 및 그 제조 방법
KR20140070655A (ko) * 2011-10-05 2014-06-10 플립칩 인터내셔날, 엘.엘.씨 웨이퍼 레벨이 적용된 열적 히트 싱크

Also Published As

Publication number Publication date
WO2020263018A1 (ko) 2020-12-30
KR102522114B1 (ko) 2023-04-14

Similar Documents

Publication Publication Date Title
KR102522114B1 (ko) 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법
JP7268949B2 (ja) 集積アンテナ・アレイ・パッケージ化構造および方法
US6582979B2 (en) Structure and method for fabrication of a leadless chip carrier with embedded antenna
KR101204806B1 (ko) 반도체 발광 소자 어셈블리
TWI303112B (en) Optoelectronic component with several partial housing-bodies
US9899292B2 (en) Top-side cooling of RF products in air cavity composite packages
KR20000022978A (ko) 리세스된 플립 칩 패키지를 위한 인터포저
KR20130042909A (ko) 안테나-회로기판 패키지
US20210267043A1 (en) Printed circuit board and camera device comprising same
US20130058067A1 (en) System with a high power chip and a low power chip having low interconnect parasitics
CN1595649A (zh) 电子元件模件及其制造方法
JPWO2016080333A1 (ja) モジュール
JP2004235650A (ja) ラミネート・キャリアを有する積層チップ電子パッケージとその製造方法
TW200405593A (en) Optoelectronic component and component-module
KR101702717B1 (ko) 밀리미터파 회로 보드를 위한 시스템 및 방법
WO2011031417A2 (en) Electronic device submounts with thermally conductive vias and light emitting devices including the same
US20090091020A1 (en) Co-fired ceramic module
CN105870085A (zh) 一种氮化铝多层陶瓷无引线片式载体封装外壳
JP2008034778A (ja) 回路モジュール
TW202207414A (zh) 半導體元件
JP6719400B2 (ja) 半導体パッケージ
US6960824B1 (en) Structure and method for fabrication of a leadless chip carrier
JP2003324183A (ja) 半導体装置
JP4555026B2 (ja) 光電変換モジュール、積層基板接合体
JP3944898B2 (ja) 半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant